説明

積層セラミック電子部品及びその製造方法

【課題】本発明は、積層セラミック電子部品のセラミック素体の隅角部を介して不純物が内部電極に浸透することを防止できる積層セラミック電子部品及びその製造方法を提供する。
【解決手段】複数の誘電体層が積層されたセラミック素体と、セラミック素体の上下部に位置した誘電体層111上に形成され当該セラミック素体の一面から露出した部分の幅が内部に位置した部分の幅より小さい第1の内部電極133,134と、セラミック素体の中間部に位置した誘電体層111上に形成され、当該セラミック素体の一面から露出した部分の幅が内部に位置した部分の幅と同一の第2の内部電極131,132と、を含む。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、積層セラミック電子部品及びその製造方法に関する。
【背景技術】
【0002】
セラミック材料を用いる電子部品としては、キャパシタ、インダクター、圧電素子、バリスタ又はサーミスタ等がある。
【0003】
このようなセラミック電子部品のうち積層セラミックキャパシタ(MLCC:Multi−Layered Ceramic Capacitor)は、小型でありながらも、高容量が保障され実装が容易であるという長所を有する。
【0004】
このような積層セラミックキャパシタは、コンピューター、個人携帯用端末機(PDA:Personal Digital Assistants )又は携帯電話等の様々な電子製品の印刷回路基板に取り付けられて、電気を充電又は放電させる重要な役割をするチップ状のコンデンサーであり、用途及び容量に応じて多様なサイズと積層形態を有する。
【0005】
特に、最近では、電子製品の小型化に伴い、積層セラミックキャパシタの超小型化及び超高容量化も求められている。
【0006】
よって、製品の超小型化のために誘電体層及び内部電極の厚さを薄くし、且つ超高容量化のために多数の誘電体層を積層した形態の積層セラミックキャパシタが製造されている。
【0007】
以上のように、積層セラミックキャパシタの超小型化及び超高容量化を満足させるために、グリーンシート上にマージン部の幅を最小化して内部電極を形成する。
【0008】
これにより、積層セラミックキャパシタのセラミック素体において、中央部に比べて相対的に厚さが薄い隅角部を介して、伝導性異物、湿気、イオン等の不純物が内部電極に浸透して、絶縁抵抗劣化及び信頼性低下等の問題が発生することがある。
【0009】
このような問題点は、特に、カバー層の厚さが薄く、マージン部の幅が狭い超高容量の積層セラミックキャパシタでより深化する可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【0010】
本発明の目的は、積層セラミック電子部品のセラミック素体の隅角部を介して、不純物が内部電極に浸透することを防止することである。
【課題を解決するための手段】
【0011】
本発明の一側面は、複数の誘電体層が積層されたセラミック素体と、上記セラミック素体の上下部に位置した誘電体層上に形成され、当該セラミック素体の一面から露出した部分の幅が内部に位置した部分の幅より小さい第1の内部電極と、上記セラミック素体の中間部に位置した誘電体層上に形成され、当該セラミック素体の一面から露出した部分の幅が内部に位置した部分の幅と同一の第2の内部電極と、を含む積層セラミック電子部品を提供する。
【0012】
本発明の一実施形態において、上記第1の内部電極は、露出した部分の幅をcとし、内部に位置した部分の幅をdとすると、接触面積比率(c/d)が80〜85%とすることができる。
【0013】
本発明の一実施形態において、上記第1の内部電極は、全ての内部電極の15〜20%とすることができる。
【0014】
本発明の一実施形態において、上記第1及び第2の内部電極は、上下方向に沿って上記セラミック素体の両側面から交互に露出することができる。
【0015】
本発明の一実施形態において、上記第1の内部電極は、上記セラミック素体の一面に向かって幅が次第に狭くなるように形成することができる。
【0016】
この際、上記第1の内部電極は、露出部の両側のコーナー部を斜めに形成することができる。
【0017】
本発明の一実施形態において、上記第1の内部電極は、上記セラミック素体の内部に位置する容量部と、上記セラミック素体の一面から露出するように上記容量部の一端から露出方向に平行に延長形成され、当該容量部の幅より小さい幅を有する引出部と、を含むことができる。
【0018】
本発明の一実施形態において、上記積層セラミック電子部品は、上記セラミック素体の両側面に形成され、上記第1及び第2の内部電極の露出部と電気的に連結された第1及び第2の外部電極をさらに含むことができる。
【0019】
本発明の一実施形態において、上記積層セラミック電子部品は、上記セラミック素体の上下に形成された誘電体カバー層をさらに含むことができる。
【0020】
本発明の他の側面は、第1のセラミックシート上に、当該第1のセラミックシートの一面から露出し露出部の幅が内部に位置した部分の幅より小さいように第1の内部電極膜を形成する段階と;第2のセラミックシート上に、当該第2のセラミックシートの一面から露出し露出部の幅が内部に位置した部分の幅と同一であるように第2の内部電極膜を形成する段階と;複数の上記第1のセラミックシート、複数の上記第2のセラミックシート、及び複数の上記第1のセラミックシートの順に積層して積層体を形成する段階と;上記積層体を焼成する段階と;を含む積層セラミック電子部品の製造方法を提供する。
【0021】
本発明の一実施形態において、上記第1の内部電極膜を形成する段階は、露出した部分の幅をcとし、内部に位置した部分の幅をdとすると、接触面積比率(c/d)が80〜85%となるように形成できる。
【0022】
本発明の一実施形態において、上記積層体を形成する段階は、上記第1の内部電極膜が全ての内部電極膜の15〜20%となるように、上記第1のセラミックシート及び上記第2のセラミックシートの数を調節して積層できる。
【0023】
本発明の一実施形態において、上記第1及び第2の内部電極膜を形成する段階は、上記第1及び第2の内部電極膜が上下方向に沿って上記積層体の両側面から交互に露出するように形成できる。
【0024】
本発明の一実施形態において、上記第1の内部電極膜を形成する段階は、上記第1の内部電極膜が上記第1のセラミックシートの一面に向かって幅が次第に狭くなるように形成できる。
【0025】
この際、上記第1の内部電極膜の露出部の両側のコーナー部は、斜めに形成できる。
【0026】
本発明の一実施形態において、上記第1の内部電極膜を形成する段階は、上記第1のセラミックシートの内部に容量部を形成し、当該容量部の一端と当該第1のセラミックシートの一面とを連結するように、連結方向に沿って平行に引出部を延長形成するが、当該引出部の幅が当該容量部の幅より小さいように調節できる。
【0027】
本発明の一実施形態において、上記積層セラミック電子部品の製造方法は、上記積層体の両側面に、上記第1及び第2の内部電極膜を覆うように一対の外部電極を形成する段階をさらに含むことができる。
【0028】
本発明の一実施形態において、上記積層セラミック電子部品の製造方法は、上記積層体の上下に、誘電体カバー層を形成する段階をさらに含むことができる。
【発明の効果】
【0029】
本発明によれば、一定の接触面積を維持して外部電極と内部電極との接触不良を防止すると共に、積層セラミック電子部品のセラミック素体の隅角部を介して、伝導性異物、湿気、イオン等の不純物が内部電極に浸透することを防止ができる。これにより、絶縁抵抗劣化及び信頼性低下を防止することができる効果がある。
【図面の簡単な説明】
【0030】
【図1】本発明の一実施形態による積層セラミックキャパシタの概略的な構造を示す斜視図である。
【図2】図1のA−A’線に沿う断面図である。
【図3】図1の積層セラミックキャパシタの誘電体層、第1の内部電極、第2の内部電極及びカバー層を示す分解斜視図である。
【図4】図3に示す構成要素の結合された構造を示す側面図である。
【図5】図3の誘電体層及び第1の内部電極を示す斜視図である。
【図6】本発明の他の実施形態による積層セラミックキャパシタの誘電体層及び第1の内部電極を示す斜視図である。
【発明を実施するための形態】
【0031】
以下、本発明の属する技術分野における通常の知識を有する者が、本発明を容易に実施することができるように、添付図面を参照して本発明の好ましい実施形態を詳述する。しかしながら、本発明の実施形態は、多様な他の形態に変形されることができ、本発明の範囲が、後述する実施形態に限定されるものではない。また、本発明の実施形態は、当業界における通常の知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及びサイズ等は、より明確な説明のために誇張されることがある。なお、図面上において同一の符号で表示される要素は同一の要素であり、類似の機能及び作用をする部分には同一の符号を用いる。ちなみに、明細書全体において、ある構成要素を「含む」ということは、特に反対の記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができるということを意味する。
【0032】
本発明はセラミック電子部品に関し、本発明の一実施形態によるセラミック電子部品としては積層セラミックキャパシタ、インダクター、圧電体素子、バリスタ、チップ抵抗又はサーミスタ等がある。以下では、セラミック電子部品の一例として積層セラミックキャパシタに関して説明する。
【0033】
なお、本実施形態では、説明の便宜のために、セラミック素体の外部電極が形成された面を左右側面として説明する。
【0034】
図1から図5を参照すると、本実施形態による積層セラミックキャパシタ100は、複数の誘電体層111が積層されたセラミック素体110と、当該セラミック素体110内に形成された複数の第1の内部電極133、134及び第2の内部電極131、132と、を含む。
【0035】
第1の内部電極133、134は、セラミック素体110の上下部に位置した誘電体層111上に形成され、当該セラミック素体110の一側面から露出した部分の幅が内部に位置した部分の幅より小さく形成される。
【0036】
第2の内部電極131、132は、セラミック素体110の中間部に位置した誘電体層111上に形成され、当該セラミック素体110の一側面から露出した部分の幅と内部に位置した部分の幅とが同一に形成される。
【0037】
例えば、本実施形態において、第2の内部電極131、132は、図に示されるように、水平切断面が長方形を有するように形成することができる。
【0038】
この際、第1の内部電極133、134は、全ての内部電極の15〜20%となるように形成することができる。
【0039】
また、セラミック素体110の上下部に位置する第1の内部電極133、134を有する誘電体層111の積層数は、当該セラミック素体110の上部での積層数と下部での積層数とが同一であることが好ましいが、これに限定されず、必要に応じて相違するようにしても良い。
【0040】
また、セラミック素体110の両側面には、第1の内部電極133、134及び第2の内部電極131、132の露出部に接続して、それぞれ電気的に連結される第1及び第2の外部電極121、122が形成される。
【0041】
セラミック素体110は、複数の誘電体層111を積層して形成することができる。
【0042】
この際、セラミック素体110を構成する複数の誘電体層111は、焼結された状態で、隣接する誘電体層111間の境界を視認できない程度に一体化することができる。
【0043】
また、セラミック素体110は、その形状に特に制限はないが、一般的に直方体状とすることができる。
【0044】
また、セラミック素体110は、その寸法に特に制限はないが、例えば、0.6mm×0.3mm等のサイズで構成されることにより、1.0μF以上の高容量を有する積層セラミックキャパシタ100を具現することができる。
【0045】
また、セラミック素体110の最外郭面、即ち、図面において上下面には、必要に応じて所定厚さの誘電体カバー層112を形成することができる。
【0046】
この際、誘電体カバー層112は、必要に応じて、二つ以上を上下方向に積層して形成することができる。
【0047】
このようなセラミック素体110を構成する誘電体層111は、セラミック粉末、例えば、BaTiO系セラミック粉末等を含むことができる。
【0048】
BaTiO系セラミック粉末としては、BaTiOにCa又はZr等が一部固溶された(Ba1−xCa)TiO、Ba(Ti1−yCa)O、(Ba1−xCa)(Ti1−yZr)O又はBa(Ti1−yZr)O等があるが、これに限定されるものではない。
【0049】
セラミック粉末の平均粒径は、0.8μm以下、好ましくは0.05〜0.5μmとすることができるが、本発明がこれに限定されるものではない。
【0050】
誘電体層111は、必要に応じてセラミック粉末と共に、遷移金属酸化物や炭化物、希土類元素、又はMg、Alの少なくとも一つをさらに含むことができる。
【0051】
また、誘電体層111の厚さは、積層セラミックキャパシタ100の容量設計に応じて、任意に変えることができる。
【0052】
本実施形態において、誘電体層111の厚さは、それぞれ1.0μm以下、好ましくは0.01〜1.0μmとすることができるが、本発明がこれに限定されるものではない。
【0053】
第1の内部電極133、134及び第2の内部電極131、132は、導電性金属を含む導電性ペーストで形成することができる。
【0054】
この際、導電性金属は、Ni、Cu、Pd又はこれらの合金とすることができるが、本発明がこれに限定されるものではない。
【0055】
このような第1の内部電極133、134及び第2の内部電極131、132は、誘電体層111を形成するセラミックグリーンシート上に、スクリーン印刷法又はグラビア印刷法等により、導電性ペーストで内部電極層を印刷し、この内部電極層が印刷されたセラミックグリーンシートを交互に積層し焼成することにより形成することができる。以後、様々な工程を経てセラミック素体110を形成することができる。
【0056】
これにより、第1の内部電極133、134と第2の内部電極131、132とが重なる領域で静電容量が形成される。
【0057】
この際、第1の内部電極133、134及び第2の内部電極131、132は、相違する極性を有し、上下方向に沿ってセラミック素体110の両側面から交互に露出することができる。
【0058】
また、第1の内部電極133、134及び第2の内部電極131、132の厚さは、用途に応じて決められ、例えば、セラミック素体110のサイズを考慮して0.2〜1.0μmの範囲内とすることができるが、本発明がこれに限定されるものではない。
【0059】
以上のように、誘電体層111に第1の内部電極133、134及び第2の内部電極131、132を形成する際に、伝導性異物、湿気、イオン等の不純物が浸透して発生する絶縁抵抗劣化及び信頼性低下を防止し、電気的な短絡を防止するために、当該誘電体層111と当該第1の内部電極133、134及び第2の内部電極131、132との間に所定のマージン部を設けることができる。
【0060】
よって、第1の内部電極133、134及び第2の内部電極131、132を、誘電体層111の一側面に形成された相違する極性の第1及び第2の外部電極121、122と電気的に連結するために、当該第1の内部電極133、134及び第2の内部電極131、132の一側先端から、当該第1及び第2の外部電極121、122が形成されたセラミック素体110の一側面へと、当該誘電体層111のマージン部上に連結部を延長して形成する。
【0061】
この際、第2の内部電極131、132は、連結部の幅がセラミック素体110の内部に位置した部分の幅と同一であるように形成される。
【0062】
これに対し、第1の内部電極133、134は、セラミック素体110の一側面から露出した先端の幅が、セラミック素体110の内部に位置した部分の幅より小さいように形成される。
【0063】
本実施形態では、連結部をセラミック素体110の一側面に向かって幅が次第に狭くなるテーパー状に形成し、このようなテーパー状のために、例えば、当該連結部の両側のコーナー部を傾斜面135に形成することができる。
【0064】
また、第1の内部電極133、134は、接触不良及びメッキ液浸透によるクラックの発生を最小化して最適の収率を確保するために、セラミック素体110の内部に位置した部分に対するセラミック素体110の一側面から露出した部分の比が、80〜85%となるように形成することができる。
【0065】
以下では、上記のように構成された本実施形態による積層セラミックキャパシタ100の作用に関して説明する。
【0066】
誘電体層111は、内部電極との間に所定のマージン部を有する。
【0067】
このようなマージン部は、それぞれの誘電体層111を積層してセラミック素体110を形成した後に、内部電極に異物が浸透することを防止する役割を有し、内部電極を外部衝撃から保護して電気的な短絡を防止する役割等をすることができる。
【0068】
なお、積層セラミックキャパシタ100の超小型化及び超高容量化のためには、内部電極の静電容量を最大限に確保しなければならないため、できるかぎりマージン部を小さく形成することが好ましい。
【0069】
よって、セラミック素体110において、中央部に比べて相対的に厚さが薄い隅角部を介して伝導性異物、湿気、イオン等の不純物が内部電極に浸透して、絶縁抵抗劣化及び信頼性低下等の問題が発生することがある。
【0070】
この際、全ての誘電体層111に第1の内部電極133、134を形成すると、マージン部の幅が大きくなるため、上記のような問題を改善することができる。
【0071】
しかしながら、上記隅角部に対する段差影響性が大きくなり、圧着段階で段差部への物質の移動が減少し、マージン部の密度が低下して、クラックが発生する可能性がある。
【0072】
また、空いている段差部を埋めるために、内部電極が伸びながら当該内部電極が切れる現象が深化して信頼性が低下する可能性がある。
【0073】
しかしながら、本実施形態による積層セラミックキャパシタ100では、誘電体層111上に複数の内部電極を形成した後に積層してセラミック素体110を構成する際、セラミック素体110の上下部に位置した誘電体層111上に、第1の内部電極133、134を形成し、セラミック素体110の中間部に位置した誘電体層111上に、第2の内部電極131、132を形成することができる。
【0074】
即ち、第1の内部電極133、134は、セラミック素体110の隅角部にマージン部を有するように、異物の主な浸透経路となる隅角部から一定間隔、離隔した位置に形成されることにより、異物が内部電極に浸透することを防止することができる。
【0075】
また、相対的に異物の浸透が困難なセラミック素体110の中間部に第2の内部電極131、132を配置することにより、電極の連結性を維持する役割を行うようにすることができる。
【0076】
したがって、このような構造によって電極の連結性を維持すると共に、マージンが狭くカバーが薄い超高容量の機種において、外部電極の塗布厚さが薄い隅角部への伝導性異物の浸透率を減少させて信頼性を向上させることができる。
【0077】
上記のような効果を最大化するために、第1の内部電極133、134は、全ての内部電極の15〜20%となるように形成することができる。
【0078】
また、セラミック素体110の上下部に位置する第1の内部電極133、134を有する誘電体層111の積層数は、当該セラミック素体110の上部での積層数と下部での積層数とが同一であることが好ましいが、これに限定されず、必要に応じて相違するようにしても良い。
【実施例】
【0079】
下記の表1に本発明の具体的な実施例及び比較例を示して、本発明をより詳細に説明する。
【0080】
実施例は、セラミック素体110の上下部に位置した複数の誘電体層111上に、第1の内部電極133、134を形成し、セラミック素体110の中間部に位置した複数の誘電体層111上に、第2の内部電極131、132を形成したものである。
【0081】
比較例は、セラミック素体110の全ての誘電体層111上に、第1の内部電極133、134を形成したものである。
【0082】
この際、誘電体層111はセラミックシートで構成され、セラミックシートの厚さが0.5μmの時は誘電体層111の積層数を500個に設定し、また、セラミックシートの厚さが0.7μmの時は誘電体層111の積層数を400個に設定し、さらに、セラミックシートの厚さが1.0μmの時は誘電体層111の積層数を300個に設定した。
【0083】
また、第1の内部電極133、134及び第2の内部電極131、132の厚さは、全て0.5μmに設定し、段差率は(電極の厚さ×積層数)/((セラミックシートの厚さ+電極の厚さ)×積層数)で計算して示した。
【0084】
<表1>
<第1の内部電極の積層構造による積層セラミックキャパシタの段差率>

【0085】
表1を参照すると、セラミックシートの厚さ及び積層数に関係なく、実施例の段差率は、比較例の段差率に比べて30%程度減少することが分かる。
【0086】
したがって、本実施形態のように、セラミック素体110を、下部の第1の内部電極133、134、中間部の第2の内部電極131、132、及び上部の第1の内部電極133、134の構造に積層して構成する場合、低い段差率によって積層セラミックキャパシタ100にデラミネーション及びクラックが発生することを、より効果的に防止することができる。
【0087】
下記の表2は、第1の内部電極133、134の露出部の幅をcとし、第1の内部電極133、134の容量部の幅をdとするとき、第1の内部電極133、134の接触面積比率(c/d)による積層セラミックキャパシタの容量百分率及び接触発生頻度を示したものである。
【0088】
複数のセラミックシートに第1及び第2の内部電極膜をそれぞれ印刷し、第2の内部電極膜を有する成形シートが中間部に位置するように複数の成形シートを積層して焼成した後、積層体の両側面に第1及び第2の外部電極121、122を形成し、サイズ別に切断してそれぞれのチップを製作し、これを評価した。
【0089】
この際、チップのサイズは1005、1608、2012及び3216と多様にし、このようなチップのサイズに応じて、設計マージン比率、ラウンド磨耗率、実マージン比率、最適のボトルネック率及び積層数を多様に変えて、接触面積比率を多様な数値に変更し、以後、それぞれのチップの容量百分率及び接触発生頻度を測定した。
【0090】
<表2>
<第1の内部電極の接触面積比率による積層セラミックキャパシタの容量百分率及び接触発生頻度>

【0091】
表2を参照すると、小サイズである1005及び1608サイズのチップの場合、接触面積比率が増加するに従い、容量百分率が上昇することを確認することができる。大サイズである2012及び3216サイズのチップの場合でも、接触面積比率が増加するに伴い、容量百分率が一部変動することを確認できる。
【0092】
しかしながら、このような接触面積比率による容量百分率の変動数値はあまり大きくないため、本評価では接触発生頻度のみを不良製品の判断基準とする。
【0093】
1005サイズのチップの場合、接触面積比率が85%のときに、接触発生頻度が311ppmから15ppmに急激に減少し、1608サイズのチップの場合、接触面積比率が85%のときに、接触発生頻度が10ppmから8ppmに急激に減少することが分かる。
【0094】
また、2012サイズのチップの場合、接触面積比率が70%のときに、接触発生頻度が81ppmから8ppmに急激に減少し、接触面積比率が85%のときに、接触発生頻度が6ppmに、より減少することが分かる。
【0095】
また、最大サイズである3216サイズのチップの場合、接触面積比率が70%のときに、接触発生頻度が52ppmから8ppmに急激に減少し、接触面積比率が85%のときに、接触発生頻度が5ppmに、より減少することが分かる。
【0096】
このように、表2を参照すると、第1の内部電極133、134の接触面積比率が85%に近いほど、接触不良及びメッキ液浸透によるクラック発生を最小化して最適の収率を確保することができるため、第1の内部電極133、134の接触面積比率(c/d)の好ましい数値範囲を80〜85%に決めることができる。
【0097】
一方、図6を参照すると、本発明の他の実施形態では、第1の内部電極は、セラミック素体110の内部に位置して、静電容量を確保する容量部136と、当該第1の内部電極がセラミック素体110の一側面から露出するようにマージン部上に形成された引出部138と、を含むことができる。
【0098】
この際、引出部138の両側のコーナー部に段差部137を形成して、当該引出部138の幅が容量部136の幅より小さいようにすることができる。
【0099】
また、引出部138は、容量部136の一端から露出方向に延長形成されて、段差部137を「L」字状にすることができる。
【0100】
以下、本発明の一実施形態による積層セラミックキャパシタ100の製造方法を説明する。
【0101】
まず、複数のセラミックグリーンシートを準備する。
【0102】
上記セラミックグリーンシートは、セラミック素体110の誘電体層111を形成するためのもので、セラミック粉末とポリマーと溶剤とを混合して製造されたスラリーを、ドクターブレード法等により数μmの厚さを有するシート状に製作したものである。
【0103】
次に、それぞれの上記セラミックグリーンシートの少なくとも一面に、所定の厚さ、例えば、0.2〜1.0μmの厚さで導電性ペーストを印刷して、第1及び第2の内部電極膜を形成する。
【0104】
上記導電性ペーストは、上記セラミックグリーンシートの縁部に沿って、その内部に、上記第1及び第2の内部電極膜から所定の幅でマージン部が形成されるように印刷されることができる。
【0105】
第1の内部電極膜は、第1のセラミックシート上に、当該第1のセラミックシートの一側面から露出し、露出した部分の幅がセラミックシートの内部に位置した部分の幅より小さいように形成することができる。
【0106】
このため、例えば、第1の内部電極膜の露出部の両側のコーナー部を斜めに形成する等、当該第1の内部電極膜が上記第1のセラミックシートの一側面に向かって幅が次第に狭くなるように形成することができる。
【0107】
他例として、第1の内部電極膜は、上記第1のセラミックシートの内部に容量部を形成し、当該容量部の一端と当該第1のセラミックシートの一側面とを連結するように、連結方向に沿って平行に引出部を延長形成するが、当該引出部の両側のコーナー部が段差状となるように構成することができる。
【0108】
この際、第1の内部電極膜は、接触不良及びメッキ液浸透によるクラック発生を最小化して最適の収率を確保するために、露出した部分の幅をcとし、内部に位置した部分の幅をdとすると、接触面積比率(c/d)が80〜85%となるように形成することができる。
【0109】
第2の内部電極膜は、第2のセラミックシート上に、当該第2のセラミックシートの一側面から露出し、露出した部分の幅が内部に位置した部分の幅と同一であるように形成することができる。
【0110】
上記導電性ペーストの印刷方法としては、スクリーン印刷法又はグラビア印刷法等を用い、上記導電性ペーストは、金属粉末、セラミック粉末及びシリカ(SiO)粉末等を含むことができる。
【0111】
上記導電性ペーストの平均粒径は、50〜400nmとすることができるが、本発明がこれに限定されるものではない。
【0112】
上記金属粉末としては、ニッケル(Ni)、マンガン(Mn)、クロム(Cr)、コバルト(Co)及びアルミニウム(Al)の一つ又はこれらの合金を用いることができる。
【0113】
次いで、複数の第1のセラミックシートを積層しその上に複数の第2のセラミックシートを積層し、その上に再度複数の第1のセラミックシートを積層した後に積層方向に加圧することにより、積層された複数のセラミックグリーンシートと当該セラミックグリーンシート上に形成された第1及び第2の内部電極膜とを圧着させる。
【0114】
これにより、上から見て、複数の第1の内部電極133、134、複数の第2の内部電極131、132、複数の第1の内部電極133、134が配置された積層体を構成することができる。
【0115】
この際、上記積層体は、第1の内部電極膜が全ての内部電極膜の15〜20%となるように、上記第1のセラミックシート及び上記第2のセラミックシートの数を調節して積層することができる。
【0116】
また、積層体の上下に、少なくとも一つ以上の誘電体カバー層112を、さらに積層することができる。
【0117】
上記誘電体カバー層112は、誘電体層111と同一の組成からなることができるが、内部電極を含まない、という点で差異がある。
【0118】
次いで、上記積層体を、一つのキャパシタに対応する領域毎に切断してチップ化した後、高温で焼成してセラミック素体110を完成する。
【0119】
以後、セラミック素体110の両側面に、第1及び第2の内部電極膜を覆って電気的に連結することができるように、第1及び第2の外部電極121、122を形成することができる。
【0120】
この際、第1及び第2の外部電極121、122の表面には、必要に応じてニッケル又は錫等でメッキ処理を施すことができる。
【0121】
本発明は、上述した実施形態及び添付図面によって限定されることなく、添付の特許請求の範囲によって限定される。したがって、特許請求の範囲に記載の本発明の技術的思想を逸脱しない範囲内で多様な形態の置換、変形及び変更が可能であり、これもまた本発明の範囲に属する。
【符号の説明】
【0122】
100 積層セラミックキャパシタ
110 セラミック素体
111 誘電体層
112 誘電体カバー層
121、122 第1及び第2の外部電極
131、132 第2の内部電極
133、134 第1の内部電極
135 傾斜面
136 容量部
137 段差部
138 引出部

【特許請求の範囲】
【請求項1】
複数の誘電体層が積層されたセラミック素体と、
前記セラミック素体の上下部に位置した誘電体層上に形成され、当該セラミック素体の一面から露出した部分の幅が、内部に位置した部分の幅より小さい第1の内部電極と、
前記セラミック素体の中間部に位置した誘電体層上に形成され、当該セラミック素体の一面から露出した部分の幅が、内部に位置した部分の幅と同一の第2の内部電極と、
を含む、積層セラミック電子部品。
【請求項2】
前記第1の内部電極は、露出した部分の幅をcとし、内部に位置した部分の幅をdとすると、接触面積比率(c/d)が80〜85%である、請求項1に記載の積層セラミック電子部品。
【請求項3】
前記第1の内部電極は、全ての内部電極の15〜20%である、請求項1に記載の積層セラミック電子部品。
【請求項4】
前記第1及び第2の内部電極は、上下方向に沿って前記セラミック素体の両側面から交互に露出する、請求項1に記載の積層セラミック電子部品。
【請求項5】
前記第1の内部電極は、前記セラミック素体の一面に向かって幅が次第に狭くなるように形成される、請求項1に記載の積層セラミック電子部品。
【請求項6】
前記第1の内部電極は、露出部の両側のコーナー部が斜めに形成される、請求項5に記載の積層セラミック電子部品。
【請求項7】
前記第1の内部電極は、
前記セラミック素体の内部に位置する容量部と、
前記セラミック素体の一面から露出するように前記容量部の一端から露出方向に平行に延長形成され、当該容量部の幅より小さい幅を有する引出部と、
を含む、請求項1に記載の積層セラミック電子部品。
【請求項8】
前記セラミック素体の両側面に形成され、前記第1及び第2の内部電極の露出部と電気的に連結された第1及び第2の外部電極をさらに含む、請求項1に記載の積層セラミック電子部品。
【請求項9】
前記セラミック素体の上下に形成された誘電体カバー層をさらに含む、請求項1に記載の積層セラミック電子部品。
【請求項10】
第1のセラミックシート上に、当該第1のセラミックシートの一面から露出し、露出部の幅が内部に位置した部分の幅より小さいように第1の内部電極膜を形成する段階と、
第2のセラミックシート上に、当該第2のセラミックシートの一面から露出し、露出部の幅が内部に位置した部分の幅と同一であるように第2の内部電極膜を形成する段階と、
複数の前記第1のセラミックシート、複数の前記第2のセラミックシート、複数の前記第1のセラミックシートの順に積層して積層体を形成する段階と、
前記積層体を焼成する段階と、
を含む、積層セラミック電子部品の製造方法。
【請求項11】
前記第1の内部電極膜を形成する段階は、露出した部分の幅をcとし、内部に位置した部分の幅をdとすると、接触面積比率(c/d)が80〜85%となるように形成する、請求項10に記載の積層セラミック電子部品の製造方法。
【請求項12】
前記積層体を形成する段階は、前記第1の内部電極膜が全ての内部電極膜の15〜20%となるように、前記第1のセラミックシート及び前記第2のセラミックシートの数を調節して積層する、請求項10に記載の積層セラミック電子部品の製造方法。
【請求項13】
前記第1及び第2の内部電極膜を形成する段階は、前記第1及び第2の内部電極膜が上下方向に沿って前記積層体の両側面から交互に露出するように形成する、請求項10に記載の積層セラミック電子部品の製造方法。
【請求項14】
前記第1の内部電極膜を形成する段階は、前記第1の内部電極膜が前記第1のセラミックシートの一面に向かって幅が次第に狭くなるように形成する、請求項10に記載の積層セラミック電子部品の製造方法。
【請求項15】
前記第1の内部電極膜を形成する段階は、前記第1の内部電極膜の露出部の両側のコーナー部を斜めに形成する、請求項14に記載の積層セラミック電子部品の製造方法。
【請求項16】
前記第1の内部電極膜を形成する段階は、前記第1のセラミックシートの内部に容量部を形成し、当該容量部の一端と当該第1のセラミックシートの一面とを連結するように連結方向に沿って平行に引出部を延長形成するが、当該引出部の幅が当該容量部の幅より小さいように調節する、請求項10に記載の積層セラミック電子部品の製造方法。
【請求項17】
前記積層体の両側面に前記第1及び第2の内部電極膜を覆うように一対の外部電極を形成する段階をさらに含む、請求項10に記載の積層セラミック電子部品の製造方法。
【請求項18】
前記積層体の上下に誘電体カバー層を形成する段階をさらに含む、請求項10に記載の積層セラミック電子部品の製造方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【公開番号】特開2013−98525(P2013−98525A)
【公開日】平成25年5月20日(2013.5.20)
【国際特許分類】
【出願番号】特願2012−6806(P2012−6806)
【出願日】平成24年1月17日(2012.1.17)
【出願人】(594023722)サムソン エレクトロ−メカニックス カンパニーリミテッド. (1,585)
【Fターム(参考)】