積層型半導体装置、積層型構造体、及び電子機器
【課題】ＰｏＰ構造の積層型半導体装置において、実装基板への実装面積を抑制しつつ上下パッケージの接続端子数を確保し、下側パッケージのチップ厚および実装ギャップの制限を緩和する。
【解決手段】積層型半導体装置は、上面に電極ランドと接続端子４と有する配線基板３と、配線基板３の上に、回路形成面が配線基板３の上面に対抗するように搭載された半導体チップ１と、電極ランドと半導体チップ１の回路形成面とを接続する金属バンプ２と、配線基板３と半導体チップ１との隙間に金属バンプ２を介して充填されたアンダーフィル樹脂６とを備えている。接続端子４は、配線基板３の上面の面積の４０％以上の領域に配置されており、且つ、配線基板３の辺又は角に集約して配置されている。
【解決手段】積層型半導体装置は、上面に電極ランドと接続端子４と有する配線基板３と、配線基板３の上に、回路形成面が配線基板３の上面に対抗するように搭載された半導体チップ１と、電極ランドと半導体チップ１の回路形成面とを接続する金属バンプ２と、配線基板３と半導体チップ１との隙間に金属バンプ２を介して充填されたアンダーフィル樹脂６とを備えている。接続端子４は、配線基板３の上面の面積の４０％以上の領域に配置されており、且つ、配線基板３の辺又は角に集約して配置されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の開示の技術は、半導体チップを内包したパッケージが積層接続されてなる積層型半導体装置に関する。
【背景技術】
【０００２】
近年、情報通信機器や事務用電子機器の小型化及び高機能化が進展することに伴って、これらの機器に搭載される半導体集積回路装置等を有する半導体装置についても、小型化と共に、入出力のための外部端子の数を増加することが要求されている。しかし、複数の半導体装置を同じ平面上に実装する方式では、小型化及び薄型化が特に要求される携帯機器用の半導体装置を製造することが困難になってきている。
【０００３】
これらの要求を実現させる技術として、集積度の高いパッケージ積層構造であるＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）構造が採用されるようになってきている。
【０００４】
以下、従来の半導体装置について、図４（ａ）及び（ｂ）を参照しながら説明する。
【０００５】
図４（ａ）は、ＰｏＰ構造を有する従来の積層型半導体装置の構造を示す平面図であり、図４（ｂ）は、当該構造を示す断面図である。
【０００６】
図４（ａ）及び（ｂ）に示すように、半導体チップ１０１上には、半導体チップ１０１上の電極端子に機械的及び電気的に接続され、はんだからなる金属バンプ１０２が形成されている。半導体チップ１０１は、配線基板１０３に対して金属バンプ１０２を介してフリップチップ搭載されて、機械的及び電気的に接続されている。半導体チップ１０１と配線基板１０３との隙間には、金属バンプ１０２を封止するアンダーフィル樹脂１０６が充填されている。配線基板１０３の半導体チップ搭載面（以下、「上面」と称する）に対向する面（以下、「下面」と称する）には、はんだからなる外部接続端子１０７が形成されている。配線基板１０３の上面上のうち、半導体チップ１０１が搭載されていない、平面的に見て半導体チップ１０１を囲む領域上には接続端子１０４が配置されている。以上のようにして下側パッケージが形成されている。
【０００７】
下側パッケージの上には、電極ランド１０９が下面に形成された積層パッケージ１０８が、はんだからなる金属ボール１１０を介して機械的及び電気的に接続されている。金属ボール１１０は、接続端子１０４と電極ランド１０９とを機械的及び電気的に接続しており、外部接続端子１０７に電気的に接続されている。
【０００８】
次に、上述したフリップチップ実装方式による従来の積層型半導体装置の製造方法について説明する。
【０００９】
まず、電気めっき法や印刷法、ボール搭載法などの方法を用いて金属バンプ１０２を形成した半導体チップ１０１と、金属バンプ１０２に対応する位置に電極ランドが形成された配線基板１０３とを用意する。そして、半導体チップ１０１を配線基板１０３上にフリップチップ接続する。
【００１０】
次に、半導体チップ１０１の金属バンプ１０２をリフローすることにより、はんだを溶融し、金属バンプ１０２により半導体チップ１０１と配線基板１０３とを接続する。
【００１１】
次に、半導体チップ１０１と配線基板１０３との隙間を清浄化し、ディスペンサを用いてその隙間にアンダーフィル樹脂１０６を注入する。この注入は半導体チップ１０１の周辺部から行うが、液状の樹脂は毛細管現象により半導体チップ１０１と配線基板１０３との隙間の全体に浸入し、半導体チップ１０１と配線基板１０３との隙間にアンダーフィル樹脂１０６が充填される。
【００１２】
次に、熱処理を行い、アンダーフィル樹脂１０６を硬化することによって半導体チップ１０１の回路形成面及び金属バンプ１０２による接続部分を封止する。
【００１３】
最後に、配線基板１０３の上面（チップ搭載面）と反対側の面（下面）に引き出された金属パッドに外部接続端子１０７を形成し、リフローする。
【００１４】
以上により、ＢＧＡ型の積層型半導体装置が完成する。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００７−２８７９０６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
ところで、上記従来のＰｏＰ構造を有する積層型半導体装置では、下側パッケージに搭載された半導体チップ１０１の厚さ及び金属バンプ１０２の高さが、接続後の金属ボール１１０の高さによって制限される。このため、多機能化及び高速化に伴う積層パッケージ１０８における電極ランド１０９の端子数の増加及び狭ピッチ化により、接続後の金属ボール１１０の高さの低下に対応することが困難になる。また、積層パッケージ１０８が搭載される際に下側パッケージ上の接続端子１０４が露出している必要があるため、半導体チップ１０１と配線基板１０３との隙間に充填されているアンダーフィル樹脂１０６のフィレットが接続端子１０４の一部又は全部を覆うことが許されない。その結果、半導体チップ１０１の外形サイズが制限される。また、積層パッケージ１０８の外形サイズは下側パッケージの外形サイズ以上にする必要があり、外形サイズが制限される。
【００１７】
両パッケージ間のスタンドオフ（積層パッケージ１０８と配線基板１０３との隙間）を確保する方法として、図５（ａ）及び（ｂ）に示すように、積層パッケージ１０８の電極ランド１０９に金属ポスト１０５を形成する方法が提案されている（例えば、特許文献１参照）。このような構造にすると、金属ポスト１０５を追加する分、図４（ａ）及び（ｂ）に示す構造よりもスタンドオフを広げることができると共に、端子数の増加を図ることができる。しかし、金属ポスト１０５を形成するために高コストとなる。また、積層パッケージ１０８の外形サイズの制限は解消されない。
【００１８】
また、図６（ａ）及び（ｂ）に示すように、下側パッケージ１０８の接続端子１０４に金属ポスト１０５を形成すると共に、レジスト材や繊維強化材によって形成された嵩上げ部１１３を形成する方法も提案されている。このような構造にすると、図５（ａ）及び（ｂ）の場合と同様に、図４に示す構造よりもスタンドオフを広げることができると共に、端子数の増加を図ることができる。しかし、嵩上げ部１１３を形成するために高コストとなる。また、積層パッケージ１０８の外形サイズの制限は解消されない。
【００１９】
前記に鑑み、本発明の目的は、複数のパッケージが積層されてなる積層型半導体装置において、下側パッケージの面積を従来構造と同等以下にすることである。
【００２０】
また、上下パッケージの接続端子数を同等以上に確保することである。
【００２１】
また、チップ厚や金属バンプの高さの制限を解消することである。
【００２２】
また、積層パッケージの外形サイズを従来構造と同等以下に緩和することである。
【００２３】
また、接続端子が従来構造と同ピッチであっても、積層パッケージの搭載性及び接続性を向上することである。
【課題を解決するための手段】
【００２４】
上記目的を達成するために、本発明の一側面の積層型半導体装置は、上面に第１の電極ランドと接続端子と有する配線基板と、配線基板の上に、回路形成面が配線基板の上面に対抗するように搭載された半導体チップと、第１の電極ランドと半導体チップの回路形成面とを接続する第１の接続部材と、少なくとも配線基板と半導体チップとの隙間に第１の接続部材を介して充填されたアンダーフィル樹脂とを備えており、接続端子は、配線基板の上面の面積の４０％以上の領域に配置されており、且つ、配線基板の辺又は角に集約して配置されている。
【００２５】
この構成によると、下側パッケージを従来構造のようにチップ周辺部に接続端子を配置した場合と比較して接続端子を有効に配置できる。これにより、接続端子数が同数であればパッケージ外形サイズを小さくすることができる一方、パッケージ外形サイズが同等であれば接続端子数を多くすることができる。また、下側パッケージ上面に搭載された半導体チップの直上に積層パッケージが配置されないことより、チップ厚や金属バンプの高さの制限を解消することができる。また、接続端子の配置が下側パッケージの外周部に配置されていないことより、積層パッケージの外形サイズを下側パッケージの外形サイズと同様にする必要がなく、積層パッケージの外形サイズの制限を解消することができる。また、接続端子の配置が下側パッケージの外周部に配置されず集約して配置するため実装領域は小さくなることより、接続端子が従来構造と同ピッチであっても、積層パッケージの搭載性及び接続性を向上することができる。
【００２６】
また、本発明の一側面の積層型実装構造体は、上記積層型半導体装置と、配線基板の下面に設けられた外部接続端子とを備えており、積層型半導体装置と外部接続端子とは、電気的に接続されている。
【００２７】
また、本発明の一側面の電子機器は、上記積層型実装構造体を備えており、例えば、携帯電話等の通信機器又はデジタルカメラ等に用いられる。
【発明の効果】
【００２８】
上記本発明によると、ＰｏＰ構造を有する場合に、下側パッケージの面積を従来構造と同等以下にし、上下パッケージの接続端子数を同等以上に確保し、チップ厚又は金属バンプの高さの制限を解消できる。また、積層パッケージの外形サイズを従来構造と同等以下に緩和できる。さらに、接続端子が従来構造と同ピッチであっても、積層パッケージの搭載性及び接続性を向上することができる。
【図面の簡単な説明】
【００２９】
【図１】図１（ａ）は、本発明の第１の実施形態に係る積層型半導体装置の構造を示す平面図であり、図１（ｂ）は、本発明の第１の実施形態に係る積層型半導体装置の構造を示す断面図である。
【図２】図２（ａ）は、本発明の第２の実施形態に係る積層型半導体装置の構造を示す平面図であり、図２（ｂ）は、本発明の第２の実施形態に係る積層型半導体装置の構造を示す断面図である。
【図３】図３（ａ）は、本発明の第３の実施形態に係る積層型実装構造体の構造を示す平面図であり、図３（ｂ）は、本発明の第３の実施形態に係る積層型実装構造体の構造を示す断面図である。
【図４】図４（ａ）は、ＰｏＰ構造を有する従来の積層型半導体装置の構造を示す平面図であり、図４（ｂ）は、ＰｏＰ構造を有する従来の積層型半導体装置の構造を示す断面図である。
【図５】図５（ａ）は、ＰｏＰ構造を有する従来の積層型半導体装置の構造を示す平面図であり、図５（ｂ）は、ＰｏＰ構造を有する従来の積層型半導体装置の構造を示す断面図である。
【図６】図６（ａ）は、ＰｏＰ構造を有する従来の積層型半導体装置の構造を示す平面図であり、図６（ｂ）は、ＰｏＰ構造を有する従来の積層型半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００３０】
以下、本発明の各実施形態に係る積層型半導体装置及び積層型実装構造体について図面を参照しながら説明する。
【００３１】
（第１の実施形態）
図１（ａ）は、本発明の第１の実施形態に係る積層型半導体装置の構造を示す平面図であり、図１（ｂ）は、本発明の第１の実施形態に係る積層型半導体装置の構造を示す断面図である。
【００３２】
図１（ａ）及び（ｂ）に示すように、配線基板３は、上面に設けられた電極ランドと接続端子４とを有している。半導体チップ１は、配線基板３の上面に、回路形成面が配線基板３の上面に対抗するように搭載されている。接続部材としての例えば金属バンプ２は、電極ランドと半導体チップ１の回路形成面とを接続している。アンダーフィル樹脂６は、少なくとも配線基板３と半導体チップ１との隙間に金属バンプ２を介して充填されている。ここで、接続端子４は、配線基板３の上面の面積における４０％以上の領域に配置されており、且つ、配線基板３の辺又は角に集約して配置されていることが好ましい。このようにすると、チップ周辺部に同じピッチで接続端子を配置した場合の端子数より多く配置できる。例えば、接続端子が配線基板の上面の面積の４０％以上の領域に、且つ、配線基板３の辺又は角に集約して０．４ｍｍピッチで配置された場合、チップ周辺部に接続端子を０．４ｍｍピッチに配置した場合の端子数より多く配置できる。
【００３３】
半導体チップ１の回路形成面には、アルミニウム（Ａｌ）からなる複数の電極パッドが形成されている。該電極パッド上には、例えばスパッタ法によって形成されたチタン（Ｔｉ）からなるバリアメタルと銅（Ｃｕ）からなる下部金属膜と、その上方に、電気めっき法によって形成されたニッケル（Ｎｉ）からなる上部金属膜とによって構成された金属膜が形成されている。バリアメタルとして、ＴｉＷ又はＣｒ等を用いてもよい。また、金属膜は、無電解めっき法によって形成されたニッケル（Ｎｉ／Ａｕ）で構成されていてもよい。さらに、該金属膜上には、上述の金属バンプ２が形成される。
【００３４】
配線基板３の配線は銅（Ｃｕ）からなり、電極ランドは、配線基板３の上面に形成されたソルダーレジストを開口して形成されており、該表面は、無電解めっき法によって形成されたニッケル（Ｎｉ／Ａｕ）又はニッケル・パラジウム（Ｎｉ／Ｐｄ／Ａｕ）からなる金属膜によって構成されている。また、配線基板３の上面には、ＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒ Ｐｒｅｓｅｒｖａｔｉｖｅ）が塗布されていてもよい。さらに、配線基板３の上面には、印刷法又は搭載法により、はんだからなるＳＯＰ（Ｓｏｌｄｅｒ ｏｎ Ｐａｄ）が形成されていてもよい。配線基板３の上面のうち、上記の電極ランドが形成されていない外側の領域には、図示しない積層パッケージの電極ランド上に形成された金属ボールに対応するように、接続端子４が形成されている。
【００３５】
次に、本実施形態に係る積層型半導体装置を製造する方法について説明する。
【００３６】
まず、半導体チップ１の回路形成面（主面）を下に向けた状態にて、金属バンプ２の先端にフラックスを転写する。または、配線基板３の上面にフラックスを塗布してもよい。
【００３７】
次に、半導体チップ１を配線基板３の上面上に搭載し、リフロー炉で加熱することで金属バンプ２を溶融させて、半導体チップ１の回路形成面と配線基板３の上面とを接続する。
【００３８】
次に、半導体チップ１の回路形成面及び金属バンプ２による接続部分を保護するため、半導体チップ１と配線基板３との隙間にアンダーフィル樹脂６を半導体チップ１の外周部からディスペンサで塗布及び充填する。このようにして、本実施形態に係る上述の積層型半導体装置が製造される。
【００３９】
本実施形態に係る積層型半導体装置及びその製造方法によると、接続端子４が配線基板３における上面の面積の４０％以上の領域に配線基板３の辺又は角に集約して配置されている。これにより、下側パッケージを従来構造のようにチップ周辺部に接続端子４を配置した場合と比較して接続端子４を有効に配置できる。その結果、接続端子４の数が同数であればパッケージ外形サイズを小さくすることができる一方で、パッケージ外形サイズが同等であれば接続端子４の数を多くすることができる。
【００４０】
（第２の実施形態）
図２（ａ）は、本発明の第２の実施形態に係る積層型半導体装置の構造を示す平面図であり、図２（ｂ）は、本発明の第２の実施形態に係る積層型半導体装置の構造を示す断面図である。なお、上述した図１（ａ）及び（ｂ）に示した部材と同じ部材については、同一の符号を付しており、その説明は省略又は簡略化する。
【００４１】
図２（ａ）及び（ｂ）に示すように、上述した第１の実施形態に係る積層型半導体装置において、接続端子４に対応する電極ランド９が設けられた積層パッケージ８と、接続端子４と電極ランド９とを電気的に接続する接続部材としての金属バンプ１０とがさらに形成されている。ここで、積層パッケージ８の面積は、配線基板３の面積の４０％以上であることが好ましい。
【００４２】
次に、本実施形態に係る積層型半導体装置を製造する方法について説明する。
【００４３】
まず、上述のようにして第１の実施形態に係る積層型半導体装置を製造する。
【００４４】
次に、積層パッケージ８の電極ランド９を下側パッケージ上に搭載する。ここで、「下側パッケージ」とは、配線基板３及び半導体チップ１を含むパッケージのことを意味している。この工程では、電極ランド９上に設けられた金属ボール１０と接続端子４との位置を合わせて接触させた状態でリフロー炉内で加熱して金属ボール１０を溶解させることにより、金属ボール１０と接続端子４とを接続させる。以上のようにして本実施形態に係る積層型半導体装置が製造される。なお、金属ボール１０は、積層パッケージ８の側に設ける場合に限られず、下側パッケージ側にあらかじめ設けるようにしてもよい。
【００４５】
本実施形態に係る積層型半導体装置及びその製造方法によると、下側パッケージを従来構造のようにチップ周辺部に接続端子を配置した場合と比較して、接続端子４を有効に配置することができる。これにより、接続端子４の数が同数であれば、パッケージ外形サイズを小さくすることができる一方で、パッケージ外形サイズが同等であれば、接続端子４の数を多くすることができる。また、下側パッケージ上面に搭載された半導体チップ１の直上に積層パッケージ８が配置されないことより、チップ厚又は金属バンプの高さの制限を解消することができる。また、接続端子４の配置が下側パッケージの外周部に配置されていないことより、積層パッケージ８の外形サイズを下側パッケージの外形サイズと同様にする必要がなく、積層パッケージ８の外形サイズの制限を解消することができる。また、接続端子４の配置が下側パッケージの外周部に配置されず集約して配置されるため、実装領域が小さくなる。その結果、接続端子４が従来構造と同ピッチであっても、積層パッケージの搭載性及び接続性を向上することができる。
【００４６】
ここで、上述の図２に示すように、本実施形態に係る積層型半導体装置及びその製造方法では、積層パッケージ８は、その一部が配線基板３の領域の外側に突き出して形成されており、その下方に中空部が形成される構造をとなっている。また、積層パッケージ８における第１辺は、配線基板３の長辺における半導体チップ１の搭載されていない接続端子４が配置された領域の部分の長さの２倍以下であり、且つ、配線基板３の長辺と平行に設けられている。さらに、積層パッケージ８における第２辺は、配線基板３の短辺の長さの２倍以下であり、配線基板３の短辺と平行に設けられていてもよい。このようにすると、積層パッケージ８の重心が下側パッケージの面上にある構成となり、パッケージとしての安定性が良くなる。
【００４７】
このように、本実施形態に係る積層型半導体装置及びその製造方法によると、さらに、下側パッケージの外形サイズに依存せず積層パッケージ８のサイズを設定することができる。その結果、積層パッケージ８の性能選択性を向上させることができる。
【００４８】
（第３の実施形態）
図３（ａ）は、本発明の第３の実施形態に係る積層型実装構造体の構造を示す平面図であり、図３（ｂ）は、本発明の第３の実施形態に係る積層型実装構造体の構造を示す断面図である。なお、上述した図１（ａ）及び（ｂ）並びに図２（ａ）及び（ｂ）に示した部材と同じ部材については、同一の符号を付しており、その説明は省略又は簡略化する。
【００４９】
図３（ａ）及び（ｂ）に示すように、上述した第２の実施形態に係る積層型半導体装置において、配線基板３の下面に設けられ、外部接続端子７により、該配線基板３と電気的及び機械的に接続した実装基板１１がさらに形成されている。また、実装基板１１上における、上記第２の実施形態で説明した積層パッケージ８の下方の中空部における直下の領域には、電子部品１２が設けられていてもよい。
【００５０】
本実施形態に係る積層型実装構造体によると、積層型半導体装置の中空部の直下に電子部品などを配置することができつつ、積層型半導体装置の実装基板への設置面積を拡大することなく必要な機能を確保することができる。その結果、積層型実装構造体を搭載する電子機器などの容積拡大を抑制しつつ、積層型半導体装置の性能選択性を向上させることができる。
【００５１】
なお、以上で説明した各実施形態の積層型半導体装置及び積層型実装構造体は、多段構成の例えば撮像ユニットとして携帯電話等の通信機器や、パソコン、デジタルカメラ等の電子機器などに搭載することができる。
【産業上の利用可能性】
【００５２】
本発明は、ＰｏＰ構造を有する積層型半導体装置への適用にとって有用であり、さらに、種々の電子機器への適用にとって有用である。
【符号の説明】
【００５３】
１ 半導体チップ
２ 金属バンプ（接続部材）
３ 配線基板
４ 接続端子
６ 封止樹脂
７ 外部接続端子
８ 積層パッケージ
９ 電極ランド
１０ 金属ボール（接続部材）
１１ 実装基板
１２ 電子部品
【技術分野】
【０００１】
本発明の開示の技術は、半導体チップを内包したパッケージが積層接続されてなる積層型半導体装置に関する。
【背景技術】
【０００２】
近年、情報通信機器や事務用電子機器の小型化及び高機能化が進展することに伴って、これらの機器に搭載される半導体集積回路装置等を有する半導体装置についても、小型化と共に、入出力のための外部端子の数を増加することが要求されている。しかし、複数の半導体装置を同じ平面上に実装する方式では、小型化及び薄型化が特に要求される携帯機器用の半導体装置を製造することが困難になってきている。
【０００３】
これらの要求を実現させる技術として、集積度の高いパッケージ積層構造であるＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）構造が採用されるようになってきている。
【０００４】
以下、従来の半導体装置について、図４（ａ）及び（ｂ）を参照しながら説明する。
【０００５】
図４（ａ）は、ＰｏＰ構造を有する従来の積層型半導体装置の構造を示す平面図であり、図４（ｂ）は、当該構造を示す断面図である。
【０００６】
図４（ａ）及び（ｂ）に示すように、半導体チップ１０１上には、半導体チップ１０１上の電極端子に機械的及び電気的に接続され、はんだからなる金属バンプ１０２が形成されている。半導体チップ１０１は、配線基板１０３に対して金属バンプ１０２を介してフリップチップ搭載されて、機械的及び電気的に接続されている。半導体チップ１０１と配線基板１０３との隙間には、金属バンプ１０２を封止するアンダーフィル樹脂１０６が充填されている。配線基板１０３の半導体チップ搭載面（以下、「上面」と称する）に対向する面（以下、「下面」と称する）には、はんだからなる外部接続端子１０７が形成されている。配線基板１０３の上面上のうち、半導体チップ１０１が搭載されていない、平面的に見て半導体チップ１０１を囲む領域上には接続端子１０４が配置されている。以上のようにして下側パッケージが形成されている。
【０００７】
下側パッケージの上には、電極ランド１０９が下面に形成された積層パッケージ１０８が、はんだからなる金属ボール１１０を介して機械的及び電気的に接続されている。金属ボール１１０は、接続端子１０４と電極ランド１０９とを機械的及び電気的に接続しており、外部接続端子１０７に電気的に接続されている。
【０００８】
次に、上述したフリップチップ実装方式による従来の積層型半導体装置の製造方法について説明する。
【０００９】
まず、電気めっき法や印刷法、ボール搭載法などの方法を用いて金属バンプ１０２を形成した半導体チップ１０１と、金属バンプ１０２に対応する位置に電極ランドが形成された配線基板１０３とを用意する。そして、半導体チップ１０１を配線基板１０３上にフリップチップ接続する。
【００１０】
次に、半導体チップ１０１の金属バンプ１０２をリフローすることにより、はんだを溶融し、金属バンプ１０２により半導体チップ１０１と配線基板１０３とを接続する。
【００１１】
次に、半導体チップ１０１と配線基板１０３との隙間を清浄化し、ディスペンサを用いてその隙間にアンダーフィル樹脂１０６を注入する。この注入は半導体チップ１０１の周辺部から行うが、液状の樹脂は毛細管現象により半導体チップ１０１と配線基板１０３との隙間の全体に浸入し、半導体チップ１０１と配線基板１０３との隙間にアンダーフィル樹脂１０６が充填される。
【００１２】
次に、熱処理を行い、アンダーフィル樹脂１０６を硬化することによって半導体チップ１０１の回路形成面及び金属バンプ１０２による接続部分を封止する。
【００１３】
最後に、配線基板１０３の上面（チップ搭載面）と反対側の面（下面）に引き出された金属パッドに外部接続端子１０７を形成し、リフローする。
【００１４】
以上により、ＢＧＡ型の積層型半導体装置が完成する。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００７−２８７９０６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
ところで、上記従来のＰｏＰ構造を有する積層型半導体装置では、下側パッケージに搭載された半導体チップ１０１の厚さ及び金属バンプ１０２の高さが、接続後の金属ボール１１０の高さによって制限される。このため、多機能化及び高速化に伴う積層パッケージ１０８における電極ランド１０９の端子数の増加及び狭ピッチ化により、接続後の金属ボール１１０の高さの低下に対応することが困難になる。また、積層パッケージ１０８が搭載される際に下側パッケージ上の接続端子１０４が露出している必要があるため、半導体チップ１０１と配線基板１０３との隙間に充填されているアンダーフィル樹脂１０６のフィレットが接続端子１０４の一部又は全部を覆うことが許されない。その結果、半導体チップ１０１の外形サイズが制限される。また、積層パッケージ１０８の外形サイズは下側パッケージの外形サイズ以上にする必要があり、外形サイズが制限される。
【００１７】
両パッケージ間のスタンドオフ（積層パッケージ１０８と配線基板１０３との隙間）を確保する方法として、図５（ａ）及び（ｂ）に示すように、積層パッケージ１０８の電極ランド１０９に金属ポスト１０５を形成する方法が提案されている（例えば、特許文献１参照）。このような構造にすると、金属ポスト１０５を追加する分、図４（ａ）及び（ｂ）に示す構造よりもスタンドオフを広げることができると共に、端子数の増加を図ることができる。しかし、金属ポスト１０５を形成するために高コストとなる。また、積層パッケージ１０８の外形サイズの制限は解消されない。
【００１８】
また、図６（ａ）及び（ｂ）に示すように、下側パッケージ１０８の接続端子１０４に金属ポスト１０５を形成すると共に、レジスト材や繊維強化材によって形成された嵩上げ部１１３を形成する方法も提案されている。このような構造にすると、図５（ａ）及び（ｂ）の場合と同様に、図４に示す構造よりもスタンドオフを広げることができると共に、端子数の増加を図ることができる。しかし、嵩上げ部１１３を形成するために高コストとなる。また、積層パッケージ１０８の外形サイズの制限は解消されない。
【００１９】
前記に鑑み、本発明の目的は、複数のパッケージが積層されてなる積層型半導体装置において、下側パッケージの面積を従来構造と同等以下にすることである。
【００２０】
また、上下パッケージの接続端子数を同等以上に確保することである。
【００２１】
また、チップ厚や金属バンプの高さの制限を解消することである。
【００２２】
また、積層パッケージの外形サイズを従来構造と同等以下に緩和することである。
【００２３】
また、接続端子が従来構造と同ピッチであっても、積層パッケージの搭載性及び接続性を向上することである。
【課題を解決するための手段】
【００２４】
上記目的を達成するために、本発明の一側面の積層型半導体装置は、上面に第１の電極ランドと接続端子と有する配線基板と、配線基板の上に、回路形成面が配線基板の上面に対抗するように搭載された半導体チップと、第１の電極ランドと半導体チップの回路形成面とを接続する第１の接続部材と、少なくとも配線基板と半導体チップとの隙間に第１の接続部材を介して充填されたアンダーフィル樹脂とを備えており、接続端子は、配線基板の上面の面積の４０％以上の領域に配置されており、且つ、配線基板の辺又は角に集約して配置されている。
【００２５】
この構成によると、下側パッケージを従来構造のようにチップ周辺部に接続端子を配置した場合と比較して接続端子を有効に配置できる。これにより、接続端子数が同数であればパッケージ外形サイズを小さくすることができる一方、パッケージ外形サイズが同等であれば接続端子数を多くすることができる。また、下側パッケージ上面に搭載された半導体チップの直上に積層パッケージが配置されないことより、チップ厚や金属バンプの高さの制限を解消することができる。また、接続端子の配置が下側パッケージの外周部に配置されていないことより、積層パッケージの外形サイズを下側パッケージの外形サイズと同様にする必要がなく、積層パッケージの外形サイズの制限を解消することができる。また、接続端子の配置が下側パッケージの外周部に配置されず集約して配置するため実装領域は小さくなることより、接続端子が従来構造と同ピッチであっても、積層パッケージの搭載性及び接続性を向上することができる。
【００２６】
また、本発明の一側面の積層型実装構造体は、上記積層型半導体装置と、配線基板の下面に設けられた外部接続端子とを備えており、積層型半導体装置と外部接続端子とは、電気的に接続されている。
【００２７】
また、本発明の一側面の電子機器は、上記積層型実装構造体を備えており、例えば、携帯電話等の通信機器又はデジタルカメラ等に用いられる。
【発明の効果】
【００２８】
上記本発明によると、ＰｏＰ構造を有する場合に、下側パッケージの面積を従来構造と同等以下にし、上下パッケージの接続端子数を同等以上に確保し、チップ厚又は金属バンプの高さの制限を解消できる。また、積層パッケージの外形サイズを従来構造と同等以下に緩和できる。さらに、接続端子が従来構造と同ピッチであっても、積層パッケージの搭載性及び接続性を向上することができる。
【図面の簡単な説明】
【００２９】
【図１】図１（ａ）は、本発明の第１の実施形態に係る積層型半導体装置の構造を示す平面図であり、図１（ｂ）は、本発明の第１の実施形態に係る積層型半導体装置の構造を示す断面図である。
【図２】図２（ａ）は、本発明の第２の実施形態に係る積層型半導体装置の構造を示す平面図であり、図２（ｂ）は、本発明の第２の実施形態に係る積層型半導体装置の構造を示す断面図である。
【図３】図３（ａ）は、本発明の第３の実施形態に係る積層型実装構造体の構造を示す平面図であり、図３（ｂ）は、本発明の第３の実施形態に係る積層型実装構造体の構造を示す断面図である。
【図４】図４（ａ）は、ＰｏＰ構造を有する従来の積層型半導体装置の構造を示す平面図であり、図４（ｂ）は、ＰｏＰ構造を有する従来の積層型半導体装置の構造を示す断面図である。
【図５】図５（ａ）は、ＰｏＰ構造を有する従来の積層型半導体装置の構造を示す平面図であり、図５（ｂ）は、ＰｏＰ構造を有する従来の積層型半導体装置の構造を示す断面図である。
【図６】図６（ａ）は、ＰｏＰ構造を有する従来の積層型半導体装置の構造を示す平面図であり、図６（ｂ）は、ＰｏＰ構造を有する従来の積層型半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００３０】
以下、本発明の各実施形態に係る積層型半導体装置及び積層型実装構造体について図面を参照しながら説明する。
【００３１】
（第１の実施形態）
図１（ａ）は、本発明の第１の実施形態に係る積層型半導体装置の構造を示す平面図であり、図１（ｂ）は、本発明の第１の実施形態に係る積層型半導体装置の構造を示す断面図である。
【００３２】
図１（ａ）及び（ｂ）に示すように、配線基板３は、上面に設けられた電極ランドと接続端子４とを有している。半導体チップ１は、配線基板３の上面に、回路形成面が配線基板３の上面に対抗するように搭載されている。接続部材としての例えば金属バンプ２は、電極ランドと半導体チップ１の回路形成面とを接続している。アンダーフィル樹脂６は、少なくとも配線基板３と半導体チップ１との隙間に金属バンプ２を介して充填されている。ここで、接続端子４は、配線基板３の上面の面積における４０％以上の領域に配置されており、且つ、配線基板３の辺又は角に集約して配置されていることが好ましい。このようにすると、チップ周辺部に同じピッチで接続端子を配置した場合の端子数より多く配置できる。例えば、接続端子が配線基板の上面の面積の４０％以上の領域に、且つ、配線基板３の辺又は角に集約して０．４ｍｍピッチで配置された場合、チップ周辺部に接続端子を０．４ｍｍピッチに配置した場合の端子数より多く配置できる。
【００３３】
半導体チップ１の回路形成面には、アルミニウム（Ａｌ）からなる複数の電極パッドが形成されている。該電極パッド上には、例えばスパッタ法によって形成されたチタン（Ｔｉ）からなるバリアメタルと銅（Ｃｕ）からなる下部金属膜と、その上方に、電気めっき法によって形成されたニッケル（Ｎｉ）からなる上部金属膜とによって構成された金属膜が形成されている。バリアメタルとして、ＴｉＷ又はＣｒ等を用いてもよい。また、金属膜は、無電解めっき法によって形成されたニッケル（Ｎｉ／Ａｕ）で構成されていてもよい。さらに、該金属膜上には、上述の金属バンプ２が形成される。
【００３４】
配線基板３の配線は銅（Ｃｕ）からなり、電極ランドは、配線基板３の上面に形成されたソルダーレジストを開口して形成されており、該表面は、無電解めっき法によって形成されたニッケル（Ｎｉ／Ａｕ）又はニッケル・パラジウム（Ｎｉ／Ｐｄ／Ａｕ）からなる金属膜によって構成されている。また、配線基板３の上面には、ＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒ Ｐｒｅｓｅｒｖａｔｉｖｅ）が塗布されていてもよい。さらに、配線基板３の上面には、印刷法又は搭載法により、はんだからなるＳＯＰ（Ｓｏｌｄｅｒ ｏｎ Ｐａｄ）が形成されていてもよい。配線基板３の上面のうち、上記の電極ランドが形成されていない外側の領域には、図示しない積層パッケージの電極ランド上に形成された金属ボールに対応するように、接続端子４が形成されている。
【００３５】
次に、本実施形態に係る積層型半導体装置を製造する方法について説明する。
【００３６】
まず、半導体チップ１の回路形成面（主面）を下に向けた状態にて、金属バンプ２の先端にフラックスを転写する。または、配線基板３の上面にフラックスを塗布してもよい。
【００３７】
次に、半導体チップ１を配線基板３の上面上に搭載し、リフロー炉で加熱することで金属バンプ２を溶融させて、半導体チップ１の回路形成面と配線基板３の上面とを接続する。
【００３８】
次に、半導体チップ１の回路形成面及び金属バンプ２による接続部分を保護するため、半導体チップ１と配線基板３との隙間にアンダーフィル樹脂６を半導体チップ１の外周部からディスペンサで塗布及び充填する。このようにして、本実施形態に係る上述の積層型半導体装置が製造される。
【００３９】
本実施形態に係る積層型半導体装置及びその製造方法によると、接続端子４が配線基板３における上面の面積の４０％以上の領域に配線基板３の辺又は角に集約して配置されている。これにより、下側パッケージを従来構造のようにチップ周辺部に接続端子４を配置した場合と比較して接続端子４を有効に配置できる。その結果、接続端子４の数が同数であればパッケージ外形サイズを小さくすることができる一方で、パッケージ外形サイズが同等であれば接続端子４の数を多くすることができる。
【００４０】
（第２の実施形態）
図２（ａ）は、本発明の第２の実施形態に係る積層型半導体装置の構造を示す平面図であり、図２（ｂ）は、本発明の第２の実施形態に係る積層型半導体装置の構造を示す断面図である。なお、上述した図１（ａ）及び（ｂ）に示した部材と同じ部材については、同一の符号を付しており、その説明は省略又は簡略化する。
【００４１】
図２（ａ）及び（ｂ）に示すように、上述した第１の実施形態に係る積層型半導体装置において、接続端子４に対応する電極ランド９が設けられた積層パッケージ８と、接続端子４と電極ランド９とを電気的に接続する接続部材としての金属バンプ１０とがさらに形成されている。ここで、積層パッケージ８の面積は、配線基板３の面積の４０％以上であることが好ましい。
【００４２】
次に、本実施形態に係る積層型半導体装置を製造する方法について説明する。
【００４３】
まず、上述のようにして第１の実施形態に係る積層型半導体装置を製造する。
【００４４】
次に、積層パッケージ８の電極ランド９を下側パッケージ上に搭載する。ここで、「下側パッケージ」とは、配線基板３及び半導体チップ１を含むパッケージのことを意味している。この工程では、電極ランド９上に設けられた金属ボール１０と接続端子４との位置を合わせて接触させた状態でリフロー炉内で加熱して金属ボール１０を溶解させることにより、金属ボール１０と接続端子４とを接続させる。以上のようにして本実施形態に係る積層型半導体装置が製造される。なお、金属ボール１０は、積層パッケージ８の側に設ける場合に限られず、下側パッケージ側にあらかじめ設けるようにしてもよい。
【００４５】
本実施形態に係る積層型半導体装置及びその製造方法によると、下側パッケージを従来構造のようにチップ周辺部に接続端子を配置した場合と比較して、接続端子４を有効に配置することができる。これにより、接続端子４の数が同数であれば、パッケージ外形サイズを小さくすることができる一方で、パッケージ外形サイズが同等であれば、接続端子４の数を多くすることができる。また、下側パッケージ上面に搭載された半導体チップ１の直上に積層パッケージ８が配置されないことより、チップ厚又は金属バンプの高さの制限を解消することができる。また、接続端子４の配置が下側パッケージの外周部に配置されていないことより、積層パッケージ８の外形サイズを下側パッケージの外形サイズと同様にする必要がなく、積層パッケージ８の外形サイズの制限を解消することができる。また、接続端子４の配置が下側パッケージの外周部に配置されず集約して配置されるため、実装領域が小さくなる。その結果、接続端子４が従来構造と同ピッチであっても、積層パッケージの搭載性及び接続性を向上することができる。
【００４６】
ここで、上述の図２に示すように、本実施形態に係る積層型半導体装置及びその製造方法では、積層パッケージ８は、その一部が配線基板３の領域の外側に突き出して形成されており、その下方に中空部が形成される構造をとなっている。また、積層パッケージ８における第１辺は、配線基板３の長辺における半導体チップ１の搭載されていない接続端子４が配置された領域の部分の長さの２倍以下であり、且つ、配線基板３の長辺と平行に設けられている。さらに、積層パッケージ８における第２辺は、配線基板３の短辺の長さの２倍以下であり、配線基板３の短辺と平行に設けられていてもよい。このようにすると、積層パッケージ８の重心が下側パッケージの面上にある構成となり、パッケージとしての安定性が良くなる。
【００４７】
このように、本実施形態に係る積層型半導体装置及びその製造方法によると、さらに、下側パッケージの外形サイズに依存せず積層パッケージ８のサイズを設定することができる。その結果、積層パッケージ８の性能選択性を向上させることができる。
【００４８】
（第３の実施形態）
図３（ａ）は、本発明の第３の実施形態に係る積層型実装構造体の構造を示す平面図であり、図３（ｂ）は、本発明の第３の実施形態に係る積層型実装構造体の構造を示す断面図である。なお、上述した図１（ａ）及び（ｂ）並びに図２（ａ）及び（ｂ）に示した部材と同じ部材については、同一の符号を付しており、その説明は省略又は簡略化する。
【００４９】
図３（ａ）及び（ｂ）に示すように、上述した第２の実施形態に係る積層型半導体装置において、配線基板３の下面に設けられ、外部接続端子７により、該配線基板３と電気的及び機械的に接続した実装基板１１がさらに形成されている。また、実装基板１１上における、上記第２の実施形態で説明した積層パッケージ８の下方の中空部における直下の領域には、電子部品１２が設けられていてもよい。
【００５０】
本実施形態に係る積層型実装構造体によると、積層型半導体装置の中空部の直下に電子部品などを配置することができつつ、積層型半導体装置の実装基板への設置面積を拡大することなく必要な機能を確保することができる。その結果、積層型実装構造体を搭載する電子機器などの容積拡大を抑制しつつ、積層型半導体装置の性能選択性を向上させることができる。
【００５１】
なお、以上で説明した各実施形態の積層型半導体装置及び積層型実装構造体は、多段構成の例えば撮像ユニットとして携帯電話等の通信機器や、パソコン、デジタルカメラ等の電子機器などに搭載することができる。
【産業上の利用可能性】
【００５２】
本発明は、ＰｏＰ構造を有する積層型半導体装置への適用にとって有用であり、さらに、種々の電子機器への適用にとって有用である。
【符号の説明】
【００５３】
１ 半導体チップ
２ 金属バンプ（接続部材）
３ 配線基板
４ 接続端子
６ 封止樹脂
７ 外部接続端子
８ 積層パッケージ
９ 電極ランド
１０ 金属ボール（接続部材）
１１ 実装基板
１２ 電子部品
【特許請求の範囲】
【請求項１】
上面に第１の電極ランドと接続端子と有する配線基板と、
前記配線基板の上に、回路形成面が前記配線基板の上面に対抗するように搭載された半導体チップと、
前記第１の電極ランドと前記半導体チップの回路形成面とを接続する第１の接続部材と、
少なくとも前記配線基板と前記半導体チップとの隙間に前記第１の接続部材を介して充填されたアンダーフィル樹脂とを備えており、
前記接続端子は、前記配線基板の上面の面積の４０％以上の領域に配置されており、且つ、前記配線基板の辺又は角に集約して配置されている、積層型半導体装置。
【請求項２】
前記接続端子に対応するように設けられた第２の電極ランドを有する積層半導体装置と、
前記接続端子と前記第２の電極ランドとを電気的に接続する第２の接続部材とをさらに備えており、
前記積層半導体装置の面積は、前記配線基板の上面の面積の４０％以上である、請求項１に記載の積層型半導体装置。
【請求項３】
前記積層半導体装置は、下方に中空部を有するように、その一部が前記配線基板の領域から突き出して形成されている、請求項２に記載の積層型半導体装置。
【請求項４】
前記積層半導体装置の重心が、前記配線基板の面上に存在するように搭載されている、請求項２又は３に記載の積層型半導体装置。
【請求項５】
前記積層半導体装置を構成する第１辺は、前記配線基板の長辺における前記半導体チップの搭載されていない接続端子が配置された領域の部分の長さの２倍以下であり、且つ、前記配線基板の長辺と平行である、請求項２〜４のいずれか１項に記載の積層型半導体装置。
【請求項６】
前記積層半導体装置を構成する第２辺は、前記配線基板の短辺の長さの２倍以下で有り、且つ、前記配線基板の短辺と平行である、請求項２〜５のうちのいずれか１項に記載の積層型半導体装置。
【請求項７】
請求項２〜６のうちのいずれか１項に記載の積層型半導体装置と、
前記配線基板の下面に設けられた外部接続端子とを備えており、
前記積層型半導体装置と前記外部接続端子とは、電気的に接続されている、積層型実装構造体。
【請求項８】
前記配線基板の下方に設けられ、前記外部接続端子により、前記配線基板と電気的に接続された実装基板と、
前記実装基板上における前記中空部の直下の領域に搭載された電子部品とをさらに備えている、請求項７に記載の積層型実装構造体。
【請求項９】
請求項７又は８に記載の積層型実装構造体を備えた電子機器。
【請求項１】
上面に第１の電極ランドと接続端子と有する配線基板と、
前記配線基板の上に、回路形成面が前記配線基板の上面に対抗するように搭載された半導体チップと、
前記第１の電極ランドと前記半導体チップの回路形成面とを接続する第１の接続部材と、
少なくとも前記配線基板と前記半導体チップとの隙間に前記第１の接続部材を介して充填されたアンダーフィル樹脂とを備えており、
前記接続端子は、前記配線基板の上面の面積の４０％以上の領域に配置されており、且つ、前記配線基板の辺又は角に集約して配置されている、積層型半導体装置。
【請求項２】
前記接続端子に対応するように設けられた第２の電極ランドを有する積層半導体装置と、
前記接続端子と前記第２の電極ランドとを電気的に接続する第２の接続部材とをさらに備えており、
前記積層半導体装置の面積は、前記配線基板の上面の面積の４０％以上である、請求項１に記載の積層型半導体装置。
【請求項３】
前記積層半導体装置は、下方に中空部を有するように、その一部が前記配線基板の領域から突き出して形成されている、請求項２に記載の積層型半導体装置。
【請求項４】
前記積層半導体装置の重心が、前記配線基板の面上に存在するように搭載されている、請求項２又は３に記載の積層型半導体装置。
【請求項５】
前記積層半導体装置を構成する第１辺は、前記配線基板の長辺における前記半導体チップの搭載されていない接続端子が配置された領域の部分の長さの２倍以下であり、且つ、前記配線基板の長辺と平行である、請求項２〜４のいずれか１項に記載の積層型半導体装置。
【請求項６】
前記積層半導体装置を構成する第２辺は、前記配線基板の短辺の長さの２倍以下で有り、且つ、前記配線基板の短辺と平行である、請求項２〜５のうちのいずれか１項に記載の積層型半導体装置。
【請求項７】
請求項２〜６のうちのいずれか１項に記載の積層型半導体装置と、
前記配線基板の下面に設けられた外部接続端子とを備えており、
前記積層型半導体装置と前記外部接続端子とは、電気的に接続されている、積層型実装構造体。
【請求項８】
前記配線基板の下方に設けられ、前記外部接続端子により、前記配線基板と電気的に接続された実装基板と、
前記実装基板上における前記中空部の直下の領域に搭載された電子部品とをさらに備えている、請求項７に記載の積層型実装構造体。
【請求項９】
請求項７又は８に記載の積層型実装構造体を備えた電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−２６３１０２（Ｐ２０１０−２６３１０２Ａ）
【公開日】平成２２年１１月１８日（２０１０．１１．１８）
【国際特許分類】
【出願番号】特願２００９−１１３３４０（Ｐ２００９−１１３３４０）
【出願日】平成２１年５月８日（２００９．５．８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年１１月１８日（２０１０．１１．１８）
【国際特許分類】
【出願日】平成２１年５月８日（２００９．５．８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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