窒化物半導体発光素子及びその製造方法
【課題】
高抵抗領域と低抵抗領域が隣接して形成されると、境界部に電流集中が生じる。
【解決手段】
窒化物半導体発光素子は、基板と、基板上に配置され、ｐ型層、活性層、ｎ型層を含む窒化物半導体積層と、ｐ型層と基板との間に形成されたｐ側電極と、ｎ型層上の限定された領域に形成されたｎ側電極と、ｎ側電極に対向する領域を含んで、ｐ型層内、またはｐ型層表面に形成され、実質的に電流を流さない高抵抗領域と、高抵抗領域外側のｐ型層に形成され、ｐ側電極との間に電流を流す低抵抗領域と、高抵抗領域と低抵抗領域の間に形成され、制限された電流を流すグレーデッド領域と、を有する。
高抵抗領域と低抵抗領域が隣接して形成されると、境界部に電流集中が生じる。
【解決手段】
窒化物半導体発光素子は、基板と、基板上に配置され、ｐ型層、活性層、ｎ型層を含む窒化物半導体積層と、ｐ型層と基板との間に形成されたｐ側電極と、ｎ型層上の限定された領域に形成されたｎ側電極と、ｎ側電極に対向する領域を含んで、ｐ型層内、またはｐ型層表面に形成され、実質的に電流を流さない高抵抗領域と、高抵抗領域外側のｐ型層に形成され、ｐ側電極との間に電流を流す低抵抗領域と、高抵抗領域と低抵抗領域の間に形成され、制限された電流を流すグレーデッド領域と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施例は、窒化物半導体発光素子及びその製造方法に関する。
【背景技術】
【０００２】
ＧａＮ系窒化物半導体発光素子は、サファイア基板上にｎ型層、発光層、ｐ型層の窒化物半導体層を成長して作成することが多い。例えば、ｐ型層と発光層の一部をエッチングしてｎ型層を露出し、ｐ型層、ｎ型層表面に電極を形成する。ＩＩＩ族元素として、ＧａにＡｌ，Ｉｎを添加することによってバンドギャップを調整することができる。ＡｌＧａＩｎＮをＩＩＩ族窒化物ないし窒化物半導体と呼ぶ。
【０００３】
サファイアは絶縁物であり、熱伝導率は比較的低い。高出力発光素子を形成するためには熱伝導（放熱性）を改良することが望ましい。サファイア基板上にＩＩＩ族窒化物半導体層を成長した後、ｐ型層表面に電極を形成し、その上にＳｉ等の熱伝導性のよい支持基板を結合した後、サファイア基板側からＫｒＦ等のエキシマレーザを照射してサファイア基板を除去するレーザリフトオフが行なわれる。Ｓｉ支持基板は、例えば共晶によりｐ側電極に接合する。サファイア基板を除去して、露出したｎ型半導体層の上に、必要に応じて透明電極を介して、ボンディングメタルを形成する。
【０００４】
ボンディングメタルは遮光性であるので、面積は制限される。狭い面積のボンディングメタル層を用いると電流集中が生じる。電流集中を緩和するためにボンディングメタルに対向するｐ型層表面に酸化シリコン等の絶縁膜を配置することが知られている。
【０００５】
特開２００７−１８０５０４号公報は、酸化シリコン等の絶縁膜は高い光吸収率を有し、実質的な発光効率を低下させる可能性が大きいと指摘し、ボンディングメタルと対向するｐ型層乃至ｎ型層に窒化物単結晶が損傷された高抵抗層を形成することを提案する。
【０００６】
例えば、ｐ型窒化物半導体層上に開口を有するマスクを形成し、プラズマを利用して開口に露出した単結晶を故意に損傷させ、高抵抗領域を形成する。プラズマは、不要な反応を防止するために、不活性ガスプラズマを利用することが好ましく、このような不活性ガスとして、Ａｒ、Ｈｅ、Ｎ2、ＣＦ4及びＨ2が使用できる；高抵抗領域の電極との接触抵抗は１０−２Ωｃｍ２以上となるように形成する；高抵抗領域の厚さは活性層まで損傷されないようにｐ型窒化物半導体層の厚さより薄いことが好ましく、より好ましくは１０〜１０００Å範囲の厚さに形成する、１０Å未満の場合には十分な電流遮断効果を期待し難く、１０００Åを超えると追加的な電流遮断効果なしにプラズマ処理工程の時間が無駄に消耗される、と指摘する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１８０５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ボンディングメタルと対向する領域に、接触抵抗１０−２Ωｃｍ２以上の高抵抗領域と低抵抗領域が隣接して形成されると、境界部に電流集中が生じる。
【課題を解決するための手段】
【０００９】
実施例の１観点によれば、窒化物半導体発光素子は、
基板と、
前記基板上に配置され、ｐ型層、活性層、ｎ型層を含む窒化物半導体積層と、
前記ｐ型層と前記基板との間に形成されたｐ側電極と、
前記ｎ型層上の限定された領域に形成されたｎ側電極と、
前記ｎ側電極に対向する領域を含んで、前記ｐ型層内、または前記ｐ型層表面に形成され、実質的に電流を流さない高抵抗領域と、
前記高抵抗領域外側の前記ｐ型層に形成され、前記ｐ側電極との間に電流を流す低抵抗領域と、
前記高抵抗領域と前記低抵抗領域の間に形成され、制限された電流を流すグレーデッド領域と、
を有する。
【００１０】
実施例の他の観点によれば、窒化物半導体発光素子の製造方法は、
（ａ）サファイア基板上に窒化物半導体のｎ型層、活性層、ｐ型層を成長する工程と、
（ｂ）前記ｐ型層表面のｎ側電極領域を含む領域に実質的に電流を遮断する高抵抗領域を形成し、その周囲に電流を制限するグレーデッド領域を形成する工程と、
（ｃ）前記ｐ型層表面にｐ側電極を形成する工程と、
（ｄ）前記ｐ側電極上に支持基板を接合する工程と、
（ｅ）前記サファイア基板を除去する工程と、
（ｆ）露出した前記ｎ型層の前記ｎ側電極領域上に面積を制限したｎ側電極を形成する工程と、
を含む。
【図面の簡単な説明】
【００１１】
【図１−１】と、
【図１−２】と、
【図１−３】図１Ａ〜１Ｍは、第１の実施例による窒化物半導体発光素子の製造方法を示す基板の断面図である。
【図２】図２Ａ−２Ｃは、第２の実施例による窒化物半導体発光素子の製造方法を示す基板の断面図である。
【図３】図３Ａ−３Ｃは、第３の実施例による窒化物半導体発光素子の製造方法を示す基板の断面図である。
【図４】図４Ａ−４Ｆは、第４の実施例による窒化物半導体発光素子の製造方法を示す基板の断面図である。
【図５】図５Ａ，５Ｂは窒化物半導体発光素子の平面図、図５Ｃ、５Ｄは高抵抗領域を設けた窒化物半導体発光素子の断面図である。
【発明を実施するための形態】
【００１２】
図５Ａは、大出力発光ダイオードの例を示す平面図である。角を丸めた１０００μｍ×１０００μｍ程度の正方形チップ４０の表面に４本の横方向ｎ側電極５０を並べ、両端を２本の縦方向ｎ側電極５０で接続し、右側の上下角部にボンディングパッド６０を形成している。車両用灯具等の用途に適する。ｎ側電極５０，６０の面積は、全表面積の例えば約５％程度である。
【００１３】
図５Ｂは、やや小型の発光ダイオードの例を示す平面図である。角を丸めた、横５００μｍ、縦３００μｍ程度の矩形チップ４０の表面の上下方向中央部に横方向のｎ側電極５０が形成され、その中央部上にボンディングパッド６０が形成されている。一般的な照明用途に用いられる。ｎ側電極５０の面積は、全表面積の例えば約１６％程度である。
【００１４】
図５Ｃは電極を含む部分の断面図である。支持基板ＳＳ上にｐ型層５、活性層ＡＬ、ｎ型層３が積層されたチップ４０の上面にｎ側電極５０が形成されている。ｎ側電極５０は遮光性であり、活性層で発光した光がｎ側電極に入射すると、透過できず、光取り出し効率を劣化させる。無効電力を低減するため、ほぼｎ側電極をカバーする形状の高抵抗領域７０を形成することが望まれる。ｐ型層５にｎ側電極５０の直下の領域をカバーする形状の高抵抗領域７０を形成し、その周囲はオーミックコンタクト領域８０とすると、境界部９０に電流集中が生じる。
【００１５】
図５Ｄに示すように、本発明者は、ｎ側電極に対応する形状の高抵抗領域７０で電流を遮断するのみでなく、その周囲に電流密度を制限するグレーデッド領域７５を形成し、高抵抗領域７０の境界部における電流集中を緩和することを提案する。
【００１６】
図１Ａ−１Ｍを参照して、第１の実施例による半導体発光素子の製造方法を説明する。
【００１７】
図１Ａに示すように、ｃ面サファイア基板１をＭＯＣＶＤ装置に投入し、水素雰囲気中で１０００℃、１０分の加熱（サーマルクリーニング）を行い、約５００℃で、トリメチルガリウム（ＴＭＧ）１０．４μｍｏｌ／ｍｉｎ、アンモニアＮＨ３ ３．３ＬＭを３分間供給してＧａＮ低温バッファ層２１を形成し、１０００℃まで昇温して３０秒間保持することにより低温バッファ層２１を結晶化させる。温度１０００℃のまま、ＴＭＧ４５μｍｏｌ／ｍｉｎ、ＮＨ３ ４．４ＬＭを２０分間供給し下地ＧａＮ層２２を約１μｍ形成する。なお、ＬＭは、分当たりリットル（標準状態）の流量を表すものとする。
【００１８】
温度１０００℃でＴＭＧ４５μｍｏｌ／ｍｉｎ、ＮＨ3 ４．４ＬＭ、ＳｉＨ4２．７×１０−9μｍｏｌ／ｍｉｎを１２０分間供給し、Ｓｉドープのｎ型ＧａＮ層３を約７μｍ成長させる。温度を約７００℃に降温し、活性層ＡＬを成長する。活性層として多重量子井戸構造を形成する。
【００１９】
図１Ｂに示すように、ＩｎＧａＮのウェル層ＷＬ／ＧａＮのバリア層ＢＬを1周期として5周期成長を行う。ＴＭＧ３．６μｍｏｌ／ｍｉｎ、トリメチルインジウム（ＴＭＩ）１０μｍｏｌ／ｍｉｎ、ＮＨ3４．４ＬＭを３３秒供給し、膜厚約２．２ｎｍのＩｎＧａＮ井戸層ＷＬを成長し、ＴＭＧ３．６μｍｏｌ／ｍｉｎ、ＮＨ3４．４ＬＭを３２０秒供給し、膜厚約１５ｎｍのＧａＮ障壁層ＢＬを成長する。５周期分繰り返す。
【００２０】
図１Ａに戻り、温度を８７０℃まで上げ、ＴＭＧ８．１μｍｏｌ／ｍｉｎ、トリメチルアルミニウム（ＴＭＡ）７．５μｍｏｌ／ｍｉｎ、ＮＨ3４．４ＬＭ、ＣＰ２Ｍｇ（ビスシクロペンタディエルマグネシウム）２．９×１０−7μｍｏｌ／ｍｉｎを５分間供給し、Ｍｇドープのｐ型ＡｌＧａＮクラッド層５１を約４０ｎｍを成長する。同じ温度でＴＭＧ１８μｍｏｌ／ｍｉｎ、ＮＨ3 ４．４ＬＭ、ＣＰ２Ｍｇ２．９×１０−7μｍｏｌ／ｍｉｎを７分間供給しＭｇドープのｐ型ＧａＮ層５２を約１５０ｎｍを成長する。ｐ型層５１とｐ型層５２を合わせてｐ型層５と呼ぶ。発光ダイオード用の化合物半導体積層が形成される。
【００２１】
図１Ｃ〜図１Ｆは、１チップ分の工程を示す。図面上左右両端の領域は別チップとし、中央部のみに工程の変化を図示するが、実際には複数のチップに対して同時に工程が進んでいるものである。
【００２２】
図１Ｃに示すように、ｐ型層５の上に３重マスクＭ１，Ｍ２，Ｍ３を形成する。外側マスクＭ１はレジスト材料で形成され、後に形成するｎ側電極に対応する領域を含む開口を囲み、中間マスクＭ２を覆う形状を有する。中間マスクＭ２は酸化シリコンで形成され、外側マスクＭ１より拡げられた開口を有し、内側マスクＭ３を覆う形状を有する。内側マスクＭ３は、メタルで形成され、さらに拡げられた開口を有する。
【００２３】
外側マスクＭ１の開口に露出したｐ型層５にプラズマを照射し、単結晶性を破壊するプラズマ処理を行う。プラズマは、Ａｒ，Ｈｅ，Ｎ２，等の半導体層に対して不活性なガスのプラズマが好ましい。第１プラズマ処理領域Ｄ１が形成される。
【００２４】
図１Ｄに示すように、外側マスクＭ１をアセトン等のレジストリムーバで除去し、中間マスクＭ２を露出する。中間マスクＭ２の開口内に露出したｐ型層５に対し、先のプラズマ処理と同等のガスを用い、程度を弱めたプラズマ処理を行う。新たに第２プラズマ処理領域Ｄ２が形成される。
【００２５】
図１Ｅに示すように、中間マスクＭ２をバッファード弗酸で除去し、メタル内側マスクＭ３を露出する。内側マスクＭ３の開口内に露出したｐ型層５に対し、先のプラズマ処理と同等のガスを用い、さらに程度を弱めたプラズマ処理を行う。新たに第３プラズマ処理領域Ｄ３が形成される。
【００２６】
図１Ｆに示すように、メタル内側マスクＭ３を酸等で除去する。プラズマダメージを受けていない低抵抗領域ＧＣが露出する。低抵抗領域ＧＣの接触抵抗は例えば、１×１０−５Ωｃｍ２〜１×１０−３Ωｃｍ２程度である。
【００２７】
第１プラズマ処理領域Ｄ１は、第２、第３のプラズマ処理も受ける。第１プラズマ処理領域の接触抵抗が１×１０−２Ωｃｍ２以上になるようにする。実質的に電流を流さない高抵抗領域Ｄ１が形成される。
【００２８】
第２プラズマ処理領域Ｄ２は第３のプラズマ処理も受ける。第２プラズマ処理領域の接触抵抗が、例えば５×１０−３Ωｃｍ２以上、１０×１０−３Ωｃｍ２未満になるようにする。弱い電流は流せる第１グレーデッド領域Ｄ２が形成される。この第１グレーデッド領域Ｄ２は、高抵抗領域Ｄ１から５μｍ以上の幅を持って設けられることが好ましい。
【００２９】
第３プラズマ処理領域Ｄ３は、第３のプラズマ処理のみを受ける。第３プラズマ処理領域の接触抵抗が、例えば１×１０−３Ωｃｍ２以上、５×１０−３Ωｃｍ２未満になるようにする。第１グレーデッド領域Ｄ２より強い電流を流せる第２グレーデッド領域Ｄ３が形成される。この第２グレーデッド領域Ｄ３は、第１グレーデッド領域Ｄ２から５μｍ以上の幅を持って設けられることが好ましい。低抵抗領域ＧＣの電流密度を１００％とすると、内側の第２グレーデッド領域Ｄ３の電流密度は５０％〜９０％程度、その内側の第１グレーデッド領域の電流密度は１０％〜４０％程度、更に内部の高抵抗領域（第１プラズマ処理領域）の電流密度は０％〜１％程度とするのが好ましい。
【００３０】
なお、マスクＭ１，Ｍ２，Ｍ３のマスク材料とその層構成は、例示したものに限らない。但し、１つ内側のマスク材料とは、除去するための薬液が異なるものとなるように選択される。
【００３１】
以下、第１プラズマ処理領域Ｄ１、第２プラズマ処理領域Ｄ２、第３プラズマ処理領域Ｄ３をまとめて、プラズマ処理領域Ｄとして図示する。
【００３２】
図１Ｇに示すように、ｐ型層５の上にｐ側電極７を形成する。例えば、電極形成領域を開口とするレジストマスクを形成し、Ｐｔ層１ｎｍ／Ａｇ層１５０ｎｍ／Ｔｉ層１００ｎｍ／Ｐｔ層１００ｎｍ／Ａｕ層２００ｎｍをスパッタリングで積層し、レジストマスク上の金属層はリフトオフして除去する。厚さ１ｎｍのＰｔ層は透明電極として機能し、次の厚さ１５０ｎｍのＡｇ層は反射電極として機能する。
【００３３】
図１Ｈに示すように、各チップ領域を囲むストリート８をエッチングする。例えば、ストリート部が露出するレジストマスクを形成し、Ｃｌ２プラズマを用いた反応性イオンエッチング（ＲＩＥ）により、サファイア基板１が露出するまで半導体層のエッチングを行なう。
【００３４】
図１Ｉに示すように、半導体チップ側面と上面のｐ側電極７周囲を覆う酸化シリコン膜９を形成する。例えば、酸化シリコン膜を形成しない領域を覆うレジストマスクを形成し、酸化シリコン膜をスパッタリングで堆積し、レジストマスク上の酸化シリコン膜は、リフトオフで除去する。別法として、酸化シリコン膜を形成した後、レジストマスクを形成し、露出部分をエッチングすることもできる。
【００３５】
図１Ｊに示すように、表面にＡｕＳｎ層またはＡｕ層を有するシリコン基板ＳＳをｐ側電極７に共晶により接合する。
【００３６】
図１Ｋに示すように、ウエハを裏返してサファイア基板１を露出させ、波長２４８ｎｍのＫｒＦエキシマレーザ光を照射してサファイア基板をレーザリフトオフ（ＬＬＯ）により剥離する。例えば、レーザパワーは約８００ｍＪ／ｃｍ２とする。
【００３７】
図１Ｌに示すように、露出したｎ型層３の表面上にｎ側電極１０を形成する。例えば、電極形成領域に開口を有するレジストマスクを形成し、Ｔｉ層１ｎｍ／Ａｌ層２００ｎｍ／Ｔｉ層１００ｎｍ／Ｐｔ層２００ｎｍ／Ａｕ層３０００ｎｍを電子ビーム蒸着し、不要部の金属層はリフトオフで除去する。
【００３８】
図１Ｍに示すように、各チップに分離する。例えばレーザスクライブによってストリートの支持基板ＳＳを切断する。ダイヤモンドカッタでスクライブすることもできる。
【００３９】
プラズマ処理領域Ｄは、図１Ｆに示すように、第１プラズマ処理領域Ｄ１、第２プラズマ処理領域Ｄ２、第３プラズマ処理領域Ｄ３で構成され、外側から徐々に電流を減衰させる構造となっている。高抵抗領域と低抵抗領域との間にグレーデッド領域を設けたことにより電流集中が緩和される。
【００４０】
なお、窒化物半導体発光素子の構造は種々変更可能である。例えば多重量子井戸構造の変わりに、ダブルへテロ構造等を用いることもできる。
【００４１】
図２Ａ−２Ｃを参照して、第２の実施例による半導体発光素子の製造方法を説明する。図２Ａ−２Ｃは基板の断面図を示す。第１の実施例同様に、図１Ａ，１Ｂに示す半導体積層の形成を行なう。
【００４２】
図２Ａに示すように、ｐ型半導体層５の上にｎ側電極に対応する領域を包含する開口を有する第１のレジストマスクＲＭ１を形成し、開口内に露出したｐ型半導体層５に単結晶性を破壊するプラズマ処理を行う。プラズマ処理は図１Ｃに示すプラズマ処理同様である。第１プラズマ処理領域Ｄ１が形成される。
【００４３】
図２Ｂに示すように、第１のレジストマスクＲＭ１をレジストリムーバで除去し、より広い開口を有する第２のレジストマスクＲＭ２を形成する。レジストマスクＲＭ２の開口内に露出したｐ型半導体層５に程度を弱くしたプラズマ処理を行う。新たに第２プラズマ処理領域Ｄ２が形成される。この第２プラズマ処理領域Ｄ２は、第１プラズマ処理領域Ｄ１から５μｍ以上の幅を持って設けられることが好ましい。
【００４４】
図２Ｃに示すように、第２のレジストマスクＲＭ２はレジストリムーバで除去する。
【００４５】
第１プラズマ処理領域Ｄ１は、第２のプラズマ処理も受ける。第１プラズマ処理領域の接触抵抗が１×１０−２Ωｃｍ２以上になるようにする。実質的に電流を流さない高抵抗領域Ｄ１が形成される。
【００４６】
第２プラズマ処理領域の接触抵抗が、例えば５×１０−３Ωｃｍ２〜１０×１０−３Ωｃｍ２になるようにする。弱い電流は流せるグレーデッド領域Ｄ２が形成される。
【００４７】
第１のプラズマ処理と第２のプラズマ処理の順序は入れ替えてもよい。さらに広い開口を有する第３のレジストマスクを形成し、さらに程度を弱めた第３のプラズマ処理を行ってもよい。この場合は、３回のプラズマ処理の順序は任意である。
【００４８】
その後、第１の実施例の図１Ｇ−１Ｍと同様の工程を行って、発光ダイオードチップを形成する。
【００４９】
図３Ａ−３Ｃを参照して、第３の実施例による半導体発光素子の製造方法を説明する。図３Ａ−３Ｃは基板の断面図を示す。第１の実施例同様に、図１Ａ，１Ｂに示す半導体積層の形成を行なう。
【００５０】
図３Ａに示すように、ｐ型半導体層５の上にｎ側電極に対応する領域を包含するパターンの絶縁層ＤＬを形成する。例えばＣＶＤで酸化シリコン膜を形成し、レジストパターンを用いて不要部をエッチングする。絶縁層ＤＬの外側に開口を残すように例えばレジストの第１のマスクＭ１，メタルの第２のマスクＭ２の複合構造を形成する。第１のマスクＭ１は第２のマスクを覆い、絶縁層の外側に第１の環状開口を画定する。第２のマスクＭ２は第１の環状開口より広い第２の環状開口を画定する。絶縁層ＤＬ，第１のマスクＭ１の画定する第１の環状開口にプラズマ処理を行って、ダメージ領域Ｄ２を形成する。
【００５１】
図３Ｂに示すように、第１のマスクＭ１をレジストリムーバ等で除去し、絶縁層ＤＬと第２のマスクＭ２が画定する第２の環状開口に程度を弱めたプラズマ処理を行って、ダメージ領域Ｄ３を形成する。
【００５２】
図３Ｃに示すように、メタルマスクＭ２を酸化シリコンは溶解しない酸等で除去する。酸化シリコン等の絶縁層ＤＬは残る。その後、第１の実施例の図１Ｇ−１Ｍと同様の工程を行って、発光ダイオードチップを形成する。
【００５３】
絶縁層ＤＬの領域は、完全に電流を遮断する。その周囲のダメージ領域Ｄ２は弱い電流を流す。その外側のダメージ領域Ｄ３は低抵抗領域より弱いが、ダメージ領域Ｄ２より強い電流を流す。第１の実施例同様、高抵抗領域の外側に２段のグレーデッド領域が形成される。
【００５４】
第３の実施例においても、第１の実施例同様に、ダメージ領域Ｄ２の接触抵抗は５×１０−３Ωｃｍ２以上、１０×１０−３Ωｃｍ２未満であり、ダメージ領域Ｄ３の接触抵抗は１×１０−３Ωｃｍ２以上、５×１０−３Ωｃｍ２未満となるよう形成される。また、ダメージ領域Ｄ２は、絶縁層ＤＬから５μｍ以上、ダメージ領域Ｄ３はダメージ領域Ｄ２から５μｍ以上の幅を持って設けられることが好ましい。
【００５５】
以上の実施例においては２段または３段のグレーデッド領域が形成された。連続的に変化するグレーデッド領域を形成することも可能である。
【００５６】
図４Ａに示すように、下地上にフォトレジスト層を塗布し、開口を有するパターンを露光現像して、フォトレジストパターンＰＲを形成する。開口に面するフォトレジストパターンの側面は下地表面に対してほぼ垂直である。
【００５７】
図４Ｂに示すように、例えばレジストが軟化する温度、ＡＺ６１３０の場合１３５℃程度で５分ほどポストベークを行なう。レジストパターンの端部が流れてなだらかな側面が形成される。
【００５８】
図４Ｃは、別の方法を示す。フォトレジスト層ＰＲに対して透過率Ｔが連続的に変化しているマスクＭを用いて露光を行なう。連続的に変化する露光が行なわれ、現像すると、厚さが連続的に変化するレジストパターンが得られる。
【００５９】
図４Ｄに示すように、ｎ側電極に対向する領域を包含する開口を有し、厚さがなだらかに変化するレジストパターンＶＲを形成する。
【００６０】
図４Ｅに示すように、レジストパターンＶＲを介してプラズマ処理を行う。プラズマ処理は徐々にレジストパターンＶＲを消費する。レジストパターンの画定する開口が次第に拡がる。プラズマ処理の終了後、レジストパターンＶＲは除去する。
【００６１】
図４Ｆに示すように、ｎ電極に対向する領域を包含する領域に強くダメージを受けた領域Ｄが形成され、その外側に徐々にダメージが弱くなるグレーデッド領域ＶＤが形成される。その後、第１の実施例の図１Ｇ−１Ｍと同様の工程を行って、発光ダイオードチップを形成する。
【００６２】
図４Ｄ〜４Ｆで説明した実施例においても、第１の実施例同様に、領域Ｄは１×１０−２Ωｃｍ２であり、グレーデッド領域ＶＤは５×１０−３Ωｃｍ２以上、１０×１０−３Ωｃｍ２未満となる領域と、１×１０−３Ωｃｍ２以上、５×１０−３Ωｃｍ２未満となる領域とが形成される。５×１０−３Ωｃｍ２以上、１０×１０−３Ωｃｍ２未満となる領域と、１×１０−３Ωｃｍ２以上、５×１０−３Ωｃｍ２未満となる領域とは、それぞれ５μｍ以上の幅を持って設けられることが好ましい。
【００６３】
以上、ｎ側電極と対向する領域を含む領域に形成され実質的に電流を流さない高抵抗領域と、高抵抗領域の外側で積極的に電流を流す低抵抗領域と、高抵抗領域と低抵抗領域の間に形成され、制限された電流を流すグレーデッド領域を設ける実施例を説明した。
【００６４】
図５Ａに示す大出力型の素子の場合、ｎ側電極の面積は半導体層面積の約５％であり、高抵抗領域の面積はｎ側電極の対向領域を含んで、半導体層面積の約５％〜１０％であり、グレーデッド領域の面積は約５％〜１０％が好ましい。高抵抗領域とグレーデッド領域の面積の和は、１０％〜２０％が好ましい。
【００６５】
図５Ｂに示す一般用途用の素子の場合、ｎ側電極の面積は半導体層面積の約１６％であり、高抵抗領域の面積はｎ側電極の対向領域を含んで、半導体層面積の約１６％〜３２％であり、高抵抗領域とグレーデッド領域の面積の和は約３２％〜５０％が好ましい。
【００６６】
いずれの場合も、グレーデッド領域の面積は高抵抗領域の面積の１／２〜２倍が好ましい。
【００６７】
以上の実施例の説明における材料、数値は制限的なものではなく、種々変更可能である。例えばＡｌＧａＩｎＮ半導体層の組成は種々選択できる。その他、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【符号の説明】
【００６８】
１ サファイア基板、
３ ｎ型層、
ＡＬ 活性層、
５ ｐ型層、
Ｄ１ 高抵抗領域、
Ｄ２、Ｄ３ グレーデッド領域、
７ ｐ側電極、
ＳＳ 支持基板、
１０ ｎ側電極。
【技術分野】
【０００１】
本発明の実施例は、窒化物半導体発光素子及びその製造方法に関する。
【背景技術】
【０００２】
ＧａＮ系窒化物半導体発光素子は、サファイア基板上にｎ型層、発光層、ｐ型層の窒化物半導体層を成長して作成することが多い。例えば、ｐ型層と発光層の一部をエッチングしてｎ型層を露出し、ｐ型層、ｎ型層表面に電極を形成する。ＩＩＩ族元素として、ＧａにＡｌ，Ｉｎを添加することによってバンドギャップを調整することができる。ＡｌＧａＩｎＮをＩＩＩ族窒化物ないし窒化物半導体と呼ぶ。
【０００３】
サファイアは絶縁物であり、熱伝導率は比較的低い。高出力発光素子を形成するためには熱伝導（放熱性）を改良することが望ましい。サファイア基板上にＩＩＩ族窒化物半導体層を成長した後、ｐ型層表面に電極を形成し、その上にＳｉ等の熱伝導性のよい支持基板を結合した後、サファイア基板側からＫｒＦ等のエキシマレーザを照射してサファイア基板を除去するレーザリフトオフが行なわれる。Ｓｉ支持基板は、例えば共晶によりｐ側電極に接合する。サファイア基板を除去して、露出したｎ型半導体層の上に、必要に応じて透明電極を介して、ボンディングメタルを形成する。
【０００４】
ボンディングメタルは遮光性であるので、面積は制限される。狭い面積のボンディングメタル層を用いると電流集中が生じる。電流集中を緩和するためにボンディングメタルに対向するｐ型層表面に酸化シリコン等の絶縁膜を配置することが知られている。
【０００５】
特開２００７−１８０５０４号公報は、酸化シリコン等の絶縁膜は高い光吸収率を有し、実質的な発光効率を低下させる可能性が大きいと指摘し、ボンディングメタルと対向するｐ型層乃至ｎ型層に窒化物単結晶が損傷された高抵抗層を形成することを提案する。
【０００６】
例えば、ｐ型窒化物半導体層上に開口を有するマスクを形成し、プラズマを利用して開口に露出した単結晶を故意に損傷させ、高抵抗領域を形成する。プラズマは、不要な反応を防止するために、不活性ガスプラズマを利用することが好ましく、このような不活性ガスとして、Ａｒ、Ｈｅ、Ｎ2、ＣＦ4及びＨ2が使用できる；高抵抗領域の電極との接触抵抗は１０−２Ωｃｍ２以上となるように形成する；高抵抗領域の厚さは活性層まで損傷されないようにｐ型窒化物半導体層の厚さより薄いことが好ましく、より好ましくは１０〜１０００Å範囲の厚さに形成する、１０Å未満の場合には十分な電流遮断効果を期待し難く、１０００Åを超えると追加的な電流遮断効果なしにプラズマ処理工程の時間が無駄に消耗される、と指摘する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１８０５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ボンディングメタルと対向する領域に、接触抵抗１０−２Ωｃｍ２以上の高抵抗領域と低抵抗領域が隣接して形成されると、境界部に電流集中が生じる。
【課題を解決するための手段】
【０００９】
実施例の１観点によれば、窒化物半導体発光素子は、
基板と、
前記基板上に配置され、ｐ型層、活性層、ｎ型層を含む窒化物半導体積層と、
前記ｐ型層と前記基板との間に形成されたｐ側電極と、
前記ｎ型層上の限定された領域に形成されたｎ側電極と、
前記ｎ側電極に対向する領域を含んで、前記ｐ型層内、または前記ｐ型層表面に形成され、実質的に電流を流さない高抵抗領域と、
前記高抵抗領域外側の前記ｐ型層に形成され、前記ｐ側電極との間に電流を流す低抵抗領域と、
前記高抵抗領域と前記低抵抗領域の間に形成され、制限された電流を流すグレーデッド領域と、
を有する。
【００１０】
実施例の他の観点によれば、窒化物半導体発光素子の製造方法は、
（ａ）サファイア基板上に窒化物半導体のｎ型層、活性層、ｐ型層を成長する工程と、
（ｂ）前記ｐ型層表面のｎ側電極領域を含む領域に実質的に電流を遮断する高抵抗領域を形成し、その周囲に電流を制限するグレーデッド領域を形成する工程と、
（ｃ）前記ｐ型層表面にｐ側電極を形成する工程と、
（ｄ）前記ｐ側電極上に支持基板を接合する工程と、
（ｅ）前記サファイア基板を除去する工程と、
（ｆ）露出した前記ｎ型層の前記ｎ側電極領域上に面積を制限したｎ側電極を形成する工程と、
を含む。
【図面の簡単な説明】
【００１１】
【図１−１】と、
【図１−２】と、
【図１−３】図１Ａ〜１Ｍは、第１の実施例による窒化物半導体発光素子の製造方法を示す基板の断面図である。
【図２】図２Ａ−２Ｃは、第２の実施例による窒化物半導体発光素子の製造方法を示す基板の断面図である。
【図３】図３Ａ−３Ｃは、第３の実施例による窒化物半導体発光素子の製造方法を示す基板の断面図である。
【図４】図４Ａ−４Ｆは、第４の実施例による窒化物半導体発光素子の製造方法を示す基板の断面図である。
【図５】図５Ａ，５Ｂは窒化物半導体発光素子の平面図、図５Ｃ、５Ｄは高抵抗領域を設けた窒化物半導体発光素子の断面図である。
【発明を実施するための形態】
【００１２】
図５Ａは、大出力発光ダイオードの例を示す平面図である。角を丸めた１０００μｍ×１０００μｍ程度の正方形チップ４０の表面に４本の横方向ｎ側電極５０を並べ、両端を２本の縦方向ｎ側電極５０で接続し、右側の上下角部にボンディングパッド６０を形成している。車両用灯具等の用途に適する。ｎ側電極５０，６０の面積は、全表面積の例えば約５％程度である。
【００１３】
図５Ｂは、やや小型の発光ダイオードの例を示す平面図である。角を丸めた、横５００μｍ、縦３００μｍ程度の矩形チップ４０の表面の上下方向中央部に横方向のｎ側電極５０が形成され、その中央部上にボンディングパッド６０が形成されている。一般的な照明用途に用いられる。ｎ側電極５０の面積は、全表面積の例えば約１６％程度である。
【００１４】
図５Ｃは電極を含む部分の断面図である。支持基板ＳＳ上にｐ型層５、活性層ＡＬ、ｎ型層３が積層されたチップ４０の上面にｎ側電極５０が形成されている。ｎ側電極５０は遮光性であり、活性層で発光した光がｎ側電極に入射すると、透過できず、光取り出し効率を劣化させる。無効電力を低減するため、ほぼｎ側電極をカバーする形状の高抵抗領域７０を形成することが望まれる。ｐ型層５にｎ側電極５０の直下の領域をカバーする形状の高抵抗領域７０を形成し、その周囲はオーミックコンタクト領域８０とすると、境界部９０に電流集中が生じる。
【００１５】
図５Ｄに示すように、本発明者は、ｎ側電極に対応する形状の高抵抗領域７０で電流を遮断するのみでなく、その周囲に電流密度を制限するグレーデッド領域７５を形成し、高抵抗領域７０の境界部における電流集中を緩和することを提案する。
【００１６】
図１Ａ−１Ｍを参照して、第１の実施例による半導体発光素子の製造方法を説明する。
【００１７】
図１Ａに示すように、ｃ面サファイア基板１をＭＯＣＶＤ装置に投入し、水素雰囲気中で１０００℃、１０分の加熱（サーマルクリーニング）を行い、約５００℃で、トリメチルガリウム（ＴＭＧ）１０．４μｍｏｌ／ｍｉｎ、アンモニアＮＨ３ ３．３ＬＭを３分間供給してＧａＮ低温バッファ層２１を形成し、１０００℃まで昇温して３０秒間保持することにより低温バッファ層２１を結晶化させる。温度１０００℃のまま、ＴＭＧ４５μｍｏｌ／ｍｉｎ、ＮＨ３ ４．４ＬＭを２０分間供給し下地ＧａＮ層２２を約１μｍ形成する。なお、ＬＭは、分当たりリットル（標準状態）の流量を表すものとする。
【００１８】
温度１０００℃でＴＭＧ４５μｍｏｌ／ｍｉｎ、ＮＨ3 ４．４ＬＭ、ＳｉＨ4２．７×１０−9μｍｏｌ／ｍｉｎを１２０分間供給し、Ｓｉドープのｎ型ＧａＮ層３を約７μｍ成長させる。温度を約７００℃に降温し、活性層ＡＬを成長する。活性層として多重量子井戸構造を形成する。
【００１９】
図１Ｂに示すように、ＩｎＧａＮのウェル層ＷＬ／ＧａＮのバリア層ＢＬを1周期として5周期成長を行う。ＴＭＧ３．６μｍｏｌ／ｍｉｎ、トリメチルインジウム（ＴＭＩ）１０μｍｏｌ／ｍｉｎ、ＮＨ3４．４ＬＭを３３秒供給し、膜厚約２．２ｎｍのＩｎＧａＮ井戸層ＷＬを成長し、ＴＭＧ３．６μｍｏｌ／ｍｉｎ、ＮＨ3４．４ＬＭを３２０秒供給し、膜厚約１５ｎｍのＧａＮ障壁層ＢＬを成長する。５周期分繰り返す。
【００２０】
図１Ａに戻り、温度を８７０℃まで上げ、ＴＭＧ８．１μｍｏｌ／ｍｉｎ、トリメチルアルミニウム（ＴＭＡ）７．５μｍｏｌ／ｍｉｎ、ＮＨ3４．４ＬＭ、ＣＰ２Ｍｇ（ビスシクロペンタディエルマグネシウム）２．９×１０−7μｍｏｌ／ｍｉｎを５分間供給し、Ｍｇドープのｐ型ＡｌＧａＮクラッド層５１を約４０ｎｍを成長する。同じ温度でＴＭＧ１８μｍｏｌ／ｍｉｎ、ＮＨ3 ４．４ＬＭ、ＣＰ２Ｍｇ２．９×１０−7μｍｏｌ／ｍｉｎを７分間供給しＭｇドープのｐ型ＧａＮ層５２を約１５０ｎｍを成長する。ｐ型層５１とｐ型層５２を合わせてｐ型層５と呼ぶ。発光ダイオード用の化合物半導体積層が形成される。
【００２１】
図１Ｃ〜図１Ｆは、１チップ分の工程を示す。図面上左右両端の領域は別チップとし、中央部のみに工程の変化を図示するが、実際には複数のチップに対して同時に工程が進んでいるものである。
【００２２】
図１Ｃに示すように、ｐ型層５の上に３重マスクＭ１，Ｍ２，Ｍ３を形成する。外側マスクＭ１はレジスト材料で形成され、後に形成するｎ側電極に対応する領域を含む開口を囲み、中間マスクＭ２を覆う形状を有する。中間マスクＭ２は酸化シリコンで形成され、外側マスクＭ１より拡げられた開口を有し、内側マスクＭ３を覆う形状を有する。内側マスクＭ３は、メタルで形成され、さらに拡げられた開口を有する。
【００２３】
外側マスクＭ１の開口に露出したｐ型層５にプラズマを照射し、単結晶性を破壊するプラズマ処理を行う。プラズマは、Ａｒ，Ｈｅ，Ｎ２，等の半導体層に対して不活性なガスのプラズマが好ましい。第１プラズマ処理領域Ｄ１が形成される。
【００２４】
図１Ｄに示すように、外側マスクＭ１をアセトン等のレジストリムーバで除去し、中間マスクＭ２を露出する。中間マスクＭ２の開口内に露出したｐ型層５に対し、先のプラズマ処理と同等のガスを用い、程度を弱めたプラズマ処理を行う。新たに第２プラズマ処理領域Ｄ２が形成される。
【００２５】
図１Ｅに示すように、中間マスクＭ２をバッファード弗酸で除去し、メタル内側マスクＭ３を露出する。内側マスクＭ３の開口内に露出したｐ型層５に対し、先のプラズマ処理と同等のガスを用い、さらに程度を弱めたプラズマ処理を行う。新たに第３プラズマ処理領域Ｄ３が形成される。
【００２６】
図１Ｆに示すように、メタル内側マスクＭ３を酸等で除去する。プラズマダメージを受けていない低抵抗領域ＧＣが露出する。低抵抗領域ＧＣの接触抵抗は例えば、１×１０−５Ωｃｍ２〜１×１０−３Ωｃｍ２程度である。
【００２７】
第１プラズマ処理領域Ｄ１は、第２、第３のプラズマ処理も受ける。第１プラズマ処理領域の接触抵抗が１×１０−２Ωｃｍ２以上になるようにする。実質的に電流を流さない高抵抗領域Ｄ１が形成される。
【００２８】
第２プラズマ処理領域Ｄ２は第３のプラズマ処理も受ける。第２プラズマ処理領域の接触抵抗が、例えば５×１０−３Ωｃｍ２以上、１０×１０−３Ωｃｍ２未満になるようにする。弱い電流は流せる第１グレーデッド領域Ｄ２が形成される。この第１グレーデッド領域Ｄ２は、高抵抗領域Ｄ１から５μｍ以上の幅を持って設けられることが好ましい。
【００２９】
第３プラズマ処理領域Ｄ３は、第３のプラズマ処理のみを受ける。第３プラズマ処理領域の接触抵抗が、例えば１×１０−３Ωｃｍ２以上、５×１０−３Ωｃｍ２未満になるようにする。第１グレーデッド領域Ｄ２より強い電流を流せる第２グレーデッド領域Ｄ３が形成される。この第２グレーデッド領域Ｄ３は、第１グレーデッド領域Ｄ２から５μｍ以上の幅を持って設けられることが好ましい。低抵抗領域ＧＣの電流密度を１００％とすると、内側の第２グレーデッド領域Ｄ３の電流密度は５０％〜９０％程度、その内側の第１グレーデッド領域の電流密度は１０％〜４０％程度、更に内部の高抵抗領域（第１プラズマ処理領域）の電流密度は０％〜１％程度とするのが好ましい。
【００３０】
なお、マスクＭ１，Ｍ２，Ｍ３のマスク材料とその層構成は、例示したものに限らない。但し、１つ内側のマスク材料とは、除去するための薬液が異なるものとなるように選択される。
【００３１】
以下、第１プラズマ処理領域Ｄ１、第２プラズマ処理領域Ｄ２、第３プラズマ処理領域Ｄ３をまとめて、プラズマ処理領域Ｄとして図示する。
【００３２】
図１Ｇに示すように、ｐ型層５の上にｐ側電極７を形成する。例えば、電極形成領域を開口とするレジストマスクを形成し、Ｐｔ層１ｎｍ／Ａｇ層１５０ｎｍ／Ｔｉ層１００ｎｍ／Ｐｔ層１００ｎｍ／Ａｕ層２００ｎｍをスパッタリングで積層し、レジストマスク上の金属層はリフトオフして除去する。厚さ１ｎｍのＰｔ層は透明電極として機能し、次の厚さ１５０ｎｍのＡｇ層は反射電極として機能する。
【００３３】
図１Ｈに示すように、各チップ領域を囲むストリート８をエッチングする。例えば、ストリート部が露出するレジストマスクを形成し、Ｃｌ２プラズマを用いた反応性イオンエッチング（ＲＩＥ）により、サファイア基板１が露出するまで半導体層のエッチングを行なう。
【００３４】
図１Ｉに示すように、半導体チップ側面と上面のｐ側電極７周囲を覆う酸化シリコン膜９を形成する。例えば、酸化シリコン膜を形成しない領域を覆うレジストマスクを形成し、酸化シリコン膜をスパッタリングで堆積し、レジストマスク上の酸化シリコン膜は、リフトオフで除去する。別法として、酸化シリコン膜を形成した後、レジストマスクを形成し、露出部分をエッチングすることもできる。
【００３５】
図１Ｊに示すように、表面にＡｕＳｎ層またはＡｕ層を有するシリコン基板ＳＳをｐ側電極７に共晶により接合する。
【００３６】
図１Ｋに示すように、ウエハを裏返してサファイア基板１を露出させ、波長２４８ｎｍのＫｒＦエキシマレーザ光を照射してサファイア基板をレーザリフトオフ（ＬＬＯ）により剥離する。例えば、レーザパワーは約８００ｍＪ／ｃｍ２とする。
【００３７】
図１Ｌに示すように、露出したｎ型層３の表面上にｎ側電極１０を形成する。例えば、電極形成領域に開口を有するレジストマスクを形成し、Ｔｉ層１ｎｍ／Ａｌ層２００ｎｍ／Ｔｉ層１００ｎｍ／Ｐｔ層２００ｎｍ／Ａｕ層３０００ｎｍを電子ビーム蒸着し、不要部の金属層はリフトオフで除去する。
【００３８】
図１Ｍに示すように、各チップに分離する。例えばレーザスクライブによってストリートの支持基板ＳＳを切断する。ダイヤモンドカッタでスクライブすることもできる。
【００３９】
プラズマ処理領域Ｄは、図１Ｆに示すように、第１プラズマ処理領域Ｄ１、第２プラズマ処理領域Ｄ２、第３プラズマ処理領域Ｄ３で構成され、外側から徐々に電流を減衰させる構造となっている。高抵抗領域と低抵抗領域との間にグレーデッド領域を設けたことにより電流集中が緩和される。
【００４０】
なお、窒化物半導体発光素子の構造は種々変更可能である。例えば多重量子井戸構造の変わりに、ダブルへテロ構造等を用いることもできる。
【００４１】
図２Ａ−２Ｃを参照して、第２の実施例による半導体発光素子の製造方法を説明する。図２Ａ−２Ｃは基板の断面図を示す。第１の実施例同様に、図１Ａ，１Ｂに示す半導体積層の形成を行なう。
【００４２】
図２Ａに示すように、ｐ型半導体層５の上にｎ側電極に対応する領域を包含する開口を有する第１のレジストマスクＲＭ１を形成し、開口内に露出したｐ型半導体層５に単結晶性を破壊するプラズマ処理を行う。プラズマ処理は図１Ｃに示すプラズマ処理同様である。第１プラズマ処理領域Ｄ１が形成される。
【００４３】
図２Ｂに示すように、第１のレジストマスクＲＭ１をレジストリムーバで除去し、より広い開口を有する第２のレジストマスクＲＭ２を形成する。レジストマスクＲＭ２の開口内に露出したｐ型半導体層５に程度を弱くしたプラズマ処理を行う。新たに第２プラズマ処理領域Ｄ２が形成される。この第２プラズマ処理領域Ｄ２は、第１プラズマ処理領域Ｄ１から５μｍ以上の幅を持って設けられることが好ましい。
【００４４】
図２Ｃに示すように、第２のレジストマスクＲＭ２はレジストリムーバで除去する。
【００４５】
第１プラズマ処理領域Ｄ１は、第２のプラズマ処理も受ける。第１プラズマ処理領域の接触抵抗が１×１０−２Ωｃｍ２以上になるようにする。実質的に電流を流さない高抵抗領域Ｄ１が形成される。
【００４６】
第２プラズマ処理領域の接触抵抗が、例えば５×１０−３Ωｃｍ２〜１０×１０−３Ωｃｍ２になるようにする。弱い電流は流せるグレーデッド領域Ｄ２が形成される。
【００４７】
第１のプラズマ処理と第２のプラズマ処理の順序は入れ替えてもよい。さらに広い開口を有する第３のレジストマスクを形成し、さらに程度を弱めた第３のプラズマ処理を行ってもよい。この場合は、３回のプラズマ処理の順序は任意である。
【００４８】
その後、第１の実施例の図１Ｇ−１Ｍと同様の工程を行って、発光ダイオードチップを形成する。
【００４９】
図３Ａ−３Ｃを参照して、第３の実施例による半導体発光素子の製造方法を説明する。図３Ａ−３Ｃは基板の断面図を示す。第１の実施例同様に、図１Ａ，１Ｂに示す半導体積層の形成を行なう。
【００５０】
図３Ａに示すように、ｐ型半導体層５の上にｎ側電極に対応する領域を包含するパターンの絶縁層ＤＬを形成する。例えばＣＶＤで酸化シリコン膜を形成し、レジストパターンを用いて不要部をエッチングする。絶縁層ＤＬの外側に開口を残すように例えばレジストの第１のマスクＭ１，メタルの第２のマスクＭ２の複合構造を形成する。第１のマスクＭ１は第２のマスクを覆い、絶縁層の外側に第１の環状開口を画定する。第２のマスクＭ２は第１の環状開口より広い第２の環状開口を画定する。絶縁層ＤＬ，第１のマスクＭ１の画定する第１の環状開口にプラズマ処理を行って、ダメージ領域Ｄ２を形成する。
【００５１】
図３Ｂに示すように、第１のマスクＭ１をレジストリムーバ等で除去し、絶縁層ＤＬと第２のマスクＭ２が画定する第２の環状開口に程度を弱めたプラズマ処理を行って、ダメージ領域Ｄ３を形成する。
【００５２】
図３Ｃに示すように、メタルマスクＭ２を酸化シリコンは溶解しない酸等で除去する。酸化シリコン等の絶縁層ＤＬは残る。その後、第１の実施例の図１Ｇ−１Ｍと同様の工程を行って、発光ダイオードチップを形成する。
【００５３】
絶縁層ＤＬの領域は、完全に電流を遮断する。その周囲のダメージ領域Ｄ２は弱い電流を流す。その外側のダメージ領域Ｄ３は低抵抗領域より弱いが、ダメージ領域Ｄ２より強い電流を流す。第１の実施例同様、高抵抗領域の外側に２段のグレーデッド領域が形成される。
【００５４】
第３の実施例においても、第１の実施例同様に、ダメージ領域Ｄ２の接触抵抗は５×１０−３Ωｃｍ２以上、１０×１０−３Ωｃｍ２未満であり、ダメージ領域Ｄ３の接触抵抗は１×１０−３Ωｃｍ２以上、５×１０−３Ωｃｍ２未満となるよう形成される。また、ダメージ領域Ｄ２は、絶縁層ＤＬから５μｍ以上、ダメージ領域Ｄ３はダメージ領域Ｄ２から５μｍ以上の幅を持って設けられることが好ましい。
【００５５】
以上の実施例においては２段または３段のグレーデッド領域が形成された。連続的に変化するグレーデッド領域を形成することも可能である。
【００５６】
図４Ａに示すように、下地上にフォトレジスト層を塗布し、開口を有するパターンを露光現像して、フォトレジストパターンＰＲを形成する。開口に面するフォトレジストパターンの側面は下地表面に対してほぼ垂直である。
【００５７】
図４Ｂに示すように、例えばレジストが軟化する温度、ＡＺ６１３０の場合１３５℃程度で５分ほどポストベークを行なう。レジストパターンの端部が流れてなだらかな側面が形成される。
【００５８】
図４Ｃは、別の方法を示す。フォトレジスト層ＰＲに対して透過率Ｔが連続的に変化しているマスクＭを用いて露光を行なう。連続的に変化する露光が行なわれ、現像すると、厚さが連続的に変化するレジストパターンが得られる。
【００５９】
図４Ｄに示すように、ｎ側電極に対向する領域を包含する開口を有し、厚さがなだらかに変化するレジストパターンＶＲを形成する。
【００６０】
図４Ｅに示すように、レジストパターンＶＲを介してプラズマ処理を行う。プラズマ処理は徐々にレジストパターンＶＲを消費する。レジストパターンの画定する開口が次第に拡がる。プラズマ処理の終了後、レジストパターンＶＲは除去する。
【００６１】
図４Ｆに示すように、ｎ電極に対向する領域を包含する領域に強くダメージを受けた領域Ｄが形成され、その外側に徐々にダメージが弱くなるグレーデッド領域ＶＤが形成される。その後、第１の実施例の図１Ｇ−１Ｍと同様の工程を行って、発光ダイオードチップを形成する。
【００６２】
図４Ｄ〜４Ｆで説明した実施例においても、第１の実施例同様に、領域Ｄは１×１０−２Ωｃｍ２であり、グレーデッド領域ＶＤは５×１０−３Ωｃｍ２以上、１０×１０−３Ωｃｍ２未満となる領域と、１×１０−３Ωｃｍ２以上、５×１０−３Ωｃｍ２未満となる領域とが形成される。５×１０−３Ωｃｍ２以上、１０×１０−３Ωｃｍ２未満となる領域と、１×１０−３Ωｃｍ２以上、５×１０−３Ωｃｍ２未満となる領域とは、それぞれ５μｍ以上の幅を持って設けられることが好ましい。
【００６３】
以上、ｎ側電極と対向する領域を含む領域に形成され実質的に電流を流さない高抵抗領域と、高抵抗領域の外側で積極的に電流を流す低抵抗領域と、高抵抗領域と低抵抗領域の間に形成され、制限された電流を流すグレーデッド領域を設ける実施例を説明した。
【００６４】
図５Ａに示す大出力型の素子の場合、ｎ側電極の面積は半導体層面積の約５％であり、高抵抗領域の面積はｎ側電極の対向領域を含んで、半導体層面積の約５％〜１０％であり、グレーデッド領域の面積は約５％〜１０％が好ましい。高抵抗領域とグレーデッド領域の面積の和は、１０％〜２０％が好ましい。
【００６５】
図５Ｂに示す一般用途用の素子の場合、ｎ側電極の面積は半導体層面積の約１６％であり、高抵抗領域の面積はｎ側電極の対向領域を含んで、半導体層面積の約１６％〜３２％であり、高抵抗領域とグレーデッド領域の面積の和は約３２％〜５０％が好ましい。
【００６６】
いずれの場合も、グレーデッド領域の面積は高抵抗領域の面積の１／２〜２倍が好ましい。
【００６７】
以上の実施例の説明における材料、数値は制限的なものではなく、種々変更可能である。例えばＡｌＧａＩｎＮ半導体層の組成は種々選択できる。その他、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【符号の説明】
【００６８】
１ サファイア基板、
３ ｎ型層、
ＡＬ 活性層、
５ ｐ型層、
Ｄ１ 高抵抗領域、
Ｄ２、Ｄ３ グレーデッド領域、
７ ｐ側電極、
ＳＳ 支持基板、
１０ ｎ側電極。
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に配置され、ｐ型層、活性層、ｎ型層を含む窒化物半導体積層と、
前記ｐ型層と前記基板との間に形成されたｐ側電極と、
前記ｎ型層上の限定された領域に形成されたｎ側電極と、
前記ｎ側電極に対向する領域を含んで、前記ｐ型層内、または前記ｐ型層表面に形成され、実質的に電流を流さない高抵抗領域と、
前記高抵抗領域外側の前記ｐ型層に形成され、前記ｐ側電極との間に電流を流す低抵抗領域と、
前記高抵抗領域と前記低抵抗領域の間に形成され、制限された電流を流すグレーデッド領域と、
を有する窒化物半導体発光素子。
【請求項２】
前記窒化物半導体積層が、ＡｌＧａＩｎＮ系半導体層の積層である、請求項１記載の窒化物半導体発光素子。
【請求項３】
前記高抵抗領域は、結晶性を破壊された領域または絶縁物層を形成した領域である請求項１または２記載の窒化物半導体発光素子。
【請求項４】
前記グレーデッド領域は、結晶性を損なう処理を受けた領域である請求項１〜３のいずれか１項に記載の窒化物半導体発光素子。
【請求項５】
前記グレーデッド領域の面積は前記高抵抗領域の面積の１／２〜２倍である請求項１〜４のいずれか１項に記載の窒化物半導体発光素子。
【請求項６】
（ａ）サファイア基板上に窒化物半導体のｎ型層、活性層、ｐ型層を成長する工程と、
（ｂ）前記ｐ型層表面のｎ側電極領域を含む領域に実質的に電流を遮断する高抵抗領域を形成し、その周囲に電流を制限するグレーデッド領域を形成する工程と、
（ｃ）前記ｐ型層表面にｐ側電極を形成する工程と、
（ｄ）前記ｐ側電極上に支持基板を接合する工程と、
（ｅ）前記サファイア基板を剥離する工程と、
（ｆ）露出した前記ｎ型層の前記ｎ側電極領域上に面積を制限したｎ側電極を形成する工程と、
を含む窒化物半導体発光素子の製造方法。
【請求項７】
前記工程（ｂ）がプラズマ処理で前記ｐ型層の選択された面積の結晶性を破壊する工程を含む請求項６記載の窒化物半導体発光素子の製造方法。
【請求項８】
前記工程（ｂ）が複数のマスクを用いる請求項７記載の窒化物半導体発光素子の製造方法。
【請求項９】
前記工程（ｂ）が厚さ分布を有するマスクを用いる請求項７記載の窒化物半導体発光素子の製造方法。
【請求項１０】
前記工程（ｂ）が絶縁層パターンの形成を含む請求項７記載の窒化物半導体発光素子の製造方法。
【請求項１】
基板と、
前記基板上に配置され、ｐ型層、活性層、ｎ型層を含む窒化物半導体積層と、
前記ｐ型層と前記基板との間に形成されたｐ側電極と、
前記ｎ型層上の限定された領域に形成されたｎ側電極と、
前記ｎ側電極に対向する領域を含んで、前記ｐ型層内、または前記ｐ型層表面に形成され、実質的に電流を流さない高抵抗領域と、
前記高抵抗領域外側の前記ｐ型層に形成され、前記ｐ側電極との間に電流を流す低抵抗領域と、
前記高抵抗領域と前記低抵抗領域の間に形成され、制限された電流を流すグレーデッド領域と、
を有する窒化物半導体発光素子。
【請求項２】
前記窒化物半導体積層が、ＡｌＧａＩｎＮ系半導体層の積層である、請求項１記載の窒化物半導体発光素子。
【請求項３】
前記高抵抗領域は、結晶性を破壊された領域または絶縁物層を形成した領域である請求項１または２記載の窒化物半導体発光素子。
【請求項４】
前記グレーデッド領域は、結晶性を損なう処理を受けた領域である請求項１〜３のいずれか１項に記載の窒化物半導体発光素子。
【請求項５】
前記グレーデッド領域の面積は前記高抵抗領域の面積の１／２〜２倍である請求項１〜４のいずれか１項に記載の窒化物半導体発光素子。
【請求項６】
（ａ）サファイア基板上に窒化物半導体のｎ型層、活性層、ｐ型層を成長する工程と、
（ｂ）前記ｐ型層表面のｎ側電極領域を含む領域に実質的に電流を遮断する高抵抗領域を形成し、その周囲に電流を制限するグレーデッド領域を形成する工程と、
（ｃ）前記ｐ型層表面にｐ側電極を形成する工程と、
（ｄ）前記ｐ側電極上に支持基板を接合する工程と、
（ｅ）前記サファイア基板を剥離する工程と、
（ｆ）露出した前記ｎ型層の前記ｎ側電極領域上に面積を制限したｎ側電極を形成する工程と、
を含む窒化物半導体発光素子の製造方法。
【請求項７】
前記工程（ｂ）がプラズマ処理で前記ｐ型層の選択された面積の結晶性を破壊する工程を含む請求項６記載の窒化物半導体発光素子の製造方法。
【請求項８】
前記工程（ｂ）が複数のマスクを用いる請求項７記載の窒化物半導体発光素子の製造方法。
【請求項９】
前記工程（ｂ）が厚さ分布を有するマスクを用いる請求項７記載の窒化物半導体発光素子の製造方法。
【請求項１０】
前記工程（ｂ）が絶縁層パターンの形成を含む請求項７記載の窒化物半導体発光素子の製造方法。
【図１−１】
【図１−２】
【図１−３】
【図２】
【図３】
【図４】
【図５】
【図１−２】
【図１−３】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１３−１０２０６８（Ｐ２０１３−１０２０６８Ａ）
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願番号】特願２０１１−２４５２３５（Ｐ２０１１−２４５２３５）
【出願日】平成２３年１１月９日（２０１１．１１．９）
【出願人】（０００００２３０３）スタンレー電気株式会社 (2,684)
【Ｆターム（参考）】
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願日】平成２３年１１月９日（２０１１．１１．９）
【出願人】（０００００２３０３）スタンレー電気株式会社 (2,684)
【Ｆターム（参考）】
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