説明

窒化酸化物層を有する半導体デバイスおよびこのための方法

【課題】 窒化酸化物層を有する半導体デバイスおよびこのための方法を提供する。
【解決手段】 半導体デバイスは、基板(12)と、この基板(12)の表面上の第1の絶縁層(14)と、この第1の絶縁層(14)の表面上のナノ結晶(13)の層と、このナノ結晶(13)の層上の第2の絶縁層(15)を含む。この第2の絶縁層(15)を窒化雰囲気にさらすことで、この基板(12)の上に第3の絶縁層(22)が形成されるときに起こり得るさらなる酸化に対する障壁が形成される。この第2の絶縁層(15)の窒化によって、これらナノ結晶の酸化あるいは収縮および第1の絶縁層(14)の厚さの増加とが、この半導体デバイス(10)の製造に対するプロセスの工程の複雑化を招くことなく防止される。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は一般的には半導体デバイス、とりわけ、窒化酸化物層を有する半導体デバイスおよびこのための方法に係る。
【背景技術】
【0002】
多くの半導体不揮発性メモリアレイは、プログラミングおよび消去動作のために比較的高い電圧を必要とする。これら不揮発性メモリアレイの製造の際に、例えば、比較的高いプログラミングおよび消去電圧に耐えることができる高電圧耐性トランジスタがこのアレイと同時に製造される。電荷蓄積のためにナノ結晶に依存する不揮発性メモリアレイにおいては、この電荷蓄積層は高電圧トランジスタのゲート酸化物の形成の前に形成される。その後の酸化物層の形成は、これら絶縁層のさらなる酸化を招くことがある。この不揮発性デバイス内のさらなる酸化はトンネル酸化物の厚さの増加を引き起こす。さらに、さらなる酸化はこのナノ結晶を酸化させ、収縮させる原因ともなる。この電荷蓄積層の変化は、より高いプログラムおよび消去電圧の必要性を招来する。さらに、この電荷蓄積層の変化はプログラムおよび消去閾値電圧の望ましくない変化をもたらす。
【発明の開示】
【発明が解決しようとする課題】
【0003】
従って、正確に制御された電荷蓄積領域を有する不揮発性メモリデバイスの必要性と同時に、このデバイスを製造するために必要とされるステップの数を削減する必要性が存在する。
【課題を解決するための手段】
【0004】
一般的には、本発明は、1つの形態においては、半導体デバイスを形成するための方法を提供するが、これは、半導体基板を用意するステップと、この半導体基板の表面の上に第1の絶縁層を形成するステップと、この第1の絶縁層の表面の上にナノ結晶の層を形成するステップと、このナノ結晶の層の上に第2の絶縁層を形成するステップと、この第2の絶縁層を窒化雰囲気にさらすステップと、このナノ結晶の層とこれら第1および第2の絶縁層の部分をこの半導体基板の表面を露出するために選択的に除去するステップと、この半導体基板のこの露出された表面の上に第3の絶縁層を形成するステップと、を含む。
【0005】
もう1つの形態においては、本発明は半導体デバイスを提供するが、これは、半導体基板と、この半導体基板の表面の上に形成された第1の絶縁層と、この第1の絶縁層の表面の上に形成されたナノ結晶のパターン化された層と、このナノ結晶の層の上に形成された第2の絶縁層であって、この第2の絶縁層はこの第2の絶縁層の2原子パーセントに等しいかあるいはそれより多くの窒素含量を有する絶縁層と、この半導体基板の表面の上に、第1と第2の絶縁層の上は除いて形成された第3の絶縁層と、を含む。
【0006】
第2の絶縁層を窒化させることで、これらナノ結晶と第1の絶縁層の酸化が低減され、このためその後酸化物層が形成されたときの酸化物の厚さの変化が低減あるいは制限される。加えて、酸化障壁の代わりに窒化を用いることで製造プロセスが単純化される。
【発明を実施するための最良の形態】
【0007】
図1は半導体基板12の上に形成されたトンネル酸化物14および電荷蓄積スタック16を有する半導体デバイス10のある部分の断面図を示す。この半導体基板12はシリコンから形成しても良い。この基板12の上に不揮発性メモリセルのためのトンネル酸化物として機能する第1の絶縁層14が形成される。この第1の絶縁層14はシリコン酸化物、窒化酸化物、あるいは他の高-k誘電体であっても良い。この絶縁層14は熱的に成長してあるいは堆積しても良く、厚さは50オングストロームのオーダであっても良い。電荷蓄積スタック16は複数の離散電荷蓄積素子を含む。この図解される実施例においては、電荷蓄積層16内の小さな円によって表されているナノ結晶を用いて複数の離散電荷蓄積素子が形成される。これらナノ結晶は典型的にはシリコンから形成されるが、しかしながら、これら離散蓄積素子は、例えば、ゲルマニウム、炭化ケイ素、任意の数の金属、あるいはこれらの任意の組合せから構成される材料のクラスタから形成しても良い。これらナノ結晶は、好ましくは、化学的堆積に堆積されるが、しかしながら、他のプロセスを用いても良い。ナノ結晶を形成するための他のプロセスには、シリコンの薄いアモルファス層の再結晶化およびプレファブナノ結晶の堆積が含まれる。ナノ結晶の形成に続いて、これらナノ結晶はこれらを、亜酸化窒素を用いて酸化させることで不動態化処理しても良い。
【0008】
図2はこの半導体デバイス10の窒化雰囲気に露出された一部分の断面図を示す。電荷蓄積スタック16は酸化物15によって包囲されたナノ結晶13を含む。代替として、この電荷蓄積スタック16は複数の比較的薄い絶縁層、例えば、絶縁層17を互いに積み重ねるように形成することで形成しても良い。電荷蓄積スタック16を形成した後に、この半導体デバイス10は窒化雰囲気に露出される。この窒化雰囲気はアンモニア、亜酸化窒素、原子窒素、あるいは他の窒素化合物の1つあるいは複数を含む。半導体デバイス10を窒化雰囲気に露出するためのプロセスは、プラズマ窒化、熱窒化、あるいはイオン窒化の1つを含んでも良い。
【0009】
この半導体デバイス10は、プラズマ源、熱源あるいはイオン源の1つあるいは複数を有するある処理チャンバ内に置かれる。適当なチャンバは市販されている。この処理チャンバ内において、この半導体デバイスはプラズマ18に露出され、これによって2原子パーセントに等しいかそれより多くの、好ましくは2から10原子パーセントの間の窒素含量が得られる。
【0010】
図3は半導体デバイス10のこの荷電蓄積領域16および第1の絶縁層14をパターン形成することでパターン化された電荷蓄積層20が形成された後の一部分の断面図を示す。電荷蓄積領域16上にフォトレジスト層(図示されていない)が堆積され、その後、パターン化される。オプションとして、もう1つの実施例においては、窒素含有プラズマ19を用いての窒化のステップは、パターン形成の前ではなく、パターン形成の後に上に説明したようにプラズマ源、熱源あるいはイオン源の1つあるいは複数を用いて達成される。
【0011】
図4は半導体デバイス10のパターン化された電荷蓄積層20に隣接してゲート誘電層22が形成された後の一部分の断面図を示す。このゲート誘電層22は全体を通して単一の厚さであっても、あるいは、例えば、高電圧トランジスタおよび論理回路の両方を収容するために異なる厚さであっても良い。
【0012】
図5は半導体デバイス10のパターン化された電荷蓄積層20およびゲート誘電層22の上にポリシリコン層24が形成された後の一部分の断面図を示す。
図6は半導体デバイス10のポリシリコン層24がゲート電極を形成するためにパターン化され、エッチングされた後の一部分を示す断面図を示す。不揮発性メモリセル23および25はある集積回路上に実現された不揮発性メモリセルのアレイを表す。これら不揮発性メモリセルは“スタンドアローン買<c潟f バイス上に実現されても、あるいは他の回路、例えば中央処理ユニットと共に埋め込まれても良い。不揮発性メモリセル23および25は電荷蓄積層20、第1の絶縁層14、およびポリシリコンゲート24を選択的にエッチングすることで形成される。ゲート電極28はポリシリコン層24から形成される。
【0013】
メモリアレイは、そのメモリアレイが埋め込み型であるか否かに関わらず、そのメモリアレイに、例えば、行および列に配列されたデコーダおよび入/ 出力(I/O )回路にアクセスするために追加の回路を必要とすることに注意する。これら追加の回路の幾つかは、比較的高いプログラミングおよび消去電圧に露出されることがあり、従って、このようなより高いプログラミングおよび消去電圧に露出されない回路よりも厚いゲート酸化物を必要とする。図6内のトランジスタ31および32はこれら追加の回路を実現するために必要とされるトランジスタを表す。パターン化された電荷蓄積層20を窒化することで、メモリセル23および25内のナノ結晶の酸化あるいは収縮が防止されるとともに、第1の絶縁層14の厚さが増加することが防止される。窒化された第2の絶縁層20は内部に酸化障壁を含み、このため、半導体デバイス10を製造するためプロセスの工程が比較的単純になる。
【0014】
図6には示されていないが、しかしながら、トランジスタの構成には通常は側壁スペーサおよびソース/ ドレイン領域が含まれる。典型的にはこれら側壁スペーサはスペーサ材の層を堆積し、その後このスペーサ材を異方性エッチングすることで形成される。このスペーサ材は典型的には窒化物である。これらソース/ ドレイン領域は典型的にはゲートスタックに隣接して拡散される。
【0015】
本発明が1つの好ましい実施例の背景内で説明されたが、当業者においては明らかなように、本発明は多数のやり方に修正しても良く、上で具体的に提示され、説明されたそれ以外の多くの形態を取ることもできる。従って、添付のクレームは、本発明の真の範囲内に入る本発明の全ての修正物に及ぶことを意図する。
【0016】
上では利点、その他の長所および問題に対する解法が特定の実施例との関係で説明された。しかしながら、これら利点、長所、問題に対する解法、並びに任意の利点、長所あるいは解法を生じされる、あるいはより顕著にするどのような要素も、任意のあるいは全てのクレームの決定的な、要求される、あるいは本質的な特徴あるいは要素であると解釈されるべきではない。ここで用いられる“含む(comprises )”、“comprising”、あるいはこれらの任意の他の変化形は、包含される要素を排他的に網羅することを意図するものではなく、従って、ある要素のリストを含む(comprise)プロセス、方法、物品あるいは装置は、これら要素しか含まないのではなく、明示的にはリストされていない、あるいはそれらプロセス、方法、物品あるいは装置にとって本来備わっているものではない他の要素を含んでも良い。
【図面の簡単な説明】
【0017】
【図1】本発明に従うトンネル酸化物および電荷蓄積層を有する半導体デバイスの一部分を示す断面図。
【図2】本発明に従う窒化雰囲気に露出されたこの半導体デバイスの一部分を示す断面図。
【図3】本発明に従う荷電蓄積領域をパターン化した後のこの半導体デバイスの一部分を示す断面図。
【図4】本発明に従うゲート誘電層がこのパターン化された電荷蓄積領域に隣接して形成された後のこの半導体デバイスの一部分を示す断面図。
【図5】本発明に従うポリシリコン層が形成された後のこの半導体デバイスの一部分を示す断面図。
【図6】本発明に従うゲートがこのポリシリコン層内に形成された後のこの半導体デバイスの一部分を示す断面図。

【特許請求の範囲】
【請求項1】
半導体デバイスの製造方法であって、
半導体基板を用意するステップと、
前記半導体基板の表面に第1の絶縁層を形成するステップと、
前記第1の絶縁層の表面にナノ結晶の層を形成するステップと、
前記ナノ結晶の層の上に第2の絶縁層を形成するステップと、
前記第2の絶縁層を窒化雰囲気にさらすステップと、
前記ナノ結晶の層と前記第1および第2の絶縁層の部分とを前記半導体基板の表面を露出するために選択的に除去するステップと、
前記半導体基板の前記露出した表面の上に第3の絶縁層を形成するステップとを備える方法。
【請求項2】
前記第2の絶縁層の上にあるパターン化されたポリシリコン層を形成するステップをさらに備え、このパターン化されたポリシリコン層は複数の不揮発性メモリセルに対するゲート電極を形成する、請求項1記載の方法。
【請求項3】
前記パターン化されたポリシリコン層は、前記第3の絶縁層の上に複数のトランジスタに対するゲート電極を形成するために形成される、請求項2記載の方法。
【請求項4】
前記第2の絶縁層を前記窒化雰囲気にさらすステップは、プラズマ窒化によって窒化雰囲気にさらすステップからなる、請求項1の方法。
【請求項5】
前記第2の絶縁層を前記窒化雰囲気にさらすステップは、熱窒化によって窒化雰囲気にさらすステップからなる、請求項1の方法。
【請求項6】
前記第2の絶縁層を前記窒化雰囲気にさらすステップは、イオン注入によって窒化雰囲気にさらすステップからなる、請求項1の方法。
【請求項7】
前記第2の絶縁層の上に第4の絶縁層を形成するステップと、
前記第4の絶縁層を第2の窒化雰囲気にさらすステップとをさらに備える、請求項1記載の方法。
【請求項8】
前記第2の絶縁層を形成するステップは、絶縁層の積層を形成することで前記第2の絶縁層を形成するステップからなる、請求項1記載の方法。
【請求項9】
前記第2の絶縁層を前記窒化雰囲気にさらすステップは、前記絶縁層の積層の各層が形成された後に前記絶縁層の積層の各層を前記窒化雰囲気にさらすステップからなる、請求項8記載の方法。
【請求項10】
前記第2の絶縁層を前記窒化雰囲気にさらした後に、前記半導体デバイスをアニーリングするステップをさらに備える、請求項1記載の方法。
【請求項11】
前記第2の絶縁層は、前記ナノ結晶の層の部分が選択的に除去された後に前記窒化雰囲気にさらされる、請求項1記載の方法。
【請求項12】
前記窒化雰囲気はアンモニア、亜酸化窒素、原子窒素、あるいは他の窒素化合物の1つあるいは複数を含む、請求項1記載の方法。
【請求項13】
半導体基板と、
前記半導体基板の表面の上に形成された第1の絶縁層と、
前記第1の絶縁層の表面の上に形成されたナノ結晶のパターン化された層と、
前記ナノ結晶の層の上に形成された第2の絶縁層であって、この第2の絶縁層はこの第2の絶縁層の2原子パーセントに等しいかあるいはそれより多くの窒素含量を有する絶縁層と、
前記半導体基板の表面の上に、前記第1と第2の絶縁層の上は除いて、形成された第3の絶縁層と、を含む、半導体デバイス。
【請求項14】
さらに、前記第2の絶縁層の上に形成されたパターン化されたポリシリコン層を備え、このパターン化されたポリシリコン層は複数の不揮発性メモリセルに対するゲート電極を形成する、請求項13記載の半導体デバイス。
【請求項15】
前記パターン化されたポリシリコン層は、前記第3の絶縁層の上に複数のトランジスタに対するゲート電極を形成するために形成される、請求項14記載の半導体デバイス。
【請求項16】
前記第2の絶縁層の窒素含有物を生成するために、プラズマ窒化、熱窒化、あるいはイオン窒化の1つが用いられる、請求項13記載の半導体デバイス。
【請求項17】
前記第2の絶縁層は絶縁層の積層を含む、請求項13記載の半導体デバイス。
【請求項18】
前記半導体デバイスは、約400〜1000°C の間でアニーリングされる、請求項13記載の半導体デバイス。
【請求項19】
前記第2の絶縁層の前記窒素含有物は、アンモニア、亜酸化窒素、原子窒素、あるいは他の窒素化合物の1つあるいは複数を含む窒化雰囲気を用いて得られる、請求項13記載の半導体デバイス。
【請求項20】
前記半導体デバイスは、複数の不揮発性メモリセルを含む、請求項13記載の半導体デバイス。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【公表番号】特表2008−529275(P2008−529275A)
【公表日】平成20年7月31日(2008.7.31)
【国際特許分類】
【出願番号】特願2007−552132(P2007−552132)
【出願日】平成17年12月16日(2005.12.16)
【国際出願番号】PCT/US2005/045731
【国際公開番号】WO2006/081005
【国際公開日】平成18年8月3日(2006.8.3)
【出願人】(504199127)フリースケール セミコンダクター インコーポレイテッド (806)
【Fターム(参考)】