等化器、等化方法、及びプログラム
【課題】従来の等化器は、再生信号の非線形歪を低減するために、トレーニング信号を用いなければならない。
【解決手段】等化器の機能を有する処理部７は、処理対象の信号を線形等化する線形等化部１１と、処理対象の信号を非線形等化する非線形等化部１２と、線形等化部１１によって線形等化された信号と非線形等化部１２によって非線形等化された信号とを加算する加算部１３と、加算部１３によって得られた信号を仮判定する第１ビタビ復号部１４と、線形等化部１１によって線形等化された信号を仮判定する第２ビタビ復号部１８とを有し、非線形等化部１２は、第１ビタビ復号部１４によって仮判定された信号を教師信号として、非線形等化のための係数を導出し、線形等化部１１は、第２ビタビ復号部１８によって仮判定された信号を等化目標値として、線形等化のための係数を導出する。
【解決手段】等化器の機能を有する処理部７は、処理対象の信号を線形等化する線形等化部１１と、処理対象の信号を非線形等化する非線形等化部１２と、線形等化部１１によって線形等化された信号と非線形等化部１２によって非線形等化された信号とを加算する加算部１３と、加算部１３によって得られた信号を仮判定する第１ビタビ復号部１４と、線形等化部１１によって線形等化された信号を仮判定する第２ビタビ復号部１８とを有し、非線形等化部１２は、第１ビタビ復号部１４によって仮判定された信号を教師信号として、非線形等化のための係数を導出し、線形等化部１１は、第２ビタビ復号部１８によって仮判定された信号を等化目標値として、線形等化のための係数を導出する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号を等化する等化器、等化方法、及びプログラムに関する。
【背景技術】
【０００２】
光ディスクから検出した再生信号を良好に復号するために、パーシャルレスポンス方式の線形等化回路とビタビ復号回路とを併用することが有効である。これは、例えば、ＤＶＤフォーラムにより公開されているＨＤ ＤＶＤ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ ＤＶＤ）−ＲＯＭ Ｐａｒｔ１（物理）規格書等に示されている。これに対応した光ディスク再生装置では、ディスク制御回路は、光ディスクを所定の回転速度で回転させ、光ピックアップは、光ディスクに記録された再生信号を読み取る。再生信号は、プリアンプで増幅された後、ＡＧＣ（Ａｕｔｏ Ｇａｉｎ Ｃｏｎｔｒｏｌ）回路等で所定の振幅に増幅される。
【０００３】
更に、再生信号は、Ａ／Ｄ変換され、線形等化回路により波形が等化された後、ビタビ復号回路により復号される。これにより、光ディスクに記録された画像データや音データが再現される。ところで、光ディスクが更に高密度化されると、再生信号の波形の非線形歪が大きくなるので、再生信号を等化するためには線形等化回路だけでは不十分である。そこで、非線形歪を低減するために、非線形等化回路が使用される。非線形等化回路を実現するために、ニューラルネットワークが使用される（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−１０６１５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般的に、ニューラルネットワークに所望の動作を実行させるためには、既知のトレーニング信号を使用し、学習動作を予め実行させることが必要である。例えば、光ディスクの所定の箇所にトレーニング信号を記録しておき、トレーニング信号に対応した出力を教師信号として、ニューラルネットワークにおける係数が決定される。この場合、光ディスクにトレーニング信号が予め記録されることになるので、光ディスクの利用効率が低減する。
【０００６】
トレーニング信号は、教師信号と呼ばれる場合もある。本願においては、上記の既知のトレーニング信号のことを、既知のトレーニング信号、または、トレーニング信号と記載する。本願の方法で未知の信号から作成して学習動作に用いる信号のことは、区別するために教師信号と記載する。
【０００７】
また、トレーニング信号を得る別の方法として、既知の信号と伝送路特性により変調された出力波形、別の言い方をすると、光ディスクへの記録と再生機による再生という伝送路を通過した後の出力、すなわち等価回路への入力信号、の関係が、あらかじめわかっている信号の組を準備しておいて、これを用いて学習動作をすることも可能である。この場合は、ディスクの個体差、記録状態の個体差、再生機の個体差等による伝送路特性のばらつきを補償することができず、良好な学習動作が行えなえず、また適応動作をさせることも出来ないという課題があった。
【０００８】
また、学習動作の終了後は係数が固定されるので、光ディスクの面内において再生波形特性が変動することへの追従が困難になる。更に、光ディスクにデータを記録した記録機によってパワー変動等があるが、それへの追従も困難になる。そのため、線形歪を適応的に低減するとともに、記録密度の向上や記録パワー変動等によって生じる再生信号の非線形歪をトレーニング信号を用いることなく適応的に低減することが要求される。
【０００９】
本発明は、記録密度の向上や記録パワー変動等によって生じる再生信号の非線形歪をトレーニング信号を用いることなく低減する等化器、等化方法、及びプログラムを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決し上記目的を達成するために、本発明の等化器は、処理対象の信号を線形等化する線形等化部と、前記処理対象の信号を非線形等化する非線形等化部と、前記線形等化部によって線形等化された信号と、前記非線形等化部によって非線形等化された信号とを加算する加算部と、前記加算部によって得られた信号を仮判定する第１仮判定部と、前記線形等化部によって線形等化された信号を仮判定する第２仮判定部とを備え、前記非線形等化部は、前記第１仮判定部によって仮判定された信号を教師信号として、非線形等化のための係数を導出し、前記線形等化部は、前記第２仮判定部によって仮判定された信号を等化目標値として、線形等化のための係数を導出する。
【００１１】
また、本発明の等化器は、処理対象の信号を線形等化する線形等化部と、前記線形等化部によって線形等化された信号を非線形等化する非線形等化部と、前記線形等化部によって線形等化された信号と、前記非線形等化部によって非線形等化された信号とを加算する加算部と、前記加算部によって得られた信号を仮判定する第１仮判定部と、前記線形等化部によって線形等化された信号を仮判定する第２仮判定部とを備え、前記非線形等化部は、前記第１仮判定部によって仮判定された信号を教師信号として、非線形等化のための係数を導出し、前記線形等化部は、前記第２仮判定部によって仮判定された信号を等化目標値として、線形等化のための係数を導出する。
【００１２】
また、本発明の等化方法は、処理対象の信号を線形等化するステップと、処理対象の信号を線形等化するステップと、前記処理対象の信号を非線形等化するステップと、線形等化した信号と非線形等化した信号とを加算するステップと、加算によって得た信号を仮判定するステップと、線形等化した信号を仮判定するステップとを含み、非線形等化を実行するステップでは、加算によって得た信号を仮判定した信号を教師信号として、非線形等化のための係数を導出し、線形等化を実行するステップでは、線形等化した信号を仮判定した信号を等化目標値として、線形等化のための係数を導出する。
【００１３】
また、本発明の等化方法は、処理対象の信号を線形等化するステップと、線形等化した信号を非線形等化するステップと、線形等化した信号と非線形等化した信号とを加算するステップと、加算によって得た信号を仮判定するステップと、線形等化した信号を仮判定するステップとを含み、非線形等化を実行するステップでは、加算によって得た信号を仮判定した信号を教師信号として、非線形等化のための係数を導出し、線形等化を実行するステップでは、線形等化した信号を仮判定した信号を等化目標値として、線形等化のための係数を導出する。
【００１４】
更に、本発明は、本発明の等化方法の各ステップをコンピュータに実行させるためのプログラムを含む。
【００１５】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、記録媒体、コンピュータプログラムなどの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１６】
本発明によれば、記録密度の向上や記録パワー変動等によって生じる再生信号の非線形歪をトレーニング信号を用いることなく低減することができる。また、本発明によれば、再生信号の線形等化及び非線形等化の発散を防止することができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１の再生装置の構成図である。
【図２】実施の形態１の処理部の構成図である。
【図３】図２の線形等化部の構成図である。
【図４】図２の非線形等化部の構成図である。
【図５】図２の第１ビタビ復号部の構成図である。
【図６】図２の第１ビタビ復号部がパーシャルレスポンス（１，２，２，２，１）に対応する場合の状態遷移を示す図である。
【図７】図２の第１ビタビ復号部がパーシャルレスポンス（１，２，２，２，１）に対応する場合の状態遷移を示す別の図である。
【図８】図５のブランチメトリック演算部の構成図である。
【図９】図５のパスメモリ部の構成図である。
【図１０】図５の特定部に記憶されたテーブルのデータ構造を示す図である。
【図１１】図２の加算部による信号の出力手順を示すフローチャートである。
【図１２】図２の非線形等化部による係数の導出手順を示すフローチャートである。
【図１３】従来及び図１の再生装置による出力信号のヒストグラムを示す図である。
【図１４】実施の形態２の処理部の構成図である。
【図１５】実施の形態３の処理部の構成図である。
【図１６】実施の形態４の処理部の構成図である。
【図１７】実施の形態５の等化処理部の構成図である。
【発明を実施するための形態】
【００１８】
本発明の実施の形態を具体的に説明する前に概要を述べる。本実施の形態は、ＤＶＤやＢＤ、次世代光ディスク等、光ディスク等の記録媒体に記録されている信号を再生し、再生した信号（以下、「再生信号」という。）をパーシャルレスポンス方式により等化するととともに、等化した信号（以下、「等化信号」という。）を復号する再生装置に関する。
【００１９】
上述したように、光ディスクの記録容量が高まり、その記録領域が高密度化すると、線形等化回路では除去しきれない非線形歪の影響が大きくなる。非線形歪を除去するためには、ニューラルネットワークにより実現される非線形等化回路を用いることが有効であるが、一般的にニューラルネットワークに所望の動作を実行させるためには、既知のトレーニング信号を使用し、学習動作を予め実行させる必要がある。それに対し、本実施の形態の再生装置は、再生信号の非線形歪をトレーニング信号を用いることなく低減する。
【００２０】
本実施の形態の再生装置は、線形等化部と非線形等化部とを有し、線形等化部には再生信号が入力され、非線形等化部には、再生信号又は線形等化部によって得られた信号が入力される。線形等化部によって得られた等化信号（以下、「線形等化信号」という。）と、非線形等化部によって得られた等化信号（以下、「非線形等化信号」という。）とは加算部によって加算され、加算された信号（以下、「加算信号」という。）は第１ビタビ復号部に送られる。
【００２１】
第１ビタビ復号部は加算信号を仮判定し、第１ビタビ復号部によって仮判定された信号（以下、「第１仮判定信号」という。）は、教師信号として非線形等化部へ送られる。非線形等化部は、教師信号をもとに非線形等化のためのタップ係数を導出して非線形等化を実行する。これにより、本実施の形態の非線形等化部は、再生信号の非線形歪をトレーニング信号を用いることなく低減することができる。
【００２２】
また、線形等化部によって得られた線形等化信号は、第２ビタビ復号部へ送られ、第２ビタビ復号部は線形等化信号を仮判定し、第２ビタビ復号部によって仮判定された信号（以下、「第２仮判定信号」という。）は、等化目標値として線形等化部に戻される。線形等化部は、教師信号とは別の等化目標値をもとに線形等化のためのタップ係数を導出して線形等化を実行する。これにより、再生信号の線形等化及び非線形等化が発散する確率を低減することができる。
【００２３】
以下に、本発明を実施するための形態を図面を参照して具体的に説明する。
【００２４】
（実施の形態１）
図１は、実施の形態１の再生装置１００の構成図である。再生装置１００は、光ディスクＡに記録されている信号を再生する装置であって、光ディスク駆動部１と、光ピックアップ２と、プリアンプ部３と、ＡＧＣ部４と、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）部５と、Ａ／Ｄ変換部６と、処理部７とを有する。なお、図１には、光ディスクＡも表示されている。光ディスクＡは、ＣＤ、ＤＶＤ、ＢＤ、又はＨＤ ＤＶＤ等の、再生装置１００に着脱可能に構成された記録媒体であり、着脱可能なメモリやＨＤＤ、着脱不可記録媒体でも良い。
【００２５】
光ディスク駆動部１は、所定の回転速度で光ディスクＡを回転させるためのモータである。光ピックアップ２は、光ディスクＡから処理対象となる信号を読み出すとともに、その信号に対して光電変換及び増幅を実行する。これにより得られる信号が、上述した「再生信号」である。光ピックアップ２は、再生信号をプリアンプ部３へ出力する。
【００２６】
プリアンプ部３は、再生信号を増幅し、ＡＧＣ部４は、プリアンプ部３からの再生信号を所定の振幅に増幅する。ＡＧＣ部４は、増幅した再生信号をＰＬＬ部５へ出力し、ＰＬＬ部５は、再生信号からクロックを検出する。Ａ／Ｄ変換部６は、ＰＬＬ部５によって検出されたクロックをもとに、再生信号をアナログ／デジタル変換する。処理部７は、Ａ／Ｄ変換部６によってアナログ／デジタル変換された再生信号（以下、これもまた「再生信号」という。）に対して、等化処理及び復号処理を実行する。処理部７の詳細は後述する。
【００２７】
図２は、実施の形態１の処理部７の構成図である。処理部７は、線形等化部１１と、非線形等化部１２と、加算部１３と、第１ビタビ復号部１４と、非線形遅延部１５と、非線形等化誤差生成部１６と、非線形収束判定部１７と、第２ビタビ復号部１８と、線形遅延部１９と、線形等化誤差生成部２０とを有する。
【００２８】
図１のＡ／Ｄ変換部６によってビットクロック毎にサンプリングされた再生信号は、線形等化部１１と非線形等化部１２とに送られる。線形等化部１１は、送られてきた再生信号を順次線形等化する。線形等化部１１は、トランスバーサルフィルタにより構成されており、多段タップで再生信号を遅延させるとともに、多段タップからの出力と対応するタップ係数とを乗算し、かつ乗算結果を加算する。線形等化部１１によって得られる加算結果が、上述した「線形等化信号」である。
【００２９】
また、線形等化部１１は、線形等化誤差生成部２０から線形等化用誤差信号３０１を受け取り、線形等化用誤差信号３０１をもとに、複数のタップ係数を導出する。複数のタップ係数の導出には、ＬＭＳ（Ｌｅａｓｔ Ｍｅａｎ Ｓｑｕａｒｅ）アルゴリズムのような適応アルゴリズムが使用される。線形等化部１１は、線形等化信号を、加算部１３と、第２ビタビ復号部１８と、線形遅延部１９とへ出力する。
【００３０】
非線形等化部１２は、線形等化部１１が行う線形等化と並行して、再生信号を順次非線形等化する。非線形等化部１２は、ニューラルネットワークにより構成されている。非線形等化部１２によって得られる非線形等化の結果が、上述した「非線形等化信号」である。また、非線形等化部１２は、非線形等化誤差生成部１６から非線形等化用誤差信号３００を受け取り、非線形等化用誤差信号３００をもとに、ニューラルネットワークにおける複数のタップ係数を導出する。
【００３１】
後述するが、非線形等化用誤差信号３００は、非線形遅延部１５によって遅延した加算部１３からの加算信号と、第１ビタビ復号部１４からの第１仮判定信号３０２との差により生成される。そのため、非線形等化部１２は、第１仮判定信号３０２を教師信号として非線形等化のための係数を導出するといえる。非線形等化部１２は、非線形等化信号を加算部１３へ出力する。
【００３２】
加算部１３は、線形等化部１１からの線形等化信号と、非線形等化部１２からの非線形等化信号とを受け取り、線形等化信号と非線形等化信号とを加算し、それにより加算信号を生成する。加算部１３は、加算信号を、第１ビタビ復号部１４と非線形遅延部１５とへ出力する。
【００３３】
第１ビタビ復号部１４は、加算部１３からの加算信号を受け取り、加算信号に対してビタビ復号を実行する。第１ビタビ復号部１４は、加算信号からブランチメトリックを計算するブランチメトリック演算回路と、ブランチメトリックを１クロック毎に累積加算してパスメトリックを計算するパスメトリック演算回路と、パスメトリックが最小となるデータ系列を最も確からしい候補系列として選択して記憶するパスメモリとを有する。パスメモリは、複数の候補系列を保持しており、パスメトリック演算回路からの選択信号にしたがって候補系列を選択する。選択された候補系列は、データ系列として図示しない再生装置１００の外部に出力される。
【００３４】
また、第１ビタビ復号部１４は、パスメモリに記憶されているデータ系列に対して、パーシャルレスポンス規則にしたがって仮判定を実行することにより、加算信号を順次仮判定する。つまり、第１ビタビ復号部１４は、パスメモリに記憶されている候補系列に対して、所定のビット数を使ってパーシャルレスポンスの仮判定を実行する。具体的に説明すると、第１ビタビ復号部１４は、パーシャルレスポンス等化が正常に行われた場合、所定の入力ビットに対する出力のレベルを仮判定し、入力ビットに対して仮判定したレベルを第１仮判定信号３０２として非線形等化誤差生成部１６へ出力する。なお、第１ビタビ復号部１４は、パスメモリの最終結果に対して仮判定を行ってもよいが、それに限らず、パスメモリの途中の候補系列に対して仮判定を行ってもよい。例えば、パスメモリ長が６４ビットであれば、第１ビタビ復号部１４は、２４ビット目又は３２ビット目の候補系列に対して仮判定を行ってもよい。
【００３５】
非線形遅延部１５は、加算部１３からの加算信号を受け取り、加算信号を遅延させた後、遅延した加算信号を非線形等化誤差生成部１６へ出力する。非線形遅延部１５は、第１ビタビ復号部１４による仮判定のための処理遅延に応じた期間にわたって遅延を実行する。つまり、非線形遅延部１５によって、加算信号が加算部１３から第１ビタビ復号部１４へ至った後に第１ビタビ復号部１４から出力された第１仮判定信号３０２の非線形等化誤差生成部１６への入力タイミングと、加算信号の非線形等化誤差生成部１６への入力タイミングとが合わされる。非線形遅延部１５は、例えば、ビットクロックで駆動されるラッチ回路により構成される。
【００３６】
非線形等化誤差生成部１６は、非線形遅延部１５からの加算信号と、第１ビタビ復号部１４からの第１仮判定信号３０２とを受け取る。上述したように、加算信号と第１仮判定信号３０２との非線形等化誤差生成部１６への入力タイミングは合っている。非線形等化誤差生成部１６は、加算信号と第１仮判定信号３０２との差をもとに、非線形等化用誤差信号３００を生成する。例えば、非線形等化誤差生成部１６は、加算信号から第１仮判定信号３０２を減ずることによって非線形等化用誤差信号３００を生成する。非線形等化誤差生成部１６は、非線形等化用誤差信号３００を、非線形等化部１２と非線形収束判定部１７とへ出力する。
【００３７】
非線形等化部１２は、非線形等化用誤差信号３００をもとに、ニューラルネットワークのタップ係数を更新するが、タップ係数が収束するまでの間、非線形等化部１２の動作は不安定である。そのため、再生装置１００の動作の最初から、第１ビタビ復号部１４が加算信号に対してビタビ復号を実行すると、第１ビタビ復号部１４から出力されるデータ系列が誤る可能性が高くなる。つまり、収束前から加算信号を第１ビタビ復号部１４へ入力することは好ましくない。
【００３８】
そこで、非線形収束判定部１７は、非線形等化部１２における複数のタップ係数が収束したか否かを判定する。具体的に説明すると、非線形収束判定部１７は、非線形等化用誤差信号３００の二乗値を所定の期間にわたって加算することにより積算し、積算値としきい値とを比較し、積算値がしきい値以下になれば、非線形等化部１２におけるタップ係数は収束したと判定する。他方、積算値がしきい値より大きければ、非線形収束判定部１７は、非線形等化部１２におけるタップ係数は収束していないと判定する。非線形収束判定部１７は、非線形等化部１２におけるタップ係数が収束しているか否かを示す判定結果を加算部１３へ出力する。
【００３９】
加算部１３は、非線形収束判定部１７によって非線形等化部１２におけるタップ係数が収束されたと判定されるまでの間、つまりタップ係数が収束していないと判定された場合、加算信号を第１ビタビ復号部１４へ出力せずに、線形等化部１１からの線形等化信号を第１ビタビ復号部１４へ出力する。他方、非線形収束判定部１７によって非線形等化部１２におけるタップ係数が収束されたと判定された後は、加算部１３は、上述したように、加算信号を第１ビタビ復号部１４へ出力する。
【００４０】
つまり、ニューラルネットワークが収束するまでの間は、線形等化信号が第１ビタビ復号部１４へ送られ、ニューラルネットワークが収束した後は、加算信号が第１ビタビ復号部１４へ送られる。これにより、第１ビタビ復号部１４から出力されるデータ系列に対する非線形等化信号による悪影響が低減される。言い替えると、第１ビタビ復号部１４から出力されるデータ系列が誤る可能性が低くなる。なお、加算部１３は、非線形収束判定部１７からの判定結果に関わらず、非線形遅延部１５へは加算信号を出力する。
【００４１】
なお、非線形収束判定部１７は、ニューラルネットワークが収束した後、非線形等化用誤差信号３００の二乗値の総和である積算値がしきい値よりも再び大きくなった場合、非線形等化部１２の複数のタップ係数が発散したと判定する。その場合、非線形収束判定部１７は、その判定結果を非線形等化部１２に出力し、非線形等化部１２は、複数のタップ係数を新たに導出する。なお、非線形等化部１２は、積算値が所定の収束値以下となった場合には複数のタップ係数の更新を停止してもよい。
【００４２】
また、ニューラルネットワークにおける複数のタップ係数を最初から収束値に近い値に設定することができれば、加算部１３は、最初から加算信号を第１ビタビ復号部１４へ出力してよい。また、非線形収束判定部１７は、非線形等化用誤差信号３００の二乗値を所定の期間にわたって加算することにより得られる積算値がしきい値以下になれば、非線形等化部１２におけるタップ係数は収束したと判定するのではなく、判定動作の開始からの所定の時間の経過をもって非線形等化部１２におけるタップ係数は収束したと判定してもよい。
【００４３】
第２ビタビ復号部１８は、線形等化部１１からの線形等化信号を受け取り、第１ビタビ復号部１４と同様にして、線形等化信号を順次仮判定し、第２仮判定信号３０３を線形等化誤差生成部２０へ出力する。すなわち、第２ビタビ復号部１８は、第１ビタビ復号部１４と同様に、ブランチメトリック演算回路と、パスメトリック演算回路と、パスメモリとを有しており、パスメモリに記憶されているデータ系列に対して、パーシャルレスポンス規則にしたがって仮判定を実行することにより、線形等化信号を順次仮判定する。このように、第２ビタビ復号部１８は、第１ビタビ復号部１４と同様に動作する。
【００４４】
線形遅延部１９は、線形等化部１１から線形等化信号を受け取り、線形等化信号を遅延させた後、遅延した線形等化信号を線形等化誤差生成部２０へ出力する。線形遅延部１９は、第２ビタビ復号部１８によって行われる仮判定のための処理遅延に応じた期間にわたって遅延を実行する。つまり、線形遅延部１９によって、線形等化信号が線形等化部１１から第２ビタビ復号部１８へ至った後に第２ビタビ復号部１８から出力された第２仮判定信号３０３の線形等化誤差生成部２０への入力タイミングと、線形等化信号の線形等化誤差生成部２０への入力タイミングとが合わされる。線形遅延部１９は、例えば、ビットクロックで駆動されるラッチ回路により構成される。
【００４５】
線形等化誤差生成部２０は、線形遅延部１９からの線形等化信号と、第２ビタビ復号部１８からの第２仮判定信号３０３とを受け取る。上述したように、線形等化信号と第２仮判定信号３０３との線形等化誤差生成部２０への入力タイミングは合っている。線形等化誤差生成部２０は、線形等化信号と第２仮判定信号３０３との差をもとに、線形等化用誤差信号３０１を生成する。例えば、線形等化誤差生成部２０は、線形等化信号から第２仮判定信号３０３を減ずることによって線形等化用誤差信号３０１を生成する。線形等化誤差生成部２０は、線形等化用誤差信号３０１を線形等化部１１へ出力する。
【００４６】
図３は、線形等化部１１の構成図である。線形等化部１１は、多段タップ５０と、線形処理部５２とを有する。多段タップ５０は、遅延タップ５４と総称される第１遅延タップ５４ａ、第２遅延タップ５４ｂ、第３遅延タップ５４ｃ、及び第Ｎ遅延タップ５４ｎを有する。線形処理部５２は、乗算部５６と総称される第１乗算部５６ａ、第２乗算部５６ｂ、第３乗算部５６ｃ、及び第Ｎ＋１乗算部５６ｎ＋１と、タップ係数導出部５８と、積算部６０とを有する。
【００４７】
多段タップ５０は、複数の遅延タップ５４がシリアルに接続されることによって構成されている。具体的に説明すると、第１遅延タップ５４ａは、再生信号を受け取り、遅延後、再生信号を出力する。第２遅延タップ５４ｂは、第１遅延タップ５４ａからの再生信号を受け取り、遅延後、再生信号を出力する。第３遅延タップ５４ｃから第Ｎ遅延タップ５４ｎも、同様の処理を実行する。遅延タップ５４への入力と出力が多段タップ５０からの出力信号であり、例えば、４個の遅延タップ５４が配置される場合、５個の出力信号が存在する。これらの出力信号は、乗算部５６へ送られる。
【００４８】
乗算部５６は、遅延タップ５４からの出力信号を受け取るとともに、タップ係数導出部５８からのタップ係数を受け取る。タップ係数は、各出力信号に対応づけられて導出されている。乗算部５６は、対応づけられている出力信号とタップ係数とを乗算する。乗算部５６は、各乗算結果を積算部６０へ出力する。積算部６０は、乗算部５６からの乗算結果を次々に加算して加算結果である積算値を算出する。加算結果である積算値が、上述した「線形等化信号」である。
【００４９】
積算部６０は、線形等化信号を線形等化部１１の外部へ出力する。タップ係数導出部５８は、線形等化用誤差信号３０１を受け取り、再生信号がパーシャルレスポンス特性に適合するように、線形等化用誤差信号３０１と、乗算部５６によって得られる乗算結果とを使用して、複数のタップ係数を制御する。なお、タップ係数の導出には、例えばＬＭＳアルゴリズムのような適応アルゴリズムが使用され、それにより、線形等化用誤差信号３０１が小さくなるように制御される。
【００５０】
図４は、非線形等化部１２の構成図である。非線形等化部１２は、多段タップ７０と、非線形処理部７２とを有する。多段タップ７０は、遅延タップ７４と総称される第１遅延タップ７４ａ、第２遅延タップ７４ｂ、及び第Ｎ遅延タップ７４ｎを有する。非線形処理部７２は、乗算部７６と、積算部７８と、関数演算部８０と、乗算部８２と、積算部８４と、関数演算部８６と、タップ係数導出部８８とを有する。
【００５１】
乗算部７６は、第１１乗算部７６ａａと、第１２乗算部７６ａｂと、第１Ｍ乗算部７６ａｍと、第２１乗算部７６ｂａと、第２２乗算部７６ｂｂと、第２Ｍ乗算部７６ｂｍと、第（Ｎ＋１）１乗算部７６（ｎ＋１）ａと、第（Ｎ＋１）２乗算部７６（ｎ＋１）ｂと、第（Ｎ＋１）Ｍ乗算部７６（ｎ＋１）ｍとを有する。積算部７８は、第１積算部７８ａと、第２積算部７８ｂと、第Ｍ積算部７８ｍとを有する。関数演算部８０は、第１関数演算部８０ａと、第２関数演算部８０ｂと、第Ｍ関数演算部８０ｍとを有する。乗算部８２は、第１乗算部８２ａと、第２乗算部８２ｂと、第Ｍ乗算部８２ｍとを有する。
【００５２】
非線形等化部１２は、図４に示すように、３層パーセプトロン型のニューラルネットワークにより構成されている。入力層が多段タップ７０に相当し、隠れ層が関数演算部８０に相当し、出力層が関数演算部８６に相当する。
【００５３】
多段タップ７０は、複数の遅延タップ７４がシリアルに接続されることによって構成されている。具体的に説明すると、第１遅延タップ７４ａは、再生信号を受け取り、遅延後、再生信号を出力する。第２遅延タップ７４ｂは、第１遅延タップ７４ａからの再生信号を受け取り、遅延後、再生信号を出力する。第Ｎ遅延タップ７４ｎも、同様の処理を実行する。遅延タップ７４への入力と出力が多段タップ７０からの出力信号である。これらの出力信号は、乗算部７６へ送られる。
【００５４】
乗算部７６は、多段タップ７０からの出力信号と、タップ係数導出部８８からのタップ係数とを乗算する。具体的に説明すると、第ＩＪ乗算部７６ｉｊは、多段タップ７０の先頭からｉ番目の出力信号Ｓ（ｉ）と、タップ係数Ｗ１（ｉ，ｊ）とを乗算し、それにより乗算結果Ｕ（ｉ，ｊ）を生成する。積算部７８は、乗算部７６によって得られた乗算結果を次々に加算する。具体的に説明すると、第Ｊ積算部７８ｊは、乗算結果Ｕ（１，ｊ）、Ｕ（２，ｊ）、Ｕ（３，ｊ）、・・・、及びＵ（ｎ＋１，ｊ）を加算し、それにより積算結果Ｖ（ｊ）を生成する。関数演算部８０は、積算部７８によって得られた積算結果Ｖ（ｊ）を次の（式１）のシグモイド関数のｘに代入して演算する。
【００５５】
ｆ（ｘ）＝（１−ｅｘｐ（−αｘ））/（１＋ｅｘｐ（−αｘ））…（式１）
関数演算部８０によって得られた演算結果が、隠れ層からの出力に相当する。
【００５６】
乗算部８２は、関数演算部８０によって得られた演算結果とタップ係数導出部８８からのタップ係数とを乗算する。具体的に説明すると、第Ｊ乗算部８２ｊは、第Ｊ関数演算部８０ｊによって得られた演算結果Ｘ（ｊ）と、タップ係数Ｗ２（ｊ）とを乗算し、それにより乗算結果Ｙ（ｊ）を生成する。積算部８４は、乗算部８２によって得られた乗算結果を次々に加算する。積算部８４は、全ての乗算部８２によって得られた乗算結果を加算し、それにより積算結果Ｚを生成する。関数演算部８６は、積算部８４によって得られた積算結果Ｚを（式１）のシグモイド関数のｘに代入して演算する。関数演算部８６によって得られた演算結果が、出力層からの出力に相当し、上述した「非線形等化信号」である。
【００５７】
タップ係数導出部８８は、乗算部７６及び乗算部８２によって使用されるタップ係数Ｗ１（ｉ，ｊ）及びタップ係数Ｗ２（ｊ）を導出する。なお、Ｗ１（ｉ，ｊ）及びＷ２（ｊ）の初期値として、ランダムな値や収束後に近い値が設定される。また、タップ係数導出部８８は、図３のタップ係数導出部５８と同様にＬＭＳアルゴリズムによって、Ｗ１（ｉ，ｊ）及びＷ２（ｊ）を更新する。Ｗ１（ｉ，ｊ）及びＷ２（ｊ）の学習は、バックプロパゲーションによって行われる。非線形等化用誤差信号３００の二乗値は、次の（式２）により示される。
【００５８】
Ｅ＝（Ａ−Ｄ）２…（式２）
Ａは、線形等化信号と非線形等化信号との和（加算信号）に相当し、Ｄは、第１仮判定信号３０２に相当する。つまり、（Ａ−Ｄ）は、非線形等化用誤差信号３００に相当する。タップ係数導出部８８は、Ｅが最小となるように、Ｗ１（ｉ，ｊ）及びＷ２（ｊ）を制御する。出力層でのバックプロパゲーションの結果は次の（式３）により示される。
【００５９】
（∂Ｅ）／（∂Ｙ（ｊ）)＝ｆ’（Ｙ（ｊ））×２（Ａ−Ｄ）…（式３）
タップ係数導出部８８は、タップ係数Ｗ２（ｊ）を次の（式４）ように更新する。
【００６０】
Ｗ２（ｊ）＝Ｗ２（ｊ）ｏｌｄ−ε×（∂Ｅ）／（∂Ｗ２（ｊ））…（式４）
Ｗ２（ｊ）ｏｌｄは、一つ前のタイミングにおけるタップ係数Ｗ２（ｊ）を示す。他方、隠れ層でのバックプロパゲーションは次の（式５）ように示される。
【００６１】
（∂Ｅ）／（∂Ｕ（ｉ，ｊ））＝
ｆ’（Ｕ（ｉ，ｊ））×（∂Ｅ）／（∂Ｙ（ｊ））×Ｗ２（ｊ）…（式５）
タップ係数導出部８８は、タップ係数Ｗ１（ｉ，ｊ）を次の（式６）ように更新する。
【００６２】
Ｗ１（ｉ，ｊ）＝
Ｗ１（ｉ，ｊ）ｏｌｄ−ε×（∂Ｅ）／（∂Ｗ１（ｉ，ｊ））…（式６）
Ｗ１（ｉ，ｊ）ｏｌｄは、一つ前のタイミングにおけるタップ係数Ｗ１（ｉ，ｊ）を示す。
【００６３】
図５は、第１ビタビ復号部１４の構成図である。第１ビタビ復号部１４は、ブランチメトリック演算部９０と、パスメモリ部９２と、多数決部９４と、特定部９６とを有する。ブランチメトリック演算部９０は、加算部１３からの線形等化信号又は加算信号（以下、「加算信号」と総称する。）をもとに、ブランチメトリック演算及びパスメトリック演算を実行する。そのため、ブランチメトリック演算部９０には、上述したブランチメトリック演算回路とパスメトリック演算回路とが含まれる。上述したように、本実施の形態では、パーシャルレスポンス方式が適用されている。そこで、第１ビタビ復号部１４の構成を説明する前に、パーシャルレスポンス方式における状態遷移を説明する。
【００６４】
図６は、第１ビタビ復号部１４がパーシャルレスポンス（１，２，２，２，１）に対応する場合の状態遷移を示す図である。パーシャルレスポンス（１，２，２，２，１）では、振幅が±４の範囲に収まる。４ビットを１個の組合せとすれば、組合せに含まれる値に応じて、Ｓ０からＳ９までの１０状態が規定されている。また、次に入力されるビット値に応じて図６に示すように、状態が遷移する。例えば、状態Ｓ０にビット値「１」が入力されると、状態Ｓ１へ遷移する。図６において、状態間を結ぶ矢印に「ｘ／ｙ」の値が示されているが、ｘは、入力されるビット値を示し、ｙは、もとの状態に新たなビット値が加わった５ビットに対する仮判定値を示す。
【００６５】
図７は、第１ビタビ復号部１４がパーシャルレスポンス（１，２，２，２，１）に対応する場合の状態遷移を示す。図７は、連続した２個のタイミングでの状態を示しており、各状態は、図６と同様である。
【００６６】
図８は、ブランチメトリック演算部９０の構成図である。ブランチメトリック演算部９０は、加算部１１０と、二乗回路１１２と、ＡＣＳ（Ａｄｄ Ｃｏｍｐａｒｅ Ｓｅｌｅｃｔ）回路１１４と、加算部１１６とを有する。
【００６７】
加算部１１０は、第１加算部１１０ａと、第２加算部１１０ｂと、第３加算部１１０ｃと、第４加算部１１０ｄと、第５加算部１１０ｅと、第６加算部１１０ｆと、第７加算部１１０ｇと、第８加算部１１０ｈと、第９加算部１１０ｉと、第１０加算部１１０ｊと、第１１加算部１１０ｋと、第１２加算部１１０ｌと、第１３加算部１１０ｍと、第１４加算部１１０ｎと、第１５加算部１１０ｏと、第１６加算部１１０ｐとを有する。
【００６８】
二乗回路１１２は、第１二乗回路１１２ａと、第２二乗回路１１２ｂと、第３二乗回路１１２ｃと、第４二乗回路１１２ｄと、第５二乗回路１１２ｅと、第６二乗回路１１２ｆと、第７二乗回路１１２ｇと、第８二乗回路１１２ｈと、第９二乗回路１１２ｉと、第１０二乗回路１１２ｊと、第１１二乗回路１１２ｋと、第１２二乗回路１１２ｌと、第１３二乗回路１１２ｍと、第１４二乗回路１１２ｎと、第１５二乗回路１１２ｏと、第１６二乗回路１１２ｐとを有する。
【００６９】
ＡＣＳ回路１１４は、第１ＡＣＳ回路１１４ａと、第２ＡＣＳ回路１１４ｂと、第３ＡＣＳ回路１１４ｃと、第４ＡＣＳ回路１１４ｄと、第５ＡＣＳ回路１１４ｅと、第６ＡＣＳ回路１１４ｆとを有する。加算部１１６は、第１加算部１１６ａと、第２加算部１１６ｂと、第３加算部１１６ｃと、第４加算部１１６ｄとを有する。
【００７０】
加算部１１０は、加算信号から所定の目標値を減じる。二乗回路１１２は、加算部１１０によって得られた減算結果の二乗値を算出する。ＡＣＳ回路１１４は、二乗回路１１２によって得られた二乗値に対して、加算、比較、及び選択によるメトリック演算を実行する。また、ＡＣＳ回路１１４は、メトリック演算の結果として、第０選択信号ＳＥＬ０、第１選択信号ＳＥＬ１、第２選択信号ＳＥＬ２、第７選択信号ＳＥＬ７、第８選択信号ＳＥＬ８、及び第９選択信号ＳＥＬ９をパスメモリ部９２へ出力する。以下では、第０選択信号ＳＥＬ０、第１選択信号ＳＥＬ１、第２選択信号ＳＥＬ２、第７選択信号ＳＥＬ７、第８選択信号ＳＥＬ８、及び第９選択信号ＳＥＬ９を、選択信号ＳＥＬと総称する。また、パーシャルレスポンス特性からＡＣＳ回路１１４へ入力されない二乗値も存在する。加算部１１６は、そのような二乗値を加算する。図５に戻る。
【００７１】
パスメモリ部９２は、ブランチメトリック演算部９０から選択信号ＳＥＬを受け取り、選択信号ＳＥＬに応じたパスを記憶する。図９は、パスメモリ部９２の構成図である。パスメモリ部９２は、メモリ１２０と、選択部１２２と、多数決部１２４とを有する。
【００７２】
メモリ１２０は、第１１メモリ１２０ａａ〜第３０メモリ１２０ｂｊと、第（Ｌ＋１）１メモリ１２０（ｌ＋１）ａ〜第（Ｌ＋１）１０メモリ１２０（ｌ＋１）ｊとを有する。
【００７３】
選択部１２２は、第１１選択部１２２ａａ〜第１６選択部１２２ａｆと、第Ｌ１選択部１２２ｌａ〜第Ｌ６選択部１２２ｌｆとを有する。
【００７４】
実施の形態１では、Ｌ＋１のメモリ１２０によって１個のパスが記憶され、かつ図６及び図７に示す１０種類の状態のそれぞれに対応するように、１０種類のパスが記憶される。選択部１２２は、選択信号ＳＥＬに応じて、いずれかのパスを選択する。選択されたパスが、生き残りパスに相当する。多数決部１２４は、第（Ｌ＋１）１メモリ１２０（ｌ＋１）ａから第（Ｌ＋１）１０メモリ１２０（ｌ＋１）ｊのそれぞれに記憶されたビット値を受け取り、多数決を実行する。多数決によって選択されたビット値が、復号結果に相当する。多数決部１２４は、復号結果を再生装置１００の外部へ出力する。なお、パスの途中のメモリ１２０に記憶されたビット値がビット信号３０４として多数決部９４へ出力される。ビット信号３０４には、１０種類のパスのうち、同一のタイミングに対応した１０のビット値が含まれる。図５に戻る。
【００７５】
多数決部９４は、ビット信号３０４を受け取り、ビット信号３０４に含まれた１０のビット値に対して多数決を実行する。多数決部９４は、多数決によって選択したビット値（以下、「選択値」という。）を特定部９６へ出力する。特定部９６は、多数決部９４からの選択値を受け取り、ラッチにより選択値を保持する。特定部９６は、過去の選択値を含めて、５個のタイミングに対応した選択値から１個の組合せを選択する。なお、特定部９６に新たな選択値が入力されると、組合せの中から最も過去の選択値が除外されることにより、組合せが更新される。
【００７６】
図１０は、特定部９６に記憶されたテーブルのデータ構造を示す図である。図１０に示すように、特定部９６に記憶されたテーブルのデータ構造は、メモリ値欄２００と、ｂ（ｋ）欄２０２と、ｂ（ｋ−１）欄２０４と、ｂ（ｋ−２）欄２０６と、ｂ（ｋ−３）欄２０８と、ｂ（ｋ−４）欄２１０と、仮判定出力欄２１２とを含む。ｂ（ｋ）は、最も新しく入力された選択値に相当し、ｂ（ｋ−１）は、一つ前のタイミングに入力された選択値に相当し、ｂ（ｋ−４）は、四つ前のタイミングに入力された選択値に相当する。上述したように、これらはラッチにより保持される。
【００７７】
ｂ（ｋ）欄２０２からｂ（ｋ−４）欄２１０には、ラッチに保持された選択値が取り得る値の組合せが示されている。メモリ値欄２００には、取り得る値に対応したメモリ値が示され、仮判定出力欄２１２には、取り得る値に対応した仮判定値が示されている。例えば、パスメモリの内容が「０００００」であれば、それには仮判定値「−４」が対応づけられており、パスメモリの内容が「００００１」であれば、それには仮判定値「−３」が対応づけられている。図５に戻る。特定部９６は、図１０に示すテーブルを参照しながら、組合せに対応した仮判定値を特定する。特定部９６は、仮判定値を第１仮判定信号３０２として非線形等化誤差生成部１６へ出力する。
【００７８】
なお、図５から図９を用いて第１ビタビ復号部１４を説明したが、第２ビタビ復号部１８は、第１ビタビ復号部１４と同様に構成されている。
【００７９】
次に、再生装置１００の動作を説明する。図１１は、加算部１３による信号の出力手順を示すフローチャートである。非線形収束判定部１７は、非線形等化誤差生成部１６から非線形等化用誤差信号３００を受け取り、非線形等化用誤差信号３００の大きさを導出する。非線形等化用誤差信号３００の大きさがしきい値以内に収束していなければ（Ｓ１０でＮｏ）、加算部１３は、線形等化信号を第１ビタビ復号部１４に出力する（Ｓ１２）。他方、非線形等化用誤差信号３００の大きさがしきい値以内に収束していれば（Ｓ１０でＹｅｓ）、加算部１３は、加算信号を第１ビタビ復号部１４に出力する（Ｓ１４）。
【００８０】
図１２は、非線形等化部１２による係数の導出手順を示すフローチャートである。非線形収束判定部１７は、非線形等化用誤差信号３００の大きさが収束した後も、継続して非線形等化用誤差信号３００の大きさを導出する。非線形等化用誤差信号３００の大きさがしきい値よりも大きくなった場合（Ｓ４０でＹｅｓ）、非線形等化部１２は新たにタップ係数を導出する（Ｓ４２）。大きさがしきい値よりも大きくならなければ（Ｓ４０でＮｏ）、処理は終了する。
【００８１】
図１３は、従来及び再生装置１００による出力信号のヒストグラムを示す図である。図１３（ａ）は、従来の線形等化回路により等化した信号のヒストグラムを示す。このときのビットエラーレートは、１．１×１０−２である。他方、図１３（ｂ）は、再生装置１００により等化した信号のヒストグラムを示す。このときの目標値は、上述したように、パーシャルレスポンス（１，２，２，２，１）の９値としている。また、このときのビットエラーレートは、１．５×１０−４である。従来の線形等化回路における特性の不良は、波形に非線形成分が含まれているので、等化目標値への収束が不充分であるためであると推定される。
【００８２】
上述したように、実施の形態１の再生装置１００は、線形等化と非線形等化とを並列に実行して線形等化信号と非線形等化信号とを加算し、加算信号を仮判定した結果を教師信号とするので、トレーニング信号を使用することなく、非線形等化のための係数を導出してできる。したがって、再生装置１００は、トレーニング信号を使用することなく非線形等化を実行でき、記録密度の向上や記録パワー変動等によって生じる再生信号の非線形歪をトレーニング信号を用いることなく低減できる。
【００８３】
また、再生装置１００は、ニューラルネットワークを用いた非線形透化の教師信号とは別の等化目標値をもとに線形等化のためのタップ係数を導出して線形等化を実行するので、再生信号の線形等化及び非線形等化の発散を防止することができる。
【００８４】
更に、再生装置１００は、パーシャルレスポンス規則にしたがって仮判定を実行するので、パーシャルレスポンス処理に対応できる。また、再生装置１００では、非線形等化のための係数が収束されるまで、非線形等化信号を含む加算信号が第１ビタビ復号部１４へ出力されないので、第１仮判定信号３０２の精度の悪化を抑制できるとともに、処理の初期段階であっても、等化処理の精度の悪化を抑制できる。
【００８５】
（実施の形態２）
次に、実施の形態２の再生装置を図１４を用いて説明する。実施の形態１と実施の形態２とは、処理部７の構成のみが異なる。したがって、実施の形態２では、実施の形態１との相違点のみを説明する。
【００８６】
図１４は、実施の形態２の再生装置を構成する処理部７の構成図である。実施の形態２の処理部７は、図１４に示すように、実施の形態１の処理部７が有する構成要件に加えて、加算用遅延部２１を有する。加算用遅延部２１は、線形等化部１１によって得られた線形等化信号を、非線形等化部１２によって行われる非線形等化のための処理遅延に応じた期間にわたって遅延させる。
【００８７】
また、実施の形態２では、非線形等化部１２は、再生信号ではなく線形等化部１１によって得られた線形等化信号を非線形等化する。更に、加算部１３は、加算用遅延部２１から線形等化部１１によって得られた線形等化信号と、非線形等化部１２によって得られた非線形等化信号とを受け取り、線形等化信号と非線形等化信号とを加算し、それにより加算信号を生成する。なお、加算用遅延部２１により、線形等化信号と非線形等化信号との加算部１３への入力タイミングは合っている。
【００８８】
実施の形態２の再生装置においても、非線形等化部１２は、第１ビタビ復号部１４によって得られた第１仮判定信号３０２に基づく教師信号をもとに、非線形等化のためのタップ係数を導出して非線形等化を実行する。これにより、本実施の形態の非線形等化部１２は、再生信号の非線形歪をトレーニング信号を用いることなく低減することができる。
【００８９】
また、線形等化部１１は、教師信号とは別の、第２ビタビ復号部１８によって得られた第２仮判定信号３０３に基づく等化目標値をもとに、線形等化のためのタップ係数を導出して線形等化を実行する。これにより、実施の形態２の再生装置においても、再生信号の線形等化及び非線形等化の発散を防止することができる。すなわち、実施の形態２の再生装置は、性能低下を来すことなく安定した状態で等化処理を行うことができる。更に言うと、実施の形態２の再生装置は、実施の形態１の再生装置１００よりも、線形等化及び非線形等化が収束するまでの時間を短くすることができるとともに、線形等化及び非線形等化の精度を高めることができる。
【００９０】
なお、実施の形態２の再生装置による出力信号のヒストグラムは、図１３（ｂ）に示すヒストグラムとほぼ同様であった。すなわち、実施の形態２の再生装置による出力信号のヒストグラムは、実施の形態１の再生装置１００による出力信号のヒストグラムとほぼ同様であった。ビットエラーレートは、従来は１．１×１０−２であったのに対し、実施の形態２の再生装置では１．６×１０−４であって、実施の形態１と同様に従来から大きく改善された。実施の形態１と実施の形態２の等化結果の差が小さいのは、実施の形態１の再生装置１００も実施の形態２の再生装置も、波形歪の大半を占める線形歪を同一の構成により補償しているからであると推定される。
【００９１】
（実施の形態３）
次に、実施の形態３の再生装置を図１５を用いて説明する。図１５は、実施の形態３の再生装置を構成する処理部７の構成図である。実施の形態１実施の形態３とでは、処理部７の線形等化部１１、非線形収束判定部１７、第２ビタビ復号部１８、線形遅延部１９、及び線形等化誤差生成部２０の動作のみが異なる。したがって、実施の形態３では、実施の形態１との相違点のみを説明する。
【００９２】
実施の形態３では、非線形収束判定部１７は、非線形等化部１２におけるタップ係数が収束したと判定した場合、その旨を示す非線形収束判定結果３０５を、線形等化部１１、第２ビタビ復号部１８、線形遅延部１９、及び線形等化誤差生成部２０へ出力する。線形等化部１１は、非線形収束判定結果３０５を受け取ると、線形等化のためのタップ係数の更新を停止し、以後、停止直前のタップ係数を固定値として用いて線形等化を実行する。これは、非線形等化部１２における非線形等化のためのタップ係数が収束すると、線形等化部１１における線形等化のためのタップ係数も収束していると推定されるからである。
【００９３】
また、第２ビタビ復号部１８、線形遅延部１９、及び線形等化誤差生成部２０は、非線形収束判定結果３０５を受け取ると、処理を停止する。これにより、実施の形態３の再生装置により消費される電力は、実施の形態１の再生装置１００により消費される電力より少なくなる。また、実施の形態３の再生装置１００は、実施の形態１の再生装置１００より、線形等化及び非線形等化を安定して行うことができる。
【００９４】
なお、図１４を用いて説明した実施の形態２の再生装置の処理部７においても、非線形収束判定部１７は、非線形等化部１２におけるタップ係数が収束したと判定した場合、その旨を示す非線形収束判定結果を、線形等化部１１、第２ビタビ復号部１８、線形遅延部１９、及び線形等化誤差生成部２０へ出力してもよい。その場合、実施の形態２の処理部７における線形等化部１１、第２ビタビ復号部１８、線形遅延部１９、及び線形等化誤差生成部２０それぞれは、図１５を用いて説明した線形等化部１１、第２ビタビ復号部１８、線形遅延部１９、及び線形等化誤差生成部２０それぞれと同様に動作する。
【００９５】
また、再生装置は、非線形収束判定部１７によって非線形等化部１２におけるタップ係数が収束したと判定された場合、第２ビタビ復号部１８、線形遅延部１９、及び線形等化誤差生成部２０の処理を停止させるスイッチを有していてもよい。
【００９６】
（実施の形態４）
次に、実施の形態４の再生装置を図１６を用いて説明する。図１６は、実施の形態４の再生装置を構成する処理部７の構成図である。実施の形態１と実施の形態４とでは、処理部７の構成のみが異なる。したがって、実施の形態４では、実施の形態１との相違点のみを説明する。
【００９７】
実施の形態４の処理部７は、図１６に示すように、実施の形態１の処理部７が有する構成要件に加えて、線形収束判定部２２を有する。線形収束判定部２２は、線形等化部１１における複数のタップ係数が収束したか否かを判定する。具体的に説明すると、線形収束判定部２２は、線形等化用誤差信号３０１の二乗値を所定の期間にわたって加算することにより積算し、積算値としきい値とを比較し、積算値がしきい値以下になれば、線形等化部１１におけるタップ係数は収束したと判定する。他方、積算値がしきい値より大きければ、線形収束判定部２２は、線形等化部１１におけるタップ係数は収束していないと判定する。線形収束判定部２２は、線形等化部１１におけるタップ係数が収束した場合、その旨を示す線形収束判定結果３０６を、第１ビタビ復号部１４、非線形遅延部１５、非線形等化誤差生成部１６、及び非線形収束判定部１７へ出力する。
【００９８】
第１ビタビ復号部１４は、線形収束判定結果３０６を受け取った後に、すなわち線形等化部１１における線形等化のための複数のタップ係数が収束した後に、仮判定を開始する。また、非線形遅延部１５、非線形等化誤差生成部１６、及び非線形収束判定部１７は、線形収束判定結果３０６を受け取った後に、処理を開始する。これにより、非線形等化のためのタップ係数の発散を回避する可能性を高めることができる。また、実施の形態４の再生装置により消費される電力を、実施の形態１の再生装置１００により消費される電力より少なくすることができる。
【００９９】
なお、加算部１３は、線形等化部１１における線形等化のための複数のタップ係数が収束するまで、線形等化部１１からの線形等化信号を第１ビタビ復号部１４へ出力し、線形等化部１１における複数のタップ係数が収束した後、加算信号を出力する。また、第１ビタビ復号部１４は、線形等化部１１における複数のタップ係数が収束した後に仮判定を開始するが、仮判定を実行するかしないかに関わらず、加算部１３から線形等化信号又は加算信号を受け取ると、受け取った信号に対してビタビ復号を実行する。
【０１００】
また、線形収束判定部２２は、図１４を用いて説明した実施の形態２の再生装置の処理部７においても設けられてもよい。その場合、実施の形態２の線形収束判定部２２、非線形遅延部１５、非線形等化誤差生成部１６、及び非線形収束判定部１７は、図１６を用いて説明したように動作する。
【０１０１】
また、再生装置は、線形収束判定部２２によって線形等化部１１におけるタップ係数が収束したと判定された後に非線形遅延部１５、非線形等化誤差生成部１６、及び非線形収束判定部１７の処理を開始させるスイッチを有していてもよい。
【０１０２】
（実施の形態５）
次に、実施の形態５の再生装置を図１７を用いて説明する。実施の形態５の再生装置は、上述した実施の形態１から実施の形態４の再生装置と同様の装置であって、線形等化部１１と非線形等化部１２とを含む処理部７を有する。線形等化部１１及び非線形等化部１２はいずれも多段タップを有しており、実施の形態５では、回路規模の増大を抑制するために、線形等化部１１の多段タップと非線形等化部１２の多段タップとが共通化されている。その点のみが実施の形態５と実施の形態１から実施の形態４との相違点である。以下ではその相違点を中心に説明する。
【０１０３】
図１７は、実施の形態５の等化処理部３０の構成図である。等化処理部３０は、線形処理部５２と、非線形処理部７２と、多段タップ１３０とを有する。線形等化部１１は、線形処理部５２と多段タップ１３０とにより構成されている。非線形等化部１２は、非線形処理部７２と多段タップ１３０とにより構成されている。線形処理部５２は図３を用いて説明し、非線形処理部７２は図４を用いて説明したので、実施の形態５では、それらの説明を省略する。
【０１０４】
多段タップ１３０は、遅延タップ１３２と総称される第１遅延タップ１３２ａと、第２遅延タップ１３２ｂと、第３遅延タップ１３２ｃと、第Ｎ遅延タップ１３２ｎとを有する。多段タップ１３０は、図３の線形等化部１１に含まれる多段タップ５０、及び図４の非線形等化部１２に含まれる多段タップ７０と同様に構成されており、複数の遅延タップ１３２がシリアルに接続されている。また、図１７に示すように、多段タップ１３０は、線形等化部１１と非線形等化部１２とにおいて共通化されている。多段タップ１３０からの出力は、線形処理部５２へ出力されるとともに非線形処理部７２へも出力される。
【０１０５】
上述したように、実施の形態５では、線形等化部１１と非線形等化部１２とにおいて多段タップが共通化されるので、回路規模の増大を抑制できるとともに、線形等化及び非線形等化の精度の悪化を抑制できる。
【０１０６】
なお、上述した各実施の形態の再生装置の各構成要件は、例えば、コンピュータのＣＰＵ及びメモリ等のハードウエアと、ソフトウエア（プログラム）とが協働することによって実現される。しかしながら、再生装置の各構成要件は、専用のハードウエアによって実現されてもよく、実現手段は限定されない。
【０１０７】
また、上述した実施の形態において、第１ビタビ復号部１４は、本発明の等化器の第１仮判定部の一例であり、第２ビタビ復号部１８は、本発明の等化器の第２仮判定部の一例である。
【符号の説明】
【０１０８】
１００ 再生装置、 １ 光ディスク駆動部、 ２ 光ピックアップ、 ３ プリアンプ部、 ４ ＡＧＣ部、 ５ ＰＬＬ部、 ６ Ａ／Ｄ変換部、 ７ 処理部、 １１ 線形等化部、 １２ 非線形等化部、 １３ 加算部、 １４ 第１ビタビ復号部、 １５ 非線形遅延部、 １６ 非線形等化誤差生成部、 １７ 非線形収束判定部、 １８ 第２ビタビ復号部、 １９ 線形遅延部、 ２０ 線形等化誤差生成部。
【技術分野】
【０００１】
本発明は、信号を等化する等化器、等化方法、及びプログラムに関する。
【背景技術】
【０００２】
光ディスクから検出した再生信号を良好に復号するために、パーシャルレスポンス方式の線形等化回路とビタビ復号回路とを併用することが有効である。これは、例えば、ＤＶＤフォーラムにより公開されているＨＤ ＤＶＤ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ ＤＶＤ）−ＲＯＭ Ｐａｒｔ１（物理）規格書等に示されている。これに対応した光ディスク再生装置では、ディスク制御回路は、光ディスクを所定の回転速度で回転させ、光ピックアップは、光ディスクに記録された再生信号を読み取る。再生信号は、プリアンプで増幅された後、ＡＧＣ（Ａｕｔｏ Ｇａｉｎ Ｃｏｎｔｒｏｌ）回路等で所定の振幅に増幅される。
【０００３】
更に、再生信号は、Ａ／Ｄ変換され、線形等化回路により波形が等化された後、ビタビ復号回路により復号される。これにより、光ディスクに記録された画像データや音データが再現される。ところで、光ディスクが更に高密度化されると、再生信号の波形の非線形歪が大きくなるので、再生信号を等化するためには線形等化回路だけでは不十分である。そこで、非線形歪を低減するために、非線形等化回路が使用される。非線形等化回路を実現するために、ニューラルネットワークが使用される（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−１０６１５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般的に、ニューラルネットワークに所望の動作を実行させるためには、既知のトレーニング信号を使用し、学習動作を予め実行させることが必要である。例えば、光ディスクの所定の箇所にトレーニング信号を記録しておき、トレーニング信号に対応した出力を教師信号として、ニューラルネットワークにおける係数が決定される。この場合、光ディスクにトレーニング信号が予め記録されることになるので、光ディスクの利用効率が低減する。
【０００６】
トレーニング信号は、教師信号と呼ばれる場合もある。本願においては、上記の既知のトレーニング信号のことを、既知のトレーニング信号、または、トレーニング信号と記載する。本願の方法で未知の信号から作成して学習動作に用いる信号のことは、区別するために教師信号と記載する。
【０００７】
また、トレーニング信号を得る別の方法として、既知の信号と伝送路特性により変調された出力波形、別の言い方をすると、光ディスクへの記録と再生機による再生という伝送路を通過した後の出力、すなわち等価回路への入力信号、の関係が、あらかじめわかっている信号の組を準備しておいて、これを用いて学習動作をすることも可能である。この場合は、ディスクの個体差、記録状態の個体差、再生機の個体差等による伝送路特性のばらつきを補償することができず、良好な学習動作が行えなえず、また適応動作をさせることも出来ないという課題があった。
【０００８】
また、学習動作の終了後は係数が固定されるので、光ディスクの面内において再生波形特性が変動することへの追従が困難になる。更に、光ディスクにデータを記録した記録機によってパワー変動等があるが、それへの追従も困難になる。そのため、線形歪を適応的に低減するとともに、記録密度の向上や記録パワー変動等によって生じる再生信号の非線形歪をトレーニング信号を用いることなく適応的に低減することが要求される。
【０００９】
本発明は、記録密度の向上や記録パワー変動等によって生じる再生信号の非線形歪をトレーニング信号を用いることなく低減する等化器、等化方法、及びプログラムを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決し上記目的を達成するために、本発明の等化器は、処理対象の信号を線形等化する線形等化部と、前記処理対象の信号を非線形等化する非線形等化部と、前記線形等化部によって線形等化された信号と、前記非線形等化部によって非線形等化された信号とを加算する加算部と、前記加算部によって得られた信号を仮判定する第１仮判定部と、前記線形等化部によって線形等化された信号を仮判定する第２仮判定部とを備え、前記非線形等化部は、前記第１仮判定部によって仮判定された信号を教師信号として、非線形等化のための係数を導出し、前記線形等化部は、前記第２仮判定部によって仮判定された信号を等化目標値として、線形等化のための係数を導出する。
【００１１】
また、本発明の等化器は、処理対象の信号を線形等化する線形等化部と、前記線形等化部によって線形等化された信号を非線形等化する非線形等化部と、前記線形等化部によって線形等化された信号と、前記非線形等化部によって非線形等化された信号とを加算する加算部と、前記加算部によって得られた信号を仮判定する第１仮判定部と、前記線形等化部によって線形等化された信号を仮判定する第２仮判定部とを備え、前記非線形等化部は、前記第１仮判定部によって仮判定された信号を教師信号として、非線形等化のための係数を導出し、前記線形等化部は、前記第２仮判定部によって仮判定された信号を等化目標値として、線形等化のための係数を導出する。
【００１２】
また、本発明の等化方法は、処理対象の信号を線形等化するステップと、処理対象の信号を線形等化するステップと、前記処理対象の信号を非線形等化するステップと、線形等化した信号と非線形等化した信号とを加算するステップと、加算によって得た信号を仮判定するステップと、線形等化した信号を仮判定するステップとを含み、非線形等化を実行するステップでは、加算によって得た信号を仮判定した信号を教師信号として、非線形等化のための係数を導出し、線形等化を実行するステップでは、線形等化した信号を仮判定した信号を等化目標値として、線形等化のための係数を導出する。
【００１３】
また、本発明の等化方法は、処理対象の信号を線形等化するステップと、線形等化した信号を非線形等化するステップと、線形等化した信号と非線形等化した信号とを加算するステップと、加算によって得た信号を仮判定するステップと、線形等化した信号を仮判定するステップとを含み、非線形等化を実行するステップでは、加算によって得た信号を仮判定した信号を教師信号として、非線形等化のための係数を導出し、線形等化を実行するステップでは、線形等化した信号を仮判定した信号を等化目標値として、線形等化のための係数を導出する。
【００１４】
更に、本発明は、本発明の等化方法の各ステップをコンピュータに実行させるためのプログラムを含む。
【００１５】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、記録媒体、コンピュータプログラムなどの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１６】
本発明によれば、記録密度の向上や記録パワー変動等によって生じる再生信号の非線形歪をトレーニング信号を用いることなく低減することができる。また、本発明によれば、再生信号の線形等化及び非線形等化の発散を防止することができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１の再生装置の構成図である。
【図２】実施の形態１の処理部の構成図である。
【図３】図２の線形等化部の構成図である。
【図４】図２の非線形等化部の構成図である。
【図５】図２の第１ビタビ復号部の構成図である。
【図６】図２の第１ビタビ復号部がパーシャルレスポンス（１，２，２，２，１）に対応する場合の状態遷移を示す図である。
【図７】図２の第１ビタビ復号部がパーシャルレスポンス（１，２，２，２，１）に対応する場合の状態遷移を示す別の図である。
【図８】図５のブランチメトリック演算部の構成図である。
【図９】図５のパスメモリ部の構成図である。
【図１０】図５の特定部に記憶されたテーブルのデータ構造を示す図である。
【図１１】図２の加算部による信号の出力手順を示すフローチャートである。
【図１２】図２の非線形等化部による係数の導出手順を示すフローチャートである。
【図１３】従来及び図１の再生装置による出力信号のヒストグラムを示す図である。
【図１４】実施の形態２の処理部の構成図である。
【図１５】実施の形態３の処理部の構成図である。
【図１６】実施の形態４の処理部の構成図である。
【図１７】実施の形態５の等化処理部の構成図である。
【発明を実施するための形態】
【００１８】
本発明の実施の形態を具体的に説明する前に概要を述べる。本実施の形態は、ＤＶＤやＢＤ、次世代光ディスク等、光ディスク等の記録媒体に記録されている信号を再生し、再生した信号（以下、「再生信号」という。）をパーシャルレスポンス方式により等化するととともに、等化した信号（以下、「等化信号」という。）を復号する再生装置に関する。
【００１９】
上述したように、光ディスクの記録容量が高まり、その記録領域が高密度化すると、線形等化回路では除去しきれない非線形歪の影響が大きくなる。非線形歪を除去するためには、ニューラルネットワークにより実現される非線形等化回路を用いることが有効であるが、一般的にニューラルネットワークに所望の動作を実行させるためには、既知のトレーニング信号を使用し、学習動作を予め実行させる必要がある。それに対し、本実施の形態の再生装置は、再生信号の非線形歪をトレーニング信号を用いることなく低減する。
【００２０】
本実施の形態の再生装置は、線形等化部と非線形等化部とを有し、線形等化部には再生信号が入力され、非線形等化部には、再生信号又は線形等化部によって得られた信号が入力される。線形等化部によって得られた等化信号（以下、「線形等化信号」という。）と、非線形等化部によって得られた等化信号（以下、「非線形等化信号」という。）とは加算部によって加算され、加算された信号（以下、「加算信号」という。）は第１ビタビ復号部に送られる。
【００２１】
第１ビタビ復号部は加算信号を仮判定し、第１ビタビ復号部によって仮判定された信号（以下、「第１仮判定信号」という。）は、教師信号として非線形等化部へ送られる。非線形等化部は、教師信号をもとに非線形等化のためのタップ係数を導出して非線形等化を実行する。これにより、本実施の形態の非線形等化部は、再生信号の非線形歪をトレーニング信号を用いることなく低減することができる。
【００２２】
また、線形等化部によって得られた線形等化信号は、第２ビタビ復号部へ送られ、第２ビタビ復号部は線形等化信号を仮判定し、第２ビタビ復号部によって仮判定された信号（以下、「第２仮判定信号」という。）は、等化目標値として線形等化部に戻される。線形等化部は、教師信号とは別の等化目標値をもとに線形等化のためのタップ係数を導出して線形等化を実行する。これにより、再生信号の線形等化及び非線形等化が発散する確率を低減することができる。
【００２３】
以下に、本発明を実施するための形態を図面を参照して具体的に説明する。
【００２４】
（実施の形態１）
図１は、実施の形態１の再生装置１００の構成図である。再生装置１００は、光ディスクＡに記録されている信号を再生する装置であって、光ディスク駆動部１と、光ピックアップ２と、プリアンプ部３と、ＡＧＣ部４と、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）部５と、Ａ／Ｄ変換部６と、処理部７とを有する。なお、図１には、光ディスクＡも表示されている。光ディスクＡは、ＣＤ、ＤＶＤ、ＢＤ、又はＨＤ ＤＶＤ等の、再生装置１００に着脱可能に構成された記録媒体であり、着脱可能なメモリやＨＤＤ、着脱不可記録媒体でも良い。
【００２５】
光ディスク駆動部１は、所定の回転速度で光ディスクＡを回転させるためのモータである。光ピックアップ２は、光ディスクＡから処理対象となる信号を読み出すとともに、その信号に対して光電変換及び増幅を実行する。これにより得られる信号が、上述した「再生信号」である。光ピックアップ２は、再生信号をプリアンプ部３へ出力する。
【００２６】
プリアンプ部３は、再生信号を増幅し、ＡＧＣ部４は、プリアンプ部３からの再生信号を所定の振幅に増幅する。ＡＧＣ部４は、増幅した再生信号をＰＬＬ部５へ出力し、ＰＬＬ部５は、再生信号からクロックを検出する。Ａ／Ｄ変換部６は、ＰＬＬ部５によって検出されたクロックをもとに、再生信号をアナログ／デジタル変換する。処理部７は、Ａ／Ｄ変換部６によってアナログ／デジタル変換された再生信号（以下、これもまた「再生信号」という。）に対して、等化処理及び復号処理を実行する。処理部７の詳細は後述する。
【００２７】
図２は、実施の形態１の処理部７の構成図である。処理部７は、線形等化部１１と、非線形等化部１２と、加算部１３と、第１ビタビ復号部１４と、非線形遅延部１５と、非線形等化誤差生成部１６と、非線形収束判定部１７と、第２ビタビ復号部１８と、線形遅延部１９と、線形等化誤差生成部２０とを有する。
【００２８】
図１のＡ／Ｄ変換部６によってビットクロック毎にサンプリングされた再生信号は、線形等化部１１と非線形等化部１２とに送られる。線形等化部１１は、送られてきた再生信号を順次線形等化する。線形等化部１１は、トランスバーサルフィルタにより構成されており、多段タップで再生信号を遅延させるとともに、多段タップからの出力と対応するタップ係数とを乗算し、かつ乗算結果を加算する。線形等化部１１によって得られる加算結果が、上述した「線形等化信号」である。
【００２９】
また、線形等化部１１は、線形等化誤差生成部２０から線形等化用誤差信号３０１を受け取り、線形等化用誤差信号３０１をもとに、複数のタップ係数を導出する。複数のタップ係数の導出には、ＬＭＳ（Ｌｅａｓｔ Ｍｅａｎ Ｓｑｕａｒｅ）アルゴリズムのような適応アルゴリズムが使用される。線形等化部１１は、線形等化信号を、加算部１３と、第２ビタビ復号部１８と、線形遅延部１９とへ出力する。
【００３０】
非線形等化部１２は、線形等化部１１が行う線形等化と並行して、再生信号を順次非線形等化する。非線形等化部１２は、ニューラルネットワークにより構成されている。非線形等化部１２によって得られる非線形等化の結果が、上述した「非線形等化信号」である。また、非線形等化部１２は、非線形等化誤差生成部１６から非線形等化用誤差信号３００を受け取り、非線形等化用誤差信号３００をもとに、ニューラルネットワークにおける複数のタップ係数を導出する。
【００３１】
後述するが、非線形等化用誤差信号３００は、非線形遅延部１５によって遅延した加算部１３からの加算信号と、第１ビタビ復号部１４からの第１仮判定信号３０２との差により生成される。そのため、非線形等化部１２は、第１仮判定信号３０２を教師信号として非線形等化のための係数を導出するといえる。非線形等化部１２は、非線形等化信号を加算部１３へ出力する。
【００３２】
加算部１３は、線形等化部１１からの線形等化信号と、非線形等化部１２からの非線形等化信号とを受け取り、線形等化信号と非線形等化信号とを加算し、それにより加算信号を生成する。加算部１３は、加算信号を、第１ビタビ復号部１４と非線形遅延部１５とへ出力する。
【００３３】
第１ビタビ復号部１４は、加算部１３からの加算信号を受け取り、加算信号に対してビタビ復号を実行する。第１ビタビ復号部１４は、加算信号からブランチメトリックを計算するブランチメトリック演算回路と、ブランチメトリックを１クロック毎に累積加算してパスメトリックを計算するパスメトリック演算回路と、パスメトリックが最小となるデータ系列を最も確からしい候補系列として選択して記憶するパスメモリとを有する。パスメモリは、複数の候補系列を保持しており、パスメトリック演算回路からの選択信号にしたがって候補系列を選択する。選択された候補系列は、データ系列として図示しない再生装置１００の外部に出力される。
【００３４】
また、第１ビタビ復号部１４は、パスメモリに記憶されているデータ系列に対して、パーシャルレスポンス規則にしたがって仮判定を実行することにより、加算信号を順次仮判定する。つまり、第１ビタビ復号部１４は、パスメモリに記憶されている候補系列に対して、所定のビット数を使ってパーシャルレスポンスの仮判定を実行する。具体的に説明すると、第１ビタビ復号部１４は、パーシャルレスポンス等化が正常に行われた場合、所定の入力ビットに対する出力のレベルを仮判定し、入力ビットに対して仮判定したレベルを第１仮判定信号３０２として非線形等化誤差生成部１６へ出力する。なお、第１ビタビ復号部１４は、パスメモリの最終結果に対して仮判定を行ってもよいが、それに限らず、パスメモリの途中の候補系列に対して仮判定を行ってもよい。例えば、パスメモリ長が６４ビットであれば、第１ビタビ復号部１４は、２４ビット目又は３２ビット目の候補系列に対して仮判定を行ってもよい。
【００３５】
非線形遅延部１５は、加算部１３からの加算信号を受け取り、加算信号を遅延させた後、遅延した加算信号を非線形等化誤差生成部１６へ出力する。非線形遅延部１５は、第１ビタビ復号部１４による仮判定のための処理遅延に応じた期間にわたって遅延を実行する。つまり、非線形遅延部１５によって、加算信号が加算部１３から第１ビタビ復号部１４へ至った後に第１ビタビ復号部１４から出力された第１仮判定信号３０２の非線形等化誤差生成部１６への入力タイミングと、加算信号の非線形等化誤差生成部１６への入力タイミングとが合わされる。非線形遅延部１５は、例えば、ビットクロックで駆動されるラッチ回路により構成される。
【００３６】
非線形等化誤差生成部１６は、非線形遅延部１５からの加算信号と、第１ビタビ復号部１４からの第１仮判定信号３０２とを受け取る。上述したように、加算信号と第１仮判定信号３０２との非線形等化誤差生成部１６への入力タイミングは合っている。非線形等化誤差生成部１６は、加算信号と第１仮判定信号３０２との差をもとに、非線形等化用誤差信号３００を生成する。例えば、非線形等化誤差生成部１６は、加算信号から第１仮判定信号３０２を減ずることによって非線形等化用誤差信号３００を生成する。非線形等化誤差生成部１６は、非線形等化用誤差信号３００を、非線形等化部１２と非線形収束判定部１７とへ出力する。
【００３７】
非線形等化部１２は、非線形等化用誤差信号３００をもとに、ニューラルネットワークのタップ係数を更新するが、タップ係数が収束するまでの間、非線形等化部１２の動作は不安定である。そのため、再生装置１００の動作の最初から、第１ビタビ復号部１４が加算信号に対してビタビ復号を実行すると、第１ビタビ復号部１４から出力されるデータ系列が誤る可能性が高くなる。つまり、収束前から加算信号を第１ビタビ復号部１４へ入力することは好ましくない。
【００３８】
そこで、非線形収束判定部１７は、非線形等化部１２における複数のタップ係数が収束したか否かを判定する。具体的に説明すると、非線形収束判定部１７は、非線形等化用誤差信号３００の二乗値を所定の期間にわたって加算することにより積算し、積算値としきい値とを比較し、積算値がしきい値以下になれば、非線形等化部１２におけるタップ係数は収束したと判定する。他方、積算値がしきい値より大きければ、非線形収束判定部１７は、非線形等化部１２におけるタップ係数は収束していないと判定する。非線形収束判定部１７は、非線形等化部１２におけるタップ係数が収束しているか否かを示す判定結果を加算部１３へ出力する。
【００３９】
加算部１３は、非線形収束判定部１７によって非線形等化部１２におけるタップ係数が収束されたと判定されるまでの間、つまりタップ係数が収束していないと判定された場合、加算信号を第１ビタビ復号部１４へ出力せずに、線形等化部１１からの線形等化信号を第１ビタビ復号部１４へ出力する。他方、非線形収束判定部１７によって非線形等化部１２におけるタップ係数が収束されたと判定された後は、加算部１３は、上述したように、加算信号を第１ビタビ復号部１４へ出力する。
【００４０】
つまり、ニューラルネットワークが収束するまでの間は、線形等化信号が第１ビタビ復号部１４へ送られ、ニューラルネットワークが収束した後は、加算信号が第１ビタビ復号部１４へ送られる。これにより、第１ビタビ復号部１４から出力されるデータ系列に対する非線形等化信号による悪影響が低減される。言い替えると、第１ビタビ復号部１４から出力されるデータ系列が誤る可能性が低くなる。なお、加算部１３は、非線形収束判定部１７からの判定結果に関わらず、非線形遅延部１５へは加算信号を出力する。
【００４１】
なお、非線形収束判定部１７は、ニューラルネットワークが収束した後、非線形等化用誤差信号３００の二乗値の総和である積算値がしきい値よりも再び大きくなった場合、非線形等化部１２の複数のタップ係数が発散したと判定する。その場合、非線形収束判定部１７は、その判定結果を非線形等化部１２に出力し、非線形等化部１２は、複数のタップ係数を新たに導出する。なお、非線形等化部１２は、積算値が所定の収束値以下となった場合には複数のタップ係数の更新を停止してもよい。
【００４２】
また、ニューラルネットワークにおける複数のタップ係数を最初から収束値に近い値に設定することができれば、加算部１３は、最初から加算信号を第１ビタビ復号部１４へ出力してよい。また、非線形収束判定部１７は、非線形等化用誤差信号３００の二乗値を所定の期間にわたって加算することにより得られる積算値がしきい値以下になれば、非線形等化部１２におけるタップ係数は収束したと判定するのではなく、判定動作の開始からの所定の時間の経過をもって非線形等化部１２におけるタップ係数は収束したと判定してもよい。
【００４３】
第２ビタビ復号部１８は、線形等化部１１からの線形等化信号を受け取り、第１ビタビ復号部１４と同様にして、線形等化信号を順次仮判定し、第２仮判定信号３０３を線形等化誤差生成部２０へ出力する。すなわち、第２ビタビ復号部１８は、第１ビタビ復号部１４と同様に、ブランチメトリック演算回路と、パスメトリック演算回路と、パスメモリとを有しており、パスメモリに記憶されているデータ系列に対して、パーシャルレスポンス規則にしたがって仮判定を実行することにより、線形等化信号を順次仮判定する。このように、第２ビタビ復号部１８は、第１ビタビ復号部１４と同様に動作する。
【００４４】
線形遅延部１９は、線形等化部１１から線形等化信号を受け取り、線形等化信号を遅延させた後、遅延した線形等化信号を線形等化誤差生成部２０へ出力する。線形遅延部１９は、第２ビタビ復号部１８によって行われる仮判定のための処理遅延に応じた期間にわたって遅延を実行する。つまり、線形遅延部１９によって、線形等化信号が線形等化部１１から第２ビタビ復号部１８へ至った後に第２ビタビ復号部１８から出力された第２仮判定信号３０３の線形等化誤差生成部２０への入力タイミングと、線形等化信号の線形等化誤差生成部２０への入力タイミングとが合わされる。線形遅延部１９は、例えば、ビットクロックで駆動されるラッチ回路により構成される。
【００４５】
線形等化誤差生成部２０は、線形遅延部１９からの線形等化信号と、第２ビタビ復号部１８からの第２仮判定信号３０３とを受け取る。上述したように、線形等化信号と第２仮判定信号３０３との線形等化誤差生成部２０への入力タイミングは合っている。線形等化誤差生成部２０は、線形等化信号と第２仮判定信号３０３との差をもとに、線形等化用誤差信号３０１を生成する。例えば、線形等化誤差生成部２０は、線形等化信号から第２仮判定信号３０３を減ずることによって線形等化用誤差信号３０１を生成する。線形等化誤差生成部２０は、線形等化用誤差信号３０１を線形等化部１１へ出力する。
【００４６】
図３は、線形等化部１１の構成図である。線形等化部１１は、多段タップ５０と、線形処理部５２とを有する。多段タップ５０は、遅延タップ５４と総称される第１遅延タップ５４ａ、第２遅延タップ５４ｂ、第３遅延タップ５４ｃ、及び第Ｎ遅延タップ５４ｎを有する。線形処理部５２は、乗算部５６と総称される第１乗算部５６ａ、第２乗算部５６ｂ、第３乗算部５６ｃ、及び第Ｎ＋１乗算部５６ｎ＋１と、タップ係数導出部５８と、積算部６０とを有する。
【００４７】
多段タップ５０は、複数の遅延タップ５４がシリアルに接続されることによって構成されている。具体的に説明すると、第１遅延タップ５４ａは、再生信号を受け取り、遅延後、再生信号を出力する。第２遅延タップ５４ｂは、第１遅延タップ５４ａからの再生信号を受け取り、遅延後、再生信号を出力する。第３遅延タップ５４ｃから第Ｎ遅延タップ５４ｎも、同様の処理を実行する。遅延タップ５４への入力と出力が多段タップ５０からの出力信号であり、例えば、４個の遅延タップ５４が配置される場合、５個の出力信号が存在する。これらの出力信号は、乗算部５６へ送られる。
【００４８】
乗算部５６は、遅延タップ５４からの出力信号を受け取るとともに、タップ係数導出部５８からのタップ係数を受け取る。タップ係数は、各出力信号に対応づけられて導出されている。乗算部５６は、対応づけられている出力信号とタップ係数とを乗算する。乗算部５６は、各乗算結果を積算部６０へ出力する。積算部６０は、乗算部５６からの乗算結果を次々に加算して加算結果である積算値を算出する。加算結果である積算値が、上述した「線形等化信号」である。
【００４９】
積算部６０は、線形等化信号を線形等化部１１の外部へ出力する。タップ係数導出部５８は、線形等化用誤差信号３０１を受け取り、再生信号がパーシャルレスポンス特性に適合するように、線形等化用誤差信号３０１と、乗算部５６によって得られる乗算結果とを使用して、複数のタップ係数を制御する。なお、タップ係数の導出には、例えばＬＭＳアルゴリズムのような適応アルゴリズムが使用され、それにより、線形等化用誤差信号３０１が小さくなるように制御される。
【００５０】
図４は、非線形等化部１２の構成図である。非線形等化部１２は、多段タップ７０と、非線形処理部７２とを有する。多段タップ７０は、遅延タップ７４と総称される第１遅延タップ７４ａ、第２遅延タップ７４ｂ、及び第Ｎ遅延タップ７４ｎを有する。非線形処理部７２は、乗算部７６と、積算部７８と、関数演算部８０と、乗算部８２と、積算部８４と、関数演算部８６と、タップ係数導出部８８とを有する。
【００５１】
乗算部７６は、第１１乗算部７６ａａと、第１２乗算部７６ａｂと、第１Ｍ乗算部７６ａｍと、第２１乗算部７６ｂａと、第２２乗算部７６ｂｂと、第２Ｍ乗算部７６ｂｍと、第（Ｎ＋１）１乗算部７６（ｎ＋１）ａと、第（Ｎ＋１）２乗算部７６（ｎ＋１）ｂと、第（Ｎ＋１）Ｍ乗算部７６（ｎ＋１）ｍとを有する。積算部７８は、第１積算部７８ａと、第２積算部７８ｂと、第Ｍ積算部７８ｍとを有する。関数演算部８０は、第１関数演算部８０ａと、第２関数演算部８０ｂと、第Ｍ関数演算部８０ｍとを有する。乗算部８２は、第１乗算部８２ａと、第２乗算部８２ｂと、第Ｍ乗算部８２ｍとを有する。
【００５２】
非線形等化部１２は、図４に示すように、３層パーセプトロン型のニューラルネットワークにより構成されている。入力層が多段タップ７０に相当し、隠れ層が関数演算部８０に相当し、出力層が関数演算部８６に相当する。
【００５３】
多段タップ７０は、複数の遅延タップ７４がシリアルに接続されることによって構成されている。具体的に説明すると、第１遅延タップ７４ａは、再生信号を受け取り、遅延後、再生信号を出力する。第２遅延タップ７４ｂは、第１遅延タップ７４ａからの再生信号を受け取り、遅延後、再生信号を出力する。第Ｎ遅延タップ７４ｎも、同様の処理を実行する。遅延タップ７４への入力と出力が多段タップ７０からの出力信号である。これらの出力信号は、乗算部７６へ送られる。
【００５４】
乗算部７６は、多段タップ７０からの出力信号と、タップ係数導出部８８からのタップ係数とを乗算する。具体的に説明すると、第ＩＪ乗算部７６ｉｊは、多段タップ７０の先頭からｉ番目の出力信号Ｓ（ｉ）と、タップ係数Ｗ１（ｉ，ｊ）とを乗算し、それにより乗算結果Ｕ（ｉ，ｊ）を生成する。積算部７８は、乗算部７６によって得られた乗算結果を次々に加算する。具体的に説明すると、第Ｊ積算部７８ｊは、乗算結果Ｕ（１，ｊ）、Ｕ（２，ｊ）、Ｕ（３，ｊ）、・・・、及びＵ（ｎ＋１，ｊ）を加算し、それにより積算結果Ｖ（ｊ）を生成する。関数演算部８０は、積算部７８によって得られた積算結果Ｖ（ｊ）を次の（式１）のシグモイド関数のｘに代入して演算する。
【００５５】
ｆ（ｘ）＝（１−ｅｘｐ（−αｘ））/（１＋ｅｘｐ（−αｘ））…（式１）
関数演算部８０によって得られた演算結果が、隠れ層からの出力に相当する。
【００５６】
乗算部８２は、関数演算部８０によって得られた演算結果とタップ係数導出部８８からのタップ係数とを乗算する。具体的に説明すると、第Ｊ乗算部８２ｊは、第Ｊ関数演算部８０ｊによって得られた演算結果Ｘ（ｊ）と、タップ係数Ｗ２（ｊ）とを乗算し、それにより乗算結果Ｙ（ｊ）を生成する。積算部８４は、乗算部８２によって得られた乗算結果を次々に加算する。積算部８４は、全ての乗算部８２によって得られた乗算結果を加算し、それにより積算結果Ｚを生成する。関数演算部８６は、積算部８４によって得られた積算結果Ｚを（式１）のシグモイド関数のｘに代入して演算する。関数演算部８６によって得られた演算結果が、出力層からの出力に相当し、上述した「非線形等化信号」である。
【００５７】
タップ係数導出部８８は、乗算部７６及び乗算部８２によって使用されるタップ係数Ｗ１（ｉ，ｊ）及びタップ係数Ｗ２（ｊ）を導出する。なお、Ｗ１（ｉ，ｊ）及びＷ２（ｊ）の初期値として、ランダムな値や収束後に近い値が設定される。また、タップ係数導出部８８は、図３のタップ係数導出部５８と同様にＬＭＳアルゴリズムによって、Ｗ１（ｉ，ｊ）及びＷ２（ｊ）を更新する。Ｗ１（ｉ，ｊ）及びＷ２（ｊ）の学習は、バックプロパゲーションによって行われる。非線形等化用誤差信号３００の二乗値は、次の（式２）により示される。
【００５８】
Ｅ＝（Ａ−Ｄ）２…（式２）
Ａは、線形等化信号と非線形等化信号との和（加算信号）に相当し、Ｄは、第１仮判定信号３０２に相当する。つまり、（Ａ−Ｄ）は、非線形等化用誤差信号３００に相当する。タップ係数導出部８８は、Ｅが最小となるように、Ｗ１（ｉ，ｊ）及びＷ２（ｊ）を制御する。出力層でのバックプロパゲーションの結果は次の（式３）により示される。
【００５９】
（∂Ｅ）／（∂Ｙ（ｊ）)＝ｆ’（Ｙ（ｊ））×２（Ａ−Ｄ）…（式３）
タップ係数導出部８８は、タップ係数Ｗ２（ｊ）を次の（式４）ように更新する。
【００６０】
Ｗ２（ｊ）＝Ｗ２（ｊ）ｏｌｄ−ε×（∂Ｅ）／（∂Ｗ２（ｊ））…（式４）
Ｗ２（ｊ）ｏｌｄは、一つ前のタイミングにおけるタップ係数Ｗ２（ｊ）を示す。他方、隠れ層でのバックプロパゲーションは次の（式５）ように示される。
【００６１】
（∂Ｅ）／（∂Ｕ（ｉ，ｊ））＝
ｆ’（Ｕ（ｉ，ｊ））×（∂Ｅ）／（∂Ｙ（ｊ））×Ｗ２（ｊ）…（式５）
タップ係数導出部８８は、タップ係数Ｗ１（ｉ，ｊ）を次の（式６）ように更新する。
【００６２】
Ｗ１（ｉ，ｊ）＝
Ｗ１（ｉ，ｊ）ｏｌｄ−ε×（∂Ｅ）／（∂Ｗ１（ｉ，ｊ））…（式６）
Ｗ１（ｉ，ｊ）ｏｌｄは、一つ前のタイミングにおけるタップ係数Ｗ１（ｉ，ｊ）を示す。
【００６３】
図５は、第１ビタビ復号部１４の構成図である。第１ビタビ復号部１４は、ブランチメトリック演算部９０と、パスメモリ部９２と、多数決部９４と、特定部９６とを有する。ブランチメトリック演算部９０は、加算部１３からの線形等化信号又は加算信号（以下、「加算信号」と総称する。）をもとに、ブランチメトリック演算及びパスメトリック演算を実行する。そのため、ブランチメトリック演算部９０には、上述したブランチメトリック演算回路とパスメトリック演算回路とが含まれる。上述したように、本実施の形態では、パーシャルレスポンス方式が適用されている。そこで、第１ビタビ復号部１４の構成を説明する前に、パーシャルレスポンス方式における状態遷移を説明する。
【００６４】
図６は、第１ビタビ復号部１４がパーシャルレスポンス（１，２，２，２，１）に対応する場合の状態遷移を示す図である。パーシャルレスポンス（１，２，２，２，１）では、振幅が±４の範囲に収まる。４ビットを１個の組合せとすれば、組合せに含まれる値に応じて、Ｓ０からＳ９までの１０状態が規定されている。また、次に入力されるビット値に応じて図６に示すように、状態が遷移する。例えば、状態Ｓ０にビット値「１」が入力されると、状態Ｓ１へ遷移する。図６において、状態間を結ぶ矢印に「ｘ／ｙ」の値が示されているが、ｘは、入力されるビット値を示し、ｙは、もとの状態に新たなビット値が加わった５ビットに対する仮判定値を示す。
【００６５】
図７は、第１ビタビ復号部１４がパーシャルレスポンス（１，２，２，２，１）に対応する場合の状態遷移を示す。図７は、連続した２個のタイミングでの状態を示しており、各状態は、図６と同様である。
【００６６】
図８は、ブランチメトリック演算部９０の構成図である。ブランチメトリック演算部９０は、加算部１１０と、二乗回路１１２と、ＡＣＳ（Ａｄｄ Ｃｏｍｐａｒｅ Ｓｅｌｅｃｔ）回路１１４と、加算部１１６とを有する。
【００６７】
加算部１１０は、第１加算部１１０ａと、第２加算部１１０ｂと、第３加算部１１０ｃと、第４加算部１１０ｄと、第５加算部１１０ｅと、第６加算部１１０ｆと、第７加算部１１０ｇと、第８加算部１１０ｈと、第９加算部１１０ｉと、第１０加算部１１０ｊと、第１１加算部１１０ｋと、第１２加算部１１０ｌと、第１３加算部１１０ｍと、第１４加算部１１０ｎと、第１５加算部１１０ｏと、第１６加算部１１０ｐとを有する。
【００６８】
二乗回路１１２は、第１二乗回路１１２ａと、第２二乗回路１１２ｂと、第３二乗回路１１２ｃと、第４二乗回路１１２ｄと、第５二乗回路１１２ｅと、第６二乗回路１１２ｆと、第７二乗回路１１２ｇと、第８二乗回路１１２ｈと、第９二乗回路１１２ｉと、第１０二乗回路１１２ｊと、第１１二乗回路１１２ｋと、第１２二乗回路１１２ｌと、第１３二乗回路１１２ｍと、第１４二乗回路１１２ｎと、第１５二乗回路１１２ｏと、第１６二乗回路１１２ｐとを有する。
【００６９】
ＡＣＳ回路１１４は、第１ＡＣＳ回路１１４ａと、第２ＡＣＳ回路１１４ｂと、第３ＡＣＳ回路１１４ｃと、第４ＡＣＳ回路１１４ｄと、第５ＡＣＳ回路１１４ｅと、第６ＡＣＳ回路１１４ｆとを有する。加算部１１６は、第１加算部１１６ａと、第２加算部１１６ｂと、第３加算部１１６ｃと、第４加算部１１６ｄとを有する。
【００７０】
加算部１１０は、加算信号から所定の目標値を減じる。二乗回路１１２は、加算部１１０によって得られた減算結果の二乗値を算出する。ＡＣＳ回路１１４は、二乗回路１１２によって得られた二乗値に対して、加算、比較、及び選択によるメトリック演算を実行する。また、ＡＣＳ回路１１４は、メトリック演算の結果として、第０選択信号ＳＥＬ０、第１選択信号ＳＥＬ１、第２選択信号ＳＥＬ２、第７選択信号ＳＥＬ７、第８選択信号ＳＥＬ８、及び第９選択信号ＳＥＬ９をパスメモリ部９２へ出力する。以下では、第０選択信号ＳＥＬ０、第１選択信号ＳＥＬ１、第２選択信号ＳＥＬ２、第７選択信号ＳＥＬ７、第８選択信号ＳＥＬ８、及び第９選択信号ＳＥＬ９を、選択信号ＳＥＬと総称する。また、パーシャルレスポンス特性からＡＣＳ回路１１４へ入力されない二乗値も存在する。加算部１１６は、そのような二乗値を加算する。図５に戻る。
【００７１】
パスメモリ部９２は、ブランチメトリック演算部９０から選択信号ＳＥＬを受け取り、選択信号ＳＥＬに応じたパスを記憶する。図９は、パスメモリ部９２の構成図である。パスメモリ部９２は、メモリ１２０と、選択部１２２と、多数決部１２４とを有する。
【００７２】
メモリ１２０は、第１１メモリ１２０ａａ〜第３０メモリ１２０ｂｊと、第（Ｌ＋１）１メモリ１２０（ｌ＋１）ａ〜第（Ｌ＋１）１０メモリ１２０（ｌ＋１）ｊとを有する。
【００７３】
選択部１２２は、第１１選択部１２２ａａ〜第１６選択部１２２ａｆと、第Ｌ１選択部１２２ｌａ〜第Ｌ６選択部１２２ｌｆとを有する。
【００７４】
実施の形態１では、Ｌ＋１のメモリ１２０によって１個のパスが記憶され、かつ図６及び図７に示す１０種類の状態のそれぞれに対応するように、１０種類のパスが記憶される。選択部１２２は、選択信号ＳＥＬに応じて、いずれかのパスを選択する。選択されたパスが、生き残りパスに相当する。多数決部１２４は、第（Ｌ＋１）１メモリ１２０（ｌ＋１）ａから第（Ｌ＋１）１０メモリ１２０（ｌ＋１）ｊのそれぞれに記憶されたビット値を受け取り、多数決を実行する。多数決によって選択されたビット値が、復号結果に相当する。多数決部１２４は、復号結果を再生装置１００の外部へ出力する。なお、パスの途中のメモリ１２０に記憶されたビット値がビット信号３０４として多数決部９４へ出力される。ビット信号３０４には、１０種類のパスのうち、同一のタイミングに対応した１０のビット値が含まれる。図５に戻る。
【００７５】
多数決部９４は、ビット信号３０４を受け取り、ビット信号３０４に含まれた１０のビット値に対して多数決を実行する。多数決部９４は、多数決によって選択したビット値（以下、「選択値」という。）を特定部９６へ出力する。特定部９６は、多数決部９４からの選択値を受け取り、ラッチにより選択値を保持する。特定部９６は、過去の選択値を含めて、５個のタイミングに対応した選択値から１個の組合せを選択する。なお、特定部９６に新たな選択値が入力されると、組合せの中から最も過去の選択値が除外されることにより、組合せが更新される。
【００７６】
図１０は、特定部９６に記憶されたテーブルのデータ構造を示す図である。図１０に示すように、特定部９６に記憶されたテーブルのデータ構造は、メモリ値欄２００と、ｂ（ｋ）欄２０２と、ｂ（ｋ−１）欄２０４と、ｂ（ｋ−２）欄２０６と、ｂ（ｋ−３）欄２０８と、ｂ（ｋ−４）欄２１０と、仮判定出力欄２１２とを含む。ｂ（ｋ）は、最も新しく入力された選択値に相当し、ｂ（ｋ−１）は、一つ前のタイミングに入力された選択値に相当し、ｂ（ｋ−４）は、四つ前のタイミングに入力された選択値に相当する。上述したように、これらはラッチにより保持される。
【００７７】
ｂ（ｋ）欄２０２からｂ（ｋ−４）欄２１０には、ラッチに保持された選択値が取り得る値の組合せが示されている。メモリ値欄２００には、取り得る値に対応したメモリ値が示され、仮判定出力欄２１２には、取り得る値に対応した仮判定値が示されている。例えば、パスメモリの内容が「０００００」であれば、それには仮判定値「−４」が対応づけられており、パスメモリの内容が「００００１」であれば、それには仮判定値「−３」が対応づけられている。図５に戻る。特定部９６は、図１０に示すテーブルを参照しながら、組合せに対応した仮判定値を特定する。特定部９６は、仮判定値を第１仮判定信号３０２として非線形等化誤差生成部１６へ出力する。
【００７８】
なお、図５から図９を用いて第１ビタビ復号部１４を説明したが、第２ビタビ復号部１８は、第１ビタビ復号部１４と同様に構成されている。
【００７９】
次に、再生装置１００の動作を説明する。図１１は、加算部１３による信号の出力手順を示すフローチャートである。非線形収束判定部１７は、非線形等化誤差生成部１６から非線形等化用誤差信号３００を受け取り、非線形等化用誤差信号３００の大きさを導出する。非線形等化用誤差信号３００の大きさがしきい値以内に収束していなければ（Ｓ１０でＮｏ）、加算部１３は、線形等化信号を第１ビタビ復号部１４に出力する（Ｓ１２）。他方、非線形等化用誤差信号３００の大きさがしきい値以内に収束していれば（Ｓ１０でＹｅｓ）、加算部１３は、加算信号を第１ビタビ復号部１４に出力する（Ｓ１４）。
【００８０】
図１２は、非線形等化部１２による係数の導出手順を示すフローチャートである。非線形収束判定部１７は、非線形等化用誤差信号３００の大きさが収束した後も、継続して非線形等化用誤差信号３００の大きさを導出する。非線形等化用誤差信号３００の大きさがしきい値よりも大きくなった場合（Ｓ４０でＹｅｓ）、非線形等化部１２は新たにタップ係数を導出する（Ｓ４２）。大きさがしきい値よりも大きくならなければ（Ｓ４０でＮｏ）、処理は終了する。
【００８１】
図１３は、従来及び再生装置１００による出力信号のヒストグラムを示す図である。図１３（ａ）は、従来の線形等化回路により等化した信号のヒストグラムを示す。このときのビットエラーレートは、１．１×１０−２である。他方、図１３（ｂ）は、再生装置１００により等化した信号のヒストグラムを示す。このときの目標値は、上述したように、パーシャルレスポンス（１，２，２，２，１）の９値としている。また、このときのビットエラーレートは、１．５×１０−４である。従来の線形等化回路における特性の不良は、波形に非線形成分が含まれているので、等化目標値への収束が不充分であるためであると推定される。
【００８２】
上述したように、実施の形態１の再生装置１００は、線形等化と非線形等化とを並列に実行して線形等化信号と非線形等化信号とを加算し、加算信号を仮判定した結果を教師信号とするので、トレーニング信号を使用することなく、非線形等化のための係数を導出してできる。したがって、再生装置１００は、トレーニング信号を使用することなく非線形等化を実行でき、記録密度の向上や記録パワー変動等によって生じる再生信号の非線形歪をトレーニング信号を用いることなく低減できる。
【００８３】
また、再生装置１００は、ニューラルネットワークを用いた非線形透化の教師信号とは別の等化目標値をもとに線形等化のためのタップ係数を導出して線形等化を実行するので、再生信号の線形等化及び非線形等化の発散を防止することができる。
【００８４】
更に、再生装置１００は、パーシャルレスポンス規則にしたがって仮判定を実行するので、パーシャルレスポンス処理に対応できる。また、再生装置１００では、非線形等化のための係数が収束されるまで、非線形等化信号を含む加算信号が第１ビタビ復号部１４へ出力されないので、第１仮判定信号３０２の精度の悪化を抑制できるとともに、処理の初期段階であっても、等化処理の精度の悪化を抑制できる。
【００８５】
（実施の形態２）
次に、実施の形態２の再生装置を図１４を用いて説明する。実施の形態１と実施の形態２とは、処理部７の構成のみが異なる。したがって、実施の形態２では、実施の形態１との相違点のみを説明する。
【００８６】
図１４は、実施の形態２の再生装置を構成する処理部７の構成図である。実施の形態２の処理部７は、図１４に示すように、実施の形態１の処理部７が有する構成要件に加えて、加算用遅延部２１を有する。加算用遅延部２１は、線形等化部１１によって得られた線形等化信号を、非線形等化部１２によって行われる非線形等化のための処理遅延に応じた期間にわたって遅延させる。
【００８７】
また、実施の形態２では、非線形等化部１２は、再生信号ではなく線形等化部１１によって得られた線形等化信号を非線形等化する。更に、加算部１３は、加算用遅延部２１から線形等化部１１によって得られた線形等化信号と、非線形等化部１２によって得られた非線形等化信号とを受け取り、線形等化信号と非線形等化信号とを加算し、それにより加算信号を生成する。なお、加算用遅延部２１により、線形等化信号と非線形等化信号との加算部１３への入力タイミングは合っている。
【００８８】
実施の形態２の再生装置においても、非線形等化部１２は、第１ビタビ復号部１４によって得られた第１仮判定信号３０２に基づく教師信号をもとに、非線形等化のためのタップ係数を導出して非線形等化を実行する。これにより、本実施の形態の非線形等化部１２は、再生信号の非線形歪をトレーニング信号を用いることなく低減することができる。
【００８９】
また、線形等化部１１は、教師信号とは別の、第２ビタビ復号部１８によって得られた第２仮判定信号３０３に基づく等化目標値をもとに、線形等化のためのタップ係数を導出して線形等化を実行する。これにより、実施の形態２の再生装置においても、再生信号の線形等化及び非線形等化の発散を防止することができる。すなわち、実施の形態２の再生装置は、性能低下を来すことなく安定した状態で等化処理を行うことができる。更に言うと、実施の形態２の再生装置は、実施の形態１の再生装置１００よりも、線形等化及び非線形等化が収束するまでの時間を短くすることができるとともに、線形等化及び非線形等化の精度を高めることができる。
【００９０】
なお、実施の形態２の再生装置による出力信号のヒストグラムは、図１３（ｂ）に示すヒストグラムとほぼ同様であった。すなわち、実施の形態２の再生装置による出力信号のヒストグラムは、実施の形態１の再生装置１００による出力信号のヒストグラムとほぼ同様であった。ビットエラーレートは、従来は１．１×１０−２であったのに対し、実施の形態２の再生装置では１．６×１０−４であって、実施の形態１と同様に従来から大きく改善された。実施の形態１と実施の形態２の等化結果の差が小さいのは、実施の形態１の再生装置１００も実施の形態２の再生装置も、波形歪の大半を占める線形歪を同一の構成により補償しているからであると推定される。
【００９１】
（実施の形態３）
次に、実施の形態３の再生装置を図１５を用いて説明する。図１５は、実施の形態３の再生装置を構成する処理部７の構成図である。実施の形態１実施の形態３とでは、処理部７の線形等化部１１、非線形収束判定部１７、第２ビタビ復号部１８、線形遅延部１９、及び線形等化誤差生成部２０の動作のみが異なる。したがって、実施の形態３では、実施の形態１との相違点のみを説明する。
【００９２】
実施の形態３では、非線形収束判定部１７は、非線形等化部１２におけるタップ係数が収束したと判定した場合、その旨を示す非線形収束判定結果３０５を、線形等化部１１、第２ビタビ復号部１８、線形遅延部１９、及び線形等化誤差生成部２０へ出力する。線形等化部１１は、非線形収束判定結果３０５を受け取ると、線形等化のためのタップ係数の更新を停止し、以後、停止直前のタップ係数を固定値として用いて線形等化を実行する。これは、非線形等化部１２における非線形等化のためのタップ係数が収束すると、線形等化部１１における線形等化のためのタップ係数も収束していると推定されるからである。
【００９３】
また、第２ビタビ復号部１８、線形遅延部１９、及び線形等化誤差生成部２０は、非線形収束判定結果３０５を受け取ると、処理を停止する。これにより、実施の形態３の再生装置により消費される電力は、実施の形態１の再生装置１００により消費される電力より少なくなる。また、実施の形態３の再生装置１００は、実施の形態１の再生装置１００より、線形等化及び非線形等化を安定して行うことができる。
【００９４】
なお、図１４を用いて説明した実施の形態２の再生装置の処理部７においても、非線形収束判定部１７は、非線形等化部１２におけるタップ係数が収束したと判定した場合、その旨を示す非線形収束判定結果を、線形等化部１１、第２ビタビ復号部１８、線形遅延部１９、及び線形等化誤差生成部２０へ出力してもよい。その場合、実施の形態２の処理部７における線形等化部１１、第２ビタビ復号部１８、線形遅延部１９、及び線形等化誤差生成部２０それぞれは、図１５を用いて説明した線形等化部１１、第２ビタビ復号部１８、線形遅延部１９、及び線形等化誤差生成部２０それぞれと同様に動作する。
【００９５】
また、再生装置は、非線形収束判定部１７によって非線形等化部１２におけるタップ係数が収束したと判定された場合、第２ビタビ復号部１８、線形遅延部１９、及び線形等化誤差生成部２０の処理を停止させるスイッチを有していてもよい。
【００９６】
（実施の形態４）
次に、実施の形態４の再生装置を図１６を用いて説明する。図１６は、実施の形態４の再生装置を構成する処理部７の構成図である。実施の形態１と実施の形態４とでは、処理部７の構成のみが異なる。したがって、実施の形態４では、実施の形態１との相違点のみを説明する。
【００９７】
実施の形態４の処理部７は、図１６に示すように、実施の形態１の処理部７が有する構成要件に加えて、線形収束判定部２２を有する。線形収束判定部２２は、線形等化部１１における複数のタップ係数が収束したか否かを判定する。具体的に説明すると、線形収束判定部２２は、線形等化用誤差信号３０１の二乗値を所定の期間にわたって加算することにより積算し、積算値としきい値とを比較し、積算値がしきい値以下になれば、線形等化部１１におけるタップ係数は収束したと判定する。他方、積算値がしきい値より大きければ、線形収束判定部２２は、線形等化部１１におけるタップ係数は収束していないと判定する。線形収束判定部２２は、線形等化部１１におけるタップ係数が収束した場合、その旨を示す線形収束判定結果３０６を、第１ビタビ復号部１４、非線形遅延部１５、非線形等化誤差生成部１６、及び非線形収束判定部１７へ出力する。
【００９８】
第１ビタビ復号部１４は、線形収束判定結果３０６を受け取った後に、すなわち線形等化部１１における線形等化のための複数のタップ係数が収束した後に、仮判定を開始する。また、非線形遅延部１５、非線形等化誤差生成部１６、及び非線形収束判定部１７は、線形収束判定結果３０６を受け取った後に、処理を開始する。これにより、非線形等化のためのタップ係数の発散を回避する可能性を高めることができる。また、実施の形態４の再生装置により消費される電力を、実施の形態１の再生装置１００により消費される電力より少なくすることができる。
【００９９】
なお、加算部１３は、線形等化部１１における線形等化のための複数のタップ係数が収束するまで、線形等化部１１からの線形等化信号を第１ビタビ復号部１４へ出力し、線形等化部１１における複数のタップ係数が収束した後、加算信号を出力する。また、第１ビタビ復号部１４は、線形等化部１１における複数のタップ係数が収束した後に仮判定を開始するが、仮判定を実行するかしないかに関わらず、加算部１３から線形等化信号又は加算信号を受け取ると、受け取った信号に対してビタビ復号を実行する。
【０１００】
また、線形収束判定部２２は、図１４を用いて説明した実施の形態２の再生装置の処理部７においても設けられてもよい。その場合、実施の形態２の線形収束判定部２２、非線形遅延部１５、非線形等化誤差生成部１６、及び非線形収束判定部１７は、図１６を用いて説明したように動作する。
【０１０１】
また、再生装置は、線形収束判定部２２によって線形等化部１１におけるタップ係数が収束したと判定された後に非線形遅延部１５、非線形等化誤差生成部１６、及び非線形収束判定部１７の処理を開始させるスイッチを有していてもよい。
【０１０２】
（実施の形態５）
次に、実施の形態５の再生装置を図１７を用いて説明する。実施の形態５の再生装置は、上述した実施の形態１から実施の形態４の再生装置と同様の装置であって、線形等化部１１と非線形等化部１２とを含む処理部７を有する。線形等化部１１及び非線形等化部１２はいずれも多段タップを有しており、実施の形態５では、回路規模の増大を抑制するために、線形等化部１１の多段タップと非線形等化部１２の多段タップとが共通化されている。その点のみが実施の形態５と実施の形態１から実施の形態４との相違点である。以下ではその相違点を中心に説明する。
【０１０３】
図１７は、実施の形態５の等化処理部３０の構成図である。等化処理部３０は、線形処理部５２と、非線形処理部７２と、多段タップ１３０とを有する。線形等化部１１は、線形処理部５２と多段タップ１３０とにより構成されている。非線形等化部１２は、非線形処理部７２と多段タップ１３０とにより構成されている。線形処理部５２は図３を用いて説明し、非線形処理部７２は図４を用いて説明したので、実施の形態５では、それらの説明を省略する。
【０１０４】
多段タップ１３０は、遅延タップ１３２と総称される第１遅延タップ１３２ａと、第２遅延タップ１３２ｂと、第３遅延タップ１３２ｃと、第Ｎ遅延タップ１３２ｎとを有する。多段タップ１３０は、図３の線形等化部１１に含まれる多段タップ５０、及び図４の非線形等化部１２に含まれる多段タップ７０と同様に構成されており、複数の遅延タップ１３２がシリアルに接続されている。また、図１７に示すように、多段タップ１３０は、線形等化部１１と非線形等化部１２とにおいて共通化されている。多段タップ１３０からの出力は、線形処理部５２へ出力されるとともに非線形処理部７２へも出力される。
【０１０５】
上述したように、実施の形態５では、線形等化部１１と非線形等化部１２とにおいて多段タップが共通化されるので、回路規模の増大を抑制できるとともに、線形等化及び非線形等化の精度の悪化を抑制できる。
【０１０６】
なお、上述した各実施の形態の再生装置の各構成要件は、例えば、コンピュータのＣＰＵ及びメモリ等のハードウエアと、ソフトウエア（プログラム）とが協働することによって実現される。しかしながら、再生装置の各構成要件は、専用のハードウエアによって実現されてもよく、実現手段は限定されない。
【０１０７】
また、上述した実施の形態において、第１ビタビ復号部１４は、本発明の等化器の第１仮判定部の一例であり、第２ビタビ復号部１８は、本発明の等化器の第２仮判定部の一例である。
【符号の説明】
【０１０８】
１００ 再生装置、 １ 光ディスク駆動部、 ２ 光ピックアップ、 ３ プリアンプ部、 ４ ＡＧＣ部、 ５ ＰＬＬ部、 ６ Ａ／Ｄ変換部、 ７ 処理部、 １１ 線形等化部、 １２ 非線形等化部、 １３ 加算部、 １４ 第１ビタビ復号部、 １５ 非線形遅延部、 １６ 非線形等化誤差生成部、 １７ 非線形収束判定部、 １８ 第２ビタビ復号部、 １９ 線形遅延部、 ２０ 線形等化誤差生成部。
【特許請求の範囲】
【請求項１】
処理対象の信号を線形等化する線形等化部と、
前記処理対象の信号を非線形等化する非線形等化部と、
前記線形等化部によって線形等化された信号と、前記非線形等化部によって非線形等化された信号とを加算する加算部と、
前記加算部によって得られた信号を仮判定する第１仮判定部と、
前記線形等化部によって線形等化された信号を仮判定する第２仮判定部とを備え、
前記非線形等化部は、前記第１仮判定部によって仮判定された信号を教師信号として、非線形等化のための係数を導出し、
前記線形等化部は、前記第２仮判定部によって仮判定された信号を等化目標値として、線形等化のための係数を導出する
等化器。
【請求項２】
処理対象の信号を線形等化する線形等化部と、
前記線形等化部によって線形等化された信号を非線形等化する非線形等化部と、
前記線形等化部によって線形等化された信号と、前記非線形等化部によって非線形等化された信号とを加算する加算部と、
前記加算部によって得られた信号を仮判定する第１仮判定部と、
前記線形等化部によって線形等化された信号を仮判定する第２仮判定部とを備え、
前記非線形等化部は、前記第１仮判定部によって仮判定された信号を教師信号として、非線形等化のための係数を導出し、
前記線形等化部は、前記第２仮判定部によって仮判定された信号を等化目標値として、線形等化のための係数を導出する
等化器。
【請求項３】
前記線形等化部及び前記非線形等化部は、多段タップを有し、
前記線形等化部の多段タップと、前記非線形等化部の多段タップとは、共通化されている
請求項１又は２に記載の等化器。
【請求項４】
更に、前記非線形等化部によって導出される係数が収束したか否かを判定する非線形収束判定部を備え、
前記第１仮判定部は、前記非線形収束判定部によって収束が判定されるまで、前記線形等化部によって線形等化された信号を仮判定し、前記非線形収束判定部によって収束が判定された後、前記加算部によって得られた信号を仮判定する
請求項１又は２に記載の等化器。
【請求項５】
更に、前記非線形等化部によって導出される係数が収束したか否かを判定する非線形収束判定部を備え、
前記線形等化部は、前記非線形収束判定部によって収束が判定された後、線形等化のための係数の更新を停止し、
前記第２仮判定部は、前記非線形収束判定部によって収束が判定された後、処理を停止する
請求項１又は２に記載の等化器。
【請求項６】
更に、前記線形等化部によって導出される係数が収束したか否かを判定する線形収束判定部を備え、
前記非線形等化部及び前記第１仮判定部は、前記線形収束判定部によって収束が判定された後に、処理を開始する
請求項１又は２に記載の等化器。
【請求項７】
処理対象の信号を線形等化するステップと、
前記処理対象の信号を非線形等化するステップと、
線形等化した信号と非線形等化した信号とを加算するステップと、
加算によって得た信号を仮判定するステップと、
線形等化した信号を仮判定するステップとを含み、
非線形等化を実行するステップでは、加算によって得た信号を仮判定した信号を教師信号として、非線形等化のための係数を導出し、
線形等化を実行するステップでは、線形等化した信号を仮判定した信号を等化目標値として、線形等化のための係数を導出する
等化方法。
【請求項８】
処理対象の信号を線形等化するステップと、
線形等化した信号を非線形等化するステップと、
線形等化した信号と非線形等化した信号とを加算するステップと、
加算によって得た信号を仮判定するステップと、
線形等化した信号を仮判定するステップとを含み、
非線形等化を実行するステップでは、加算によって得た信号を仮判定した信号を教師信号として、非線形等化のための係数を導出し、
線形等化を実行するステップでは、線形等化した信号を仮判定した信号を等化目標値として、線形等化のための係数を導出する
等化方法。
【請求項９】
処理対象の信号を線形等化するステップと、
前記処理対象の信号を非線形等化するステップと、
線形等化した信号と非線形等化した信号とを加算するステップと、
加算によって得た信号を仮判定するステップと、
線形等化した信号を仮判定するステップとを含み、
非線形等化を実行するステップでは、加算によって得た信号を仮判定した信号を教師信号として、非線形等化のための係数を導出し、
線形等化を実行するステップでは、線形等化した信号を仮判定した信号を等化目標値として、線形等化のための係数を導出する
ことをコンピュータに実行させるためのプログラム。
【請求項１０】
処理対象の信号を線形等化するステップと、
線形等化した信号を非線形等化するステップと、
線形等化した信号と非線形等化した信号とを加算するステップと、
加算によって得た信号を仮判定するステップと、
線形等化した信号を仮判定するステップとを含み、
非線形等化を実行するステップでは、加算によって得た信号を仮判定した信号を教師信号として、非線形等化のための係数を導出し、
線形等化を実行するステップでは、線形等化した信号を仮判定した信号を等化目標値として、線形等化のための係数を導出する
ことをコンピュータに実行させるためのプログラム。
【請求項１】
処理対象の信号を線形等化する線形等化部と、
前記処理対象の信号を非線形等化する非線形等化部と、
前記線形等化部によって線形等化された信号と、前記非線形等化部によって非線形等化された信号とを加算する加算部と、
前記加算部によって得られた信号を仮判定する第１仮判定部と、
前記線形等化部によって線形等化された信号を仮判定する第２仮判定部とを備え、
前記非線形等化部は、前記第１仮判定部によって仮判定された信号を教師信号として、非線形等化のための係数を導出し、
前記線形等化部は、前記第２仮判定部によって仮判定された信号を等化目標値として、線形等化のための係数を導出する
等化器。
【請求項２】
処理対象の信号を線形等化する線形等化部と、
前記線形等化部によって線形等化された信号を非線形等化する非線形等化部と、
前記線形等化部によって線形等化された信号と、前記非線形等化部によって非線形等化された信号とを加算する加算部と、
前記加算部によって得られた信号を仮判定する第１仮判定部と、
前記線形等化部によって線形等化された信号を仮判定する第２仮判定部とを備え、
前記非線形等化部は、前記第１仮判定部によって仮判定された信号を教師信号として、非線形等化のための係数を導出し、
前記線形等化部は、前記第２仮判定部によって仮判定された信号を等化目標値として、線形等化のための係数を導出する
等化器。
【請求項３】
前記線形等化部及び前記非線形等化部は、多段タップを有し、
前記線形等化部の多段タップと、前記非線形等化部の多段タップとは、共通化されている
請求項１又は２に記載の等化器。
【請求項４】
更に、前記非線形等化部によって導出される係数が収束したか否かを判定する非線形収束判定部を備え、
前記第１仮判定部は、前記非線形収束判定部によって収束が判定されるまで、前記線形等化部によって線形等化された信号を仮判定し、前記非線形収束判定部によって収束が判定された後、前記加算部によって得られた信号を仮判定する
請求項１又は２に記載の等化器。
【請求項５】
更に、前記非線形等化部によって導出される係数が収束したか否かを判定する非線形収束判定部を備え、
前記線形等化部は、前記非線形収束判定部によって収束が判定された後、線形等化のための係数の更新を停止し、
前記第２仮判定部は、前記非線形収束判定部によって収束が判定された後、処理を停止する
請求項１又は２に記載の等化器。
【請求項６】
更に、前記線形等化部によって導出される係数が収束したか否かを判定する線形収束判定部を備え、
前記非線形等化部及び前記第１仮判定部は、前記線形収束判定部によって収束が判定された後に、処理を開始する
請求項１又は２に記載の等化器。
【請求項７】
処理対象の信号を線形等化するステップと、
前記処理対象の信号を非線形等化するステップと、
線形等化した信号と非線形等化した信号とを加算するステップと、
加算によって得た信号を仮判定するステップと、
線形等化した信号を仮判定するステップとを含み、
非線形等化を実行するステップでは、加算によって得た信号を仮判定した信号を教師信号として、非線形等化のための係数を導出し、
線形等化を実行するステップでは、線形等化した信号を仮判定した信号を等化目標値として、線形等化のための係数を導出する
等化方法。
【請求項８】
処理対象の信号を線形等化するステップと、
線形等化した信号を非線形等化するステップと、
線形等化した信号と非線形等化した信号とを加算するステップと、
加算によって得た信号を仮判定するステップと、
線形等化した信号を仮判定するステップとを含み、
非線形等化を実行するステップでは、加算によって得た信号を仮判定した信号を教師信号として、非線形等化のための係数を導出し、
線形等化を実行するステップでは、線形等化した信号を仮判定した信号を等化目標値として、線形等化のための係数を導出する
等化方法。
【請求項９】
処理対象の信号を線形等化するステップと、
前記処理対象の信号を非線形等化するステップと、
線形等化した信号と非線形等化した信号とを加算するステップと、
加算によって得た信号を仮判定するステップと、
線形等化した信号を仮判定するステップとを含み、
非線形等化を実行するステップでは、加算によって得た信号を仮判定した信号を教師信号として、非線形等化のための係数を導出し、
線形等化を実行するステップでは、線形等化した信号を仮判定した信号を等化目標値として、線形等化のための係数を導出する
ことをコンピュータに実行させるためのプログラム。
【請求項１０】
処理対象の信号を線形等化するステップと、
線形等化した信号を非線形等化するステップと、
線形等化した信号と非線形等化した信号とを加算するステップと、
加算によって得た信号を仮判定するステップと、
線形等化した信号を仮判定するステップとを含み、
非線形等化を実行するステップでは、加算によって得た信号を仮判定した信号を教師信号として、非線形等化のための係数を導出し、
線形等化を実行するステップでは、線形等化した信号を仮判定した信号を等化目標値として、線形等化のための係数を導出する
ことをコンピュータに実行させるためのプログラム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１０−２７７６５０（Ｐ２０１０−２７７６５０Ａ）
【公開日】平成２２年１２月９日（２０１０．１２．９）
【国際特許分類】
【出願番号】特願２００９−１２９５４０（Ｐ２００９−１２９５４０）
【出願日】平成２１年５月２８日（２００９．５．２８）
【出願人】（０００００４３２９）日本ビクター株式会社 (3,896)
【Ｆターム（参考）】
【公開日】平成２２年１２月９日（２０１０．１２．９）
【国際特許分類】
【出願日】平成２１年５月２８日（２００９．５．２８）
【出願人】（０００００４３２９）日本ビクター株式会社 (3,896)
【Ｆターム（参考）】
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