絶縁ゲート型サイリスタ
【目的】優れたオン特性を維持しながら、ターンオフ能力の向上を図った絶縁ゲート型サイリスタを提供することを目的とする。
【構成】ｎ- 型ベース層１の一方の面に少なくとも一対の溝４が形成され、この溝４内に絶縁ゲート電極５が埋込まれ、溝４に挟まれた領域の表面部にｎ+ 型カソード層７が形成され、ｎ- 型ベース層１の他方の面にはｎ型バッファ層２を介してｐ+ 型アノード層３が形成されて、絶縁ゲート型サイリスタが構成されている。絶縁ゲート電極５の端部側面に接して、ｐ+ 型ソース層８，ｎ型チャネル層９およびｐ+ 型ドレイン層１０がｎ- 型ベース層１に連続して形成されて、ターンオフ時にホールを排出するための縦型ＭＯＳトランジスタが構成されている。
【構成】ｎ- 型ベース層１の一方の面に少なくとも一対の溝４が形成され、この溝４内に絶縁ゲート電極５が埋込まれ、溝４に挟まれた領域の表面部にｎ+ 型カソード層７が形成され、ｎ- 型ベース層１の他方の面にはｎ型バッファ層２を介してｐ+ 型アノード層３が形成されて、絶縁ゲート型サイリスタが構成されている。絶縁ゲート電極５の端部側面に接して、ｐ+ 型ソース層８，ｎ型チャネル層９およびｐ+ 型ドレイン層１０がｎ- 型ベース層１に連続して形成されて、ターンオフ時にホールを排出するための縦型ＭＯＳトランジスタが構成されている。
【発明の詳細な説明】［発明の目的］
【０００１】
【産業上の利用分野】本発明は、小さいゲート電力で大きい主電流を制御することができる絶縁ゲート型サイリスタに関する。
【０００２】
【従来の技術】ゲート電力低減のために絶縁ゲート構造を採用した各種サイリスタが提案されている。
【０００３】図１３９は、その様な絶縁ゲート型サイリスタの一種である。このサイリスタは、ｐ型アノード層，ｎ型ベース層、ｐ型ベース層およびｎ型エミッタ層のｐｎｐｎ４層構造を持つ。ｐ型ベース層内にはｎ型エミッタ層に隣接してｎ型ソース層が形成され、これをエミッタとする寄生サイリスタがラッチアップするのを防止するためにこれとオーバーラップして高濃度ｐ型層が形成されている。ｎ型エミッタ層とｎ型ソース層の間のｐ型ベース層上にゲート絶縁膜を介してゲート電極が形成されている。カソード電極は、ｎ型エミッタ層ではなく、ｎ型ソース層と高濃度ｐ型層に同時にコンタクトして配設されている。ｐ型エミッタ層にはアノード電極が形成されている。
【０００４】この絶縁ゲート型サイリスタは、ゲート電極に印加する電圧によってｎ型ソース層とｎ型エミッタ層の間のチャネルをオン，オフすることにより、ターンオン，ターンオフ制御がなされる。
【０００５】この絶縁ゲート型サイリスタでは、ｐ型ベース層が高濃度ｐ型層を介してカソード電極と常にコンタクトしているため、所謂カソードショートとなり、電子の注入効率が低く、サイリスタのオン電圧が高いという問題があった。
【０００６】また、この絶縁ゲート型サイリスタでは、ｐ型エミッタ層，ｎ型ベース層，ｐ型ベース層およびｎ型ソース層からなるｐｎｐｎ構造が寄生サイリスタとなり、またｎ型エミッタ層，ｐ型ベース層およびｎ型ソース層からなるｎｐｎ構造が寄生バイポーラトランジスタとなる。これらの寄生素子が動作するとゲートによる制御が不能になるため、ターンオフ能力が著しく低いという問題があった。
【０００７】図１４０および図１４１は、埋込み絶縁ゲート構造を用いた絶縁ゲートサイリスタの例である（Ｈ．Ｒ．Ｃhang，ＩＥＤＭ，1989）。これらは、いゆわる静電誘導サイリスタ（ＳＩサイリスタ）の一種である。
【０００８】図１４０(a) のものは、高抵抗のｎ型ベース層の一方の面にｎ型バッファ層を介してｐ型アノード層（ドレイン層）が形成されている。ｎ型ベース層の他方の面には所定間隔をもって一対の溝が形成されて、ここに絶縁ゲートが埋込み形成されている。溝の間がチャネル領域であって、その表面部にｎ型カソード層（ソース層）が形成されている。溝の外側には、ホール排出のための高濃度ｐ型層が形成されている。カソード電極はｎ型エミッタ層および溝の外側の高濃度ｐ型層に同時にコンタクトして設けられている。ｐ型アノード層にはアノード電極が設けられている。
【０００９】この素子は、ゲート電極にバイアスを印加しなければオンしているノーマリオン型である。ターンオフするには、ゲート電極にカソード電極に対して負の電圧を印加する。これにより、溝の間のｎ型ベース層領域が空乏化し、ｎ型カソード層からの電子注入が止まる。ｎ型ベース層内に蓄積しているホールは、ｐ型ウェルを介してカソード電極に排出される。このホール排出部分は、ｐｎｐトランジスタになっている。
【００１０】図１４０(b) は、図１４０(a) と各部の導電型を逆にしただけである。
【００１１】図１４１の素子は、図１４０(b) の素子を３次元的に展開した構造である。すなわち、オン状態で電流通路となるダイオード領域は、ストライプ状のアノード領域とゲート領域が交互に配列された状態として、これらダイオード領域のストライプ端部にキャリア（図の場合電子）排出用のトランジスタ領域が形成されている。
【００１２】これらの埋込み絶縁ゲートを持つＳＩサイリスタでは、ターンオフ時のキャリア排出用バイポーラトランジスタ領域がダイオード領域に並列に寄生トランジスタとして設けられている。ＳＩサイリスタがオン状態ではこのバイポーラトランジスタもオンであって、そのベースにはキャリア蓄積が生じる。このため、ターンオフ時のキャリア排出に時間がかかる。また、ターンオフ時に絶縁ゲートにより制御されるのは、電子，ホールのうち一方の注入のみであり、これもキャリア排出に時間がかかる原因となっている。したがって、ターンオフ能力が低い。
【００１３】また上述した従来のＳＩサイリスタは、ノーマリオン型であるため、何等かの原因でゲートバイアスが印加できなくなると、ターンオフできずにオン状態のままになるため、フェールセーフの観点からも問題であった。
【００１４】
【発明が解決しようとする課題】以上のように従来の絶縁ゲート型サイリスタは、一般にターンオフ能力が低く、特に優れたオン特性を維持しながら高速のターンオフを行なわせることが難しい、という問題があった。
【００１５】本発明は、第１に、優れたオン特性を維持しながら、高速のターンオフを行うことのできる絶縁ゲート型サイリスタを提供することを目的とする。
【００１６】本発明は、第２に、寄生バイポーラトランジスタや寄生サイリスタ動作を抑制して、ターンオフ能力の向上を図った絶縁ゲート型サイリスタを提供することを目的とする。
【００１７】本発明は、第３に、ゲートバイアスが零ではオフ状態に保たれるノーマリオフ型とした絶縁ゲート型サイリスタを提供することを目的とする。
【００１８】本発明は、第４に、素子の有効導通面積を確保しながら、ターンオフ能力の向上を図った絶縁ゲート型サイリスタを提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明に係る絶縁ゲート型サイリスタは、ターンオフ時のキャリア排出部に絶縁ゲート型トランジスタ構造を導入したことを特徴とする。
【００２０】
【作用】本発明によれば、キャリア排出部に絶縁ゲート型トランジスタ構造を導入することによって、優れたオン特性を維持しながら、高速でターンオフできる絶縁ゲート型サイリスタが得られる。また、寄生バイポーラトランジスタや寄生サイリスタ動作を抑制し、高いターンオフ能力を実現することができる。
【００２１】
【実施例】以下、図面を参照しながら本発明の実施例を説明する。なお以下の各実施例では原則として、通常種々の繰り返しパターンで一つの基板上にレイアウトされるサイリスタの単位セル部分のみ構造を示す。
【００２２】図１は、本発明の一実施例に係る絶縁ゲート型サイリスタである。高抵抗のｎ- 型ベース層１の一方の面に所定間隔をもってストライプ状に一対の溝４が形成されている。溝４には、内壁にゲート絶縁膜が形成されてゲート電極材料が平坦に埋め込まれた絶縁ゲート電極５が設けられている。溝４に挟まれた領域のｎ- 型ベース層１の表面には、ｎ+ 型カソード層（ソース層）７が形成されている。ｎ- 型ベース層１の他方の面には、ｎ型バッファ層２を介してｐ+ 型アノード層（ドレイン層）３が形成されている。これにより、カソード層７下の溝４で挟まれた領域がチャネル領域６となるＳＩサイリスタが構成されている。
【００２３】絶縁ゲート電極５とカソード層７が形成された領域がダイオード領域であって、その端部，すなわちストライプ状のゲート電極５の端部に接する領域が、ターンオフ時にｎ- 型ベース層１内のホールをカソード側に排出するホールバイパス領域である。絶縁ゲート電極５の側面部に接する状態で縦方向に、ｐ+ 型ソース層８，ｎ型チャネル層９およびｐ+型ドレイン層１０が形成されて、絶縁ゲート電極５をＳＩサイリスタ部と共有するホール排出用の縦型のｐチャネルＭＯＳトランジスタが構成されている。
【００２４】素子裏面のｐ+ 型アノード層３にはアノード電極１１が形成され、素子表面には、仮想的に破線で示したが、ｎ+ 型カソード層７およびｐ+ 型ドレイン層１０に同時にコンタクトするカソード電極１２が形成される。
【００２５】この絶縁ゲート型サイリスタの動作を説明する。絶縁ゲート電極５にカソードに対して正の電圧を印加すると、チャネル領域６には空乏層が形成されないので、ｎ+ 型カソード層７から電子が注入されてターンオンする。
【００２６】絶縁ゲート電極５にカソードに対して負の電圧を印加すると、チャネル領域６に空乏層が拡がり、ｎ+ 型カソード層７からの電子注入が抑制される。このとき同時に、ゲート電極５の端部に形成された縦型ｐチャネルＭＯＳトランジスタがオンとなり、ｎ- 型ベース層１内に蓄積しているホールがこのＭＯＳトランジスタを通してカソード電極に排出される。これにより、サイリスタはターンオフする。
【００２７】この実施例によれば、従来のようなサイリスタと同時にオンする寄生バイポーラトランジスタがない。すなわちホール排出領域にはホールの蓄積は少なく、ターンオフ時のｎ- 型ベース層１のホール排出が縦型ＭＯＳトランジスタによって速やかに行われる。これによりターンオフ時間の短縮が図られる。
【００２８】図２は、図１の実施例の各部の導電型を逆にした実施例である。高抵抗のｐ- 型ベース層２１の一方の面にストライプ状に一対の溝２４が形成され、溝２４には絶縁ゲート電極２５が埋込み形成されている。溝２４に挟まれた領域のｐ- 型ベース層２１の表面に、ｐ+ 型アノード層２７が形成されている。ｐ- 型ベース層２１の他方の面にはｐ型バッファ層２２を介してｎ+ 型カソード層２３が形成されている。アノード層２７下の溝２４で挟まれた領域がチャネル領域２６となる。
【００２９】絶縁ゲート電極２５とアノード層２７が形成された領域がダイオード領域であって、その端部に接する領域が、ターンオフ時にｐ- 型ベース層２１内の電子をアノード側に排出する電子バイパス領域である。すなわち絶縁ゲート電極２５の側面部に接する状態で縦方向に、ｎ+ 型ソース層２８，ｐ型チャネル層２９およびｎ+ 型ドレイン層３０が形成されて、絶縁ゲート電極２５をＳＩサイリスタ部と共有する、電子排出用の縦型のｎチャネルＭＯＳトランジスタが構成されている。
【００３０】素子裏面のｎ+ 型カソード層２３にはカソード電極１２が形成されている。素子表面には、ｐ+ 型アノード層２７およびｎ+ 型ドレイン層３０に同時にコンタクトするアノード電極１１が形成される。
【００３１】この実施例によっても、先の実施例と同様に短いターンオフ時間が得られる。
【００３２】図３は、カソード側とアノード側に共に埋込み絶縁ゲート電極を設けた実施例の絶縁ゲートサイリスタである。ｎ- 型ベース層１のカソード側には、図１の実施例と同様の構造で第１の埋込み絶縁ゲート電極５およびｎ+ 型カソード層７が形成される。ｎ- 型ベース層１の他方の面にはｐ- 型チャネル層３２を介してｐ+ 型アノード層３が形成されている。そしてこのアノード側にも、ｎ- 型ベース層１に達する溝３５がカソード側と同様にストライプ状をなして形成され、この溝３５に第２の絶縁ゲート電極３６が埋込み形成されている。
【００３３】この様に構成されたダイオード領域の端部には、ｎ- 型ベース層１のカソード側にｐ+ 型層３３、アノード側にｎ+ 型層３４が形成されて、逆並列ダイオードが構成されている。
【００３４】サイリスタのｐ+ 型アノード層３および逆並列ダイオードのカソード層であるｎ+ 型層３４に同時にコンタクトするアノード電極１１が形成され、サイリスタのｎ+ 型カソード層７および逆並列ダイオードのアノード層であるｐ+ 型層３３に同時にコンタクトするカソード電極（図示せず）が形成されている。
【００３５】この素子をターンオンするには、第１のゲート電極５にカソード電極に対して正の電圧を印加する。第２のゲート電極３６は零バイアスのままでよい。これにより、ｎ+ 型カソード層７から電子注入がなされて、ターンオンする。
【００３６】ターンオフ時は、第１のゲート電極５にカソードに対して負の電圧を印加し、同時に第２のゲート電極３６にアノードに対して正の電圧を印加する。これにより、ｎ+ 型カソード層７からの電子注入が抑制されると同時に、アノード側ではｐ- 型チャネル層３３の電位が上昇して空乏化し、ｐ+ 型アノード層３からのホール注入が抑制される。また、ｎ- 型ベース層１内の蓄積キャリアは、ホールがｐ+ 型層３３を介してカソード電極へ、電子がｎ+ 型層３４を介してアノード電極１１へそれぞれ排出される。
【００３７】こうしてこの実施例によれば、ターンオフ時には、カソード側，アノード側で共にキャリア注入が抑えられ、さらに逆並列ダイオードによって蓄積キャリアの排出がなされるため、高速のターンオフができる。
【００３８】図４は、図３の実施例のキャリア排出を行う逆並列ダイオードの部分を、縦型ＭＯＳトランジスタ構造とした実施例である。カソード側には、図１の実施例と同様に、第１の絶縁ゲート電極５の端部に接してｐ+ 型ソース層８，ｎ型チャネル層９およびｐ+ 型ドレイン層１０が形成されて縦型のｐチャネルＭＯＳトランジスタが構成されている。アノード側には、第２の絶縁ゲート電極３６の端部にに接してｎ+ 型ソース層３７，ｐ型チャネル層３８およびｎ+ 型ドレイン層３９が形成されて、縦型のｎチャネルＭＯＳトランジスタが構成されている。
【００３９】この実施例の素子は、ターンオフ時、第１の絶縁ゲート電極５に負の電圧を印加することによってカソード側のｐチャネルＭＯＳトランジスタがオンし、第２の絶縁ゲート電極３６に正の電圧を印加することによってアノード側のｎチャネルＭＯＳトランジスタがオンする。これらの縦型ＭＯＳトランジスタによって、ｎ- 型ベース層のキャリア排出が行われる。サイリスタがオン状態では、これらの縦型ＭＯＳトランジスタはオフに保たれる。
【００４０】したがってこの実施例によれば、優れたオン特性を維持しながら、高速のターンオフが可能になる。
【００４１】図５は、カソード側からの溝４をｐ+ 型アノード層３に達するまで深く形成した実施例である。キャリア排出領域は、ｎ- 型ベース層１の表面にｐ+ 型層１０が形成されて、ｐｎｐトランジスタが構成されている。このキャリア排出領域の構造は、従来の図１４１のそれと同様である。
【００４２】この実施例の素子は、ターンオン時、絶縁ゲート電極５に正の電圧を印加すると、溝４の側壁にｎ+ 型カソード層７からｎ型バッファ層２にまで達する電子蓄積層が形成され、ｎ+ 型カソード層７がこの蓄積層を介してｎ型バッファ層２につながるため、速やかに定常オン状態にまで素子電圧が降下する。ターンオフ時は、絶縁ゲート電極５に負の電圧を印加すると、溝４の側壁にｐ型チャネルが形成される。ｎ- 型ベース層１内のホールはこのｐ型チャネル層を介し、ｐ+ 型層１０を介してカソード電極に排出される。
【００４３】従ってこの実施例の素子は、ターンオン，ターンオフともに高速になる。
【００４４】図６は、図５の実施例の素子の各部の導電型を逆にした実施例である。詳細な説明は省略するが、この実施例の素子でも高速のターンオン，ターンオフが可能である。
【００４５】図７は、図５の実施例の素子を変形した実施例である。この実施例では、溝４がウェハのカソード側表面からアノード側表面にまで貫通する状態で形成されて、この中に絶縁ゲート電極５が埋込み形成されている。
【００４６】この実施例の素子は、製造する際に溝４が基板を貫通して設けられるので、ゲート絶縁膜の形成時、溝４内に酸素が十分に供給されて、均一な膜厚のゲート絶縁膜が得られる。埋込みゲート電極５をＣＶＤ法による多結晶シリコンで形成する場合にも同様に、原料ガスが溝４内に十分に供給されるので、均一に電極埋込みが行われる。
【００４７】以上の図１から図７の実施例において、溝間のチャネル領域となる部分が低いバイアス状態で完全空乏化する素子を得るためには、その幅と不純物濃度を最適設計する必要がある。具体的に例えば、チャネル領域の不純物濃度を５×１０13／cm3 とする。このとき、ゲート電極側から伸びる空乏層の飽和値は５μm 以上となるから、溝を反応性イオンエッチングによって間隔５μm 以下の狭い状態で加工すれば、しきい値の浅い素子が容易に得られる。
【００４８】図８は、溝間隔を更に微小値に設定した実施例の素子である。図８(a) に示すように、半導体基板中央部に高抵抗のｎ- 型ベース層１が設けられている。基板の一方の面にはｎ- 型ベース層１に達する深さの第１の溝４が、例えば１μm 以下の微小間隔をもって形成されて、この中に第１の絶縁ゲート電極５が埋込み形成されている。基板の他方の面にも同様に微少間隔の第２の溝３５がｎ- 型ベース層１に達する深さに形成されて、ここに第２の絶縁ゲート電極３６が埋込み形成されている。
【００４９】第１の溝４の間にはｎ- 型ベース層１に接するｎ型チャネル層４２が形成され、その表面部にｎ+ 型カソード層７が形成されている。第２の溝３５の間にも、ｎ- 型ベース層１に接するｎ型チャネル層４３が形成され、その表面部にｐ+ 型アノード層３が形成されている。アノード層３にはアノード電極１１が形成され、カソード層７にはカソード電極１２が形成されている。
【００５０】この素子をオン電圧の小さい十分なオン状態にするには、図８(b) に示すように、第１の絶縁ゲート電極５にカソードに対して正の電圧を印加し、第２のゲート電極３６にアノードに対して負の電圧を印加する。このとき、第１の絶縁ゲート電極５に挟まれた領域のｎ型チャネル層４２は高濃度の電子蓄積層４２ａとなり、ここまで実質的なカソード層となる。第２の絶縁ゲート電極３６に挟まれた領域のｎ型チャネル層４３は逆にｐ型反転層４３ａとなり、低濃度のアノード層３は高濃度のホール蓄積層となって、これら全体が実質的なアノード層となる。この結果、カソード・アノード間距離が実質的に小さいものとなり、順バイアス時のカソードからの電子注入，アノードからホール注入の効率が大きく向上し、低いオン電圧が得られる。
【００５１】この素子をオフにするには、図８(c) に示すように、第１の絶縁ゲート電極５にカソードに対して負の電圧を印加し、第２のゲート電極３６にアノードに対して正の電圧を印加する。このとき、第１の絶縁ゲート電極５に挟まれた領域のｎ型チャネル層４２はｐ型反転層４２ｂとなり、第２の絶縁ゲート電極３６に挟まれた領域のｎ型チャネル層４３は逆に高濃度の電子蓄積層４３ｂとなる。これにより、カソード・アノード間はｐｎｐｎ構造となって、カソードからの電子注入、アノードからのホール注入が止り、素子はターンオフする。
【００５２】この実施例によれば、ターンオン時のキャリア注入効率の向上およびターンオフ時のキャリア注入の抑制が効果的に行われる。なおこの実施例において、ターンオフ時のｎ- 型ベース層１内のキャリア排出のための構造として、先の各実施例で用いたものを利用することができる。
【００５３】図９は、図８の実施例を変形した実施例である。この実施例では、図８のアノード側のｎ型チャネル層４３に代ってｐ型チャネル層４４を用いている。
【００５４】この素子をオン状態にするには、図８の実施例と同様、図９(b) に示すように、第１の絶縁ゲート電極５にカソードに対して正の電圧を印加し、第２のゲート電極３６にアノードに対して負の電圧を印加する。このとき、第１の絶縁ゲート電極５に挟まれた領域のｎ型チャネル層４２は高濃度の電子蓄積層４２ａとなり、第２の絶縁ゲート電極３６に挟まれた領域のｐ型チャネル層４４は高濃度のホール蓄積層４４ａとなる。従って先の実施例と同様に、順バイアス時のカソードからの電子注入，アノードからホール注入の効率が大きく向上し、低いオン電圧が得られる。
【００５５】この素子をオフにするには、図９(c) に示すように、第１の絶縁ゲート電極５にカソードに対して負の電圧を印加し、第２のゲート電極３６にアノードに対して正の電圧を印加する。このとき、第１の絶縁ゲート電極５に挟まれた領域のｎ型チャネル層４２はｐ型反転層４２ｂとなり、第２の絶縁ゲート電極３６に挟まれた領域のｐ型チャネル層４４はｎ型反転層４４ｂとなる。これにより、カソード・アノード間はｐｎｐｎ構造となって、カソードからの電子注入、アノードからのホール注入が止り、素子はターンオフする。
【００５６】なお以上において、図１の実施例に対して図２の実施例を示したように、他の実施例についても各部の導電型を逆にして構成することができる。またオン時のエミッタ注入効率を高くするために、エミッタ接合部にヘテロ接合を用いることも有用である。
【００５７】次に、埋込み絶縁ゲート構造であって、溝間隔が大きいものであってもノーマリオフ型となる絶縁ゲート型のＳＩサイリスタの実施例を説明する。
【００５８】図１０は、その様な実施例のＳＩサイリスタの断面図である。高抵抗のｎ- 型ベース層１の一方の面にｐ型ベース層４５が形成され、このｐ型ベース層４５の表面にｎ+ 型カソード層（ソース層）７が形成されている。ｎ- 型ベース層１の裏面にはｐ+ 型アノード層（ドレイン層）３が形成されている。カソード側には、ｎ- 型ベース層１に達する深さの溝４が少なくとも一対形成され、この溝４に絶縁ゲート電極５が埋込み形成されている。
【００５９】ｎ+ 型カソード層７にはカソード電極１２が形成され、ｐ+ 型アノード層３にはアノード電極１１が形成されている。またｐ型ベース層４５には直接接続されたゲート電極４６が設けられている。
【００６０】この実施例の素子は、ｐｎｐｎ構造を有するから、ゲートバイアス零のときはオフであり、ノーマリオフ型となる。絶縁ゲート電極５にカソードに対して正の電圧を印加すると、ｐ型ベース層４５の溝４側壁部にｎ型チャネルが形成されて、ｎ+ 型カソード層７からの電子がｎ- 型ベース層１に注入される。注入された電子がｐ+ 型アノード層に達すると、ｐ+ 型アノード層３からはホールが注入され、サイリスタはターンオンする。
【００６１】絶縁ゲート電極５をカソードに対して負または零とすることにより、カソード層７からの電子注入が止まり、素子はターンオフする。このとき、ｎ- 型ベース層１内に蓄積されたホールはこのｎ- 型ベース層１に直接接続されたゲート電極４６を介して外部に排出され、高速のターンオフができる。
【００６２】なお、ゲート電極４６は独立に端子として取り出してもよいし、カソード電極と短絡してもよいが、ツェナーダイオードかまたは、ターンオフ時に導通するように制御されるＭＯＳトランジスタを設けておくことが好ましい。
【００６３】この実施例によれば、ノーマリオフ型であって、高速のターンオン，ターンオフができるＳＩサイリスタが得られる。またオフ時には、ｎ-型ベース層１とｐ型ベース層４５のｐｎ接合部でｎ- 型ベース層側に空乏層が伸びることによって、高耐圧特性が保証される。
【００６４】ｐ+ 型アノード層３の部分を、図に示すようにｎ+ 型層とすれば、サイリスタではなく、絶縁ゲート型のＳＩトランジスタとなる。このことは、図１１以下の実施例でも同様である。
【００６５】図１１は、図１０の実施例を変形して、溝４をアノード層３に達する深さに形成した実施例である。この実施例では、ターンオン時、ｎ- 型ベース層１の溝４の側壁部に沿って電子蓄積層が形成されるため、速やかにカソード・アノード間が導通する。したがってより高速のターンオンができる。
【００６６】また、ターンオフ時、絶縁ゲート電極５にカソードに対して負の電圧を印加すれば、ｎ- ベース層１の溝４側壁部にはｐ型反転層が形成される。そしてｎ- 型ベース層１内の蓄積ホールはこのｐ型反転層を介し、ｐ型ベース層４５を介して外部に速やかに排出される。従って、ターンオフ動作も高速に行われる。
【００６７】図１２〜図１５はやはり図１０の実施例を変形した実施例であり、ｐ型ベース層４５とｎ+ 型カソード層７の間に低濃度のｎ-型チャネル層４７が設けられている。溝４は、図１２ではｎ- 型チャネル層４７の途中まで、図１３ではｐ型ベース層４５の途中まで、図１４１４ではｎ- 型ベース層１の途中まで、図１５ではアノード層３に達する深さまで形成されている。これら図１２R>２〜図１５の実施例でも、絶縁ゲート電極５にカソードに対して負の電圧を印加して、ｎ- 型チャネル層４７の電位を下げてカソード層７からの電子注入を抑制することにより、ターンオフすることができる。
【００６８】なお図１２の実施例では、絶縁ゲート電極５によってｐ型ベース層４５の電位は制御されないから、ターンオン時にはｐ型ベース層４５に接続されたゲート電極４６にカソードに対して正の電圧を印加する。
【００６９】図１４の実施例では、ターンオン時、絶縁ゲート電極５に印加する正電圧によってｐ型ベース層４５の溝４側壁にｎ型チャネルが形成されて、高速ターンオンができる。
【００７０】図１５の実施例では、図１１の実施例と同様に、溝４の側壁に形成される蓄積層または反転層によって、高速のターンオン，ターンオフが可能である。
【００７１】図１６(a) は、図１０の実施例について、ｐ型ベース層４５からのゲート電極４６の取り出し方の具体的構造を示している。図に示すように、ストライプ状にパターン形成されるカソード層７の長手方向端部にｐ型ベース層４５が露出しており、ここにゲート電極４６が形成されている。
【００７２】図１６(b) は、この実施例の素子構造を等価回路で示したものである。ただしこの等価回路は、基本素子がｐｎｐｎ構造を持つＳＩサイリスタではなく、ｎｐｎ構造のＳＩトランジスタの場合である。トランジスタＴのドレイン・ソース間にＥタイプＭＯＳトランジスタＱ1 が接続され、ドレインに直列にＤタイプＭＯＳトランジスタＱ2 が接続された形になる。ＥタイプＭＯＳトランジスタＱ1 は、ｐ型ベース層４５をチャネル領域とするトランジスタであり、ＤタイプＭＯＳトランジスタＱ2 は、絶縁ゲート電極５がｎ- 型ベース層１中に埋め込まれた部分のｎ- 型ベース層１をチャネル領域とするトランジスタである。
【００７３】図１７(a) は、図１４の実施例について、ｐ型ベース層４５からのゲート電極４６の取り出し方の具体的構造を示している。図１６と同様に、ストライプ状にパターン形成されるカソード層７およびｎ- 型チャネル層４７の長手方向端部にｐ型ベース層４５が露出しており、ここにゲート電極４６が形成されている。
【００７４】図１７(b) は、この実施例の素子構造を、基本素子がＳＩトランジスタの場合について等価回路で示したものである。トランジスタＴのドレイン・ソース間にＥタイプＭＯＳトランジスタＱ1 が接続され、ドレインおよびソースにそれぞれ直列にＤタイプＭＯＳトランジスタＱ2 およびＱ3 が接続された形になる。ＥタイプＭＯＳトランジスタＱ1 は、ｐ型ベース層４５をチャネル領域とするトランジスタであり、ドレイン側のＤタイプＭＯＳトランジスタＱ2 は、絶縁ゲート電極５がｎ- 型ベース層１中に埋め込まれた部分のｎ- 型ベース層１をチャネル領域とするトランジスタであり、ソース側のＤタイプＭＯＳトランジスタＱ3 は、ｎ- 型チャネル層４７をチャネル領域とするトランジスタである。
【００７５】図１８(a) (b) は、図１０および図１６の実施例を変形して、ターンオフ時のホール排出用の縦型ＭＯＳトランジスタを導入した実施例である。図１８(a) に示すように、ストライプ状の絶縁ゲート電極５の端部に、図１の実施例と同様にして、ｐ型ソース層８、ｎ型チャネル層９およびｐ型ドレイン層１０が形成されて、ゲート電極５を共有する縦型のｐチャネルＭＯＳトランジスタが構成されている。
【００７６】縦型ＭＯＳトランジスタのドレイン電極４１は、実際にはカソード電極１２と一体に連続的に形成される。カソード層７の端部には、図１６或いは図１７の実施例と同様にｐ型ベース層４５が露出していて、ここにもゲート電極４６が形成されている。ただし、このゲート電極４６は必ずしも必要ではない。このゲート電極４６を設けなければ、カソード側はドレイン電極４１を兼ねてカソード電極１２を全面に形成してた単層電極構造とすることができる。
【００７７】この様な単層電極構造は、大電力用素子として、圧接電極構造を採用する場合に有利である。
【００７８】図１８(b) は、基本素子がやはりＳＩトランジスタである場合についての等価回路を示している。トランジスタＴに並列に接続されるＭＯＳトランジスタＱ1、ドレインに直列接続されるＭＯＳトランジスタＱ2は、先の実施例と同様である。この実施例で導入されたホール排出用の縦型ＭＯＳトランジスタは、Ｑ4 として、ｐ型ベース層とソース間に挿入された形になる。
【００７９】図１９(a) (b) は、図１４および図１７の実施例を変形して、図１８と同様に、ターンオフ時のホール排出用の縦型ＭＯＳトランジスタを導入した実施例である。等価回路は、図１７(b) に対して、ＭＯＳトランジスタＱ4 が付加された形になっている。
【００８０】図２０は、図１８の実施例を変形した実施例である。この実施例では、素子のメイン・チャネルとｐ型ベース層４５の露出部、およびターンオフ時のホール排出用縦型ＭＯＳトランジスタのチャネル領域を一列に並べて、埋込み絶縁ゲート電極５を、メイン・チャネルを制御するゲート電極（Ｇ1 ）５1 とホール排出用縦型ＭＯＳトランジスタのチャネルを制御するゲート電極（Ｇ2 ）５2 とに分離して別々に形成した実施例である。
【００８１】この実施例の素子でのターンオフ時の二つのゲートＧ1 ，Ｇ2 の駆動例を図２０(b) に示した。図に示すように先ず、ゲートＧ1 に負の電圧を印加してホール排出用ＭＯＳトランジスタを導通状態とし、これに遅れてゲートＧ2 に負の電圧を印加してメイン・チャネルでの電子注入を止める。
【００８２】この実施例のようなゲート駆動によって、ターンオフ時のメイン・チャネルでの電子注入の抑制が効率的になり、高いターンオフ能力が得られる。
【００８３】図２１は、図１９の実施例の素子について同様に、埋込み絶縁ゲート電極５を、メイン・チャネルを制御するゲート電極５1 とホール排出用縦型ＭＯＳトランジスタのチャネルを制御するゲート電極５2 とに分離して別々に形成した実施例である。図２１(b) は、図２０２０(b) と同様のゲート駆動法を示している。
【００８４】この実施例によっても、高いターンオフ能力が得られる。
【００８５】図２２は、図１３の実施例の素子において、溝４の間隔を十分に小さく、例えば１μm 以下に設定した実施例である。図２２(a) に示すように、ｎ+ 型カソード層７とｐ型ベース層４５の間にはｎ型ウェル層５１（図１３のｎ- 型チャネル層４７に相当する）が設けられている。
【００８６】この実施例の素子をターンオンするには、図２２(b) に示すように、絶縁ゲート電極５にカソードに対して正の電圧を印加する。このとき、ｎ型ウェル層５１は全体が高濃度ｎ+ の電子蓄積層５１ａとなり、実質的にカソード層がｐ型ベース層４５に接する状態となる。この結果カソードの電子注入効率が向上する。
【００８７】この実施例の素子をターンオフするには、図２２(c) に示すように、絶縁ゲート電極５にカソードに対して負の電圧を印加する。この時、ｎ型ウェル層５１は全体が高濃度ｐ+ の反転層５１ｃとなる。これにより、カソードからの電子注入が効果的に抑制される。
【００８８】図２３は、図２２の実施例の溝４をｎ- 型ベース層１に達する深さまで掘り下げた実施例である。図２２の実施例と同様に、ターンオン時は図２３(b) に示すようにゲート電極に正の電圧を与え、ターンオフ時は図２３(c) に示すようにゲート電極５に負の電圧を与える。この実施例では、ターンオン時、ｐ型ベース層４５の側壁にｎ型チャネルが形成されるために、より高速のターンオン動作が可能になる。
【００８９】なお図２３の実施例に於いて、溝４の深さは、ｎ- 型ベース層１内に食い込まないように、ｐ型ベース層４５とｎ- 型ベース層１の接合部ぎりぎりの位置までとすることが特性上好ましい。それ以上深くすると、溝４に挟まれた領域でｎ- 型ベース層１の電位が制御されて、サイリスタ特性が悪化する可能性があるからである。
【００９０】図２４は、図２２の実施例のｎ型ウェル５１の部分をｐ型ウェル５２に置き換えた実施例である。この場合、ターンオン時にはゲート電極５に負の電圧を印加して、図２４(b) に示すようにｐ型ウェル５２をｎ型反転層５２ａとする。ターンオフ時はゲート電極５に正の電圧を印加して、図２４(c) に示すようにｐ型ウェル５２の部分をｐ型の電子蓄積層５２ｃとする。
【００９１】図２５は、図２３の実施例のｎ型ウェル５１の部分をｐ型ウェル５２に置き換えた実施例である。この場合、ターンオン時にはゲート電極５に負の電圧を印加して、図２５(b) に示すようにｐ型ウェル５２をｎ型反転層５２ａとする。ターンオフ時はゲート電極５に正の電圧を印加して、図２５(c) に示すようにｐ型ウェル５２の部分をｐ型の電子蓄積層５２ｃとする。
【００９２】なおこれら図２２〜図２５の実施例においても、先の実施例と同様に、ｎ- 型ベース層１内のホール排出用の縦型ＭＯＳトランジスタを組み込むことは有効である。
【００９３】図２６(a) (b) は、図１４の実施例のサイリスタ構造の場合の断面図と等価回路図を示している。図２６(b) に示すように、サイリスタＴh のｎｐｎトランジスタ部分に対して並列にＥタイプＭＯＳトランジスタＱ1 が入り、カソード側に直列にＤタイプＭＯＳトランジスタＱ3 が入る。トランジスタＱ1 は、ｐ型ベース層４５をチャネルとするｎチャネルＭＯＳトランジスタであり、Ｑ3 はｎ- 型チャネル層４７をチャネルとするｎチャネルＭＯＳトランジスタである。
【００９４】図２７(a) (b) は、図２６(a) (b) の実施例に対して、ｎ- 型ベース層１内のホール排出のための高濃度ｐ+ 型層３３を設けた実施例の断面構造と等価回路である。ストライプ状にパターン形成されるｎ+ 型カソード層７の端部に、ｐ型ベース層４５に繋がる深さのｐ+ 型層３３が形成されている。図ではカソード電極を省略しているが、カソード電極はｎ+ 型カソード層７と同時にｐ+ 型層３３にもコンタクトするように全面に配設される。
【００９５】ｐ型ベース層４５の横方向抵抗Ｒが、図２７R>７(b) に示すように、サイリスタのｐ型ベース層をカソードに短絡する抵抗Ｒとなる。
【００９６】図２８(a) 〜(c) は、アノード側に埋込み絶縁ゲート電極３６を有する絶縁ゲートサイリスタにおいて、ｐ+ 型エミッタ層３とｎ- 型ベース層１の間に低濃度のｐ- 型チャネル層５４が設けられた実施例である。図２８(a) では、絶縁ゲート電極３６の埋込み溝３５がｐ+ 型エミッタ層３からｐ- 型チャネル層５４の途中まで達する深さに形成されている。図２８(b) では、埋込み溝３５がｎ- 型ベース層１に達する深さに形成され、図２８(c) では埋込み溝３５がｐ型ベース層４５に達する深さに形成されている。
【００９７】これらの実施例によっても、ゲートバイアスは逆になるが、先の図１２〜図１４の実施例で説明したと同様の原理で高速のターンオン，ターンオフが可能である。
【００９８】図２９(a) (b) は、図２８(b) の実施例について、具体的にｐ型ベース層からのゲート電極４６の取出しの構造と等価回路を示している。ゲート電極４６の取り出し構造は、先の図１６，図１７等の実施例と同様である。等価回路は、図２９(b) に示すように、サイリスタＴh のアノード側に直列にＤタイプのｐチャネルＭＯＳトランジスタＱ5 が接続された形になる。
【００９９】図３０は、カソード側に埋込み絶縁ゲート電極５を設けると共に、アノード側にも同様に埋込み絶縁ゲート電極３６を設けた別の実施例の絶縁ゲートサイリスタである。ｐ型ベース層４５には直接ゲート電極４６が接続されている。ｐ+ 型エミッタ層３とｎ- 型ベース層１の間にはｐ- 型チャネル層５４が設けられている。
【０１００】図３１は、図３０の構造を僅かに変形した実施例で、ｎ+ 型エミッタ層７とｐ型ベース層４５の間にｎ- 型チャネル層４７が形成されている。
【０１０１】これら図３０，図３１の実施例においても、ターンオフ時、カソード側からの電子注入とアノード側からのホール注入が抑制でき、高速のターンオフ動作が可能である。
【０１０２】図３２(a) (b) は、図３１の素子構造のｐ型ベース層４５からのゲート電極取り出し構造と等価回路を示す。ストライプ状に形成されるｎ+ 型エミッタ層７の端部に、ｎ- 型ベース層１に達する深さにｐ+ 型層３３が形成され、ここに図示しないゲート電極が接続される。図では、アノード側にも、ｎ- 型ベース層１をアノード電極１１に短絡するｎ+ 型層３４が、やはりストライプ状に形成されるｐ+ 型エミッタ層３の端部に形成されている。
【０１０３】図３３は、図２６の実施例の素子構造を基本として、カソード側にエミッタ短絡用のｐチャネルＭＯＳトランジスタを組み込んだ実施例である。ｐ型ベース層４５上に、ｎ- 型チャネル層４７が形成され、さらにｎ型ウェル層５６（ｎ型エミッタ層）が形成されている。このｎ型ウェル層５６表面からｎ- 型ベース層１に達する深さに溝４が形成されて、ここに絶縁ゲート電極５が埋込み形成されている。ｎ型ウェル層５６の溝４の側壁部にｐ+ 型ドレイン層５７が形成され、カソード電極１２はｎ型ウェル層５６と同時にこのｐ+ 型ドレイン層５７に接続されている。
【０１０４】この実施例の素子では、ターンオフ時、絶縁ゲート電極５にカソード電極に対して負の電圧を印加すると、溝４の側壁からｎ- 型チャネル層４７にのびる空乏層によってｎ型ウェル層４５からの電子注入が抑制される。同時に、ｎ型ウェル層５６およびｎ- 型チャネル層４７の側壁に形成されるｐ型チャネルを介してｎ- 型ベース層１内のホールがカソード電極１２に排出される。これにより、高速のターンオフ動作ができる。
【０１０５】図３４は、図３３の実施例に加えて、カソード側にもエミッタ短絡用のｎチャネルＭＯＳトランジスタを同様の構造をもって組み込んだ実施例である。すなわちｎ- 型ベース層１のアノード側に、所定厚みのｐ型ウェル層５８（ｐ型エミッタ層）が形成され、これを貫通する形で溝３５とこれに埋め込まれた絶縁ゲート電極３６が形成される。そしてｐ型ウェルの溝３５の側壁部にｎ+ 型ドレイン層５９が形成される。アノード電極１４は、ｐ型ウェル層５８と同時にこのｎ+ 型ドレイン層５９に接続される。
【０１０６】この実施例の素子のターンオフ駆動は、好ましくは次のように行う。まずアノード側のゲート電極３６にアノード電極１４に対して正の電圧を印加する。これにより、ｐ型ウェル層５８の溝３５側壁に形成されるｎ型チャネルを介してｎ-型ベース層１がアノード電極１４に短絡されたアノード短絡状態となり、アノード側からのホール注入が抑制される。その後カソード側のゲート電極５にカソード電極１２に対して負の電圧を印加する。これにより、カソード側の電子注入を抑制すると同時に、ホールをカソード電極１３に排出する。
【０１０７】この様なゲート駆動を行うことによって、効率的なターンオフができる。
【０１０８】図３５は、図３３の実施例の構造を３次元的に展開した実施例の絶縁ゲートサイリスタである。ストライプ状に埋込み形成される絶縁ゲート電極５に沿って、ｐ型ドレイン層５７が複数個に分割されて配置される。図３３の素子断面では、絶縁ゲート電極５に挟まれた領域内にｎ型ウェル層５６とｐ+型ドレイン層５７が同時に形成されているのにたいして、この実施例では、図３３と同じ素子断面について見ると、在る箇所ではｐ型ドレイン層５７のみ、他の箇所ではｎ型ウェル層５６のみが見える状態になっている。
【０１０９】図３６は、同様に図３４の実施例の素子を３次元的に展開した実施例の絶縁ゲートサイリスタである。カソード側のｐ+ 型ドレイン層５７と同様に、アノード側のｎ+ 型ドレイン層５９が、ストライプ状の埋込み絶縁ゲート電極３６に沿って複数個に分割配置されている。
【０１１０】これら図３５および図３６の実施例では、埋込みゲート電極の間の領域の幅いっぱいをＭＯＳトランジスタのドレイン領域として利用することができる。したがって、図３３および図３４の実施例と比較すると、溝４および３５の間隔を狭くすることが容易である。溝４および３５の間隔を狭くすれば、それだけターンオフ時の絶縁ゲート電極側からの空乏化によるキャリア注入の抑制効果が大きくなり、ターンオフ能力の向上が可能になる。
【０１１１】図３７(a) (b) は、図２７の実施例の素子構造に更に、カソード側に縦型のｎチャネルＭＯＳトランジスタを組み込んだ実施例の素子構造と等価回路である。ｐ型ベース層４５上にｎ- 型チャネル層４７，ｎ型ウェル層５６が形成され、更にこの上にｐ型ウェル層６１，ｎ+型ソース層６２が形成されている。ｎ+ 型ソース層６２の表面からｎ- 型ベース層１に達する深さに溝４が形成されて、絶縁ゲート電極５が埋込み形成されている。これにより、ｐ型ウェル６１の溝側壁をチャネル領域とするｎチャネルＭＯＳトランジスタＱ6 が、図３７R>７(b) に示すように、サイリスタのカソードに直列に入った状態になる。またストライプ状のカソード領域の端部には、ｎ- 型ベース層１に達する深いｐ+ 型層１０が拡散形成されている。
【０１１２】この実施例の素子をターンオンするには、絶縁ゲート電極５にカソード電極に対して正の電圧を印加する。この時、ｐ型ウェル層６１とｐ型ベース層４５の溝側壁にｎ型チャネルが形成され、ｎ+ 型ソース層６２から電子がｎ- 型ベース層１に注入される。この電子注入に対応してｐ+ 型エミッタ層３からホール注入がなされて、高速にターンオンする。
【０１１３】ターンオフの際には絶縁ゲート電極５にカソード電極に対して負の電圧を印加する。これによりｎ型チャネルは消滅してｎ+ 型ソース層６２からの電子注入は止まり、同時にｎ- 型チャネル層４７に広がる空乏層によって電子注入が抑制される。ｎ- 型ベース層１に蓄積していたホールは、ｐ+ 型層１０を介してカソード電極に排出される。以上により、素子はターンオフする。
【０１１４】この実施例によれば、カソード側の電子注入がカソード側に直列に入ったＭＯＳトランジスタの導通状態と、その下のｎ- 型チャネル層への空乏層の広がりによって効果的に制御されるので、高いターンオフ能力が得られる。
【０１１５】図３８(a) (b) は、図３７の素子を変形した実施例の素子断面構造と等価回路である。この実施例では、ストライプ状の埋込みゲート電極５に沿って、ｎ+ 型ソース層６２が複数個に分割されて配置されている。したがってカソード側にはｐ型ウェル層６１も露出しており、カソード電極（図では省略している）がｎ+ 型ソース層６２と同時にｐ型ウェル層６１にもコンタクトしている。図３７の実施例で設けられているホール排出用のｐ+ 型層１０はこの実施例では設けられていない。
【０１１６】したがってこの実施例の素子は、図３８(b) に示すように、カソード側に直列にｎチャネルＭＯＳトランジスタＱ6 が入ると同時に、ｐ型ベース層とカソードの間に、ｐ型ウェル層６１の抵抗を介してｎ型ウェル層５６およびｎ- 型チャネル層４６をチャネルとするｐチャネルＭＯＳトランジスタＱ4 が入った形になっている。
【０１１７】この実施例の素子では、ｐチャネルＭＯＳトランジスタＱ4 がターンオフ時のｎ- 型ベース層１のホール排出用として機能する。この実施例によると、先の実施例と異なり、ｎ- 型ベース層１のホールが直接カソードに抜ける経路がないので、サイリスタのオン特性を損なうことなく、高いターンオフ能力を実現することができる。
【０１１８】図３９(a) (b) は、さらに図３７或いは図３８の実施例の素子を変形した実施例の素子構造と等価回路である。この実施例では、埋込み絶縁ゲート電極５を長手方向に複数個に分割して配置し、その長手方向端部に挟まれた領域に、図１の実施例と同様の構造でｐチャネルＭＯＳトランジスタを形成している。
【０１１９】この実施例によっても、オン特性を損なうことなく、優れたターンオフ能力を持つ絶縁ゲート型サイリスタが得られる。またホール排出用のｐチャネルＭＯＳトランジスタは、サイリスタ本体の拡散層とは別個の拡散層を利用して形成しているので、その拡散層の不純物濃度をサイリスタ本体とは独立に設定することができ、所望のしきい値等特性の最適化が容易である。
【０１２０】図４０(a) (b) は、図３７の素子構造を基本として、これと図３２の構造とを組み合わせた実施例の素子構造と等価回路である。アノード側にもｐ- 型チャネル層５４が形成され、埋込み絶縁ゲート電極３６が形成されている。ストライプ状ゲート電極３６の端部には、アノード側，カソード側にそれぞれ、エミッタ短絡用のｐ+ 型層３３，ｎ+ 型層３４が形成されている。
【０１２１】この実施例の素子も、ターンオフ時、カソード側の電子注入とアノード側のホール注入がそれぞれ、縦型のＭＯＳトランジスタＱ6 ，Ｑ5により抑制され、高いターンオフ能力が得られる。
【０１２２】図４１(a) (b) は、カソード側の構造を図３８３８と同様とし、アノード側の構造を図４０と同様とした実施例の素子構造と等価回路である。
【０１２３】この実施例によっても、ターンオフ時、カソード側の電子注入とアノード側のホール注入がＭＯＳトランジスタＱ6 ，Ｑ5 により抑制されて高いターンオフ能力が得られる。しかも、ｎ- 型ベース層のホールが直接カソード電極に抜ける経路はないので、サイリスタのオン特性を損なうことはない。
【０１２４】図４２(a) (b) は、図３９と図４０の構造を組み合わせた実施例の素子構造と等価回路である。
【０１２５】この実施例によっても、ターンオフ時、カソード側の電子注入とアノード側のホール注入がＭＯＳトランジスタＱ6 ，Ｑ5 により抑制されて高いターンオフ能力が得られる。ｎ- 型ベース層のホールが直接カソード電極に抜ける経路はないので、サイリスタのオン特性を損なうことはない。ホール排出用のｐチャネルＭＯＳトランジスタは、サイリスタ本体の拡散層とは別個の拡散層を利用しているので、その拡散層の不純物濃度の最適化が容易である。
【０１２６】以上の図１から図４２までの実施例において、絶縁ゲート電極が埋め込まれる溝の間隔とその領域の不純物濃度は、溝側壁からの空乏層の伸び方を考慮して最適設定される。絶縁ゲート電極により形成される空乏層幅は、絶縁ゲート電極に印加するバイアスが小さい間は反転層の少数キャリアが無視できるのでバイアスに比例して大きくなる。バイアスが大きくなって反転層のキャリアが多くなると、空乏層幅は飽和して一定値になる。この空乏層幅の飽和値は、チャネル層の不純物濃度が低いほど大きいが、例えば、不純物濃度が５×１０13／cm3 以下では５μm 以上伸びる。従って反応性イオンエッチングを利用して微細間隔のゲート埋込み用溝を形成すれば、溝間を比較的低いゲートバイアスで完全空乏化して、カソード或いはアノードからのキャリア注入を止めるという制御を容易に行うことができる。
【０１２７】次に、カソード・エミッタに直列にＭＯＳトランジスタを挿入した構造のＥＳＴ（Ｅmitter Ｓwitched Ｔhyristor）と呼ばれる絶縁ゲート型サイリスタの実施例を説明する。
【０１２８】図４３は、その基本実施例の素子構造であり、従来の図１３９で示す構造を改良したものである。高抵抗のｎ型ベース層１の一方にｎ型バッファ層２を介してｐ型エミッタ層３が形成されている。ｎ型ベース層１の他方の面にはｐ型ベース層４５が形成され、このｐ型ベース層４５の表面にｎ型エミッタ層７が形成されている。ストライプ状のｎ型エミッタ層７の一辺に対向してホール排出用の高濃度ｐ+ 型層７１がストライプ状に形成され、このｐ+ 型層７１のｎ型エミッタ層７側の辺に重なるようにｎ型ソース層７２が形成されている。ｎ型エミッタ層７とｎ型ソース層７２により挟まれた領域のｐ型ベース層４５上にゲート絶縁膜７３を介してゲート電極７４が形成されている。カソード電極１２はｎ型ソース層７２とｐ+ 型層７１に同時にコンタクトして形成され、ｐ型エミッタ層３にはアノード電極１１が形成されている。
【０１２９】ここで、ｎ型ソース層７２は、図に示すように、ストライプ状のｐ+ 型層７１に対してその長手方向に複数個に分割されて短冊状をなして、ｐ+ 型層７１の端部に配列形成されている。この点で従来の構造と異なる。
【０１３０】なお図では省略されているが、ゲート電極７４と別に素子のターンオン用のゲート電極が必要である。そのためには例えば、ｐ型ベース層４５のｐ型ウェル層７１に対向する端部とは反対側（図の左側）のｎ型エミッタ層７とｎ型ベース層１で挟まれた領域にゲート絶縁膜を介してゲート電極が設けられる。このことは、以下に示す実施例でも同様である。
【０１３１】この実施例の絶縁ゲート型サイリスタのターンオン時は、図示しないターンオン用ゲート電極を用いてｎ型カソード層７からｎ型ベース層１に電子を注入する。このときゲート電極７４には、カソード電極に対して正の電圧を印加する。これによりｎ型エミッタ層７はｎ型反転チャネルを介し、ｎ型ソース層７２とを介してカソード電極１２に接続される。
【０１３２】ターンオフ時は、ゲート電極７４に零または負の電圧を印加する。これにより、ｎ型チャネル層が消失して、ｎ型エミッタ層７はｎ型ソース層７２と切り離されてフローティングとなり、カソードからの電子注入が止まり、素子は高速にターンオフする。
【０１３３】ターンオフ時、ｎ型ソース層７２，ｐ型ベース層４５，ｎ型ベース層１およびｐ型エミッタ層３からなる寄生サイリスタは、ｎ型ベース層１のホールをカソード電極に排出する際の障害になる。ｎ型ソース層７２が、もし、ｐ型ウェル層７１の辺に沿って連続的に形成されていると、ｎ型エミッタ層７がｎ型ソース層７２から切り離された後にもｎ型ソース層７２からの電子注入が止まらず、ターンオフ能力は著しく小さいものとなる。これに対してこの実施例では、ｎ型ソース層７２が複数個に分割されて配置されているから、ｎ型ソース層７２からの電子注入量は抑えられ、寄生サイリスタ効果が低減されて高いターンオフ能力が得られる。
【０１３４】図４４〜図４７は、図４３の実施例の素子構造を基本として、より効果的に寄生バイポーラトランジスタ効果の影響低減を図った実施例である。
【０１３５】図４４(a) では、ｐ型ウェル層７１の底部により高濃度のｐ+ 型層７５が設けられている。これにより、ｐ型ベース層４５の横方向抵抗が低減されて、寄生サイリスタ効果が抑制される。図４４(b) では、ｎ型ベース層１のｐ型ベース層４５との接合部近傍に低キャリアライフタイム層７６が設けられている。これにより、ｎ型ベース層１内の過剰ホールの寿命が短くなり、寄生サイリスタ効果が抑制されてターンオフ能力が向上する。
【０１３６】図４５(a) では、アノード側に、ｎ型ベース層１の一部を表面に露出させてアノード電極１１に短絡するエミッタ短絡部７７が設けられている。これにより、ターンオフ時、アノード側からのホール注入が抑制されるから、やはりターンオフ能力が改善される。
【０１３７】図４５(b) では更に、ｐ型エミッタ層３が選択的に拡散形成されてこの中にｎ型ソース層７８が形成され、ｐ型エミッタ層３のｎ型ベース層１とｎ型ソース層７８に挟まれた領域にはゲート絶縁膜７９を介してゲート電極８０が形成されている。この実施例では、ターンオフ時、ゲート電極８０にアノードに対して正の電圧を印加することによって、アノード側のエミッタ短絡構造が形成され、高速にターンオフができる。オン状態ではゲート電極８０を零バイアスまたは負バイアスとすることにより、エミッタ短絡構造が形成されないから、サイリスタのオン特性を損なうことがない。
【０１３８】図４６(a) は、図４５(a) と図４４(a) の構造を組み合わせた実施例である。図４６(b) は、図４５R>５(a) と図４４(b) の構造を組み合わせた実施例である。図４７(a) は、図４５(b) と図４４(b) の構造を組み合わせた実施例である。図４７(b) は、図４５(a) と図４４(a) および(b) の構造を組み合わせた実施例である。
【０１３９】図４８は、図４７(a) の実施例の素子構造において、カソード側のゲート電極７４（Ｇ1 ）とアノード側のゲート電極８０（Ｇ2）の駆動信号波形例を示している。オン状態では、カソード側のゲート電極７４に正電圧ＶG1を与えて、ｎ型エミッタ層をチャネルを介し、ｎ型ソース層７２を介してカソード電極１２に接続した状態とし、アノード側のゲート電極８０は零バイアスとしてｐ型エミッタ層３からの十分なホール注入を維持する。
【０１４０】ターンオフ時は、まずアノード側のゲート電極８０に正電圧ＶG2を印加してエミッタ短絡状態としてｐ型エミッタ層３からのホール注入を抑制しておく。その後、カソード側のゲート電極７４のバイアス電圧ＶG1を零に落とすことにより、ｎ型エミッタ層７をカソード電極１２から切り離し、ｎ型ベース層１のホールをカソード電極１２に排出させる。
【０１４１】以上のようなタイミングで二つのゲート駆動を行うことによって、高いターンオフ能力が得られる。
【０１４２】図４９は、別の実施例の絶縁ゲート型サイリスタである。この実施例では、ｐ型ベース層４５とｐ型ウェル層７１の対向する辺の間に、ｎ型ベース層１が露出した状態としている。更に、ｐ型ベース層４５とｐ型ウェル層７１の相対向する辺にそれぞれ、浅い低濃度のｐ型ウェル層８１，８２が形成されている。ｎ型エミッタ層７のｐ型ウェル８１側端部には高濃度のｎ+ 型層８３が形成されている。そして、ｎ型エミッタ層７とｎ型ソース層７２により挟まれた領域のｐ型ウェル層８１，８２およびこれらｐ型ウェル層８１，８２に挟まれた領域に露出しているｎ型ベース層１を覆うようにゲート絶縁膜７３を介してゲート電極７４が形成されている。ｎ型ソース層７２はこの実施例では、図４３の実施例と異なり、ストライプ状のｐ型ウェル７１内では分割されずストライプ状をなして形成されている。
【０１４３】この実施例の素子でも、オン状態ではゲート電極７４にカソードに対して正の電圧が印加される。このとき、ｐ型ウェル層８１，８２の表面のｎ型反転チャネルとｎ型ベース層１を介して、ｎ型エミッタ層７とｎ型ソース層７２が短絡された状態となる。ターンオフ時はゲート電極７４に零または負電圧が印加される。これにより、ｎ型エミッタ層７はｎ型ソース層７２から切り離される。
【０１４４】この実施例の素子では、ターンオン時にｎ型チャネルが形成されるｐ型ウェル層８１，８２がｐ型ベース層４５およびｐ型ウェル層７１とは別に形成されて、所望のしきい値に設定される。従ってｐ型ウェル層７１のｎ型ソース層７２下の部分を十分高濃度として横方向抵抗を小さくし、寄生サイリスタ効果を抑制して、ターンオフ時のホール排出を高速に行うことができる。
【０１４５】図５０は、図４９の実施例において、ｎ型ソース層７２を図４３の実施例と同様に複数個に分割して配置した実施例の部分図である。この実施例によれば、より高いターンオフ能力が得られる。
【０１４６】図５１〜図５９は、図４９或いは図５０の実施例の素子構造に対して、さらにターンオフ能力の改善手段を講じた実施例である。図５１の実施例では、図４４４４(a) と同様に、ｐ型ウェル７１の底部に高濃度のｐ+型層７５が設けられている。図５２の実施例では、図４４４４(b) と同様にｎ型ベース層１のｐ型ベース層４５との接合部近傍に低キャリアライフタイム層７６が形成されている。図５３の実施例では、アノード側に図４５(a)と同様のエミッタ短絡部７７が設けられている。図５４５４の実施例では、図４５(b) 同様にアノード側にＭＯＳトランジスタによるエミッタ短絡構造が設けられている。図５５の実施例は、図５２と図５３の実施例の構造を組み合わせたもの、図５６の実施例は、図５１と図５４R>４の実施例の構造を組み合わせたもの、図５７の実施例は、図５１と図５３の実施例の構造を組み合わせたもの、図５８の実施例は、図５１，図５２および図５４の実施例の構造を組み合わせたものである。図５９は、図５４５４の構造に対して、ｐ型ベース層４５とｎ型ベース層１の接合部に低キャリアライフタイム層７６を設けたものである。
【０１４７】これらの実施例の絶縁ゲート型サイリスタにおいても、優れたターンオフ能力が得られる。
【０１４８】図６０は、別の実施例の絶縁ゲート型サイリスタである。この実施例では、ｐ型ベース層４５とこれに隣接するｐ型ウェル層７１の間に、これらより浅く低濃度のｐ型チャネル層８４が形成されている。ｐ型ベース層４５内のｎ型エミッタ層７のチャネル領域側端部には高濃度のｎ+ 型層８３が形成されている。ｐ型ウェル層７１内のｎ型ソース層７２は、チャネル側端部が一部ｐ型チャネル層８４の領域に入り込んだ状態で、複数個に分割されることなくストライプ状をなして形成されている。
【０１４９】この実施例においても、ｐ型チャネル層８４をｐ型ベース層４５およびｐ型ウェル層７１とは別に形成することで、ｎ型エミッタ層７の短絡用ＭＯＳトランジスタのしきい値を最適設計することができる。そしてｐ型ベース層４５およびｐ型ウェル層７１を十分高濃度とすることよって、高いターンオフ能力を得ることができる。
【０１５０】図６１は、図６０の構造を変形した実施例の部分構造図であり、ｎ型ソース層７２が複数個に分割されて配列形成されている。図６２は同様に図６０の構造を変形した実施例の部分構造図であり、ｐ型チャネル層８４の一部をｎ型ベース層１を露出させている。これらの実施例によっても、図６０の実施例と同様の効果が得られる。
【０１５１】図６３は、図６０の構造を基本として図４４R>４(a) と同様に高濃度ｐ+ 型層７５を設けた実施例、図６４は図６０の構造を基本として図４４(b) と同様に低キャリアライフタイム層７６を設けた実施例、図６５は図６０の構造を基本として図４５(a) と同様にアノード側のエミッタ短絡部７７を設けた実施例、図６６は図６０R>０の構造を基本としてアノード側にも絶縁ゲートを設けた実施例である。更に図６７は、図６０の構造を基本としてこれに図４４(a) および図４５(a) の構造を組み合わせた実施例、図６８は図６０の構造を基本としてこれに図４４(b) および図４５(b) の構造を組み合わせた実施例である。
【０１５２】これらの実施例によって、更にターンオフ能力の向上を図った絶縁ゲート型サイリスタが得られる。
【０１５３】図６９は、更に別の実施例の絶縁ゲート型サイリスタである。ここまでの実施例では、ｎ型エミッタ層４のｎ型ソース層７２とは反対側のｐ型ベース層４５の端部にターンオン用絶縁ゲート（図では省略している）が設けられるものとした。この実施例においては、ｎ型ソース層７２を挟んでｎ型エミッタ層と反対側にターンオン用およびホールバイパス用のＭＯＳトランジスタが構成されている。
【０１５４】すなわちｐ型ベース層４５の端部に浅いｐ型ウェル層９１が形成され、このｐ型ウェル層９１内にｐ型ベース層４５内のｎ型ソース層７２と連続するｎ型ウェル層９２が形成されている。このｎ型ウェル層９２の表面にはｐ型ソース層９３が形成されている。カソード電極１２はｎ型ソース層７２と同時にｐ型ソース層９３にコンタクトして形成されている。またｐ型ソース層９３とｎ型ベース層１の間のｐ型ウェル層９１およびｎ型ウェル層９２の表面を覆うようにゲート絶縁膜９４を介してゲート電極９５が形成されている。
【０１５５】なおゲート絶縁膜９４およびゲート電極９５は、ｎ型ソース層７２とｎ型エミッタ層７間をオン，オフするためのゲート絶縁膜７３およびゲート電極７４と一体的に形成されていても良い。
【０１５６】この実施例の素子は、ターンオン時、ゲート電極７４および９５にカソードに対して正電圧を印加する。これにより、ゲート電極９５下のｐ型ウェル層９１の表面反転層を介してｎ型ウェル層９２からｎ型ベース層１に電子が注入される。同時にゲート電極７４下のｐ型ベース層４５表面の反転層を介してｎ型ソース層７２とｎ型エミッタ層７が短絡され、ｎ型エミッタ層７がカソード電極１２に接続される。
【０１５７】ターンオフ時は、ゲート電極７４および９５に負電圧を印加する。これにより、ｎ型エミッタ層７とｎ型ソース層７２間が切り離される。また、ｐ型ソース層９３とｐ型ウェル層９１間がｎ型ウェル層９２の表面反転層を介して短絡される。このｐチャネルＭＯＳトランジスタの動作により、ｐ型ベース層４５はｐ型ウェル層９１を介し、ｐ型ソース層９３を介してカソード電極１２に接続され、ホール排出がなされる。
【０１５８】この実施例では、オン状態ではホール排出のバイパスがなく、従って優れたオン特性を維持することができる。またｎ型ソース層７２の下は厚いｐ型ベース層４５となっているので、寄生サイリスタ効果の影響は少ない。
【０１５９】図７０は、図６９の構造を変形した実施例である。この実施例では、ｐ型ベース層４５につながるｐ型ウェル層９１が幅広く形成され、ｎ型ソース層７２，ｎ型ウェル層９２およびｐ型ソース層９３はすべてこのｐ型ウェル層９１の領域内にが形成されている。幅広く形成されるｐ型ウェル層７５の横方向抵抗を小さくするために、その底部に高濃度ｐ+ 型層７５が形成されている。それ以外は、図６０の実施例と同様である。
【０１６０】この実施例の素子動作は図６９のそれと同じである。ｎ型ソース層７２の下が浅いｐ型ウェル層９１になっているが、その底部にｐ+ 型層７５が設けられているため、寄生サイリスタ効果は抑制される。
【０１６１】図７１は、図７０の構造を僅かに変形した実施例である。この実施例では、ｎ型ソース層７２の一部にｐ型ウェル層９１を露出させて、カソード電極１２を直接ｐ型ウェル層９１にコンタクトさせたカソード短絡構造としている。
【０１６２】この実施例によれば、ターンオフ時のカソード電極へのホール排出がより効果的に行われ、高速のターンオフ動作が可能になる。
【０１６３】図７２は、図７０の実施例の構造に対して、アノード側にエミッタ短絡部７７を形成した実施例、更に図７３は、図７０の実施例に対してアノード側に選択的にエミッタ短絡構造を得るためのＭＯＳトランジスタを形成した実施例である。これらの実施例によっても、高速のターンオフ動作が可能になる。
【０１６４】図７４は、図６９の実施例の構造を３次元的に展開した実施例である。図７５は同様に図７０の実施例の構造を３次元的に展開した実施例である。図７６は同様に図７１の実施例の構造を３次元的に展開した実施例である。図７７は同様に図７０の実施例の構造を３次元的に展開した実施例である。図７８は同様に図７３の実施例の構造を３次元的に展開した実施例である。図７９７９は図７８の構造を基本として、ｐ型エミッタ層３を取り囲むように絶縁ゲートトランジスタ構造を設けた実施例である。
【０１６５】次にカソード側の構造を従来の図１３９と同じとして、アノード側にカソード側と同様のＭＯＳトランジスタを導入した実施例を、図８０〜図８７に示す。
【０１６６】図８０の実施例では、アノード側にはｐ型エミッタ層３が選択的に形成され、これから所定距離離れてｎ+ 型層１００が形成されている。ｎ+ 型層１００のｐ型エミッタ層３側の端部にはｐ型ソース層１０１が形成されている。ｐ型ソース層１０１とｐ型エミッタ層３の間のｎ型バッファ層２表面にはゲート絶縁膜１０２を介してゲート電極１０３が形成されている。すなわちｐチャネルＭＯＳトランジスタが構成されている。アノード電極１１は、ｎ+ 型層１００とｐ型ソース層１０１に同時にコンタクトして形成され、ｐ型エミッタ層３には直接コンタクトしていない。
【０１６７】この実施例の素子では、ターンオン時、カソード側のゲート電極７４にカソードに対して正の電圧が印加され、アノード側のゲート電極１０３にアノードに対して負の電圧が印加される。これにより、それぞれゲート電極下に形成されるチャネルを介して、ｎ型エミッタ層７はｎ型ソース層７２に、またｐ型エミッタ層３はｐ型ソース層１０１に短絡される。図示しないターンオン用ゲートによりｐ型ベース層にベース電流が供給されると、素子はターンオンする。
【０１６８】ターンオフ時は、カソード側のゲート電極７４にカソードに対して零または負の電圧が印加され、アノード側のゲート電極１０３にアノードに対して零または正の電圧が印加される。これにより、ｎ型エミッタ層７はｎ型ソース層７２から切離され、ｎ型エミッタ層７からの電子注入は止まる。また、ｐ型エミッタ層３はｐ型ソース層１０１から切離され、ｐ型エミッタ層３からのホール注入は止まる。
【０１６９】以上のようにしてこの実施例によれば、カソード側，アノード側共にＭＯＳゲートでキャリア注入を制御することによって、高速のターンオフができる。なおこの実施例の素子はターンオフに際して、先に図４８R>８で説明したようにアノード側のＭＯＳトランジスタをオフにし、その後カソード側のＭＯＳトランジスタをオフにする、というゲート制御を行うこともできる。これにより、より高いターンオフ能力が得られる。
【０１７０】図８１は、アノード側のＭＯＳトランジスタをｎチャネルとした実施例である。ｐ型エミッタ層３に連続するｐ型ウェル層１０４が形成され、ｐ型エミッタ層とｐ型ウェル層１０４に跨がるようにｎ型ソース層１０６が形成され、これから所定距離離れてｐ型ウェル層１０４にｎ型ドレイン層１０５が形成されている。これらｎ型ソース層１０６とｎ型ドレイン層１０５の間のｐ型ウェル層１０４上にゲート絶縁膜１０２を介してゲート電極１０３が形成されて、ｎチャネルＭＯＳトランジスタが構成されている。ｎ型ソース層１０６とｐ型エミッタ層３の間は不純物を高濃度にドープした多結晶シリコン膜或いは金属膜による短絡電極１０７で短絡されている。
【０１７１】この実施例では、ターンオン時、カソード側のゲート電極７４にカソードに対して正の電圧が印加され、アノード側のゲート電極１０３にはアノードに対して正の電圧が印加される。これにより、カソード側ではｎ型エミッタ層７はｎ型ソース層７２と接続されて、電子注入が行われる。アノード側ではｎ型ドレイン層１０５とｎ型ソース層１０６がつながり、短絡電極１０７によってｐ型エミッタ層３はアノード電極１１と短絡されて、ｐ型エミッタ層３からのホール注入がなされる。
【０１７２】ターンオフ時は、カソード側のゲート電極７４にカソードに対して零または負の電圧が印加され、アノード側のゲート電極１０３にアノードに対して零または負の電圧が印加される。これにより、ｎ型エミッタ層７はｎ型ソース層７２から切離され、ｎ型エミッタ層７からの電子注入は止まる。また、ｐ型エミッタ層３はｎ型ドレイン層１０５およびアノード電極１１から切離され、ｐ型エミッタ層３からのホール注入は止まる。
【０１７３】この実施例によっても、高いターンオフ能力が得られる。図８０の実施例では、ターンオフ時、アノード側ではｐ型エミッタ層３からのホール注入が止まった後にもｐ型ソース層１０１からのホール注入が暫く続くが、この実施例ではゲート制御によってホール注入が完全に止まる。したがって優れたターンオフ能力が得られる。
【０１７４】図８２は、図８０の実施例に対して、図４４R>４(a) と同様にｐ型ウェル層７１の底部に高濃度ｐ+ 型層７５を設けた実施例である。図８３は、図８０の実施例に対して、アノード側のｎ型ウェル層１００の底部に高濃度ｎ+ 型層１０８を設けた実施例である。図８４は、図８２と図８３を組み合わせた実施例である。
【０１７５】図８５は、図８０の実施例に対して、図４４R>４(b) と同様にｎ型ベース層１のｐ型ベース層４５との接合部近傍に低キャリアライフタイム層７６を設けた実施例である。図８６は、図８０の実施例に対して、ｎ型ベース層１のｎ型バッファ層２寄りのｎ+ 型層１００下に低キャリアライフタイム層１０９を設けた実施例である。図８７は、図８０の実施例に対して、サイリスタの主電流経路のｎ型ベース層１中央部に低キャリアライフタイム層１０９を設けた実施例である。
【０１７６】これら図８２〜図８７の実施例によって、さらに高いターンオフ能力が得られる。
【０１７７】次に、再度埋込みゲート構造の絶縁ゲート型サイリスタの実施例を、幾つか説明する。
【０１７８】図８８はその様な実施例の絶縁ゲート型サイリスタである。これは、先に説明した図３７の構造と基本的に同じであり、埋込み絶縁ゲート電極５の間のｎ型エミッタ層７上にｐ型ウェル層６１およびｎ+ 型ソース層６２が形成されている。またｎ型ベース層１のｐ型エミッタ層３側にはｎ型バッファ層２が設けられている。上面全面に形成されるカソード電極は省略されている。
【０１７９】この実施例の素子は、ターンオン時、ゲート電極５にカソードに対して正の電圧が印加される。これにより、ｐ型ウェル層６１およびｐ型ベース層４５の溝４側壁に形成されるｎ型チャネルを介してｎ+ 型ソース層６２はｎ型エミッタ層７と短絡され、ｎ型エミッタ層７はｎ型ベース層１と短絡される。これにより、ｎ型ベース層１に電子注入が成される。ターンオフ時は、ゲート電極５にカソードに対して零または負の電圧が印加される。これにより、ｎ型エミッタ層７はｎ+ 型ソース層６２およびｎ型ベース層１から切り離され、電子注入が止まる。またｎ型ベース層１中のホールは、ゲート電極端部に設けられたｐ+ 型層１０を介してカソード電極に排出される。
【０１８０】図８９は、図８８の構造を改良して、アノード側にエミッタ短絡部７７を設けた実施例である。図９０９０は、同様に図８８の構造を改良して、ダブルゲート構造とした実施例である。すなわちアノード側のｐ型エミッタ層３は選択的に形成され、このｐ型エミッタ層３内にｎ+ 型ソース層７８が形成され、ｎ+ 型ソース層７８とｎ型バッファ層２により挟まれた領域にゲート絶縁膜７９を介してゲート電極８０が形成されている。図９１R>１は、図８８の構造に対して、図１と同様にストライプ状ゲート電極の端部に、ｐ型層８，ｎ型層９，ｐ+ 型層１０が縦方向に形成されてｎ型層９をチャネルとするホールバイパス用の縦型ｐチャネルＭＯＳトランジスタを構成した実施例である。図９２は、図９１の構造に対して、図８９と同様にアノード側にエミッタ短絡部７７を設けた実施例である。図９３は、図９１の構造に対して、図９０と同様にアノード側にＭＯＳトランジスタを構成した実施例である。
【０１８１】これらの図８８〜図９３の実施例によっても、高いターンオフ能力を持つ絶縁ゲート型サイリスタが得られる。
【０１８２】図９４は、図９１と同様の構造を埋込みゲートではなく平面的に実現した実施例である。ｐ型ベース層４５の表面にｎ+ 型エミッタ層７が形成され、またｐ型ベース層４５の端部にｎ+ 型エミッタ層７と隣接してｎ+ 型ソース層７２が形成されている。ｎ+ 型ソース層７２下のｐ型ベース層４５は十分に厚い。さらにｐ型ベース層４５の外にｐ型ベース層４５に隣接してｐ+ 型ドレイン層１０が形成されている。ｎ型エミッタ層７とｎ型ソース層７２の間にｐ型ベース層４５表面および、ｎ+ 型ソース層７１とｐ+ 型ドレイン層１０に挟まれた領域のｐ型ベース層４５およびｎ型ベース層１の表面には、ゲート絶縁膜７３を介してゲート電極７４が形成されている。カソード電極１２はｎ+ 型エミッタ層７２にコンタクトすると同時に、ｐ+ 型ドレイン層１０にもコンタクトするようにパターン形成されている。
【０１８３】この実施例の素子は、ターンオン時、ゲート電極７４にカソードに対して正の電圧が印加される。これにより、ｎ+ 型ソース層７２とｎ+ 型エミッタ層７の間がｎ型チャネルにより短絡される。また、ｐ型ベース層４５の端部にｎ型チャネルが形成されて、ｎ+ 型ソース層７２からｎ型ベース層１に電子が注入される。ターンオフ時は、ゲート電極７４にカソードに対して負の電圧が印加される。これにより、ｎ+ 型エミッタ層７はｎ+ 型ソース層７２から切り離される。また、ｐ型ベース層とｐ+ 型ドレイン層１０の間がｎ型ベース層１の表面に形成される反転チャネルを介して接続されて、カソード電極１２にホール排出がなされる。
【０１８４】この実施例によれば、ｐチャネルＭＯＳトランジスタ部分は素子がオン状態ではオフしているから、ホールバイパスはなく、したがってオン特性が損なわれることはない。また、ｎ+ 型ソース層７２下のｐ型ベース層４５は十分厚いから、寄生トランジスタ効果の影響は少なく、ターンオフ時はｐ型ベース層４５の小さい横方向抵抗を介し、ｐ型反転チャネルを介してホール排出がなされるので高いターンオフ能力が得られる。
【０１８５】図９５、図９４の構造におけるｎ+ 型ソース層７２下の部分を浅いｐ型ウェル層９１とした実施例である。ｐ型ウェル層９１の底部には高濃度ｐ+ 型層７５が形成されている。
【０１８６】この実施例においては、ｐ型ウェル層９１をｐ型ベース層４５とは別に形成することによって、ＭＯＳトランジスタのしきい値を最適設定することができ、しかも、高濃度ｐ+ 型層７５を設けることによって寄生サイリスタ効果を抑制して高いターンオフ能力を確保することができる。
【０１８７】図９６は、図９５の構造に対してアノード側にエミッタ短絡部７７を形成した実施例である。図９７R>７は同様に図９５の構造に対して、アノード側にもエミッタ短絡構造を選択的に形成するためのＭＯＳトランジスタを構成した実施例である。図９８は更に、図９５の構造に対して、カソード側にエミッタ短絡部９６を設けた実施例である。
【０１８８】これら図９６〜図９８の実施例によっても、高いターンオフ能力の絶縁ゲート型サイリスタが得られる。
【０１８９】図９９は、図８８の構造を埋込みゲート構造ではなく、平面ゲート構造によって実現した実施例である。ｎ型ベース層１に選択的にｐ型ベース層４５が形成され、このｐ型ベース層４５内に選択的にｎ型エミッタ層７が形成され、更にこのｎ型エミッタ層７内に選択的にｐ型ウェル層６１が形成され、このｐ型ウェル層６１内に選択的にｎ+ 型ソース層６２が形成されている。ｎ+ 型ソース層６２とｐ型ウェル層６１に同時にコンタクトするようにカソード電極１２が形成されている。ｎ+ 型ソース層６２とｎ型ベース層１により挟まれた領域のｐ型ウェル層６１，ｎ型エミッタ層７およびｐ型ベース層４５の表面に連続してゲート絶縁膜７３を介してゲート電極７４が形成されている。
【０１９０】この実施例の素子は、ターンオン時、ゲート電極７４にカソードに対して正の電圧が印加される。これにより、ｎ+ 型ソース層６２とｎ型エミッタ層７の間がｎ型チャネルにより短絡され、またｎ型エミッタ層７とｎ型ベース層１の間がｎ型チャネルにより短絡される。これにより、ｎ+型ソース層６２からｎ型ベース層１に電子が注入される。ターンオフ時は、ゲート電極７４にカソードに対して負の電圧が印加される。これにより、ｎ型エミッタ層６２はｎ+ 型ソース層６２およびｎ型ベース層１から切り離され、電子注入が止まる。また、ｐ型ベース層とｐ型ウェル層６１の間がｎ型エミッタ層７の表面に形成されるｐ型チャネルを介して短絡されて、ｎ型ベース層１のホールはｐ型ベース層４５からｐ型チャネルを介し、ｐ型ウェル層６１を介してカソード電極１２に排出される。
【０１９１】この実施例によっても、オン状態でのホールバイパスはなく、またターンオフ時はカソード・エミッタからの電子注入が抑制されると同時にホールバイパスがなされる。したがってオン特性を損なうことなく、高速のターンオフができる。
【０１９２】図１００は、図９９の構造を改良した実施例である。この実施例では、ｎ型ベース層１にｐ型ベース層４５およびｎ型エミッタ層７を拡散形成した後、その表面にｎ- 型エピタキシャル層１１１を形成している。そしてこのエピタキシャル層１１１にｐ型ウェル層６１、およびｐ型ベース層４５と繋がるｐ型ウェル層１１３を同時に形成し、またこれらｐ型ウェル層６１と１１３の間にｎ型ウェル層１１２ウェル層を形成している。
【０１９３】図９９の実施例では、ｎ型ベース草１にｐ型ベース層４５，ｎ型エミッタ層７，ｐ型ウェル層６１およびｎ+ 型ソース層６２と順次不純物拡散によって形成すると、不純物濃度が順次高くなるために、各部のＭＯＳトランジスタのしきい値の最適化が難しい。この実施例で、ｎ型エミッタ層７まで形成した後にエピタキシャル成長を行って、ｐ型ウェル層６１，１１３およびｎ型ウェル層１１２を形成するため、各ＭＯＳトランジスタのしきい値の最適設計が容易である。
【０１９４】図１０１は、図９９の構造を基本として、アノード側にエミッタ短絡部７７を形成した実施例である。図１０２は同様に図９９の構造を基本として、アノード側に選択的にエミッタ短絡構造を形成するためのＭＯＳトランジスタを導入した実施例である。これらの実施例によっても、同様の効果が得られる。
【０１９５】図１０３は、図４３の実施例を改良した実施例の絶縁ゲート型サイリスタである。図４３の実施例では、ｎ+ 型ソース層７２が複数個に完全に分離されて配置されたのに対して、この実施例では複数個のｎ+型ソース層７２が完全には分離されず、ｎ型エミッタ層７側で連続するようにパターン形成している。
【０１９６】図４３の実施例では、ｎ+ 型ソース層７２を分割配置することによって前述のように寄生サイリスタ効果が低減されるが、反面、ｎ+ 型ソース層７２とｎ型エミッタ層７間に形成されるＭＯＳトランジスタの実効ゲート幅（すなわちｎ+ 型ソース層７２のｎ型エミッタ層７に対向する辺のトータルの長さ）が小さくなるために、オン電圧の上昇をきたす。この実施例によれば、ｎ+ 型ソース層７２がｎ型エミッタ層７に対向する辺ではつながっているから、実効ゲート幅を小さくすることなく、しかもカソード短絡率を十分大きく確保して寄生サイリスタ効果を低減することができる。
【０１９７】図１０４は本発明の別の実施例の素子構造を示す平面図であり、図１０５は図１０４のＡ−Ａ′断面図である。ｐ型エミッタ層３に接してｎ型ベース層１が形成され、このｎ型ベース層１内にｐ型ベース層４５およびｎ型エミッタ層７が順次拡散形成されて、ｐｎｐｎサイリスタ構造が構成されている。ｎ型エミッタ層７に隣接してｎ型ソース層７２が形成され、ｎ型エミッタ層７とｎ型ソース層７２に挟まれるｐ型ベース層４５の表面部分にゲート絶縁膜７３を介して第１のゲート電極７４（Ｇ1 ）が形成されて、ＣＨ1 をチャネル領域とするｎチャネルＭＯＳＦＥＴが構成されている。
【０１９８】この構造では、図１３９に示した従来構造ではあった高濃度ｐ型層７１は形成されていない。これに代って、この実施例の構造では、ｎ型ソース層７２のｎ型エミッタ層７と反対側の端部にｐ型ソース層９３が形成されている。このｐ型ソース層９３とｐ型ベース層４５により挟まれた領域表面にゲート絶縁膜を介して第２のゲート電極９５（Ｇ2 ）が形成されている。
【０１９９】従って、ゲートＧ1 ，Ｇ2 共に正の電圧を印加すると、チャネル領域ＣＨ1 が導通し、チャネル領域ＣＨ2 が非導通となって、エミッタ短絡部はなくなる。これにより、電子はｎ型エミッタ層７から高い注入効率でサイリスタ構造に注入される。一方、ゲートＧ1 ，Ｇ2 共に負電圧とすると、チャネル領域ＣＨ2 が導通，チャネル領域ＣＨ1 が非導通となり、ｎ型エミッタ層７からの電子注入は止まり、正孔はチャネル領域ＣＨ2 を通ってカソード電極１３へ排出されるので、素子はターンオフする。
【０２００】以上のようにこの実施例では、サイリスタがオンしている間はカソード短絡とならないので高い注入効率で電子がサイリスタ構造へ注入される。
【０２０１】図１０６は、図１０４の実施例の改良型の素子構造を示す平面図であり、図１０７は図１０６のＡ−Ａ′断面図である。この実施例では、ゲート電極７４の端部直下に高濃度ｎ型ソース層７２が形成されている。したがって、ソース層抵抗を低減できると共に、チャネル長を高精度で制御することができる。また、ｐ型ベース層４５、ｎ型エミッタ層７の端部にｐ型ウェル９１、ｎ型ソース層７２および第３のゲート電極８０が設けられている。この様にｎ型エミッタ層７２の端部にターンオン用ＭＯＳＦＥＴを形成すると、この部分からターンオンが開始するため、ｎ型ウェル層９２をｎ型エミッタとする寄生サイリスタがラッチアップしにくくなるという利点が得られる。
【０２０２】図１０８は同じく図１０４の実施例の改良型の素子構造を示す平面図であり、図１０９はそのＡ−Ａ′断面図である。この実施例では、ｎ型ソース層７２とｐ型ソース層９３が周期的に入り組んで形成されている。この実施例によれば、コンタクトホール１０５が小さいものであって、これらの層との十分低抵抗のコンタクトが可能となる。したがって素子領域のデッドスペースを低減することができる。
【０２０３】図１１１は、他の実施例の素子構造を示す平面図であり、図１１２は図１１１のＡ−Ａ′断面図である。この実施例では、ｎ型ソース層７２のｎ型エミッタ層７と隣接した側の端部にｐ型ソース層９３が形成されている。この実施例によれば、ターンオフ時、サイリスタ領域に近い部分から効率的に正孔を排出することができるので、高いターンオフ能力が得られる。
【０２０４】図１１３は、図１１１の実施例の改良型の素子構造を示す平面図であり、図１１４はそのＡ−Ａ′断面図である。この実施例では、図１１１の実施例にターンオン用の絶縁ゲートが付加されている。したがって高速のターンオンが可能である。
【０２０５】図１１５は、同じく図１１１の実施例の改良型の素子構造を示す平面図であり、図１１６，図１１７R>７はそれぞれ、図１１５のＡ−Ａ′，Ｂ−Ｂ′断面図である。この実施例では、ｎ型ソース層７２とｐ型ソース層９３が周期的に入り組んで形成されている。この実施例によれば、ソース層抵抗が低減され、したがって小さいオン電圧を得ることができる。
【０２０６】図１１８は、本発明の他の実施例の素子構造を示す平面図であり、図１１９はそのＡ−Ａ′断面図である。この実施例では、ｎ型エミッタ層７の端部にｐ型ソース層９３が形成されている。したがって、ゲートＧに正電圧を印加すると、チャネル領域ＣＨ1 が導通し、チャネル領域ＣＨ2 が非導通となって、エミッタ短絡部はなくなる。これにより、電子はｎ型エミッタ層７から高い注入効率でサイリスタ部へ注入される。一方、ゲートＧに負の電圧を印加すると、チャネル領域ＣＨ2 が導通，チャネル領域ＣＨ1 が非導通となって、ｎ型エミッタ層７の電子注入は止まり、正孔がチャネル領域ＣＨ2 を通ってカソード電極１２へ排出されるので、素子はターンオフする。
【０２０７】この実施例の素子構造であれば、サイリスタがオンしている間はカソード短絡にならないので、高い注入効率で電子がサイリスタ構造に注入される。ｐ型層７１は、ｎ型ソース層７２をエミッタとする寄生サイリスタのラッチアップ防止のために設けられている。
【０２０８】図１２０は、図１１８の実施例の改良型の素子構造を示す平面図であり、図１２１はそのＡ−Ａ′断面図である。この実施例は、図１１８の実施例にターンオン用の絶縁ゲートを付加したもので、これにより高速ターンオンが可能になる。
【０２０９】図１２２は同じく図１１８の実施例の改良型の素子構造を示す平面図であり、図１２３はそのＡ−Ａ′断面図、図１２４は同じくＢ−Ｂ′断面図である。この実施例では高濃度ｎ型ソース層７２が形成されている。これにより、ソース層抵抗が低減され、小さいオン電圧を得ることができる。
【０２１０】図１２５は、同じく図１１８の実施例の改良型の素子構造を示す平面図であり、図１２６はそのＡ−Ａ′断面図である。この実施例では、高濃度ｐ型ソース層９３がｎ型エミッタ層７の全面にわたって形成されている。この実施例によれば、主に電流が流れるサイリスタ領域上を熱伝導率の高い金属電極が覆うことになる。これにより、素子内部で発生した熱が素子外部に効率よく排出されるので、結果的に素子の動作周波数を高めることができる。
【０２１１】図１２７は、本発明の他の実施例の素子構造を示す平面図であり、図１２８は図１２７のＡ−Ａ′断面図、図１２９は同じくＢ−Ｂ′断面図、図１３０は同じくＣ−Ｃ′断面図である。この実施例は、ゲート電極９５，８０を互いに直交させて一体化し、ｎ型エミッタ層７およびｎ型ソース層７２を矩形状に形成している。図１２８のＡ−Ａ′断面図を見ると、従来例と同じ素子構造になっているが、ｐ型ベース層４５がカソード電極１２と接触していないので高い電子注入効率が得られる。またターンオンの際にはｎ型エミッタ層７からチャネル領域ＣＨ3を通ってｎ型ベース層１に電子が注入されるので、高速でターンオンができる。一方、図１２９R>９，図１３０のＢ−Ｂ′断面，Ｃ−Ｃ′断面を見ると、ｎ型エミッタ層７或いはｎ型ソース層７２の端部にｐ型ソース層９３が形成されている。したがって、ゲートＧ2 をバイアスすると、チャネル領域ＣＨ2 を通って素子に蓄積されていた正孔がカソード電極１２に排出されるから、素子は速やかにターンオフする。
【０２１２】この実施例では、ｐ型ソース層９３がｎ型ソース層７２と離れて形成されるので、隣接して形成された場合よりもソース層抵抗を小さくすることができ、素子のオン電圧を小さくすることができる。またｎ型エミッタ層の幅と長さを変えることにより、チャネル領域ＣＨ1 ，ＣＨ2 の長さを独立に設定することができるので、オン電圧やターンオフ能力を、必要に応じて最適設計することが容易である。
【０２１３】この実施例では、３種類のゲート電極を一体化したが、駆動方法やプロセス上の利点を考慮してそれぞれを分離した構造としてもよい。またｐ型ソース層９３をｎ型エミッタ層とｎ型ソース層７２の両方の端部に形成したが、いずれか一方のみとしてもよい。
【０２１４】また以上の実施例において、ｐ型ソース層９３をゲート電極９５から離れた位置に形成すれば、このｐ型ソース層９３は絶縁ゲート型トランジスタのソース層としてではなく、ツェナーダイオードのアノードとして働く。この場合でも、カソード短絡部分は生じないので、高い注入効率で電子を注入することができる。
【０２１５】図１３１は、本発明の他の実施例の素子構造を示す平面図であり、図１３２は図１３１のＡ−Ａ′断面図、図１３３は同じくＢ−Ｂ′断面図、図１３４は同じくＣ−Ｃ′断面図である。ｐ型エミッタ層３に接してｎ型ベース層１が形成され、このｎ型ベース層１内にｐ型ベース層４５およびｎ型エミッタ層７が順次拡散形成されて、ｐｎｐｎサイリスタ構造が構成されている。ｐ型エミッタ層３にはアノード電極１が形成され、ｎ型エミッタ層７にはカソード電極１１が形成されている。ｎ型エミッタ層７は複数個の矩形状領域に分割配置されており、カソード電極１２はこれらの各ｎ型エミッタ層７に低抵抗接触している。
【０２１６】図１３２，図１３３に示すように、矩形状に形成された各ｎ型エミッタ層７の長辺および一方の短辺に沿って、第３のゲート電極８０が櫛歯状に形成されている。この第３のゲート電極８０の端部に自己整合的にｎ型ウェル９２およびｐ型ソース層９３が形成されて、ターンオフ用ＭＯＳＦＥＴのチャネル領域ＣＨ2 が形成されている。図１３１に示すように、ｐ型ソース層９３は梯子状にパターン形成されている。図１３３はｎ型エミッタ層７がカソード電極１２とコンタクトしている部分の断面に対応し、図１３４はｐ型ソース層９３がカソード電極１２とコンタクトしている部分の断面に対応している。なお説明を簡単にするため、図１３２では梯子状パターンのｐ型ソース層９３の一部を省略して示している。
【０２１７】この様な形状のｐ型ソース層９３を用いれば、ｎ型エミッタ層７のコンタクトホールをぎりぎりまで縮めても、確実にカソード電極１２をｐ型ソース層９３にコンタクトさせることができるため、素子寸法を小さくすることができる。その結果、キャリア排出経路の抵抗が低減されるので、高いピークターンオフ電流を得ることができる。
【０２１８】矩形状に形成された各ｎ型エミッタ層７の他方の短辺に沿っては、図１３１，図１３２に示すように、ストライプ状の第１のゲート電極７４および第２のゲート電極９５が形成されている。すなわち、ｎ型ソース層７２とｎ型ベース層１に挟まれた領域のｐ型ベース層４５表面をチャネル領域ＣＨ1 として、この上にゲート絶縁膜７３を介して第１のゲート電極７４が形成されて、ターンオン用ＭＯＳＦＥＴが構成されている。またｐ型ソース層９３とｎ型ソース層７２に挟まれた領域のｎ型ウェル層９２およびｐ型ベース層４５の表面をそれぞれチャネル領域ＣＨ2 ，ＣＨ3 として、この上にゲート絶縁膜７４を介して第２のゲート電極９５が形成され、ターンオフ用ＭＯＳＦＥＴと本発明に特有の接続用ＭＯＳＦＥＴが構成されている。この実施例では、ｎ型ソース層７２はｎ型ウェル層９２と同時に拡散形成される。これにより、プロセスの簡単化が図られている。
【０２１９】この実施例の素子の動作は次の通りである。ターンオン動作は、第１のゲート電極７４および第２のゲート電極９５に、正の電圧を印加することにより行われる。このとき、チャネル領域ＣＨ1 およびＣＨ3 が導通して、ｎ型ウェル層９２からチャネル領域ＣＨ3 ，ｎ型ソース層７２，チャネル領域ＣＨ1 を通ってｎ型ベース層１に電子が注入され、それに見合った正孔がｐ型エミッタ層３から注入されて、素子はターンオンする。
【０２２０】ターンオフ動作は、第２のゲート電極９６および第３のゲート電極８０に負の電圧を印加することにより行われる。これにより、チャネル領域ＣＨ2 が導通して、正孔がｐ型ベース層４５からチャネル領域ＣＨ2 およびｐ型ソース層９３を通ってカソード電極１２へと排出される。このときｎ型エミッタ層７の電位がｐ型ベース層４５と同電位になるため、ｎ型エミッタ層７からの電子注入は止まり、このサイリスタはターンオフする。
【０２２１】この実施例の素子構造では、ターンオン用ＭＯＳＦＥＴのチャネル領域ＣＨ1とターンオフ用ＭＯＳＦＥＴのチャネル領域ＣＨ2 が分離されるのでターンオフの際のキャリア排出経路の拡散層抵抗が低くなる。したがって反対側のチャネル領域ＣＨ2 と同等のターンオフ能力が得られる。またターンオン用ＭＯＳＦＥＴのｎ型ソース層７２は、ターンオフ時にはチャネル領域ＣＨ3 が非導通となって他の層から分離されるので、ｎ型ソース層７２をエミッタとする寄生サイリスタがラッチアップしてターンオフ特性の劣化を引き起こすこともない。ターンオフの際のゲート駆動法として、まず第３のゲート電極８０に負の電圧を印加し、これから一定時間遅れて第１のゲート電極７４および第２のゲート電極９５に負の電圧を印加するという方法を採用することもできる。この方法によれば、ｎ型ベース層１内の過剰キャリアを排出した後にターンオフ動作を行うことになるので、ターンオフ損失を低減することができる。またこの実施例のように全てのゲート電極が分離されていると、それぞれのチャネル領域のしきい値電圧の大小関係がどのようになっていても、確実に動作させることができる。
【０２２２】図１３５は、図１３１の実施例の改良型の素子構造を示す平面図である。図のＡ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′断面構造はそれぞれ、図１３２，図１３３R>３，図１３４と同じである。この実施例では、図１３１の実施例の第１のゲート電極７４と第２のゲート電極９５が一体形成されている。第１のゲート電極と第２のゲート電極とは、第３のゲート電極８０の枝部分に対向する部分で接続されている。
【０２２３】この実施例によれば、矩形状のｎ型エミッタ層７の一方の短辺に形成されたトリガ部分のオン・オフ動作を一つのゲート電極で制御することができる、という利点が得られる。またこの実施例の構成では、チャネル領域ＣＨ1のしきい値電圧はチャネル領域ＣＨ2 のそれより低くなるので、ターンオンの際にはチャネル領域ＣＨ1 ，ＣＨ2 の順に導通し、ターンオフの際はＣＨ2 ，ＣＨ1 の順に非導通となる。
【０２２４】図１３６は、同じく図１３１の実施例の改良型の素子構造を示す平面図である。図のＡ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′断面構造はそれぞれ、図１３２，図１３３３３，図１３４と同じである。この実施例では、図１３１R>１の実施例の第２のゲート電極９５と第３のゲート電極８０が一体形成されている。
【０２２５】この実施例によれば、矩形状のｎ型エミッタ層７の周囲に形成されたターンオフ用ＭＯＳＦＥＴを一つのゲート電極で制御できるという利点が得られる。この実施例の構成では、ターンオフの際はゲート電極に正の電圧を印加して、電子をチャネル領域ＣＨ3 およびＣＨ1 を通してｎ型ベース層１に注入することが必要である。またゲート電極に負の電圧を印加するだけでｎ型ソース層１３がｎ型ウェル層５から切り離され、正孔がチャネル領域ＣＨ2を通って排出されるので、ターンオフ動作に入ることができる。
【０２２６】図１３７は、同じく図１３１の実施例の改良型の素子構造を示す平面図である。図のＡ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′断面構造はそれぞれ、図１３２，図１３３３３，図１３４と同じである。この実施例では、図１３１R>１の実施例のゲート電極７４，９５，８０を一体化して一つのゲート電極として形成している。
【０２２７】この実施例では、一つのゲート電極のみでターンオン，ターンオフ制御ができるという利点が得られる。この実施例の構成では、各チャネル領域のしきい値電圧の大きさが、ＣＨ3 ＞ＣＨ2 ＞ＣＨ1 となる。したがって、ゲート電極にチャネル領域ＣＨ3 のしきい値電圧以上の電圧を印加することにより、素子はターンオンし、チャネル領域ＣＨ2 のしきい値電圧以下の電圧を印加することにより、素子はターンオフすることになる。ターンオンの際はまず、ターンオフ用ＭＯＳＦＥＴのチャネル領域ＣＨ2 が非導通となり、次いでターンオン用ＭＯＳＦＥＴのチャネル領域ＣＨ1 、接続用ＭＯＳＦＥＴのチャネル領域ＣＨ3 の順に導通する。ターンオフの際は、最初に接続用ＭＯＳＦＥＴのチャネル領域ＣＨ3 が非導通となり、次いでターンオン用ＭＯＳＦＥＴのチャネル領域ＣＨ1 が非導通となり、その後ターンオフ用ＭＯＳＦＥＴのチャネル領域ＣＨ2 が導通状態になる。
【０２２８】図１３８は、同じく図１３１の実施例の改良型の素子構造を示す断面図である。の断面図は、図１３１３１，図１３５，図１３６，図１３７で示した平面図のＡ−Ａ′断面に対応しており、図１３２で示した断面構造とすることもできる。この実施例では、ターンオン用ＭＯＳＦＥＴのウェル層としてｐ型ベース層４５とは別にｐ型ウェル層９１が形成されている。
【０２２９】この実施例によれば、ｐ型ウェル層９１の濃度がｐ型ベース層４５の濃度とは別に最適設定されるから、所望のしきい値電圧を得ることができる。この実施例において、ｐ型ベース層４５の端の位置をどこに選ぶかは、素子特性を決定する重要な要因になる。ｐ型ベース層４５の端は、少なくともｎ型エミッタ層７よりはｎ型ソース層７２側に設定しなければ、ｐ型ベース層４５の端にアノード電流が集中することになる。またｐ型ベース層４５の端を第２のゲート電極９５よりｎ型ソース層７２側に設定すれば、正孔の排出経路の拡散層抵抗が低くなり、高いターンオフ能力を得ることができる。
【０２３０】本発明は、上記実施例に限られるものではなく、その趣旨を逸脱しない範囲でさらに種々変形して実施することができる。
【０２３１】
【発明の効果】以上説明したように本発明によれば、優れたオン特性を維持しながら、ターンオフ能力の向上を図った絶縁ゲート型サイリスタを提供することができる。
【図面の簡単な説明】
【図１】埋込みゲート構造を用いた実施例に係る絶縁ゲート型サイリスタを示す図。
【図２】図１の各部の導電型を逆にした実施例の絶縁ゲート型サイリスタを示す図。
【図３】両面に埋込みゲート構造を設けた実施例に係る絶縁ゲート型サイリスタを示す図。
【図４】図３を変形した実施例の絶縁ゲート型サイリスタを示す図。
【図５】図１の構造を変形して埋込み溝を深くした実施例の絶縁ゲート型サイリスタを示す図。
【図６】埋込み溝をさらに深くした実施例の絶縁ゲート型サイリスタを示す図。
【図７】埋込み溝が基板を貫通する状態とした実施例の絶縁ゲート型サイリスタを示す図。
【図８】微細チャネルの埋込みゲート型ダイオードの実施例を示す図。
【図９】同じく微細チャネルの埋込みゲート型ダイオードの実施例を示す図。
【図１０】別の実施例の埋込みゲート構造の絶縁ゲート型サイリスタおよびトランジスタを示す図。
【図１１】図１０を変形した実施例の絶縁ゲート型サイリスタおよびトランジスタを示す図。
【図１２】図１０を変形した実施例の絶縁ゲート型サイリスタおよびトランジスタを示す図。
【図１３】図１２を変形した実施例の絶縁ゲート型サイリスタおよびトランジスタを示す図。
【図１４】図１３の埋込み溝をより深くした実施例の絶縁ゲート型サイリスタおよびトランジスタを示す図。
【図１５】埋込み溝をさらに深くした実施例の絶縁ゲート型サイリスタおよびトランジスタを示す図。
【図１６】図１０の構造を３次元的に展開した実施例の絶縁ゲート型サイリスタおよびトランジスタと、トランジスタの場合の等価回路を示す図。
【図１７】図１２の構造を３次元的に展開した実施例の絶縁ゲート型サイリスタおよびトランジスタと、トランジスタの場合の等価回路を示す図。
【図１８】図１６の実施例のホールバイパス部を縦型ＭＯＳトランジスタにした実施例の絶縁ゲート型サイリスタおよびトランジスタと、トランジスタの場合の等価回路を示す図。
【図１９】図１７の実施例のホールバイパス部を縦型ＭＯＳトランジスタにした実施例の絶縁ゲート型サイリスタおよびトランジスタと、トランジスタの場合の等価回路を示す図。
【図２０】図１８の構造のｐチャネルＭＯＳトランジスタを溝間に組込んで３次元的に展開した実施例の絶縁ゲート型サイリスタおよびトランジスタと、ゲート駆動波形を示す図。
【図２１】図１９の構造のｐチャネルＭＯＳトランジスタを溝間に組込んで３次元的に展開した実施例の絶縁ゲート型サイリスタおよびトランジスタと、ゲート駆動波形を示す図。
【図２２】微細チャネルとした実施例の絶縁ゲート型サイリスタおよびトランジスタを示す図。
【図２３】図２２の溝深さを変更した実施例の絶縁ゲート型サイリスタおよびトランジスタを示す図。
【図２４】図２２の一部導電型を変更した実施例の絶縁ゲート型サイリスタおよびトランジスタを示す図。
【図２５】図２４の溝深さを変更した実施例の絶縁ゲート型サイリスタおよびトランジスタを示す図。
【図２６】図１７の実施例のサイリスタの場合の断面構造と等価回路図。
【図２７】同じく図１７の実施例のサイリスタの場合の３次元構造と等価回路図。
【図２８】アノード側に埋込みゲート構造を用いた実施例の絶縁ゲート型サイリスタを示す図。
【図２９】図２８(b) の実施例の３次元的構造と等価回路図。
【図３０】図１０の構造にアノード側にも埋込みゲート構造を導入した実施例の絶縁ゲート型サイリスタを示す図。
【図３１】図３０を変形した実施例の絶縁ゲート型サイリスタを示す図。
【図３２】図３１の実施例のサイリスタの３次元構造と等価回路を示す図。
【図３３】溝の間にカソード・エミッタと共にホールバイパス用のｐチャネルＭＯＳトランジスタを形成した実施例の絶縁ゲート型サイリスタを示す図。
【図３４】図３３の構造をアノード側にも適用した実施例の絶縁ゲート型サイリスタを示す図。
【図３５】図３３の実施例を変形した実施例の絶縁ゲート型サイリスタを示す図。
【図３６】図３４の実施例を変形した実施例の絶縁ゲート型サイリスタを示す図。
【図３７】縦型のｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを溝間に形成した実施例の絶縁ゲート型サイリスタの構造と等価回路図。
【図３８】図３７を変形した実施例の絶縁ゲート型サイリスタの構造と等価回路図。
【図３９】図３２の構造に縦型のｐチャネルＭＯＳトランジスタを導入した実施例の絶縁ゲート型サイリスタと等価回路図。
【図４０】図３７を変形したアノード側にも埋込み絶縁ゲートを導入した実施例の絶縁ゲート型サイリスタと等価回路図。
【図４１】図４０の実施例を変形した実施例の絶縁ゲート型サイリスタと等価回路図。
【図４２】図４１の実施例のカソード側に縦型のｐチャネルＭＯＳトランジスタを導入した実施例の絶縁ゲート型サイリスタと等価回路図。
【図４３】平面ゲート構造を用いた実施例の絶縁ゲート型サイリスタを示す図。
【図４４】図４３の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図４５】同じく図４３の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図４６】同じく図４３の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図４７】同じく図４３の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図４８】図４７(a) の実施例のゲート駆動波形の例を示す図。
【図４９】図４３の実施例を変形した実施例の絶縁ゲート型サイリスタを示す図。
【図５０】図４９の実施例を変形した実施例の絶縁ゲート型サイリスタを示す図。
【図５１】図４９および図５０の改良型の絶縁ゲート型サイリスタを示す図。
【図５２】同じく図４９および図５０の改良型の絶縁ゲート型サイリスタを示す図。
【図５３】同じく図４９および図５０の改良型の絶縁ゲート型サイリスタを示す図。
【図５４】同じく図４９および図５０の改良型の絶縁ゲート型サイリスタを示す図。
【図５５】同じく図４９および図５０の改良型の絶縁ゲート型サイリスタを示す図。
【図５６】同じく図４９および図５０の改良型の絶縁ゲート型サイリスタを示す図。
【図５７】同じく図４９および図５０の改良型の絶縁ゲート型サイリスタを示す図。
【図５８】同じく図４９および図５０の改良型の絶縁ゲート型サイリスタを示す図。
【図５９】同じく図４９および図５０の改良型の絶縁ゲート型サイリスタを示す図。
【図６０】図４３の実施例を変形した実施例の絶縁ゲート型サイリスタを示す図。
【図６１】図６０の実施例を変形した実施例の絶縁ゲート型サイリスタを示す図。
【図６２】同じく図６０の実施例を変形した実施例の絶縁ゲート型サイリスタを示す図。
【図６３】図６０および図６１の改良型の絶縁ゲート型サイリスタを示す図。
【図６４】同じく図６０および図６１の改良型の絶縁ゲート型サイリスタを示す図。
【図６５】同じく図６０および図６１の改良型の絶縁ゲート型サイリスタを示す図。
【図６６】同じく図６０および図６１の改良型の絶縁ゲート型サイリスタを示す図。
【図６７】同じく図６０および図６１の改良型の絶縁ゲート型サイリスタを示す図。
【図６８】同じく図６０および図６１の改良型の絶縁ゲート型サイリスタを示す図。
【図６９】別の実施例の絶縁ゲート型サイリスタを示す図。
【図７０】図６９の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図７１】同じく図６９の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図７２】同じく図６９の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図７３】同じく図６９の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図７４】図６９の実施例を変形した実施例の絶縁ゲート型サイリスタを示す図。
【図７５】図７４の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図７６】同じく図７４の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図７７】同じく図７４の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図７８】同じく図７４の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図７９】同じく図７４の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図８０】アノード側にカソード側と同様のスイッチング用ＭＯＳトランジスタを平面構造で導入した実施例の絶縁ゲート型サイリスタを示す図。
【図８１】図８０の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図８２】同じく図８０の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図８３】同じく図８０の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図８４】同じく図８０の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図８５】同じく図８０の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図８６】同じく図８０の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図８７】同じく図８０の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図８８】埋込み絶縁ゲート構造の実施例の絶縁ゲート型サイリスタを示す図。
【図８９】図８８の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図９０】同じく図８８の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図９１】同じく図８８の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図９２】同じく図８８の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図９３】同じく図８８の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図９４】平面構造のＭＯＳトランジスタを用いた他の実施例の絶縁ゲート型サイリスタを示す図。
【図９５】図９４の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図９６】同じく図９４の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図９７】同じく図９４の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図９８】同じく図９４の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図９９】平面構造のＭＯＳトランジスタを用いた他の実施例の絶縁ゲート型サイリスタを示す図。
【図１００】図９９の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図１０１】同じく図９９の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図１０２】同じく図９９の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図１０３】図４３の実施例を変形した実施例の絶縁ゲート型サイリスタを示す図。
【図１０４】本発明の他の実施例の絶縁ゲート型サイリスタを示す平面図。
【図１０５】図１０４のＡ−Ａ′断面図。
【図１０６】図１０４の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図１０７】図１０６のＡ−Ａ′断面図。
【図１０８】図１０４の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図１０９】図１０８のＡ−Ａ′断面図。
【図１１０】図１０８のＢ−Ｂ′断面図。
【図１１１】本発明の他の実施例の絶縁ゲート型サイリスタを示す平面図。
【図１１２】図１１１のＡ−Ａ′断面図。
【図１１３】図１１１の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図１１４】図１１３のＡ−Ａ′断面図。
【図１１５】図１１１の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図１１６】図１１５のＡ−Ａ′断面図。
【図１１７】図１１５のＢ−Ｂ′断面図。
【図１１８】本発明の他の実施例の絶縁ゲート型サイリスタを示す平面図。
【図１１９】図１１８のＡ−Ａ′断面図。
【図１２０】図１１８の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図１２１】図１２０のＡ−Ａ′断面図。
【図１２２】図１１８の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図１２３】図１２２のＡ−Ａ′断面図。
【図１２４】図１２２のＢ−Ｂ′断面図。
【図１２５】図１１８の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図１２６】図１２５のＡ−Ａ′断面図。
【図１２７】本発明の他の実施例の絶縁ゲート型サイリスタを示す平面図。
【図１２８】図１２７のＡ−Ａ′断面図。
【図１２９】図１２７のＢ−Ｂ′断面図。
【図１３０】図１２７のＣ−Ｃ′断面図。
【図１３１】本発明の他の実施例の絶縁ゲート型サイリスタを示す平面図。
【図１３２】図１３１のＡ−Ａ′断面図。
【図１３３】図１３１のＢ−Ｂ′断面図。
【図１３４】図１３１のＣ−Ｃ′断面図。
【図１３５】図１３１の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図１３６】同じく図１３１の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図１３７】同じく図１３１の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図１３８】同じく図１３１の実施例の改良型の絶縁ゲート型サイリスタのＡ−Ａ′断面図。
【図１３９】従来の絶縁ゲート型サイリスタを示す図。
【図１４０】従来の他の絶縁ゲートサイリスタを示す図。
【図１４１】従来の他の絶縁ゲート型サイリスタを示す図。
【符号の説明】
１…ｎ型ベース層、
２…ｎ型バッファ層、
３…ｐ型エミッタ層、
４…溝、
５…絶縁ゲート電極、
６…チャネル領域、
７…ｎ型エミッタ層、
８…ｐ型ソース層、
９…ｎ型チャネル層、
１０…ｎ型ドレイン層、
１１…アノード電極、
１２…カソード電極、
３５…溝、
３６…絶縁ゲート電極、
４１…カソード電極、
４１ｂ…ドレイン電極、
４５…ｐ型ベース層、
４６…ゲート電極、
４７…ｎ型チャネル層、
５４…ｎ型チャネル層、
５６…ｎ型ウェル層（エミッタ層）、
５７…ｐ型ウェル層、
５８…ｐ型ウェル層（エミッタ層）
５９…ｎ型ウェル層、
６１…ｐ型ウェル層、
６２…ｎ型ソース層、
７１…ｐ+ 型層、
７２…ｎ型ソース層、
７３…ゲート絶縁膜、
７４…ゲート電極、
７８…ｎ型ソース層、
７９…ゲート絶縁膜、
８０…ゲート電極、
８１，８２…ｐ型ウェル層、
８３…ｎ+ 型層、
８４…ｐ型ウェル層、
９１…ｐ型ウェル層、
９２…ｎ型ウェル層、
９３…ｐ型ソース層、
９４…ゲート絶縁膜、
９５…ゲート電極、
１００…ｎ+ 型層、
１０１…ｐ型ソース層、
１０２…ゲート絶縁膜、
１０３…ゲート電極、
１０４…層間絶縁膜、
１０５…コンタクトホール。
【０００１】
【産業上の利用分野】本発明は、小さいゲート電力で大きい主電流を制御することができる絶縁ゲート型サイリスタに関する。
【０００２】
【従来の技術】ゲート電力低減のために絶縁ゲート構造を採用した各種サイリスタが提案されている。
【０００３】図１３９は、その様な絶縁ゲート型サイリスタの一種である。このサイリスタは、ｐ型アノード層，ｎ型ベース層、ｐ型ベース層およびｎ型エミッタ層のｐｎｐｎ４層構造を持つ。ｐ型ベース層内にはｎ型エミッタ層に隣接してｎ型ソース層が形成され、これをエミッタとする寄生サイリスタがラッチアップするのを防止するためにこれとオーバーラップして高濃度ｐ型層が形成されている。ｎ型エミッタ層とｎ型ソース層の間のｐ型ベース層上にゲート絶縁膜を介してゲート電極が形成されている。カソード電極は、ｎ型エミッタ層ではなく、ｎ型ソース層と高濃度ｐ型層に同時にコンタクトして配設されている。ｐ型エミッタ層にはアノード電極が形成されている。
【０００４】この絶縁ゲート型サイリスタは、ゲート電極に印加する電圧によってｎ型ソース層とｎ型エミッタ層の間のチャネルをオン，オフすることにより、ターンオン，ターンオフ制御がなされる。
【０００５】この絶縁ゲート型サイリスタでは、ｐ型ベース層が高濃度ｐ型層を介してカソード電極と常にコンタクトしているため、所謂カソードショートとなり、電子の注入効率が低く、サイリスタのオン電圧が高いという問題があった。
【０００６】また、この絶縁ゲート型サイリスタでは、ｐ型エミッタ層，ｎ型ベース層，ｐ型ベース層およびｎ型ソース層からなるｐｎｐｎ構造が寄生サイリスタとなり、またｎ型エミッタ層，ｐ型ベース層およびｎ型ソース層からなるｎｐｎ構造が寄生バイポーラトランジスタとなる。これらの寄生素子が動作するとゲートによる制御が不能になるため、ターンオフ能力が著しく低いという問題があった。
【０００７】図１４０および図１４１は、埋込み絶縁ゲート構造を用いた絶縁ゲートサイリスタの例である（Ｈ．Ｒ．Ｃhang，ＩＥＤＭ，1989）。これらは、いゆわる静電誘導サイリスタ（ＳＩサイリスタ）の一種である。
【０００８】図１４０(a) のものは、高抵抗のｎ型ベース層の一方の面にｎ型バッファ層を介してｐ型アノード層（ドレイン層）が形成されている。ｎ型ベース層の他方の面には所定間隔をもって一対の溝が形成されて、ここに絶縁ゲートが埋込み形成されている。溝の間がチャネル領域であって、その表面部にｎ型カソード層（ソース層）が形成されている。溝の外側には、ホール排出のための高濃度ｐ型層が形成されている。カソード電極はｎ型エミッタ層および溝の外側の高濃度ｐ型層に同時にコンタクトして設けられている。ｐ型アノード層にはアノード電極が設けられている。
【０００９】この素子は、ゲート電極にバイアスを印加しなければオンしているノーマリオン型である。ターンオフするには、ゲート電極にカソード電極に対して負の電圧を印加する。これにより、溝の間のｎ型ベース層領域が空乏化し、ｎ型カソード層からの電子注入が止まる。ｎ型ベース層内に蓄積しているホールは、ｐ型ウェルを介してカソード電極に排出される。このホール排出部分は、ｐｎｐトランジスタになっている。
【００１０】図１４０(b) は、図１４０(a) と各部の導電型を逆にしただけである。
【００１１】図１４１の素子は、図１４０(b) の素子を３次元的に展開した構造である。すなわち、オン状態で電流通路となるダイオード領域は、ストライプ状のアノード領域とゲート領域が交互に配列された状態として、これらダイオード領域のストライプ端部にキャリア（図の場合電子）排出用のトランジスタ領域が形成されている。
【００１２】これらの埋込み絶縁ゲートを持つＳＩサイリスタでは、ターンオフ時のキャリア排出用バイポーラトランジスタ領域がダイオード領域に並列に寄生トランジスタとして設けられている。ＳＩサイリスタがオン状態ではこのバイポーラトランジスタもオンであって、そのベースにはキャリア蓄積が生じる。このため、ターンオフ時のキャリア排出に時間がかかる。また、ターンオフ時に絶縁ゲートにより制御されるのは、電子，ホールのうち一方の注入のみであり、これもキャリア排出に時間がかかる原因となっている。したがって、ターンオフ能力が低い。
【００１３】また上述した従来のＳＩサイリスタは、ノーマリオン型であるため、何等かの原因でゲートバイアスが印加できなくなると、ターンオフできずにオン状態のままになるため、フェールセーフの観点からも問題であった。
【００１４】
【発明が解決しようとする課題】以上のように従来の絶縁ゲート型サイリスタは、一般にターンオフ能力が低く、特に優れたオン特性を維持しながら高速のターンオフを行なわせることが難しい、という問題があった。
【００１５】本発明は、第１に、優れたオン特性を維持しながら、高速のターンオフを行うことのできる絶縁ゲート型サイリスタを提供することを目的とする。
【００１６】本発明は、第２に、寄生バイポーラトランジスタや寄生サイリスタ動作を抑制して、ターンオフ能力の向上を図った絶縁ゲート型サイリスタを提供することを目的とする。
【００１７】本発明は、第３に、ゲートバイアスが零ではオフ状態に保たれるノーマリオフ型とした絶縁ゲート型サイリスタを提供することを目的とする。
【００１８】本発明は、第４に、素子の有効導通面積を確保しながら、ターンオフ能力の向上を図った絶縁ゲート型サイリスタを提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明に係る絶縁ゲート型サイリスタは、ターンオフ時のキャリア排出部に絶縁ゲート型トランジスタ構造を導入したことを特徴とする。
【００２０】
【作用】本発明によれば、キャリア排出部に絶縁ゲート型トランジスタ構造を導入することによって、優れたオン特性を維持しながら、高速でターンオフできる絶縁ゲート型サイリスタが得られる。また、寄生バイポーラトランジスタや寄生サイリスタ動作を抑制し、高いターンオフ能力を実現することができる。
【００２１】
【実施例】以下、図面を参照しながら本発明の実施例を説明する。なお以下の各実施例では原則として、通常種々の繰り返しパターンで一つの基板上にレイアウトされるサイリスタの単位セル部分のみ構造を示す。
【００２２】図１は、本発明の一実施例に係る絶縁ゲート型サイリスタである。高抵抗のｎ- 型ベース層１の一方の面に所定間隔をもってストライプ状に一対の溝４が形成されている。溝４には、内壁にゲート絶縁膜が形成されてゲート電極材料が平坦に埋め込まれた絶縁ゲート電極５が設けられている。溝４に挟まれた領域のｎ- 型ベース層１の表面には、ｎ+ 型カソード層（ソース層）７が形成されている。ｎ- 型ベース層１の他方の面には、ｎ型バッファ層２を介してｐ+ 型アノード層（ドレイン層）３が形成されている。これにより、カソード層７下の溝４で挟まれた領域がチャネル領域６となるＳＩサイリスタが構成されている。
【００２３】絶縁ゲート電極５とカソード層７が形成された領域がダイオード領域であって、その端部，すなわちストライプ状のゲート電極５の端部に接する領域が、ターンオフ時にｎ- 型ベース層１内のホールをカソード側に排出するホールバイパス領域である。絶縁ゲート電極５の側面部に接する状態で縦方向に、ｐ+ 型ソース層８，ｎ型チャネル層９およびｐ+型ドレイン層１０が形成されて、絶縁ゲート電極５をＳＩサイリスタ部と共有するホール排出用の縦型のｐチャネルＭＯＳトランジスタが構成されている。
【００２４】素子裏面のｐ+ 型アノード層３にはアノード電極１１が形成され、素子表面には、仮想的に破線で示したが、ｎ+ 型カソード層７およびｐ+ 型ドレイン層１０に同時にコンタクトするカソード電極１２が形成される。
【００２５】この絶縁ゲート型サイリスタの動作を説明する。絶縁ゲート電極５にカソードに対して正の電圧を印加すると、チャネル領域６には空乏層が形成されないので、ｎ+ 型カソード層７から電子が注入されてターンオンする。
【００２６】絶縁ゲート電極５にカソードに対して負の電圧を印加すると、チャネル領域６に空乏層が拡がり、ｎ+ 型カソード層７からの電子注入が抑制される。このとき同時に、ゲート電極５の端部に形成された縦型ｐチャネルＭＯＳトランジスタがオンとなり、ｎ- 型ベース層１内に蓄積しているホールがこのＭＯＳトランジスタを通してカソード電極に排出される。これにより、サイリスタはターンオフする。
【００２７】この実施例によれば、従来のようなサイリスタと同時にオンする寄生バイポーラトランジスタがない。すなわちホール排出領域にはホールの蓄積は少なく、ターンオフ時のｎ- 型ベース層１のホール排出が縦型ＭＯＳトランジスタによって速やかに行われる。これによりターンオフ時間の短縮が図られる。
【００２８】図２は、図１の実施例の各部の導電型を逆にした実施例である。高抵抗のｐ- 型ベース層２１の一方の面にストライプ状に一対の溝２４が形成され、溝２４には絶縁ゲート電極２５が埋込み形成されている。溝２４に挟まれた領域のｐ- 型ベース層２１の表面に、ｐ+ 型アノード層２７が形成されている。ｐ- 型ベース層２１の他方の面にはｐ型バッファ層２２を介してｎ+ 型カソード層２３が形成されている。アノード層２７下の溝２４で挟まれた領域がチャネル領域２６となる。
【００２９】絶縁ゲート電極２５とアノード層２７が形成された領域がダイオード領域であって、その端部に接する領域が、ターンオフ時にｐ- 型ベース層２１内の電子をアノード側に排出する電子バイパス領域である。すなわち絶縁ゲート電極２５の側面部に接する状態で縦方向に、ｎ+ 型ソース層２８，ｐ型チャネル層２９およびｎ+ 型ドレイン層３０が形成されて、絶縁ゲート電極２５をＳＩサイリスタ部と共有する、電子排出用の縦型のｎチャネルＭＯＳトランジスタが構成されている。
【００３０】素子裏面のｎ+ 型カソード層２３にはカソード電極１２が形成されている。素子表面には、ｐ+ 型アノード層２７およびｎ+ 型ドレイン層３０に同時にコンタクトするアノード電極１１が形成される。
【００３１】この実施例によっても、先の実施例と同様に短いターンオフ時間が得られる。
【００３２】図３は、カソード側とアノード側に共に埋込み絶縁ゲート電極を設けた実施例の絶縁ゲートサイリスタである。ｎ- 型ベース層１のカソード側には、図１の実施例と同様の構造で第１の埋込み絶縁ゲート電極５およびｎ+ 型カソード層７が形成される。ｎ- 型ベース層１の他方の面にはｐ- 型チャネル層３２を介してｐ+ 型アノード層３が形成されている。そしてこのアノード側にも、ｎ- 型ベース層１に達する溝３５がカソード側と同様にストライプ状をなして形成され、この溝３５に第２の絶縁ゲート電極３６が埋込み形成されている。
【００３３】この様に構成されたダイオード領域の端部には、ｎ- 型ベース層１のカソード側にｐ+ 型層３３、アノード側にｎ+ 型層３４が形成されて、逆並列ダイオードが構成されている。
【００３４】サイリスタのｐ+ 型アノード層３および逆並列ダイオードのカソード層であるｎ+ 型層３４に同時にコンタクトするアノード電極１１が形成され、サイリスタのｎ+ 型カソード層７および逆並列ダイオードのアノード層であるｐ+ 型層３３に同時にコンタクトするカソード電極（図示せず）が形成されている。
【００３５】この素子をターンオンするには、第１のゲート電極５にカソード電極に対して正の電圧を印加する。第２のゲート電極３６は零バイアスのままでよい。これにより、ｎ+ 型カソード層７から電子注入がなされて、ターンオンする。
【００３６】ターンオフ時は、第１のゲート電極５にカソードに対して負の電圧を印加し、同時に第２のゲート電極３６にアノードに対して正の電圧を印加する。これにより、ｎ+ 型カソード層７からの電子注入が抑制されると同時に、アノード側ではｐ- 型チャネル層３３の電位が上昇して空乏化し、ｐ+ 型アノード層３からのホール注入が抑制される。また、ｎ- 型ベース層１内の蓄積キャリアは、ホールがｐ+ 型層３３を介してカソード電極へ、電子がｎ+ 型層３４を介してアノード電極１１へそれぞれ排出される。
【００３７】こうしてこの実施例によれば、ターンオフ時には、カソード側，アノード側で共にキャリア注入が抑えられ、さらに逆並列ダイオードによって蓄積キャリアの排出がなされるため、高速のターンオフができる。
【００３８】図４は、図３の実施例のキャリア排出を行う逆並列ダイオードの部分を、縦型ＭＯＳトランジスタ構造とした実施例である。カソード側には、図１の実施例と同様に、第１の絶縁ゲート電極５の端部に接してｐ+ 型ソース層８，ｎ型チャネル層９およびｐ+ 型ドレイン層１０が形成されて縦型のｐチャネルＭＯＳトランジスタが構成されている。アノード側には、第２の絶縁ゲート電極３６の端部にに接してｎ+ 型ソース層３７，ｐ型チャネル層３８およびｎ+ 型ドレイン層３９が形成されて、縦型のｎチャネルＭＯＳトランジスタが構成されている。
【００３９】この実施例の素子は、ターンオフ時、第１の絶縁ゲート電極５に負の電圧を印加することによってカソード側のｐチャネルＭＯＳトランジスタがオンし、第２の絶縁ゲート電極３６に正の電圧を印加することによってアノード側のｎチャネルＭＯＳトランジスタがオンする。これらの縦型ＭＯＳトランジスタによって、ｎ- 型ベース層のキャリア排出が行われる。サイリスタがオン状態では、これらの縦型ＭＯＳトランジスタはオフに保たれる。
【００４０】したがってこの実施例によれば、優れたオン特性を維持しながら、高速のターンオフが可能になる。
【００４１】図５は、カソード側からの溝４をｐ+ 型アノード層３に達するまで深く形成した実施例である。キャリア排出領域は、ｎ- 型ベース層１の表面にｐ+ 型層１０が形成されて、ｐｎｐトランジスタが構成されている。このキャリア排出領域の構造は、従来の図１４１のそれと同様である。
【００４２】この実施例の素子は、ターンオン時、絶縁ゲート電極５に正の電圧を印加すると、溝４の側壁にｎ+ 型カソード層７からｎ型バッファ層２にまで達する電子蓄積層が形成され、ｎ+ 型カソード層７がこの蓄積層を介してｎ型バッファ層２につながるため、速やかに定常オン状態にまで素子電圧が降下する。ターンオフ時は、絶縁ゲート電極５に負の電圧を印加すると、溝４の側壁にｐ型チャネルが形成される。ｎ- 型ベース層１内のホールはこのｐ型チャネル層を介し、ｐ+ 型層１０を介してカソード電極に排出される。
【００４３】従ってこの実施例の素子は、ターンオン，ターンオフともに高速になる。
【００４４】図６は、図５の実施例の素子の各部の導電型を逆にした実施例である。詳細な説明は省略するが、この実施例の素子でも高速のターンオン，ターンオフが可能である。
【００４５】図７は、図５の実施例の素子を変形した実施例である。この実施例では、溝４がウェハのカソード側表面からアノード側表面にまで貫通する状態で形成されて、この中に絶縁ゲート電極５が埋込み形成されている。
【００４６】この実施例の素子は、製造する際に溝４が基板を貫通して設けられるので、ゲート絶縁膜の形成時、溝４内に酸素が十分に供給されて、均一な膜厚のゲート絶縁膜が得られる。埋込みゲート電極５をＣＶＤ法による多結晶シリコンで形成する場合にも同様に、原料ガスが溝４内に十分に供給されるので、均一に電極埋込みが行われる。
【００４７】以上の図１から図７の実施例において、溝間のチャネル領域となる部分が低いバイアス状態で完全空乏化する素子を得るためには、その幅と不純物濃度を最適設計する必要がある。具体的に例えば、チャネル領域の不純物濃度を５×１０13／cm3 とする。このとき、ゲート電極側から伸びる空乏層の飽和値は５μm 以上となるから、溝を反応性イオンエッチングによって間隔５μm 以下の狭い状態で加工すれば、しきい値の浅い素子が容易に得られる。
【００４８】図８は、溝間隔を更に微小値に設定した実施例の素子である。図８(a) に示すように、半導体基板中央部に高抵抗のｎ- 型ベース層１が設けられている。基板の一方の面にはｎ- 型ベース層１に達する深さの第１の溝４が、例えば１μm 以下の微小間隔をもって形成されて、この中に第１の絶縁ゲート電極５が埋込み形成されている。基板の他方の面にも同様に微少間隔の第２の溝３５がｎ- 型ベース層１に達する深さに形成されて、ここに第２の絶縁ゲート電極３６が埋込み形成されている。
【００４９】第１の溝４の間にはｎ- 型ベース層１に接するｎ型チャネル層４２が形成され、その表面部にｎ+ 型カソード層７が形成されている。第２の溝３５の間にも、ｎ- 型ベース層１に接するｎ型チャネル層４３が形成され、その表面部にｐ+ 型アノード層３が形成されている。アノード層３にはアノード電極１１が形成され、カソード層７にはカソード電極１２が形成されている。
【００５０】この素子をオン電圧の小さい十分なオン状態にするには、図８(b) に示すように、第１の絶縁ゲート電極５にカソードに対して正の電圧を印加し、第２のゲート電極３６にアノードに対して負の電圧を印加する。このとき、第１の絶縁ゲート電極５に挟まれた領域のｎ型チャネル層４２は高濃度の電子蓄積層４２ａとなり、ここまで実質的なカソード層となる。第２の絶縁ゲート電極３６に挟まれた領域のｎ型チャネル層４３は逆にｐ型反転層４３ａとなり、低濃度のアノード層３は高濃度のホール蓄積層となって、これら全体が実質的なアノード層となる。この結果、カソード・アノード間距離が実質的に小さいものとなり、順バイアス時のカソードからの電子注入，アノードからホール注入の効率が大きく向上し、低いオン電圧が得られる。
【００５１】この素子をオフにするには、図８(c) に示すように、第１の絶縁ゲート電極５にカソードに対して負の電圧を印加し、第２のゲート電極３６にアノードに対して正の電圧を印加する。このとき、第１の絶縁ゲート電極５に挟まれた領域のｎ型チャネル層４２はｐ型反転層４２ｂとなり、第２の絶縁ゲート電極３６に挟まれた領域のｎ型チャネル層４３は逆に高濃度の電子蓄積層４３ｂとなる。これにより、カソード・アノード間はｐｎｐｎ構造となって、カソードからの電子注入、アノードからのホール注入が止り、素子はターンオフする。
【００５２】この実施例によれば、ターンオン時のキャリア注入効率の向上およびターンオフ時のキャリア注入の抑制が効果的に行われる。なおこの実施例において、ターンオフ時のｎ- 型ベース層１内のキャリア排出のための構造として、先の各実施例で用いたものを利用することができる。
【００５３】図９は、図８の実施例を変形した実施例である。この実施例では、図８のアノード側のｎ型チャネル層４３に代ってｐ型チャネル層４４を用いている。
【００５４】この素子をオン状態にするには、図８の実施例と同様、図９(b) に示すように、第１の絶縁ゲート電極５にカソードに対して正の電圧を印加し、第２のゲート電極３６にアノードに対して負の電圧を印加する。このとき、第１の絶縁ゲート電極５に挟まれた領域のｎ型チャネル層４２は高濃度の電子蓄積層４２ａとなり、第２の絶縁ゲート電極３６に挟まれた領域のｐ型チャネル層４４は高濃度のホール蓄積層４４ａとなる。従って先の実施例と同様に、順バイアス時のカソードからの電子注入，アノードからホール注入の効率が大きく向上し、低いオン電圧が得られる。
【００５５】この素子をオフにするには、図９(c) に示すように、第１の絶縁ゲート電極５にカソードに対して負の電圧を印加し、第２のゲート電極３６にアノードに対して正の電圧を印加する。このとき、第１の絶縁ゲート電極５に挟まれた領域のｎ型チャネル層４２はｐ型反転層４２ｂとなり、第２の絶縁ゲート電極３６に挟まれた領域のｐ型チャネル層４４はｎ型反転層４４ｂとなる。これにより、カソード・アノード間はｐｎｐｎ構造となって、カソードからの電子注入、アノードからのホール注入が止り、素子はターンオフする。
【００５６】なお以上において、図１の実施例に対して図２の実施例を示したように、他の実施例についても各部の導電型を逆にして構成することができる。またオン時のエミッタ注入効率を高くするために、エミッタ接合部にヘテロ接合を用いることも有用である。
【００５７】次に、埋込み絶縁ゲート構造であって、溝間隔が大きいものであってもノーマリオフ型となる絶縁ゲート型のＳＩサイリスタの実施例を説明する。
【００５８】図１０は、その様な実施例のＳＩサイリスタの断面図である。高抵抗のｎ- 型ベース層１の一方の面にｐ型ベース層４５が形成され、このｐ型ベース層４５の表面にｎ+ 型カソード層（ソース層）７が形成されている。ｎ- 型ベース層１の裏面にはｐ+ 型アノード層（ドレイン層）３が形成されている。カソード側には、ｎ- 型ベース層１に達する深さの溝４が少なくとも一対形成され、この溝４に絶縁ゲート電極５が埋込み形成されている。
【００５９】ｎ+ 型カソード層７にはカソード電極１２が形成され、ｐ+ 型アノード層３にはアノード電極１１が形成されている。またｐ型ベース層４５には直接接続されたゲート電極４６が設けられている。
【００６０】この実施例の素子は、ｐｎｐｎ構造を有するから、ゲートバイアス零のときはオフであり、ノーマリオフ型となる。絶縁ゲート電極５にカソードに対して正の電圧を印加すると、ｐ型ベース層４５の溝４側壁部にｎ型チャネルが形成されて、ｎ+ 型カソード層７からの電子がｎ- 型ベース層１に注入される。注入された電子がｐ+ 型アノード層に達すると、ｐ+ 型アノード層３からはホールが注入され、サイリスタはターンオンする。
【００６１】絶縁ゲート電極５をカソードに対して負または零とすることにより、カソード層７からの電子注入が止まり、素子はターンオフする。このとき、ｎ- 型ベース層１内に蓄積されたホールはこのｎ- 型ベース層１に直接接続されたゲート電極４６を介して外部に排出され、高速のターンオフができる。
【００６２】なお、ゲート電極４６は独立に端子として取り出してもよいし、カソード電極と短絡してもよいが、ツェナーダイオードかまたは、ターンオフ時に導通するように制御されるＭＯＳトランジスタを設けておくことが好ましい。
【００６３】この実施例によれば、ノーマリオフ型であって、高速のターンオン，ターンオフができるＳＩサイリスタが得られる。またオフ時には、ｎ-型ベース層１とｐ型ベース層４５のｐｎ接合部でｎ- 型ベース層側に空乏層が伸びることによって、高耐圧特性が保証される。
【００６４】ｐ+ 型アノード層３の部分を、図に示すようにｎ+ 型層とすれば、サイリスタではなく、絶縁ゲート型のＳＩトランジスタとなる。このことは、図１１以下の実施例でも同様である。
【００６５】図１１は、図１０の実施例を変形して、溝４をアノード層３に達する深さに形成した実施例である。この実施例では、ターンオン時、ｎ- 型ベース層１の溝４の側壁部に沿って電子蓄積層が形成されるため、速やかにカソード・アノード間が導通する。したがってより高速のターンオンができる。
【００６６】また、ターンオフ時、絶縁ゲート電極５にカソードに対して負の電圧を印加すれば、ｎ- ベース層１の溝４側壁部にはｐ型反転層が形成される。そしてｎ- 型ベース層１内の蓄積ホールはこのｐ型反転層を介し、ｐ型ベース層４５を介して外部に速やかに排出される。従って、ターンオフ動作も高速に行われる。
【００６７】図１２〜図１５はやはり図１０の実施例を変形した実施例であり、ｐ型ベース層４５とｎ+ 型カソード層７の間に低濃度のｎ-型チャネル層４７が設けられている。溝４は、図１２ではｎ- 型チャネル層４７の途中まで、図１３ではｐ型ベース層４５の途中まで、図１４１４ではｎ- 型ベース層１の途中まで、図１５ではアノード層３に達する深さまで形成されている。これら図１２R>２〜図１５の実施例でも、絶縁ゲート電極５にカソードに対して負の電圧を印加して、ｎ- 型チャネル層４７の電位を下げてカソード層７からの電子注入を抑制することにより、ターンオフすることができる。
【００６８】なお図１２の実施例では、絶縁ゲート電極５によってｐ型ベース層４５の電位は制御されないから、ターンオン時にはｐ型ベース層４５に接続されたゲート電極４６にカソードに対して正の電圧を印加する。
【００６９】図１４の実施例では、ターンオン時、絶縁ゲート電極５に印加する正電圧によってｐ型ベース層４５の溝４側壁にｎ型チャネルが形成されて、高速ターンオンができる。
【００７０】図１５の実施例では、図１１の実施例と同様に、溝４の側壁に形成される蓄積層または反転層によって、高速のターンオン，ターンオフが可能である。
【００７１】図１６(a) は、図１０の実施例について、ｐ型ベース層４５からのゲート電極４６の取り出し方の具体的構造を示している。図に示すように、ストライプ状にパターン形成されるカソード層７の長手方向端部にｐ型ベース層４５が露出しており、ここにゲート電極４６が形成されている。
【００７２】図１６(b) は、この実施例の素子構造を等価回路で示したものである。ただしこの等価回路は、基本素子がｐｎｐｎ構造を持つＳＩサイリスタではなく、ｎｐｎ構造のＳＩトランジスタの場合である。トランジスタＴのドレイン・ソース間にＥタイプＭＯＳトランジスタＱ1 が接続され、ドレインに直列にＤタイプＭＯＳトランジスタＱ2 が接続された形になる。ＥタイプＭＯＳトランジスタＱ1 は、ｐ型ベース層４５をチャネル領域とするトランジスタであり、ＤタイプＭＯＳトランジスタＱ2 は、絶縁ゲート電極５がｎ- 型ベース層１中に埋め込まれた部分のｎ- 型ベース層１をチャネル領域とするトランジスタである。
【００７３】図１７(a) は、図１４の実施例について、ｐ型ベース層４５からのゲート電極４６の取り出し方の具体的構造を示している。図１６と同様に、ストライプ状にパターン形成されるカソード層７およびｎ- 型チャネル層４７の長手方向端部にｐ型ベース層４５が露出しており、ここにゲート電極４６が形成されている。
【００７４】図１７(b) は、この実施例の素子構造を、基本素子がＳＩトランジスタの場合について等価回路で示したものである。トランジスタＴのドレイン・ソース間にＥタイプＭＯＳトランジスタＱ1 が接続され、ドレインおよびソースにそれぞれ直列にＤタイプＭＯＳトランジスタＱ2 およびＱ3 が接続された形になる。ＥタイプＭＯＳトランジスタＱ1 は、ｐ型ベース層４５をチャネル領域とするトランジスタであり、ドレイン側のＤタイプＭＯＳトランジスタＱ2 は、絶縁ゲート電極５がｎ- 型ベース層１中に埋め込まれた部分のｎ- 型ベース層１をチャネル領域とするトランジスタであり、ソース側のＤタイプＭＯＳトランジスタＱ3 は、ｎ- 型チャネル層４７をチャネル領域とするトランジスタである。
【００７５】図１８(a) (b) は、図１０および図１６の実施例を変形して、ターンオフ時のホール排出用の縦型ＭＯＳトランジスタを導入した実施例である。図１８(a) に示すように、ストライプ状の絶縁ゲート電極５の端部に、図１の実施例と同様にして、ｐ型ソース層８、ｎ型チャネル層９およびｐ型ドレイン層１０が形成されて、ゲート電極５を共有する縦型のｐチャネルＭＯＳトランジスタが構成されている。
【００７６】縦型ＭＯＳトランジスタのドレイン電極４１は、実際にはカソード電極１２と一体に連続的に形成される。カソード層７の端部には、図１６或いは図１７の実施例と同様にｐ型ベース層４５が露出していて、ここにもゲート電極４６が形成されている。ただし、このゲート電極４６は必ずしも必要ではない。このゲート電極４６を設けなければ、カソード側はドレイン電極４１を兼ねてカソード電極１２を全面に形成してた単層電極構造とすることができる。
【００７７】この様な単層電極構造は、大電力用素子として、圧接電極構造を採用する場合に有利である。
【００７８】図１８(b) は、基本素子がやはりＳＩトランジスタである場合についての等価回路を示している。トランジスタＴに並列に接続されるＭＯＳトランジスタＱ1、ドレインに直列接続されるＭＯＳトランジスタＱ2は、先の実施例と同様である。この実施例で導入されたホール排出用の縦型ＭＯＳトランジスタは、Ｑ4 として、ｐ型ベース層とソース間に挿入された形になる。
【００７９】図１９(a) (b) は、図１４および図１７の実施例を変形して、図１８と同様に、ターンオフ時のホール排出用の縦型ＭＯＳトランジスタを導入した実施例である。等価回路は、図１７(b) に対して、ＭＯＳトランジスタＱ4 が付加された形になっている。
【００８０】図２０は、図１８の実施例を変形した実施例である。この実施例では、素子のメイン・チャネルとｐ型ベース層４５の露出部、およびターンオフ時のホール排出用縦型ＭＯＳトランジスタのチャネル領域を一列に並べて、埋込み絶縁ゲート電極５を、メイン・チャネルを制御するゲート電極（Ｇ1 ）５1 とホール排出用縦型ＭＯＳトランジスタのチャネルを制御するゲート電極（Ｇ2 ）５2 とに分離して別々に形成した実施例である。
【００８１】この実施例の素子でのターンオフ時の二つのゲートＧ1 ，Ｇ2 の駆動例を図２０(b) に示した。図に示すように先ず、ゲートＧ1 に負の電圧を印加してホール排出用ＭＯＳトランジスタを導通状態とし、これに遅れてゲートＧ2 に負の電圧を印加してメイン・チャネルでの電子注入を止める。
【００８２】この実施例のようなゲート駆動によって、ターンオフ時のメイン・チャネルでの電子注入の抑制が効率的になり、高いターンオフ能力が得られる。
【００８３】図２１は、図１９の実施例の素子について同様に、埋込み絶縁ゲート電極５を、メイン・チャネルを制御するゲート電極５1 とホール排出用縦型ＭＯＳトランジスタのチャネルを制御するゲート電極５2 とに分離して別々に形成した実施例である。図２１(b) は、図２０２０(b) と同様のゲート駆動法を示している。
【００８４】この実施例によっても、高いターンオフ能力が得られる。
【００８５】図２２は、図１３の実施例の素子において、溝４の間隔を十分に小さく、例えば１μm 以下に設定した実施例である。図２２(a) に示すように、ｎ+ 型カソード層７とｐ型ベース層４５の間にはｎ型ウェル層５１（図１３のｎ- 型チャネル層４７に相当する）が設けられている。
【００８６】この実施例の素子をターンオンするには、図２２(b) に示すように、絶縁ゲート電極５にカソードに対して正の電圧を印加する。このとき、ｎ型ウェル層５１は全体が高濃度ｎ+ の電子蓄積層５１ａとなり、実質的にカソード層がｐ型ベース層４５に接する状態となる。この結果カソードの電子注入効率が向上する。
【００８７】この実施例の素子をターンオフするには、図２２(c) に示すように、絶縁ゲート電極５にカソードに対して負の電圧を印加する。この時、ｎ型ウェル層５１は全体が高濃度ｐ+ の反転層５１ｃとなる。これにより、カソードからの電子注入が効果的に抑制される。
【００８８】図２３は、図２２の実施例の溝４をｎ- 型ベース層１に達する深さまで掘り下げた実施例である。図２２の実施例と同様に、ターンオン時は図２３(b) に示すようにゲート電極に正の電圧を与え、ターンオフ時は図２３(c) に示すようにゲート電極５に負の電圧を与える。この実施例では、ターンオン時、ｐ型ベース層４５の側壁にｎ型チャネルが形成されるために、より高速のターンオン動作が可能になる。
【００８９】なお図２３の実施例に於いて、溝４の深さは、ｎ- 型ベース層１内に食い込まないように、ｐ型ベース層４５とｎ- 型ベース層１の接合部ぎりぎりの位置までとすることが特性上好ましい。それ以上深くすると、溝４に挟まれた領域でｎ- 型ベース層１の電位が制御されて、サイリスタ特性が悪化する可能性があるからである。
【００９０】図２４は、図２２の実施例のｎ型ウェル５１の部分をｐ型ウェル５２に置き換えた実施例である。この場合、ターンオン時にはゲート電極５に負の電圧を印加して、図２４(b) に示すようにｐ型ウェル５２をｎ型反転層５２ａとする。ターンオフ時はゲート電極５に正の電圧を印加して、図２４(c) に示すようにｐ型ウェル５２の部分をｐ型の電子蓄積層５２ｃとする。
【００９１】図２５は、図２３の実施例のｎ型ウェル５１の部分をｐ型ウェル５２に置き換えた実施例である。この場合、ターンオン時にはゲート電極５に負の電圧を印加して、図２５(b) に示すようにｐ型ウェル５２をｎ型反転層５２ａとする。ターンオフ時はゲート電極５に正の電圧を印加して、図２５(c) に示すようにｐ型ウェル５２の部分をｐ型の電子蓄積層５２ｃとする。
【００９２】なおこれら図２２〜図２５の実施例においても、先の実施例と同様に、ｎ- 型ベース層１内のホール排出用の縦型ＭＯＳトランジスタを組み込むことは有効である。
【００９３】図２６(a) (b) は、図１４の実施例のサイリスタ構造の場合の断面図と等価回路図を示している。図２６(b) に示すように、サイリスタＴh のｎｐｎトランジスタ部分に対して並列にＥタイプＭＯＳトランジスタＱ1 が入り、カソード側に直列にＤタイプＭＯＳトランジスタＱ3 が入る。トランジスタＱ1 は、ｐ型ベース層４５をチャネルとするｎチャネルＭＯＳトランジスタであり、Ｑ3 はｎ- 型チャネル層４７をチャネルとするｎチャネルＭＯＳトランジスタである。
【００９４】図２７(a) (b) は、図２６(a) (b) の実施例に対して、ｎ- 型ベース層１内のホール排出のための高濃度ｐ+ 型層３３を設けた実施例の断面構造と等価回路である。ストライプ状にパターン形成されるｎ+ 型カソード層７の端部に、ｐ型ベース層４５に繋がる深さのｐ+ 型層３３が形成されている。図ではカソード電極を省略しているが、カソード電極はｎ+ 型カソード層７と同時にｐ+ 型層３３にもコンタクトするように全面に配設される。
【００９５】ｐ型ベース層４５の横方向抵抗Ｒが、図２７R>７(b) に示すように、サイリスタのｐ型ベース層をカソードに短絡する抵抗Ｒとなる。
【００９６】図２８(a) 〜(c) は、アノード側に埋込み絶縁ゲート電極３６を有する絶縁ゲートサイリスタにおいて、ｐ+ 型エミッタ層３とｎ- 型ベース層１の間に低濃度のｐ- 型チャネル層５４が設けられた実施例である。図２８(a) では、絶縁ゲート電極３６の埋込み溝３５がｐ+ 型エミッタ層３からｐ- 型チャネル層５４の途中まで達する深さに形成されている。図２８(b) では、埋込み溝３５がｎ- 型ベース層１に達する深さに形成され、図２８(c) では埋込み溝３５がｐ型ベース層４５に達する深さに形成されている。
【００９７】これらの実施例によっても、ゲートバイアスは逆になるが、先の図１２〜図１４の実施例で説明したと同様の原理で高速のターンオン，ターンオフが可能である。
【００９８】図２９(a) (b) は、図２８(b) の実施例について、具体的にｐ型ベース層からのゲート電極４６の取出しの構造と等価回路を示している。ゲート電極４６の取り出し構造は、先の図１６，図１７等の実施例と同様である。等価回路は、図２９(b) に示すように、サイリスタＴh のアノード側に直列にＤタイプのｐチャネルＭＯＳトランジスタＱ5 が接続された形になる。
【００９９】図３０は、カソード側に埋込み絶縁ゲート電極５を設けると共に、アノード側にも同様に埋込み絶縁ゲート電極３６を設けた別の実施例の絶縁ゲートサイリスタである。ｐ型ベース層４５には直接ゲート電極４６が接続されている。ｐ+ 型エミッタ層３とｎ- 型ベース層１の間にはｐ- 型チャネル層５４が設けられている。
【０１００】図３１は、図３０の構造を僅かに変形した実施例で、ｎ+ 型エミッタ層７とｐ型ベース層４５の間にｎ- 型チャネル層４７が形成されている。
【０１０１】これら図３０，図３１の実施例においても、ターンオフ時、カソード側からの電子注入とアノード側からのホール注入が抑制でき、高速のターンオフ動作が可能である。
【０１０２】図３２(a) (b) は、図３１の素子構造のｐ型ベース層４５からのゲート電極取り出し構造と等価回路を示す。ストライプ状に形成されるｎ+ 型エミッタ層７の端部に、ｎ- 型ベース層１に達する深さにｐ+ 型層３３が形成され、ここに図示しないゲート電極が接続される。図では、アノード側にも、ｎ- 型ベース層１をアノード電極１１に短絡するｎ+ 型層３４が、やはりストライプ状に形成されるｐ+ 型エミッタ層３の端部に形成されている。
【０１０３】図３３は、図２６の実施例の素子構造を基本として、カソード側にエミッタ短絡用のｐチャネルＭＯＳトランジスタを組み込んだ実施例である。ｐ型ベース層４５上に、ｎ- 型チャネル層４７が形成され、さらにｎ型ウェル層５６（ｎ型エミッタ層）が形成されている。このｎ型ウェル層５６表面からｎ- 型ベース層１に達する深さに溝４が形成されて、ここに絶縁ゲート電極５が埋込み形成されている。ｎ型ウェル層５６の溝４の側壁部にｐ+ 型ドレイン層５７が形成され、カソード電極１２はｎ型ウェル層５６と同時にこのｐ+ 型ドレイン層５７に接続されている。
【０１０４】この実施例の素子では、ターンオフ時、絶縁ゲート電極５にカソード電極に対して負の電圧を印加すると、溝４の側壁からｎ- 型チャネル層４７にのびる空乏層によってｎ型ウェル層４５からの電子注入が抑制される。同時に、ｎ型ウェル層５６およびｎ- 型チャネル層４７の側壁に形成されるｐ型チャネルを介してｎ- 型ベース層１内のホールがカソード電極１２に排出される。これにより、高速のターンオフ動作ができる。
【０１０５】図３４は、図３３の実施例に加えて、カソード側にもエミッタ短絡用のｎチャネルＭＯＳトランジスタを同様の構造をもって組み込んだ実施例である。すなわちｎ- 型ベース層１のアノード側に、所定厚みのｐ型ウェル層５８（ｐ型エミッタ層）が形成され、これを貫通する形で溝３５とこれに埋め込まれた絶縁ゲート電極３６が形成される。そしてｐ型ウェルの溝３５の側壁部にｎ+ 型ドレイン層５９が形成される。アノード電極１４は、ｐ型ウェル層５８と同時にこのｎ+ 型ドレイン層５９に接続される。
【０１０６】この実施例の素子のターンオフ駆動は、好ましくは次のように行う。まずアノード側のゲート電極３６にアノード電極１４に対して正の電圧を印加する。これにより、ｐ型ウェル層５８の溝３５側壁に形成されるｎ型チャネルを介してｎ-型ベース層１がアノード電極１４に短絡されたアノード短絡状態となり、アノード側からのホール注入が抑制される。その後カソード側のゲート電極５にカソード電極１２に対して負の電圧を印加する。これにより、カソード側の電子注入を抑制すると同時に、ホールをカソード電極１３に排出する。
【０１０７】この様なゲート駆動を行うことによって、効率的なターンオフができる。
【０１０８】図３５は、図３３の実施例の構造を３次元的に展開した実施例の絶縁ゲートサイリスタである。ストライプ状に埋込み形成される絶縁ゲート電極５に沿って、ｐ型ドレイン層５７が複数個に分割されて配置される。図３３の素子断面では、絶縁ゲート電極５に挟まれた領域内にｎ型ウェル層５６とｐ+型ドレイン層５７が同時に形成されているのにたいして、この実施例では、図３３と同じ素子断面について見ると、在る箇所ではｐ型ドレイン層５７のみ、他の箇所ではｎ型ウェル層５６のみが見える状態になっている。
【０１０９】図３６は、同様に図３４の実施例の素子を３次元的に展開した実施例の絶縁ゲートサイリスタである。カソード側のｐ+ 型ドレイン層５７と同様に、アノード側のｎ+ 型ドレイン層５９が、ストライプ状の埋込み絶縁ゲート電極３６に沿って複数個に分割配置されている。
【０１１０】これら図３５および図３６の実施例では、埋込みゲート電極の間の領域の幅いっぱいをＭＯＳトランジスタのドレイン領域として利用することができる。したがって、図３３および図３４の実施例と比較すると、溝４および３５の間隔を狭くすることが容易である。溝４および３５の間隔を狭くすれば、それだけターンオフ時の絶縁ゲート電極側からの空乏化によるキャリア注入の抑制効果が大きくなり、ターンオフ能力の向上が可能になる。
【０１１１】図３７(a) (b) は、図２７の実施例の素子構造に更に、カソード側に縦型のｎチャネルＭＯＳトランジスタを組み込んだ実施例の素子構造と等価回路である。ｐ型ベース層４５上にｎ- 型チャネル層４７，ｎ型ウェル層５６が形成され、更にこの上にｐ型ウェル層６１，ｎ+型ソース層６２が形成されている。ｎ+ 型ソース層６２の表面からｎ- 型ベース層１に達する深さに溝４が形成されて、絶縁ゲート電極５が埋込み形成されている。これにより、ｐ型ウェル６１の溝側壁をチャネル領域とするｎチャネルＭＯＳトランジスタＱ6 が、図３７R>７(b) に示すように、サイリスタのカソードに直列に入った状態になる。またストライプ状のカソード領域の端部には、ｎ- 型ベース層１に達する深いｐ+ 型層１０が拡散形成されている。
【０１１２】この実施例の素子をターンオンするには、絶縁ゲート電極５にカソード電極に対して正の電圧を印加する。この時、ｐ型ウェル層６１とｐ型ベース層４５の溝側壁にｎ型チャネルが形成され、ｎ+ 型ソース層６２から電子がｎ- 型ベース層１に注入される。この電子注入に対応してｐ+ 型エミッタ層３からホール注入がなされて、高速にターンオンする。
【０１１３】ターンオフの際には絶縁ゲート電極５にカソード電極に対して負の電圧を印加する。これによりｎ型チャネルは消滅してｎ+ 型ソース層６２からの電子注入は止まり、同時にｎ- 型チャネル層４７に広がる空乏層によって電子注入が抑制される。ｎ- 型ベース層１に蓄積していたホールは、ｐ+ 型層１０を介してカソード電極に排出される。以上により、素子はターンオフする。
【０１１４】この実施例によれば、カソード側の電子注入がカソード側に直列に入ったＭＯＳトランジスタの導通状態と、その下のｎ- 型チャネル層への空乏層の広がりによって効果的に制御されるので、高いターンオフ能力が得られる。
【０１１５】図３８(a) (b) は、図３７の素子を変形した実施例の素子断面構造と等価回路である。この実施例では、ストライプ状の埋込みゲート電極５に沿って、ｎ+ 型ソース層６２が複数個に分割されて配置されている。したがってカソード側にはｐ型ウェル層６１も露出しており、カソード電極（図では省略している）がｎ+ 型ソース層６２と同時にｐ型ウェル層６１にもコンタクトしている。図３７の実施例で設けられているホール排出用のｐ+ 型層１０はこの実施例では設けられていない。
【０１１６】したがってこの実施例の素子は、図３８(b) に示すように、カソード側に直列にｎチャネルＭＯＳトランジスタＱ6 が入ると同時に、ｐ型ベース層とカソードの間に、ｐ型ウェル層６１の抵抗を介してｎ型ウェル層５６およびｎ- 型チャネル層４６をチャネルとするｐチャネルＭＯＳトランジスタＱ4 が入った形になっている。
【０１１７】この実施例の素子では、ｐチャネルＭＯＳトランジスタＱ4 がターンオフ時のｎ- 型ベース層１のホール排出用として機能する。この実施例によると、先の実施例と異なり、ｎ- 型ベース層１のホールが直接カソードに抜ける経路がないので、サイリスタのオン特性を損なうことなく、高いターンオフ能力を実現することができる。
【０１１８】図３９(a) (b) は、さらに図３７或いは図３８の実施例の素子を変形した実施例の素子構造と等価回路である。この実施例では、埋込み絶縁ゲート電極５を長手方向に複数個に分割して配置し、その長手方向端部に挟まれた領域に、図１の実施例と同様の構造でｐチャネルＭＯＳトランジスタを形成している。
【０１１９】この実施例によっても、オン特性を損なうことなく、優れたターンオフ能力を持つ絶縁ゲート型サイリスタが得られる。またホール排出用のｐチャネルＭＯＳトランジスタは、サイリスタ本体の拡散層とは別個の拡散層を利用して形成しているので、その拡散層の不純物濃度をサイリスタ本体とは独立に設定することができ、所望のしきい値等特性の最適化が容易である。
【０１２０】図４０(a) (b) は、図３７の素子構造を基本として、これと図３２の構造とを組み合わせた実施例の素子構造と等価回路である。アノード側にもｐ- 型チャネル層５４が形成され、埋込み絶縁ゲート電極３６が形成されている。ストライプ状ゲート電極３６の端部には、アノード側，カソード側にそれぞれ、エミッタ短絡用のｐ+ 型層３３，ｎ+ 型層３４が形成されている。
【０１２１】この実施例の素子も、ターンオフ時、カソード側の電子注入とアノード側のホール注入がそれぞれ、縦型のＭＯＳトランジスタＱ6 ，Ｑ5により抑制され、高いターンオフ能力が得られる。
【０１２２】図４１(a) (b) は、カソード側の構造を図３８３８と同様とし、アノード側の構造を図４０と同様とした実施例の素子構造と等価回路である。
【０１２３】この実施例によっても、ターンオフ時、カソード側の電子注入とアノード側のホール注入がＭＯＳトランジスタＱ6 ，Ｑ5 により抑制されて高いターンオフ能力が得られる。しかも、ｎ- 型ベース層のホールが直接カソード電極に抜ける経路はないので、サイリスタのオン特性を損なうことはない。
【０１２４】図４２(a) (b) は、図３９と図４０の構造を組み合わせた実施例の素子構造と等価回路である。
【０１２５】この実施例によっても、ターンオフ時、カソード側の電子注入とアノード側のホール注入がＭＯＳトランジスタＱ6 ，Ｑ5 により抑制されて高いターンオフ能力が得られる。ｎ- 型ベース層のホールが直接カソード電極に抜ける経路はないので、サイリスタのオン特性を損なうことはない。ホール排出用のｐチャネルＭＯＳトランジスタは、サイリスタ本体の拡散層とは別個の拡散層を利用しているので、その拡散層の不純物濃度の最適化が容易である。
【０１２６】以上の図１から図４２までの実施例において、絶縁ゲート電極が埋め込まれる溝の間隔とその領域の不純物濃度は、溝側壁からの空乏層の伸び方を考慮して最適設定される。絶縁ゲート電極により形成される空乏層幅は、絶縁ゲート電極に印加するバイアスが小さい間は反転層の少数キャリアが無視できるのでバイアスに比例して大きくなる。バイアスが大きくなって反転層のキャリアが多くなると、空乏層幅は飽和して一定値になる。この空乏層幅の飽和値は、チャネル層の不純物濃度が低いほど大きいが、例えば、不純物濃度が５×１０13／cm3 以下では５μm 以上伸びる。従って反応性イオンエッチングを利用して微細間隔のゲート埋込み用溝を形成すれば、溝間を比較的低いゲートバイアスで完全空乏化して、カソード或いはアノードからのキャリア注入を止めるという制御を容易に行うことができる。
【０１２７】次に、カソード・エミッタに直列にＭＯＳトランジスタを挿入した構造のＥＳＴ（Ｅmitter Ｓwitched Ｔhyristor）と呼ばれる絶縁ゲート型サイリスタの実施例を説明する。
【０１２８】図４３は、その基本実施例の素子構造であり、従来の図１３９で示す構造を改良したものである。高抵抗のｎ型ベース層１の一方にｎ型バッファ層２を介してｐ型エミッタ層３が形成されている。ｎ型ベース層１の他方の面にはｐ型ベース層４５が形成され、このｐ型ベース層４５の表面にｎ型エミッタ層７が形成されている。ストライプ状のｎ型エミッタ層７の一辺に対向してホール排出用の高濃度ｐ+ 型層７１がストライプ状に形成され、このｐ+ 型層７１のｎ型エミッタ層７側の辺に重なるようにｎ型ソース層７２が形成されている。ｎ型エミッタ層７とｎ型ソース層７２により挟まれた領域のｐ型ベース層４５上にゲート絶縁膜７３を介してゲート電極７４が形成されている。カソード電極１２はｎ型ソース層７２とｐ+ 型層７１に同時にコンタクトして形成され、ｐ型エミッタ層３にはアノード電極１１が形成されている。
【０１２９】ここで、ｎ型ソース層７２は、図に示すように、ストライプ状のｐ+ 型層７１に対してその長手方向に複数個に分割されて短冊状をなして、ｐ+ 型層７１の端部に配列形成されている。この点で従来の構造と異なる。
【０１３０】なお図では省略されているが、ゲート電極７４と別に素子のターンオン用のゲート電極が必要である。そのためには例えば、ｐ型ベース層４５のｐ型ウェル層７１に対向する端部とは反対側（図の左側）のｎ型エミッタ層７とｎ型ベース層１で挟まれた領域にゲート絶縁膜を介してゲート電極が設けられる。このことは、以下に示す実施例でも同様である。
【０１３１】この実施例の絶縁ゲート型サイリスタのターンオン時は、図示しないターンオン用ゲート電極を用いてｎ型カソード層７からｎ型ベース層１に電子を注入する。このときゲート電極７４には、カソード電極に対して正の電圧を印加する。これによりｎ型エミッタ層７はｎ型反転チャネルを介し、ｎ型ソース層７２とを介してカソード電極１２に接続される。
【０１３２】ターンオフ時は、ゲート電極７４に零または負の電圧を印加する。これにより、ｎ型チャネル層が消失して、ｎ型エミッタ層７はｎ型ソース層７２と切り離されてフローティングとなり、カソードからの電子注入が止まり、素子は高速にターンオフする。
【０１３３】ターンオフ時、ｎ型ソース層７２，ｐ型ベース層４５，ｎ型ベース層１およびｐ型エミッタ層３からなる寄生サイリスタは、ｎ型ベース層１のホールをカソード電極に排出する際の障害になる。ｎ型ソース層７２が、もし、ｐ型ウェル層７１の辺に沿って連続的に形成されていると、ｎ型エミッタ層７がｎ型ソース層７２から切り離された後にもｎ型ソース層７２からの電子注入が止まらず、ターンオフ能力は著しく小さいものとなる。これに対してこの実施例では、ｎ型ソース層７２が複数個に分割されて配置されているから、ｎ型ソース層７２からの電子注入量は抑えられ、寄生サイリスタ効果が低減されて高いターンオフ能力が得られる。
【０１３４】図４４〜図４７は、図４３の実施例の素子構造を基本として、より効果的に寄生バイポーラトランジスタ効果の影響低減を図った実施例である。
【０１３５】図４４(a) では、ｐ型ウェル層７１の底部により高濃度のｐ+ 型層７５が設けられている。これにより、ｐ型ベース層４５の横方向抵抗が低減されて、寄生サイリスタ効果が抑制される。図４４(b) では、ｎ型ベース層１のｐ型ベース層４５との接合部近傍に低キャリアライフタイム層７６が設けられている。これにより、ｎ型ベース層１内の過剰ホールの寿命が短くなり、寄生サイリスタ効果が抑制されてターンオフ能力が向上する。
【０１３６】図４５(a) では、アノード側に、ｎ型ベース層１の一部を表面に露出させてアノード電極１１に短絡するエミッタ短絡部７７が設けられている。これにより、ターンオフ時、アノード側からのホール注入が抑制されるから、やはりターンオフ能力が改善される。
【０１３７】図４５(b) では更に、ｐ型エミッタ層３が選択的に拡散形成されてこの中にｎ型ソース層７８が形成され、ｐ型エミッタ層３のｎ型ベース層１とｎ型ソース層７８に挟まれた領域にはゲート絶縁膜７９を介してゲート電極８０が形成されている。この実施例では、ターンオフ時、ゲート電極８０にアノードに対して正の電圧を印加することによって、アノード側のエミッタ短絡構造が形成され、高速にターンオフができる。オン状態ではゲート電極８０を零バイアスまたは負バイアスとすることにより、エミッタ短絡構造が形成されないから、サイリスタのオン特性を損なうことがない。
【０１３８】図４６(a) は、図４５(a) と図４４(a) の構造を組み合わせた実施例である。図４６(b) は、図４５R>５(a) と図４４(b) の構造を組み合わせた実施例である。図４７(a) は、図４５(b) と図４４(b) の構造を組み合わせた実施例である。図４７(b) は、図４５(a) と図４４(a) および(b) の構造を組み合わせた実施例である。
【０１３９】図４８は、図４７(a) の実施例の素子構造において、カソード側のゲート電極７４（Ｇ1 ）とアノード側のゲート電極８０（Ｇ2）の駆動信号波形例を示している。オン状態では、カソード側のゲート電極７４に正電圧ＶG1を与えて、ｎ型エミッタ層をチャネルを介し、ｎ型ソース層７２を介してカソード電極１２に接続した状態とし、アノード側のゲート電極８０は零バイアスとしてｐ型エミッタ層３からの十分なホール注入を維持する。
【０１４０】ターンオフ時は、まずアノード側のゲート電極８０に正電圧ＶG2を印加してエミッタ短絡状態としてｐ型エミッタ層３からのホール注入を抑制しておく。その後、カソード側のゲート電極７４のバイアス電圧ＶG1を零に落とすことにより、ｎ型エミッタ層７をカソード電極１２から切り離し、ｎ型ベース層１のホールをカソード電極１２に排出させる。
【０１４１】以上のようなタイミングで二つのゲート駆動を行うことによって、高いターンオフ能力が得られる。
【０１４２】図４９は、別の実施例の絶縁ゲート型サイリスタである。この実施例では、ｐ型ベース層４５とｐ型ウェル層７１の対向する辺の間に、ｎ型ベース層１が露出した状態としている。更に、ｐ型ベース層４５とｐ型ウェル層７１の相対向する辺にそれぞれ、浅い低濃度のｐ型ウェル層８１，８２が形成されている。ｎ型エミッタ層７のｐ型ウェル８１側端部には高濃度のｎ+ 型層８３が形成されている。そして、ｎ型エミッタ層７とｎ型ソース層７２により挟まれた領域のｐ型ウェル層８１，８２およびこれらｐ型ウェル層８１，８２に挟まれた領域に露出しているｎ型ベース層１を覆うようにゲート絶縁膜７３を介してゲート電極７４が形成されている。ｎ型ソース層７２はこの実施例では、図４３の実施例と異なり、ストライプ状のｐ型ウェル７１内では分割されずストライプ状をなして形成されている。
【０１４３】この実施例の素子でも、オン状態ではゲート電極７４にカソードに対して正の電圧が印加される。このとき、ｐ型ウェル層８１，８２の表面のｎ型反転チャネルとｎ型ベース層１を介して、ｎ型エミッタ層７とｎ型ソース層７２が短絡された状態となる。ターンオフ時はゲート電極７４に零または負電圧が印加される。これにより、ｎ型エミッタ層７はｎ型ソース層７２から切り離される。
【０１４４】この実施例の素子では、ターンオン時にｎ型チャネルが形成されるｐ型ウェル層８１，８２がｐ型ベース層４５およびｐ型ウェル層７１とは別に形成されて、所望のしきい値に設定される。従ってｐ型ウェル層７１のｎ型ソース層７２下の部分を十分高濃度として横方向抵抗を小さくし、寄生サイリスタ効果を抑制して、ターンオフ時のホール排出を高速に行うことができる。
【０１４５】図５０は、図４９の実施例において、ｎ型ソース層７２を図４３の実施例と同様に複数個に分割して配置した実施例の部分図である。この実施例によれば、より高いターンオフ能力が得られる。
【０１４６】図５１〜図５９は、図４９或いは図５０の実施例の素子構造に対して、さらにターンオフ能力の改善手段を講じた実施例である。図５１の実施例では、図４４４４(a) と同様に、ｐ型ウェル７１の底部に高濃度のｐ+型層７５が設けられている。図５２の実施例では、図４４４４(b) と同様にｎ型ベース層１のｐ型ベース層４５との接合部近傍に低キャリアライフタイム層７６が形成されている。図５３の実施例では、アノード側に図４５(a)と同様のエミッタ短絡部７７が設けられている。図５４５４の実施例では、図４５(b) 同様にアノード側にＭＯＳトランジスタによるエミッタ短絡構造が設けられている。図５５の実施例は、図５２と図５３の実施例の構造を組み合わせたもの、図５６の実施例は、図５１と図５４R>４の実施例の構造を組み合わせたもの、図５７の実施例は、図５１と図５３の実施例の構造を組み合わせたもの、図５８の実施例は、図５１，図５２および図５４の実施例の構造を組み合わせたものである。図５９は、図５４５４の構造に対して、ｐ型ベース層４５とｎ型ベース層１の接合部に低キャリアライフタイム層７６を設けたものである。
【０１４７】これらの実施例の絶縁ゲート型サイリスタにおいても、優れたターンオフ能力が得られる。
【０１４８】図６０は、別の実施例の絶縁ゲート型サイリスタである。この実施例では、ｐ型ベース層４５とこれに隣接するｐ型ウェル層７１の間に、これらより浅く低濃度のｐ型チャネル層８４が形成されている。ｐ型ベース層４５内のｎ型エミッタ層７のチャネル領域側端部には高濃度のｎ+ 型層８３が形成されている。ｐ型ウェル層７１内のｎ型ソース層７２は、チャネル側端部が一部ｐ型チャネル層８４の領域に入り込んだ状態で、複数個に分割されることなくストライプ状をなして形成されている。
【０１４９】この実施例においても、ｐ型チャネル層８４をｐ型ベース層４５およびｐ型ウェル層７１とは別に形成することで、ｎ型エミッタ層７の短絡用ＭＯＳトランジスタのしきい値を最適設計することができる。そしてｐ型ベース層４５およびｐ型ウェル層７１を十分高濃度とすることよって、高いターンオフ能力を得ることができる。
【０１５０】図６１は、図６０の構造を変形した実施例の部分構造図であり、ｎ型ソース層７２が複数個に分割されて配列形成されている。図６２は同様に図６０の構造を変形した実施例の部分構造図であり、ｐ型チャネル層８４の一部をｎ型ベース層１を露出させている。これらの実施例によっても、図６０の実施例と同様の効果が得られる。
【０１５１】図６３は、図６０の構造を基本として図４４R>４(a) と同様に高濃度ｐ+ 型層７５を設けた実施例、図６４は図６０の構造を基本として図４４(b) と同様に低キャリアライフタイム層７６を設けた実施例、図６５は図６０の構造を基本として図４５(a) と同様にアノード側のエミッタ短絡部７７を設けた実施例、図６６は図６０R>０の構造を基本としてアノード側にも絶縁ゲートを設けた実施例である。更に図６７は、図６０の構造を基本としてこれに図４４(a) および図４５(a) の構造を組み合わせた実施例、図６８は図６０の構造を基本としてこれに図４４(b) および図４５(b) の構造を組み合わせた実施例である。
【０１５２】これらの実施例によって、更にターンオフ能力の向上を図った絶縁ゲート型サイリスタが得られる。
【０１５３】図６９は、更に別の実施例の絶縁ゲート型サイリスタである。ここまでの実施例では、ｎ型エミッタ層４のｎ型ソース層７２とは反対側のｐ型ベース層４５の端部にターンオン用絶縁ゲート（図では省略している）が設けられるものとした。この実施例においては、ｎ型ソース層７２を挟んでｎ型エミッタ層と反対側にターンオン用およびホールバイパス用のＭＯＳトランジスタが構成されている。
【０１５４】すなわちｐ型ベース層４５の端部に浅いｐ型ウェル層９１が形成され、このｐ型ウェル層９１内にｐ型ベース層４５内のｎ型ソース層７２と連続するｎ型ウェル層９２が形成されている。このｎ型ウェル層９２の表面にはｐ型ソース層９３が形成されている。カソード電極１２はｎ型ソース層７２と同時にｐ型ソース層９３にコンタクトして形成されている。またｐ型ソース層９３とｎ型ベース層１の間のｐ型ウェル層９１およびｎ型ウェル層９２の表面を覆うようにゲート絶縁膜９４を介してゲート電極９５が形成されている。
【０１５５】なおゲート絶縁膜９４およびゲート電極９５は、ｎ型ソース層７２とｎ型エミッタ層７間をオン，オフするためのゲート絶縁膜７３およびゲート電極７４と一体的に形成されていても良い。
【０１５６】この実施例の素子は、ターンオン時、ゲート電極７４および９５にカソードに対して正電圧を印加する。これにより、ゲート電極９５下のｐ型ウェル層９１の表面反転層を介してｎ型ウェル層９２からｎ型ベース層１に電子が注入される。同時にゲート電極７４下のｐ型ベース層４５表面の反転層を介してｎ型ソース層７２とｎ型エミッタ層７が短絡され、ｎ型エミッタ層７がカソード電極１２に接続される。
【０１５７】ターンオフ時は、ゲート電極７４および９５に負電圧を印加する。これにより、ｎ型エミッタ層７とｎ型ソース層７２間が切り離される。また、ｐ型ソース層９３とｐ型ウェル層９１間がｎ型ウェル層９２の表面反転層を介して短絡される。このｐチャネルＭＯＳトランジスタの動作により、ｐ型ベース層４５はｐ型ウェル層９１を介し、ｐ型ソース層９３を介してカソード電極１２に接続され、ホール排出がなされる。
【０１５８】この実施例では、オン状態ではホール排出のバイパスがなく、従って優れたオン特性を維持することができる。またｎ型ソース層７２の下は厚いｐ型ベース層４５となっているので、寄生サイリスタ効果の影響は少ない。
【０１５９】図７０は、図６９の構造を変形した実施例である。この実施例では、ｐ型ベース層４５につながるｐ型ウェル層９１が幅広く形成され、ｎ型ソース層７２，ｎ型ウェル層９２およびｐ型ソース層９３はすべてこのｐ型ウェル層９１の領域内にが形成されている。幅広く形成されるｐ型ウェル層７５の横方向抵抗を小さくするために、その底部に高濃度ｐ+ 型層７５が形成されている。それ以外は、図６０の実施例と同様である。
【０１６０】この実施例の素子動作は図６９のそれと同じである。ｎ型ソース層７２の下が浅いｐ型ウェル層９１になっているが、その底部にｐ+ 型層７５が設けられているため、寄生サイリスタ効果は抑制される。
【０１６１】図７１は、図７０の構造を僅かに変形した実施例である。この実施例では、ｎ型ソース層７２の一部にｐ型ウェル層９１を露出させて、カソード電極１２を直接ｐ型ウェル層９１にコンタクトさせたカソード短絡構造としている。
【０１６２】この実施例によれば、ターンオフ時のカソード電極へのホール排出がより効果的に行われ、高速のターンオフ動作が可能になる。
【０１６３】図７２は、図７０の実施例の構造に対して、アノード側にエミッタ短絡部７７を形成した実施例、更に図７３は、図７０の実施例に対してアノード側に選択的にエミッタ短絡構造を得るためのＭＯＳトランジスタを形成した実施例である。これらの実施例によっても、高速のターンオフ動作が可能になる。
【０１６４】図７４は、図６９の実施例の構造を３次元的に展開した実施例である。図７５は同様に図７０の実施例の構造を３次元的に展開した実施例である。図７６は同様に図７１の実施例の構造を３次元的に展開した実施例である。図７７は同様に図７０の実施例の構造を３次元的に展開した実施例である。図７８は同様に図７３の実施例の構造を３次元的に展開した実施例である。図７９７９は図７８の構造を基本として、ｐ型エミッタ層３を取り囲むように絶縁ゲートトランジスタ構造を設けた実施例である。
【０１６５】次にカソード側の構造を従来の図１３９と同じとして、アノード側にカソード側と同様のＭＯＳトランジスタを導入した実施例を、図８０〜図８７に示す。
【０１６６】図８０の実施例では、アノード側にはｐ型エミッタ層３が選択的に形成され、これから所定距離離れてｎ+ 型層１００が形成されている。ｎ+ 型層１００のｐ型エミッタ層３側の端部にはｐ型ソース層１０１が形成されている。ｐ型ソース層１０１とｐ型エミッタ層３の間のｎ型バッファ層２表面にはゲート絶縁膜１０２を介してゲート電極１０３が形成されている。すなわちｐチャネルＭＯＳトランジスタが構成されている。アノード電極１１は、ｎ+ 型層１００とｐ型ソース層１０１に同時にコンタクトして形成され、ｐ型エミッタ層３には直接コンタクトしていない。
【０１６７】この実施例の素子では、ターンオン時、カソード側のゲート電極７４にカソードに対して正の電圧が印加され、アノード側のゲート電極１０３にアノードに対して負の電圧が印加される。これにより、それぞれゲート電極下に形成されるチャネルを介して、ｎ型エミッタ層７はｎ型ソース層７２に、またｐ型エミッタ層３はｐ型ソース層１０１に短絡される。図示しないターンオン用ゲートによりｐ型ベース層にベース電流が供給されると、素子はターンオンする。
【０１６８】ターンオフ時は、カソード側のゲート電極７４にカソードに対して零または負の電圧が印加され、アノード側のゲート電極１０３にアノードに対して零または正の電圧が印加される。これにより、ｎ型エミッタ層７はｎ型ソース層７２から切離され、ｎ型エミッタ層７からの電子注入は止まる。また、ｐ型エミッタ層３はｐ型ソース層１０１から切離され、ｐ型エミッタ層３からのホール注入は止まる。
【０１６９】以上のようにしてこの実施例によれば、カソード側，アノード側共にＭＯＳゲートでキャリア注入を制御することによって、高速のターンオフができる。なおこの実施例の素子はターンオフに際して、先に図４８R>８で説明したようにアノード側のＭＯＳトランジスタをオフにし、その後カソード側のＭＯＳトランジスタをオフにする、というゲート制御を行うこともできる。これにより、より高いターンオフ能力が得られる。
【０１７０】図８１は、アノード側のＭＯＳトランジスタをｎチャネルとした実施例である。ｐ型エミッタ層３に連続するｐ型ウェル層１０４が形成され、ｐ型エミッタ層とｐ型ウェル層１０４に跨がるようにｎ型ソース層１０６が形成され、これから所定距離離れてｐ型ウェル層１０４にｎ型ドレイン層１０５が形成されている。これらｎ型ソース層１０６とｎ型ドレイン層１０５の間のｐ型ウェル層１０４上にゲート絶縁膜１０２を介してゲート電極１０３が形成されて、ｎチャネルＭＯＳトランジスタが構成されている。ｎ型ソース層１０６とｐ型エミッタ層３の間は不純物を高濃度にドープした多結晶シリコン膜或いは金属膜による短絡電極１０７で短絡されている。
【０１７１】この実施例では、ターンオン時、カソード側のゲート電極７４にカソードに対して正の電圧が印加され、アノード側のゲート電極１０３にはアノードに対して正の電圧が印加される。これにより、カソード側ではｎ型エミッタ層７はｎ型ソース層７２と接続されて、電子注入が行われる。アノード側ではｎ型ドレイン層１０５とｎ型ソース層１０６がつながり、短絡電極１０７によってｐ型エミッタ層３はアノード電極１１と短絡されて、ｐ型エミッタ層３からのホール注入がなされる。
【０１７２】ターンオフ時は、カソード側のゲート電極７４にカソードに対して零または負の電圧が印加され、アノード側のゲート電極１０３にアノードに対して零または負の電圧が印加される。これにより、ｎ型エミッタ層７はｎ型ソース層７２から切離され、ｎ型エミッタ層７からの電子注入は止まる。また、ｐ型エミッタ層３はｎ型ドレイン層１０５およびアノード電極１１から切離され、ｐ型エミッタ層３からのホール注入は止まる。
【０１７３】この実施例によっても、高いターンオフ能力が得られる。図８０の実施例では、ターンオフ時、アノード側ではｐ型エミッタ層３からのホール注入が止まった後にもｐ型ソース層１０１からのホール注入が暫く続くが、この実施例ではゲート制御によってホール注入が完全に止まる。したがって優れたターンオフ能力が得られる。
【０１７４】図８２は、図８０の実施例に対して、図４４R>４(a) と同様にｐ型ウェル層７１の底部に高濃度ｐ+ 型層７５を設けた実施例である。図８３は、図８０の実施例に対して、アノード側のｎ型ウェル層１００の底部に高濃度ｎ+ 型層１０８を設けた実施例である。図８４は、図８２と図８３を組み合わせた実施例である。
【０１７５】図８５は、図８０の実施例に対して、図４４R>４(b) と同様にｎ型ベース層１のｐ型ベース層４５との接合部近傍に低キャリアライフタイム層７６を設けた実施例である。図８６は、図８０の実施例に対して、ｎ型ベース層１のｎ型バッファ層２寄りのｎ+ 型層１００下に低キャリアライフタイム層１０９を設けた実施例である。図８７は、図８０の実施例に対して、サイリスタの主電流経路のｎ型ベース層１中央部に低キャリアライフタイム層１０９を設けた実施例である。
【０１７６】これら図８２〜図８７の実施例によって、さらに高いターンオフ能力が得られる。
【０１７７】次に、再度埋込みゲート構造の絶縁ゲート型サイリスタの実施例を、幾つか説明する。
【０１７８】図８８はその様な実施例の絶縁ゲート型サイリスタである。これは、先に説明した図３７の構造と基本的に同じであり、埋込み絶縁ゲート電極５の間のｎ型エミッタ層７上にｐ型ウェル層６１およびｎ+ 型ソース層６２が形成されている。またｎ型ベース層１のｐ型エミッタ層３側にはｎ型バッファ層２が設けられている。上面全面に形成されるカソード電極は省略されている。
【０１７９】この実施例の素子は、ターンオン時、ゲート電極５にカソードに対して正の電圧が印加される。これにより、ｐ型ウェル層６１およびｐ型ベース層４５の溝４側壁に形成されるｎ型チャネルを介してｎ+ 型ソース層６２はｎ型エミッタ層７と短絡され、ｎ型エミッタ層７はｎ型ベース層１と短絡される。これにより、ｎ型ベース層１に電子注入が成される。ターンオフ時は、ゲート電極５にカソードに対して零または負の電圧が印加される。これにより、ｎ型エミッタ層７はｎ+ 型ソース層６２およびｎ型ベース層１から切り離され、電子注入が止まる。またｎ型ベース層１中のホールは、ゲート電極端部に設けられたｐ+ 型層１０を介してカソード電極に排出される。
【０１８０】図８９は、図８８の構造を改良して、アノード側にエミッタ短絡部７７を設けた実施例である。図９０９０は、同様に図８８の構造を改良して、ダブルゲート構造とした実施例である。すなわちアノード側のｐ型エミッタ層３は選択的に形成され、このｐ型エミッタ層３内にｎ+ 型ソース層７８が形成され、ｎ+ 型ソース層７８とｎ型バッファ層２により挟まれた領域にゲート絶縁膜７９を介してゲート電極８０が形成されている。図９１R>１は、図８８の構造に対して、図１と同様にストライプ状ゲート電極の端部に、ｐ型層８，ｎ型層９，ｐ+ 型層１０が縦方向に形成されてｎ型層９をチャネルとするホールバイパス用の縦型ｐチャネルＭＯＳトランジスタを構成した実施例である。図９２は、図９１の構造に対して、図８９と同様にアノード側にエミッタ短絡部７７を設けた実施例である。図９３は、図９１の構造に対して、図９０と同様にアノード側にＭＯＳトランジスタを構成した実施例である。
【０１８１】これらの図８８〜図９３の実施例によっても、高いターンオフ能力を持つ絶縁ゲート型サイリスタが得られる。
【０１８２】図９４は、図９１と同様の構造を埋込みゲートではなく平面的に実現した実施例である。ｐ型ベース層４５の表面にｎ+ 型エミッタ層７が形成され、またｐ型ベース層４５の端部にｎ+ 型エミッタ層７と隣接してｎ+ 型ソース層７２が形成されている。ｎ+ 型ソース層７２下のｐ型ベース層４５は十分に厚い。さらにｐ型ベース層４５の外にｐ型ベース層４５に隣接してｐ+ 型ドレイン層１０が形成されている。ｎ型エミッタ層７とｎ型ソース層７２の間にｐ型ベース層４５表面および、ｎ+ 型ソース層７１とｐ+ 型ドレイン層１０に挟まれた領域のｐ型ベース層４５およびｎ型ベース層１の表面には、ゲート絶縁膜７３を介してゲート電極７４が形成されている。カソード電極１２はｎ+ 型エミッタ層７２にコンタクトすると同時に、ｐ+ 型ドレイン層１０にもコンタクトするようにパターン形成されている。
【０１８３】この実施例の素子は、ターンオン時、ゲート電極７４にカソードに対して正の電圧が印加される。これにより、ｎ+ 型ソース層７２とｎ+ 型エミッタ層７の間がｎ型チャネルにより短絡される。また、ｐ型ベース層４５の端部にｎ型チャネルが形成されて、ｎ+ 型ソース層７２からｎ型ベース層１に電子が注入される。ターンオフ時は、ゲート電極７４にカソードに対して負の電圧が印加される。これにより、ｎ+ 型エミッタ層７はｎ+ 型ソース層７２から切り離される。また、ｐ型ベース層とｐ+ 型ドレイン層１０の間がｎ型ベース層１の表面に形成される反転チャネルを介して接続されて、カソード電極１２にホール排出がなされる。
【０１８４】この実施例によれば、ｐチャネルＭＯＳトランジスタ部分は素子がオン状態ではオフしているから、ホールバイパスはなく、したがってオン特性が損なわれることはない。また、ｎ+ 型ソース層７２下のｐ型ベース層４５は十分厚いから、寄生トランジスタ効果の影響は少なく、ターンオフ時はｐ型ベース層４５の小さい横方向抵抗を介し、ｐ型反転チャネルを介してホール排出がなされるので高いターンオフ能力が得られる。
【０１８５】図９５、図９４の構造におけるｎ+ 型ソース層７２下の部分を浅いｐ型ウェル層９１とした実施例である。ｐ型ウェル層９１の底部には高濃度ｐ+ 型層７５が形成されている。
【０１８６】この実施例においては、ｐ型ウェル層９１をｐ型ベース層４５とは別に形成することによって、ＭＯＳトランジスタのしきい値を最適設定することができ、しかも、高濃度ｐ+ 型層７５を設けることによって寄生サイリスタ効果を抑制して高いターンオフ能力を確保することができる。
【０１８７】図９６は、図９５の構造に対してアノード側にエミッタ短絡部７７を形成した実施例である。図９７R>７は同様に図９５の構造に対して、アノード側にもエミッタ短絡構造を選択的に形成するためのＭＯＳトランジスタを構成した実施例である。図９８は更に、図９５の構造に対して、カソード側にエミッタ短絡部９６を設けた実施例である。
【０１８８】これら図９６〜図９８の実施例によっても、高いターンオフ能力の絶縁ゲート型サイリスタが得られる。
【０１８９】図９９は、図８８の構造を埋込みゲート構造ではなく、平面ゲート構造によって実現した実施例である。ｎ型ベース層１に選択的にｐ型ベース層４５が形成され、このｐ型ベース層４５内に選択的にｎ型エミッタ層７が形成され、更にこのｎ型エミッタ層７内に選択的にｐ型ウェル層６１が形成され、このｐ型ウェル層６１内に選択的にｎ+ 型ソース層６２が形成されている。ｎ+ 型ソース層６２とｐ型ウェル層６１に同時にコンタクトするようにカソード電極１２が形成されている。ｎ+ 型ソース層６２とｎ型ベース層１により挟まれた領域のｐ型ウェル層６１，ｎ型エミッタ層７およびｐ型ベース層４５の表面に連続してゲート絶縁膜７３を介してゲート電極７４が形成されている。
【０１９０】この実施例の素子は、ターンオン時、ゲート電極７４にカソードに対して正の電圧が印加される。これにより、ｎ+ 型ソース層６２とｎ型エミッタ層７の間がｎ型チャネルにより短絡され、またｎ型エミッタ層７とｎ型ベース層１の間がｎ型チャネルにより短絡される。これにより、ｎ+型ソース層６２からｎ型ベース層１に電子が注入される。ターンオフ時は、ゲート電極７４にカソードに対して負の電圧が印加される。これにより、ｎ型エミッタ層６２はｎ+ 型ソース層６２およびｎ型ベース層１から切り離され、電子注入が止まる。また、ｐ型ベース層とｐ型ウェル層６１の間がｎ型エミッタ層７の表面に形成されるｐ型チャネルを介して短絡されて、ｎ型ベース層１のホールはｐ型ベース層４５からｐ型チャネルを介し、ｐ型ウェル層６１を介してカソード電極１２に排出される。
【０１９１】この実施例によっても、オン状態でのホールバイパスはなく、またターンオフ時はカソード・エミッタからの電子注入が抑制されると同時にホールバイパスがなされる。したがってオン特性を損なうことなく、高速のターンオフができる。
【０１９２】図１００は、図９９の構造を改良した実施例である。この実施例では、ｎ型ベース層１にｐ型ベース層４５およびｎ型エミッタ層７を拡散形成した後、その表面にｎ- 型エピタキシャル層１１１を形成している。そしてこのエピタキシャル層１１１にｐ型ウェル層６１、およびｐ型ベース層４５と繋がるｐ型ウェル層１１３を同時に形成し、またこれらｐ型ウェル層６１と１１３の間にｎ型ウェル層１１２ウェル層を形成している。
【０１９３】図９９の実施例では、ｎ型ベース草１にｐ型ベース層４５，ｎ型エミッタ層７，ｐ型ウェル層６１およびｎ+ 型ソース層６２と順次不純物拡散によって形成すると、不純物濃度が順次高くなるために、各部のＭＯＳトランジスタのしきい値の最適化が難しい。この実施例で、ｎ型エミッタ層７まで形成した後にエピタキシャル成長を行って、ｐ型ウェル層６１，１１３およびｎ型ウェル層１１２を形成するため、各ＭＯＳトランジスタのしきい値の最適設計が容易である。
【０１９４】図１０１は、図９９の構造を基本として、アノード側にエミッタ短絡部７７を形成した実施例である。図１０２は同様に図９９の構造を基本として、アノード側に選択的にエミッタ短絡構造を形成するためのＭＯＳトランジスタを導入した実施例である。これらの実施例によっても、同様の効果が得られる。
【０１９５】図１０３は、図４３の実施例を改良した実施例の絶縁ゲート型サイリスタである。図４３の実施例では、ｎ+ 型ソース層７２が複数個に完全に分離されて配置されたのに対して、この実施例では複数個のｎ+型ソース層７２が完全には分離されず、ｎ型エミッタ層７側で連続するようにパターン形成している。
【０１９６】図４３の実施例では、ｎ+ 型ソース層７２を分割配置することによって前述のように寄生サイリスタ効果が低減されるが、反面、ｎ+ 型ソース層７２とｎ型エミッタ層７間に形成されるＭＯＳトランジスタの実効ゲート幅（すなわちｎ+ 型ソース層７２のｎ型エミッタ層７に対向する辺のトータルの長さ）が小さくなるために、オン電圧の上昇をきたす。この実施例によれば、ｎ+ 型ソース層７２がｎ型エミッタ層７に対向する辺ではつながっているから、実効ゲート幅を小さくすることなく、しかもカソード短絡率を十分大きく確保して寄生サイリスタ効果を低減することができる。
【０１９７】図１０４は本発明の別の実施例の素子構造を示す平面図であり、図１０５は図１０４のＡ−Ａ′断面図である。ｐ型エミッタ層３に接してｎ型ベース層１が形成され、このｎ型ベース層１内にｐ型ベース層４５およびｎ型エミッタ層７が順次拡散形成されて、ｐｎｐｎサイリスタ構造が構成されている。ｎ型エミッタ層７に隣接してｎ型ソース層７２が形成され、ｎ型エミッタ層７とｎ型ソース層７２に挟まれるｐ型ベース層４５の表面部分にゲート絶縁膜７３を介して第１のゲート電極７４（Ｇ1 ）が形成されて、ＣＨ1 をチャネル領域とするｎチャネルＭＯＳＦＥＴが構成されている。
【０１９８】この構造では、図１３９に示した従来構造ではあった高濃度ｐ型層７１は形成されていない。これに代って、この実施例の構造では、ｎ型ソース層７２のｎ型エミッタ層７と反対側の端部にｐ型ソース層９３が形成されている。このｐ型ソース層９３とｐ型ベース層４５により挟まれた領域表面にゲート絶縁膜を介して第２のゲート電極９５（Ｇ2 ）が形成されている。
【０１９９】従って、ゲートＧ1 ，Ｇ2 共に正の電圧を印加すると、チャネル領域ＣＨ1 が導通し、チャネル領域ＣＨ2 が非導通となって、エミッタ短絡部はなくなる。これにより、電子はｎ型エミッタ層７から高い注入効率でサイリスタ構造に注入される。一方、ゲートＧ1 ，Ｇ2 共に負電圧とすると、チャネル領域ＣＨ2 が導通，チャネル領域ＣＨ1 が非導通となり、ｎ型エミッタ層７からの電子注入は止まり、正孔はチャネル領域ＣＨ2 を通ってカソード電極１３へ排出されるので、素子はターンオフする。
【０２００】以上のようにこの実施例では、サイリスタがオンしている間はカソード短絡とならないので高い注入効率で電子がサイリスタ構造へ注入される。
【０２０１】図１０６は、図１０４の実施例の改良型の素子構造を示す平面図であり、図１０７は図１０６のＡ−Ａ′断面図である。この実施例では、ゲート電極７４の端部直下に高濃度ｎ型ソース層７２が形成されている。したがって、ソース層抵抗を低減できると共に、チャネル長を高精度で制御することができる。また、ｐ型ベース層４５、ｎ型エミッタ層７の端部にｐ型ウェル９１、ｎ型ソース層７２および第３のゲート電極８０が設けられている。この様にｎ型エミッタ層７２の端部にターンオン用ＭＯＳＦＥＴを形成すると、この部分からターンオンが開始するため、ｎ型ウェル層９２をｎ型エミッタとする寄生サイリスタがラッチアップしにくくなるという利点が得られる。
【０２０２】図１０８は同じく図１０４の実施例の改良型の素子構造を示す平面図であり、図１０９はそのＡ−Ａ′断面図である。この実施例では、ｎ型ソース層７２とｐ型ソース層９３が周期的に入り組んで形成されている。この実施例によれば、コンタクトホール１０５が小さいものであって、これらの層との十分低抵抗のコンタクトが可能となる。したがって素子領域のデッドスペースを低減することができる。
【０２０３】図１１１は、他の実施例の素子構造を示す平面図であり、図１１２は図１１１のＡ−Ａ′断面図である。この実施例では、ｎ型ソース層７２のｎ型エミッタ層７と隣接した側の端部にｐ型ソース層９３が形成されている。この実施例によれば、ターンオフ時、サイリスタ領域に近い部分から効率的に正孔を排出することができるので、高いターンオフ能力が得られる。
【０２０４】図１１３は、図１１１の実施例の改良型の素子構造を示す平面図であり、図１１４はそのＡ−Ａ′断面図である。この実施例では、図１１１の実施例にターンオン用の絶縁ゲートが付加されている。したがって高速のターンオンが可能である。
【０２０５】図１１５は、同じく図１１１の実施例の改良型の素子構造を示す平面図であり、図１１６，図１１７R>７はそれぞれ、図１１５のＡ−Ａ′，Ｂ−Ｂ′断面図である。この実施例では、ｎ型ソース層７２とｐ型ソース層９３が周期的に入り組んで形成されている。この実施例によれば、ソース層抵抗が低減され、したがって小さいオン電圧を得ることができる。
【０２０６】図１１８は、本発明の他の実施例の素子構造を示す平面図であり、図１１９はそのＡ−Ａ′断面図である。この実施例では、ｎ型エミッタ層７の端部にｐ型ソース層９３が形成されている。したがって、ゲートＧに正電圧を印加すると、チャネル領域ＣＨ1 が導通し、チャネル領域ＣＨ2 が非導通となって、エミッタ短絡部はなくなる。これにより、電子はｎ型エミッタ層７から高い注入効率でサイリスタ部へ注入される。一方、ゲートＧに負の電圧を印加すると、チャネル領域ＣＨ2 が導通，チャネル領域ＣＨ1 が非導通となって、ｎ型エミッタ層７の電子注入は止まり、正孔がチャネル領域ＣＨ2 を通ってカソード電極１２へ排出されるので、素子はターンオフする。
【０２０７】この実施例の素子構造であれば、サイリスタがオンしている間はカソード短絡にならないので、高い注入効率で電子がサイリスタ構造に注入される。ｐ型層７１は、ｎ型ソース層７２をエミッタとする寄生サイリスタのラッチアップ防止のために設けられている。
【０２０８】図１２０は、図１１８の実施例の改良型の素子構造を示す平面図であり、図１２１はそのＡ−Ａ′断面図である。この実施例は、図１１８の実施例にターンオン用の絶縁ゲートを付加したもので、これにより高速ターンオンが可能になる。
【０２０９】図１２２は同じく図１１８の実施例の改良型の素子構造を示す平面図であり、図１２３はそのＡ−Ａ′断面図、図１２４は同じくＢ−Ｂ′断面図である。この実施例では高濃度ｎ型ソース層７２が形成されている。これにより、ソース層抵抗が低減され、小さいオン電圧を得ることができる。
【０２１０】図１２５は、同じく図１１８の実施例の改良型の素子構造を示す平面図であり、図１２６はそのＡ−Ａ′断面図である。この実施例では、高濃度ｐ型ソース層９３がｎ型エミッタ層７の全面にわたって形成されている。この実施例によれば、主に電流が流れるサイリスタ領域上を熱伝導率の高い金属電極が覆うことになる。これにより、素子内部で発生した熱が素子外部に効率よく排出されるので、結果的に素子の動作周波数を高めることができる。
【０２１１】図１２７は、本発明の他の実施例の素子構造を示す平面図であり、図１２８は図１２７のＡ−Ａ′断面図、図１２９は同じくＢ−Ｂ′断面図、図１３０は同じくＣ−Ｃ′断面図である。この実施例は、ゲート電極９５，８０を互いに直交させて一体化し、ｎ型エミッタ層７およびｎ型ソース層７２を矩形状に形成している。図１２８のＡ−Ａ′断面図を見ると、従来例と同じ素子構造になっているが、ｐ型ベース層４５がカソード電極１２と接触していないので高い電子注入効率が得られる。またターンオンの際にはｎ型エミッタ層７からチャネル領域ＣＨ3を通ってｎ型ベース層１に電子が注入されるので、高速でターンオンができる。一方、図１２９R>９，図１３０のＢ−Ｂ′断面，Ｃ−Ｃ′断面を見ると、ｎ型エミッタ層７或いはｎ型ソース層７２の端部にｐ型ソース層９３が形成されている。したがって、ゲートＧ2 をバイアスすると、チャネル領域ＣＨ2 を通って素子に蓄積されていた正孔がカソード電極１２に排出されるから、素子は速やかにターンオフする。
【０２１２】この実施例では、ｐ型ソース層９３がｎ型ソース層７２と離れて形成されるので、隣接して形成された場合よりもソース層抵抗を小さくすることができ、素子のオン電圧を小さくすることができる。またｎ型エミッタ層の幅と長さを変えることにより、チャネル領域ＣＨ1 ，ＣＨ2 の長さを独立に設定することができるので、オン電圧やターンオフ能力を、必要に応じて最適設計することが容易である。
【０２１３】この実施例では、３種類のゲート電極を一体化したが、駆動方法やプロセス上の利点を考慮してそれぞれを分離した構造としてもよい。またｐ型ソース層９３をｎ型エミッタ層とｎ型ソース層７２の両方の端部に形成したが、いずれか一方のみとしてもよい。
【０２１４】また以上の実施例において、ｐ型ソース層９３をゲート電極９５から離れた位置に形成すれば、このｐ型ソース層９３は絶縁ゲート型トランジスタのソース層としてではなく、ツェナーダイオードのアノードとして働く。この場合でも、カソード短絡部分は生じないので、高い注入効率で電子を注入することができる。
【０２１５】図１３１は、本発明の他の実施例の素子構造を示す平面図であり、図１３２は図１３１のＡ−Ａ′断面図、図１３３は同じくＢ−Ｂ′断面図、図１３４は同じくＣ−Ｃ′断面図である。ｐ型エミッタ層３に接してｎ型ベース層１が形成され、このｎ型ベース層１内にｐ型ベース層４５およびｎ型エミッタ層７が順次拡散形成されて、ｐｎｐｎサイリスタ構造が構成されている。ｐ型エミッタ層３にはアノード電極１が形成され、ｎ型エミッタ層７にはカソード電極１１が形成されている。ｎ型エミッタ層７は複数個の矩形状領域に分割配置されており、カソード電極１２はこれらの各ｎ型エミッタ層７に低抵抗接触している。
【０２１６】図１３２，図１３３に示すように、矩形状に形成された各ｎ型エミッタ層７の長辺および一方の短辺に沿って、第３のゲート電極８０が櫛歯状に形成されている。この第３のゲート電極８０の端部に自己整合的にｎ型ウェル９２およびｐ型ソース層９３が形成されて、ターンオフ用ＭＯＳＦＥＴのチャネル領域ＣＨ2 が形成されている。図１３１に示すように、ｐ型ソース層９３は梯子状にパターン形成されている。図１３３はｎ型エミッタ層７がカソード電極１２とコンタクトしている部分の断面に対応し、図１３４はｐ型ソース層９３がカソード電極１２とコンタクトしている部分の断面に対応している。なお説明を簡単にするため、図１３２では梯子状パターンのｐ型ソース層９３の一部を省略して示している。
【０２１７】この様な形状のｐ型ソース層９３を用いれば、ｎ型エミッタ層７のコンタクトホールをぎりぎりまで縮めても、確実にカソード電極１２をｐ型ソース層９３にコンタクトさせることができるため、素子寸法を小さくすることができる。その結果、キャリア排出経路の抵抗が低減されるので、高いピークターンオフ電流を得ることができる。
【０２１８】矩形状に形成された各ｎ型エミッタ層７の他方の短辺に沿っては、図１３１，図１３２に示すように、ストライプ状の第１のゲート電極７４および第２のゲート電極９５が形成されている。すなわち、ｎ型ソース層７２とｎ型ベース層１に挟まれた領域のｐ型ベース層４５表面をチャネル領域ＣＨ1 として、この上にゲート絶縁膜７３を介して第１のゲート電極７４が形成されて、ターンオン用ＭＯＳＦＥＴが構成されている。またｐ型ソース層９３とｎ型ソース層７２に挟まれた領域のｎ型ウェル層９２およびｐ型ベース層４５の表面をそれぞれチャネル領域ＣＨ2 ，ＣＨ3 として、この上にゲート絶縁膜７４を介して第２のゲート電極９５が形成され、ターンオフ用ＭＯＳＦＥＴと本発明に特有の接続用ＭＯＳＦＥＴが構成されている。この実施例では、ｎ型ソース層７２はｎ型ウェル層９２と同時に拡散形成される。これにより、プロセスの簡単化が図られている。
【０２１９】この実施例の素子の動作は次の通りである。ターンオン動作は、第１のゲート電極７４および第２のゲート電極９５に、正の電圧を印加することにより行われる。このとき、チャネル領域ＣＨ1 およびＣＨ3 が導通して、ｎ型ウェル層９２からチャネル領域ＣＨ3 ，ｎ型ソース層７２，チャネル領域ＣＨ1 を通ってｎ型ベース層１に電子が注入され、それに見合った正孔がｐ型エミッタ層３から注入されて、素子はターンオンする。
【０２２０】ターンオフ動作は、第２のゲート電極９６および第３のゲート電極８０に負の電圧を印加することにより行われる。これにより、チャネル領域ＣＨ2 が導通して、正孔がｐ型ベース層４５からチャネル領域ＣＨ2 およびｐ型ソース層９３を通ってカソード電極１２へと排出される。このときｎ型エミッタ層７の電位がｐ型ベース層４５と同電位になるため、ｎ型エミッタ層７からの電子注入は止まり、このサイリスタはターンオフする。
【０２２１】この実施例の素子構造では、ターンオン用ＭＯＳＦＥＴのチャネル領域ＣＨ1とターンオフ用ＭＯＳＦＥＴのチャネル領域ＣＨ2 が分離されるのでターンオフの際のキャリア排出経路の拡散層抵抗が低くなる。したがって反対側のチャネル領域ＣＨ2 と同等のターンオフ能力が得られる。またターンオン用ＭＯＳＦＥＴのｎ型ソース層７２は、ターンオフ時にはチャネル領域ＣＨ3 が非導通となって他の層から分離されるので、ｎ型ソース層７２をエミッタとする寄生サイリスタがラッチアップしてターンオフ特性の劣化を引き起こすこともない。ターンオフの際のゲート駆動法として、まず第３のゲート電極８０に負の電圧を印加し、これから一定時間遅れて第１のゲート電極７４および第２のゲート電極９５に負の電圧を印加するという方法を採用することもできる。この方法によれば、ｎ型ベース層１内の過剰キャリアを排出した後にターンオフ動作を行うことになるので、ターンオフ損失を低減することができる。またこの実施例のように全てのゲート電極が分離されていると、それぞれのチャネル領域のしきい値電圧の大小関係がどのようになっていても、確実に動作させることができる。
【０２２２】図１３５は、図１３１の実施例の改良型の素子構造を示す平面図である。図のＡ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′断面構造はそれぞれ、図１３２，図１３３R>３，図１３４と同じである。この実施例では、図１３１の実施例の第１のゲート電極７４と第２のゲート電極９５が一体形成されている。第１のゲート電極と第２のゲート電極とは、第３のゲート電極８０の枝部分に対向する部分で接続されている。
【０２２３】この実施例によれば、矩形状のｎ型エミッタ層７の一方の短辺に形成されたトリガ部分のオン・オフ動作を一つのゲート電極で制御することができる、という利点が得られる。またこの実施例の構成では、チャネル領域ＣＨ1のしきい値電圧はチャネル領域ＣＨ2 のそれより低くなるので、ターンオンの際にはチャネル領域ＣＨ1 ，ＣＨ2 の順に導通し、ターンオフの際はＣＨ2 ，ＣＨ1 の順に非導通となる。
【０２２４】図１３６は、同じく図１３１の実施例の改良型の素子構造を示す平面図である。図のＡ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′断面構造はそれぞれ、図１３２，図１３３３３，図１３４と同じである。この実施例では、図１３１R>１の実施例の第２のゲート電極９５と第３のゲート電極８０が一体形成されている。
【０２２５】この実施例によれば、矩形状のｎ型エミッタ層７の周囲に形成されたターンオフ用ＭＯＳＦＥＴを一つのゲート電極で制御できるという利点が得られる。この実施例の構成では、ターンオフの際はゲート電極に正の電圧を印加して、電子をチャネル領域ＣＨ3 およびＣＨ1 を通してｎ型ベース層１に注入することが必要である。またゲート電極に負の電圧を印加するだけでｎ型ソース層１３がｎ型ウェル層５から切り離され、正孔がチャネル領域ＣＨ2を通って排出されるので、ターンオフ動作に入ることができる。
【０２２６】図１３７は、同じく図１３１の実施例の改良型の素子構造を示す平面図である。図のＡ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′断面構造はそれぞれ、図１３２，図１３３３３，図１３４と同じである。この実施例では、図１３１R>１の実施例のゲート電極７４，９５，８０を一体化して一つのゲート電極として形成している。
【０２２７】この実施例では、一つのゲート電極のみでターンオン，ターンオフ制御ができるという利点が得られる。この実施例の構成では、各チャネル領域のしきい値電圧の大きさが、ＣＨ3 ＞ＣＨ2 ＞ＣＨ1 となる。したがって、ゲート電極にチャネル領域ＣＨ3 のしきい値電圧以上の電圧を印加することにより、素子はターンオンし、チャネル領域ＣＨ2 のしきい値電圧以下の電圧を印加することにより、素子はターンオフすることになる。ターンオンの際はまず、ターンオフ用ＭＯＳＦＥＴのチャネル領域ＣＨ2 が非導通となり、次いでターンオン用ＭＯＳＦＥＴのチャネル領域ＣＨ1 、接続用ＭＯＳＦＥＴのチャネル領域ＣＨ3 の順に導通する。ターンオフの際は、最初に接続用ＭＯＳＦＥＴのチャネル領域ＣＨ3 が非導通となり、次いでターンオン用ＭＯＳＦＥＴのチャネル領域ＣＨ1 が非導通となり、その後ターンオフ用ＭＯＳＦＥＴのチャネル領域ＣＨ2 が導通状態になる。
【０２２８】図１３８は、同じく図１３１の実施例の改良型の素子構造を示す断面図である。の断面図は、図１３１３１，図１３５，図１３６，図１３７で示した平面図のＡ−Ａ′断面に対応しており、図１３２で示した断面構造とすることもできる。この実施例では、ターンオン用ＭＯＳＦＥＴのウェル層としてｐ型ベース層４５とは別にｐ型ウェル層９１が形成されている。
【０２２９】この実施例によれば、ｐ型ウェル層９１の濃度がｐ型ベース層４５の濃度とは別に最適設定されるから、所望のしきい値電圧を得ることができる。この実施例において、ｐ型ベース層４５の端の位置をどこに選ぶかは、素子特性を決定する重要な要因になる。ｐ型ベース層４５の端は、少なくともｎ型エミッタ層７よりはｎ型ソース層７２側に設定しなければ、ｐ型ベース層４５の端にアノード電流が集中することになる。またｐ型ベース層４５の端を第２のゲート電極９５よりｎ型ソース層７２側に設定すれば、正孔の排出経路の拡散層抵抗が低くなり、高いターンオフ能力を得ることができる。
【０２３０】本発明は、上記実施例に限られるものではなく、その趣旨を逸脱しない範囲でさらに種々変形して実施することができる。
【０２３１】
【発明の効果】以上説明したように本発明によれば、優れたオン特性を維持しながら、ターンオフ能力の向上を図った絶縁ゲート型サイリスタを提供することができる。
【図面の簡単な説明】
【図１】埋込みゲート構造を用いた実施例に係る絶縁ゲート型サイリスタを示す図。
【図２】図１の各部の導電型を逆にした実施例の絶縁ゲート型サイリスタを示す図。
【図３】両面に埋込みゲート構造を設けた実施例に係る絶縁ゲート型サイリスタを示す図。
【図４】図３を変形した実施例の絶縁ゲート型サイリスタを示す図。
【図５】図１の構造を変形して埋込み溝を深くした実施例の絶縁ゲート型サイリスタを示す図。
【図６】埋込み溝をさらに深くした実施例の絶縁ゲート型サイリスタを示す図。
【図７】埋込み溝が基板を貫通する状態とした実施例の絶縁ゲート型サイリスタを示す図。
【図８】微細チャネルの埋込みゲート型ダイオードの実施例を示す図。
【図９】同じく微細チャネルの埋込みゲート型ダイオードの実施例を示す図。
【図１０】別の実施例の埋込みゲート構造の絶縁ゲート型サイリスタおよびトランジスタを示す図。
【図１１】図１０を変形した実施例の絶縁ゲート型サイリスタおよびトランジスタを示す図。
【図１２】図１０を変形した実施例の絶縁ゲート型サイリスタおよびトランジスタを示す図。
【図１３】図１２を変形した実施例の絶縁ゲート型サイリスタおよびトランジスタを示す図。
【図１４】図１３の埋込み溝をより深くした実施例の絶縁ゲート型サイリスタおよびトランジスタを示す図。
【図１５】埋込み溝をさらに深くした実施例の絶縁ゲート型サイリスタおよびトランジスタを示す図。
【図１６】図１０の構造を３次元的に展開した実施例の絶縁ゲート型サイリスタおよびトランジスタと、トランジスタの場合の等価回路を示す図。
【図１７】図１２の構造を３次元的に展開した実施例の絶縁ゲート型サイリスタおよびトランジスタと、トランジスタの場合の等価回路を示す図。
【図１８】図１６の実施例のホールバイパス部を縦型ＭＯＳトランジスタにした実施例の絶縁ゲート型サイリスタおよびトランジスタと、トランジスタの場合の等価回路を示す図。
【図１９】図１７の実施例のホールバイパス部を縦型ＭＯＳトランジスタにした実施例の絶縁ゲート型サイリスタおよびトランジスタと、トランジスタの場合の等価回路を示す図。
【図２０】図１８の構造のｐチャネルＭＯＳトランジスタを溝間に組込んで３次元的に展開した実施例の絶縁ゲート型サイリスタおよびトランジスタと、ゲート駆動波形を示す図。
【図２１】図１９の構造のｐチャネルＭＯＳトランジスタを溝間に組込んで３次元的に展開した実施例の絶縁ゲート型サイリスタおよびトランジスタと、ゲート駆動波形を示す図。
【図２２】微細チャネルとした実施例の絶縁ゲート型サイリスタおよびトランジスタを示す図。
【図２３】図２２の溝深さを変更した実施例の絶縁ゲート型サイリスタおよびトランジスタを示す図。
【図２４】図２２の一部導電型を変更した実施例の絶縁ゲート型サイリスタおよびトランジスタを示す図。
【図２５】図２４の溝深さを変更した実施例の絶縁ゲート型サイリスタおよびトランジスタを示す図。
【図２６】図１７の実施例のサイリスタの場合の断面構造と等価回路図。
【図２７】同じく図１７の実施例のサイリスタの場合の３次元構造と等価回路図。
【図２８】アノード側に埋込みゲート構造を用いた実施例の絶縁ゲート型サイリスタを示す図。
【図２９】図２８(b) の実施例の３次元的構造と等価回路図。
【図３０】図１０の構造にアノード側にも埋込みゲート構造を導入した実施例の絶縁ゲート型サイリスタを示す図。
【図３１】図３０を変形した実施例の絶縁ゲート型サイリスタを示す図。
【図３２】図３１の実施例のサイリスタの３次元構造と等価回路を示す図。
【図３３】溝の間にカソード・エミッタと共にホールバイパス用のｐチャネルＭＯＳトランジスタを形成した実施例の絶縁ゲート型サイリスタを示す図。
【図３４】図３３の構造をアノード側にも適用した実施例の絶縁ゲート型サイリスタを示す図。
【図３５】図３３の実施例を変形した実施例の絶縁ゲート型サイリスタを示す図。
【図３６】図３４の実施例を変形した実施例の絶縁ゲート型サイリスタを示す図。
【図３７】縦型のｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを溝間に形成した実施例の絶縁ゲート型サイリスタの構造と等価回路図。
【図３８】図３７を変形した実施例の絶縁ゲート型サイリスタの構造と等価回路図。
【図３９】図３２の構造に縦型のｐチャネルＭＯＳトランジスタを導入した実施例の絶縁ゲート型サイリスタと等価回路図。
【図４０】図３７を変形したアノード側にも埋込み絶縁ゲートを導入した実施例の絶縁ゲート型サイリスタと等価回路図。
【図４１】図４０の実施例を変形した実施例の絶縁ゲート型サイリスタと等価回路図。
【図４２】図４１の実施例のカソード側に縦型のｐチャネルＭＯＳトランジスタを導入した実施例の絶縁ゲート型サイリスタと等価回路図。
【図４３】平面ゲート構造を用いた実施例の絶縁ゲート型サイリスタを示す図。
【図４４】図４３の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図４５】同じく図４３の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図４６】同じく図４３の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図４７】同じく図４３の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図４８】図４７(a) の実施例のゲート駆動波形の例を示す図。
【図４９】図４３の実施例を変形した実施例の絶縁ゲート型サイリスタを示す図。
【図５０】図４９の実施例を変形した実施例の絶縁ゲート型サイリスタを示す図。
【図５１】図４９および図５０の改良型の絶縁ゲート型サイリスタを示す図。
【図５２】同じく図４９および図５０の改良型の絶縁ゲート型サイリスタを示す図。
【図５３】同じく図４９および図５０の改良型の絶縁ゲート型サイリスタを示す図。
【図５４】同じく図４９および図５０の改良型の絶縁ゲート型サイリスタを示す図。
【図５５】同じく図４９および図５０の改良型の絶縁ゲート型サイリスタを示す図。
【図５６】同じく図４９および図５０の改良型の絶縁ゲート型サイリスタを示す図。
【図５７】同じく図４９および図５０の改良型の絶縁ゲート型サイリスタを示す図。
【図５８】同じく図４９および図５０の改良型の絶縁ゲート型サイリスタを示す図。
【図５９】同じく図４９および図５０の改良型の絶縁ゲート型サイリスタを示す図。
【図６０】図４３の実施例を変形した実施例の絶縁ゲート型サイリスタを示す図。
【図６１】図６０の実施例を変形した実施例の絶縁ゲート型サイリスタを示す図。
【図６２】同じく図６０の実施例を変形した実施例の絶縁ゲート型サイリスタを示す図。
【図６３】図６０および図６１の改良型の絶縁ゲート型サイリスタを示す図。
【図６４】同じく図６０および図６１の改良型の絶縁ゲート型サイリスタを示す図。
【図６５】同じく図６０および図６１の改良型の絶縁ゲート型サイリスタを示す図。
【図６６】同じく図６０および図６１の改良型の絶縁ゲート型サイリスタを示す図。
【図６７】同じく図６０および図６１の改良型の絶縁ゲート型サイリスタを示す図。
【図６８】同じく図６０および図６１の改良型の絶縁ゲート型サイリスタを示す図。
【図６９】別の実施例の絶縁ゲート型サイリスタを示す図。
【図７０】図６９の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図７１】同じく図６９の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図７２】同じく図６９の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図７３】同じく図６９の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図７４】図６９の実施例を変形した実施例の絶縁ゲート型サイリスタを示す図。
【図７５】図７４の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図７６】同じく図７４の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図７７】同じく図７４の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図７８】同じく図７４の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図７９】同じく図７４の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図８０】アノード側にカソード側と同様のスイッチング用ＭＯＳトランジスタを平面構造で導入した実施例の絶縁ゲート型サイリスタを示す図。
【図８１】図８０の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図８２】同じく図８０の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図８３】同じく図８０の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図８４】同じく図８０の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図８５】同じく図８０の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図８６】同じく図８０の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図８７】同じく図８０の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図８８】埋込み絶縁ゲート構造の実施例の絶縁ゲート型サイリスタを示す図。
【図８９】図８８の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図９０】同じく図８８の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図９１】同じく図８８の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図９２】同じく図８８の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図９３】同じく図８８の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図９４】平面構造のＭＯＳトランジスタを用いた他の実施例の絶縁ゲート型サイリスタを示す図。
【図９５】図９４の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図９６】同じく図９４の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図９７】同じく図９４の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図９８】同じく図９４の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図９９】平面構造のＭＯＳトランジスタを用いた他の実施例の絶縁ゲート型サイリスタを示す図。
【図１００】図９９の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図１０１】同じく図９９の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図１０２】同じく図９９の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図１０３】図４３の実施例を変形した実施例の絶縁ゲート型サイリスタを示す図。
【図１０４】本発明の他の実施例の絶縁ゲート型サイリスタを示す平面図。
【図１０５】図１０４のＡ−Ａ′断面図。
【図１０６】図１０４の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図１０７】図１０６のＡ−Ａ′断面図。
【図１０８】図１０４の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図１０９】図１０８のＡ−Ａ′断面図。
【図１１０】図１０８のＢ−Ｂ′断面図。
【図１１１】本発明の他の実施例の絶縁ゲート型サイリスタを示す平面図。
【図１１２】図１１１のＡ−Ａ′断面図。
【図１１３】図１１１の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図１１４】図１１３のＡ−Ａ′断面図。
【図１１５】図１１１の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図１１６】図１１５のＡ−Ａ′断面図。
【図１１７】図１１５のＢ−Ｂ′断面図。
【図１１８】本発明の他の実施例の絶縁ゲート型サイリスタを示す平面図。
【図１１９】図１１８のＡ−Ａ′断面図。
【図１２０】図１１８の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図１２１】図１２０のＡ−Ａ′断面図。
【図１２２】図１１８の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図１２３】図１２２のＡ−Ａ′断面図。
【図１２４】図１２２のＢ−Ｂ′断面図。
【図１２５】図１１８の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図１２６】図１２５のＡ−Ａ′断面図。
【図１２７】本発明の他の実施例の絶縁ゲート型サイリスタを示す平面図。
【図１２８】図１２７のＡ−Ａ′断面図。
【図１２９】図１２７のＢ−Ｂ′断面図。
【図１３０】図１２７のＣ−Ｃ′断面図。
【図１３１】本発明の他の実施例の絶縁ゲート型サイリスタを示す平面図。
【図１３２】図１３１のＡ−Ａ′断面図。
【図１３３】図１３１のＢ−Ｂ′断面図。
【図１３４】図１３１のＣ−Ｃ′断面図。
【図１３５】図１３１の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図１３６】同じく図１３１の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図１３７】同じく図１３１の実施例の改良型の絶縁ゲート型サイリスタを示す図。
【図１３８】同じく図１３１の実施例の改良型の絶縁ゲート型サイリスタのＡ−Ａ′断面図。
【図１３９】従来の絶縁ゲート型サイリスタを示す図。
【図１４０】従来の他の絶縁ゲートサイリスタを示す図。
【図１４１】従来の他の絶縁ゲート型サイリスタを示す図。
【符号の説明】
１…ｎ型ベース層、
２…ｎ型バッファ層、
３…ｐ型エミッタ層、
４…溝、
５…絶縁ゲート電極、
６…チャネル領域、
７…ｎ型エミッタ層、
８…ｐ型ソース層、
９…ｎ型チャネル層、
１０…ｎ型ドレイン層、
１１…アノード電極、
１２…カソード電極、
３５…溝、
３６…絶縁ゲート電極、
４１…カソード電極、
４１ｂ…ドレイン電極、
４５…ｐ型ベース層、
４６…ゲート電極、
４７…ｎ型チャネル層、
５４…ｎ型チャネル層、
５６…ｎ型ウェル層（エミッタ層）、
５７…ｐ型ウェル層、
５８…ｐ型ウェル層（エミッタ層）
５９…ｎ型ウェル層、
６１…ｐ型ウェル層、
６２…ｎ型ソース層、
７１…ｐ+ 型層、
７２…ｎ型ソース層、
７３…ゲート絶縁膜、
７４…ゲート電極、
７８…ｎ型ソース層、
７９…ゲート絶縁膜、
８０…ゲート電極、
８１，８２…ｐ型ウェル層、
８３…ｎ+ 型層、
８４…ｐ型ウェル層、
９１…ｐ型ウェル層、
９２…ｎ型ウェル層、
９３…ｐ型ソース層、
９４…ゲート絶縁膜、
９５…ゲート電極、
１００…ｎ+ 型層、
１０１…ｐ型ソース層、
１０２…ゲート絶縁膜、
１０３…ゲート電極、
１０４…層間絶縁膜、
１０５…コンタクトホール。
【特許請求の範囲】
【請求項１】第１導電型ベース層と、前記第１導電型ベース層の一方の面に形成された第１導電型の第１の主電極領域と、前記第１導電型ベース層の他方の面に形成された第２導電型の第２の主電極領域と、前記第１の主電極領域から第１導電型ベース層の途中まで達する深さをもって形成された、所定間隔で対向する少なくとも一対の溝と、前記溝の内部に埋込み形成された絶縁ゲート電極と、前記第１導電型ベース層内の第２導電型キャリアを外部に排出するためのターンオフ用絶縁ゲート型トランジスタ構造と、を備えたことを特徴とする絶縁ゲート型サイリスタ。
【請求項２】前記溝の間の前記第１導電型ベース層底部に第２導電型チャネル層が埋込み形成されてターンオン用絶縁ゲート型トランジスタが構成され、前記溝の間の前記第１の主電極領域表面に複数の第２導電型領域が分散配置され、これら第２導電型領域下の第１の主電極領域を第２導電型チャネル層として、ターンオフ用絶縁ゲート型トランジスタが構成されていることを特徴とする請求項１記載の絶縁ゲート型サイリスタ。
【請求項３】第１導電型ベース層と、前記第１導電型ベース層の一方の面に形成された第２導電型ベース層と、前記第２導電型ベース層表面に形成された第１導電型の第１の主電極領域と、前記第１導電型ベース層の他方の面に形成された第２導電型の第２の主電極領域と、前記第１の主電極領域から第１導電型ベース層に達する深さで所定間隔をもって対向するように形成された少なくとも一対の溝と、前記溝の内部に埋込み形成された絶縁ゲート電極と、前記第１導電型ベース層内の第２導電型キャリアを外部に排出するためのターンオフ用絶縁ゲート型トランジスタ構造と、を備えたことを特徴とする絶縁ゲート型サイリスタ。
【請求項４】第１導電型ベース層と、前記第１導電型ベース層の一方の面に選択的に形成された第２導電型ベース層と、前記第１導電型ベース層の他方の面に形成された第２導電型エミッタ層と、前記第２導電型ベース層の表面に形成された第１導電型エミッタ層と、前記第１導電型ベース層の前記一方の面に前記第２導電型ベース層に隣接して形成された第２導電型ウェル層と、前記第２導電型ウェル層の表面に形成された第１導電型ソース層と、前記第１導電型エミッタ層と第１導電型ソース層に挟まれた領域の前記第２導電型ベース層，第２導電型ウェル層および第１導電型ベース層表面に形成された絶縁ゲート電極と、前記第１導電型ソース層および第２導電型ウェル層に同時にコンタクトして形成された第１の主電極と、前記第２導電型エミッタ層に形成された第２の主電極と、を備えたことを特徴とする絶縁ゲート型サイリスタ。
【請求項５】第１導電型ベース層と、前記第１導電型ベース層の一方の面に選択的に形成された第２導電型ベース層と、前記第１導電型ベース層の他方の面に形成された第２導電型エミッタ層と、前記第２導電型ベース層の表面に形成された第１導電型エミッタ層と、前記第１導電型ベース層の前記一方の面に前記第２導電型ベース層に隣接して形成された第２導電型ウェル層と、前記第１導電型ベース層の前記第２導電型ベース層と第２導電型ウェル層の間に形成された高抵抗の第２導電型チャネル層と、前記第２導電型ウェル層の表面に形成された第１導電型ソース層と、前記第２導電型チャネル層表面に形成された絶縁ゲート電極と、前記第１導電型ソース層および第２導電型ウェル層に同時にコンタクトして形成された第１の主電極と、前記第２導電型エミッタ層に形成された第２の主電極と、を備えたことを特徴とする絶縁ゲート型サイリスタ。
【請求項６】第１導電型ベース層と、前記第１導電型ベース層の一方の面に選択的に形成された第２導電型ベース層と、前記第１導電型ベース層の他方の面に形成された第２導電型エミッタ層と、前記第２導電型ベース層の表面に所定間隔をおいて形成された第１導電型エミッタ層および第１導電型ソース層と、前記第２導電型ベース層の表面に前記第１導電型ソース層と連続して形成された第１導電型ウェル層と、前記第１導電型ウェル層の表面に形成された第２導電型ソース層と、前記第１導電型エミッタ層と第１導電型ソース層に挟まれた領域の第２導電型ベース層上に形成された第１の絶縁ゲート電極と、前記第２導電型ソース層と第２導電型ベース層に挟まれた領域の前記第１導電型ウェル層上に形成された第２の絶縁ゲート電極と、前記第１導電型ソース層および第２導電型ソース層に同時にコンタクトして形成された第１の主電極と、前記第２導電型エミッタ層に形成された第２の主電極と、を備えたことを特徴とする絶縁ゲート型サイリスタ。
【請求項７】第１導電型ベース層と、前記第１導電型ベース層の一方の面に選択的に形成された第２導電型ベース層ース層と、前記第１導電型ベース層の他方の面に形成された第２導電型エミッタ層と、前記第２導電型ベース層の表面に所定間隔をおいて形成された第１導電型エミッタ層および第１導電型ソース層と、前記第２導電型ベース層の表面に前記第１導電型エミッタ層と連続して形成された第１導電型ウェル層と、前記第１導電型ウェル層の表面に形成された第２導電型ソース層と、前記第１導電型エミッタ層と第１導電型ソース層に挟まれた領域の第２導電型ベース層上に形成された第１の絶縁ゲート電極と、前記第２導電型ソース層と第２導電型ベース層に挟まれた領域の前記第１導電型ウェル層上に形成された第２の絶縁ゲート電極と、前記第１導電型ソース層にコンタクトして形成された第１の主電極と、前記第２導電型エミッタ層に形成された第２の主電極と、を備えたことを特徴とする絶縁ゲート型サイリスタ。
【請求項８】前記第２の絶縁ゲート電極を設けないことを特徴とする請求項６または７記載の絶縁ゲート型サイリスタ。
【請求項９】第１導電型ベース層と、前記第１導電型ベース層の一方の面に形成された第１導電型の第１の主電極領域と、前記第１の主電極領域を貫通して前記第１導電型ベース層内に達する深さに形成された、所定間隔をもって対向する少なくとも一対の第１の溝と、前記第１の溝内に埋込み形成された第１の絶縁ゲート電極と、前記第１導電型ベース層の他方の面に第２導電型チャネル層を介して形成された第２導電型の第２の主電極領域と、前記第２の主電極領域および第２導電型チャネル層を貫通して前記第１導電型ベース層内に達する深さに形成された、所定間隔をもって対向する少なくとも一対の第２の溝と、前記第２の溝内に埋込み形成された第２の絶縁ゲート電極と、を備えたことを特徴とする絶縁ゲート型サイリスタ。
【請求項１０】半導体基板内部に形成された第１導電型ベース層と、前記基板の一方の面に前記第１導電型ベース層に達する深さに形成された、微小間隔をもって対向する少なくとも一対の第１の溝と、前記第１の溝に埋込み形成された第１の絶縁ゲート電極と、前記基板の他方の面に前記第１導電型ベース層に達する深さに形成された、微小間隔をもって対向する少なくとも一対の第２の溝と、前記第２の溝内に埋込み形成された第２の絶縁ゲート電極と、前記基板の前記第１の溝に挟まれた領域に前記第１導電型ベース層に接して形成された第１導電型または第２導電型の第１のチャネル層と、前記第１のチャネル層表面に形成された第１導電型の第１の主電極領域と、前記基板の前記第２の溝に挟まれた領域に前記第１導電型ベース層に接して形成された第１導電型または第２導電型の第２のチャネル層と、前記第２のチャネル層表面に形成された第２導電型の第２の主電極領域と、を備えたことを特徴とする絶縁ゲート型サイリスタ。
【請求項１１】第１導電型ベース層と、前記第１導電型ベース層の一方の面に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型チャネル層と、前記第１導電型チャネル層表面に形成された第１導電型の第１の主電極領域と、前記第１導電型ベース層の他方の面に形成された第２導電型の第２の主電極領域と、前記第１の主電極領域から第１導電型ベース層に達する深さをもって形成された所定間隔をおいて対向する少なくとも一対の溝と、前記溝に埋込み形成された絶縁ゲート電極と、を備えたことを特徴とする絶縁ゲート型サイリスタ。
【請求項１２】第１導電型ベース層と、前記第１導電型ベース層の一方の面に形成された第２導電型ベース層と、前記第２導電型ベース層表面に形成された第１導電型の第１の主電極領域と、前記第１導電型ベース層の他方の面に形成された第２導電型チャネル層と、前記第２導電型チャネル層表面に形成された第２導電型の第２の主電極領域と、前記第２の主電極領域から少なくとも前記第２導電チャネル層の途中にまで達する深さに形成された所定間隔をおいて対向する少なくとも一対の溝と、前記溝に埋込み形成された絶縁ゲート電極と、を備えたことを特徴とする絶縁ゲート型サイリスタ。
【請求項１３】第１導電型ベース層と、前記第１導電型ベース層の一方の面に形成された第２導電型ベース層と、前記第２導電型ベース層上に形成された第１導電型チャネル層と、前記第１導電型チャネル層上に形成された第２導電型チャネル層と、前記第２導電型チャネル層上に形成された第１導電型の第１の主電極領域と、前記第１導電型ベース層の他方の面に形成された第２導電型の第２の主電極領域と、前記第１の主電極領域から前記第１導電型ベース層に達する深さに形成された所定間隔をもって対向する少なくとも一対の溝と、前記溝に埋込み形成された絶縁ゲート電極と、を備えたことを特徴とする絶縁ゲート型サイリスタ。
【請求項１】第１導電型ベース層と、前記第１導電型ベース層の一方の面に形成された第１導電型の第１の主電極領域と、前記第１導電型ベース層の他方の面に形成された第２導電型の第２の主電極領域と、前記第１の主電極領域から第１導電型ベース層の途中まで達する深さをもって形成された、所定間隔で対向する少なくとも一対の溝と、前記溝の内部に埋込み形成された絶縁ゲート電極と、前記第１導電型ベース層内の第２導電型キャリアを外部に排出するためのターンオフ用絶縁ゲート型トランジスタ構造と、を備えたことを特徴とする絶縁ゲート型サイリスタ。
【請求項２】前記溝の間の前記第１導電型ベース層底部に第２導電型チャネル層が埋込み形成されてターンオン用絶縁ゲート型トランジスタが構成され、前記溝の間の前記第１の主電極領域表面に複数の第２導電型領域が分散配置され、これら第２導電型領域下の第１の主電極領域を第２導電型チャネル層として、ターンオフ用絶縁ゲート型トランジスタが構成されていることを特徴とする請求項１記載の絶縁ゲート型サイリスタ。
【請求項３】第１導電型ベース層と、前記第１導電型ベース層の一方の面に形成された第２導電型ベース層と、前記第２導電型ベース層表面に形成された第１導電型の第１の主電極領域と、前記第１導電型ベース層の他方の面に形成された第２導電型の第２の主電極領域と、前記第１の主電極領域から第１導電型ベース層に達する深さで所定間隔をもって対向するように形成された少なくとも一対の溝と、前記溝の内部に埋込み形成された絶縁ゲート電極と、前記第１導電型ベース層内の第２導電型キャリアを外部に排出するためのターンオフ用絶縁ゲート型トランジスタ構造と、を備えたことを特徴とする絶縁ゲート型サイリスタ。
【請求項４】第１導電型ベース層と、前記第１導電型ベース層の一方の面に選択的に形成された第２導電型ベース層と、前記第１導電型ベース層の他方の面に形成された第２導電型エミッタ層と、前記第２導電型ベース層の表面に形成された第１導電型エミッタ層と、前記第１導電型ベース層の前記一方の面に前記第２導電型ベース層に隣接して形成された第２導電型ウェル層と、前記第２導電型ウェル層の表面に形成された第１導電型ソース層と、前記第１導電型エミッタ層と第１導電型ソース層に挟まれた領域の前記第２導電型ベース層，第２導電型ウェル層および第１導電型ベース層表面に形成された絶縁ゲート電極と、前記第１導電型ソース層および第２導電型ウェル層に同時にコンタクトして形成された第１の主電極と、前記第２導電型エミッタ層に形成された第２の主電極と、を備えたことを特徴とする絶縁ゲート型サイリスタ。
【請求項５】第１導電型ベース層と、前記第１導電型ベース層の一方の面に選択的に形成された第２導電型ベース層と、前記第１導電型ベース層の他方の面に形成された第２導電型エミッタ層と、前記第２導電型ベース層の表面に形成された第１導電型エミッタ層と、前記第１導電型ベース層の前記一方の面に前記第２導電型ベース層に隣接して形成された第２導電型ウェル層と、前記第１導電型ベース層の前記第２導電型ベース層と第２導電型ウェル層の間に形成された高抵抗の第２導電型チャネル層と、前記第２導電型ウェル層の表面に形成された第１導電型ソース層と、前記第２導電型チャネル層表面に形成された絶縁ゲート電極と、前記第１導電型ソース層および第２導電型ウェル層に同時にコンタクトして形成された第１の主電極と、前記第２導電型エミッタ層に形成された第２の主電極と、を備えたことを特徴とする絶縁ゲート型サイリスタ。
【請求項６】第１導電型ベース層と、前記第１導電型ベース層の一方の面に選択的に形成された第２導電型ベース層と、前記第１導電型ベース層の他方の面に形成された第２導電型エミッタ層と、前記第２導電型ベース層の表面に所定間隔をおいて形成された第１導電型エミッタ層および第１導電型ソース層と、前記第２導電型ベース層の表面に前記第１導電型ソース層と連続して形成された第１導電型ウェル層と、前記第１導電型ウェル層の表面に形成された第２導電型ソース層と、前記第１導電型エミッタ層と第１導電型ソース層に挟まれた領域の第２導電型ベース層上に形成された第１の絶縁ゲート電極と、前記第２導電型ソース層と第２導電型ベース層に挟まれた領域の前記第１導電型ウェル層上に形成された第２の絶縁ゲート電極と、前記第１導電型ソース層および第２導電型ソース層に同時にコンタクトして形成された第１の主電極と、前記第２導電型エミッタ層に形成された第２の主電極と、を備えたことを特徴とする絶縁ゲート型サイリスタ。
【請求項７】第１導電型ベース層と、前記第１導電型ベース層の一方の面に選択的に形成された第２導電型ベース層ース層と、前記第１導電型ベース層の他方の面に形成された第２導電型エミッタ層と、前記第２導電型ベース層の表面に所定間隔をおいて形成された第１導電型エミッタ層および第１導電型ソース層と、前記第２導電型ベース層の表面に前記第１導電型エミッタ層と連続して形成された第１導電型ウェル層と、前記第１導電型ウェル層の表面に形成された第２導電型ソース層と、前記第１導電型エミッタ層と第１導電型ソース層に挟まれた領域の第２導電型ベース層上に形成された第１の絶縁ゲート電極と、前記第２導電型ソース層と第２導電型ベース層に挟まれた領域の前記第１導電型ウェル層上に形成された第２の絶縁ゲート電極と、前記第１導電型ソース層にコンタクトして形成された第１の主電極と、前記第２導電型エミッタ層に形成された第２の主電極と、を備えたことを特徴とする絶縁ゲート型サイリスタ。
【請求項８】前記第２の絶縁ゲート電極を設けないことを特徴とする請求項６または７記載の絶縁ゲート型サイリスタ。
【請求項９】第１導電型ベース層と、前記第１導電型ベース層の一方の面に形成された第１導電型の第１の主電極領域と、前記第１の主電極領域を貫通して前記第１導電型ベース層内に達する深さに形成された、所定間隔をもって対向する少なくとも一対の第１の溝と、前記第１の溝内に埋込み形成された第１の絶縁ゲート電極と、前記第１導電型ベース層の他方の面に第２導電型チャネル層を介して形成された第２導電型の第２の主電極領域と、前記第２の主電極領域および第２導電型チャネル層を貫通して前記第１導電型ベース層内に達する深さに形成された、所定間隔をもって対向する少なくとも一対の第２の溝と、前記第２の溝内に埋込み形成された第２の絶縁ゲート電極と、を備えたことを特徴とする絶縁ゲート型サイリスタ。
【請求項１０】半導体基板内部に形成された第１導電型ベース層と、前記基板の一方の面に前記第１導電型ベース層に達する深さに形成された、微小間隔をもって対向する少なくとも一対の第１の溝と、前記第１の溝に埋込み形成された第１の絶縁ゲート電極と、前記基板の他方の面に前記第１導電型ベース層に達する深さに形成された、微小間隔をもって対向する少なくとも一対の第２の溝と、前記第２の溝内に埋込み形成された第２の絶縁ゲート電極と、前記基板の前記第１の溝に挟まれた領域に前記第１導電型ベース層に接して形成された第１導電型または第２導電型の第１のチャネル層と、前記第１のチャネル層表面に形成された第１導電型の第１の主電極領域と、前記基板の前記第２の溝に挟まれた領域に前記第１導電型ベース層に接して形成された第１導電型または第２導電型の第２のチャネル層と、前記第２のチャネル層表面に形成された第２導電型の第２の主電極領域と、を備えたことを特徴とする絶縁ゲート型サイリスタ。
【請求項１１】第１導電型ベース層と、前記第１導電型ベース層の一方の面に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型チャネル層と、前記第１導電型チャネル層表面に形成された第１導電型の第１の主電極領域と、前記第１導電型ベース層の他方の面に形成された第２導電型の第２の主電極領域と、前記第１の主電極領域から第１導電型ベース層に達する深さをもって形成された所定間隔をおいて対向する少なくとも一対の溝と、前記溝に埋込み形成された絶縁ゲート電極と、を備えたことを特徴とする絶縁ゲート型サイリスタ。
【請求項１２】第１導電型ベース層と、前記第１導電型ベース層の一方の面に形成された第２導電型ベース層と、前記第２導電型ベース層表面に形成された第１導電型の第１の主電極領域と、前記第１導電型ベース層の他方の面に形成された第２導電型チャネル層と、前記第２導電型チャネル層表面に形成された第２導電型の第２の主電極領域と、前記第２の主電極領域から少なくとも前記第２導電チャネル層の途中にまで達する深さに形成された所定間隔をおいて対向する少なくとも一対の溝と、前記溝に埋込み形成された絶縁ゲート電極と、を備えたことを特徴とする絶縁ゲート型サイリスタ。
【請求項１３】第１導電型ベース層と、前記第１導電型ベース層の一方の面に形成された第２導電型ベース層と、前記第２導電型ベース層上に形成された第１導電型チャネル層と、前記第１導電型チャネル層上に形成された第２導電型チャネル層と、前記第２導電型チャネル層上に形成された第１導電型の第１の主電極領域と、前記第１導電型ベース層の他方の面に形成された第２導電型の第２の主電極領域と、前記第１の主電極領域から前記第１導電型ベース層に達する深さに形成された所定間隔をもって対向する少なくとも一対の溝と、前記溝に埋込み形成された絶縁ゲート電極と、を備えたことを特徴とする絶縁ゲート型サイリスタ。
【図１】
【図２】
【図１０】
【図４８】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２２】
【図２３】
【図１６】
【図１７】
【図２４】
【図２５】
【図１８】
【図１９】
【図２６】
【図３０】
【図３１】
【図２０】
【図２７】
【図３２】
【図３３】
【図３４】
【図２１】
【図２８】
【図３５】
【図３６】
【図２９】
【図３７】
【図３８】
【図４３】
【図３９】
【図４０】
【図４４】
【図４５】
【図４１】
【図４２】
【図４６】
【図４７】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図８０】
【図８１】
【図８２】
【図８３】
【図８４】
【図７０】
【図７１】
【図７２】
【図７３】
【図７４】
【図７５】
【図７６】
【図７７】
【図８６】
【図７８】
【図７９】
【図８５】
【図８７】
【図８８】
【図８９】
【図９９】
【図９０】
【図９１】
【図９２】
【図９３】
【図１００】
【図１０１】
【図１０２】
【図９４】
【図９５】
【図９６】
【図９７】
【図９８】
【図１０４】
【図１０５】
【図１０７】
【図１０３】
【図１０６】
【図１０８】
【図１０９】
【図１１０】
【図１１１】
【図１１２】
【図１１３】
【図１１４】
【図１１５】
【図１１６】
【図１１７】
【図１１８】
【図１１９】
【図１２０】
【図１２１】
【図１２２】
【図１２３】
【図１２４】
【図１２５】
【図１２６】
【図１２７】
【図１２８】
【図１２９】
【図１３０】
【図１３１】
【図１３２】
【図１３３】
【図１３４】
【図１３５】
【図１３６】
【図１３７】
【図１３８】
【図１３９】
【図１４０】
【図１４１】
【図２】
【図１０】
【図４８】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２２】
【図２３】
【図１６】
【図１７】
【図２４】
【図２５】
【図１８】
【図１９】
【図２６】
【図３０】
【図３１】
【図２０】
【図２７】
【図３２】
【図３３】
【図３４】
【図２１】
【図２８】
【図３５】
【図３６】
【図２９】
【図３７】
【図３８】
【図４３】
【図３９】
【図４０】
【図４４】
【図４５】
【図４１】
【図４２】
【図４６】
【図４７】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図８０】
【図８１】
【図８２】
【図８３】
【図８４】
【図７０】
【図７１】
【図７２】
【図７３】
【図７４】
【図７５】
【図７６】
【図７７】
【図８６】
【図７８】
【図７９】
【図８５】
【図８７】
【図８８】
【図８９】
【図９９】
【図９０】
【図９１】
【図９２】
【図９３】
【図１００】
【図１０１】
【図１０２】
【図９４】
【図９５】
【図９６】
【図９７】
【図９８】
【図１０４】
【図１０５】
【図１０７】
【図１０３】
【図１０６】
【図１０８】
【図１０９】
【図１１０】
【図１１１】
【図１１２】
【図１１３】
【図１１４】
【図１１５】
【図１１６】
【図１１７】
【図１１８】
【図１１９】
【図１２０】
【図１２１】
【図１２２】
【図１２３】
【図１２４】
【図１２５】
【図１２６】
【図１２７】
【図１２８】
【図１２９】
【図１３０】
【図１３１】
【図１３２】
【図１３３】
【図１３４】
【図１３５】
【図１３６】
【図１３７】
【図１３８】
【図１３９】
【図１４０】
【図１４１】
【公開番号】特開平５−４１５１５
【公開日】平成５年（１９９３）２月１９日
【国際特許分類】
【出願番号】特願平３−２１３２２６
【出願日】平成３年（１９９１）７月３１日
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【公開日】平成５年（１９９３）２月１９日
【国際特許分類】
【出願日】平成３年（１９９１）７月３１日
【出願人】（０００００３０７８）株式会社東芝 (54,554)
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