膜厚測定方法
【課題】高い精度の膜厚管理を行いつつ、製品の歩留まり向上及びコスト削減を図ることを目的とする。
【解決手段】透明な半導体基板上に形成された半導体素子に含まれる金属化合層に向けて照射光を照射して、前記金属化合層からの反射光に応じて前記光透過膜の厚みを測定する。
【解決手段】透明な半導体基板上に形成された半導体素子に含まれる金属化合層に向けて照射光を照射して、前記金属化合層からの反射光に応じて前記光透過膜の厚みを測定する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造工程における膜厚測定方法に関するものである。
【背景技術】
【０００２】
半導体素子を製造する工程において、半導体層及び多層配線を基板に対して垂直方向に分離する方法として、中間絶縁層（Inter Layer Dielectric、以下、ＩＬＤと称する。）を利用して半導体層と多層配線を分離する方法が知られている。
【０００３】
かかるＩＬＤは半導体層上に形成されたゲート電極の段差及び配線の段差に起因するカバレージ（すなわち、ゲート電極及び配線の段差表面形状）を滑らかにすることができる。かかる絶縁膜上の高い平坦性を得るために、多層の絶縁膜を形成後にエッチバック処理（すなわち、平坦化工程）を実施している。
【０００４】
エッチバック処理後のＩＬＤの絶縁膜厚は、その後に形成されるスルーホール長になるため、平坦化工程における膜厚管理は非常に重要な管理項目となっている。ＩＬＤの膜厚管理を行う方法としては、半導体層の不純物原子がドープされた領域（以下、活性領域と称する）の絶縁膜厚を光学的に測定する方法が従来から知られている。
【０００５】
上述した方法では、以下のような問題点が存在していた。例えば、サファイア基板のような光透過型基板上に半導体層を形成した場合においては、サファイア基板自体が透明であり、且つ、半導体層が数１００ｎｍほどの厚みしかないことから、測定に用いる照射光が反射せずに光透過型基板及び半導体層を透過してしまう。ここで、サファイア基板における光透過については図５に示されているように、広範囲の波長領域で光を透過することが確認できる。従って、サファイア基板を代表する光透過型基板を使用した半導体装置においては、活性領域上のＩＬＤ膜厚を光学的な膜厚測定方法による測定は不可能であった。
【０００６】
かかる問題点を解決する方法として、複数のサファイア基板と複数のシリコン基板とを接着剤等で接続し、サファイア基板及びシリコン基板によって形成された基板を１枚の半導体ウエハとし、かかる半導体ウエハ上に半導体層、ＩＬＤ層を形成して、シリコン基板上に形成された活性領域上のＩＬＤ膜厚を測定する方法がある。
【０００７】
また、光透過型基板における透過光量から膜厚の厚みを相対的に算出する方法が、特許文献１に開示されている。
【特許文献１】特開２００４−１２５４７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、本来の製品（すなわち、サファイア基板を含む半導体装置）として使用されないシリコン基板を１枚の半導体ウエハ内に複数含んでいることから、本来の製品の歩留まりが低下し、且つ、シリコン基板の加工費用も発生することから、本来の製品自体のコストが上昇するという問題点がある。
【０００９】
また、本来の製品はサファイア基板を含む半導体装置であることから、従来の方法では本来の製品としての膜厚管理を行っておらず、本来の製品における高い精度の膜厚管理が困難であるという問題点もある。
【００１０】
本発明は、以上の如き事情に鑑みてなされたものであり、高い精度の膜厚管理を行いつつ、製品の歩留まり向上及びコスト削減を行うことができる膜厚測定方法を提供する。
【課題を解決するための手段】
【００１１】
上述した課題を解決するために、透明な半導体基板、前記半導体基板上に形成されて金属化合物層を含む少なくとも１つの半導体素子及び前記半導体素子を覆う光透過膜からなる半導体装置を測定ステージに載置する載置工程と、前記金属化合層に向けて照射光を照射して、前記金属化合層からの反射光に応じて前記光透過膜の厚みを測定する測定工程と、を有することを特徴とする膜厚測定方法が提供される。
【００１２】
また、前記半導体素子は複数であって、前記測定工程においては、前記半導体素子の異なる２つの金属化合物層の各々からの反射光に応じて測定をなしても良い。
【００１３】
また、前記金属化合物層の厚みが４００ｎｍ以上あっても良い。更に、前記半導体素子がＦＥＴであって、前記金属化合物層がゲート電極であっても良い。
【発明の効果】
【００１４】
透明な半導体基板上に形成された半導体素子に含まれる金属化合層に向けて照射光を照射して、前記金属化合層からの反射光に応じて前記光透過膜の厚みを測定する故、高い精度の膜厚管理を行いつつ、製品の歩留まり向上及びコスト削減を行うことができる。
【発明を実施するための形態】
【００１５】
以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。
【実施例】
【００１６】
先ず、図１を参照しつつ、本発明の実施例としての膜厚測定方法に使用される膜厚測定装置の一例について詳細に説明する。
【００１７】
図１に示されているように、膜厚測定装置１０は、例えば、制御部１１、制御部１１からの指令信号に応じて照射光を照射する光源１２及び半導体装置２０からの反射光を検出する光検出器１３を備えている。また、制御部１１には、入力部１４が接続されており、入力部１４から照射光の照射位置を決定するための半導体装置２０の構造データ等のデータを入力することができる。例えば、入力部１４はキーボードであっても良い。更に、制御部１１には、測定された膜厚データ等を表示するための表示部１５が接続されている。光源１２及び光検出器１３の下方には半導体装置２０を載置するための測定ステージ１６が設けられている。例えば、測定ステージ１６は膜厚測定装置１０の固定部材（図示せず）等に固定されていても良い。また、測定ステージ１６は、照射光の照射位置決定を容易にするために、位置決め機構（図示せず）によって回転、垂直方向への移動及び水平方向の移動が自在であっても良い。
【００１８】
次に、光源１２から照射される照射光の照射位置について、図１及び図２を参照しつつ、詳細に説明する。
【００１９】
図１に示されているように、例えば、半導体装置２０は、透明基板であるサファイア基板２１とＩＬＤ２２との間に半導体層２３が挟まれた構成である。
【００２０】
図２には更に詳細な構造が示されており、約６００μｍの厚みのサファイア基板上２１にシリコン層２４、高不純物密度層２５ａ〜２５ｄ（以下、いずれかを特定しない場合には、高不純物密度層２５と称する）及び低不純物密度層２６ａ〜２６ｄ（以下、いずれかを特定しない場合には、低不純物密度層２６と称する）によって形成された約１００ｎｍの厚みの半導体層２３が形成されている。高不純物密度層２５ａ〜２５ｄと高不純物密度層２５ａ〜２５ｄの各々と隣接した低不純物密度層２６ａ〜２６ｄの各々によってソース電極２７ａ、２７ｂ（以下、いずれかを特定しない場合には、ソース電極２７と称する）又はドレイン電極２８ａ、２８ｂ（以下、いずれかを特定しない場合には、ドレイン電極２８と称する）が形成されている。具体的には、高不純物密度層２５ａと低不純物密度層２６ａとによってソース電極２７ａ、高不純物密度層２５ｂと低不純物密度層２６ｂとによってドレイン電極２８ａ、高不純物密度層２５ｃと低不純物密度層２６ｃとによってソース電極２７ｂ、高不純物密度層２５ｄと低不純物密度層２６ｄとによってドレイン電極２８ｂが形成されている。ここで、ソース電極２７ａ及びドレイン電極２８ａはシリコン層２４にホウ素をドープしたｐ型半導体であり、ソース電極２７ｂ及びドレイン電極２８ｂはシリコン層２４にリンをドープしたｎ型半導体である。かかるｐ型半導体及びｎ型半導体を１組として、ｐ型半導体及びｎ型半導体を交互に形成することによって、複数のＣＭＯＳが形成されている。なお、高不純物密度層２５及び低不純物密度層２６を設けることでＬＤＤ（Lightly-doped-drain）構造となり、かかるＬＤＤ構造を用いることでチャンネル接続部が低濃度となりドレイン近傍での電界の緩和が可能となる。
【００２１】
ソース電極２７とドレイン電極２８との間に位置するシリコン層２４上には厚みが数ｎｍのゲート酸化膜２９が形成されている。ゲート酸化膜２９上には、不純物が高濃度でドープされたポリシリコン層３０が形成されている。ポリシリコン層３０上には、タングステンシリコン層３１が形成されている。タングステンシリコン層３１上にはシリコン酸化物からなるキャップ層３２が形成されている。また、ゲート酸化膜２９、ポリシリコン層３０、タングステンシリコン層３１及びキャップ層３２の周りには、シリコン酸化物からなる側壁層３３が形成されている。ゲート酸化膜２９、ポリシリコン層３０、タングステンシリコン層３１、キャップ層３２及び側壁層３３によって金属化合物層であるゲート電極３４が形成されている。例えば、ポリシリコン層３０、タングステンシリコン層３１及びキャップ層３２の各々は、約数１００ｎｍの厚みであって、ゲート酸化膜２９からキャップ層３２までの厚み（すなわち、ゲート構造の段差）は約４００〜５００ｎｍであっても良い。なお、半導体層２２と複数のゲート電極３４によってＦＥＴ（電界効果トランジスタ）である複数の半導体素子が形成されている。
【００２２】
半導体層２２及びゲート電極３４を覆うように約１５００ｎｍのＩＬＤ２２が形成されている。例えば、ＩＬＤ２２は、シリコン酸化膜にボロン及びリンを加えた絶縁膜（ＢＰＳＧ：Boron Phosphorus Glass）であっても良い。
【００２３】
図２に示されているように、照射光はゲート電極３４（すなわち、ゲート電極の最上層に位置するキャップ層３２）に照射される。ゲート電極３４はその構造上からサファイア基板のように透明ではなく、且つ、その厚みが約４００〜５００ｎｍであるため、照射光を反射することが可能である。ゲート電極３４によって反射された反射光は光検出器１３によって検出されることとなる。
【００２４】
なお、図２に示された半導体装置２０の構造は、ＳＯＳ（シリコン・オン・サファイア）利用してＳＯＳ基板（すなわち、サファイア基板２１及びシリコン層２４からなる基板）上に半導体素子であるＣＯＭＯを集積した構造となっているが、かかる構造に限定されることはない。例えば、サファイア基板２１に変えてクォーツ基板を利用してＳＯＱ（シリコン・オン・クォーツ）基板上にＣＭＯＳを集積しても良い。また、ＣＭＯＳの集積に限られず、ＰＭＯＳ又はＮＭＯＳのいずれか一方を集積しても良い。更に、半導体装置２０は、ＰＭＯＳ又はＮＭＯＳ等の半導体素子を１つだけ備えていても良い。
【００２５】
照射光の照射位置は、ゲート電極３４に限られることがなく、シリコンと金属元素からなる化合物層（すんなわち、シリサイド）を含み、所定の厚み（例えば、４００ｎｍ以上）がある金属化合物層であっても良い。
【００２６】
次に、図３を参照しつつ、本発明の実施例としての膜厚測定方法の膜厚測定フローを詳細に説明する。
【００２７】
先ず、半導体装置２０を測定ステージ１６に載置する（ステップＳ１）。例えば、載置方法としては、ロボットアームの先端に取り付けられた負圧を用いて吸着を行なうチャッカー等を使用して半導体装置２０を載置しても良い。また、膜厚測定者が半導体装置２０を自らの手で載置しても良い。
【００２８】
次に、半導体装置２０内の複数あるゲート電極３４中から１つを選択し、かかる選択したゲート電極３４に光源１２からの照射光が照射されるように、光源１２及び半導体装置２０の位置決めを行う（ステップＳ２）。本ステップにおいては、あらかじめ制御部１１にゲート電極３４の配置データである半導体装置２０のパターンデータを入力しておき、かかる配置データと載置された半導体装置２０のコントラストデータとを比較することで、選択したゲート電極３４の位置を正確に把握して位置決めすることができる。なお、位置決めは、光源１２及び測定ステージ１６を調整することで行われる。
【００２９】
位置決めした後、光源１２から照射光を照射し（ステップＳ３）、ゲート電極３４からの反射光を光検出器１３によって検出する（ステップＳ４）。光検出器１３によって検出された反射光に応じてゲート電極３４上のＩＬＤ２２の厚みを演算する（ステップＳ５）。膜厚の演算方法については、反射光の波長によって演算する方法や、照射光と反射光の位相変化によって演算する方法等の周知の演算方法であって、いずれかの演算方法に限定されることはない。なお、ステップＳ２からステップＳ５までを含めて測定工程と称する。
【００３０】
ステップＳ２において位置決めを行ったゲート電極３４とは異なるゲート電極３４を選択し、再度位置決めを行う（ステップＳ６）。再位置決め後は、ステップＳ３からステップＳ５と同様に位置めさせたゲート電極３４に照射光を照射して、ゲート電極３４からの反射光を検出して再位置決めされたゲート電極３４上のＩＬＤ２２の厚みを演算する（ステップＳ７、Ｓ８、Ｓ９）。
【００３１】
次に、２つのゲート電圧３４上のＩＬＤ２２の厚みの測定結果を平均することで、ゲート電圧３４上のＩＬＤ２２の厚みの平均を演算する（ステップＳ１０）。
【００３２】
なお、膜厚測定フローにおいては、２つのゲート電圧３４上のＩＬＤ２２の厚みの測定を実施しているが、照射光を照射するゲート電圧３４の数を増やすことで（すなわち、測定ポイントの増加）、より正確なＩＬＤ２２の厚みを得ることができる。更に、半導体装置２０の広範囲におけるゲート電極３４上のＩＬＤ２２の厚みを測定することで、ＩＬＤ２２の平坦度の測定も行うことができる。
【００３３】
また、試験用のサンプル等を測定する場合には、ゲート電極３４を１つしか含まない場合もあるため、そのような場合には、同じゲート電極３４において再度位置決めを行い、複数回測定した結果から平均値を演算しても良い。また、ステップＳ６からステップＳ１０までを省略しても良い。
【００３４】
図４は、ゲート電極３４上のＩＬＤ２２の厚みとシリコン基板上における活性領域上のＩＬＤ２２の厚みの相関関係を示すグラフである。グラフの横軸はシリコン基板上における活性領域上のＩＬＤ２２の厚みであり、縦軸はゲート電極３４上のＩＬＤ２２の厚みである。図４に示されているように、相関係数は０．８４であり、両データの相関は十分にあることが判る。かかる相関によって、シリコン基板上における活性領域上のＩＬＤ２２の厚み測定に変えて、本発明の実施例におけるゲート電極３４上のＩＬＤの厚み測定によってＩＬＤ２２の膜厚管理を行うことができることが判る。
【００３５】
以上のように、本実施例による膜厚測定方法によれば、透明な半導体基板上に形成された半導体素子に含まれる金属化合層に向けて照射光を照射して、前記金属化合層からの反射光に応じて前記光透過膜の厚みを測定する故、高い精度の膜厚管理を行いつつ、製品の歩留まり向上及びコスト削減を行うことが可能となる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施例としての膜厚測定方法を実施するため膜厚測定装置の概略構成図である。
【図２】は図１の一点鎖線２によって囲まれた部分の拡大断面図である。
【図３】本発明の実施例としての膜厚測定方法のフローを示したフロー図である。
【図４】ゲート電極上のＩＬＤの厚みとシリコン基板上における活性領域上のＩＬＤの厚みの相関関係を示したグラフである。
【図５】サファイアの光透過特性を示すグラフである。
【符号の説明】
【００３７】
１０ 膜厚測定装置
１１ 制御部
１２ 光源
１３ 光検出器
１６ 測定ステージ
２０ 半導体ウエハ
３４ ゲート電極
【技術分野】
【０００１】
本発明は、半導体装置の製造工程における膜厚測定方法に関するものである。
【背景技術】
【０００２】
半導体素子を製造する工程において、半導体層及び多層配線を基板に対して垂直方向に分離する方法として、中間絶縁層（Inter Layer Dielectric、以下、ＩＬＤと称する。）を利用して半導体層と多層配線を分離する方法が知られている。
【０００３】
かかるＩＬＤは半導体層上に形成されたゲート電極の段差及び配線の段差に起因するカバレージ（すなわち、ゲート電極及び配線の段差表面形状）を滑らかにすることができる。かかる絶縁膜上の高い平坦性を得るために、多層の絶縁膜を形成後にエッチバック処理（すなわち、平坦化工程）を実施している。
【０００４】
エッチバック処理後のＩＬＤの絶縁膜厚は、その後に形成されるスルーホール長になるため、平坦化工程における膜厚管理は非常に重要な管理項目となっている。ＩＬＤの膜厚管理を行う方法としては、半導体層の不純物原子がドープされた領域（以下、活性領域と称する）の絶縁膜厚を光学的に測定する方法が従来から知られている。
【０００５】
上述した方法では、以下のような問題点が存在していた。例えば、サファイア基板のような光透過型基板上に半導体層を形成した場合においては、サファイア基板自体が透明であり、且つ、半導体層が数１００ｎｍほどの厚みしかないことから、測定に用いる照射光が反射せずに光透過型基板及び半導体層を透過してしまう。ここで、サファイア基板における光透過については図５に示されているように、広範囲の波長領域で光を透過することが確認できる。従って、サファイア基板を代表する光透過型基板を使用した半導体装置においては、活性領域上のＩＬＤ膜厚を光学的な膜厚測定方法による測定は不可能であった。
【０００６】
かかる問題点を解決する方法として、複数のサファイア基板と複数のシリコン基板とを接着剤等で接続し、サファイア基板及びシリコン基板によって形成された基板を１枚の半導体ウエハとし、かかる半導体ウエハ上に半導体層、ＩＬＤ層を形成して、シリコン基板上に形成された活性領域上のＩＬＤ膜厚を測定する方法がある。
【０００７】
また、光透過型基板における透過光量から膜厚の厚みを相対的に算出する方法が、特許文献１に開示されている。
【特許文献１】特開２００４−１２５４７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、本来の製品（すなわち、サファイア基板を含む半導体装置）として使用されないシリコン基板を１枚の半導体ウエハ内に複数含んでいることから、本来の製品の歩留まりが低下し、且つ、シリコン基板の加工費用も発生することから、本来の製品自体のコストが上昇するという問題点がある。
【０００９】
また、本来の製品はサファイア基板を含む半導体装置であることから、従来の方法では本来の製品としての膜厚管理を行っておらず、本来の製品における高い精度の膜厚管理が困難であるという問題点もある。
【００１０】
本発明は、以上の如き事情に鑑みてなされたものであり、高い精度の膜厚管理を行いつつ、製品の歩留まり向上及びコスト削減を行うことができる膜厚測定方法を提供する。
【課題を解決するための手段】
【００１１】
上述した課題を解決するために、透明な半導体基板、前記半導体基板上に形成されて金属化合物層を含む少なくとも１つの半導体素子及び前記半導体素子を覆う光透過膜からなる半導体装置を測定ステージに載置する載置工程と、前記金属化合層に向けて照射光を照射して、前記金属化合層からの反射光に応じて前記光透過膜の厚みを測定する測定工程と、を有することを特徴とする膜厚測定方法が提供される。
【００１２】
また、前記半導体素子は複数であって、前記測定工程においては、前記半導体素子の異なる２つの金属化合物層の各々からの反射光に応じて測定をなしても良い。
【００１３】
また、前記金属化合物層の厚みが４００ｎｍ以上あっても良い。更に、前記半導体素子がＦＥＴであって、前記金属化合物層がゲート電極であっても良い。
【発明の効果】
【００１４】
透明な半導体基板上に形成された半導体素子に含まれる金属化合層に向けて照射光を照射して、前記金属化合層からの反射光に応じて前記光透過膜の厚みを測定する故、高い精度の膜厚管理を行いつつ、製品の歩留まり向上及びコスト削減を行うことができる。
【発明を実施するための形態】
【００１５】
以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。
【実施例】
【００１６】
先ず、図１を参照しつつ、本発明の実施例としての膜厚測定方法に使用される膜厚測定装置の一例について詳細に説明する。
【００１７】
図１に示されているように、膜厚測定装置１０は、例えば、制御部１１、制御部１１からの指令信号に応じて照射光を照射する光源１２及び半導体装置２０からの反射光を検出する光検出器１３を備えている。また、制御部１１には、入力部１４が接続されており、入力部１４から照射光の照射位置を決定するための半導体装置２０の構造データ等のデータを入力することができる。例えば、入力部１４はキーボードであっても良い。更に、制御部１１には、測定された膜厚データ等を表示するための表示部１５が接続されている。光源１２及び光検出器１３の下方には半導体装置２０を載置するための測定ステージ１６が設けられている。例えば、測定ステージ１６は膜厚測定装置１０の固定部材（図示せず）等に固定されていても良い。また、測定ステージ１６は、照射光の照射位置決定を容易にするために、位置決め機構（図示せず）によって回転、垂直方向への移動及び水平方向の移動が自在であっても良い。
【００１８】
次に、光源１２から照射される照射光の照射位置について、図１及び図２を参照しつつ、詳細に説明する。
【００１９】
図１に示されているように、例えば、半導体装置２０は、透明基板であるサファイア基板２１とＩＬＤ２２との間に半導体層２３が挟まれた構成である。
【００２０】
図２には更に詳細な構造が示されており、約６００μｍの厚みのサファイア基板上２１にシリコン層２４、高不純物密度層２５ａ〜２５ｄ（以下、いずれかを特定しない場合には、高不純物密度層２５と称する）及び低不純物密度層２６ａ〜２６ｄ（以下、いずれかを特定しない場合には、低不純物密度層２６と称する）によって形成された約１００ｎｍの厚みの半導体層２３が形成されている。高不純物密度層２５ａ〜２５ｄと高不純物密度層２５ａ〜２５ｄの各々と隣接した低不純物密度層２６ａ〜２６ｄの各々によってソース電極２７ａ、２７ｂ（以下、いずれかを特定しない場合には、ソース電極２７と称する）又はドレイン電極２８ａ、２８ｂ（以下、いずれかを特定しない場合には、ドレイン電極２８と称する）が形成されている。具体的には、高不純物密度層２５ａと低不純物密度層２６ａとによってソース電極２７ａ、高不純物密度層２５ｂと低不純物密度層２６ｂとによってドレイン電極２８ａ、高不純物密度層２５ｃと低不純物密度層２６ｃとによってソース電極２７ｂ、高不純物密度層２５ｄと低不純物密度層２６ｄとによってドレイン電極２８ｂが形成されている。ここで、ソース電極２７ａ及びドレイン電極２８ａはシリコン層２４にホウ素をドープしたｐ型半導体であり、ソース電極２７ｂ及びドレイン電極２８ｂはシリコン層２４にリンをドープしたｎ型半導体である。かかるｐ型半導体及びｎ型半導体を１組として、ｐ型半導体及びｎ型半導体を交互に形成することによって、複数のＣＭＯＳが形成されている。なお、高不純物密度層２５及び低不純物密度層２６を設けることでＬＤＤ（Lightly-doped-drain）構造となり、かかるＬＤＤ構造を用いることでチャンネル接続部が低濃度となりドレイン近傍での電界の緩和が可能となる。
【００２１】
ソース電極２７とドレイン電極２８との間に位置するシリコン層２４上には厚みが数ｎｍのゲート酸化膜２９が形成されている。ゲート酸化膜２９上には、不純物が高濃度でドープされたポリシリコン層３０が形成されている。ポリシリコン層３０上には、タングステンシリコン層３１が形成されている。タングステンシリコン層３１上にはシリコン酸化物からなるキャップ層３２が形成されている。また、ゲート酸化膜２９、ポリシリコン層３０、タングステンシリコン層３１及びキャップ層３２の周りには、シリコン酸化物からなる側壁層３３が形成されている。ゲート酸化膜２９、ポリシリコン層３０、タングステンシリコン層３１、キャップ層３２及び側壁層３３によって金属化合物層であるゲート電極３４が形成されている。例えば、ポリシリコン層３０、タングステンシリコン層３１及びキャップ層３２の各々は、約数１００ｎｍの厚みであって、ゲート酸化膜２９からキャップ層３２までの厚み（すなわち、ゲート構造の段差）は約４００〜５００ｎｍであっても良い。なお、半導体層２２と複数のゲート電極３４によってＦＥＴ（電界効果トランジスタ）である複数の半導体素子が形成されている。
【００２２】
半導体層２２及びゲート電極３４を覆うように約１５００ｎｍのＩＬＤ２２が形成されている。例えば、ＩＬＤ２２は、シリコン酸化膜にボロン及びリンを加えた絶縁膜（ＢＰＳＧ：Boron Phosphorus Glass）であっても良い。
【００２３】
図２に示されているように、照射光はゲート電極３４（すなわち、ゲート電極の最上層に位置するキャップ層３２）に照射される。ゲート電極３４はその構造上からサファイア基板のように透明ではなく、且つ、その厚みが約４００〜５００ｎｍであるため、照射光を反射することが可能である。ゲート電極３４によって反射された反射光は光検出器１３によって検出されることとなる。
【００２４】
なお、図２に示された半導体装置２０の構造は、ＳＯＳ（シリコン・オン・サファイア）利用してＳＯＳ基板（すなわち、サファイア基板２１及びシリコン層２４からなる基板）上に半導体素子であるＣＯＭＯを集積した構造となっているが、かかる構造に限定されることはない。例えば、サファイア基板２１に変えてクォーツ基板を利用してＳＯＱ（シリコン・オン・クォーツ）基板上にＣＭＯＳを集積しても良い。また、ＣＭＯＳの集積に限られず、ＰＭＯＳ又はＮＭＯＳのいずれか一方を集積しても良い。更に、半導体装置２０は、ＰＭＯＳ又はＮＭＯＳ等の半導体素子を１つだけ備えていても良い。
【００２５】
照射光の照射位置は、ゲート電極３４に限られることがなく、シリコンと金属元素からなる化合物層（すんなわち、シリサイド）を含み、所定の厚み（例えば、４００ｎｍ以上）がある金属化合物層であっても良い。
【００２６】
次に、図３を参照しつつ、本発明の実施例としての膜厚測定方法の膜厚測定フローを詳細に説明する。
【００２７】
先ず、半導体装置２０を測定ステージ１６に載置する（ステップＳ１）。例えば、載置方法としては、ロボットアームの先端に取り付けられた負圧を用いて吸着を行なうチャッカー等を使用して半導体装置２０を載置しても良い。また、膜厚測定者が半導体装置２０を自らの手で載置しても良い。
【００２８】
次に、半導体装置２０内の複数あるゲート電極３４中から１つを選択し、かかる選択したゲート電極３４に光源１２からの照射光が照射されるように、光源１２及び半導体装置２０の位置決めを行う（ステップＳ２）。本ステップにおいては、あらかじめ制御部１１にゲート電極３４の配置データである半導体装置２０のパターンデータを入力しておき、かかる配置データと載置された半導体装置２０のコントラストデータとを比較することで、選択したゲート電極３４の位置を正確に把握して位置決めすることができる。なお、位置決めは、光源１２及び測定ステージ１６を調整することで行われる。
【００２９】
位置決めした後、光源１２から照射光を照射し（ステップＳ３）、ゲート電極３４からの反射光を光検出器１３によって検出する（ステップＳ４）。光検出器１３によって検出された反射光に応じてゲート電極３４上のＩＬＤ２２の厚みを演算する（ステップＳ５）。膜厚の演算方法については、反射光の波長によって演算する方法や、照射光と反射光の位相変化によって演算する方法等の周知の演算方法であって、いずれかの演算方法に限定されることはない。なお、ステップＳ２からステップＳ５までを含めて測定工程と称する。
【００３０】
ステップＳ２において位置決めを行ったゲート電極３４とは異なるゲート電極３４を選択し、再度位置決めを行う（ステップＳ６）。再位置決め後は、ステップＳ３からステップＳ５と同様に位置めさせたゲート電極３４に照射光を照射して、ゲート電極３４からの反射光を検出して再位置決めされたゲート電極３４上のＩＬＤ２２の厚みを演算する（ステップＳ７、Ｓ８、Ｓ９）。
【００３１】
次に、２つのゲート電圧３４上のＩＬＤ２２の厚みの測定結果を平均することで、ゲート電圧３４上のＩＬＤ２２の厚みの平均を演算する（ステップＳ１０）。
【００３２】
なお、膜厚測定フローにおいては、２つのゲート電圧３４上のＩＬＤ２２の厚みの測定を実施しているが、照射光を照射するゲート電圧３４の数を増やすことで（すなわち、測定ポイントの増加）、より正確なＩＬＤ２２の厚みを得ることができる。更に、半導体装置２０の広範囲におけるゲート電極３４上のＩＬＤ２２の厚みを測定することで、ＩＬＤ２２の平坦度の測定も行うことができる。
【００３３】
また、試験用のサンプル等を測定する場合には、ゲート電極３４を１つしか含まない場合もあるため、そのような場合には、同じゲート電極３４において再度位置決めを行い、複数回測定した結果から平均値を演算しても良い。また、ステップＳ６からステップＳ１０までを省略しても良い。
【００３４】
図４は、ゲート電極３４上のＩＬＤ２２の厚みとシリコン基板上における活性領域上のＩＬＤ２２の厚みの相関関係を示すグラフである。グラフの横軸はシリコン基板上における活性領域上のＩＬＤ２２の厚みであり、縦軸はゲート電極３４上のＩＬＤ２２の厚みである。図４に示されているように、相関係数は０．８４であり、両データの相関は十分にあることが判る。かかる相関によって、シリコン基板上における活性領域上のＩＬＤ２２の厚み測定に変えて、本発明の実施例におけるゲート電極３４上のＩＬＤの厚み測定によってＩＬＤ２２の膜厚管理を行うことができることが判る。
【００３５】
以上のように、本実施例による膜厚測定方法によれば、透明な半導体基板上に形成された半導体素子に含まれる金属化合層に向けて照射光を照射して、前記金属化合層からの反射光に応じて前記光透過膜の厚みを測定する故、高い精度の膜厚管理を行いつつ、製品の歩留まり向上及びコスト削減を行うことが可能となる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施例としての膜厚測定方法を実施するため膜厚測定装置の概略構成図である。
【図２】は図１の一点鎖線２によって囲まれた部分の拡大断面図である。
【図３】本発明の実施例としての膜厚測定方法のフローを示したフロー図である。
【図４】ゲート電極上のＩＬＤの厚みとシリコン基板上における活性領域上のＩＬＤの厚みの相関関係を示したグラフである。
【図５】サファイアの光透過特性を示すグラフである。
【符号の説明】
【００３７】
１０ 膜厚測定装置
１１ 制御部
１２ 光源
１３ 光検出器
１６ 測定ステージ
２０ 半導体ウエハ
３４ ゲート電極
【特許請求の範囲】
【請求項１】
透明な半導体基板、前記半導体基板上に形成されて金属化合物層を含む少なくとも１つの半導体素子及び前記半導体素子を覆う光透過膜からなる半導体装置を測定ステージに載置する載置工程と、
前記金属化合層に向けて照射光を照射して、前記金属化合層からの反射光に応じて前記光透過膜の厚みを測定する測定工程と、を有することを特徴とする膜厚測定方法。
【請求項２】
前記半導体素子は複数であって、前記測定工程においては、前記半導体素子の異なる２つの金属化合物層の各々からの反射光に応じて測定をなすことを特徴とする請求項１記載の膜厚測定方法。
【請求項３】
前記金属化合物層の厚みが４００ｎｍ以上であることを特徴とする請求項１又は２記載の膜厚測定方法。
【請求項４】
前記半導体素子がＦＥＴであって、前記金属化合物層がゲート電極であることを特徴とする請求項１乃至３のいずれか１に記載の膜厚測定方法。
【請求項１】
透明な半導体基板、前記半導体基板上に形成されて金属化合物層を含む少なくとも１つの半導体素子及び前記半導体素子を覆う光透過膜からなる半導体装置を測定ステージに載置する載置工程と、
前記金属化合層に向けて照射光を照射して、前記金属化合層からの反射光に応じて前記光透過膜の厚みを測定する測定工程と、を有することを特徴とする膜厚測定方法。
【請求項２】
前記半導体素子は複数であって、前記測定工程においては、前記半導体素子の異なる２つの金属化合物層の各々からの反射光に応じて測定をなすことを特徴とする請求項１記載の膜厚測定方法。
【請求項３】
前記金属化合物層の厚みが４００ｎｍ以上であることを特徴とする請求項１又は２記載の膜厚測定方法。
【請求項４】
前記半導体素子がＦＥＴであって、前記金属化合物層がゲート電極であることを特徴とする請求項１乃至３のいずれか１に記載の膜厚測定方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００９−１８０６４０（Ｐ２００９−１８０６４０Ａ）
【公開日】平成２１年８月１３日（２００９．８．１３）
【国際特許分類】
【出願番号】特願２００８−２０６２２（Ｐ２００８−２０６２２）
【出願日】平成２０年１月３１日（２００８．１．３１）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【出願人】（３９０００８８５５）ＯＫＩセミコンダクタ宮崎株式会社 (151)
【Ｆターム（参考）】
【公開日】平成２１年８月１３日（２００９．８．１３）
【国際特許分類】
【出願日】平成２０年１月３１日（２００８．１．３１）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【出願人】（３９０００８８５５）ＯＫＩセミコンダクタ宮崎株式会社 (151)
【Ｆターム（参考）】
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