薄膜コンデンサ及びその製造方法
【課題】高い静電容量を維持しつつ、ＥＳＲを低減することができる薄膜コンデンサ及びその製造方法を提供する。
【解決手段】本発明による薄膜コンデンサ１は、基体２上に設けられた複数のトレンチ３ａが形成された絶縁層３と、トレンチ３ａの内壁上及び絶縁層３上に形成された下部電極４と、下部電極４上に追従して形成された誘電体膜５と、誘電体膜５上に追従して形成された上部電極６と、２つのトレンチ３ａ間の絶縁層３を介して離間した下部電極４の部位同士、及び／又はトレンチ３ａを介して離間した上部電極６の部位同士を連結する補助導体１０と、を備える。
【解決手段】本発明による薄膜コンデンサ１は、基体２上に設けられた複数のトレンチ３ａが形成された絶縁層３と、トレンチ３ａの内壁上及び絶縁層３上に形成された下部電極４と、下部電極４上に追従して形成された誘電体膜５と、誘電体膜５上に追従して形成された上部電極６と、２つのトレンチ３ａ間の絶縁層３を介して離間した下部電極４の部位同士、及び／又はトレンチ３ａを介して離間した上部電極６の部位同士を連結する補助導体１０と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜コンデンサ及びその製造方法に関し、特に、トレンチ型の薄膜コンデンサ及びその製造方法に関する。
【背景技術】
【０００２】
コンピュータや携帯端末等の電子機器の内部回路には、表面実装型の多種の電子部品が搭載されている。近時、電子機器の更なる高性能化及び小型化の要求に応えるべく、能動素子、受動素子を問わず、各種電子部品の更なる小型化及び薄型（薄膜）化が急務となっている。このような薄膜型の電子部品としては、薄膜形成プロセスを利用した、例えば、薄膜コンデンサ、薄膜インダクタ、薄膜ＬＣ複合部品、薄膜集中定数デバイス、薄膜分布デバイス、薄膜積層型複合部品等が挙げられる。
【０００３】
これらのなかでも薄膜コンデンサの単位体積（容積）当たりの静電容量を増大させつつ小型化及び薄型化を達成する手法の一つとして、基体にトレンチ（下地段差構造）を形成し、そのトレンチに薄膜コンデンサを形成する方法が提案されている（特許文献１参照）。
【特許文献１】特開平６−３２５９７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このようなトレンチ型の薄膜コンデンサでは、トレンチの数及びアスペクト比（深さ／幅）を大きくし、トレンチの内壁を被覆する電極、誘電体膜、電極の積層膜を形成することにより、単位面積当たりの電極表面積をより増大させることができ、これにより、コンデンサの静電容量を更に増やすことが可能となる。
【０００５】
しかしながら、下地段差に起因して電極の電流経路が長くなることから、電極の抵抗が高くなる。さらに、トレンチの内壁を被覆するように積層膜を形成するためには、積層膜の膜厚を薄くする必要があるため、電極の高抵抗化を助長し、ひいては、等価直列抵抗（ＥＳＲ）が増大するという問題が生じる。また、更なる静電容量の増大を企図して、トレンチの内壁を被覆する積層膜を多段に（例えば、２セット以上）設ける場合には、各電極及び誘電体膜の膜厚の更なる薄膜化が必要となり、上述した問題がより一層顕在化する。
【０００６】
そこで、本発明は上記の事情に鑑みてなされたものであり、その目的は、高い静電容量を維持しつつ、ＥＳＲを低減することができる薄膜コンデンサ及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記の目的を達成するため、本発明の薄膜コンデンサは、基体上に設けられており且つ複数のトレンチが形成された絶縁層と、トレンチの内壁上及び絶縁層上に形成された下部電極と、下部電極上に追従して形成された誘電体膜と、誘電体膜上に追従して形成された上部電極と、２つのトレンチ間の絶縁層を介して離間した下部電極の部位同士、及び／又はトレンチを介して離間した上部電極の部位同士を連結する補助導体と、を備える。
【０００８】
上記構成では、２つのトレンチ間の絶縁層を介して離間した下部電極の部位同士、及び／又はトレンチを介して離間した上部電極の部位同士を連結する補助導体が形成されている。この補助導体により、電極自体の電流経路とは別にもう一つの電流経路が確保される。また、単純に電流経路が増える効果だけでなく、電極自体の電流経路に比べて短い電流経路が確保される。この補助導体により、トレンチがない場合の電流経路と同等の短さの電流経路を確保することも可能となる。このように、本発明によれば、トレンチの形成により高い静電容量を維持しつつ、下部電極又は上部電極の低抵抗化を図ることができ、ひいては薄膜コンデンサのＥＳＲの低減が図れる。
【０００９】
本発明の一実施形態では、補助導体は、絶縁層を介して下部電極と重なり合う領域、及び／又は保護層を介して上部電極と重なり合う領域のうち少なくとも一部に開口部を有する。このような領域の全面に補助導体が形成されている場合には、下部電極／上部電極と補助導体との間に浮遊容量が発生するが、このような領域における補助導体の一部に開口部を設けることにより、浮遊容量を低減できる。
【００１０】
さらに、上記の目的を達成するため、本発明の薄膜コンデンサの製造方法は、基体上に、複数のトレンチが形成された絶縁層を形成する工程と、トレンチの内壁上及び絶縁層上に、下部電極を形成する工程と、下部電極上に追従して誘電体膜を形成する工程と、誘電体膜上に追従して上部電極を形成する工程と、を有し、下部電極を形成する工程の前及び／又は上部電極を形成する工程の後に、２つの前記トレンチ間の前記絶縁層を介して離間した下部電極の部位同士、及び／又は前記トレンチを介して離間した上部電極の部位同士を連結する補助導体を形成する工程を有する。
【００１１】
上記構成の本発明では、下部電極のうち互いに離間した部位同士、及び／又は上部電極のうち互いに離間した部位同士を連結する補助導体を形成することにより、電極自体の電流経路とは別にもう一つの電流経路が確保される。また、単純に電流経路が増える効果だけでなく、電極自体の電流経路に比べて短い電流経路が確保される。この結果、トレンチの形成により高い静電容量を維持しつつ、下部電極又は上部電極の低抵抗化を図ることができ、ひいては薄膜コンデンサのＥＳＲの低減が図れる。
【００１２】
本発明の一実施形態では、絶縁層を形成する工程の前に、基体上において、少なくともトレンチが形成される部位を覆う補助導体を形成し、絶縁層を形成する工程は、基体及び補助導体上に絶縁層を堆積する工程と、補助導体に達するトレンチを絶縁層に形成する工程とを有する。このように、基体上において少なくともトレンチが形成される部位を覆う補助導体を形成することにより、トレンチの形成の際に補助導体がエッチストッパとして作用することから、トレンチの深さが均一になり、ひいてはコンデンサの容量ばらつきの低減に繋がる。
【発明の効果】
【００１３】
本発明によれば、２つのトレンチ間の絶縁層を介して離間した下部電極の部位同士、及び／又はトレンチを介して離間した上部電極の部位同士を連結する補助導体を設けることにより、電極自体の電流経路に加えてこれより短い電流経路を確保することができることから、電極の低抵抗化に繋がり、ひいては薄膜コンデンサのＥＳＲを低減することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図面を参照して説明する。なお、図面中、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右などの位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。
【００１５】
＜第１実施形態＞
図１は、それぞれ本発明による薄膜コンデンサの好適な一実施形態の概略構成を示す斜視図であり、図２は図１におけるII-II線に沿う断面図である。
【００１６】
図１及び図２に示すように、基体２上には、絶縁層３が形成されており、絶縁層３にはトレンチ３ａが形成されている。絶縁層３の厚さは、形成すべきトレンチ３ａの深さに応じて適宜設定することができる。また、基体２の材料としては、特に制限されず、シリコン基板、アルミナ等のセラミックス基板、ガラスセラミックス基板、ガラス基板、サファイア、ＭｇＯ、ＳｒＴｉＯ3等の単結晶基板が挙げられ、化学的且つ熱的に安定で応力発生が少なく表面の平滑性を保持し易いものを用いることが好ましい。さらに、絶縁層３の材質も特に制限されず、例えばＡｌ2Ｏ3、ＳｉＯ2、Ｓｉ等を列挙することができる。
【００１７】
このトレンチ３ａの内壁上及び絶縁層３上には、下地の段差構造に追従して、下部電極４、誘電体膜５、及び、上部電極６からなる積層膜が形成されている。また、誘電体膜５には、パッド電極８と下部電極４との接続部位に開口部５ａが形成されている。
【００１８】
下部電極４及び上部電極６としては、例えば、Ｃｕ、Ａｕ、Ｐｔ、Ａｇ、Ｓｎ、Ｃｒ、Ｃｏ、Ｎｉ等を含む金属、又はこれらを含む複合金属が挙げられる。誘電体膜５の材料は特に限定されず、例えば、Ａｌ2Ｏ3、ＰｂＴｉＯ3（ＰＺＴ）、ＢａＴｉＯ3、ＢａＴｉＯ3、ＺｒＯ2、ＨｆＯ2、Ｂｉ4Ｔｉ3Ｏ１2、ＳｒＢｉ2Ｔａ2Ｏ9、ＳｉＯ2等からなる。
【００１９】
この積層膜上には、保護膜７が形成されており、保護膜７には２つの開口部７ａ，７ａが形成されて、さらに、開口部７ａ内には下部電極４及び上部電極６が露出している。そして、この開口部７ａを埋め込むように、保護膜７上に２つのパッド電極８，８が形成されている。
【００２０】
保護膜７は、絶縁材料であれば特に限定されず、例えば、Ａｌ2Ｏ3、ＳｉＯ2、ＳｉＮなどの無機物とポリイミド、エポキシなどの樹脂からなる。パッド電極８として、例えば、Ｃｕ、Ａｕ、Ｐｔ、Ａｇ、Ｓｎ、Ｃｒ、Ｃｏ、Ｎｉ等を含む金属、又はこれらを含む複合金属が挙げられる。
【００２１】
本実施形態では、基体２と絶縁層３の間には、補助導体１０が形成されている。この補助導体１０は、２つのトレンチ３ａ間の絶縁層３の凸部３ｂを介して離間した下部電極４の部位同士、すなわち、２つのトレンチ３ａの底部における下部電極４の部位同士を連結している。これにより、２つのトレンチ３ａの底部における下部電極４の部位同士を、絶縁層３の凸部３ｂに追従して形成された下部電極自体よりも短い電流経路で接続することができる。
【００２２】
図３は、補助導体１０の平面形状を示す図である。なお、図３には、基板２およびトレンチ３ａの形状も図解している。図３に示すように、本実施形態では、補助導体１０は、複数のトレンチ３ａの領域及びトレンチ３ａ間の凸部３ｂの領域で基体２を被覆するような平面形状をなしている。
【００２３】
本実施形態では、後述するように、補助導体１０はエッチストッパとしても機能する。このため、補助導体１０の材料としては、導電材料の中でも、絶縁層３の材料に比してエッチングレート又はミリングレートの低い材料を使用することが好ましい。ここで、絶縁層３として、例えばＡｌ2Ｏ3、ＳｉＯ2、Ｓｉを用いる場合には、補助導体１０としてＲｕ、Ｐｔ、Ｉｒ、Ａｕが好ましく、ＲｕＯ2、ＳｒＲｕＯ3、ＩｒＯ2などの酸化物が用いられる。
【００２４】
次に、上記構成の本実施形態に係る薄膜トランジスタの製造方法について、図４〜図１１を参照して説明する。
【００２５】
図４は、薄膜コンデンサ１を製造している状態を示す断面図（工程図）である。図４に示すように、まず、基体２上に補助導体１０をパターニングする。当該工程では、例えば、Ｓｉからなる基体２上にスパッタリング法によりＲｕ膜を堆積させた後に、Ｒｕ膜上にレジストパターンを形成し、レジストパターンをマスクとしたドライエッチング又はウェットエッチングにより、Ｒｕ膜をパターニングして、補助導体１０を形成する（サブトラクティブ法）。または、基体２上にレジストパターンを形成した後に、全面にスパッタリング法によりＲｕ膜を堆積させて、レジストパターンとともにレジストパターン上の不要なＲｕ膜を除去することにより、補助導体１０を形成する（アディティブ法）。Ｒｕ膜の膜厚は、適宜調整することができ、例えば３００ｎｍ堆積させる。
【００２６】
次に、図５に示すように、基体２及び補助導体１０上の全面に、絶縁層３を形成する。絶縁層３の形成では、例えばスパッタリング法により、Ａｌ2Ｏ3膜を堆積させる。絶縁層３の厚さは、形成すべきトレンチに応じて設定され、例えば、５μｍ〜５０μｍである。
【００２７】
次いで、図６に示すように、絶縁層３上に、トレンチを形成すべき部位に開口部２０ａを有するマスク層２０を形成する。本実施形態では、マスク層２０として、例えばＲｕ、または、ＮｉＦｅからなる金属マスクをパターニングする。Ｒｕ、または、ＮｉＦｅ膜の堆積にはスパッタリング法を用いることができ、膜のパターン化にはサブトラクティブ法又はアディティブ法を用いることができる。
【００２８】
それから、図７に示すように、リアクティブイオンエッチング（ＲＩＥ）により、開口部２０ａ内に露出した絶縁層３を除去して、補助導体１０に達するトレンチ３ａを絶縁層３に形成した後に、マスク層２０を除去する。ここで、図８に、１つの薄膜コンデンサに形成されるトレンチ３ａの平面図を示す。図８では、３つの矩形状のトレンチ３ａを形成した例を示す。
【００２９】
トレンチ３ａの形成では、補助導体１０はエッチストッパとして機能する。これにより、絶縁層３に均一な深さのトレンチ３ａを複数形成できる。ここで、本実施形態では、基体２の材料としてＳｉＯ2酸化膜付きＳｉを用い、絶縁層３の材料としてＡｌ2Ｏ3を用いる例を示すが、これらの材料間のエッチングレートの差は小さいため、補助導体１０が設けられていない場合には、基体２の上面はエッチストッパとして機能せずにエッチされてしまう。なお、トレンチ３ａの形成方法として、イオンミリングを用いてもよい。補助導体１０としては、絶縁層３の材料に対して、エッチングレート又はミリングレートの低い材料を使用することが好ましい。
【００３０】
このようなトレンチ３ａを形成した後に、図９に示すように、トレンチ３ａの内壁上及び絶縁層３上に、下部電極４をパターニングする。当該工程では、下部電極４としてＣｕ膜をスパッタリング、または、ＣＶＤ方法で成膜し、下部電極４のパターニングには、上述したサブトラクティブ法又はアディティブ法を使用する。
【００３１】
次に、図１０に示すように、下部電極４及び絶縁層３上に、誘電体膜５をパターニングする。当該工程では、ＡＬＤ（Atomic Layer Deposition）法によりＡｌ2Ｏ3膜を堆積させた後、レジストパターンとイオンミリングを用いたエッチングにより、パッド電極８との接続部位におけるＡｌ2Ｏ3膜を除去して開口部５ａを形成する。
【００３２】
さらに、図１１に示すように、誘電体膜５上に上部電極６をパターニングする。当該工程では、上部電極６としてＣｕ膜をスパッタリングし、上部電極６のパターニングには、上述したサブトラクティブ法又はアディティブ法を使用する。
【００３３】
次いで、図１２に示すように、下部電極４、誘電体膜５、及び、上部電極６上に、下部電極４及び上部電極６が露出した開口部７ａ，７ａを備える保護膜７を形成する。保護膜７の形成では、例えば基体２の全面に、例えばスパッタリング法により、Ａｌ2Ｏ3膜を堆積させた後、レジストパターンを用いたエッチングにより、開口部７ａ，７ａを形成する。
【００３４】
以降の工程としては、必要に応じて基体２の裏面を研削して薄膜化した後に、ダイシングにより個々の薄膜コンデンサ１に分割し、薄膜コンデンサ１を得る。
【００３５】
このように構成された薄膜コンデンサ１によれば、２つのトレンチ３ａの底部における下部電極４の部位同士を連結する補助導体１０が形成されていることにより、２つのトレンチ３ａの底部における下部電極４の部位同士を、絶縁層３の凸部３ｂに追従して形成された下部電極自体よりも短い電流経路で接続することができる。これにより、電極自体の電流経路に加えて、これよりも短い電流経路が確保されることから、電極部１１の抵抗を低減することができる。
【００３６】
ここで、図１３に、薄膜コンデンサ１のトレンチ部位の等価回路を示す。図１３においては、抵抗Ｒ０、Ｒ１、Ｒ２及び容量Ｃを構成する部材の符号を括弧書きで示す。図１３の等価回路図を参照すると明らかなように、補助導体１０の抵抗Ｒ０は、下部電極４の抵抗Ｒ１に対して並列接続された状態となることから、電極部１１の抵抗Ｒは下記式（１）で表される。
【００３７】
Ｒ＝１／（１／Ｒ１＋１／Ｒ２） （１）
【００３８】
よって、Ｒ＜Ｒ１となり、電極部１１の抵抗Ｒは、下部電極４自体の抵抗Ｒ１よりも小さくなる。本発明者らは、補助導体１０による効果を実証するため、補助導体１０を有する薄膜コンデンサ（Ａ：本実施形態）と、補助導体１０を有しない薄膜コンデンサ（Ｂ：比較例）について、損失係数（ＤＦ）を測定した。なお、損失係数（ＤＦ）は、Tanδで表されるものであり、このTanδは、コンデンサのエネルギー損失量の測定値であって、特定の温度下において特定の周波数(f)の正弦波を印加した場合におけるコンデンサの電力損失を示す指標である。
【００３９】
図１４は、本実施形態（Ａ）及び比較例（Ｂ）に係る薄膜コンデンサの損失係数（ＤＦ）の測定結果を示すグラフである。損失係数（ＤＦ）は、室温において、２００ｍＶｒｍｓの正弦波信号１ｋＨｚを薄膜コンデンサ１に印加して、インピーダンスアナライザ（ＹＨＰ社製４１９４Ａ）にて測定した。図中のパターン１及びパターン２は、それぞれ、トレンチ３ａの幅と距離（Ｌ/Ｓ）を１．５μｍ/１．５μｍ及び２．０μｍ/２．０μｍに作製したコンデンサを示す。尚、実施形態（Ａ）及び比較例（Ｂ）におけるトレンチの高さは１０μｍに作製した。
【００４０】
図１４より、補助導体１０を設けることにより、補助導体１０を設けない場合に比べて、薄膜コンデンサ１の損失係数が減少することが理解される。ここで、等価直列抵抗（ＥＳＲ）とは、コンデンサの内部抵抗、接続抵抗、誘電体内部の粘性、欠陥によるバイパス電流等の抵抗ロスの影響全てを合わせたものに相当し、下記式（２）で表される。なお、ＥＳＲは、温度及び周波数によって変動し得るものである。
【００４１】
ＥＳＲ＝Ｔａｎδ／２πｆＣ （２）
上記式中、ｆは周波数（Ｈｚ）を示し、Ｃは容量を示す。
【００４２】
上記式（２）より、Ｔａｎδが小さいほどＥＳＲが低減されることが明らであり、上述の如く、本発明の薄膜コンデンサ１では、Ｔａｎδが低減できることから、ＥＳＲを確実に減少させることができる。すなわち、本発明の薄膜コンデンサ１によれば、トレンチ３ａを設けて表面積を増大させることにより、高い静電容量を維持しつつ、ＥＳＲを低減することができることが確認された。
【００４３】
また、本発明の薄膜コンデンサ１によれば、補助導体１０をエッチストッパとして機能させるので、トレンチ３ａの深さを均一化することができ、これにより、容量のばらつきを低減することができる。本発明者らは、この効果を実証すべく、補助導体１０を設けた上でトレンチ３ａを形成した薄膜コンデンサ１（Ａ：本実施形態例）と、補助導体１０を設けずにトレンチ３ａを形成した薄膜コンデンサ（Ｂ：比較例）の容量のばらつき（３σ）を測定した。
【００４４】
図１５は、本実施形態（Ａ）及び比較例（Ｂ）に係る薄膜コンデンサについての容量のばらつき（３σ）の測定結果を示すグラフである。なお、補助導体１０の膜厚は、いずれも３００ｎｍとした。図１５において、図中のパターン１及びパターン２は、それぞれ、トレンチ３ａの幅と距離（Ｌ/Ｓ）を１．５μｍ/１．５μｍ及び２．０μｍ/２．０μｍに作製したコンデンサを示す。尚、実施形態（Ａ）及び比較例（Ｂ）におけるトレンチの高さは１０μｍに作製した。
【００４５】
図１５に示すように、補助導体１０をトレンチ３ａの形成の際のエッチストッパとして用いることにより、薄膜コンデンサの容量ばらつきを１２〜１７．５％から５〜８％まで減少できていることが判明した。
【００４６】
以上説明したように、本実施形態に係る薄膜コンデンサ１によれば、２つのトレンチ３ａの底部における下部電極４の部位同士を連結する補助導体１０が形成されていることにより、２つのトレンチ３ａの底部における下部電極４の部位同士を、絶縁層３の凸部３ｂに追従して形成された下部電極自体よりも短い電流経路で接続することができる。これにより、電極自体の電流経路に加えて、これよりも短い電流経路が確保されることから、電極部１１を低抵抗化することができ、その結果、薄膜コンデンサのＥＳＲを低減することが可能となる。
【００４７】
さらに、絶縁層３へのトレンチ３ａの形成の際に、補助導体１０をエッチストッパとして用いることにより、トレンチ３ａの深さの面内均一性を向上でき、容量ばらつきを低減することができる。
【００４８】
＜第２実施形態＞
図１６は、第２実施形態に係る薄膜コンデンサ１の断面図であり、図１７は、補助導体１０の平面形状を示す図である。なお、図１７では、基板２およびトレンチ３ａの平面形状も図解している。
【００４９】
図１６及び図１７に示すように、本実施形態では、補助導体１０は、絶縁層３の凸部３ｂを介して下部電極４と重なり合う領域のうち少なくとも一部に開口部１０ａを有する。換言すれば、絶縁層３ｂの下部領域において、補助導体１０の少なくとも一部に開口部１０ａが形成されている。なお、開口部１０ａの形状に限定はなく、例えば絶縁層３ｂの下部領域に複数の開口部１０ａを設けてもよい。
【００５０】
絶縁層３の下部領域の全面に補助導体が形成されている場合には、絶縁層３を介して下部電極と補助導体との間に浮遊容量が発生するが、このような領域における補助導体１０の一部に開口部１０ａを設けることにより、浮遊容量を低減することができる。
【００５１】
＜第３実施形態＞
図１８は、第３実施形態に係る薄膜コンデンサ１の断面図である。
図１８に示すように、本実施形態では、トレンチ３ａを介して離間した上部電極の部位同士、より詳細には、トレンチ３ａの両側の絶縁層３上の上部電極６の部位同士を連結する補助導体１２が形成されている。
【００５２】
図１９は、補助導体１０の平面形状の一例を示す図である。なお、図１９では、基板２及び上部電極６の平面形状も図解している。
図１９に示すように、補助導体１２は、上部電極６の凹部６ａ及び上部電極６の領域を被覆するような平面形状をなしている。これにより凹部６ａの両側における上部電極６の部位同士が、補助導体１２により接続される。なお、補助導体１２は、凹部６ａ毎に分離していてもよい。
【００５３】
図２０は、補助導体１２の平面形状の他の例を示す図である。なお、図２０では、基板２及び上部電極６の平面形状も図解している。
図２０に示す例では、補助導体１２は、保護膜７を介して上部電極６と重なり合う領域のうち少なくとも一部に開口部１２ａを有する。換言すれば、凹部６ａの部位において、補助導体１２の少なくとも一部に開口部１２ａが形成されている。なお、開口部１２ａの数および形状に限定はない。凹部６ａの部位の全面に保護膜７を介して補助導体１２が形成されている場合には、保護膜７を介して上部電極６と補助導体１２との間に浮遊容量が発生するが、このような領域における補助導体１２の一部に開口部１２ａを設けることにより、浮遊容量を低減することができる。
【００５４】
第３実施形態に係る薄膜コンデンサ１によれば、補助導体１２により、トレンチ３ａを介して離間した上部電極６の部位同士を、トレンチ３ａの内壁に追従して形成された上部電極６自体よりも短い電流経路で接続することができる。これにより、電極自体の電流経路に加えて、これよりも短い電流経路が確保されることから、上部電極６および補助導体１２を含めた電極部を低抵抗化することができ、その結果、薄膜コンデンサのＥＳＲを低減することが可能となる。
【００５５】
＜第４実施形態＞
図２１は、第４実施形態に係る薄膜コンデンサ１の断面図である。
図２１に示すように、本実施形態では、トレンチ３ａの途中の深さにおいて、トレンチ３ａの側壁に形成され、トレンチ３ａを挟んで対向配置した上部電極６同士を連結する補助導体１３が形成されている。
【００５６】
このような補助導体１３であっても、第３実施形態と同様の理由で上部電極６および補助導体１３を含めた電極部を低抵抗化することができ、その結果、薄膜コンデンサのＥＳＲを低減することが可能となる。
【００５７】
なお、上述したとおり、本発明は、上記の各実施形態に限定されるものではなく、その要旨を変更しない限度において様々な変形が可能である。
例えば、トレンチ３ａの内壁及び絶縁層３上に下部電極４、誘電体膜５、及び、上部電極６からなる積層膜のセットを多段に（例えば、２セット以上）形成してもよい。またさらに、必要に応じて、薄膜コンデンサ１上に窒化シリコンからなる密着層を形成し、この密着層上に補助導体１０及び絶縁層３を形成してもよい。
【００５８】
また、絶縁層３に形成するトレンチ３ａの数及び形状に制限はなく、例えば、トレンチは、楕円形のような丸みを帯びた形状の断面を有していてもよく、閉じていない形状、すなわちトレンチ３ａの一端が薄膜コンデンサの外縁にまで延在していてもよい。また、下部電極４、誘電体膜５、及び、上部電極６からなる積層膜には、更に他の機能層が適宜の位置に形成されていいてもよい。加えて、基体の両面にコンデンサ構造を形成してもよく、この場合、トレンチ３ａ、絶縁層３、並びに、下部電極４、誘電体膜５、及び上部電極６からなる積層膜は、基体の両面に形成される。
【産業上の利用可能性】
【００５９】
以上説明した通り、本発明の薄膜コンデンサ及びその製造方法によれば、高い静電容量を維持しつつ、ＥＳＲを低減した薄膜コンデンサを実現することができるので、薄膜型の電子部品を内蔵する機器、装置、システム、各種デバイス等、特に小型化及び高性能化が要求されるものの製造用途に広く且つ有効に利用することができる。
【図面の簡単な説明】
【００６０】
【図１】第１実施形態に係る薄膜コンデンサ１の斜視図である。
【図２】図１におけるII-II線に沿う断面図である。
【図３】補助導体１０の平面形状を示す図である。
【図４】薄膜コンデンサ１を製造している状態を示す断面図である。
【図５】薄膜コンデンサ１を製造している状態を示す断面図である。
【図６】薄膜コンデンサ１を製造している状態を示す断面図である。
【図７】薄膜コンデンサ１を製造している状態を示す断面図である。
【図８】薄膜コンデンサ１を製造している状態を示す平面図である。
【図９】薄膜コンデンサ１を製造している状態を示す断面図である。
【図１０】薄膜コンデンサ１を製造している状態を示す断面図である。
【図１１】薄膜コンデンサ１を製造している状態を示す断面図である。
【図１２】薄膜コンデンサ１を製造している状態を示す断面図である。
【図１３】薄膜コンデンサのトレンチ部位の等価回路図である。
【図１４】本実施形態（Ａ）及び比較例（Ｂ）に係る薄膜コンデンサの損失係数（ＤＦ）の測定結果を示す図である。
【図１５】本実施形態（Ａ）及び比較例（Ｂ）に係る薄膜コンデンサについての容量ばらつき（３σ）の測定結果を示す図である。
【図１６】第２実施形態に係る薄膜コンデンサ１の断面図である。
【図１７】補助導体１０の平面形状を示す図である。
【図１８】第３実施形態に係る薄膜コンデンサ１の断面図である。
【図１９】補助導体１２の平面形状の一例を示す図である。
【図２０】補助導体１２の平面形状の他の例を示す図である。
【図２１】第４実施形態に係る薄膜コンデンサ１の断面図である。
【符号の説明】
【００６１】
１…薄膜コンデンサ、２…基体、３…絶縁層、３ａ…トレンチ、３ｂ…凸部、４…下部電極、５…誘電体膜、５ａ…開口部、６…上部電極、６ａ…凹部、７…保護膜、７ａ…開口部、８…パッド電極、１０…補助導体、１０ａ…開口部、１１…電極部、１２，１３…補助導体、１２ａ…開口部、２０…マスク層、２０ａ…開口部。
【技術分野】
【０００１】
本発明は、薄膜コンデンサ及びその製造方法に関し、特に、トレンチ型の薄膜コンデンサ及びその製造方法に関する。
【背景技術】
【０００２】
コンピュータや携帯端末等の電子機器の内部回路には、表面実装型の多種の電子部品が搭載されている。近時、電子機器の更なる高性能化及び小型化の要求に応えるべく、能動素子、受動素子を問わず、各種電子部品の更なる小型化及び薄型（薄膜）化が急務となっている。このような薄膜型の電子部品としては、薄膜形成プロセスを利用した、例えば、薄膜コンデンサ、薄膜インダクタ、薄膜ＬＣ複合部品、薄膜集中定数デバイス、薄膜分布デバイス、薄膜積層型複合部品等が挙げられる。
【０００３】
これらのなかでも薄膜コンデンサの単位体積（容積）当たりの静電容量を増大させつつ小型化及び薄型化を達成する手法の一つとして、基体にトレンチ（下地段差構造）を形成し、そのトレンチに薄膜コンデンサを形成する方法が提案されている（特許文献１参照）。
【特許文献１】特開平６−３２５９７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このようなトレンチ型の薄膜コンデンサでは、トレンチの数及びアスペクト比（深さ／幅）を大きくし、トレンチの内壁を被覆する電極、誘電体膜、電極の積層膜を形成することにより、単位面積当たりの電極表面積をより増大させることができ、これにより、コンデンサの静電容量を更に増やすことが可能となる。
【０００５】
しかしながら、下地段差に起因して電極の電流経路が長くなることから、電極の抵抗が高くなる。さらに、トレンチの内壁を被覆するように積層膜を形成するためには、積層膜の膜厚を薄くする必要があるため、電極の高抵抗化を助長し、ひいては、等価直列抵抗（ＥＳＲ）が増大するという問題が生じる。また、更なる静電容量の増大を企図して、トレンチの内壁を被覆する積層膜を多段に（例えば、２セット以上）設ける場合には、各電極及び誘電体膜の膜厚の更なる薄膜化が必要となり、上述した問題がより一層顕在化する。
【０００６】
そこで、本発明は上記の事情に鑑みてなされたものであり、その目的は、高い静電容量を維持しつつ、ＥＳＲを低減することができる薄膜コンデンサ及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記の目的を達成するため、本発明の薄膜コンデンサは、基体上に設けられており且つ複数のトレンチが形成された絶縁層と、トレンチの内壁上及び絶縁層上に形成された下部電極と、下部電極上に追従して形成された誘電体膜と、誘電体膜上に追従して形成された上部電極と、２つのトレンチ間の絶縁層を介して離間した下部電極の部位同士、及び／又はトレンチを介して離間した上部電極の部位同士を連結する補助導体と、を備える。
【０００８】
上記構成では、２つのトレンチ間の絶縁層を介して離間した下部電極の部位同士、及び／又はトレンチを介して離間した上部電極の部位同士を連結する補助導体が形成されている。この補助導体により、電極自体の電流経路とは別にもう一つの電流経路が確保される。また、単純に電流経路が増える効果だけでなく、電極自体の電流経路に比べて短い電流経路が確保される。この補助導体により、トレンチがない場合の電流経路と同等の短さの電流経路を確保することも可能となる。このように、本発明によれば、トレンチの形成により高い静電容量を維持しつつ、下部電極又は上部電極の低抵抗化を図ることができ、ひいては薄膜コンデンサのＥＳＲの低減が図れる。
【０００９】
本発明の一実施形態では、補助導体は、絶縁層を介して下部電極と重なり合う領域、及び／又は保護層を介して上部電極と重なり合う領域のうち少なくとも一部に開口部を有する。このような領域の全面に補助導体が形成されている場合には、下部電極／上部電極と補助導体との間に浮遊容量が発生するが、このような領域における補助導体の一部に開口部を設けることにより、浮遊容量を低減できる。
【００１０】
さらに、上記の目的を達成するため、本発明の薄膜コンデンサの製造方法は、基体上に、複数のトレンチが形成された絶縁層を形成する工程と、トレンチの内壁上及び絶縁層上に、下部電極を形成する工程と、下部電極上に追従して誘電体膜を形成する工程と、誘電体膜上に追従して上部電極を形成する工程と、を有し、下部電極を形成する工程の前及び／又は上部電極を形成する工程の後に、２つの前記トレンチ間の前記絶縁層を介して離間した下部電極の部位同士、及び／又は前記トレンチを介して離間した上部電極の部位同士を連結する補助導体を形成する工程を有する。
【００１１】
上記構成の本発明では、下部電極のうち互いに離間した部位同士、及び／又は上部電極のうち互いに離間した部位同士を連結する補助導体を形成することにより、電極自体の電流経路とは別にもう一つの電流経路が確保される。また、単純に電流経路が増える効果だけでなく、電極自体の電流経路に比べて短い電流経路が確保される。この結果、トレンチの形成により高い静電容量を維持しつつ、下部電極又は上部電極の低抵抗化を図ることができ、ひいては薄膜コンデンサのＥＳＲの低減が図れる。
【００１２】
本発明の一実施形態では、絶縁層を形成する工程の前に、基体上において、少なくともトレンチが形成される部位を覆う補助導体を形成し、絶縁層を形成する工程は、基体及び補助導体上に絶縁層を堆積する工程と、補助導体に達するトレンチを絶縁層に形成する工程とを有する。このように、基体上において少なくともトレンチが形成される部位を覆う補助導体を形成することにより、トレンチの形成の際に補助導体がエッチストッパとして作用することから、トレンチの深さが均一になり、ひいてはコンデンサの容量ばらつきの低減に繋がる。
【発明の効果】
【００１３】
本発明によれば、２つのトレンチ間の絶縁層を介して離間した下部電極の部位同士、及び／又はトレンチを介して離間した上部電極の部位同士を連結する補助導体を設けることにより、電極自体の電流経路に加えてこれより短い電流経路を確保することができることから、電極の低抵抗化に繋がり、ひいては薄膜コンデンサのＥＳＲを低減することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図面を参照して説明する。なお、図面中、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右などの位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。
【００１５】
＜第１実施形態＞
図１は、それぞれ本発明による薄膜コンデンサの好適な一実施形態の概略構成を示す斜視図であり、図２は図１におけるII-II線に沿う断面図である。
【００１６】
図１及び図２に示すように、基体２上には、絶縁層３が形成されており、絶縁層３にはトレンチ３ａが形成されている。絶縁層３の厚さは、形成すべきトレンチ３ａの深さに応じて適宜設定することができる。また、基体２の材料としては、特に制限されず、シリコン基板、アルミナ等のセラミックス基板、ガラスセラミックス基板、ガラス基板、サファイア、ＭｇＯ、ＳｒＴｉＯ3等の単結晶基板が挙げられ、化学的且つ熱的に安定で応力発生が少なく表面の平滑性を保持し易いものを用いることが好ましい。さらに、絶縁層３の材質も特に制限されず、例えばＡｌ2Ｏ3、ＳｉＯ2、Ｓｉ等を列挙することができる。
【００１７】
このトレンチ３ａの内壁上及び絶縁層３上には、下地の段差構造に追従して、下部電極４、誘電体膜５、及び、上部電極６からなる積層膜が形成されている。また、誘電体膜５には、パッド電極８と下部電極４との接続部位に開口部５ａが形成されている。
【００１８】
下部電極４及び上部電極６としては、例えば、Ｃｕ、Ａｕ、Ｐｔ、Ａｇ、Ｓｎ、Ｃｒ、Ｃｏ、Ｎｉ等を含む金属、又はこれらを含む複合金属が挙げられる。誘電体膜５の材料は特に限定されず、例えば、Ａｌ2Ｏ3、ＰｂＴｉＯ3（ＰＺＴ）、ＢａＴｉＯ3、ＢａＴｉＯ3、ＺｒＯ2、ＨｆＯ2、Ｂｉ4Ｔｉ3Ｏ１2、ＳｒＢｉ2Ｔａ2Ｏ9、ＳｉＯ2等からなる。
【００１９】
この積層膜上には、保護膜７が形成されており、保護膜７には２つの開口部７ａ，７ａが形成されて、さらに、開口部７ａ内には下部電極４及び上部電極６が露出している。そして、この開口部７ａを埋め込むように、保護膜７上に２つのパッド電極８，８が形成されている。
【００２０】
保護膜７は、絶縁材料であれば特に限定されず、例えば、Ａｌ2Ｏ3、ＳｉＯ2、ＳｉＮなどの無機物とポリイミド、エポキシなどの樹脂からなる。パッド電極８として、例えば、Ｃｕ、Ａｕ、Ｐｔ、Ａｇ、Ｓｎ、Ｃｒ、Ｃｏ、Ｎｉ等を含む金属、又はこれらを含む複合金属が挙げられる。
【００２１】
本実施形態では、基体２と絶縁層３の間には、補助導体１０が形成されている。この補助導体１０は、２つのトレンチ３ａ間の絶縁層３の凸部３ｂを介して離間した下部電極４の部位同士、すなわち、２つのトレンチ３ａの底部における下部電極４の部位同士を連結している。これにより、２つのトレンチ３ａの底部における下部電極４の部位同士を、絶縁層３の凸部３ｂに追従して形成された下部電極自体よりも短い電流経路で接続することができる。
【００２２】
図３は、補助導体１０の平面形状を示す図である。なお、図３には、基板２およびトレンチ３ａの形状も図解している。図３に示すように、本実施形態では、補助導体１０は、複数のトレンチ３ａの領域及びトレンチ３ａ間の凸部３ｂの領域で基体２を被覆するような平面形状をなしている。
【００２３】
本実施形態では、後述するように、補助導体１０はエッチストッパとしても機能する。このため、補助導体１０の材料としては、導電材料の中でも、絶縁層３の材料に比してエッチングレート又はミリングレートの低い材料を使用することが好ましい。ここで、絶縁層３として、例えばＡｌ2Ｏ3、ＳｉＯ2、Ｓｉを用いる場合には、補助導体１０としてＲｕ、Ｐｔ、Ｉｒ、Ａｕが好ましく、ＲｕＯ2、ＳｒＲｕＯ3、ＩｒＯ2などの酸化物が用いられる。
【００２４】
次に、上記構成の本実施形態に係る薄膜トランジスタの製造方法について、図４〜図１１を参照して説明する。
【００２５】
図４は、薄膜コンデンサ１を製造している状態を示す断面図（工程図）である。図４に示すように、まず、基体２上に補助導体１０をパターニングする。当該工程では、例えば、Ｓｉからなる基体２上にスパッタリング法によりＲｕ膜を堆積させた後に、Ｒｕ膜上にレジストパターンを形成し、レジストパターンをマスクとしたドライエッチング又はウェットエッチングにより、Ｒｕ膜をパターニングして、補助導体１０を形成する（サブトラクティブ法）。または、基体２上にレジストパターンを形成した後に、全面にスパッタリング法によりＲｕ膜を堆積させて、レジストパターンとともにレジストパターン上の不要なＲｕ膜を除去することにより、補助導体１０を形成する（アディティブ法）。Ｒｕ膜の膜厚は、適宜調整することができ、例えば３００ｎｍ堆積させる。
【００２６】
次に、図５に示すように、基体２及び補助導体１０上の全面に、絶縁層３を形成する。絶縁層３の形成では、例えばスパッタリング法により、Ａｌ2Ｏ3膜を堆積させる。絶縁層３の厚さは、形成すべきトレンチに応じて設定され、例えば、５μｍ〜５０μｍである。
【００２７】
次いで、図６に示すように、絶縁層３上に、トレンチを形成すべき部位に開口部２０ａを有するマスク層２０を形成する。本実施形態では、マスク層２０として、例えばＲｕ、または、ＮｉＦｅからなる金属マスクをパターニングする。Ｒｕ、または、ＮｉＦｅ膜の堆積にはスパッタリング法を用いることができ、膜のパターン化にはサブトラクティブ法又はアディティブ法を用いることができる。
【００２８】
それから、図７に示すように、リアクティブイオンエッチング（ＲＩＥ）により、開口部２０ａ内に露出した絶縁層３を除去して、補助導体１０に達するトレンチ３ａを絶縁層３に形成した後に、マスク層２０を除去する。ここで、図８に、１つの薄膜コンデンサに形成されるトレンチ３ａの平面図を示す。図８では、３つの矩形状のトレンチ３ａを形成した例を示す。
【００２９】
トレンチ３ａの形成では、補助導体１０はエッチストッパとして機能する。これにより、絶縁層３に均一な深さのトレンチ３ａを複数形成できる。ここで、本実施形態では、基体２の材料としてＳｉＯ2酸化膜付きＳｉを用い、絶縁層３の材料としてＡｌ2Ｏ3を用いる例を示すが、これらの材料間のエッチングレートの差は小さいため、補助導体１０が設けられていない場合には、基体２の上面はエッチストッパとして機能せずにエッチされてしまう。なお、トレンチ３ａの形成方法として、イオンミリングを用いてもよい。補助導体１０としては、絶縁層３の材料に対して、エッチングレート又はミリングレートの低い材料を使用することが好ましい。
【００３０】
このようなトレンチ３ａを形成した後に、図９に示すように、トレンチ３ａの内壁上及び絶縁層３上に、下部電極４をパターニングする。当該工程では、下部電極４としてＣｕ膜をスパッタリング、または、ＣＶＤ方法で成膜し、下部電極４のパターニングには、上述したサブトラクティブ法又はアディティブ法を使用する。
【００３１】
次に、図１０に示すように、下部電極４及び絶縁層３上に、誘電体膜５をパターニングする。当該工程では、ＡＬＤ（Atomic Layer Deposition）法によりＡｌ2Ｏ3膜を堆積させた後、レジストパターンとイオンミリングを用いたエッチングにより、パッド電極８との接続部位におけるＡｌ2Ｏ3膜を除去して開口部５ａを形成する。
【００３２】
さらに、図１１に示すように、誘電体膜５上に上部電極６をパターニングする。当該工程では、上部電極６としてＣｕ膜をスパッタリングし、上部電極６のパターニングには、上述したサブトラクティブ法又はアディティブ法を使用する。
【００３３】
次いで、図１２に示すように、下部電極４、誘電体膜５、及び、上部電極６上に、下部電極４及び上部電極６が露出した開口部７ａ，７ａを備える保護膜７を形成する。保護膜７の形成では、例えば基体２の全面に、例えばスパッタリング法により、Ａｌ2Ｏ3膜を堆積させた後、レジストパターンを用いたエッチングにより、開口部７ａ，７ａを形成する。
【００３４】
以降の工程としては、必要に応じて基体２の裏面を研削して薄膜化した後に、ダイシングにより個々の薄膜コンデンサ１に分割し、薄膜コンデンサ１を得る。
【００３５】
このように構成された薄膜コンデンサ１によれば、２つのトレンチ３ａの底部における下部電極４の部位同士を連結する補助導体１０が形成されていることにより、２つのトレンチ３ａの底部における下部電極４の部位同士を、絶縁層３の凸部３ｂに追従して形成された下部電極自体よりも短い電流経路で接続することができる。これにより、電極自体の電流経路に加えて、これよりも短い電流経路が確保されることから、電極部１１の抵抗を低減することができる。
【００３６】
ここで、図１３に、薄膜コンデンサ１のトレンチ部位の等価回路を示す。図１３においては、抵抗Ｒ０、Ｒ１、Ｒ２及び容量Ｃを構成する部材の符号を括弧書きで示す。図１３の等価回路図を参照すると明らかなように、補助導体１０の抵抗Ｒ０は、下部電極４の抵抗Ｒ１に対して並列接続された状態となることから、電極部１１の抵抗Ｒは下記式（１）で表される。
【００３７】
Ｒ＝１／（１／Ｒ１＋１／Ｒ２） （１）
【００３８】
よって、Ｒ＜Ｒ１となり、電極部１１の抵抗Ｒは、下部電極４自体の抵抗Ｒ１よりも小さくなる。本発明者らは、補助導体１０による効果を実証するため、補助導体１０を有する薄膜コンデンサ（Ａ：本実施形態）と、補助導体１０を有しない薄膜コンデンサ（Ｂ：比較例）について、損失係数（ＤＦ）を測定した。なお、損失係数（ＤＦ）は、Tanδで表されるものであり、このTanδは、コンデンサのエネルギー損失量の測定値であって、特定の温度下において特定の周波数(f)の正弦波を印加した場合におけるコンデンサの電力損失を示す指標である。
【００３９】
図１４は、本実施形態（Ａ）及び比較例（Ｂ）に係る薄膜コンデンサの損失係数（ＤＦ）の測定結果を示すグラフである。損失係数（ＤＦ）は、室温において、２００ｍＶｒｍｓの正弦波信号１ｋＨｚを薄膜コンデンサ１に印加して、インピーダンスアナライザ（ＹＨＰ社製４１９４Ａ）にて測定した。図中のパターン１及びパターン２は、それぞれ、トレンチ３ａの幅と距離（Ｌ/Ｓ）を１．５μｍ/１．５μｍ及び２．０μｍ/２．０μｍに作製したコンデンサを示す。尚、実施形態（Ａ）及び比較例（Ｂ）におけるトレンチの高さは１０μｍに作製した。
【００４０】
図１４より、補助導体１０を設けることにより、補助導体１０を設けない場合に比べて、薄膜コンデンサ１の損失係数が減少することが理解される。ここで、等価直列抵抗（ＥＳＲ）とは、コンデンサの内部抵抗、接続抵抗、誘電体内部の粘性、欠陥によるバイパス電流等の抵抗ロスの影響全てを合わせたものに相当し、下記式（２）で表される。なお、ＥＳＲは、温度及び周波数によって変動し得るものである。
【００４１】
ＥＳＲ＝Ｔａｎδ／２πｆＣ （２）
上記式中、ｆは周波数（Ｈｚ）を示し、Ｃは容量を示す。
【００４２】
上記式（２）より、Ｔａｎδが小さいほどＥＳＲが低減されることが明らであり、上述の如く、本発明の薄膜コンデンサ１では、Ｔａｎδが低減できることから、ＥＳＲを確実に減少させることができる。すなわち、本発明の薄膜コンデンサ１によれば、トレンチ３ａを設けて表面積を増大させることにより、高い静電容量を維持しつつ、ＥＳＲを低減することができることが確認された。
【００４３】
また、本発明の薄膜コンデンサ１によれば、補助導体１０をエッチストッパとして機能させるので、トレンチ３ａの深さを均一化することができ、これにより、容量のばらつきを低減することができる。本発明者らは、この効果を実証すべく、補助導体１０を設けた上でトレンチ３ａを形成した薄膜コンデンサ１（Ａ：本実施形態例）と、補助導体１０を設けずにトレンチ３ａを形成した薄膜コンデンサ（Ｂ：比較例）の容量のばらつき（３σ）を測定した。
【００４４】
図１５は、本実施形態（Ａ）及び比較例（Ｂ）に係る薄膜コンデンサについての容量のばらつき（３σ）の測定結果を示すグラフである。なお、補助導体１０の膜厚は、いずれも３００ｎｍとした。図１５において、図中のパターン１及びパターン２は、それぞれ、トレンチ３ａの幅と距離（Ｌ/Ｓ）を１．５μｍ/１．５μｍ及び２．０μｍ/２．０μｍに作製したコンデンサを示す。尚、実施形態（Ａ）及び比較例（Ｂ）におけるトレンチの高さは１０μｍに作製した。
【００４５】
図１５に示すように、補助導体１０をトレンチ３ａの形成の際のエッチストッパとして用いることにより、薄膜コンデンサの容量ばらつきを１２〜１７．５％から５〜８％まで減少できていることが判明した。
【００４６】
以上説明したように、本実施形態に係る薄膜コンデンサ１によれば、２つのトレンチ３ａの底部における下部電極４の部位同士を連結する補助導体１０が形成されていることにより、２つのトレンチ３ａの底部における下部電極４の部位同士を、絶縁層３の凸部３ｂに追従して形成された下部電極自体よりも短い電流経路で接続することができる。これにより、電極自体の電流経路に加えて、これよりも短い電流経路が確保されることから、電極部１１を低抵抗化することができ、その結果、薄膜コンデンサのＥＳＲを低減することが可能となる。
【００４７】
さらに、絶縁層３へのトレンチ３ａの形成の際に、補助導体１０をエッチストッパとして用いることにより、トレンチ３ａの深さの面内均一性を向上でき、容量ばらつきを低減することができる。
【００４８】
＜第２実施形態＞
図１６は、第２実施形態に係る薄膜コンデンサ１の断面図であり、図１７は、補助導体１０の平面形状を示す図である。なお、図１７では、基板２およびトレンチ３ａの平面形状も図解している。
【００４９】
図１６及び図１７に示すように、本実施形態では、補助導体１０は、絶縁層３の凸部３ｂを介して下部電極４と重なり合う領域のうち少なくとも一部に開口部１０ａを有する。換言すれば、絶縁層３ｂの下部領域において、補助導体１０の少なくとも一部に開口部１０ａが形成されている。なお、開口部１０ａの形状に限定はなく、例えば絶縁層３ｂの下部領域に複数の開口部１０ａを設けてもよい。
【００５０】
絶縁層３の下部領域の全面に補助導体が形成されている場合には、絶縁層３を介して下部電極と補助導体との間に浮遊容量が発生するが、このような領域における補助導体１０の一部に開口部１０ａを設けることにより、浮遊容量を低減することができる。
【００５１】
＜第３実施形態＞
図１８は、第３実施形態に係る薄膜コンデンサ１の断面図である。
図１８に示すように、本実施形態では、トレンチ３ａを介して離間した上部電極の部位同士、より詳細には、トレンチ３ａの両側の絶縁層３上の上部電極６の部位同士を連結する補助導体１２が形成されている。
【００５２】
図１９は、補助導体１０の平面形状の一例を示す図である。なお、図１９では、基板２及び上部電極６の平面形状も図解している。
図１９に示すように、補助導体１２は、上部電極６の凹部６ａ及び上部電極６の領域を被覆するような平面形状をなしている。これにより凹部６ａの両側における上部電極６の部位同士が、補助導体１２により接続される。なお、補助導体１２は、凹部６ａ毎に分離していてもよい。
【００５３】
図２０は、補助導体１２の平面形状の他の例を示す図である。なお、図２０では、基板２及び上部電極６の平面形状も図解している。
図２０に示す例では、補助導体１２は、保護膜７を介して上部電極６と重なり合う領域のうち少なくとも一部に開口部１２ａを有する。換言すれば、凹部６ａの部位において、補助導体１２の少なくとも一部に開口部１２ａが形成されている。なお、開口部１２ａの数および形状に限定はない。凹部６ａの部位の全面に保護膜７を介して補助導体１２が形成されている場合には、保護膜７を介して上部電極６と補助導体１２との間に浮遊容量が発生するが、このような領域における補助導体１２の一部に開口部１２ａを設けることにより、浮遊容量を低減することができる。
【００５４】
第３実施形態に係る薄膜コンデンサ１によれば、補助導体１２により、トレンチ３ａを介して離間した上部電極６の部位同士を、トレンチ３ａの内壁に追従して形成された上部電極６自体よりも短い電流経路で接続することができる。これにより、電極自体の電流経路に加えて、これよりも短い電流経路が確保されることから、上部電極６および補助導体１２を含めた電極部を低抵抗化することができ、その結果、薄膜コンデンサのＥＳＲを低減することが可能となる。
【００５５】
＜第４実施形態＞
図２１は、第４実施形態に係る薄膜コンデンサ１の断面図である。
図２１に示すように、本実施形態では、トレンチ３ａの途中の深さにおいて、トレンチ３ａの側壁に形成され、トレンチ３ａを挟んで対向配置した上部電極６同士を連結する補助導体１３が形成されている。
【００５６】
このような補助導体１３であっても、第３実施形態と同様の理由で上部電極６および補助導体１３を含めた電極部を低抵抗化することができ、その結果、薄膜コンデンサのＥＳＲを低減することが可能となる。
【００５７】
なお、上述したとおり、本発明は、上記の各実施形態に限定されるものではなく、その要旨を変更しない限度において様々な変形が可能である。
例えば、トレンチ３ａの内壁及び絶縁層３上に下部電極４、誘電体膜５、及び、上部電極６からなる積層膜のセットを多段に（例えば、２セット以上）形成してもよい。またさらに、必要に応じて、薄膜コンデンサ１上に窒化シリコンからなる密着層を形成し、この密着層上に補助導体１０及び絶縁層３を形成してもよい。
【００５８】
また、絶縁層３に形成するトレンチ３ａの数及び形状に制限はなく、例えば、トレンチは、楕円形のような丸みを帯びた形状の断面を有していてもよく、閉じていない形状、すなわちトレンチ３ａの一端が薄膜コンデンサの外縁にまで延在していてもよい。また、下部電極４、誘電体膜５、及び、上部電極６からなる積層膜には、更に他の機能層が適宜の位置に形成されていいてもよい。加えて、基体の両面にコンデンサ構造を形成してもよく、この場合、トレンチ３ａ、絶縁層３、並びに、下部電極４、誘電体膜５、及び上部電極６からなる積層膜は、基体の両面に形成される。
【産業上の利用可能性】
【００５９】
以上説明した通り、本発明の薄膜コンデンサ及びその製造方法によれば、高い静電容量を維持しつつ、ＥＳＲを低減した薄膜コンデンサを実現することができるので、薄膜型の電子部品を内蔵する機器、装置、システム、各種デバイス等、特に小型化及び高性能化が要求されるものの製造用途に広く且つ有効に利用することができる。
【図面の簡単な説明】
【００６０】
【図１】第１実施形態に係る薄膜コンデンサ１の斜視図である。
【図２】図１におけるII-II線に沿う断面図である。
【図３】補助導体１０の平面形状を示す図である。
【図４】薄膜コンデンサ１を製造している状態を示す断面図である。
【図５】薄膜コンデンサ１を製造している状態を示す断面図である。
【図６】薄膜コンデンサ１を製造している状態を示す断面図である。
【図７】薄膜コンデンサ１を製造している状態を示す断面図である。
【図８】薄膜コンデンサ１を製造している状態を示す平面図である。
【図９】薄膜コンデンサ１を製造している状態を示す断面図である。
【図１０】薄膜コンデンサ１を製造している状態を示す断面図である。
【図１１】薄膜コンデンサ１を製造している状態を示す断面図である。
【図１２】薄膜コンデンサ１を製造している状態を示す断面図である。
【図１３】薄膜コンデンサのトレンチ部位の等価回路図である。
【図１４】本実施形態（Ａ）及び比較例（Ｂ）に係る薄膜コンデンサの損失係数（ＤＦ）の測定結果を示す図である。
【図１５】本実施形態（Ａ）及び比較例（Ｂ）に係る薄膜コンデンサについての容量ばらつき（３σ）の測定結果を示す図である。
【図１６】第２実施形態に係る薄膜コンデンサ１の断面図である。
【図１７】補助導体１０の平面形状を示す図である。
【図１８】第３実施形態に係る薄膜コンデンサ１の断面図である。
【図１９】補助導体１２の平面形状の一例を示す図である。
【図２０】補助導体１２の平面形状の他の例を示す図である。
【図２１】第４実施形態に係る薄膜コンデンサ１の断面図である。
【符号の説明】
【００６１】
１…薄膜コンデンサ、２…基体、３…絶縁層、３ａ…トレンチ、３ｂ…凸部、４…下部電極、５…誘電体膜、５ａ…開口部、６…上部電極、６ａ…凹部、７…保護膜、７ａ…開口部、８…パッド電極、１０…補助導体、１０ａ…開口部、１１…電極部、１２，１３…補助導体、１２ａ…開口部、２０…マスク層、２０ａ…開口部。
【特許請求の範囲】
【請求項１】
基体上に設けられており、且つ、複数のトレンチが形成された絶縁層と、
前記トレンチの内壁上及び前記絶縁層上に形成された下部電極と、
前記下部電極上に追従して形成された誘電体膜と、
前記誘電体膜上に追従して形成された上部電極と、
２つの前記トレンチ間の前記絶縁層を介して離間した下部電極の部位同士、及び／又は前記トレンチを介して離間した上部電極の部位同士を連結する補助導体と、
を備える薄膜コンデンサ。
【請求項２】
前記補助導体は、絶縁層を介して下部電極と重なり合う領域のうち少なくとも一部に開口部を有する、
請求項１記載の薄膜コンデンサ。
【請求項３】
前記上部電極を被覆する保護層をさらに有し、
前記補助導体は、前記保護層を介して上部電極と重なり合う領域のうち少なくとも一部に開口部を有する、
請求項１記載の薄膜コンデンサ。
【請求項４】
前記補助導体は、前記基体上に形成されており、２つの前記トレンチの底部における前記下部電極の部位同士を連結する、
請求項１記載の薄膜コンデンサ。
【請求項５】
基体上に、複数のトレンチが形成された絶縁層を形成する工程と、
前記トレンチの内壁上及び前記絶縁層上に、下部電極を形成する工程と、
前記下部電極上に追従して誘電体膜を形成する工程と、
前記誘電体膜上に追従して上部電極を形成する工程と、
を有し、
前記下部電極を形成する工程の前及び／又は前記上部電極を形成する工程の後に、２つの前記トレンチ間の前記絶縁層を介して離間した下部電極の部位同士、及び／又は前記トレンチを介して離間した上部電極の部位同士を連結する補助導体を形成する工程を有する、
薄膜コンデンサの製造方法。
【請求項６】
前記絶縁層を形成する工程の前に、前記基体上において、少なくとも前記トレンチが形成される部位を覆う前記補助導体を形成し、
前記絶縁層を形成する工程は、前記基体及び前記補助導体上に絶縁層を堆積する工程と、前記補助導体に達するトレンチを前記絶縁層に形成する工程とを有する、
請求項５記載の薄膜コンデンサの製造方法。
【請求項１】
基体上に設けられており、且つ、複数のトレンチが形成された絶縁層と、
前記トレンチの内壁上及び前記絶縁層上に形成された下部電極と、
前記下部電極上に追従して形成された誘電体膜と、
前記誘電体膜上に追従して形成された上部電極と、
２つの前記トレンチ間の前記絶縁層を介して離間した下部電極の部位同士、及び／又は前記トレンチを介して離間した上部電極の部位同士を連結する補助導体と、
を備える薄膜コンデンサ。
【請求項２】
前記補助導体は、絶縁層を介して下部電極と重なり合う領域のうち少なくとも一部に開口部を有する、
請求項１記載の薄膜コンデンサ。
【請求項３】
前記上部電極を被覆する保護層をさらに有し、
前記補助導体は、前記保護層を介して上部電極と重なり合う領域のうち少なくとも一部に開口部を有する、
請求項１記載の薄膜コンデンサ。
【請求項４】
前記補助導体は、前記基体上に形成されており、２つの前記トレンチの底部における前記下部電極の部位同士を連結する、
請求項１記載の薄膜コンデンサ。
【請求項５】
基体上に、複数のトレンチが形成された絶縁層を形成する工程と、
前記トレンチの内壁上及び前記絶縁層上に、下部電極を形成する工程と、
前記下部電極上に追従して誘電体膜を形成する工程と、
前記誘電体膜上に追従して上部電極を形成する工程と、
を有し、
前記下部電極を形成する工程の前及び／又は前記上部電極を形成する工程の後に、２つの前記トレンチ間の前記絶縁層を介して離間した下部電極の部位同士、及び／又は前記トレンチを介して離間した上部電極の部位同士を連結する補助導体を形成する工程を有する、
薄膜コンデンサの製造方法。
【請求項６】
前記絶縁層を形成する工程の前に、前記基体上において、少なくとも前記トレンチが形成される部位を覆う前記補助導体を形成し、
前記絶縁層を形成する工程は、前記基体及び前記補助導体上に絶縁層を堆積する工程と、前記補助導体に達するトレンチを前記絶縁層に形成する工程とを有する、
請求項５記載の薄膜コンデンサの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２００９−１３５３１１（Ｐ２００９−１３５３１１Ａ）
【公開日】平成２１年６月１８日（２００９．６．１８）
【国際特許分類】
【出願番号】特願２００７−３１１０７０（Ｐ２００７−３１１０７０）
【出願日】平成１９年１１月３０日（２００７．１１．３０）
【出願人】（０００００３０６７）ＴＤＫ株式会社 (7,238)
【Ｆターム（参考）】
【公開日】平成２１年６月１８日（２００９．６．１８）
【国際特許分類】
【出願日】平成１９年１１月３０日（２００７．１１．３０）
【出願人】（０００００３０６７）ＴＤＫ株式会社 (7,238)
【Ｆターム（参考）】
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