説明

薄膜トランジスタ、薄膜トランジスタの製造方法及び画像表示装置

【課題】アライメント精度良く半導体層を形成し、かつ、プロセス数を増やすことなくトランジスタの素子分離を行うことのできる薄膜トランジスタ、薄膜トランジスタの製造方法及び画像表示装置を提供する。
【解決手段】薄膜トランジスタ50は、基板1と、基板1上に形成されたゲート電極2と、基板1とゲート電極2とにわたって、これらの上に形成されたゲート絶縁体層4と、ゲート絶縁体層4上に形成された半導体層5と、半導体層5上に形成された保護層6と、ゲート絶縁体層4と半導体層5と保護層6とにわたって、これらの上に形成された、ソース電極7及びドレイン電極8と、を有し、半導体層5における、ソース電極7とドレイン電極8との間のチャネル部を流れる電流の方向の一端5aは、ソース電極7の一端7aと一致し、半導体層5における他端5bは、ドレイン電極8の一端8aと一致している。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、薄膜トランジスタ、その製造方法及び画像表示装置に関する。
【背景技術】
【0002】
情報技術の目覚しい発展により、現在ではノート型パソコンや携帯情報端末などでの情報の送受信が頻繁に行われている。近い将来、場所を選ばずに情報をやり取りできるユビキタス社会が来るであろうことは周知の事実である。そのような社会においては、より軽量、薄型の情報端末が望まれる。
現在半導体材料の主流はシリコン系(Si系)であるが、フレキシブル化、軽量化、低コスト化、高性能化などの観点から酸化物半導体を用いたトランジスタ(酸化物トランジスタ)の研究が盛んになっている。一般に酸化物半導体を用いる場合、スパッタ法などの真空成膜が用いられることが多い。
【0003】
しかし、近年では、塗布法による酸化物半導体の形成が報告されており、大面積化、印刷法の適用、プラスチック基板の利用などといった応用の可能性が広がってきている。
またその応用分野は広く、上記のような薄型、軽量のフレキシブルディスプレイに限らず、RFID(Radio Frequency Identification)タグやセンサーなどへの応用も見込まれている。このように、ユビキタス社会に向けて塗布型酸化物トランジスタの研究は必要不可欠である。
このような理由により、現在では塗布法による酸化物半導体の研究が注目されている。
【0004】
溶液から半導体層を形成するには、スピンコート法やディップ法、インクジェット法などの方法が挙げられる。このうち、スピンコート法やディップ法で製造されたトランジスタを複数配置したトランジスタアレイにおいては、トランジスタ素子間やトランジスタと画素電極との間の半導体層中を電流が流れやすいため、オフ状態での電流(以下、「リーク電流」ともいう。)値が大きくなり、オンオフ比が低下してしまうといった課題がある。
このため、例えば特許文献1においてはインクジェット法を用いて所望の場所に半導体層を形成することにより、トランジスタ素子の分離を実現している。また、例えば特許文献2においてはソース電極、ドレイン電極の間のチャネル部に半導体溶液を注入することによってトランジスタ素子の分離を実現している。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2005−210086号公報
【特許文献2】特開2004−80026号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、特許文献2に記載の方法を用いた場合には、チャネル部に半導体溶液を注入するには隔壁の形成が必要となる為、通常のトランジスタ作製方法に加えて隔壁材料の成膜及びパターニングのプロセスを別途行わなければならないといった課題がある。
また、特許文献1、2の方法に記載の方法を用いた場合、つまり印刷法で半導体層を形成する場合には、素子特性の向上、安定化には素子分離を図る必要がある為に位置精度の良い印刷方法が求められるといった課題がある。
【0007】
そこで、本発明は、上述の課題を鑑みてなされたものであり、位置精度の向上を図る為に半導体層を印刷法でストライプ形状に形成し、保護層を成膜してパターニングを行う。その後、ソース電極とドレイン電極とを成膜する。ソース電極とドレイン電極とをフォトリソグラフィー法にてパターニングを行う際、単素子を形成するに当たり半導体層のストライプ形状で余分な箇所をソース電極とドレイン電極とを同時にエッチングし、素子分離を図る。
このように、上記半導体層をストライプ形状に形成し、ソース電極とドレイン電極とをパターニングする際に半導体層の余分な箇所を同時にエッチングすることで、アライメント精度良く半導体層を形成し、かつトランジスタ素子の分離が実現可能な薄膜トランジスタ、薄膜トランジスタの製造方法及び画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記課題を解決するために、本発明の一態様は、基板と、前記基板上に形成されたゲート電極と、前記基板と前記ゲート電極とにわたって、これらの上に形成されたゲート絶縁体層と、前記ゲート絶縁体層上に形成された半導体層と、前記半導体層上に形成された保護層と、前記ゲート絶縁体層と前記半導体層と前記保護層とにわたって、これらの上に形成された、ソース電極及びドレイン電極と、を有し、前記半導体層における、前記ソース電極と前記ドレイン電極との間のチャネル部を流れる電流の方向の一端は、前記ソース電極の一端と一致し、前記半導体層における他端は、前記ドレイン電極の一端と一致していることを特徴とする薄膜トランジスタである。
上記態様によれば、素子分離が図られている。このため、上記態様に係る薄膜トランジスタであれば、素子分離が図られていない薄膜トランジスタと比較して、トランジスタ素子間に電流が流れにくくなるため、リーク電流値を低減することができる。よって、オンオフ比を向上させることができる。
【0009】
また、本発明の別の態様は、前記半導体層は、前記ゲート電極の直上、かつ前記ゲート電極に対して水平方向に形成されることとしても良い。
上記態様によれば、半導体層をゲート電極の直上、かつゲート電極に対して水平方向に形成されている。
また、本発明の別の態様は、前記半導体層は、金属酸化物を主成分とする材料からなることとしても良い。
上記態様によれば、金属酸化物を主成分とする材料で半導体層を形成した場合であっても、リーク電流値を低減することができる。
【0010】
また、本発明の別の態様は、前記半導体層は、有機物を主成分とする材料からなることとしても良い。
上記態様によれば、有機物を主成分とする材料で半導体層を形成した場合であっても、リーク電流値を低減することができる。
また、本発明の別の態様は、前記保護層は、前記半導体層が前記ソース電極及び前記ドレイン電極と直接接触箇所を有するように形成されていることとしても良い。
上記態様によれば、半導体層はソース電極及び前記ドレイン電極と直接接触することができる。このため、上記態様に係る薄膜トランジスタであれば、確実に薄膜トランジスタを動作させることができる。
【0011】
また、本発明の別の態様は、前記ゲート絶縁体層に形成された凹部を備え、前記半導体層は、前記凹部内に形成されていることとしても良い。
また、本発明の別の態様は、前記凹部は、ストライプ状に形成されていることとしても良い。
また、本発明の別の態様は、前記凹部の一部は、前記ゲート電極と平行かつ前記ソース電極上に形成されていることとしても良い。
また、本発明の別の態様は、前記凹部の一部は、前記ドレイン電極上に形成されていることとしても良い。
【0012】
また、本発明の別の態様は、前記凹部の厚さは、10nm以上200nm以下の範囲内であることとしても良い。
また、本発明の別の態様は、複数のトランジスタが形成された薄膜トランジスタの製造方法であって、基板上にゲート電極を形成する工程と、前記基板と前記ゲート電極とにわたって、これらの上にゲート絶縁体層を形成する工程と、前記ゲート絶縁体層上に半導体層を形成する工程と、前記半導体層上に保護層を形成する工程と、前記ゲート絶縁体層と前記半導体層と前記保護層とにわたって、これらの上にソース電極及びドレイン電極を形成する工程と、前記ソース電極と前記ドレイン電極とをエッチングすると同時に、前記保護層または前記ソース電極または前記ドレイン電極で被覆されていない前記半導体層をエッチングする工程と、を有し、前記半導体層を形成する工程では、前記半導体層を前記複数のトランジスタに渡ってストライプ形状に形成することを特徴とする薄膜トランジスタの製造方法である。
【0013】
上記態様によれば、ソース電極とドレイン電極とをエッチングすると同時に、保護層またはソース電極またはドレイン電極で被覆されていない半導体層をエッチングする。このため、ソース電極とドレイン電極とをエッチングする同時に半導体層の素子分離を図ることができる。よって、上記態様に係る薄膜トランジスタの製造方法であれば、従来の製造方法と比較して、スペーサーの形成等の素子分離に要する工程の数を低減することができる。
【0014】
さらに、上記態様によれば、半導体層をストライプ形状に形成する。このため、上記態様に係る薄膜トランジスタの製造方法であれば、従来の製造方法と比較して、印刷時のアライメント精度を向上させることができる。
また、本発明の別の態様は、前記半導体層を形成する工程では、前記半導体層を塗布法にて形成することとしても良い。
上記態様によれば、半導体層を塗布法にて形成する。このため、上記態様に係る薄膜トランジスタの製造方法であれば、半導体層を大面積で形成することができる。
【0015】
また、本発明の別の態様は、前記エッチングする工程では、エッチング方法がウェットエッチングであることとしても良い。
上記態様によれば、被覆されていない半導体層とソース電極とドレイン電極とをウェットエッチングする。このため、上記態様に係る薄膜トランジスタの製造方法であれば、同時に半導体層とソース電極とドレイン電極とをエッチングすることができる。
また、本発明の別の態様は、前記エッチングする工程では、エッチング方法がドライエッチングであることとしても良い。
上記態様によれば、被覆されていない半導体層とソース電極とドレイン電極とをドライエッチングする。このため、上記態様に係る薄膜トランジスタの製造方法であれば、同時に半導体層とソース電極とドレイン電極とをエッチングすることができる。
【0016】
また、本発明の別の態様は、前記塗布法は、凸版印刷、凹版印刷、平版印刷、反転オフセット印刷、スクリーン印刷、インクジェット、熱転写印刷、ディスペンサ、スピンコート、ダイコート、マイクログラビアコート、ディップコートの何れかであることとしても良い。
上記態様によれば、凸版印刷、凹版印刷、平版印刷、反転オフセット印刷、スクリーン印刷、インクジェット、熱転写印刷、ディスペンサ、スピンコート、ダイコート、マイクログラビアコート、ディップコートの何れかの方法を用いて、半導体層を塗布することができる。このため、上記態様に係る薄膜トランジスタの製造方法であれば、簡単に半導体層を形成することができる。
【0017】
また、本発明の別の態様は、前記ゲート絶縁体層を形成する工程後、前記ゲート絶縁体層に、ストライプ状に凹部を形成する工程を備え、前記半導体層を形成する工程では、前記凹部内の前記ゲート絶縁体層上に前記半導体層を形成することとしても良い。
また、本発明の別の態様は、前記凹部を形成する工程では、前記凹部をドライエッチング法で形成することとしても良い。
【0018】
また、本発明の別の態様は、上記態様に記載の薄膜トランジスタと、前記ソース電極と前記ドレイン電極とにわたって、これらの上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された、前記ドレイン電極に電気的に接続された画素電極と、前記画素電極上に形成された共通電極を含む表示媒体と、を有することを特徴とする画像表示装置である。
上記態様によれば、上述した薄膜トランジスタを用いているので、リーク電流値を低減することができる。このため、上記態様に係る画像表示装置であれば、良好な画像を表示することができる。
【0019】
また、本発明の別の態様は、前記表示媒体は、電気泳動型反射表示装置、透過型液晶表示装置、反射型液晶表示装置、半透過型液晶表示装置、有機EL表示装置及び無機EL表示装置の何れかであることとしても良い。
上記態様によれば、電気泳動型反射表示装置、透過型液晶表示装置、反射型液晶表示装置、半透過型液晶表示装置、有機EL表示装置及び無機EL表示装置の何れかを表示媒体としている。このため、上記態様に係る画像表示装置であれば、さらに良好な画像を表示することができる。
【発明の効果】
【0020】
本発明によれば、塗布法にて半導体層をストライプ形状に形成した後、保護層とソース電極とドレイン電極とを形成する。そして、ソース電極とドレイン電極とをエッチングする際に、保護層またはソース電極またはドレイン電極で被覆されていない箇所の半導体層を同時にエッチングすることで、アライメント精度良く半導体層を形成し、かつ工程数増やすことなくトランジスタ素子を分離することが可能である。
【0021】
さらに、凹部を備えた薄膜トランジスタであれば、上述の効果に加えて、ゲート絶縁膜に直接凹部を形成することで、バンク層の形成プロセスを省くことができる。更に凹部をストライプ状に形成することによって、ストライプ状の長軸方向には厳密に位置合わせをする必要がないことから、半導体形成位置の位置ズレを抑制することができる。この為、塗布法により所望の場所に半導体層の成膜を行うことができる。
更に、凹部を備えた薄膜トランジスタであれば、隔壁の形成プロセスが不要、素子分離工程の追加が不要な為、製造プロセスの簡易化を図ることが可能である。
【図面の簡単な説明】
【0022】
【図1】本発明の実施形態に係る薄膜トランジスタの構造を表す部分断面図。
【図2】本発明の実施形態に係る薄膜トランジスタの配列図。
【図3】本発明の実施形態に係る薄膜トランジスタの配列図。
【図4】素子分離を図っていない場合の薄膜トランジスタの配列図。
【図5】従来の薄膜トランジスタの構造を表す部分断面図。
【図6】従来の薄膜トランジスタを含む画像表示装置の構造を表す部分断面図。
【図7】従来の薄膜トランジスタの配列図。
【図8】従来の薄膜トランジスタの構造を表す部分断面図。
【図9】従来の薄膜トランジスタを含む画像表示装置の構造を表す部分断面図。
【図10】本発明の第2実施形態に係る凹部を表す部分断面図。
【図11】本発明の第2実施形態に係る薄膜トランジスタの構造を表す部分断面図。
【図12】素子分離を図っていない場合の薄膜トランジスタの配列図。
【図13】本発明の第2実施形態に係る薄膜トランジスタの配列図。
【発明を実施するための形態】
【0023】
≪第1実施形態≫
(薄膜トランジスタ)
以下、本発明の実施の形態を、図面を参照しつつ説明する。なお、実施の形態において、同一構成要素には同一符号を付け、重複する説明は省略する。
なお、図1に示された、本発明の実施の形態に係る薄膜トランジスタ50の構成は、特に限定されるものではない。
【0024】
また、薄膜トランジスタ50は、図3に示された薄膜トランジスタの配列図70のA−Bの概略断面図に対応するものである。なお、薄膜トランジスタ50は、実際には、図5に示された薄膜トランジスタ20に示すように、キャパシタ電極3を有している。
また、薄膜トランジスタ20は、図7に示された薄膜トランジスタの配列図40のA−B−Cの概略断面に対応するものである。
従って、薄膜トランジスタ50を用いた画像表示装置の概略断面図は、薄膜トランジスタの配列図70のA−B−Cの断面、つまりは図6に示された薄膜トランジスタ30の概略断面図と同等になる。
【0025】
図1、3に示すように、本発明の実施の形態に係る薄膜トランジスタ50は、基板1、ゲート電極2、ゲート絶縁体層4、半導体層5、保護層6、ソース電極7、ドレイン電極8を備えている。そして、半導体層5の端部5aの位置とソース電極7の端部7aの位置とは平面視で一致している。これと同様に、半導体層5の端部5bの位置とドレイン電極8の端部8aの位置とは平面視で一致している。
【0026】
本発明の実施の形態に係る基板1として、具体的にはポリメチルメタクリレート、ポリアクリレート、ポリカーボネート、ポリスチレン、ポリエチレンサルファイド、ポリエーテルスルホン、ポリオレフィン、ポリエチレンテレフタレート、ポリエチレンナフタレート、シクロオレフィンポリマー、ポリエーテルサルフォン、トリアセチルセルロース、ポリビニルフルオライドフィルム、エチレン-テトラフルオロエチレン共重合樹脂、耐候性ポリエチレンテレフタレート、耐候性ポリプロピレン、ガラス繊維強化アクリル樹脂フィルム、ガラス繊維強化ポリカーボネート、透明性ポリイミド、フッ素系樹脂、環状ポリオレフィン系樹脂、ガラス及び石英等を使用することができるが、本発明ではこれらに限定されるものではない。また、これらは単独として使用してもよいが、二種以上を積層した複合の基板として使用してもよい。
【0027】
本発明の実施の形態に係る基板1が有機物フィルムである場合には、薄膜トランジスタ50の素子の耐久性を向上させるために透明のガスバリア層(図示せず)を形成することができる。このガスバリア層としては、酸化アルミニウム(Al)、酸化ケイ素(SiO)、窒化ケイ素(SiN)、酸化窒化ケイ素(SiON)、炭化ケイ素(SiC)及びダイヤモンドライクカーボン(DLC)などが挙げられるが、本発明ではこれらに限定されるものではない。また、これらのガスバリア層は2層以上積層して使用することもできる。また、このガスバリア層は有機物フィルムを用いた基板1の片面だけに形成してもよいし、両面に形成しても構わない。
【0028】
ガスバリア層は、真空蒸着法、イオンプレーティング法、スパッタリング法、レーザーアブレーション法、プラズマCVD(Chemical Vapor Deposition)法、ホットワイヤーCVD法及びゾル−ゲル法などを用いて形成することができるが、本発明ではこれらに限定されるものではない。
【0029】
本発明の実施の形態に係る、ゲート電極2、キャパシタ電極3、ソース電極8及びドレイン電極9には、酸化インジウム(In)、酸化スズ(SnO)、酸化亜鉛(ZnO)、酸化カドミウム(CdO)、酸化インジウムカドミウム(CdIn)、酸化カドミウムスズ(CdSnO)、酸化亜鉛スズ(ZnSnO)、酸化インジウム亜鉛(In−Zn−O)等の酸化物材料が好適に用いられる。また、この酸化物材料に不純物をドープすることも導電率を上げるために好ましい。例えば、酸化インジウムにスズやモリブデン、チタンをドープしたもの、酸化スズにアンチモンやフッ素をドープしたもの、酸化亜鉛にインジウム、アルミニウム、ガリウムをドープしたものなどである。この中では特に酸化インジウムにスズをドープした酸化インジウムスズ(通称ITO)が低い抵抗率のために特に好適に用いられる。またAu、Ag、Cu、Cr、Al、Mgなどの金属材料も好適に用いられる。また、導電性酸化物材料と低抵抗金属材料とを複数積層したものも使用できる。この場合、金属材料の酸化や経時劣化を防ぐために導電性酸化物薄膜/金属薄膜/導電性酸化物薄膜の順に積層した3層構造が特に好適に用いられる。また、PEDOT(ポリエチレンジオキシチオフェン)等の有機導電性材料も好適に用いることができる。また、ゲート電極2、ソース電極8及びドレイン電極9は、全て同じ材料であっても構わないし、全て違う材料であっても構わない。しかし、工程数を減らすためにソース電極8とドレイン電極9とは同一の材料であることがより望ましい。
【0030】
上記電極は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマCVD(Chemical Vapor Deposition)、光CVD法、ホットワイヤーCVD法、またはスクリーン印刷、凸版印刷、インクジェット法等で形成することができるが、これらに限定されるものではない。
更に、本発明の実施の形態に係る、半導体層5、ゲート電極4、そしてドレイン電極8のエッチング方法は、周知の広く使用されている従来方法でのウェットエッチング、またはドライエッチング技術を用いて行うことができる。
【0031】
本発明の実施の形態に係るゲート絶縁体層4として用いられる材料は、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニア、酸化チタン等の無機材料、または、PMMA(ポリメチルメタクリレート)等のポリアクリレート、PVA(ポリビニルアルコール)、PS(ポリスチレン)、透明性ポリイミド、ポリエステル、エポキシ、ポリビニルフェノール、ポリビニルアルコール等が挙げられるが、これらに限定されるものではない。ゲートリーク電流を抑えるためには、ゲート絶縁体層4の抵抗率は1011Ωcm以上、特に1014Ωcm以上であることが好ましい。
【0032】
ゲート絶縁体層4は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマCVD、光CVD法、ホットワイヤーCVD法、スピンコート、ディップコート、スクリーン印刷などの方法を用いて形成される。これらのゲート絶縁体層4は、膜の成長方向に向けて組成を傾斜したものもまた好適に用いられる。
【0033】
本発明の実施の形態に係る半導体層5としては、有機物または金属酸化物を主成分とする材料が使用できる。
有機物を主成分とする半導体材料(つまり、有機半導体材料)としては、ポリチオフェン、ポリアリルアミン、フルオレンビチオフェン共重合体、およびそれらの誘導体のような高分子系有機半導体材料、およびペンタセン、テトラセン、銅フタロシアニン、ペリレン、およびそれらの誘導体のような低分子系有機半導体材料を用いてもよい。しかしながら、低コスト化、フレキシブル化、大面積化を考慮すると、塗布法が適用できる有機半導体材料を用いることが望ましい。また、カーボンナノチューブあるいはフラーレンなどの炭素化合物や半導体ナノ粒子分散液なども半導体材料として用いてもよい。
【0034】
有機半導体層を形成する塗布方法としては、凸版印刷、凹版印刷、平版印刷、反転オフセット印刷、スクリーン印刷、インクジェット、熱転写印刷、ディスペンサ、スピンコート、ダイコート、マイクログラビアコート、ディップコートなど、公知の方法を用いることができる。
【0035】
金属酸化物を主成分とする半導体材料金属(つまり、酸化物半導体材料)としては、亜鉛(Zn)、インジウム(In)、スズ(Sn)、タングステン(W)、マグネシウム(Mg)及びガリウム(Ga)のうち一種類以上の元素を含む金属酸化物である、酸化亜鉛(ZnO)、酸化インジウム(In)、酸化インジウム亜鉛(In−Zn−O)、酸化スズ(SnO)、酸化タングステン(WO)及び酸化亜鉛ガリウムインジウム(In−Ga−Zn−O)などの材料が挙げられるが、本発明ではこれらに限定されるものではない。これらの材料の構造は単結晶、多結晶、微結晶、結晶とアモルファスとの混晶、ナノ結晶散在アモルファス、アモルファスのいずれであっても構わない。
【0036】
金属酸化物半導体層を形成する塗布方法としては、有機半導体材料の場合と同様に、凸版印刷、凹版印刷、平版印刷、反転オフセット印刷、スクリーン印刷、インクジェット、熱転写印刷、ディスペンサ、スピンコート、ダイコート、マイクログラビアコート、ディップコートなど、公知の方法を用いることができる。
なお、半導体層5は、図1に示されているように、ゲート電極2の直上、かつゲート電極2に対して水平方向に形成されている。
【0037】
本発明の実施の形態に係る保護層6として用いられる材料は、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニア、酸化チタン等の無機材料、または、PMMA(ポリメチルメタクリレート)等のポリアクリレート、PVA(ポリビニルアルコール)、PS(ポリスチレン)、透明性ポリイミド、ポリエステル、エポキシ、ポリビニルフェノール、ポリビニルアルコール等が挙げられるが、これらに限定されるものではない。薄膜トランジスタに電気的影響を与えないためには、保護層6の抵抗率は1011Ωcm以上、特に1014Ωcm以上であることが好ましい。
【0038】
保護層6は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマCVD、光CVD法、ホットワイヤーCVD法、スピンコート、ディップコート、スクリーン印刷などの方法を用いて形成される。これらの保護層6は、膜の成長方向に向けて組成を傾斜したものもまた好適に用いることができる。
なお、保護層6は、図1に示されているように、半導体層5がソース電極7及びドレイン電極8と直接接触箇所を有するように形成されている。
【0039】
次に、図6を参照して薄膜トランジスタ50を用いた画像表示装置30について説明する。図6に示すように、本発明の実施の形態に係る層間絶縁膜10としては、例えば、酸化ケイ素、窒化ケイ素、酸化窒化ケイ素、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニア及び酸化チタン等の無機材料、または、ポリメチルメタクリレート(PMMA)などのポリアクリレート、ポリビニルアルコール(PVA)、ポリスチレン(PS)、透明性ポリイミド、ポリエステル、エポキシ樹脂及びポリビニルフェノールなどの有機材料が挙げられるが、本発明ではこれらに限定されるものではない。層間絶縁膜10は、ゲート絶縁体層4と同じ材料であっても構わないし、異なる材料であっても構わない。また、層間絶縁膜10は、単層として用いても構わないし、複数の層を積層したものを用いても構わない。
【0040】
層間絶縁膜10は、真空蒸着法、イオンプレーティング法、スパッタリング法、レーザーアブレーション法、プラズマCVD法、光CVD法、ホットワイヤーCVD法、スピンコート法、ディップコート法、スクリーン印刷法などの方法を用いて形成することができるが、本発明ではこれらに限定されるものではない。
図6に示すように、本発明の実施の形態に係る画素電極11は、薄膜トランジスタ50のドレイン電極8と電気的に接続していなければならない。具体的には、層間絶縁膜10をスクリーン印刷法などの方法でパターン印刷してドレイン電極8の部分に層間絶縁膜10を設けない方法や、層間絶縁膜10を全面に塗布し、そのあとレーザビーム等を用いて層間絶縁膜10に穴を空ける方法などが挙げられるが、本発明ではこれらに限定されるものではない。
【0041】
本発明の薄膜トランジスタ50に組み合わせる表示要素12としては、電気泳動型反射表示装置、透過型液晶表示装置、反射型液晶表示装置、半透過型液晶表示装置、有機EL表示装置及び無機EL表示装置などが挙げられる。
なお、本願の「表示媒体」は、この表示要素12に対応するものである。
以上のように、本実施形態に係る薄膜トランジスタ50であれば、素子分離が図られている。このため、素子分離が図られていない薄膜トランジスタと比較して、トランジスタ素子間に電流が流れにくくなるので、リーク電流値を低減することができる。よって、オンオフ比を向上させることができる。
【0042】
<実施例>
本発明者は、塗布法にて半導体層5をストライプ形状に形成した後、ソース電極7とドレイン電極8とをエッチングする際、保護層6またはソース電極7またはドレイン電極8で被覆されていない箇所の半導体層5を同時にエッチングして素子分離を行った画像表示装置を作製した。
また、塗布法にて半導体層5をストライプ形状に形成した後、保護層6を成膜し、半導体層5がソース電極7とドレイン電極8と接触するビアを形成し、それ以外は半導体層5が保護層6に被覆されており、ソース電極7とドレイン電極8とをエッチングする際に半導体層5が同時にエッチングされずにストライプ形状のまま残っている、素子分離を行っていない画像表示装置も作製した。
【0043】
上記2つの画像表示装置の具体的な製造方法を以下で説明する。
(薄膜トランジスタ50の製造方法)
基板1上に、DCマグネトロンスパッタ法を用いてITOを100nm成膜し、感光性フォトレジストを塗布後、露光し、現像液により現像を行った。現像後、塩酸によりエッチングを行い、剥離液により感光型フォトレジストを剥離し、ITOのパターニングを行い、ゲート電極2及びキャパシタ電極3を形成した(以下、上述した手法を「フォトリソグラフィー法」ともいう)。
【0044】
次に、RFマグネトロンスパッタ法により基板1と接するSiONからなるゲート絶縁体層4(膜厚400nm)を成膜した。次に、In−Zn−O系酸化物溶液をフレキソ印刷法によりストライプ形状に(膜厚40nm)形成することで、半導体層5を形成した。形成後、400℃、30分間ホットプレートにてアニール処理を施した。さらにRFマグネトロンスパッタ法によりSiONからなる保護層6(膜厚80nm)を成膜した。半導体層5とソース電極7、そして半導体層5とドレイン電極8は、それぞれ電気的に接触している必要があるため、半導体層5の一部に接触箇所を確保して、保護層6が残るように感光性フォトレジストを塗布後、露光し、現像液により現像を行った。
【0045】
現像後、RIE(Reactive Ion Etching)により保護層6を形成した。DCマグネトロンスパッタ法を用いてITOを100nm成膜し、ソース電極7とドレイン電極8とをフォトリソグラフィー法によりパターニングした。この際、保護層6またはソース電極7またはドレイン電極8で被覆されていない半導体層9(図2を参照)のエッチングも同時に行い、素子分離を図った。
【0046】
更に、スピンコート法によりエポキシ樹脂からなる層間絶縁膜10(膜厚3μm)を形成し、フォトリソグラフィー法によりドレイン電極8と画素電極11との接触箇所となる開口部を形成した。形成後、DCマグネトロンスパッタリング法によりITOを膜厚100nmに成膜し、所望の形状にパターニングを行い、画素電極11として薄膜トランジスタ50を作製した。作製した薄膜トランジスタ50上に、表示要素12として電気泳動方式電子ペーパー前面板を貼り付け、画像表示装置30(詳細構造は、本発明の実施形態に係る薄膜トランジスタ50の配列図の一部70を参照)を作製した。
【0047】
(比較例に係る薄膜トランジスタの製造方法)
基板1上に、DCマグネトロンスパッタ法を用いてITOを100nm成膜し、感光性フォトレジストを塗布後、露光し、現像液により現像を行った。現像後、塩酸によりエッチングを行い、剥離液により感光型フォトレジストを剥離し、ITOのパターニングを行い、ゲート電極2及びキャパシタ電極3を形成した(以下、上述した手法を「フォトリソグラフィー法」ともいう)。
【0048】
次に、RFマグネトロンスパッタ法により基板1と接するSiONからなるゲート絶縁体層4(膜厚400nm)を成膜した。次に、In−Zn−O系酸化物溶液をフレキソ印刷法によりストライプ形状に(膜厚40nm)形成することで、半導体層5を形成した。形成後、400℃、30分間ホットプレートにてアニール処理を施した。さらにRFマグネトロンスパッタ法によりSiONからなる保護層6(膜厚80nm)を成膜した。半導体層5とソース電極7、そして半導体層5とドレイン電極8は、それぞれ電気的に接触している必要があるため、半導体層5との接触箇所のみに保護層6にビアを形成できるように感光性フォトレジストを塗布後、露光し、現像液により現像を行った。
【0049】
現像後、RIEにより保護層6を形成した。DCマグネトロンスパッタ法を用いてITOを100nm成膜し、ソース電極7とドレイン電極8とをフォトリソグラフィー法によりパターニングした。この際、半導体層5は保護層6またはソース電極7またはドレイン電極8で全て被覆されている為、ソース電極7とドレイン電極8をエッチングしても半導体層5がエッチングされることはなく、素子分離を図っていない素子を作製した。
【0050】
更に、スピンコート法によりエポキシ樹脂からなる層間絶縁膜10(膜厚3μm)を形成し、フォトリソグラフィー法によりドレイン電極8と画素電極11との接触箇所となる開口部を形成した。形成後、DCマグネトロンスパッタリング法によりITOを膜厚100nmに成膜し、所望の形状にパターニングを行い、画素電極11として薄膜トランジスタを作製した。作製した薄膜トランジスタ上に、表示要素12として電気泳動方式電子ペーパー前面板を貼り付け、画像表示装置30(詳細構造は、従来の実施形態に係る薄膜トランジスタの配列図の一部80を参照)を作製した。
【0051】
画像表示装置30(詳細構造は、本発明の実施形態に係る薄膜トランジスタ50の配列図の一部70を参照)を駆動した結果、アライメント精度良く半導体層を形成することができ、なおかつ素子分離を図っている為、良好な画像を表示することができた。
ストライプ形状のまま素子分離を図らなかった半導体層5を採用した画像表示装置30(詳細構造は、従来の実施形態に係る薄膜トランジスタの配列図の一部80を参照)において駆動した結果、半導体層5を介してリーク電流が増加し、素子分離を図った場合と比較して画像表示は不良であった。
【0052】
以上のように、本実施形態に係る薄膜トランジスタ50の製造方法であれば、塗布法にて半導体層5をストライプ形状に形成して、保護層6とソース電極7とドレイン電極8とを形成後、ソース電極7とドレイン電極8とをエッチングする際に、保護層6またはソース電極7またはドレイン電極8で被覆されていない箇所の半導体層5を同時にエッチングすることができる。このため、アライメント精度良く半導体層を形成し、かつ工程数増やすことなくトランジスタ素子の分離が可能となった。その結果、良好な画像表示装置を作製することができた。
【0053】
≪第2実施形態≫
塗布型酸化物トランジスタの技術分野では、塗布型酸化物半導体材料のみならず、電極材料には溶液分散型ナノ金属粒子、半導体には有機半導体、絶縁材料には有機高分子等の溶媒に可溶または分散可能な材料を用いることが提案されている。また、インクジェット、スピンコートやフレキソ印刷等の塗布方式を用いた方法が数多く報告されるようになってきている。これによりプロセスの低温化、高速化、低コスト化が実現可能となってきている。
【0054】
半導体を溶液から塗布する場合、溶媒に可溶にするための置換基を有する有機半導体や酸化物半導体の分散液や前駆体溶液などが用いられ、ソース電極、ドレイン電極に挟まれたチャネル部を覆うように塗布、乾燥することで半導体が形成される。半導体溶液を塗布する際には、溶液が所望の場所のみに塗布できるようにチャネル部に開口部を作ったバンク層を用いて、開口部の窪みに溶液が溜まるようにする方法を用いることができる(特開2005−142474号公報を参照)。
【0055】
しかしながら、チャネル部のみに矩形あるいは円形等の開口部を有するバンク層を用いる場合、精度良くチャネル部にバンク層の開口部を合わせる必要がある。特に印刷法を用いてバンク層を形成する時、塗工面積が大きくなったり、画素解像度が高くなるのにしたがい、開口部とチャネル部の位置にずれが生じたりする問題があった。更に、バンク層を形成する為のプロセスを別途設ける必要があった。
本発明の第2実施形態は、上記課題をも解決できるものである。
【0056】
以下、本発明の実施の形態を、図面を参照しつつ説明する。なお、第1実施形態と同様に、本実施の形態において、同一構成要素には同一符号を付け、重複する説明は省略する。
なお、本発明の実施の形態に係る薄膜トランジスタ120の構成は特に限定されない。
図11に示すように、本発明の実施の形態に係る薄膜トランジスタ120は、基板1、ゲート電極2、キャパシタ電極3、ゲート絶縁体層4、半導体層5、保護膜6、ソース電極7、ドレイン電極8、更にはストライプ状に形成された凹部14を含んで構成されている。
【0057】
また、本発明の実施の形態に係る画像表示装置は、層間絶縁膜10、画素電極11、表示要素12を含んで構成されている。
なお、本発明の実施の形態に係る基板1、ゲート電極2、キャパシタ電極3、ゲート絶縁体層4、半導体層5、保護膜6、ソース電極7、ドレイン電極8、層間絶縁膜10、画素電極11、表示要素12の材質等は、上述の第1実施形態に係るそれらの材質等と同一である。そして、それらの詳細については第1実施形態にて説明している。よって、本実施形態では、第1実施形態と重複する部分についての説明は省略する。
【0058】
また、本発明の実施の形態に係る基板1、ゲート電極2、キャパシタ電極3、ゲート絶縁体層4、半導体層5、保護膜6、ソース電極7、ドレイン電極8、層間絶縁膜10、画素電極11、表示要素12の形成方法等は、上述の第1実施形態に係るそれらの形成方法等と同一である。そして、それらの詳細については第1実施形態にて説明している。よって、本実施形態では、第1実施形態と重複する部分についての説明は省略する。
【0059】
本発明の実施の形態に係る薄膜トランジスタ120及び薄膜トランジスタ120を用いた画像表示装置は、ゲート絶縁体層4に形成された凹部14を備えている。図10、図11、図12及び図13に示すように、本発明の実施の形態に係る薄膜トランジスタ110、120、130及び140に備わる凹部14は、ゲート電極2と平行、かつソース電極7及びドレイン電極8上に設けられている。この凹部14は、従来のドライエッチング技術を用いて、ゲート電極2の直上に位置するゲート絶縁体層4に直接形成されている。
【0060】
凹部14の厚さは、10nm以上200nm以下の範囲内である。凹部14の厚さが10nm未満であると、凹部14内に形成される半導体層5の膜厚が薄すぎて抵抗値が高くなってしまう。また、凹部14の厚さが200nmを超えると、凹部14内に形成される半導体層5の膜厚が厚すぎて抵抗値が低くなってしまう。よって、凹部14の厚さが上記範囲内であれば、凹部14内に形成される半導体層5は半導体としての機能を果たす。
【0061】
<実施例>
本発明者は、ゲート絶縁体層上に直接凹部を形成し、塗布法により半導体層を成膜した画像表示装置と、ゲート絶縁体層上に別途隔壁を形成し、塗布法により半導体層を成膜した画像表示装置を作製し、両者の特性の関係について検討した。
また、本発明者は、ゲート絶縁体層4の材料として酸化窒化ケイ素(SiON)を、半導体層5の材料としてIn−Zn−O系酸化物を、隔壁13材料としてポリイミドを用いて画像表示装置を作製した。
【0062】
基板1上に、DCマグネトロンスパッタ法を用いてITOを100nm成膜し、感光性フォトレジストを塗布後、露光し、現像液により現像を行った。現像後、塩酸によりエッチングを行い、剥離液により感光型フォトレジストを剥離し、ITOのパターニングを行い、ゲート電極2及びキャパシタ電極3を形成した(以下、上述の手法を「フォトリソグラフィー法」ともいう)。
【0063】
次に、RFマグネトロンスパッタ法により基板1と接するSiONからなるゲート絶縁体層4(膜厚400nm)を成膜した。成膜後、感光性フォトレジストを塗布後、露光し、現像液により現像を行った。現像後、反応性イオンエッチング(以下、「RIE」ともいう)によりゲート電極2の直上に離間して、ゲート絶縁膜4に直接凹部14(エッチング量40nm)を形成した。
【0064】
次に、In−Zn−O系酸化物溶液をインクジェット法により凹部14に直接注入した(膜厚40nm)。注入後、400℃、30分間ホットプレートにてアニール処理を施した。さらにRFマグネトロンスパッタ法によりSiONからなる保護膜6(膜厚80nm)を成膜した。半導体層5とソース電極7及び半導体層5とドレイン電極8は、それぞれ電気的に接触している必要があるため、半導体層5の中央部のみに保護膜6が残るように感光性フォトレジストを塗布後、露光し、現像液により現像を行った。
【0065】
現像後、RIEにより保護膜6を形成した。DCマグネトロンスパッタ法を用いてITOを100nm成膜し、その膜をパターニングすることでソース電極7とドレイン電極8を形成した(図12を参照)。ソース電極7とドレイン電極8をパターニングして形成する際、保護膜6とソース電極7とドレイン電極8で被覆されていない半導体層5を同時にエッチングした(図13を参照)。
【0066】
更に、スピンコート法によりエポキシ樹脂からなる層間絶縁膜10(膜厚3μm)を形成し、フォトリソグラフィー法によりドレイン電極8と画素電極11との接触箇所となる開口部を形成した。その後、DCマグネトロンスパッタリング法によりITOを膜厚100nmに成膜し、所望の形状にパターニングを行い、画素電極11として薄膜トランジスタ130を作製した。作製した薄膜トランジスタ130上に、表示要素12として電気泳動方式電子ペーパー前面板を貼り付け、実施例に係る画像表示装置を作製した。
【0067】
<比較例1>
基板1上に、DCマグネトロンスパッタ法を用いてITOを100nm成膜し、フォトリソグラフィー法により、ゲート電極2及びキャパシタ電極3を形成した。
次に、RFマグネトロンスパッタ法により基板1と接するSiONからなるゲート絶縁体層4(膜厚200nm)を成膜した。
続いて、隔壁13の形成を行った。隔壁13を形成するために、東レ社製、フォトニース、商品名「DL−1000」で表示されるポジ型感光性ポリイミドを全面スピンコートした。感光性ポリイミドは、隔壁13の高さを40nmとするように約40nmの厚さで塗布した。次に、全面に塗布した感光性ポリイミドに対し、フォトリソグラフィー法により露光、現像を行い、ゲート絶縁膜4上に配置される隔壁13を形成した。隔壁13のパターンは230℃、30分間オーブンにて焼成を行った。
【0068】
次に、In−Zn−O系酸化物溶液をインクジェット法により凹部に直接注入した(膜厚40nm)。注入後、ホットプレートにて400℃でアニール処理を施した。さらにRFマグネトロンスパッタ法によりSiONからなる保護膜6(膜厚80nm)を成膜した。半導体層5とソース電極7及び半導体層5とドレイン電極8は、それぞれ電気的に接触している必要があるため、半導体層5の中央部のみに保護膜6が残るように感光性フォトレジストを塗布後、露光し、現像液により現像を行った。
【0069】
現像後、RIEにより保護膜6を形成した。DCマグネトロンスパッタ法を用いてITOを100nm成膜し、その膜をパターニングすることでソース電極7とドレイン電極8を形成した。ソース電極7とドレイン電極8を形成する際、保護膜6とソース電極7とドレイン電極8で被覆されていない半導体層5を同時にエッチングした。
【0070】
更に、スピンコート法によりエポキシ樹脂からなる層間絶縁膜10(膜厚3μm)を形成し、フォトリソグラフィー法によりドレイン電極8と画素電極11との接触箇所となる開口部を形成した。その後、DCマグネトロンスパッタリング法によりITOを膜厚100nmに成膜し、所望の形状にパターニングを行い、画素電極11として薄膜トランジスタ90を作製した。作製した薄膜トランジスタ90上に、表示要素12として電気泳動方式電子ペーパー前面板を貼り付け、比較例1に係る画像表示装置を作製した。
比較例1に係る画像表示装置及び実施例に係る画像表示装置を駆動した結果、隔壁13を設けなかった実施例に係る画像表示装置においても隔壁13を設けた比較例1に係る画像表示装置と同等の良好な画像表示を行うことができた。
【0071】
<比較例2>
基板1上に、DCマグネトロンスパッタ法を用いてITOを100nm成膜し、フォトリソグラフィー法により、ゲート電極2及びキャパシタ電極3を形成した。
次に、RFマグネトロンスパッタ法により基板1と接するSiONからなるゲート絶縁体層4(膜厚200nm)を成膜した。
続いて、隔壁13の形成を行った。隔壁13を形成するために、東レ社製、フォトニース、商品名「DL−1000」で表示されるポジ型感光性ポリイミドを全面スピンコートした。感光性ポリイミドは、隔壁13の高さを40nmとするように約40nmの厚さで塗布した。次に、全面に塗布した感光性ポリイミドに対し、フォトリソグラフィー法により露光、現像を行い、ゲート絶縁膜4上に配置される隔壁13を形成した。隔壁13のパターンは230℃、30分間オーブンにて焼成を行った。
【0072】
次に、In−Zn−O系酸化物溶液をインクジェット法により凹部に直接注入した(膜厚40nm)。注入後、ホットプレートにて400℃でアニール処理を施した。さらにRFマグネトロンスパッタ法によりSiONからなる保護膜6(膜厚80nm)を成膜した。半導体層5とソース電極7及び半導体層5とドレイン電極8は、それぞれ電気的に接触している必要があるため、半導体層5の中央部のみに保護膜6が残るように感光性フォトレジストを塗布後、露光し、現像液により現像を行った。
【0073】
現像後、RIEにより保護膜6を形成した。DCマグネトロンスパッタ法を用いてITOを100nm成膜し、その膜をパターニングすることでソース電極7とドレイン電極8を形成した。ソース電極7とドレイン電極8を形成する際、保護膜6とソース電極7とドレイン電極8で被覆されていない半導体層5をエッチングしないでソース電極7とドレイン電極8を形成した。
【0074】
更に、スピンコート法によりエポキシ樹脂からなる層間絶縁膜10(膜厚3μm)を形成し、フォトリソグラフィー法によりドレイン電極8と画素電極11との接触箇所となる開口部を形成した。その後、DCマグネトロンスパッタリング法によりITOを膜厚100nmに成膜し、所望の形状にパターニングを行い、画素電極11として薄膜トランジスタ90を作製した。作製した薄膜トランジスタ90上に、表示要素12として電気泳動方式電子ペーパー前面板を貼り付け、比較例2に係る画像表示装置を作製した。
【0075】
<比較例3>
ゲート絶縁体層4の凹部14の厚さを8nm、半導体層5の厚さを8nmになるように作製した以外は、実施例1と全く同様に画像表示装置を作製した。そして、これを比較例3に係る画像表示装置とした。
比較例3に係る画像表示装置を駆動した結果、半導体層5の膜厚が薄すぎた為に薄膜トランジスタとしての機能を果たさず、良好な画像表示を行うことできなかった。
【0076】
<比較例4>
ゲート絶縁体層4の凹部14の厚さを210nm、半導体層5の厚さを210nmになるように作製した以外は、実施例と全く同様に画像表示装置を作製した。そして、これを比較例4に係る画像表示装置とした。
比較例4に係る画像表示装置を駆動した結果、半導体層5の膜厚が厚すぎた為に薄膜トランジスタとしての機能を果たさず、良好な画像表示を行うことできなかった。
【0077】
<比較例5>
ゲート絶縁体層4の凹部14の厚さを200nm、半導体層5の厚さを200nmになるように作製した以外は、実施例と全く同様に画像表示装置を作製した。そして、これを比較例5に係る画像表示装置とした。
比較例5に係る画像表示装置を駆動した結果、実施例に係る画像表示装置と同様に良好な画像表示を行うことできた。
【0078】
以上のように、本実施形態に係る薄膜トランジスタ及びその薄膜トランジスタの製造方法であれば、ゲート絶縁膜4上に直接ストライプ状に凹部14を設けることで、従来の画像表示装置よりも隔壁13の作製プロセスを省け、かつ、精度良く塗布法により半導体溶液を所望の場所に形成し、トランジスタ素子分離を行うことができた。結果として、本願の課題の解決に加え、さらに、安定した特性を示す薄膜トランジスタの製造プロセスの簡易化を図ることができた。
【符号の説明】
【0079】
1…基板
2…ゲート電極
3…キャパシタ電極
4…ゲート絶縁体層
5…半導体層
5a…半導体層の端部
5b…半導体層の端部
6…保護層
7…ソース電極
7a…ソース電極の端部
8…ドレイン電極
8a…ドレイン電極の端部
9…保護層、ソース電極、ドレイン電極に被覆されていない半導体層
10…層間絶縁膜
11…画素電極
12…表示要素
13…隔壁
14…凹部
20…薄膜トランジスタ。
30…画像表示装置。
40…薄膜トランジスタの配列図の一部。
50…薄膜トランジスタ。
60…薄膜トランジスタの配列図の一部。
70…薄膜トランジスタの配列図の一部。
80…薄膜トランジスタの配列図の一部。
90…薄膜トランジスタ。
100…画像表示装置。
110…薄膜トランジスタの一部。
120…薄膜トランジスタ。
130…薄膜トランジスタの配列図の一部。
140…薄膜トランジスタの配列図の一部。

【特許請求の範囲】
【請求項1】
基板と、
前記基板上に形成されたゲート電極と、
前記基板と前記ゲート電極とにわたって、これらの上に形成されたゲート絶縁体層と、
前記ゲート絶縁体層上に形成された半導体層と、
前記半導体層上に形成された保護層と、
前記ゲート絶縁体層と前記半導体層と前記保護層とにわたって、これらの上に形成された、ソース電極及びドレイン電極と、を有し、
前記半導体層における、前記ソース電極と前記ドレイン電極との間のチャネル部を流れる電流の方向の一端は、前記ソース電極の一端と一致し、
前記半導体層における他端は、前記ドレイン電極の一端と一致していることを特徴とする薄膜トランジスタ。
【請求項2】
前記半導体層は、前記ゲート電極の直上、かつ前記ゲート電極に対して水平方向に形成されることを特徴とする請求項1に記載の薄膜トランジスタ。
【請求項3】
前記半導体層は、金属酸化物を主成分とする材料からなることを特徴とする請求項1または請求項2に記載の薄膜トランジスタ。
【請求項4】
前記半導体層は、有機物を主成分とする材料からなることを特徴とする請求項1または請求項2に記載の薄膜トランジスタ。
【請求項5】
前記保護層は、前記半導体層が前記ソース電極及び前記ドレイン電極と直接接触箇所を有するように形成されていることを特徴とする請求項1から請求項4の何れか一項に記載の薄膜トランジスタ。
【請求項6】
前記ゲート絶縁体層に形成された凹部を備え、
前記半導体層は、前記凹部内の前記ゲート絶縁体層上に形成されていることを特徴とする請求項1から請求項5の何れか一項に記載の薄膜トランジスタ。
【請求項7】
前記凹部は、ストライプ状に形成されていることを特徴とする請求項6に記載の薄膜トランジスタ。
【請求項8】
前記凹部の一部は、前記ゲート電極と平行かつ前記ソース電極上に形成されていることを特徴とする請求項6または請求項7に記載の薄膜トランジスタ。
【請求項9】
前記凹部の一部は、前記ドレイン電極上に形成されていることを特徴とする請求項6から請求項8のいずれか一項に記載の薄膜トランジスタ。
【請求項10】
前記凹部の厚さは、10nm以上200nm以下の範囲内であることを特徴とする請求項6から請求項9のいずれか一項に記載の薄膜トランジスタ。
【請求項11】
複数のトランジスタが形成された薄膜トランジスタの製造方法であって、
基板上にゲート電極を形成する工程と、
前記基板と前記ゲート電極とにわたって、これらの上にゲート絶縁体層を形成する工程と、
前記ゲート絶縁体層上に半導体層を形成する工程と、
前記半導体層上に保護層を形成する工程と、
前記ゲート絶縁体層と前記半導体層と前記保護層とにわたって、これらの上にソース電極及びドレイン電極を形成する工程と、
前記ソース電極と前記ドレイン電極とをエッチングすると同時に、前記保護層または前記ソース電極または前記ドレイン電極で被覆されていない前記半導体層をエッチングする工程と、を有し、
前記半導体層を形成する工程では、前記半導体層を前記複数のトランジスタに渡ってストライプ形状に形成することを特徴とする薄膜トランジスタの製造方法。
【請求項12】
前記半導体層を形成する工程では、前記半導体層を塗布法にて形成することを特徴とする請求項11に記載の薄膜トランジスタの製造方法。
【請求項13】
前記エッチングする工程では、エッチング方法がウェットエッチングであることを特徴とする請求項11または請求項12に記載の薄膜トランジスタの製造方法。
【請求項14】
前記エッチングする工程では、エッチング方法がドライエッチングであることを特徴とする請求項11または請求項12に記載の薄膜トランジスタの製造方法。
【請求項15】
前記塗布法は、凸版印刷、凹版印刷、平版印刷、反転オフセット印刷、スクリーン印刷、インクジェット、熱転写印刷、ディスペンサ、スピンコート、ダイコート、マイクログラビアコート、ディップコートの何れかであることを特徴とする請求項12に記載の薄膜トランジスタの製造方法。
【請求項16】
前記ゲート絶縁体層を形成する工程後、前記ゲート絶縁体層に、ストライプ状に凹部を形成する工程を備え、
前記半導体層を形成する工程では、前記凹部内の前記ゲート絶縁体層上に前記半導体層を形成することを特徴とする請求項11から請求項15のいずれか一項に記載の薄膜トランジスタの製造方法。
【請求項17】
前記凹部を形成する工程では、前記凹部をドライエッチング法で形成することを特徴とする請求項16に記載の薄膜トランジスタの製造方法。
【請求項18】
請求項1から請求項10の何れか一項に記載の薄膜トランジスタと、
前記ソース電極と前記ドレイン電極とにわたって、これらの上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された、前記ドレイン電極に電気的に接続された画素電極と、
前記画素電極上に形成された共通電極を含む表示媒体と、を有することを特徴とする画像表示装置。
【請求項19】
前記表示媒体は、電気泳動型反射表示装置、透過型液晶表示装置、反射型液晶表示装置、半透過型液晶表示装置、有機EL表示装置及び無機EL表示装置の何れかであることを特徴とする請求項18に記載の画像表示装置。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【公開番号】特開2013−84887(P2013−84887A)
【公開日】平成25年5月9日(2013.5.9)
【国際特許分類】
【出願番号】特願2012−75187(P2012−75187)
【出願日】平成24年3月28日(2012.3.28)
【出願人】(000003193)凸版印刷株式会社 (10,630)
【Fターム(参考)】