薄膜トランジスタ
【課題】バックライトの間接光に起因するリーク電流を低減可能な薄膜トランジスタを提供する。
【解決手段】表示装置用のボトムゲート型の薄膜トランジスタであって、基板１と、ゲート電極配線２と、ゲート絶縁膜３と、チャネルとなる第１の半導体層４と、第１及び第２のコンタクト層５ａ、５ｂとなる第２の半導体層と、ソース又はドレイン電極配線７ａ、７ｂとを有し、ソース又はドレイン電極配線７ａ、７ｂに対して露出する第２の半導体層の露出部に、絶縁性半導体層６ａ、６ｂが形成されている。
【解決手段】表示装置用のボトムゲート型の薄膜トランジスタであって、基板１と、ゲート電極配線２と、ゲート絶縁膜３と、チャネルとなる第１の半導体層４と、第１及び第２のコンタクト層５ａ、５ｂとなる第２の半導体層と、ソース又はドレイン電極配線７ａ、７ｂとを有し、ソース又はドレイン電極配線７ａ、７ｂに対して露出する第２の半導体層の露出部に、絶縁性半導体層６ａ、６ｂが形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置用の薄膜トランジスタに関する。
【背景技術】
【０００２】
表示装置では、画素電極および薄膜トランジスタ（ＴＦＴ）等を有する画素がマトリクス状に形成されたＴＦＴ基板と、ＴＦＴ基板に対向して、ＴＦＴ基板の画素電極と対応する場所にカラーフィルタ等が形成された対向基板が配置される。液晶表示装置では、ＴＦＴ基板と対向基板の間に液晶が挟持されている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。
【０００３】
液晶パネルの大型化・高精細化に伴い、液晶表示装置で用いる薄膜トランジスタの改良が進められている（例えば、特許文献１）。特許文献１には、薄膜トランジスタのオフ電流を低減させ、オン電流を向上させ、電気的特性のばらつきを低減させるために、ボトムゲート（逆スタガ）・チャネルエッチ型の薄膜トランジスタの作製方法において、ソース電極及びドレイン電極から露出する一導電型を付与する不純物元素を含む半導体層、及びその下に接して形成されている層にある非晶質半導体層の一部を第１のドライエッチングにより除去し、第１のドライエッチングにより露出した非晶質半導体層の一部を第２のドライエッチングにより除去し、第２のドライエッチングにより露出した非晶質半導体層の表面にプラズマ処理を行うことにより変質層を形成する技術が開示されている。
【０００４】
本特許文献１の薄膜トランジスタの一実施形態を図１１に示す。基板２０１上にはゲート電極層２０２及びゲート絶縁膜２０３が形成されている。さらにゲート絶縁膜２０３上には素子毎の分離により、所望の形状にパターン加工された半導体層２０９及び不純物半導体層２１０ａ、２１０ｂが形成されている。半導体層２０９は非晶質構造を有しており、不純物半導体層２１０ａ、２１０ｂには一導電型を付与する不純物元素が添加されている。ゲート絶縁膜２０３および不純物半導体層２１０ａ、２１０ｂ上には、不純物半導体層２１０ａ、２１０ｂ、半導体層２０９の側面を覆うように、所望の形状にパターン加工された一対の配線層２１３ａ、２１３ｂが形成されている。一対の配線層２１３ａ、２１３ｂは離間しており、ソース電極２１３ａおよびドレイン電極２１３ｂを構成している。また所望の形状にパターン加工された一対の不純物半導体層２１０ａ、２１０ｂは離間しており、ソース領域２１０ａおよびドレイン領域２１０ｂを構成している。さらに一対の不純物半導体層２１０ａ、２１０ｂの離間部に位置し、エッチングされて凹部が形成された半導体層２０９上には変質層（絶縁層２１４）が形成されている。また、保護絶縁膜として絶縁層２１５が形成されている。
【０００５】
凹部を有する半導体層２０９は、一対の不純物半導体層２１０ａ、２１０ｂを第１のドライエッチングによって離間形成した後、レジストマスクが形成されたままの状態で、第２のドライエッチングを行うことによって形成している。第２のドライエッチングは、露出している半導体層２０９にダメージが入らず、且つ該半導体層２０９に対するエッチングレートが低い条件で行われている。次いで、半導体層２０９の凹部にはレジストマスクが形成された状態で、水プラズマ処理を行っている。水プラズマ処理は、反応空間に水蒸気（Ｈ２Ｏ蒸気）に代表される水を主成分とするガスを導入し、水プラズマを生成して実施している。水プラズマ処理を行うことにより、半導体層２０９の凹部の表面に変質層（絶縁層２１４）を形成している。
【０００６】
第２のドライエッチングにより、露出した半導体層２０９上に存在する残渣などの不純物を除去することができる。また、水プラズマ処理により、ドライエッチングの際に半導体層２０９の凹部の表面に形成されたダングリングボンドをＯＨ遊離基で終端化し、欠陥を回復させることができる。また、凹部の表面と絶縁層２１５の界面を良質にすることができる。この結果、薄膜トランジスタのオン電流向上、オフ電流低減、及びトランジスタ特性のばらつき抑制を実現することができる。
【０００７】
さらに、レジストマスクを水プラズマに曝すことにより、基板に存在するコロージョン発生の原因となる塩素等を水プラズマから得られた生成物によって除去することができる。また、金属膜からなる配線にコロージョンの発生を抑制することができる。これにより、薄膜トランジスタではオフ電流の低下、移動度など電気的特性の向上が可能である。
【０００８】
このようなオン電流が高く、オフ電流が低く、スイッチング特性に優れ、さらに素子間、基板間、ロット間の電気的特性のばらつきが小さい薄膜トランジスタを用いることにより、画質の向上した表示装置を作製することができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−２８３９１９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
現在、携帯電話やデジタルカメラ、タブレットＰＣなどに用いられる中小型液晶パネルの高精細化に伴ってバックライトの輝度が大幅に上昇している。このため、ボトムゲート型ａ−ＳｉＴＦＴを用いた液晶パネルでは光リーク電流の増大を抑制すべく、バックライトから直接ａ−Ｓｉ層に入射する光に対して、ａ−Ｓｉ層をゲート電極によって完全に、あるいは少なくとも一部を遮光する対策が取られている。しかしながら、バックライトの更なる輝度の上昇に伴い、ＴＦＴに入射する直接光だけでなく、ＴＦＴ基板と対向して設けられたカラ―フィルタ側基板のブラックマトリックス（ＢＭ）で反射してＴＦＴ上部から迷光として入射する間接光が無視できなくなってきており、ＴＦＴ上部に遮光メタルを追加で設ける等の方法が行われる場合があるが、プロセス工程数が増加してしまう問題がある。間接光の光リーク電流への影響は、従来はバックライトの輝度があまり高くなかったことから特に大きな問題にはなっていなかったが、バックライトの輝度向上が図られる高精細パネルでは無視できなくなっている。以上から、ａ−ＳｉＴＦＴによる高精細パネルの実現には、間接光への対策が不可欠となっている。
【００１１】
そこで、間接光の影響の観点から特許文献１の薄膜トランジスタの検討を行った。本特許文献１の薄膜トランジスタでは、一対の配線層２１３ａ、２１３ｂの離間部において不純物半導体層２１０ａ、２１０ｂが表面に露出している。この不純物半導体層２１０ａ、２１０ｂの露出部には、水プラズマ処理後、半導体層２０９の凹部のような変質層（絶縁層２１４）は形成されていない。このため、ソース領域２１０ａとドレイン領域２１０ｂの間の距離がバックチャネル長（Ｌｂ）となる。よって、ソース電極２１３ａとドレイン電極２１３ｂの間の距離（チャネル長Ｌｃ）よりも短いことから、ソース領域２１０ａとドレイン領域２１０ｂの間のバックチャネル部に、光照射時、リーク電流が流れやすいという問題のあることが分かった。
【００１２】
また、露出部の不純物半導体層２１０ａ、２１０ｂにはバイアスがかかりやすくなっている。よって、正のドレイン電圧をドレインに印加したとき、ドレイン領域側の不純物半導体層２１０ｂと半導体層２０９の界面とその周辺では空乏層が形成されやすくなっている。さらに、不純物半導体層２１０ｂでは電子が輸送されやすく正孔とは再結合しにくくなっている。従って、ＴＦＴの表面側に間接光が入射されると光リーク電流が増大しやすいという問題がある。
【００１３】
なお、水プラズマ処理を実施していれば不純物半導体層２１０ａ、２１０ｂの露出部にも変質層が形成される可能性はあるが、図や記述によれば、本公知例での水プラズマ処理では、不純物半導体層２１０ａ、２１０ｂの露出部を全層的に変質層とすることは難しい。不純物半導体層２１０ａ、２１０ｂの表面側に変質層が形成されるとしても、その膜厚は半導体層２０９の凹部に形成された変質層２１４の膜厚に近いものとなる。その理由は、水プラズマ処理の条件は半導体層２０９の凹部に変質層２１４が数ｎｍ形成されるような条件であり、一方、不純物半導体層２１０ａ、２１０ｂの膜厚は３０ｎｍ以上１００ｎｍ以下程度だからである。また不純物半導体層２１０ａ、２１０ｂは非晶質半導体、結晶粒を含む非晶質半導体、または微結晶半導体といった膜質であるが、露出した不純物半導体層２１０ａ、２１０ｂを全層的に変質層化するための膜質制御は行われていないからである。表面側のみに変質層が形成された状態では、殆ど形成されていない場合と同様に、不純物半導体層２１０ａ、２１０ｂにはバイアスがかかりやすく、特に不純物半導体層２１０ｂに輸送される電子は正孔と再結合しにくいことから、ＴＦＴの表面側に間接光が入射されると光リーク電流は増大しやすい。
【００１４】
本発明の目的は、バックライトの間接光に起因するリーク電流を低減可能な薄膜トランジスタを提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するための一実施形態として、表示装置用のボトムゲート型の薄膜トランジスタであって、基板と、前記基板上に形成されたゲート電極配線と、前記ゲート電極配線上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極配線上に形成されたチャネルとなる第１の半導体層と、前記半導体層上に互いに離間して形成され、第１及び第２のコンタクト層となる第２の半導体層と、前記第２の半導体層を介して前記第１の半導体層上に形成されたソース電極配線又はドレイン電極配線と、を有し、鉛直上方から見て、前記ソース電極配線又は前記ドレイン電極配線に対して露出する前記第２の半導体層の露出部には、絶縁性半導体層が形成されていることを特徴とする薄膜トランジスタとする。
【００１６】
また、表示装置用のボトムゲート・チャネルエッチ型の薄膜トランジスタであって、 基板と、前記基板上に形成されたゲート電極配線と、前記ゲート電極配線上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極配線上に形成されたチャネルとなる第１の半導体層と、前記半導体層上に互いに離間して形成され、第１及び第２のコンタクト層となる第２の半導体層と、前記第２の半導体層を介して前記第１の半導体層上に形成されたソース電極配線又はドレイン電極配線と、を有し、前記基板は、液晶を介して、ブラックマトリクスを備えた対向基板と対向して配置されるものであり、前記第１の半導体層の厚さは、前記第２の半導体層や前記絶縁性半導体層が形成されている領域よりも形成されていない領域の方が薄く、鉛直上方から見て、前記ソース電極配線又は前記ドレイン電極配線に対して露出する前記第２の半導体層の露出部には、絶縁性半導体層が形成されていることを特徴とする薄膜トランジスタとする。
【発明の効果】
【００１７】
本発明によれば、ソース・ドレイン電極に対して露出しているコンタクト層の領域を絶縁化させることにより、バックライトの間接光に起因するリーク電流を低減可能な薄膜トランジスタを提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施例に係る薄膜トランジスタの断面図である。
【図２】本発明の第１の実施例に係る薄膜トランジスタを含む表示装置における表示部の部分拡大平面図である。
【図３（ａ）】本発明の第１の実施例に係る薄膜トランジスタの製造工程（ゲート電極形成）を示す断面図である。
【図３（ｂ）】本発明の第１の実施例に係る薄膜トランジスタの製造工程（ゲート絶縁膜とチャネル層及びチャネル層へのコンタクト層形成）を示す断面図である。
【図３（ｃ）】本発明の第１の実施例に係る薄膜トランジスタの製造工程（チャネル層及びコンタクト層の加工後、ソース電極・ドレイン電極用の金属膜形成）を示す断面図である。
【図３（ｄ）】本発明の第１の実施例に係る薄膜トランジスタの製造工程（金属膜とコンタクト層加工用のレジストパターン形成）を示す断面図である。
【図３（ｅ）】本発明の第１の実施例に係る薄膜トランジスタの製造工程（金属膜の加工）を示す断面図である。
【図３（ｆ）】本発明の第１の実施例に係る薄膜トランジスタの製造工程（コンタクト層の加工）を示す断面図である。
【図３（ｇ）】本発明の第１の実施例に係る薄膜トランジスタの製造工程（露出したコンタクト層を絶縁化）を示す断面図である。
【図４】ａ−ＳｉＴＦＴの一般的な薄膜トランジスタの光リーク電流（ドレイン電流）のチャネル長依存性の一例を示す図である。
【図５】本発明の第１の実施例に係るａ−ＳｉＴＦＴと従来のａ−ＳｉＴＦＴに光照射してＴＦＴ特性を評価した結果の一例を示す図である。
【図６】本発明の第１の実施例に係る薄膜トランジスタを用いた液晶表示装置の要部断面図である。
【図７】本発明の第２の実施例に係る薄膜トランジスタの断面図である。
【図８】本発明の第２の実施例に係るａ−ＳｉＴＦＴと従来のａ−ＳｉＴＦＴに光照射してＴＦＴ特性を評価した結果の一例を示す図である。
【図９】本発明の第３の実施例に係る薄膜トランジスタの断面図である。
【図１０】本発明の第４の実施例に係る薄膜トランジスタの断面図である。
【図１１】従来の薄膜トランジスタの一例を示す断面図である。
【発明を実施するための形態】
【００１９】
発明者等は、上記目的を達成するためにバックライトの間接光によるリーク電流が主に素子のどの部分で発生しているか、どうすれば発生原因を低減・防止できるかについて検討した。その結果、間接光による光リーク電流はａ−Ｓｉ層、特にドレイン電極近傍やソース電極近傍のコンタクト層との界面付近に光が入射されると増大しやすいことが分かった。この理由は、ａ−Ｓｉ層とコンタクト層の界面とその周辺に形成されている空乏層では、光が入射して発生したキャリア（電子−正孔対）が、内部電界により特に電子がドレイン電極に輸送されやすいからである。よって、光リーク電流の発生を抑制するには、プロセス工程数を増やさないことを前提とすると同界面をドレイン電極、ソース電極によって遮光することが最も有効となる。しかし、この実現はプロセス技術的には難しい。チャネルエッチ型のａ−ＳｉＴＦＴでは、ソース・ドレイン電極の加工は、一般に、チャネル形成領域に開口部を有するレジストパターンをマスクとして金属膜をウェットエッチングすることによって行う。このため、金属膜は等方的にエッチングされ、レジストパターンの開口幅よりもソース・ドレイン電極の開口幅の方が拡がってしまう。一方、チャネルエッチ部におけるコンタクト層除去は、チャネル形成領域に開口部を有するレジストパターンが形成された状態でドライエッチングによって行う。このとき、通常の条件ではレジストパターンの開口幅とコンタクト層のエッチング領域幅はほぼ同等となる。従って、チャネルエッチ領域ではソース・ドレイン電極からａ−Ｓｉ層とコンタクト層の界面が露出してしまう。なお、ドライエッチング条件の工夫によって隠すことは技術的に全く不可能ではないが、ａ−Ｓｉ膜の膜厚が薄くなる、エッチングダメージが入る等によりＴＦＴ特性が大きく悪化しやすい。
【００２０】
以上から、間接光による光リーク電流は、チャネルエッチ領域にコンタクト層が露出した状態でも抑制できることが望ましい。それには、以下を実現することが好適である。
（１）ソース電極とドレイン電極の間の距離（バックチャネル長）を増大させる。
（２）コンタクト層とａ−Ｓｉ界面に形成される空乏層幅を拡がりにくくする。
（３）コンタクト層を流れる電子を正孔と再結合させ易くする。
【００２１】
本発明では、（１）〜（３）を実現するために、コンタクト層のチャネルエッチ領域に露出している部分を絶縁化させたＴＦＴトランジスタとする。コンタクト層を形成後、プロセス技術にて絶縁性半導体層を形成し、コンタクト層は制御された膜質や膜厚にて予め成膜されている。なお、コンタクト層を全層的に絶縁化することが望ましい。
【００２２】
以下、本発明を実施例により詳細に説明する。
【実施例１】
【００２３】
本発明の第１の実施例を図１〜図６を用いて説明する。なお、同一符号は同一の構成要素を示す。
本発明の第１の実施例となる薄膜トランジスタ（ＴＦＴ）の断面構造を示す。本ＴＦＴはゲート遮光構造を有するボトムゲート・チャネルエッチ型となっている。本ＴＦＴは、絶縁基板１、ゲート電極配線２、ゲート絶縁膜３、チャネル層となる半導体層４、コンタクト層となる第１導電型半導体層５ａ、５ｂ、絶縁性半導体層６ａ、６ｂ、ソース電極配線７ａ、ドレイン電極配線７ｂ、保護膜８を有する。
【００２４】
本実施例では、ゲート絶縁膜３として窒化シリコン膜（ＳｉＮ膜）、半導体層４として非晶質シリコン膜（ａ−Ｓｉ膜）、第１導電型半導体膜５ａ、５ｂとしてＰ（リン）ドープｎ型微結晶Ｓｉ膜、絶縁性半導体膜６ａ、６ｂとしてシリコン窒化物を形成しているが、これらの膜種は以下に記載するようにこの限りではない。
【００２５】
図２は、本発明の第１の実施例に係るＴＦＴを含む画像表示装置における表示部の部分拡大平面図である。表示部はＴＦＴと透明導電膜から成る透明電極５０２によって形成している。ＴＦＴには図１に示したものを形成しており、図２にはゲート電極配線２、半導体層４、絶縁性半導体膜６ａ、６ｂ、ソース電極配線７ａ、ドレイン電極配線７ｂを示す。なお、ＴＦＴにはゲート絶縁膜３や保護膜８も形成されているが、平面構造を明確に示すため、図２では省略した。また、コンタクト層となる第１導電型半導体層５ａ、５ｂは、ソース電極配線７ａ、及びドレイン電極配線７ｂの下に形成されている（本図では見えない）。
なお、図２ではＴＦＴは図１に示した構成のものを示したものであるが、他の実施例に示したＴＦＴであってもよい。
【００２６】
次に、図１に示すＴＦＴの代表的な製造方法について図３（ａ）〜図３（ｇ）を用いて説明する。まず、図３（ａ）に示すように、絶縁基板１上にゲート電極配線２をパターニング形成する。絶縁基板１には、例えばガラス基板を用いる。また、ゲート電極配線２には、材料として例えばＮｂ、Ｍｏ、Ｗ、Ｔａ、Ｃｒ、Ｔｉ、Ｆｅ、Ｎｉ、Ｃｏ等の金属やそれらの合金、及びそれらの積層を用いる。または、本実施例ではＴＦＴ作製の上限温度をトータルプロセスにおいて低下させられることから、ＡｌやＣｕ等の低抵抗金属を用いることも可能である。成膜は例えばスパッタリング法で行う。膜厚は配線抵抗が大きくならない程度のものが必要であり、本実施例では２００ｎｍとしているが、例えば５０〜４００ｎｍであっても構わない。但し、バックライトの直接光に対する対策の観点からは２００〜４００ｎｍが望ましい。パターン加工はホトリソグラフィにより行う。このとき、ゲート電極配線２の幅が半導体層４の幅よりも大きくなるように加工される。
【００２７】
次に、ゲート電極配線２を形成した基板上に、ゲート絶縁膜３、半導体膜１０４、及び第１導電型半導体膜１０５を成膜する（図３（ｂ））。ゲート絶縁膜３と半導体膜１０４の界面、及び半導体膜１０４と第１導電型半導体膜１０５の界面が酸素（Ｏ）やカーボン（Ｃ）等によって汚染されるのを防ぐため、ゲート絶縁膜３、半導体膜１０４、及び第１導電型半導体膜１０５は１台の成膜装置において連続成膜されるのが望ましい。成膜装置は１チャンバでも、真空搬送可能であれば複数チャンバから構成されていても構わない。第１導電型の不純物はチャンバに残留しやすいことから、第１導電型不純物が取り込まれるのを防ぐため、ゲート絶縁膜３や半導体膜１０４は第１導電型半導体膜１０５とは別チャンバで成膜すればなお好適である。
【００２８】
ゲート絶縁膜３には例えば窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ）膜、酸窒化シリコン（ＳｉＯＮ）膜やそれらの積層膜を用いることが可能である。なお、本実施例のように半導体膜１０４のゲート絶縁膜３側にａ−Ｓｉ膜を形成している場合は、ａ−Ｓｉ膜の酸化を防止して界面膜質を良好にするためにゲート絶縁膜３の少なくとも半導体膜１０４側にはＳｉＮ膜を形成するのが望ましい。
【００２９】
ＳｉＮ膜の成膜には、ＰＥＣＶＤ（Plasma-Enhanced Chemical Vapor Deposition）法を用いるのが好適である。ただし、ＰＥＣＶＤ法以外の、例えば成膜温度が低い熱ＣＶＤや光ＣＶＤ法等も利用可能である。ＰＥＣＶＤ装置には平行平板型の電極構造のものや、アンテナ型の電極構造のもの等を使用すればよい。ＰＥＣＶＤ法によってＳｉＮ膜を成膜するには、原料ガスとしてＳｉＨ４（モノシラン）、ＮＨ３（アンモニア）を供給するのが代表的である。さらに成膜時、例えばＮ２（窒素）、Ｈ２（水素）、Ｈｅ（ヘリウム）、Ａｒ（アルゴン）などのキャリアガスを原料ガスと同時に供給してもよい。これらのガス流量比は装置能力や基板面積に応じて選択される。ＰＥＣＶＤのＲＦ周波数は１３．５６ＭＨｚが代表的であるが、これら以外の周波数を使用することも可能である。ＲＦパワーは装置サイズや基板面積に応じて選択される。また平行平板型のＰＥＣＶＤ装置を用いた場合、電極間距離は安定してプラズマ放電が維持されるように調整すればよい。成膜温度は室温以上を適用可能であるが、ゲート絶縁膜としての耐圧を確保できる膜質を得るために２００℃以上が好適である。さらに、膜中に取り込まれているＨが脱離するのを抑制するために成膜温度を４００℃以下とするのが好適である。また成膜圧力については適用するＲＦ周波数や電極仕様に応じて制御される必要がある。また、膜厚は、ゲート耐圧を確保し、さらにゲート電極配線２の側方端部で膜厚が薄くなることを防止するため、ゲート電極配線２と同等以上であることが望ましく、例えば１００ｎｍから４００ｎｍとすればよい。
【００３０】
成膜条件の代表例を以下に示す。
・装置：平行平板型プラズマＣＶＤ ・ガス流量比：ＳｉＨ４／ＮＨ３／Ｎ２＝１／１０／５０など
・ＲＦ周波数：１３．５６ＭＨｚ ・ＲＦパワー密度０．５〜１．０Ｗ／ｃｍ２ ・電極間隔：２０ｍｍ前後 ・基板温度：３００℃
・成膜圧力：１００〜４００Ｐａ
一方、半導体膜１０４のゲート絶縁膜３側に微結晶Ｓｉや多結晶Ｓｉを形成する場合は、ＴＦＴのしきい値電圧シフトが抑制されることから、ゲート絶縁膜３の半導体膜１０４側にはＳｉＯやＳｉＯＮを形成するのが望ましい。これらの成膜にもＰＥＣＶＤ法を用いるのが好適であるが、スパッタリング法やプラズマ酸化、光酸化などを適用しても構わない。ＰＥＣＶＤ法によって例えばＳｉＯ膜を成膜するには、原料ガスとしてＳｉＨ４、Ｎ２Ｏ（亜酸化窒素）を供給するのが代表的である。さらに成膜時、例えばＨｅ、Ａｒなどのキャリアガスを原料ガスと同時に供給してもよい。ＰＥＣＶＤ装置、ＲＦ周波数、ＲＦパワー、電極間距離、成膜温度、成膜圧力は上記ＳｉＮの場合を参考にして選択すればよい。
【００３１】
チャネル層となる半導体層には、例えばａ−Ｓｉ、微結晶Ｓｉ、多結晶Ｓｉ、及びこれらの積層（ａ−Ｓｉ積層、微結晶Ｓｉ積層、微結晶Ｓｉとａ−Ｓｉの積層など）を用いることが可能である。なお本実施例では、ボトムゲート・チャネルエッチ型のＴＦＴにおいて一般的に用いられることから、半導体膜１０４としてａ−Ｓｉを形成している。
【００３２】
ａ−Ｓｉ膜の成膜にはＰＥＣＶＤ法を用いるのが好適である。ただし、ＰＥＣＶＤ法以外の、例えば熱ＣＶＤや光ＣＶＤ法等も利用可能である。ＰＥＣＶＤ装置、ＲＦ周波数、ＲＦパワー、電極間距離、成膜圧力は上記ＳｉＮの場合を参考にすればよい。ＰＥＣＶＤ法によってａ−Ｓｉ膜を成膜するには、原料ガスとしてＳｉＨ４を供給するのが代表的であるが、例えばＳｉ２Ｈ６（ジシラン）などの高次のＳｉ水素化ガス（ＳｉｎＨ２ｎ＋２：ｎ＞１）やＳｉＦ４（フッ化シラン）などのＳｉハロゲン化ガスを供給しても良い。さらに成膜時、例えばＨ２、Ｈｅ、Ａｒなどのキャリアガスを原料ガスと同時に供給してもよい。これらのガス流量比は装置サイズや基板面積に応じて選択される。成膜温度は室温以上を適用可能であるが、欠陥準位密度の少ない膜を形成するには２００℃以上が好適である。さらに、膜中に取り込まれているＨが脱離するのを抑制するために４００℃以下とするのが好適である。
【００３３】
成膜条件の代表例を以下に示す。
・装置：平行平板型プラズマＣＶＤ ・ガス流量比：ＳｉＨ４／Ｈ２＝１／４など
・ＲＦ周波数：１３．５６ＭＨｚ ・ＲＦパワー密度０．１Ｗ／ｃｍ２前後 ・電極間隔：２０ｍｍ前後 ・基板温度：３００℃
・成膜圧力：１００〜４００Ｐａ
半導体膜１０４では少なくとも一部、特にゲート絶縁膜３側において微結晶Ｓｉや多結晶Ｓｉを適用することも可能である。微結晶Ｓｉを成膜するにはＰＥＣＶＤ法を用いるのが好適である。ただし、ＰＥＣＶＤ法以外の、例えば熱ＣＶＤや光ＣＶＤ法等も利用可能である。ＰＥＣＶＤ装置には平行平板型の電極構造のものや、アンテナ型の電極構造のもの等を使用可能である。ＰＥＣＶＤ法によって微結晶Ｓｉ膜を形成するには、原料ガスとして例えばＳｉＨ４やＳｉ２Ｈ６などのＳｉ水素化ガス（ＳｉｎＨ２ｎ＋２：ｎ＞１）を供給する。又は、例えばＳｉＦ４（フッ化シラン）などのＳｉのロゲン化ガスを供給しても良い。さらに微結晶Ｓｉの成膜には、原子状ＨによるＳｉ原子のネットワーク再配列の促進や過剰なアモルファスＳｉ成分の除去が必要であることからＨ２をキャリアガスとして供給する。これらのガス流量比は装置能力や基板面積に応じて選択されるが、ＳｉＨ４流量に対してＨ２流量が１０倍以上あれば好適である。また、Ｓｉ原料ガスやＨ２と共にＨｅ、Ａｒなどのガスと供給することも可能である。ＰＥＣＶＤのＲＦ周波数は１３．５６ＭＨｚでも可能であるが、微結晶Ｓｉの成膜にはａ−Ｓｉを成膜するときよりもＳｉ原料ガスやＨ２の分解がより重要であることから、２７．１２ＭＨｚなどの高周波を利用できれば好適である。ＲＦパワーと成膜圧力は装置能力や基板面積に応じて選択される。成膜チャンバ内の成長雰囲気中の原子状Ｈ密度を増大させて微結晶Ｓｉを成膜するには低パワー（０．０１〜０．３Ｗ／ｃｍ２）と低圧力（１０〜１５０Ｐａ）の条件が望ましい。あるいはＳｉ原料ガスの分解を促進させて微結晶Ｓｉを成膜するには高パワー（１〜２Ｗ／ｃｍ２）と高圧力（４００〜１３３０Ｐａ）の条件が望ましい。平行平板型のＰＥＣＶＤ装置を用いた場合、電極間距離は安定してプラズマ放電が維持されるように調整すればよい。成膜温度は室温以上を適用可能であるが、Ｓｉ原料ガスから発生した成膜種の反応を促進させて欠陥準位密度の少ない微結晶Ｓｉ膜を形成するには１００℃以上が好適である。さらに、低欠陥準位密度を維持するために水素化された微結晶Ｓｉ膜を形成するには、成膜温度を４００℃以下とするのが好適である。また、Ｈ濃度は、欠陥密度を低減させて良好なＴＦＴ特性を実現し、さらに後述の、絶縁性半導体層６ａ、６ｂを形成する際のプラズマ処理やＯ２アッシングによって窒化や酸化されにくくするため、１ｘ１０２０ｃｍ−３以上、５ｘ１０２１ｃｍ−３以下が望ましい。
【００３４】
多結晶Ｓｉ膜としては、１つの成膜装置で連続成膜することが難しくなるが、例えばレーザーアニール法、ＲＴＡ法、反応性熱ＣＶＤ法等で形成した膜を適用することが可能である。
【００３５】
コンタクト層となる第１導電型半導体膜１０５では、第１導電型のドーピング不純物として例えばＰ（リン）が添加されている。膜質は微結晶Ｓｉが好適であるが、ａ−Ｓｉ、及びこれらの積層も可能である。なお本実施例では、後述の絶縁性半導体層６ａ、６ｂが形成されやすく、比較的少ないドーピング濃度で良好なコンタクト特性が得られる膜としてＰドープ微結晶Ｓｉを形成している。ａ−Ｓｉよりも微結晶Ｓｉである方が、膜中に結晶粒界を多く含み、さらに含有水素濃度を低下させられることから、Ｎ２、Ｎ２Ｏ、Ｏ２等によるプラズマ処理やレジスト除去時のＯ２アッシング等により窒化や酸化が促進されやすい。また、微結晶Ｓｉ化を図ることによってａ−Ｓｉ膜を適用する場合よりも導電率を１桁以上向上させることができることから、一定程度のドーピング濃度が確保されていればコンタクト層の抵抗は充分低下する（ａ−Ｓｉの場合よりもドーピング濃度を低下できる）。
【００３６】
Ｐドープ微結晶Ｓｉの成膜は、半導体膜１０４として微結晶Ｓｉを形成する場合と同様の装置で良い。ＰＥＣＶＤ法で成膜する場合、ＳｉＨ４などのＳｉ原料ガスとＨ２に追加してドーピングガスとしてホスフィン（ＰＨ３）、またはその水素希釈ガス（ＰＨ３／Ｈ２）を供給すれば良い。ガス流量比はＳｉＨ４流量に対してＨ２流量が１０倍以上、ＰＨ３の実流量が０．０１倍程度であれば好適である。また、これらのガスと共にＨｅ、Ａｒなどを供給することも可能である。ＲＦ周波数については、半導体膜１０４として微結晶Ｓｉを形成する場合と同様で良い。ＲＦパワーと成膜圧力は、微結晶化の促進と導電率の向上のため、半導体膜１０４として低パワー・低圧力の条件で微結晶Ｓｉを形成するときよりもやや上昇させる方が望ましい（ＲＦパワー０．２〜１Ｗ／ｃｍ２、圧力１５０〜５３２Ｐａ）。電極間距離は、平行平板型のＰＥＣＶＤ装置を用いた場合、安定してプラズマ放電が維持されるように調整すればよい。成膜温度は室温以上を適用可能であるが、導電率を向上させるには１００℃以上が好適である。さらに、低欠陥準位密度を維持するために水素化された微結晶Ｓｉ膜を形成するには、成膜温度を４００℃以下とするのが好適である。
【００３７】
膜厚は、薄い方が絶縁性半導体層６ａ、６ｂは形成されやすいが、薄すぎると成膜初期の微結晶Ｓｉの膜質が良くないことから導電率が上昇しやすい。このため、導電率の上昇をも抑制すべく、１５〜３０ｎｍが好適である。
【００３８】
ドーピング濃度は、低抵抗なコンタクト層を形成するために１ｘ１０１８ｃｍ−３以上が望ましい。ただし、あまり高濃度にしてしまうと、ＴＦＴにおいて正のドレイン電圧を印加したときにドレイン領域側のコンタクト層５ｂと半導体層４の界面とその周辺において空乏層が拡がりやすくなってしまう。また高濃度の膜から形成された絶縁性半導体層６ｂでは電子が輸送されやすくなり正孔との再結合しにくくなってしまう。微結晶Ｓｉ化よってコンタクト層の低抵抗は一定程度確保されている。従って、ドーピング濃度は１ｘ１０２０ｃｍ−３以下が望ましい。
【００３９】
Ｈ濃度は膜中の欠陥準位密度低減のために１ｘ１０２０ｃｍ−３以上が望ましい。また高濃度では結晶性が悪化しやすく、さらに絶縁性半導体層６ａ、６ｂを形成する際のプラズマ処理やＯ２アッシングによって窒化や酸化されやすくするには３ｘ１０２１ｃｍ−３以下が望ましい。なお、半導体膜１０４に含まれる水素濃度をコンタクト層となる第１導電型半導体膜１０５に含まれる水素濃度よりも高濃度とすることにより、半導体膜１０４表面に形成される絶縁性半導体層の厚さを絶縁性半導体層６ａ、６ｂよりも薄く形成することができる。
結晶粒径については、大きな粒径では絶縁性半導体層６ａ、６ｂを形成する際のプラズマ処理やＯ２アッシングによって窒化や酸化されにくくなってしまうことから、５〜５０ｎｍ程度が好適である。
結晶相の体積分率に関しては、導電性の確保のため、５０％以上が好適である。
成膜条件の代表例を以下に示す。ここでは、ＰＥＣＶＤでの放電を立ちやすくし、さらに成膜開始直後から結晶性が良好な膜を形成できる効果があることからＡｒ添加した例を示している。（Ａｒを添加しない成膜では成膜初期に結晶性の悪いインキュベーション層が形成されやすく、さらに過度に水素濃度が高くなりやすい傾向がある。これに対してＡｒを添加すれば、プラズマ中のＡｒイオンの効果により成膜初期からインキュベーション層なく柱状構造の微結晶Ｓｉ膜が成長しやすい。さらに、水素濃度の過剰な増大が抑制されやすい。ただし、過剰なＡｒ添加は微結晶化を阻害するので注意が必要である。）
・装置：平行平板型プラズマＣＶＤ ・ガス流量比：ＳｉＨ４／Ｈ２／Ａｒ／ＰＨ３＝１／１００／１０／０．０１
・ＲＦ周波数：１３．５６ＭＨｚ ・ＲＦパワー密度０．３Ｗ／ｃｍ２前後 ・電極間隔：２０ｍｍ前後 ・基板温度：３００℃
・成膜圧力：３００Ｐａ前後
コンタクト層の代表的な膜質は、Ｐ濃度：約５ｘ１０１９ｃｍ−３、Ｈ濃度：約５ｘ１０２０ｃｍ−３、結晶粒径：約１０ｎｍ、結晶層の体積率：約６０％、膜厚：約１５ｎｍのＰドープ微結晶Ｓｉとなる。
【００４０】
なお、Ｐドープ微結晶Ｓｉの成膜直後に、同じＰＥＣＶＤ装置内で同じ基板温度で放電させずに例えばＡｒガスを流しながら基板を加熱放置するのが好適である。本目的は、Ｐドープ微結晶Ｓｉ膜中から過剰な水素を脱離させることである。基板温度は３００℃、成膜圧力は１３３Ｐａであり、Ｐドープ微結晶Ｓｉ成膜中と同じとすることが可能である。放置時間は例えば２分である。さらに、この他にもＳｉ原子のネットワーク再配列の促進や過剰なアモルファスＳｉ成分の除去のため、原子状Ｈ雰囲気中でのアニール処理や低ダメージのＨ２プラズマ処理を実施するのが好適である。
【００４１】
第１導電型半導体膜１０５には少なくとも一部においてＰドープａ−Ｓｉを適用することも可能である。成膜方法、装置、ガス種、ＲＦ周波数、成膜温度については上記のＰドープ微結晶Ｓｉを形成する場合を参考にすればよい。ガス流量比は装置能力や基板面積に応じて選択されるが、ＳｉＨ４流量に対してＨ２流量が５倍程度、ＰＨ３の実流量が０．０１倍程度であれば好適である。ＲＦパワーと成膜圧力についても装置能力や基板面積に応じて選択されるが、例えば０．１Ｗ／ｃｍ２、２６６Ｐａである。電極間距離は、平行平板型のＰＥＣＶＤ装置を用いた場合、安定してプラズマ放電が維持されるように調整すればよい。
【００４２】
次に、ホトリソグラフィによるパターン形成とその後のドライエッチングにより、第１導電型の半導体膜１０５と半導体膜１０４をアイランド状に加工する（図３（ｃ））。このとき、アイランド長はゲート電極長よりも狭くなるように形成される。
【００４３】
この後、ソース・ドレイン電極配線を形成するため、基板上に金属膜１０７を堆積する（図３（ｃ））。金属膜１０７の材料としてはＮｂ、Ｍｏ、Ｗ、Ｔａ、Ｃｒ、Ｔｉ、Ｆｅ、Ｎｉ、Ｃｏ等やこれらの合金及びそれらの金属の積層膜を用いることが可能である。また本実施例ではＴＦＴ作製の上限温度をトータルプロセスにおいて低下させられることから、ＡｌやＣｕ等の低抵抗金属を用いることも可能である。金属膜１０７の形成には、例えばスパッタリング法を用いることができる。膜厚は、材料によるが配線抵抗低減のため５００ｎｍ程度とすればよい。
【００４４】
次に、図３（ｄ）に示すように、金属膜１０７と第１導電型の半導体膜１０５を加工するため、基板上にレジストを塗布し、ホトリソグラフィによりレジストパターン１０を形成する。次に、レジストパターン１０をマスクとしたウェットエッチングによってレジストパターン１０の開口部の金属膜１０７を除去し、ソース電極配線７ａとドレイン電極配線７ｂを形成する（図３（ｅ））。金属膜は等方的にエッチングされることから、レジストパターン１０の開口幅よりもソース・ドレイン電極の開口幅の方が拡がっている。引き続き，レジストパターン１０の開口部の第１導電型半導体膜１０５と半導体膜１０４の一部をドライエッチングによって除去することにより，ソース領域のコンタクト層５ａ、ドレイン領域のコンタクト層５ｂ、及び半導体層４を形成する（図３（ｆ））。ドライエッチングによる除去では、通常の条件ではレジストパターン１０の開口幅とコンタクト層５ａ、５ｂ、半導体層４のエッチング領域幅はほぼ同等となる。
【００４５】
次に、ソース電極配線７ａとドレイン電極配線７ｂの離間部において、ソース領域のコンタクト層５ａとドレイン領域のコンタクト層５ｂの露出部に絶縁性半導体層６ａ、６ｂを形成する（図３（ｇ））。絶縁性半導体層６ａ、６ｂは、レジストパターン１０を除去し、次の保護膜８（図１参照）を成膜する前にプラズマ処理を実施して形成するのが好適である。さらにこれと併用して、レジストパターン１０のＯ２（酸素）によるアッシング時にソース領域のコンタクト層５ａとドレイン領域のコンタクト層５ｂの露出部を酸化（絶縁化）して絶縁性半導体層６ａ、６ｂを形成してもよい。但し、レジストパターン１０のＯ２アッシング単独では充分な絶縁性半導体層６ａ、６ｂを形成できない可能性がある。このため、プラズマ処理との併用が望ましい。プラズマ処理は、保護膜８をＰＥＣＶＤ法によって成膜する場合は、同じ装置のチャンバにおいて実施することが可能である。なお、露出されたコンタクト層５ａ、５ｂは厚さ方向に全て絶縁性半導体層とすることが最適だが、必要な厚さが確保されていればコンタクト層の抵抗が高くなるためリーク電流低減の効果を得ることができる。
【００４６】
プラズマ処理ではＮ２、Ｎ２Ｏ、Ｏ２といったガスを供給すればよい。成膜条件の代表例を以下に示す。
・装置：平行平板型プラズマＣＶＤ ・ガス流量：Ｎ２＝５００ｓｃｃｍなど・ＲＦ周波数：１３．５６ＭＨｚ ・ＲＦパワー密度０．２Ｗ／ｃｍ２以上
・電極間隔：２０ｍｍ前後・基板温度：３００℃・成膜圧力：５０〜２６６Ｐａ・処理時間：１０分
本実施例では、コンタクト層５ａ、５ｂは選択された膜質と膜厚にて形成しているので、このプラズマ処理により絶縁性半導体層６ａ、６ｂが形成される。また、このプラズマ処理によって半導体層４の凹部についても絶縁性半導体層が形成されるが、本実施例では半導体層４は数％オーダーでＨを含むａ−Ｓｉからなることから、Ｐドープ微結晶Ｓｉからなるコンタクト層５ａ、５ｂよりも絶縁化されにくく形成される層の膜厚は薄い。さらに、本プラズマ処理の後、次の保護膜８を成膜する間に例えばＨ２プラズマ処理等を行えば、半導体層４の凹部に形成された絶縁性半導体層はさらに薄くなる。なお、半導体層４の凹部では絶縁性半導体層の膜厚が薄いことから、図１や図３には未記載とした。
【００４７】
最後に，基板上に保護膜８を形成する。この膜には例えばＰＥＣＶＤ法により形成されるＳｉＮ膜やＳｉＯ膜を適用すればよい。スパッタ法で形成したそれらの膜を適用することも可能である。本実施例ではＰＥＣＶＤ法によるＳｉＮ膜を適用しており，ＲＦ周波数１３．５６ＭＨｚ，ガスとしてＳｉＨ４、ＮＨ３、Ｎ２を用い，成膜温度は３００℃としている。以上により，図１に示す断面構造のＴＦＴが完成する。
【００４８】
図１に示すように、コンタクト層の露出部には絶縁性半導体層６ａ、６ｂが形成されている。このため、バックチャネル長（Ｌｂ）はソース電極とドレイン電極の間の距離、すなわちチャネル長（Ｌｃ）と同じになる。バックチャネル長が長くなることによりリーク電流（ドレイン電流）を低減できることを、図４を用いて説明する。図４は表面側から間接光相当の照度で光照射した一般的なａ−ＳｉＴＦＴにおいて、ゲート電圧−５Ｖを印加したときの光リーク電流のチャネル長依存性を評価した結果である。このゲート電圧のときの光リーク電流はバックチャネルを流れると推測されている。本結果から、チャネル長の増加に伴い、バックチャネルを流れる光リーク電流は低下していることが分かる。チャネルエッチ部の開口部に露出しているコンタクト層の長さは、ソース領域側とドレイン領域側の両方の長さを足し合わせると、約０．４〜１μｍとなる場合が多い。このため、露出部に絶縁性半導体層６ａ、６ｂを形成すれば、バックチャネル長が増大する効果によって光リーク電流が最大約４／５に低下する。
【００４９】
次に、本実施例に係るａ−ＳｉＴＦＴと従来のａ−ＳｉＴＦＴに光照射してＴＦＴ特性を評価した結果の一例を図５に示す。光はＴＦＴ表面側から間接光相当の照度で照射している。コンタクト層のドーピング濃度や膜質を制御して絶縁性半導体層６ａ、６ｂを形成した本実施例のＴＦＴでは、およそゲート電圧−１０＜Ｖｇ＜０Ｖにおいてドレイン電流Ｉｄが上昇しにくく、光リーク電流が抑制されていることが分かる。0本結果では、同ゲート電圧の範囲において光リーク電流が約４０％低下した。
即ち、コンタクト層５ａ、５ｂではドーピング濃度を制御しており、且つその露出部には絶縁性半導体層６ａ、６ｂを形成していることから、正のドレイン電圧を印加したときでもドレイン領域側のコンタクト層６ｂと半導体層４の界面とその周辺（特にチャネルエッチ領域側）において空乏層は拡がりにくいこと、また、絶縁性半導体層６ｂでは電子が輸送されにくくなっていることから正孔との再結合が生じやすいこと等により、本実施例のＴＦＴでは光リーク電流が上昇しにくいという効果が得られたものと考えられる。また、絶縁性半導体層６ａ、６ｂの形成によってコンタクト面積が低下するが、コンタクト層の膜質制御によってソース・ドレイン抵抗の上昇が抑制されていることから、ＴＦＴ特性（特にオン電流）の低下が少ない。図６から、ＴＦＴのオン特性（Ｖｇ＞０Ｖ）が若干低下しているが、実用上問題ないレベルであることが分かる。
【００５０】
次に本実施例のＴＦＴを用いて表示装置を作製した。図６は、液晶表示装置への適用例であり、本発実施例に係るＴＦＴを用いた液晶表示装置の要部断面図である。液晶５１６を挟持して基板１と基板５１０が対向して配置されている。基板１側には、図１に示した本実施例のＴＦＴが形成されている。また層間絶縁膜５０１、及びコンタクトホールを有する。さらに、透明導電膜からなる画素電極５０２を有する。画素電極５０２は、ＩＴＯ膜をスパッタリング法で形成し、ホトリソグラフィを用いて加工したものである。本実施例では膜厚を７０ｎｍとしている。更に、画素電極（透明電極）５０２上に配向膜５０３を有する。一方、基板５１０の上には、ブラックマトリックス（ＢＭ）５１１、カラーフィルタ層５１２、オーバーコート層５１３、ＩＴＯ膜からなる対向電極５１４、配向膜５１５が順番に形成されている。
【００５１】
本液晶表示装置を用いてバックライトの間接光の影響を調べた結果、ＴＦＴの光リーク電流増大起因する表示不良の発生が低減されることが分かった。
なお、図６ではＴＦＴは図１に示した構成のものを示したものであるが、他の実施例に示したＴＦＴであってもよい。
以上、本実施例によれば、バックライトの間接光に起因するリーク電流を低減可能な薄膜トランジスタを提供することができる。
【実施例２】
【００５２】
本発明の第２の実施例について図７と図８を用いて説明する。なお、実施例1に記載され本実施例に未記載の事項は特段の事情が無い限り本実施例にも適用することができる。
【００５３】
図７は、本実施例に係る薄膜トランジスタの断面図である。実施例１とは、コンタクト層が２層になっている点が異なる。第１の第１導電型半導体層からなる第１のコンタクト層１５ａ、１５ｂと第２の第１導電型半導体層からなる第２のコンタクト層１６ａ、１６ｂから形成されている。
【００５４】
第１のコンタクト層１５ａ、１５ｂ、第２のコンタクト層１６ａ、１６ｂには第１導電型のドーピング不純物として例えばＰが添加されている。膜質は微結晶Ｓｉ、ａ−Ｓｉ、及びこれらの積層が可能である。これらの形成方法は第１の実施例を参考にすればよい。本実施例では、第１のコンタクト層１５ａ、１５ｂとしてＰドープ微結晶Ｓｉを形成しており、第２のコンタクト層１６ａと１６ｂとしてＰドープａ−Ｓｉを形成している。
【００５５】
実施例１では、ドレイン電極側のコンタクト層にはＰドープ微結晶Ｓｉからなるコンタクト層５ｂしか形成していなかった。このため、コンタクト層５ｂとドレイン電極配線７ｂの界面において価電子帯側に形成されるエネルギー障壁が低く、正孔が流れやすかった。従って、図５のように、ゲート電圧が例えば−２０Ｖ＜Ｖｇ＜−１０Ｖの範囲では光リーク電流が増大して見えていた（本リーク電流は光照射に起因するものではないが、リーク電流は光起因のものと足し合わせになる）。これに対し、本実施例では、Ｐドープａ−Ｓｉからなる第２のコンタクト層１６ｂを、Ｐドープ微結晶Ｓｉからなる第１のコンタクト層１５ｂとドレイン電極配線７ｂの間に形成している。これにより、コンタクト層１６ｂとドレイン電極配線７ｂの界面において価電子帯側に形成されるエネルギー障壁を高くし、正孔の流れを抑制することができる。図８に本実施例に係るａ−ＳｉＴＦＴと従来のａ−ＳｉＴＦＴに光照射してＴＦＴ特性を評価した結果の一例を示す。図８に示すように、ゲート電圧が例えば−２０Ｖ＜Ｖｇ＜−１０Ｖの範囲ではリーク電流が低下することが分かる。
【００５６】
本実施例のＴＦＴを図６に示す液晶表示装置に適用した結果、実施例１に比べ、表示不良の発生がさらに低減されることが分かった。
以上、本実施例によれば、実施例１と同様の効果を得ることができる。また、露出するコンタクト層を微結晶Ｓｉとａ−Ｓｉの２層構造とすることにより、よりリーク電流を低減することができる。
【実施例３】
【００５７】
本発明の第３の実施例について図９を用いて説明する。なお、実施例1又は２に記載され本実施例に未記載の事項は特段の事情が無い限り本実施例にも適用することができる。
【００５８】
図９は、本実施例に係る薄膜トランジスタの断面図である。本実施例では、ＴＦＴのチャネル層となる半導体層４とソース・ドレイン電極配線７ａ、７ｂの側壁にサイド絶縁膜５０を形成している。サイド絶縁膜５０は例えばシリコン酸化膜からなる。ＴＦＴのチャネル層とコンタクト層を例えばドライエッチング法によりアイランド加工した後、表面に残存するレジストをＯ２アッシングすることによって、レジスト除去とともにサイド酸化膜は形成される。
【００５９】
特に本実施例のようなゲート遮光構造のボトムゲートＴＦＴでは、負のゲート電圧が増大してドレイン電極に高電界が印加されたとき、チャネル層４の側壁とドレイン電極７ｂ間でリーク電流が流れやすい。特にチャネル層が微結晶Ｓｉや多結晶Ｓｉから成る場合は、チャネル層４の側壁とドレイン電極配線７ｂの界面において価電子帯側に形成されるエネルギー障壁が低く、正孔が流れやすいことからリーク電流が増大しやすい。サイド絶縁膜５０にはこのリーク電流が流れるのをブロックする効果がある。
【００６０】
本実施例のＴＦＴを図６に示す液晶表示装置に適用した結果、実施例２に比べ、表示不良の発生がさらに低減されることが分かった。
以上、本実施例によれば、実施例1と同様の効果を得ることができる。また、チャネル層となる半導体層とドレイン電極配線の側壁にサイド絶縁膜を形成することにより、よりリーク電流を低減することができる。
【実施例４】
【００６１】
本発明の第４の実施例について図１０を用いて説明する。なお、実施例1乃至３のいずれかに記載され本実施例に未記載の事項は特段の事情が無い限り本実施例にも適用することができる。
【００６２】
図１０は、本実施例に係る薄膜トランジスタの断面図である。ゲート遮光構造を有するボトムゲート・チャネルエッチストッパ型のコンタクト層の露出部に、実施例１に記載した方法と同様にして絶縁性半導体膜を形成している。
【００６３】
本実施例のＴＦＴは、絶縁基板３０１、ゲート電極配線３０２、ゲート絶縁膜３０３、チャネル層となる半導体層３０４、絶縁膜からなるストッパ層３０５、コンタクト層となる第１導電型半導体層３０６ａ、３０６ｂ、ソース電極配線３０７ａ、ドレイン電極配線３０７、絶縁性半導体層３０８ａ、３０８ｂ、保護膜３０９から成る。ストッパ層３０５には半導体層３０４にＨを拡散しやすくするため、ＳｉＮ膜が好適である。以上の形成方法は第１の実施例を参考にすればよい。
【００６４】
コンタクト層３０６ａ、３０６ｂが開口部に露出している場合、ＴＦＴの表面側から間接光が入射したとき、コンタクト層３０６ａ、３０６ｂの露出部においてキャリア（電子−正孔対）が発生しやすく、ドレインに正の電圧を印加したときドレイン電極側では電子がドレイン電極配線３０７ｂに流れやすい。このため、光リーク電流が上昇しやすい。これに対して本実施例では、コンタクト層３０６ａ、３０６ｂの露出部に絶縁性半導体層３０８ａ、３０８ｂを形成している。絶縁性半導体層３０８ａ、３０８ｂでは光照射によるキャリア（電子−正孔対）の発生は少なく、電子がドレイン電極配線３０７ｂ側に輸送されにくいことから、光リーク電流の上昇が抑制される。
【００６５】
なお本構造のＴＦＴでは、実施例１に比べてストッパ層３０５を形成するために、成膜工程、ホトリソグラフィ工程、エッチング工程が増えてしまう。しかし、上記やａ−Ｓｉ層の膜厚を薄くできる利点もあることから、実施例１に対しても光リーク電流の上昇が抑制されやすい。
【００６６】
本実施例のＴＦＴを図６に示す液晶表示装置に適用し、バックライトの間接光の影響を調べた結果、ＴＦＴの光リーク電流増大起因する表示不良の発生が低減されることが分かった。
以上、本実施例によれば、実施例1と同様の効果を得ることができる。また、ストッパ層を設けることにより、よりリーク電流を低減することができる。
【００６７】
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることも可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【００６８】
１…絶縁基板、２…ゲート電極配線、３…ゲート絶縁膜、４…チャネルとなる半導体層、５ａ、５ｂ…コンタクト層となる第１導電型半導体層、６ａ、６ｂ…絶縁性半導体層、７ａ…ソース電極配線、７ｂ…ドレイン電極配線、８…保護膜、１０…レジストパターン、１５ａ、１５ｂ…第１の第１導電型半導体層からなる第１のコンタクト層、１６ａ、１６ｂ…第２の第１導電型半導体層からなる第２のコンタクト層、５０…サイド絶縁膜、１０４…半導体膜、１０５…第１導電型半導体膜、１０７…金属膜、２０１…基板、２０２…ゲート電極層、２０３…ゲート絶縁膜、２０９…半導体層、２１０ａ、２１０ｂ…不純物半導体層（ソース領域、ドレイン領域）、２１３ａ…ソース電極、２１３ｂ…ドレイン電極、２１４…変質層（絶縁層）、２１５…絶縁層、３０１…絶縁基板、３０２…ゲート電極配線、３０３…ゲート絶縁膜、３０４…チャネル層となる半導体層、３０５…ストッパ層、３０６ａ、３０６ｂ…コンタクト層となる第１導電型半導体層、３０７ａ…ソース電極配線、３０７ｂ…ドレイン電極配線、３０８ａ、３０８ｂ…絶縁性半導体層、３０９…保護膜、５０１…層間絶縁膜、５０２…透明電極（画素電極）、５０３…配向膜、５１０…基板、５１１…ブラックマトリックス（ＢＭ）、５１２…カラーフィルタ層、５１３…オーバーコート層、５１４…対向電極、５１５…配向膜、５１６…液晶。
【技術分野】
【０００１】
本発明は、表示装置用の薄膜トランジスタに関する。
【背景技術】
【０００２】
表示装置では、画素電極および薄膜トランジスタ（ＴＦＴ）等を有する画素がマトリクス状に形成されたＴＦＴ基板と、ＴＦＴ基板に対向して、ＴＦＴ基板の画素電極と対応する場所にカラーフィルタ等が形成された対向基板が配置される。液晶表示装置では、ＴＦＴ基板と対向基板の間に液晶が挟持されている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。
【０００３】
液晶パネルの大型化・高精細化に伴い、液晶表示装置で用いる薄膜トランジスタの改良が進められている（例えば、特許文献１）。特許文献１には、薄膜トランジスタのオフ電流を低減させ、オン電流を向上させ、電気的特性のばらつきを低減させるために、ボトムゲート（逆スタガ）・チャネルエッチ型の薄膜トランジスタの作製方法において、ソース電極及びドレイン電極から露出する一導電型を付与する不純物元素を含む半導体層、及びその下に接して形成されている層にある非晶質半導体層の一部を第１のドライエッチングにより除去し、第１のドライエッチングにより露出した非晶質半導体層の一部を第２のドライエッチングにより除去し、第２のドライエッチングにより露出した非晶質半導体層の表面にプラズマ処理を行うことにより変質層を形成する技術が開示されている。
【０００４】
本特許文献１の薄膜トランジスタの一実施形態を図１１に示す。基板２０１上にはゲート電極層２０２及びゲート絶縁膜２０３が形成されている。さらにゲート絶縁膜２０３上には素子毎の分離により、所望の形状にパターン加工された半導体層２０９及び不純物半導体層２１０ａ、２１０ｂが形成されている。半導体層２０９は非晶質構造を有しており、不純物半導体層２１０ａ、２１０ｂには一導電型を付与する不純物元素が添加されている。ゲート絶縁膜２０３および不純物半導体層２１０ａ、２１０ｂ上には、不純物半導体層２１０ａ、２１０ｂ、半導体層２０９の側面を覆うように、所望の形状にパターン加工された一対の配線層２１３ａ、２１３ｂが形成されている。一対の配線層２１３ａ、２１３ｂは離間しており、ソース電極２１３ａおよびドレイン電極２１３ｂを構成している。また所望の形状にパターン加工された一対の不純物半導体層２１０ａ、２１０ｂは離間しており、ソース領域２１０ａおよびドレイン領域２１０ｂを構成している。さらに一対の不純物半導体層２１０ａ、２１０ｂの離間部に位置し、エッチングされて凹部が形成された半導体層２０９上には変質層（絶縁層２１４）が形成されている。また、保護絶縁膜として絶縁層２１５が形成されている。
【０００５】
凹部を有する半導体層２０９は、一対の不純物半導体層２１０ａ、２１０ｂを第１のドライエッチングによって離間形成した後、レジストマスクが形成されたままの状態で、第２のドライエッチングを行うことによって形成している。第２のドライエッチングは、露出している半導体層２０９にダメージが入らず、且つ該半導体層２０９に対するエッチングレートが低い条件で行われている。次いで、半導体層２０９の凹部にはレジストマスクが形成された状態で、水プラズマ処理を行っている。水プラズマ処理は、反応空間に水蒸気（Ｈ２Ｏ蒸気）に代表される水を主成分とするガスを導入し、水プラズマを生成して実施している。水プラズマ処理を行うことにより、半導体層２０９の凹部の表面に変質層（絶縁層２１４）を形成している。
【０００６】
第２のドライエッチングにより、露出した半導体層２０９上に存在する残渣などの不純物を除去することができる。また、水プラズマ処理により、ドライエッチングの際に半導体層２０９の凹部の表面に形成されたダングリングボンドをＯＨ遊離基で終端化し、欠陥を回復させることができる。また、凹部の表面と絶縁層２１５の界面を良質にすることができる。この結果、薄膜トランジスタのオン電流向上、オフ電流低減、及びトランジスタ特性のばらつき抑制を実現することができる。
【０００７】
さらに、レジストマスクを水プラズマに曝すことにより、基板に存在するコロージョン発生の原因となる塩素等を水プラズマから得られた生成物によって除去することができる。また、金属膜からなる配線にコロージョンの発生を抑制することができる。これにより、薄膜トランジスタではオフ電流の低下、移動度など電気的特性の向上が可能である。
【０００８】
このようなオン電流が高く、オフ電流が低く、スイッチング特性に優れ、さらに素子間、基板間、ロット間の電気的特性のばらつきが小さい薄膜トランジスタを用いることにより、画質の向上した表示装置を作製することができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−２８３９１９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
現在、携帯電話やデジタルカメラ、タブレットＰＣなどに用いられる中小型液晶パネルの高精細化に伴ってバックライトの輝度が大幅に上昇している。このため、ボトムゲート型ａ−ＳｉＴＦＴを用いた液晶パネルでは光リーク電流の増大を抑制すべく、バックライトから直接ａ−Ｓｉ層に入射する光に対して、ａ−Ｓｉ層をゲート電極によって完全に、あるいは少なくとも一部を遮光する対策が取られている。しかしながら、バックライトの更なる輝度の上昇に伴い、ＴＦＴに入射する直接光だけでなく、ＴＦＴ基板と対向して設けられたカラ―フィルタ側基板のブラックマトリックス（ＢＭ）で反射してＴＦＴ上部から迷光として入射する間接光が無視できなくなってきており、ＴＦＴ上部に遮光メタルを追加で設ける等の方法が行われる場合があるが、プロセス工程数が増加してしまう問題がある。間接光の光リーク電流への影響は、従来はバックライトの輝度があまり高くなかったことから特に大きな問題にはなっていなかったが、バックライトの輝度向上が図られる高精細パネルでは無視できなくなっている。以上から、ａ−ＳｉＴＦＴによる高精細パネルの実現には、間接光への対策が不可欠となっている。
【００１１】
そこで、間接光の影響の観点から特許文献１の薄膜トランジスタの検討を行った。本特許文献１の薄膜トランジスタでは、一対の配線層２１３ａ、２１３ｂの離間部において不純物半導体層２１０ａ、２１０ｂが表面に露出している。この不純物半導体層２１０ａ、２１０ｂの露出部には、水プラズマ処理後、半導体層２０９の凹部のような変質層（絶縁層２１４）は形成されていない。このため、ソース領域２１０ａとドレイン領域２１０ｂの間の距離がバックチャネル長（Ｌｂ）となる。よって、ソース電極２１３ａとドレイン電極２１３ｂの間の距離（チャネル長Ｌｃ）よりも短いことから、ソース領域２１０ａとドレイン領域２１０ｂの間のバックチャネル部に、光照射時、リーク電流が流れやすいという問題のあることが分かった。
【００１２】
また、露出部の不純物半導体層２１０ａ、２１０ｂにはバイアスがかかりやすくなっている。よって、正のドレイン電圧をドレインに印加したとき、ドレイン領域側の不純物半導体層２１０ｂと半導体層２０９の界面とその周辺では空乏層が形成されやすくなっている。さらに、不純物半導体層２１０ｂでは電子が輸送されやすく正孔とは再結合しにくくなっている。従って、ＴＦＴの表面側に間接光が入射されると光リーク電流が増大しやすいという問題がある。
【００１３】
なお、水プラズマ処理を実施していれば不純物半導体層２１０ａ、２１０ｂの露出部にも変質層が形成される可能性はあるが、図や記述によれば、本公知例での水プラズマ処理では、不純物半導体層２１０ａ、２１０ｂの露出部を全層的に変質層とすることは難しい。不純物半導体層２１０ａ、２１０ｂの表面側に変質層が形成されるとしても、その膜厚は半導体層２０９の凹部に形成された変質層２１４の膜厚に近いものとなる。その理由は、水プラズマ処理の条件は半導体層２０９の凹部に変質層２１４が数ｎｍ形成されるような条件であり、一方、不純物半導体層２１０ａ、２１０ｂの膜厚は３０ｎｍ以上１００ｎｍ以下程度だからである。また不純物半導体層２１０ａ、２１０ｂは非晶質半導体、結晶粒を含む非晶質半導体、または微結晶半導体といった膜質であるが、露出した不純物半導体層２１０ａ、２１０ｂを全層的に変質層化するための膜質制御は行われていないからである。表面側のみに変質層が形成された状態では、殆ど形成されていない場合と同様に、不純物半導体層２１０ａ、２１０ｂにはバイアスがかかりやすく、特に不純物半導体層２１０ｂに輸送される電子は正孔と再結合しにくいことから、ＴＦＴの表面側に間接光が入射されると光リーク電流は増大しやすい。
【００１４】
本発明の目的は、バックライトの間接光に起因するリーク電流を低減可能な薄膜トランジスタを提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するための一実施形態として、表示装置用のボトムゲート型の薄膜トランジスタであって、基板と、前記基板上に形成されたゲート電極配線と、前記ゲート電極配線上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極配線上に形成されたチャネルとなる第１の半導体層と、前記半導体層上に互いに離間して形成され、第１及び第２のコンタクト層となる第２の半導体層と、前記第２の半導体層を介して前記第１の半導体層上に形成されたソース電極配線又はドレイン電極配線と、を有し、鉛直上方から見て、前記ソース電極配線又は前記ドレイン電極配線に対して露出する前記第２の半導体層の露出部には、絶縁性半導体層が形成されていることを特徴とする薄膜トランジスタとする。
【００１６】
また、表示装置用のボトムゲート・チャネルエッチ型の薄膜トランジスタであって、 基板と、前記基板上に形成されたゲート電極配線と、前記ゲート電極配線上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極配線上に形成されたチャネルとなる第１の半導体層と、前記半導体層上に互いに離間して形成され、第１及び第２のコンタクト層となる第２の半導体層と、前記第２の半導体層を介して前記第１の半導体層上に形成されたソース電極配線又はドレイン電極配線と、を有し、前記基板は、液晶を介して、ブラックマトリクスを備えた対向基板と対向して配置されるものであり、前記第１の半導体層の厚さは、前記第２の半導体層や前記絶縁性半導体層が形成されている領域よりも形成されていない領域の方が薄く、鉛直上方から見て、前記ソース電極配線又は前記ドレイン電極配線に対して露出する前記第２の半導体層の露出部には、絶縁性半導体層が形成されていることを特徴とする薄膜トランジスタとする。
【発明の効果】
【００１７】
本発明によれば、ソース・ドレイン電極に対して露出しているコンタクト層の領域を絶縁化させることにより、バックライトの間接光に起因するリーク電流を低減可能な薄膜トランジスタを提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施例に係る薄膜トランジスタの断面図である。
【図２】本発明の第１の実施例に係る薄膜トランジスタを含む表示装置における表示部の部分拡大平面図である。
【図３（ａ）】本発明の第１の実施例に係る薄膜トランジスタの製造工程（ゲート電極形成）を示す断面図である。
【図３（ｂ）】本発明の第１の実施例に係る薄膜トランジスタの製造工程（ゲート絶縁膜とチャネル層及びチャネル層へのコンタクト層形成）を示す断面図である。
【図３（ｃ）】本発明の第１の実施例に係る薄膜トランジスタの製造工程（チャネル層及びコンタクト層の加工後、ソース電極・ドレイン電極用の金属膜形成）を示す断面図である。
【図３（ｄ）】本発明の第１の実施例に係る薄膜トランジスタの製造工程（金属膜とコンタクト層加工用のレジストパターン形成）を示す断面図である。
【図３（ｅ）】本発明の第１の実施例に係る薄膜トランジスタの製造工程（金属膜の加工）を示す断面図である。
【図３（ｆ）】本発明の第１の実施例に係る薄膜トランジスタの製造工程（コンタクト層の加工）を示す断面図である。
【図３（ｇ）】本発明の第１の実施例に係る薄膜トランジスタの製造工程（露出したコンタクト層を絶縁化）を示す断面図である。
【図４】ａ−ＳｉＴＦＴの一般的な薄膜トランジスタの光リーク電流（ドレイン電流）のチャネル長依存性の一例を示す図である。
【図５】本発明の第１の実施例に係るａ−ＳｉＴＦＴと従来のａ−ＳｉＴＦＴに光照射してＴＦＴ特性を評価した結果の一例を示す図である。
【図６】本発明の第１の実施例に係る薄膜トランジスタを用いた液晶表示装置の要部断面図である。
【図７】本発明の第２の実施例に係る薄膜トランジスタの断面図である。
【図８】本発明の第２の実施例に係るａ−ＳｉＴＦＴと従来のａ−ＳｉＴＦＴに光照射してＴＦＴ特性を評価した結果の一例を示す図である。
【図９】本発明の第３の実施例に係る薄膜トランジスタの断面図である。
【図１０】本発明の第４の実施例に係る薄膜トランジスタの断面図である。
【図１１】従来の薄膜トランジスタの一例を示す断面図である。
【発明を実施するための形態】
【００１９】
発明者等は、上記目的を達成するためにバックライトの間接光によるリーク電流が主に素子のどの部分で発生しているか、どうすれば発生原因を低減・防止できるかについて検討した。その結果、間接光による光リーク電流はａ−Ｓｉ層、特にドレイン電極近傍やソース電極近傍のコンタクト層との界面付近に光が入射されると増大しやすいことが分かった。この理由は、ａ−Ｓｉ層とコンタクト層の界面とその周辺に形成されている空乏層では、光が入射して発生したキャリア（電子−正孔対）が、内部電界により特に電子がドレイン電極に輸送されやすいからである。よって、光リーク電流の発生を抑制するには、プロセス工程数を増やさないことを前提とすると同界面をドレイン電極、ソース電極によって遮光することが最も有効となる。しかし、この実現はプロセス技術的には難しい。チャネルエッチ型のａ−ＳｉＴＦＴでは、ソース・ドレイン電極の加工は、一般に、チャネル形成領域に開口部を有するレジストパターンをマスクとして金属膜をウェットエッチングすることによって行う。このため、金属膜は等方的にエッチングされ、レジストパターンの開口幅よりもソース・ドレイン電極の開口幅の方が拡がってしまう。一方、チャネルエッチ部におけるコンタクト層除去は、チャネル形成領域に開口部を有するレジストパターンが形成された状態でドライエッチングによって行う。このとき、通常の条件ではレジストパターンの開口幅とコンタクト層のエッチング領域幅はほぼ同等となる。従って、チャネルエッチ領域ではソース・ドレイン電極からａ−Ｓｉ層とコンタクト層の界面が露出してしまう。なお、ドライエッチング条件の工夫によって隠すことは技術的に全く不可能ではないが、ａ−Ｓｉ膜の膜厚が薄くなる、エッチングダメージが入る等によりＴＦＴ特性が大きく悪化しやすい。
【００２０】
以上から、間接光による光リーク電流は、チャネルエッチ領域にコンタクト層が露出した状態でも抑制できることが望ましい。それには、以下を実現することが好適である。
（１）ソース電極とドレイン電極の間の距離（バックチャネル長）を増大させる。
（２）コンタクト層とａ−Ｓｉ界面に形成される空乏層幅を拡がりにくくする。
（３）コンタクト層を流れる電子を正孔と再結合させ易くする。
【００２１】
本発明では、（１）〜（３）を実現するために、コンタクト層のチャネルエッチ領域に露出している部分を絶縁化させたＴＦＴトランジスタとする。コンタクト層を形成後、プロセス技術にて絶縁性半導体層を形成し、コンタクト層は制御された膜質や膜厚にて予め成膜されている。なお、コンタクト層を全層的に絶縁化することが望ましい。
【００２２】
以下、本発明を実施例により詳細に説明する。
【実施例１】
【００２３】
本発明の第１の実施例を図１〜図６を用いて説明する。なお、同一符号は同一の構成要素を示す。
本発明の第１の実施例となる薄膜トランジスタ（ＴＦＴ）の断面構造を示す。本ＴＦＴはゲート遮光構造を有するボトムゲート・チャネルエッチ型となっている。本ＴＦＴは、絶縁基板１、ゲート電極配線２、ゲート絶縁膜３、チャネル層となる半導体層４、コンタクト層となる第１導電型半導体層５ａ、５ｂ、絶縁性半導体層６ａ、６ｂ、ソース電極配線７ａ、ドレイン電極配線７ｂ、保護膜８を有する。
【００２４】
本実施例では、ゲート絶縁膜３として窒化シリコン膜（ＳｉＮ膜）、半導体層４として非晶質シリコン膜（ａ−Ｓｉ膜）、第１導電型半導体膜５ａ、５ｂとしてＰ（リン）ドープｎ型微結晶Ｓｉ膜、絶縁性半導体膜６ａ、６ｂとしてシリコン窒化物を形成しているが、これらの膜種は以下に記載するようにこの限りではない。
【００２５】
図２は、本発明の第１の実施例に係るＴＦＴを含む画像表示装置における表示部の部分拡大平面図である。表示部はＴＦＴと透明導電膜から成る透明電極５０２によって形成している。ＴＦＴには図１に示したものを形成しており、図２にはゲート電極配線２、半導体層４、絶縁性半導体膜６ａ、６ｂ、ソース電極配線７ａ、ドレイン電極配線７ｂを示す。なお、ＴＦＴにはゲート絶縁膜３や保護膜８も形成されているが、平面構造を明確に示すため、図２では省略した。また、コンタクト層となる第１導電型半導体層５ａ、５ｂは、ソース電極配線７ａ、及びドレイン電極配線７ｂの下に形成されている（本図では見えない）。
なお、図２ではＴＦＴは図１に示した構成のものを示したものであるが、他の実施例に示したＴＦＴであってもよい。
【００２６】
次に、図１に示すＴＦＴの代表的な製造方法について図３（ａ）〜図３（ｇ）を用いて説明する。まず、図３（ａ）に示すように、絶縁基板１上にゲート電極配線２をパターニング形成する。絶縁基板１には、例えばガラス基板を用いる。また、ゲート電極配線２には、材料として例えばＮｂ、Ｍｏ、Ｗ、Ｔａ、Ｃｒ、Ｔｉ、Ｆｅ、Ｎｉ、Ｃｏ等の金属やそれらの合金、及びそれらの積層を用いる。または、本実施例ではＴＦＴ作製の上限温度をトータルプロセスにおいて低下させられることから、ＡｌやＣｕ等の低抵抗金属を用いることも可能である。成膜は例えばスパッタリング法で行う。膜厚は配線抵抗が大きくならない程度のものが必要であり、本実施例では２００ｎｍとしているが、例えば５０〜４００ｎｍであっても構わない。但し、バックライトの直接光に対する対策の観点からは２００〜４００ｎｍが望ましい。パターン加工はホトリソグラフィにより行う。このとき、ゲート電極配線２の幅が半導体層４の幅よりも大きくなるように加工される。
【００２７】
次に、ゲート電極配線２を形成した基板上に、ゲート絶縁膜３、半導体膜１０４、及び第１導電型半導体膜１０５を成膜する（図３（ｂ））。ゲート絶縁膜３と半導体膜１０４の界面、及び半導体膜１０４と第１導電型半導体膜１０５の界面が酸素（Ｏ）やカーボン（Ｃ）等によって汚染されるのを防ぐため、ゲート絶縁膜３、半導体膜１０４、及び第１導電型半導体膜１０５は１台の成膜装置において連続成膜されるのが望ましい。成膜装置は１チャンバでも、真空搬送可能であれば複数チャンバから構成されていても構わない。第１導電型の不純物はチャンバに残留しやすいことから、第１導電型不純物が取り込まれるのを防ぐため、ゲート絶縁膜３や半導体膜１０４は第１導電型半導体膜１０５とは別チャンバで成膜すればなお好適である。
【００２８】
ゲート絶縁膜３には例えば窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ）膜、酸窒化シリコン（ＳｉＯＮ）膜やそれらの積層膜を用いることが可能である。なお、本実施例のように半導体膜１０４のゲート絶縁膜３側にａ−Ｓｉ膜を形成している場合は、ａ−Ｓｉ膜の酸化を防止して界面膜質を良好にするためにゲート絶縁膜３の少なくとも半導体膜１０４側にはＳｉＮ膜を形成するのが望ましい。
【００２９】
ＳｉＮ膜の成膜には、ＰＥＣＶＤ（Plasma-Enhanced Chemical Vapor Deposition）法を用いるのが好適である。ただし、ＰＥＣＶＤ法以外の、例えば成膜温度が低い熱ＣＶＤや光ＣＶＤ法等も利用可能である。ＰＥＣＶＤ装置には平行平板型の電極構造のものや、アンテナ型の電極構造のもの等を使用すればよい。ＰＥＣＶＤ法によってＳｉＮ膜を成膜するには、原料ガスとしてＳｉＨ４（モノシラン）、ＮＨ３（アンモニア）を供給するのが代表的である。さらに成膜時、例えばＮ２（窒素）、Ｈ２（水素）、Ｈｅ（ヘリウム）、Ａｒ（アルゴン）などのキャリアガスを原料ガスと同時に供給してもよい。これらのガス流量比は装置能力や基板面積に応じて選択される。ＰＥＣＶＤのＲＦ周波数は１３．５６ＭＨｚが代表的であるが、これら以外の周波数を使用することも可能である。ＲＦパワーは装置サイズや基板面積に応じて選択される。また平行平板型のＰＥＣＶＤ装置を用いた場合、電極間距離は安定してプラズマ放電が維持されるように調整すればよい。成膜温度は室温以上を適用可能であるが、ゲート絶縁膜としての耐圧を確保できる膜質を得るために２００℃以上が好適である。さらに、膜中に取り込まれているＨが脱離するのを抑制するために成膜温度を４００℃以下とするのが好適である。また成膜圧力については適用するＲＦ周波数や電極仕様に応じて制御される必要がある。また、膜厚は、ゲート耐圧を確保し、さらにゲート電極配線２の側方端部で膜厚が薄くなることを防止するため、ゲート電極配線２と同等以上であることが望ましく、例えば１００ｎｍから４００ｎｍとすればよい。
【００３０】
成膜条件の代表例を以下に示す。
・装置：平行平板型プラズマＣＶＤ ・ガス流量比：ＳｉＨ４／ＮＨ３／Ｎ２＝１／１０／５０など
・ＲＦ周波数：１３．５６ＭＨｚ ・ＲＦパワー密度０．５〜１．０Ｗ／ｃｍ２ ・電極間隔：２０ｍｍ前後 ・基板温度：３００℃
・成膜圧力：１００〜４００Ｐａ
一方、半導体膜１０４のゲート絶縁膜３側に微結晶Ｓｉや多結晶Ｓｉを形成する場合は、ＴＦＴのしきい値電圧シフトが抑制されることから、ゲート絶縁膜３の半導体膜１０４側にはＳｉＯやＳｉＯＮを形成するのが望ましい。これらの成膜にもＰＥＣＶＤ法を用いるのが好適であるが、スパッタリング法やプラズマ酸化、光酸化などを適用しても構わない。ＰＥＣＶＤ法によって例えばＳｉＯ膜を成膜するには、原料ガスとしてＳｉＨ４、Ｎ２Ｏ（亜酸化窒素）を供給するのが代表的である。さらに成膜時、例えばＨｅ、Ａｒなどのキャリアガスを原料ガスと同時に供給してもよい。ＰＥＣＶＤ装置、ＲＦ周波数、ＲＦパワー、電極間距離、成膜温度、成膜圧力は上記ＳｉＮの場合を参考にして選択すればよい。
【００３１】
チャネル層となる半導体層には、例えばａ−Ｓｉ、微結晶Ｓｉ、多結晶Ｓｉ、及びこれらの積層（ａ−Ｓｉ積層、微結晶Ｓｉ積層、微結晶Ｓｉとａ−Ｓｉの積層など）を用いることが可能である。なお本実施例では、ボトムゲート・チャネルエッチ型のＴＦＴにおいて一般的に用いられることから、半導体膜１０４としてａ−Ｓｉを形成している。
【００３２】
ａ−Ｓｉ膜の成膜にはＰＥＣＶＤ法を用いるのが好適である。ただし、ＰＥＣＶＤ法以外の、例えば熱ＣＶＤや光ＣＶＤ法等も利用可能である。ＰＥＣＶＤ装置、ＲＦ周波数、ＲＦパワー、電極間距離、成膜圧力は上記ＳｉＮの場合を参考にすればよい。ＰＥＣＶＤ法によってａ−Ｓｉ膜を成膜するには、原料ガスとしてＳｉＨ４を供給するのが代表的であるが、例えばＳｉ２Ｈ６（ジシラン）などの高次のＳｉ水素化ガス（ＳｉｎＨ２ｎ＋２：ｎ＞１）やＳｉＦ４（フッ化シラン）などのＳｉハロゲン化ガスを供給しても良い。さらに成膜時、例えばＨ２、Ｈｅ、Ａｒなどのキャリアガスを原料ガスと同時に供給してもよい。これらのガス流量比は装置サイズや基板面積に応じて選択される。成膜温度は室温以上を適用可能であるが、欠陥準位密度の少ない膜を形成するには２００℃以上が好適である。さらに、膜中に取り込まれているＨが脱離するのを抑制するために４００℃以下とするのが好適である。
【００３３】
成膜条件の代表例を以下に示す。
・装置：平行平板型プラズマＣＶＤ ・ガス流量比：ＳｉＨ４／Ｈ２＝１／４など
・ＲＦ周波数：１３．５６ＭＨｚ ・ＲＦパワー密度０．１Ｗ／ｃｍ２前後 ・電極間隔：２０ｍｍ前後 ・基板温度：３００℃
・成膜圧力：１００〜４００Ｐａ
半導体膜１０４では少なくとも一部、特にゲート絶縁膜３側において微結晶Ｓｉや多結晶Ｓｉを適用することも可能である。微結晶Ｓｉを成膜するにはＰＥＣＶＤ法を用いるのが好適である。ただし、ＰＥＣＶＤ法以外の、例えば熱ＣＶＤや光ＣＶＤ法等も利用可能である。ＰＥＣＶＤ装置には平行平板型の電極構造のものや、アンテナ型の電極構造のもの等を使用可能である。ＰＥＣＶＤ法によって微結晶Ｓｉ膜を形成するには、原料ガスとして例えばＳｉＨ４やＳｉ２Ｈ６などのＳｉ水素化ガス（ＳｉｎＨ２ｎ＋２：ｎ＞１）を供給する。又は、例えばＳｉＦ４（フッ化シラン）などのＳｉのロゲン化ガスを供給しても良い。さらに微結晶Ｓｉの成膜には、原子状ＨによるＳｉ原子のネットワーク再配列の促進や過剰なアモルファスＳｉ成分の除去が必要であることからＨ２をキャリアガスとして供給する。これらのガス流量比は装置能力や基板面積に応じて選択されるが、ＳｉＨ４流量に対してＨ２流量が１０倍以上あれば好適である。また、Ｓｉ原料ガスやＨ２と共にＨｅ、Ａｒなどのガスと供給することも可能である。ＰＥＣＶＤのＲＦ周波数は１３．５６ＭＨｚでも可能であるが、微結晶Ｓｉの成膜にはａ−Ｓｉを成膜するときよりもＳｉ原料ガスやＨ２の分解がより重要であることから、２７．１２ＭＨｚなどの高周波を利用できれば好適である。ＲＦパワーと成膜圧力は装置能力や基板面積に応じて選択される。成膜チャンバ内の成長雰囲気中の原子状Ｈ密度を増大させて微結晶Ｓｉを成膜するには低パワー（０．０１〜０．３Ｗ／ｃｍ２）と低圧力（１０〜１５０Ｐａ）の条件が望ましい。あるいはＳｉ原料ガスの分解を促進させて微結晶Ｓｉを成膜するには高パワー（１〜２Ｗ／ｃｍ２）と高圧力（４００〜１３３０Ｐａ）の条件が望ましい。平行平板型のＰＥＣＶＤ装置を用いた場合、電極間距離は安定してプラズマ放電が維持されるように調整すればよい。成膜温度は室温以上を適用可能であるが、Ｓｉ原料ガスから発生した成膜種の反応を促進させて欠陥準位密度の少ない微結晶Ｓｉ膜を形成するには１００℃以上が好適である。さらに、低欠陥準位密度を維持するために水素化された微結晶Ｓｉ膜を形成するには、成膜温度を４００℃以下とするのが好適である。また、Ｈ濃度は、欠陥密度を低減させて良好なＴＦＴ特性を実現し、さらに後述の、絶縁性半導体層６ａ、６ｂを形成する際のプラズマ処理やＯ２アッシングによって窒化や酸化されにくくするため、１ｘ１０２０ｃｍ−３以上、５ｘ１０２１ｃｍ−３以下が望ましい。
【００３４】
多結晶Ｓｉ膜としては、１つの成膜装置で連続成膜することが難しくなるが、例えばレーザーアニール法、ＲＴＡ法、反応性熱ＣＶＤ法等で形成した膜を適用することが可能である。
【００３５】
コンタクト層となる第１導電型半導体膜１０５では、第１導電型のドーピング不純物として例えばＰ（リン）が添加されている。膜質は微結晶Ｓｉが好適であるが、ａ−Ｓｉ、及びこれらの積層も可能である。なお本実施例では、後述の絶縁性半導体層６ａ、６ｂが形成されやすく、比較的少ないドーピング濃度で良好なコンタクト特性が得られる膜としてＰドープ微結晶Ｓｉを形成している。ａ−Ｓｉよりも微結晶Ｓｉである方が、膜中に結晶粒界を多く含み、さらに含有水素濃度を低下させられることから、Ｎ２、Ｎ２Ｏ、Ｏ２等によるプラズマ処理やレジスト除去時のＯ２アッシング等により窒化や酸化が促進されやすい。また、微結晶Ｓｉ化を図ることによってａ−Ｓｉ膜を適用する場合よりも導電率を１桁以上向上させることができることから、一定程度のドーピング濃度が確保されていればコンタクト層の抵抗は充分低下する（ａ−Ｓｉの場合よりもドーピング濃度を低下できる）。
【００３６】
Ｐドープ微結晶Ｓｉの成膜は、半導体膜１０４として微結晶Ｓｉを形成する場合と同様の装置で良い。ＰＥＣＶＤ法で成膜する場合、ＳｉＨ４などのＳｉ原料ガスとＨ２に追加してドーピングガスとしてホスフィン（ＰＨ３）、またはその水素希釈ガス（ＰＨ３／Ｈ２）を供給すれば良い。ガス流量比はＳｉＨ４流量に対してＨ２流量が１０倍以上、ＰＨ３の実流量が０．０１倍程度であれば好適である。また、これらのガスと共にＨｅ、Ａｒなどを供給することも可能である。ＲＦ周波数については、半導体膜１０４として微結晶Ｓｉを形成する場合と同様で良い。ＲＦパワーと成膜圧力は、微結晶化の促進と導電率の向上のため、半導体膜１０４として低パワー・低圧力の条件で微結晶Ｓｉを形成するときよりもやや上昇させる方が望ましい（ＲＦパワー０．２〜１Ｗ／ｃｍ２、圧力１５０〜５３２Ｐａ）。電極間距離は、平行平板型のＰＥＣＶＤ装置を用いた場合、安定してプラズマ放電が維持されるように調整すればよい。成膜温度は室温以上を適用可能であるが、導電率を向上させるには１００℃以上が好適である。さらに、低欠陥準位密度を維持するために水素化された微結晶Ｓｉ膜を形成するには、成膜温度を４００℃以下とするのが好適である。
【００３７】
膜厚は、薄い方が絶縁性半導体層６ａ、６ｂは形成されやすいが、薄すぎると成膜初期の微結晶Ｓｉの膜質が良くないことから導電率が上昇しやすい。このため、導電率の上昇をも抑制すべく、１５〜３０ｎｍが好適である。
【００３８】
ドーピング濃度は、低抵抗なコンタクト層を形成するために１ｘ１０１８ｃｍ−３以上が望ましい。ただし、あまり高濃度にしてしまうと、ＴＦＴにおいて正のドレイン電圧を印加したときにドレイン領域側のコンタクト層５ｂと半導体層４の界面とその周辺において空乏層が拡がりやすくなってしまう。また高濃度の膜から形成された絶縁性半導体層６ｂでは電子が輸送されやすくなり正孔との再結合しにくくなってしまう。微結晶Ｓｉ化よってコンタクト層の低抵抗は一定程度確保されている。従って、ドーピング濃度は１ｘ１０２０ｃｍ−３以下が望ましい。
【００３９】
Ｈ濃度は膜中の欠陥準位密度低減のために１ｘ１０２０ｃｍ−３以上が望ましい。また高濃度では結晶性が悪化しやすく、さらに絶縁性半導体層６ａ、６ｂを形成する際のプラズマ処理やＯ２アッシングによって窒化や酸化されやすくするには３ｘ１０２１ｃｍ−３以下が望ましい。なお、半導体膜１０４に含まれる水素濃度をコンタクト層となる第１導電型半導体膜１０５に含まれる水素濃度よりも高濃度とすることにより、半導体膜１０４表面に形成される絶縁性半導体層の厚さを絶縁性半導体層６ａ、６ｂよりも薄く形成することができる。
結晶粒径については、大きな粒径では絶縁性半導体層６ａ、６ｂを形成する際のプラズマ処理やＯ２アッシングによって窒化や酸化されにくくなってしまうことから、５〜５０ｎｍ程度が好適である。
結晶相の体積分率に関しては、導電性の確保のため、５０％以上が好適である。
成膜条件の代表例を以下に示す。ここでは、ＰＥＣＶＤでの放電を立ちやすくし、さらに成膜開始直後から結晶性が良好な膜を形成できる効果があることからＡｒ添加した例を示している。（Ａｒを添加しない成膜では成膜初期に結晶性の悪いインキュベーション層が形成されやすく、さらに過度に水素濃度が高くなりやすい傾向がある。これに対してＡｒを添加すれば、プラズマ中のＡｒイオンの効果により成膜初期からインキュベーション層なく柱状構造の微結晶Ｓｉ膜が成長しやすい。さらに、水素濃度の過剰な増大が抑制されやすい。ただし、過剰なＡｒ添加は微結晶化を阻害するので注意が必要である。）
・装置：平行平板型プラズマＣＶＤ ・ガス流量比：ＳｉＨ４／Ｈ２／Ａｒ／ＰＨ３＝１／１００／１０／０．０１
・ＲＦ周波数：１３．５６ＭＨｚ ・ＲＦパワー密度０．３Ｗ／ｃｍ２前後 ・電極間隔：２０ｍｍ前後 ・基板温度：３００℃
・成膜圧力：３００Ｐａ前後
コンタクト層の代表的な膜質は、Ｐ濃度：約５ｘ１０１９ｃｍ−３、Ｈ濃度：約５ｘ１０２０ｃｍ−３、結晶粒径：約１０ｎｍ、結晶層の体積率：約６０％、膜厚：約１５ｎｍのＰドープ微結晶Ｓｉとなる。
【００４０】
なお、Ｐドープ微結晶Ｓｉの成膜直後に、同じＰＥＣＶＤ装置内で同じ基板温度で放電させずに例えばＡｒガスを流しながら基板を加熱放置するのが好適である。本目的は、Ｐドープ微結晶Ｓｉ膜中から過剰な水素を脱離させることである。基板温度は３００℃、成膜圧力は１３３Ｐａであり、Ｐドープ微結晶Ｓｉ成膜中と同じとすることが可能である。放置時間は例えば２分である。さらに、この他にもＳｉ原子のネットワーク再配列の促進や過剰なアモルファスＳｉ成分の除去のため、原子状Ｈ雰囲気中でのアニール処理や低ダメージのＨ２プラズマ処理を実施するのが好適である。
【００４１】
第１導電型半導体膜１０５には少なくとも一部においてＰドープａ−Ｓｉを適用することも可能である。成膜方法、装置、ガス種、ＲＦ周波数、成膜温度については上記のＰドープ微結晶Ｓｉを形成する場合を参考にすればよい。ガス流量比は装置能力や基板面積に応じて選択されるが、ＳｉＨ４流量に対してＨ２流量が５倍程度、ＰＨ３の実流量が０．０１倍程度であれば好適である。ＲＦパワーと成膜圧力についても装置能力や基板面積に応じて選択されるが、例えば０．１Ｗ／ｃｍ２、２６６Ｐａである。電極間距離は、平行平板型のＰＥＣＶＤ装置を用いた場合、安定してプラズマ放電が維持されるように調整すればよい。
【００４２】
次に、ホトリソグラフィによるパターン形成とその後のドライエッチングにより、第１導電型の半導体膜１０５と半導体膜１０４をアイランド状に加工する（図３（ｃ））。このとき、アイランド長はゲート電極長よりも狭くなるように形成される。
【００４３】
この後、ソース・ドレイン電極配線を形成するため、基板上に金属膜１０７を堆積する（図３（ｃ））。金属膜１０７の材料としてはＮｂ、Ｍｏ、Ｗ、Ｔａ、Ｃｒ、Ｔｉ、Ｆｅ、Ｎｉ、Ｃｏ等やこれらの合金及びそれらの金属の積層膜を用いることが可能である。また本実施例ではＴＦＴ作製の上限温度をトータルプロセスにおいて低下させられることから、ＡｌやＣｕ等の低抵抗金属を用いることも可能である。金属膜１０７の形成には、例えばスパッタリング法を用いることができる。膜厚は、材料によるが配線抵抗低減のため５００ｎｍ程度とすればよい。
【００４４】
次に、図３（ｄ）に示すように、金属膜１０７と第１導電型の半導体膜１０５を加工するため、基板上にレジストを塗布し、ホトリソグラフィによりレジストパターン１０を形成する。次に、レジストパターン１０をマスクとしたウェットエッチングによってレジストパターン１０の開口部の金属膜１０７を除去し、ソース電極配線７ａとドレイン電極配線７ｂを形成する（図３（ｅ））。金属膜は等方的にエッチングされることから、レジストパターン１０の開口幅よりもソース・ドレイン電極の開口幅の方が拡がっている。引き続き，レジストパターン１０の開口部の第１導電型半導体膜１０５と半導体膜１０４の一部をドライエッチングによって除去することにより，ソース領域のコンタクト層５ａ、ドレイン領域のコンタクト層５ｂ、及び半導体層４を形成する（図３（ｆ））。ドライエッチングによる除去では、通常の条件ではレジストパターン１０の開口幅とコンタクト層５ａ、５ｂ、半導体層４のエッチング領域幅はほぼ同等となる。
【００４５】
次に、ソース電極配線７ａとドレイン電極配線７ｂの離間部において、ソース領域のコンタクト層５ａとドレイン領域のコンタクト層５ｂの露出部に絶縁性半導体層６ａ、６ｂを形成する（図３（ｇ））。絶縁性半導体層６ａ、６ｂは、レジストパターン１０を除去し、次の保護膜８（図１参照）を成膜する前にプラズマ処理を実施して形成するのが好適である。さらにこれと併用して、レジストパターン１０のＯ２（酸素）によるアッシング時にソース領域のコンタクト層５ａとドレイン領域のコンタクト層５ｂの露出部を酸化（絶縁化）して絶縁性半導体層６ａ、６ｂを形成してもよい。但し、レジストパターン１０のＯ２アッシング単独では充分な絶縁性半導体層６ａ、６ｂを形成できない可能性がある。このため、プラズマ処理との併用が望ましい。プラズマ処理は、保護膜８をＰＥＣＶＤ法によって成膜する場合は、同じ装置のチャンバにおいて実施することが可能である。なお、露出されたコンタクト層５ａ、５ｂは厚さ方向に全て絶縁性半導体層とすることが最適だが、必要な厚さが確保されていればコンタクト層の抵抗が高くなるためリーク電流低減の効果を得ることができる。
【００４６】
プラズマ処理ではＮ２、Ｎ２Ｏ、Ｏ２といったガスを供給すればよい。成膜条件の代表例を以下に示す。
・装置：平行平板型プラズマＣＶＤ ・ガス流量：Ｎ２＝５００ｓｃｃｍなど・ＲＦ周波数：１３．５６ＭＨｚ ・ＲＦパワー密度０．２Ｗ／ｃｍ２以上
・電極間隔：２０ｍｍ前後・基板温度：３００℃・成膜圧力：５０〜２６６Ｐａ・処理時間：１０分
本実施例では、コンタクト層５ａ、５ｂは選択された膜質と膜厚にて形成しているので、このプラズマ処理により絶縁性半導体層６ａ、６ｂが形成される。また、このプラズマ処理によって半導体層４の凹部についても絶縁性半導体層が形成されるが、本実施例では半導体層４は数％オーダーでＨを含むａ−Ｓｉからなることから、Ｐドープ微結晶Ｓｉからなるコンタクト層５ａ、５ｂよりも絶縁化されにくく形成される層の膜厚は薄い。さらに、本プラズマ処理の後、次の保護膜８を成膜する間に例えばＨ２プラズマ処理等を行えば、半導体層４の凹部に形成された絶縁性半導体層はさらに薄くなる。なお、半導体層４の凹部では絶縁性半導体層の膜厚が薄いことから、図１や図３には未記載とした。
【００４７】
最後に，基板上に保護膜８を形成する。この膜には例えばＰＥＣＶＤ法により形成されるＳｉＮ膜やＳｉＯ膜を適用すればよい。スパッタ法で形成したそれらの膜を適用することも可能である。本実施例ではＰＥＣＶＤ法によるＳｉＮ膜を適用しており，ＲＦ周波数１３．５６ＭＨｚ，ガスとしてＳｉＨ４、ＮＨ３、Ｎ２を用い，成膜温度は３００℃としている。以上により，図１に示す断面構造のＴＦＴが完成する。
【００４８】
図１に示すように、コンタクト層の露出部には絶縁性半導体層６ａ、６ｂが形成されている。このため、バックチャネル長（Ｌｂ）はソース電極とドレイン電極の間の距離、すなわちチャネル長（Ｌｃ）と同じになる。バックチャネル長が長くなることによりリーク電流（ドレイン電流）を低減できることを、図４を用いて説明する。図４は表面側から間接光相当の照度で光照射した一般的なａ−ＳｉＴＦＴにおいて、ゲート電圧−５Ｖを印加したときの光リーク電流のチャネル長依存性を評価した結果である。このゲート電圧のときの光リーク電流はバックチャネルを流れると推測されている。本結果から、チャネル長の増加に伴い、バックチャネルを流れる光リーク電流は低下していることが分かる。チャネルエッチ部の開口部に露出しているコンタクト層の長さは、ソース領域側とドレイン領域側の両方の長さを足し合わせると、約０．４〜１μｍとなる場合が多い。このため、露出部に絶縁性半導体層６ａ、６ｂを形成すれば、バックチャネル長が増大する効果によって光リーク電流が最大約４／５に低下する。
【００４９】
次に、本実施例に係るａ−ＳｉＴＦＴと従来のａ−ＳｉＴＦＴに光照射してＴＦＴ特性を評価した結果の一例を図５に示す。光はＴＦＴ表面側から間接光相当の照度で照射している。コンタクト層のドーピング濃度や膜質を制御して絶縁性半導体層６ａ、６ｂを形成した本実施例のＴＦＴでは、およそゲート電圧−１０＜Ｖｇ＜０Ｖにおいてドレイン電流Ｉｄが上昇しにくく、光リーク電流が抑制されていることが分かる。0本結果では、同ゲート電圧の範囲において光リーク電流が約４０％低下した。
即ち、コンタクト層５ａ、５ｂではドーピング濃度を制御しており、且つその露出部には絶縁性半導体層６ａ、６ｂを形成していることから、正のドレイン電圧を印加したときでもドレイン領域側のコンタクト層６ｂと半導体層４の界面とその周辺（特にチャネルエッチ領域側）において空乏層は拡がりにくいこと、また、絶縁性半導体層６ｂでは電子が輸送されにくくなっていることから正孔との再結合が生じやすいこと等により、本実施例のＴＦＴでは光リーク電流が上昇しにくいという効果が得られたものと考えられる。また、絶縁性半導体層６ａ、６ｂの形成によってコンタクト面積が低下するが、コンタクト層の膜質制御によってソース・ドレイン抵抗の上昇が抑制されていることから、ＴＦＴ特性（特にオン電流）の低下が少ない。図６から、ＴＦＴのオン特性（Ｖｇ＞０Ｖ）が若干低下しているが、実用上問題ないレベルであることが分かる。
【００５０】
次に本実施例のＴＦＴを用いて表示装置を作製した。図６は、液晶表示装置への適用例であり、本発実施例に係るＴＦＴを用いた液晶表示装置の要部断面図である。液晶５１６を挟持して基板１と基板５１０が対向して配置されている。基板１側には、図１に示した本実施例のＴＦＴが形成されている。また層間絶縁膜５０１、及びコンタクトホールを有する。さらに、透明導電膜からなる画素電極５０２を有する。画素電極５０２は、ＩＴＯ膜をスパッタリング法で形成し、ホトリソグラフィを用いて加工したものである。本実施例では膜厚を７０ｎｍとしている。更に、画素電極（透明電極）５０２上に配向膜５０３を有する。一方、基板５１０の上には、ブラックマトリックス（ＢＭ）５１１、カラーフィルタ層５１２、オーバーコート層５１３、ＩＴＯ膜からなる対向電極５１４、配向膜５１５が順番に形成されている。
【００５１】
本液晶表示装置を用いてバックライトの間接光の影響を調べた結果、ＴＦＴの光リーク電流増大起因する表示不良の発生が低減されることが分かった。
なお、図６ではＴＦＴは図１に示した構成のものを示したものであるが、他の実施例に示したＴＦＴであってもよい。
以上、本実施例によれば、バックライトの間接光に起因するリーク電流を低減可能な薄膜トランジスタを提供することができる。
【実施例２】
【００５２】
本発明の第２の実施例について図７と図８を用いて説明する。なお、実施例1に記載され本実施例に未記載の事項は特段の事情が無い限り本実施例にも適用することができる。
【００５３】
図７は、本実施例に係る薄膜トランジスタの断面図である。実施例１とは、コンタクト層が２層になっている点が異なる。第１の第１導電型半導体層からなる第１のコンタクト層１５ａ、１５ｂと第２の第１導電型半導体層からなる第２のコンタクト層１６ａ、１６ｂから形成されている。
【００５４】
第１のコンタクト層１５ａ、１５ｂ、第２のコンタクト層１６ａ、１６ｂには第１導電型のドーピング不純物として例えばＰが添加されている。膜質は微結晶Ｓｉ、ａ−Ｓｉ、及びこれらの積層が可能である。これらの形成方法は第１の実施例を参考にすればよい。本実施例では、第１のコンタクト層１５ａ、１５ｂとしてＰドープ微結晶Ｓｉを形成しており、第２のコンタクト層１６ａと１６ｂとしてＰドープａ−Ｓｉを形成している。
【００５５】
実施例１では、ドレイン電極側のコンタクト層にはＰドープ微結晶Ｓｉからなるコンタクト層５ｂしか形成していなかった。このため、コンタクト層５ｂとドレイン電極配線７ｂの界面において価電子帯側に形成されるエネルギー障壁が低く、正孔が流れやすかった。従って、図５のように、ゲート電圧が例えば−２０Ｖ＜Ｖｇ＜−１０Ｖの範囲では光リーク電流が増大して見えていた（本リーク電流は光照射に起因するものではないが、リーク電流は光起因のものと足し合わせになる）。これに対し、本実施例では、Ｐドープａ−Ｓｉからなる第２のコンタクト層１６ｂを、Ｐドープ微結晶Ｓｉからなる第１のコンタクト層１５ｂとドレイン電極配線７ｂの間に形成している。これにより、コンタクト層１６ｂとドレイン電極配線７ｂの界面において価電子帯側に形成されるエネルギー障壁を高くし、正孔の流れを抑制することができる。図８に本実施例に係るａ−ＳｉＴＦＴと従来のａ−ＳｉＴＦＴに光照射してＴＦＴ特性を評価した結果の一例を示す。図８に示すように、ゲート電圧が例えば−２０Ｖ＜Ｖｇ＜−１０Ｖの範囲ではリーク電流が低下することが分かる。
【００５６】
本実施例のＴＦＴを図６に示す液晶表示装置に適用した結果、実施例１に比べ、表示不良の発生がさらに低減されることが分かった。
以上、本実施例によれば、実施例１と同様の効果を得ることができる。また、露出するコンタクト層を微結晶Ｓｉとａ−Ｓｉの２層構造とすることにより、よりリーク電流を低減することができる。
【実施例３】
【００５７】
本発明の第３の実施例について図９を用いて説明する。なお、実施例1又は２に記載され本実施例に未記載の事項は特段の事情が無い限り本実施例にも適用することができる。
【００５８】
図９は、本実施例に係る薄膜トランジスタの断面図である。本実施例では、ＴＦＴのチャネル層となる半導体層４とソース・ドレイン電極配線７ａ、７ｂの側壁にサイド絶縁膜５０を形成している。サイド絶縁膜５０は例えばシリコン酸化膜からなる。ＴＦＴのチャネル層とコンタクト層を例えばドライエッチング法によりアイランド加工した後、表面に残存するレジストをＯ２アッシングすることによって、レジスト除去とともにサイド酸化膜は形成される。
【００５９】
特に本実施例のようなゲート遮光構造のボトムゲートＴＦＴでは、負のゲート電圧が増大してドレイン電極に高電界が印加されたとき、チャネル層４の側壁とドレイン電極７ｂ間でリーク電流が流れやすい。特にチャネル層が微結晶Ｓｉや多結晶Ｓｉから成る場合は、チャネル層４の側壁とドレイン電極配線７ｂの界面において価電子帯側に形成されるエネルギー障壁が低く、正孔が流れやすいことからリーク電流が増大しやすい。サイド絶縁膜５０にはこのリーク電流が流れるのをブロックする効果がある。
【００６０】
本実施例のＴＦＴを図６に示す液晶表示装置に適用した結果、実施例２に比べ、表示不良の発生がさらに低減されることが分かった。
以上、本実施例によれば、実施例1と同様の効果を得ることができる。また、チャネル層となる半導体層とドレイン電極配線の側壁にサイド絶縁膜を形成することにより、よりリーク電流を低減することができる。
【実施例４】
【００６１】
本発明の第４の実施例について図１０を用いて説明する。なお、実施例1乃至３のいずれかに記載され本実施例に未記載の事項は特段の事情が無い限り本実施例にも適用することができる。
【００６２】
図１０は、本実施例に係る薄膜トランジスタの断面図である。ゲート遮光構造を有するボトムゲート・チャネルエッチストッパ型のコンタクト層の露出部に、実施例１に記載した方法と同様にして絶縁性半導体膜を形成している。
【００６３】
本実施例のＴＦＴは、絶縁基板３０１、ゲート電極配線３０２、ゲート絶縁膜３０３、チャネル層となる半導体層３０４、絶縁膜からなるストッパ層３０５、コンタクト層となる第１導電型半導体層３０６ａ、３０６ｂ、ソース電極配線３０７ａ、ドレイン電極配線３０７、絶縁性半導体層３０８ａ、３０８ｂ、保護膜３０９から成る。ストッパ層３０５には半導体層３０４にＨを拡散しやすくするため、ＳｉＮ膜が好適である。以上の形成方法は第１の実施例を参考にすればよい。
【００６４】
コンタクト層３０６ａ、３０６ｂが開口部に露出している場合、ＴＦＴの表面側から間接光が入射したとき、コンタクト層３０６ａ、３０６ｂの露出部においてキャリア（電子−正孔対）が発生しやすく、ドレインに正の電圧を印加したときドレイン電極側では電子がドレイン電極配線３０７ｂに流れやすい。このため、光リーク電流が上昇しやすい。これに対して本実施例では、コンタクト層３０６ａ、３０６ｂの露出部に絶縁性半導体層３０８ａ、３０８ｂを形成している。絶縁性半導体層３０８ａ、３０８ｂでは光照射によるキャリア（電子−正孔対）の発生は少なく、電子がドレイン電極配線３０７ｂ側に輸送されにくいことから、光リーク電流の上昇が抑制される。
【００６５】
なお本構造のＴＦＴでは、実施例１に比べてストッパ層３０５を形成するために、成膜工程、ホトリソグラフィ工程、エッチング工程が増えてしまう。しかし、上記やａ−Ｓｉ層の膜厚を薄くできる利点もあることから、実施例１に対しても光リーク電流の上昇が抑制されやすい。
【００６６】
本実施例のＴＦＴを図６に示す液晶表示装置に適用し、バックライトの間接光の影響を調べた結果、ＴＦＴの光リーク電流増大起因する表示不良の発生が低減されることが分かった。
以上、本実施例によれば、実施例1と同様の効果を得ることができる。また、ストッパ層を設けることにより、よりリーク電流を低減することができる。
【００６７】
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることも可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【００６８】
１…絶縁基板、２…ゲート電極配線、３…ゲート絶縁膜、４…チャネルとなる半導体層、５ａ、５ｂ…コンタクト層となる第１導電型半導体層、６ａ、６ｂ…絶縁性半導体層、７ａ…ソース電極配線、７ｂ…ドレイン電極配線、８…保護膜、１０…レジストパターン、１５ａ、１５ｂ…第１の第１導電型半導体層からなる第１のコンタクト層、１６ａ、１６ｂ…第２の第１導電型半導体層からなる第２のコンタクト層、５０…サイド絶縁膜、１０４…半導体膜、１０５…第１導電型半導体膜、１０７…金属膜、２０１…基板、２０２…ゲート電極層、２０３…ゲート絶縁膜、２０９…半導体層、２１０ａ、２１０ｂ…不純物半導体層（ソース領域、ドレイン領域）、２１３ａ…ソース電極、２１３ｂ…ドレイン電極、２１４…変質層（絶縁層）、２１５…絶縁層、３０１…絶縁基板、３０２…ゲート電極配線、３０３…ゲート絶縁膜、３０４…チャネル層となる半導体層、３０５…ストッパ層、３０６ａ、３０６ｂ…コンタクト層となる第１導電型半導体層、３０７ａ…ソース電極配線、３０７ｂ…ドレイン電極配線、３０８ａ、３０８ｂ…絶縁性半導体層、３０９…保護膜、５０１…層間絶縁膜、５０２…透明電極（画素電極）、５０３…配向膜、５１０…基板、５１１…ブラックマトリックス（ＢＭ）、５１２…カラーフィルタ層、５１３…オーバーコート層、５１４…対向電極、５１５…配向膜、５１６…液晶。
【特許請求の範囲】
【請求項１】
表示装置用のボトムゲート型の薄膜トランジスタであって、
基板と、
前記基板上に形成されたゲート電極配線と、
前記ゲート電極配線上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極配線上に形成されたチャネルとなる第１の半導体層と、
前記半導体層上に互いに離間して形成され、第１及び第２のコンタクト層となる第２の半導体層と、
前記第２の半導体層を介して前記第１の半導体層上に形成されたソース電極配線又はドレイン電極配線と、を有し、
鉛直上方から見て、前記ソース電極配線又は前記ドレイン電極配線に対して露出する前記第２の半導体層の露出部には、絶縁性半導体層が形成されていることを特徴とする薄膜トランジスタ。
【請求項２】
請求項１記載の薄膜トランジスタにおいて、
前記第１の半導体層は水素を含み、非晶質Ｓｉ、微結晶Ｓｉ、多結晶Ｓｉ又はこれらの積層膜であることを特徴とする薄膜トランジスタ。
【請求項３】
請求項２記載の薄膜トランジスタにおいて、
前記第１の半導体層の水素濃度は、１×１０２０ｃｍ−３以上、５×１０２１ｃｍ−３以下であることを特徴とする薄膜トランジスタ。
【請求項４】
請求項１記載の薄膜トランジスタにおいて、
前記第２の半導体層は、微結晶Ｓｉ又は非晶質Ｓｉであることを特徴とする薄膜トランジスタ。
【請求項５】
請求項１記載の薄膜トランジスタにおいて、
前記第２の半導体層は、１５〜３０ｎｍの厚さを有することを特徴とする薄膜トランジスタ。
【請求項６】
請求項１記載の薄膜トランジスタにおいて、
前記第２の半導体層の不純物濃度は、１×１０１８ｃｍ−３以上、１×１０２０ｃｍ−３以下であることを特徴とする薄膜トランジスタ。
【請求項７】
請求項１記載の薄膜トランジスタにおいて、
前記絶縁性半導体層は、窒素や酸素を含むことを特徴とする薄膜トランジスタ。
【請求項８】
請求項１記載の薄膜トランジスタにおいて、
前記第２の半導体層は、前記第１の半導体層側が微結晶Ｓｉ層、前記ソース電極配線又はドレイン電極配線側が非晶質Ｓｉ層の２層膜であることを特徴とする薄膜トランジスタ。
【請求項９】
請求項１記載の薄膜トランジスタにおいて、
前記第１の半導体層の側壁にはサイド絶縁膜が形成されていることを特徴とする薄膜トランジスタ。
【請求項１０】
請求項１記載の薄膜トランジスタにおいて、
前記第１の半導体層の上には絶縁膜からなるストッパ層が更に形成され、
前記絶縁性半導体層が形成されている前記第２の半導体層端部は、前記ストッパ層の上部まで延伸して形成されていることを特徴とする薄膜トランジスタ。
【請求項１１】
表示装置用のボトムゲート・チャネルエッチ型の薄膜トランジスタであって、
基板と、
前記基板上に形成されたゲート電極配線と、
前記ゲート電極配線上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極配線上に形成されたチャネルとなる第１の半導体層と、
前記半導体層上に互いに離間して形成され、第１及び第２のコンタクト層となる第２の半導体層と、
前記第２の半導体層を介して前記第１の半導体層上に形成されたソース電極配線又はドレイン電極配線と、を有し、
前記基板は、液晶を介して、ブラックマトリクスを備えた対向基板と対向して配置されるものであり、
前記第１の半導体層の厚さは、前記第２の半導体層や前記絶縁性半導体層が形成されている領域よりも形成されていない領域の方が薄く、
鉛直上方から見て、前記ソース電極配線又は前記ドレイン電極配線に対して露出する前記第２の半導体層の露出部には、絶縁性半導体層が形成されていることを特徴とする薄膜トランジスタ。
【請求項１】
表示装置用のボトムゲート型の薄膜トランジスタであって、
基板と、
前記基板上に形成されたゲート電極配線と、
前記ゲート電極配線上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極配線上に形成されたチャネルとなる第１の半導体層と、
前記半導体層上に互いに離間して形成され、第１及び第２のコンタクト層となる第２の半導体層と、
前記第２の半導体層を介して前記第１の半導体層上に形成されたソース電極配線又はドレイン電極配線と、を有し、
鉛直上方から見て、前記ソース電極配線又は前記ドレイン電極配線に対して露出する前記第２の半導体層の露出部には、絶縁性半導体層が形成されていることを特徴とする薄膜トランジスタ。
【請求項２】
請求項１記載の薄膜トランジスタにおいて、
前記第１の半導体層は水素を含み、非晶質Ｓｉ、微結晶Ｓｉ、多結晶Ｓｉ又はこれらの積層膜であることを特徴とする薄膜トランジスタ。
【請求項３】
請求項２記載の薄膜トランジスタにおいて、
前記第１の半導体層の水素濃度は、１×１０２０ｃｍ−３以上、５×１０２１ｃｍ−３以下であることを特徴とする薄膜トランジスタ。
【請求項４】
請求項１記載の薄膜トランジスタにおいて、
前記第２の半導体層は、微結晶Ｓｉ又は非晶質Ｓｉであることを特徴とする薄膜トランジスタ。
【請求項５】
請求項１記載の薄膜トランジスタにおいて、
前記第２の半導体層は、１５〜３０ｎｍの厚さを有することを特徴とする薄膜トランジスタ。
【請求項６】
請求項１記載の薄膜トランジスタにおいて、
前記第２の半導体層の不純物濃度は、１×１０１８ｃｍ−３以上、１×１０２０ｃｍ−３以下であることを特徴とする薄膜トランジスタ。
【請求項７】
請求項１記載の薄膜トランジスタにおいて、
前記絶縁性半導体層は、窒素や酸素を含むことを特徴とする薄膜トランジスタ。
【請求項８】
請求項１記載の薄膜トランジスタにおいて、
前記第２の半導体層は、前記第１の半導体層側が微結晶Ｓｉ層、前記ソース電極配線又はドレイン電極配線側が非晶質Ｓｉ層の２層膜であることを特徴とする薄膜トランジスタ。
【請求項９】
請求項１記載の薄膜トランジスタにおいて、
前記第１の半導体層の側壁にはサイド絶縁膜が形成されていることを特徴とする薄膜トランジスタ。
【請求項１０】
請求項１記載の薄膜トランジスタにおいて、
前記第１の半導体層の上には絶縁膜からなるストッパ層が更に形成され、
前記絶縁性半導体層が形成されている前記第２の半導体層端部は、前記ストッパ層の上部まで延伸して形成されていることを特徴とする薄膜トランジスタ。
【請求項１１】
表示装置用のボトムゲート・チャネルエッチ型の薄膜トランジスタであって、
基板と、
前記基板上に形成されたゲート電極配線と、
前記ゲート電極配線上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極配線上に形成されたチャネルとなる第１の半導体層と、
前記半導体層上に互いに離間して形成され、第１及び第２のコンタクト層となる第２の半導体層と、
前記第２の半導体層を介して前記第１の半導体層上に形成されたソース電極配線又はドレイン電極配線と、を有し、
前記基板は、液晶を介して、ブラックマトリクスを備えた対向基板と対向して配置されるものであり、
前記第１の半導体層の厚さは、前記第２の半導体層や前記絶縁性半導体層が形成されている領域よりも形成されていない領域の方が薄く、
鉛直上方から見て、前記ソース電極配線又は前記ドレイン電極配線に対して露出する前記第２の半導体層の露出部には、絶縁性半導体層が形成されていることを特徴とする薄膜トランジスタ。
【図１】
【図２】
【図３（ａ）】
【図３（ｂ）】
【図３（ｃ）】
【図３（ｄ）】
【図３（ｅ）】
【図３（ｆ）】
【図３（ｇ）】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３（ａ）】
【図３（ｂ）】
【図３（ｃ）】
【図３（ｄ）】
【図３（ｅ）】
【図３（ｆ）】
【図３（ｇ）】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−１０５８７３（Ｐ２０１３−１０５８７３Ａ）
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願番号】特願２０１１−２４８４２７（Ｐ２０１１−２４８４２７）
【出願日】平成２３年１１月１４日（２０１１．１１．１４）
【出願人】（５０２３５６５２８）株式会社ジャパンディスプレイイースト (2,552)
【Ｆターム（参考）】
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願日】平成２３年１１月１４日（２０１１．１１．１４）
【出願人】（５０２３５６５２８）株式会社ジャパンディスプレイイースト (2,552)
【Ｆターム（参考）】
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