薄膜抵抗を備えた半導体装置の製造方法
【課題】薄膜抵抗と配線部との接触抵抗が高抵抗化することを抑制できる薄膜抵抗を備えた半導体装置の製造方法を提供する。
【解決手段】スパッタ装置内において事前にチタンの表面を窒化させておくことで窒化チタンを形成しておき、その後、窒素の導入を停止した状態で窒化チタンをターゲットとしたスパッタにより、窒化チタン膜によって構成される第１金属層５を形成する。これにより、薄膜抵抗Ｒと接触する第１金属層５を形成する際に、スパッタ装置内に窒化ラジカルが基本的には存在していない条件で第１金属層５の成膜を行うことができるため、薄膜抵抗Ｒの露出部分に窒化物が形成されないようにできる。したがって、薄膜抵抗Ｒと配線部の一部を構成する第１金属層５との接触抵抗が高抵抗化することを抑制することが可能となる。
【解決手段】スパッタ装置内において事前にチタンの表面を窒化させておくことで窒化チタンを形成しておき、その後、窒素の導入を停止した状態で窒化チタンをターゲットとしたスパッタにより、窒化チタン膜によって構成される第１金属層５を形成する。これにより、薄膜抵抗Ｒと接触する第１金属層５を形成する際に、スパッタ装置内に窒化ラジカルが基本的には存在していない条件で第１金属層５の成膜を行うことができるため、薄膜抵抗Ｒの露出部分に窒化物が形成されないようにできる。したがって、薄膜抵抗Ｒと配線部の一部を構成する第１金属層５との接触抵抗が高抵抗化することを抑制することが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロムシリコン（ＣｒＳｉ）等で構成された薄膜抵抗を有し、この薄膜抵抗に対して配線部が電気的に接続されてなる薄膜抵抗を備えた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、クロムシリコン等で構成された薄膜抵抗に対して電気的に接続される配線部は、下層にチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜を形成した二層構造などによって構成されている。配線部をチタン膜の単層構造とすることもできるが、チタン膜の単層構造だと、チタン膜を形成した後に、チタン膜の上部に配置される層間絶縁膜にビアホールを形成するときのエッチング選択比が低く、ビアホール加工を制御性良く行なえない。具体的には、フッ素（Ｆ）系ガスによって層間絶縁膜に対してビアホールを形成する場合、１／２以下の選択比となる。このため、層間絶縁膜にビアホールを形成する際にチタン膜を突き抜けてしまう可能性がある。また、チタン膜は、パターニング時に用いるレジストとの密着性が悪く、良好なパターニングを行うのが難しい。これらのことから、チタン膜の単層構造ではなく、チタン膜よりも選択比が高く、かつ、チタン膜よりもレジストとの密着性が高い窒化チタン膜をチタン膜の上層に配置した二層構造が採用されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−６０５９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
窒化チタン膜は、スパッタ装置を用いて、チャンバー内に窒素（Ｎ2）およびアルゴン（Ａｒ）を同時に導入しつつ、チタンをターゲットとしたスパッタを行うことによって形成される。しかしながら、窒化チタンを形成する際に生成される窒素ラジカルが薄膜抵抗の構成材料（例えばクロムシリコン）と反応して窒化物（例えば窒化クロムシリコン（ＣｒＳｉＮ）や窒化シリコン（ＳｉＮ））が形成され、配線部と薄膜抵抗との接触抵抗を高抵抗化させるという問題がある。
【０００５】
本発明は上記点に鑑みて、薄膜抵抗と配線部との接触抵抗が高抵抗化することを抑制できる薄膜抵抗を備えた半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、請求項１に記載の発明では、スパッタ装置内にターゲットとなる金属窒化膜を備える工程と、スパッタ装置内に薄膜抵抗（Ｒ）を構成する抵抗膜（３）が形成された半導体基板（１）を設置し、スパッタ装置内に窒素を導入することなく、金属窒化膜をターゲットとしたスパッタを行うことで、抵抗膜（３）の表面に金属窒化膜（５）を形成することで、配線部を構成する第１金属層（５）を形成する工程を含んでいることを特徴としている。
【０００７】
このように、スパッタ装置内において事前に金属窒化膜を備えておき、その後、窒素を導入することなく金属窒化膜をターゲットとしたスパッタにより、金属窒化膜によって配線部を構成する第１金属層（５）を形成するようにしている。このため、薄膜抵抗（Ｒ）と接触する第１金属層（５）を形成する際に、スパッタ装置内に窒化ラジカルが基本的には存在していない条件で第１金属層（５）の成膜を行うことができるため、薄膜抵抗（Ｒ）の露出部分に窒化物が形成されないようにできる。したがって、薄膜抵抗（Ｒ）と配線部を構成する第１金属層（５）との接触抵抗が高抵抗化することを抑制することが可能となる。
【０００８】
例えば、請求項２に記載したように、スパッタ装置内に半導体基板（１）を設置する前に、スパッタ装置内に金属窒化膜の窒化前の材料をターゲットとして設置する工程と、窒化前の材料をターゲットとして設置する工程の後に、スパッタ装置内に窒素を導入して窒素ラジカルを発生させることでターゲットとなる材料を窒化させ、金属窒化膜を形成する工程とを行うことにより、スパッタ装置内に金属窒化膜を備えることができる。
【０００９】
請求項３に記載の発明では、第１金属層（５）の表面に絶縁材料にて構成される容量膜（６）を成膜する工程と、容量膜（６）の表面に、第１金属層（５）と対向配置される第２金属層（７）を形成することで、容量膜（６）を挟んだ第１金属層（５）および第２金属層（７）によってメタルキャパシタンス（Ｃ）を構成する工程と、を含んでいることを特徴としている。
【００１０】
このように、第１金属層（５）の表面に容量膜（６）を構成すると共に、容量膜（６）の表面に第２金属層（７）を形成し、容量膜（６）を挟んだ第１金属層（５）および第２金属層（７）によってメタルキャパシタンス（Ｃ）を構成することもできる。これにより、薄膜抵抗（Ｒ）の配線部とメタルキャパシタンス（Ｃ）の電極を共通化させることが可能となる。
【００１１】
請求項４ないし７に記載の発明では、半導体素子が形成された半導体基板（１）と、半導体基板（１）の上に配置され、抵抗材料からなる抵抗膜（３）にて構成された薄膜抵抗（Ｒ）と、薄膜抵抗（Ｒ）に接触する金属窒化物で構成された第１金属層（５）と、第１金属層（５）の表面に形成され、絶縁材料にて構成された容量膜（６）と、容量膜（６）の表面に形成され、第１金属層（５）と対向配置された第２金属層（７）とを有し、容量膜（６）を挟んだ第１金属層（５）および第２金属層（７）によってメタルキャパシタンス（Ｃ）が構成されていると共に、薄膜抵抗（Ｒ）に接触させられた第１金属層（５）によって、メタルキャパシタンス（Ｃ）の電極が構成されていることを特徴としている。
【００１２】
このように、容量膜（６）を挟んだ第１金属層（５）および第２金属層（７）によってメタルキャパシタンス（Ｃ）が構成されていると共に、薄膜抵抗（Ｒ）に接触させられた第１金属層（５）によって、メタルキャパシタンス（Ｃ）の電極が構成されるようにすれば、薄膜抵抗（Ｒ）の配線部とメタルキャパシタンス（Ｃ）の電極を共通化させることが可能となる。
【００１３】
例えば、請求項５に記載したように、第１金属層（５）を構成する金属窒化物としては、窒化チタン、窒化タングステン、窒化タンタル、窒化クロム、窒化銅のいずれかを適用することができる。また、請求項６に記載したように、容量膜（６）を構成する絶縁材料としては、シリコン酸化膜、シリコン窒化膜、窒化アルミニウム、ペロブスカイト材料のいずれかを適用することができる。
【００１４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態にかかる薄膜抵抗Ｒを備えた半導体装置の断面図である。
【図２】図１に示す薄膜抵抗Ｒを備えた半導体装置の製造工程を示した断面図である。
【図３】図２に続く薄膜抵抗Ｒを備えた半導体装置の製造工程を示した断面図である。
【図４】図３に続く薄膜抵抗Ｒを備えた半導体装置の製造工程を示した断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１７】
（第１実施形態）
本発明の第１実施形態について説明する。図１に、本実施形態にかかる薄膜抵抗Ｒを備えた半導体装置の断面図を示す。以下、この図を参照して、本実施形態にかかる薄膜抵抗Ｒを備えた半導体装置について説明する。
【００１８】
図１に示す半導体装置は、半導体素子（図示せず）が形成された半導体基板１の表面に、層間絶縁膜となる第１絶縁膜２を介して薄膜抵抗ＲおよびメタルキャパシタンスＣを備えることにより構成されている。
【００１９】
具体的には、半導体基板１の表面には、ＴＥＯＳ等のシリコン酸化膜によって第１絶縁膜２が形成され、この第１絶縁膜２の表面に薄膜抵抗Ｒを構成する抵抗膜３が形成されている。抵抗膜３は、クロムシリコン（ＣｒＳｉ）などの抵抗材料によって構成されている。
【００２０】
抵抗膜３および第１絶縁膜２の表面には、ＴＥＯＳ等のシリコン酸化膜によって構成された層間絶縁膜となる第２絶縁膜４が形成されている。この第２絶縁膜４には、抵抗膜３の一部を露出させるビアホール４ａが形成されている。このビアホール４ａ内の抵抗膜３の表面および第２絶縁膜４の表面に第１金属層５が形成され、第１金属層５が薄膜抵抗Ｒに対して電気的に接続されている。
【００２１】
第１金属層５は、窒化チタン（ＴｉＮ）膜によって構成されており、所望のレイアウトにパターニングされている。この第１金属層５は、メタルキャパシタンスＣにおける第１電極を構成すると共に、メタルキャパシタンスＣと薄膜抵抗Ｒとを接続する配線層としての機能を果たす。
【００２２】
また、第１金属層５の表面には、ＴＥＯＳ等のシリコン酸化膜によって構成された容量膜６が形成されている。この容量膜６の表面には、Ａｌ等によって構成された第２金属層７が形成されている。第２金属層７は、第１配線（１ｓｔ−Ａｌ）を構成するもので、容量膜６に形成されたビアホール６ａを通じて第１金属層５および薄膜抵抗Ｒと電気的に接続された部分７ａや、容量膜６を挟んで第１金属層５と対向配置される部分７ｂを有している。例えば、第２金属層７のうち薄膜抵抗Ｒに電気的に接続された部分７ａは、図１とは別断面において外部と電気的に接続される薄膜抵抗Ｒを制御するために用いられるパッドに繋がっている。また、第１金属層５と対向配置される部分７ｂは、メタルキャパシタンスＣにおける第１電極と対になる第２電極を構成する。これらの部分７ａ、７ｂは、電気的に分離されている。
【００２３】
このような構成により、図１中の破線にて囲んだ部分、つまり、第１金属層５にて構成される第１電極と容量膜６および第２金属層７によって構成される第２電極によって、メタルキャパシタンスＣが形成されている。
【００２４】
また、第２金属層７や容量膜６の表面を覆うようにＴＥＯＳ等のシリコン酸化膜によって構成された層間絶縁膜を構成する第３絶縁膜８が形成されている。この第３絶縁膜８にはビアホール８ａが形成されており、ビアホール８ａ内には、第２金属層７におけるメタルキャパシタンスＣの第２電極を構成する部分７ｂと電気的に接続されたタングステン（Ｗ）等で構成された金属プラグ９が埋め込まれている。そして、第３絶縁膜８の表面に、Ａｌ等によって構成された第３金属層１０がパターニングされている。この第３金属層１０は、第２配線（２ｎｄ−Ａｌ）を構成するもので、金属プラグ９に電気的に接続されることで、メタルキャパシタンスＣにおける第２電極となる部分７ｂと電気的に接続されている。そして、第３金属層１０および第３絶縁膜８の表面を覆うようにＴＥＯＳ等のシリコン酸化膜によって構成された保護膜１１が形成されることで、図１に示した薄膜抵抗Ｒを備えた半導体装置が構成されている。
【００２５】
続いて、図１に示す薄膜抵抗Ｒを備えた半導体装置の製造方法について説明する。図２〜図４は、図１に示す薄膜抵抗Ｒを備えた半導体装置の製造工程を示した断面図である。これらの図を参照して説明する。なお、これらの図では、半導体基板１に関しては省略してあり、半導体装置のうち半導体基板１の表面上に形成される部分についてのみ図示してある。
【００２６】
〔図２（ａ）の工程〕
まず、半導体素子を形成した半導体基板１をＣＶＤ装置などの絶縁膜形成用の装置内に設置した後、基板表面全面に、ＣＶＤ法等によってＴＥＯＳ膜などで構成される第１絶縁膜２をデポジションする。
【００２７】
〔図２（ｂ）の工程〕
次に、第１絶縁膜２を形成した半導体基板１をスパッタ装置内に設置した後、クロムシリコン等の抵抗材料をターゲットとしたスパッタを行い、例えば膜厚１０〜１００ｎｍの抵抗膜３を形成する。そして、ホト工程によって薄膜抵抗Ｒの形成予定領域以外が開口するマスク（図示せず）を配置した後、ウェットエッチングもしくはドライエッチングを行うことで、抵抗膜３をパターニングする。これにより、薄膜抵抗Ｒが構成される。
【００２８】
〔図２（ｃ）の工程〕
図２（ｂ）の工程まで行った半導体基板１を再びＣＶＤ装置などの絶縁膜形成用の装置内に設置した後、基板表面全面に、ＣＶＤ法等によってＴＥＯＳ膜などで構成される第２絶縁膜４をデポジションする。そして、ホト工程によってビアホール形成予定領域が開口するマスク（図示せず）を配置した後、ウェットエッチングもしくはドライエッチングを行うことで、第２絶縁膜４に対してビアホール４ａを形成し、抵抗膜３を部分的に露出させる。
【００２９】
〔図２（ｄ）の工程〕
図２（ｃ）の工程まで行った半導体基板１を再びスパッタ装置内に設置するが、それに先立って、スパッタ装置に対して以下の処理を行っておく。具体的には、スパッタ装置のチャンバー内にターゲット用のチタン膜を設置しておき、チタン膜の表面を窒化させるための処理を行う。これにより、ターゲット用のチタン膜の少なくとも表面が窒化チタンとなる。例えば、スパッタ装置のチャンバー内に窒素（Ｎ2）とアルゴン（Ａｒ）を１：１の比率とした混合ガスを流量７ｓｃｃｍで導入し、スパッタ装置におけるＤＣパワーを３ｋＷとして窒素ラジカルを発生させることで、チタン膜の表面を窒化チタンとすることができる。
【００３０】
その後、ガス導入を停止すると共に、電圧供給を停止する。これにより、窒素ラジカルが完全に無くなってから、半導体基板１をスパッタ装置に設置する。そして、半導体基板１を加熱して基板温度を２３０℃とし、アルゴンを流量７ｓｃｃｍで導入しつつ、スパッタ装置におけるＤＣパワーを３ｋＷとしてアルゴンイオンでチタン膜の表面に形成された窒化チタンをターゲットとしたスパッタを行い、窒化チタンにて構成される第１金属層５を例えば０．０５〜０．１μｍの厚さで成膜する。このとき、窒化ラジカルが残留していない状態でのスパッタを行うことができるため、クロムシリコン等で構成された薄膜抵抗Ｒの表面、具体的には抵抗膜３のうちビアホール４ａから露出した部分が窒化されることで、窒化クロムシリコン（ＣｒＳｉＮ）や窒化シリコン（ＳｉＮ）が形成されることを抑制できる。
【００３１】
なお、薄膜抵抗Ｒとの接触部におけるオーミック性を向上させるために、窒化チタンにて構成される第１金属層５の組成比、つまりチタンの窒素に対する比率は、窒素１に対してチタン１．５以上とすると好ましい。ただし、第１金属層５がすべてこの比率の組成比である必要はなく、薄膜抵抗Ｒと接触する界面から５ｎｍ程度の厚み分がこの比率の組成比となっていれば良い。このような第１金属層５の組成比については、ターゲット用のチタン膜の表面を窒化チタンとするときの窒素とアルゴンの比率や流量、ＤＣパワーの印加時間などによって調整できる。
【００３２】
続いて、ホト工程によって第１金属層５の上に当該第１金属層５の不要部分が開口するマスク（図示せず）を配置した後、塩素系（例えばＢＣｌ３等）ドライエッチングによって第１金属層５をパターニングする。このとき、第１金属層５の表面がチタン膜ではなく窒化チタン膜によって構成されているため、マスクとなるレジストとの密着性が良く、良好なパターニングを行うことができる。このようにして、薄膜抵抗Ｒを構成する抵抗膜３に電気的に接続された第１金属層５が構成される。
【００３３】
〔図３（ａ）の工程〕
第１金属層５および第２絶縁膜４の表面全面を覆うようにＴＥＯＳ膜などで構成された容量膜６を例えば０．０５〜０．３μｍの厚さで成膜する。例えば、図２（ｄ）の工程まで行われた半導体基板１をＣＶＤ装置などの絶縁膜形成用の装置内に設置した後、基板表面全面に、ＣＶＤ法等によって容量膜６をデポジションする。
【００３４】
〔図３（ｂ）の工程〕
容量膜６の表面上に、ホト工程によってビアホール形成予定領域が開口するマスク（図示せず）を配置した後、フッ素系のドライエッチングを行うことで、容量膜６に対してビアホール６ａを形成し、第１金属層５を部分的に露出させる。このとき、第１金属層５がチタン膜の単層膜ではなく窒化チタン膜によって構成されているため、ビアホール形成時の選択比を高めることが可能となり、第１金属層５を突き抜けてしまうこともない。
【００３５】
〔図３（ｃ）の工程〕
ビアホール６ａ内を含めて容量膜６の表面上に第２金属層７を成膜する。例えば、アルミニウムを主成分とする配線材料を反射防止膜で覆った構造、具体的には、チタン膜、窒化チタン膜、銅を含有したアルミニウム、窒化チタン膜、チタン膜を順にデポジションすることにより、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造とされた第２金属層７を形成する。そして、第２金属層７の表面に当該第２金属層７の不要部分が開口するマスク（図示せず）を配置した後、フッ素（Ｆ）系ドライエッチングによって第２金属層７をパターニングする。
【００３６】
〔図３（ｄ）の工程〕
図３（ｃ）の工程まで行った半導体基板１をＣＶＤ装置などの絶縁膜形成用の装置内に設置した後、基板表面全面に、ＣＶＤ法等によってＴＥＯＳ膜などで構成される第３絶縁膜８をデポジションする。
【００３７】
〔図４（ａ）の工程〕
第３絶縁膜８の表面にホト工程によってビアホール形成予定領域が開口するマスク（図示せず）を配置した後、フッ素系ドライエッチングを行うことで、第３絶縁膜８に対してビアホール８ａを形成し、第２金属層７を部分的に露出させる。そして、ＣＶＤ装置などを用いてタングステン等で構成される金属プラグ９の構成材料を成膜することによってビアホール８ａ内を埋め込み、ＣＭＰ（Chemical Mechanical Polishing）によって平坦化することで金属プラグ９を形成する。
【００３８】
〔図４（ｂ）の工程〕
金属プラグ９および第３絶縁膜８の表面に第３金属層１０を形成する。例えば、例えば、アルミニウムを主成分とする配線材料を反射防止膜で覆った構造、具体的には、チタン膜、窒化チタン膜、銅を含有したアルミニウム、窒化チタン膜、チタン膜を順にデポジションすることにより、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造の第３金属層１０を形成する。そして、第３金属層１０の表面に当該第３金属層１０の不要部分が開口するマスク（図示せず）を配置した後、フッ素（Ｆ）系ドライエッチングによって第３金属層１０をパターニングする。
【００３９】
この後、図４（ｂ）の工程まで行った半導体基板１をＣＶＤ装置などの絶縁膜形成用装置内に設置した後、基板表面全面に、ＣＶＤ法等によってＴＥＯＳ膜などで構成される保護膜１１をデポジションすることで、図１に示した薄膜抵抗Ｒを備えた半導体装置が完成する。
【００４０】
以上説明したように、本実施形態では、スパッタ装置内において事前にチタンの表面を窒化させておくことで窒化チタンを形成しておき、その後、窒素の導入を停止した状態で窒化チタンをターゲットとしたスパッタにより、窒化チタン膜によって構成される第１金属層５を形成するようにしている。このため、薄膜抵抗Ｒと接触する第１金属層５を形成する際に、スパッタ装置内に窒化ラジカルが基本的には存在していない条件で第１金属層５の成膜を行うことができるため、薄膜抵抗Ｒの露出部分に窒化物が形成されないようにできる。したがって、薄膜抵抗Ｒと配線部の一部を構成する第１金属層５との接触抵抗が高抵抗化することを抑制することが可能となる。
【００４１】
（他の実施形態）
上記実施形態では、第１金属層５を形成する際に、スパッタ装置内においてターゲット用のチタン膜の表面を窒化チタンにしたのち、スパッタ装置内の窒素ラジカルが完全に無くなるまでガス導入、電圧供給を停止し、その後、窒化チタンをターゲットとしたスパッタを行うようにしている。これに対して、初めから窒化チタン膜を他の装置で焼結などによって製造しておき、それをスパッタ装置内にターゲット用に設置し、スパッタを行うことで第１金属層５を形成するという手法を用いても、上記実施形態と同様の効果を得ることができる。
【００４２】
上記実施形態では、第１金属層５を構成する金属窒化膜を窒化チタンにて構成する場合について説明したが、他の金属窒化物にて構成されていても良い。金属窒化物としては、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、窒化クロム（ＣｒＮ）、窒化銅（ＣｕＮ）がある。特に、窒化銅は、比抵抗が低いことから、第１金属層５として窒化銅を用いれば、配線抵抗の低下の効果を得ることもできる。
【００４３】
また、メタルキャパシタンスＣを構成するための容量膜６として、上記実施形態では、ＴＥＯＳ等のシリコン酸化膜を用いているが、他の絶縁材料を用いても良い。例えば、シリコン窒化膜、窒化アルミニウム（ＡｌＮ）、ペロブスカイト材料によって容量膜６を構成することもできる。特に、ペロブスカイトは比誘電率が高いため、容量膜６として用いると高い容量値を得ることができ、キャパシタンス効果が大きい。
【００４４】
さらに、上記実施形態では、薄膜抵抗Ｒを構成する抵抗膜３の抵抗材料としてクロムシリコン（ＣｒＳｉ）を例に挙げて説明したが、その他の材料、例えばニッケルクロム（ＮｉＣｒ）などを使用する場合にも、クロムシリコンを用いる場合と同様の問題が生じるため、本発明を適用することができる。
【符号の説明】
【００４５】
１ 半導体基板
２ 第１絶縁膜
３ 抵抗膜
４ 第２絶縁膜
４ａ ビアホール
５ 第１金属層
６ 容量膜
６ａ ビアホール
７ 第２金属層
８ 第３絶縁膜
９ 金属プラグ
１０ 第３金属層
１１ 保護膜
【技術分野】
【０００１】
本発明は、クロムシリコン（ＣｒＳｉ）等で構成された薄膜抵抗を有し、この薄膜抵抗に対して配線部が電気的に接続されてなる薄膜抵抗を備えた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、クロムシリコン等で構成された薄膜抵抗に対して電気的に接続される配線部は、下層にチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜を形成した二層構造などによって構成されている。配線部をチタン膜の単層構造とすることもできるが、チタン膜の単層構造だと、チタン膜を形成した後に、チタン膜の上部に配置される層間絶縁膜にビアホールを形成するときのエッチング選択比が低く、ビアホール加工を制御性良く行なえない。具体的には、フッ素（Ｆ）系ガスによって層間絶縁膜に対してビアホールを形成する場合、１／２以下の選択比となる。このため、層間絶縁膜にビアホールを形成する際にチタン膜を突き抜けてしまう可能性がある。また、チタン膜は、パターニング時に用いるレジストとの密着性が悪く、良好なパターニングを行うのが難しい。これらのことから、チタン膜の単層構造ではなく、チタン膜よりも選択比が高く、かつ、チタン膜よりもレジストとの密着性が高い窒化チタン膜をチタン膜の上層に配置した二層構造が採用されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−６０５９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
窒化チタン膜は、スパッタ装置を用いて、チャンバー内に窒素（Ｎ2）およびアルゴン（Ａｒ）を同時に導入しつつ、チタンをターゲットとしたスパッタを行うことによって形成される。しかしながら、窒化チタンを形成する際に生成される窒素ラジカルが薄膜抵抗の構成材料（例えばクロムシリコン）と反応して窒化物（例えば窒化クロムシリコン（ＣｒＳｉＮ）や窒化シリコン（ＳｉＮ））が形成され、配線部と薄膜抵抗との接触抵抗を高抵抗化させるという問題がある。
【０００５】
本発明は上記点に鑑みて、薄膜抵抗と配線部との接触抵抗が高抵抗化することを抑制できる薄膜抵抗を備えた半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、請求項１に記載の発明では、スパッタ装置内にターゲットとなる金属窒化膜を備える工程と、スパッタ装置内に薄膜抵抗（Ｒ）を構成する抵抗膜（３）が形成された半導体基板（１）を設置し、スパッタ装置内に窒素を導入することなく、金属窒化膜をターゲットとしたスパッタを行うことで、抵抗膜（３）の表面に金属窒化膜（５）を形成することで、配線部を構成する第１金属層（５）を形成する工程を含んでいることを特徴としている。
【０００７】
このように、スパッタ装置内において事前に金属窒化膜を備えておき、その後、窒素を導入することなく金属窒化膜をターゲットとしたスパッタにより、金属窒化膜によって配線部を構成する第１金属層（５）を形成するようにしている。このため、薄膜抵抗（Ｒ）と接触する第１金属層（５）を形成する際に、スパッタ装置内に窒化ラジカルが基本的には存在していない条件で第１金属層（５）の成膜を行うことができるため、薄膜抵抗（Ｒ）の露出部分に窒化物が形成されないようにできる。したがって、薄膜抵抗（Ｒ）と配線部を構成する第１金属層（５）との接触抵抗が高抵抗化することを抑制することが可能となる。
【０００８】
例えば、請求項２に記載したように、スパッタ装置内に半導体基板（１）を設置する前に、スパッタ装置内に金属窒化膜の窒化前の材料をターゲットとして設置する工程と、窒化前の材料をターゲットとして設置する工程の後に、スパッタ装置内に窒素を導入して窒素ラジカルを発生させることでターゲットとなる材料を窒化させ、金属窒化膜を形成する工程とを行うことにより、スパッタ装置内に金属窒化膜を備えることができる。
【０００９】
請求項３に記載の発明では、第１金属層（５）の表面に絶縁材料にて構成される容量膜（６）を成膜する工程と、容量膜（６）の表面に、第１金属層（５）と対向配置される第２金属層（７）を形成することで、容量膜（６）を挟んだ第１金属層（５）および第２金属層（７）によってメタルキャパシタンス（Ｃ）を構成する工程と、を含んでいることを特徴としている。
【００１０】
このように、第１金属層（５）の表面に容量膜（６）を構成すると共に、容量膜（６）の表面に第２金属層（７）を形成し、容量膜（６）を挟んだ第１金属層（５）および第２金属層（７）によってメタルキャパシタンス（Ｃ）を構成することもできる。これにより、薄膜抵抗（Ｒ）の配線部とメタルキャパシタンス（Ｃ）の電極を共通化させることが可能となる。
【００１１】
請求項４ないし７に記載の発明では、半導体素子が形成された半導体基板（１）と、半導体基板（１）の上に配置され、抵抗材料からなる抵抗膜（３）にて構成された薄膜抵抗（Ｒ）と、薄膜抵抗（Ｒ）に接触する金属窒化物で構成された第１金属層（５）と、第１金属層（５）の表面に形成され、絶縁材料にて構成された容量膜（６）と、容量膜（６）の表面に形成され、第１金属層（５）と対向配置された第２金属層（７）とを有し、容量膜（６）を挟んだ第１金属層（５）および第２金属層（７）によってメタルキャパシタンス（Ｃ）が構成されていると共に、薄膜抵抗（Ｒ）に接触させられた第１金属層（５）によって、メタルキャパシタンス（Ｃ）の電極が構成されていることを特徴としている。
【００１２】
このように、容量膜（６）を挟んだ第１金属層（５）および第２金属層（７）によってメタルキャパシタンス（Ｃ）が構成されていると共に、薄膜抵抗（Ｒ）に接触させられた第１金属層（５）によって、メタルキャパシタンス（Ｃ）の電極が構成されるようにすれば、薄膜抵抗（Ｒ）の配線部とメタルキャパシタンス（Ｃ）の電極を共通化させることが可能となる。
【００１３】
例えば、請求項５に記載したように、第１金属層（５）を構成する金属窒化物としては、窒化チタン、窒化タングステン、窒化タンタル、窒化クロム、窒化銅のいずれかを適用することができる。また、請求項６に記載したように、容量膜（６）を構成する絶縁材料としては、シリコン酸化膜、シリコン窒化膜、窒化アルミニウム、ペロブスカイト材料のいずれかを適用することができる。
【００１４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態にかかる薄膜抵抗Ｒを備えた半導体装置の断面図である。
【図２】図１に示す薄膜抵抗Ｒを備えた半導体装置の製造工程を示した断面図である。
【図３】図２に続く薄膜抵抗Ｒを備えた半導体装置の製造工程を示した断面図である。
【図４】図３に続く薄膜抵抗Ｒを備えた半導体装置の製造工程を示した断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１７】
（第１実施形態）
本発明の第１実施形態について説明する。図１に、本実施形態にかかる薄膜抵抗Ｒを備えた半導体装置の断面図を示す。以下、この図を参照して、本実施形態にかかる薄膜抵抗Ｒを備えた半導体装置について説明する。
【００１８】
図１に示す半導体装置は、半導体素子（図示せず）が形成された半導体基板１の表面に、層間絶縁膜となる第１絶縁膜２を介して薄膜抵抗ＲおよびメタルキャパシタンスＣを備えることにより構成されている。
【００１９】
具体的には、半導体基板１の表面には、ＴＥＯＳ等のシリコン酸化膜によって第１絶縁膜２が形成され、この第１絶縁膜２の表面に薄膜抵抗Ｒを構成する抵抗膜３が形成されている。抵抗膜３は、クロムシリコン（ＣｒＳｉ）などの抵抗材料によって構成されている。
【００２０】
抵抗膜３および第１絶縁膜２の表面には、ＴＥＯＳ等のシリコン酸化膜によって構成された層間絶縁膜となる第２絶縁膜４が形成されている。この第２絶縁膜４には、抵抗膜３の一部を露出させるビアホール４ａが形成されている。このビアホール４ａ内の抵抗膜３の表面および第２絶縁膜４の表面に第１金属層５が形成され、第１金属層５が薄膜抵抗Ｒに対して電気的に接続されている。
【００２１】
第１金属層５は、窒化チタン（ＴｉＮ）膜によって構成されており、所望のレイアウトにパターニングされている。この第１金属層５は、メタルキャパシタンスＣにおける第１電極を構成すると共に、メタルキャパシタンスＣと薄膜抵抗Ｒとを接続する配線層としての機能を果たす。
【００２２】
また、第１金属層５の表面には、ＴＥＯＳ等のシリコン酸化膜によって構成された容量膜６が形成されている。この容量膜６の表面には、Ａｌ等によって構成された第２金属層７が形成されている。第２金属層７は、第１配線（１ｓｔ−Ａｌ）を構成するもので、容量膜６に形成されたビアホール６ａを通じて第１金属層５および薄膜抵抗Ｒと電気的に接続された部分７ａや、容量膜６を挟んで第１金属層５と対向配置される部分７ｂを有している。例えば、第２金属層７のうち薄膜抵抗Ｒに電気的に接続された部分７ａは、図１とは別断面において外部と電気的に接続される薄膜抵抗Ｒを制御するために用いられるパッドに繋がっている。また、第１金属層５と対向配置される部分７ｂは、メタルキャパシタンスＣにおける第１電極と対になる第２電極を構成する。これらの部分７ａ、７ｂは、電気的に分離されている。
【００２３】
このような構成により、図１中の破線にて囲んだ部分、つまり、第１金属層５にて構成される第１電極と容量膜６および第２金属層７によって構成される第２電極によって、メタルキャパシタンスＣが形成されている。
【００２４】
また、第２金属層７や容量膜６の表面を覆うようにＴＥＯＳ等のシリコン酸化膜によって構成された層間絶縁膜を構成する第３絶縁膜８が形成されている。この第３絶縁膜８にはビアホール８ａが形成されており、ビアホール８ａ内には、第２金属層７におけるメタルキャパシタンスＣの第２電極を構成する部分７ｂと電気的に接続されたタングステン（Ｗ）等で構成された金属プラグ９が埋め込まれている。そして、第３絶縁膜８の表面に、Ａｌ等によって構成された第３金属層１０がパターニングされている。この第３金属層１０は、第２配線（２ｎｄ−Ａｌ）を構成するもので、金属プラグ９に電気的に接続されることで、メタルキャパシタンスＣにおける第２電極となる部分７ｂと電気的に接続されている。そして、第３金属層１０および第３絶縁膜８の表面を覆うようにＴＥＯＳ等のシリコン酸化膜によって構成された保護膜１１が形成されることで、図１に示した薄膜抵抗Ｒを備えた半導体装置が構成されている。
【００２５】
続いて、図１に示す薄膜抵抗Ｒを備えた半導体装置の製造方法について説明する。図２〜図４は、図１に示す薄膜抵抗Ｒを備えた半導体装置の製造工程を示した断面図である。これらの図を参照して説明する。なお、これらの図では、半導体基板１に関しては省略してあり、半導体装置のうち半導体基板１の表面上に形成される部分についてのみ図示してある。
【００２６】
〔図２（ａ）の工程〕
まず、半導体素子を形成した半導体基板１をＣＶＤ装置などの絶縁膜形成用の装置内に設置した後、基板表面全面に、ＣＶＤ法等によってＴＥＯＳ膜などで構成される第１絶縁膜２をデポジションする。
【００２７】
〔図２（ｂ）の工程〕
次に、第１絶縁膜２を形成した半導体基板１をスパッタ装置内に設置した後、クロムシリコン等の抵抗材料をターゲットとしたスパッタを行い、例えば膜厚１０〜１００ｎｍの抵抗膜３を形成する。そして、ホト工程によって薄膜抵抗Ｒの形成予定領域以外が開口するマスク（図示せず）を配置した後、ウェットエッチングもしくはドライエッチングを行うことで、抵抗膜３をパターニングする。これにより、薄膜抵抗Ｒが構成される。
【００２８】
〔図２（ｃ）の工程〕
図２（ｂ）の工程まで行った半導体基板１を再びＣＶＤ装置などの絶縁膜形成用の装置内に設置した後、基板表面全面に、ＣＶＤ法等によってＴＥＯＳ膜などで構成される第２絶縁膜４をデポジションする。そして、ホト工程によってビアホール形成予定領域が開口するマスク（図示せず）を配置した後、ウェットエッチングもしくはドライエッチングを行うことで、第２絶縁膜４に対してビアホール４ａを形成し、抵抗膜３を部分的に露出させる。
【００２９】
〔図２（ｄ）の工程〕
図２（ｃ）の工程まで行った半導体基板１を再びスパッタ装置内に設置するが、それに先立って、スパッタ装置に対して以下の処理を行っておく。具体的には、スパッタ装置のチャンバー内にターゲット用のチタン膜を設置しておき、チタン膜の表面を窒化させるための処理を行う。これにより、ターゲット用のチタン膜の少なくとも表面が窒化チタンとなる。例えば、スパッタ装置のチャンバー内に窒素（Ｎ2）とアルゴン（Ａｒ）を１：１の比率とした混合ガスを流量７ｓｃｃｍで導入し、スパッタ装置におけるＤＣパワーを３ｋＷとして窒素ラジカルを発生させることで、チタン膜の表面を窒化チタンとすることができる。
【００３０】
その後、ガス導入を停止すると共に、電圧供給を停止する。これにより、窒素ラジカルが完全に無くなってから、半導体基板１をスパッタ装置に設置する。そして、半導体基板１を加熱して基板温度を２３０℃とし、アルゴンを流量７ｓｃｃｍで導入しつつ、スパッタ装置におけるＤＣパワーを３ｋＷとしてアルゴンイオンでチタン膜の表面に形成された窒化チタンをターゲットとしたスパッタを行い、窒化チタンにて構成される第１金属層５を例えば０．０５〜０．１μｍの厚さで成膜する。このとき、窒化ラジカルが残留していない状態でのスパッタを行うことができるため、クロムシリコン等で構成された薄膜抵抗Ｒの表面、具体的には抵抗膜３のうちビアホール４ａから露出した部分が窒化されることで、窒化クロムシリコン（ＣｒＳｉＮ）や窒化シリコン（ＳｉＮ）が形成されることを抑制できる。
【００３１】
なお、薄膜抵抗Ｒとの接触部におけるオーミック性を向上させるために、窒化チタンにて構成される第１金属層５の組成比、つまりチタンの窒素に対する比率は、窒素１に対してチタン１．５以上とすると好ましい。ただし、第１金属層５がすべてこの比率の組成比である必要はなく、薄膜抵抗Ｒと接触する界面から５ｎｍ程度の厚み分がこの比率の組成比となっていれば良い。このような第１金属層５の組成比については、ターゲット用のチタン膜の表面を窒化チタンとするときの窒素とアルゴンの比率や流量、ＤＣパワーの印加時間などによって調整できる。
【００３２】
続いて、ホト工程によって第１金属層５の上に当該第１金属層５の不要部分が開口するマスク（図示せず）を配置した後、塩素系（例えばＢＣｌ３等）ドライエッチングによって第１金属層５をパターニングする。このとき、第１金属層５の表面がチタン膜ではなく窒化チタン膜によって構成されているため、マスクとなるレジストとの密着性が良く、良好なパターニングを行うことができる。このようにして、薄膜抵抗Ｒを構成する抵抗膜３に電気的に接続された第１金属層５が構成される。
【００３３】
〔図３（ａ）の工程〕
第１金属層５および第２絶縁膜４の表面全面を覆うようにＴＥＯＳ膜などで構成された容量膜６を例えば０．０５〜０．３μｍの厚さで成膜する。例えば、図２（ｄ）の工程まで行われた半導体基板１をＣＶＤ装置などの絶縁膜形成用の装置内に設置した後、基板表面全面に、ＣＶＤ法等によって容量膜６をデポジションする。
【００３４】
〔図３（ｂ）の工程〕
容量膜６の表面上に、ホト工程によってビアホール形成予定領域が開口するマスク（図示せず）を配置した後、フッ素系のドライエッチングを行うことで、容量膜６に対してビアホール６ａを形成し、第１金属層５を部分的に露出させる。このとき、第１金属層５がチタン膜の単層膜ではなく窒化チタン膜によって構成されているため、ビアホール形成時の選択比を高めることが可能となり、第１金属層５を突き抜けてしまうこともない。
【００３５】
〔図３（ｃ）の工程〕
ビアホール６ａ内を含めて容量膜６の表面上に第２金属層７を成膜する。例えば、アルミニウムを主成分とする配線材料を反射防止膜で覆った構造、具体的には、チタン膜、窒化チタン膜、銅を含有したアルミニウム、窒化チタン膜、チタン膜を順にデポジションすることにより、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造とされた第２金属層７を形成する。そして、第２金属層７の表面に当該第２金属層７の不要部分が開口するマスク（図示せず）を配置した後、フッ素（Ｆ）系ドライエッチングによって第２金属層７をパターニングする。
【００３６】
〔図３（ｄ）の工程〕
図３（ｃ）の工程まで行った半導体基板１をＣＶＤ装置などの絶縁膜形成用の装置内に設置した後、基板表面全面に、ＣＶＤ法等によってＴＥＯＳ膜などで構成される第３絶縁膜８をデポジションする。
【００３７】
〔図４（ａ）の工程〕
第３絶縁膜８の表面にホト工程によってビアホール形成予定領域が開口するマスク（図示せず）を配置した後、フッ素系ドライエッチングを行うことで、第３絶縁膜８に対してビアホール８ａを形成し、第２金属層７を部分的に露出させる。そして、ＣＶＤ装置などを用いてタングステン等で構成される金属プラグ９の構成材料を成膜することによってビアホール８ａ内を埋め込み、ＣＭＰ（Chemical Mechanical Polishing）によって平坦化することで金属プラグ９を形成する。
【００３８】
〔図４（ｂ）の工程〕
金属プラグ９および第３絶縁膜８の表面に第３金属層１０を形成する。例えば、例えば、アルミニウムを主成分とする配線材料を反射防止膜で覆った構造、具体的には、チタン膜、窒化チタン膜、銅を含有したアルミニウム、窒化チタン膜、チタン膜を順にデポジションすることにより、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造の第３金属層１０を形成する。そして、第３金属層１０の表面に当該第３金属層１０の不要部分が開口するマスク（図示せず）を配置した後、フッ素（Ｆ）系ドライエッチングによって第３金属層１０をパターニングする。
【００３９】
この後、図４（ｂ）の工程まで行った半導体基板１をＣＶＤ装置などの絶縁膜形成用装置内に設置した後、基板表面全面に、ＣＶＤ法等によってＴＥＯＳ膜などで構成される保護膜１１をデポジションすることで、図１に示した薄膜抵抗Ｒを備えた半導体装置が完成する。
【００４０】
以上説明したように、本実施形態では、スパッタ装置内において事前にチタンの表面を窒化させておくことで窒化チタンを形成しておき、その後、窒素の導入を停止した状態で窒化チタンをターゲットとしたスパッタにより、窒化チタン膜によって構成される第１金属層５を形成するようにしている。このため、薄膜抵抗Ｒと接触する第１金属層５を形成する際に、スパッタ装置内に窒化ラジカルが基本的には存在していない条件で第１金属層５の成膜を行うことができるため、薄膜抵抗Ｒの露出部分に窒化物が形成されないようにできる。したがって、薄膜抵抗Ｒと配線部の一部を構成する第１金属層５との接触抵抗が高抵抗化することを抑制することが可能となる。
【００４１】
（他の実施形態）
上記実施形態では、第１金属層５を形成する際に、スパッタ装置内においてターゲット用のチタン膜の表面を窒化チタンにしたのち、スパッタ装置内の窒素ラジカルが完全に無くなるまでガス導入、電圧供給を停止し、その後、窒化チタンをターゲットとしたスパッタを行うようにしている。これに対して、初めから窒化チタン膜を他の装置で焼結などによって製造しておき、それをスパッタ装置内にターゲット用に設置し、スパッタを行うことで第１金属層５を形成するという手法を用いても、上記実施形態と同様の効果を得ることができる。
【００４２】
上記実施形態では、第１金属層５を構成する金属窒化膜を窒化チタンにて構成する場合について説明したが、他の金属窒化物にて構成されていても良い。金属窒化物としては、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、窒化クロム（ＣｒＮ）、窒化銅（ＣｕＮ）がある。特に、窒化銅は、比抵抗が低いことから、第１金属層５として窒化銅を用いれば、配線抵抗の低下の効果を得ることもできる。
【００４３】
また、メタルキャパシタンスＣを構成するための容量膜６として、上記実施形態では、ＴＥＯＳ等のシリコン酸化膜を用いているが、他の絶縁材料を用いても良い。例えば、シリコン窒化膜、窒化アルミニウム（ＡｌＮ）、ペロブスカイト材料によって容量膜６を構成することもできる。特に、ペロブスカイトは比誘電率が高いため、容量膜６として用いると高い容量値を得ることができ、キャパシタンス効果が大きい。
【００４４】
さらに、上記実施形態では、薄膜抵抗Ｒを構成する抵抗膜３の抵抗材料としてクロムシリコン（ＣｒＳｉ）を例に挙げて説明したが、その他の材料、例えばニッケルクロム（ＮｉＣｒ）などを使用する場合にも、クロムシリコンを用いる場合と同様の問題が生じるため、本発明を適用することができる。
【符号の説明】
【００４５】
１ 半導体基板
２ 第１絶縁膜
３ 抵抗膜
４ 第２絶縁膜
４ａ ビアホール
５ 第１金属層
６ 容量膜
６ａ ビアホール
７ 第２金属層
８ 第３絶縁膜
９ 金属プラグ
１０ 第３金属層
１１ 保護膜
【特許請求の範囲】
【請求項１】
半導体素子が形成された半導体基板（１）の上に配置され、抵抗材料からなる抵抗膜（３）にて構成された薄膜抵抗（Ｒ）と、
前記薄膜抵抗（Ｒ）に接触する金属材料で構成された第１金属層（５）とを有してなる薄膜抵抗を有する半導体装置の製造方法であって。
スパッタ装置内にターゲットとなる金属窒化膜を備える工程と、
前記スパッタ装置内に前記薄膜抵抗（Ｒ）を構成する前記抵抗膜（３）が形成された前記半導体基板（１）を設置し、前記スパッタ装置内に窒素を導入することなく、前記金属窒化膜をターゲットとしたスパッタを行うことで、前記抵抗膜（３）の表面に金属窒化膜（５）を形成することで、前記第１金属層（５）を形成する工程を含んでいることを特徴とする薄膜抵抗を備えた半導体装置の製造方法。
【請求項２】
前記スパッタ装置内に前記金属窒化膜を備える工程は、
前記スパッタ装置内に前記半導体基板（１）を設置する前に、前記スパッタ装置内に前記金属窒化膜の窒化前の材料をターゲットとして設置する工程と、
前記窒化前の材料をターゲットとして設置する工程の後に、前記スパッタ装置内に窒素を導入して窒素ラジカルを発生させることでターゲットとなる材料を窒化させ、前記金属窒化膜を形成する工程とを含んでいることを特徴とする請求項１に記載の薄膜抵抗を備えた半導体装置の製造方法。
【請求項３】
前記前記第１金属層（５）の表面に絶縁材料にて構成される容量膜（６）を成膜する工程と、
前記容量膜（６）の表面に、前記第１金属層（５）と対向配置される第２金属層（７）を形成することで、前記容量膜（６）を挟んだ前記第１金属層（５）および前記第２金属層（７）によってメタルキャパシタンス（Ｃ）を構成する工程と、を含んでいることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
半導体素子が形成された半導体基板（１）と、
前記半導体基板（１）の上に配置され、抵抗材料からなる抵抗膜（３）にて構成された薄膜抵抗（Ｒ）と、
前記薄膜抵抗（Ｒ）に接触する金属窒化物で構成された第１金属層（５）と、
前記第１金属層（５）の表面に形成され、絶縁材料にて構成された容量膜（６）と、
前記容量膜（６）の表面に形成され、前記第１金属層（５）と対向配置された第２金属層（７）とを有し、
前記前記容量膜（６）を挟んだ前記第１金属層（５）および前記第２金属層（７）によってメタルキャパシタンス（Ｃ）が構成されていると共に、前記薄膜抵抗（Ｒ）に接触させられた前記第１金属層（５）によって、前記メタルキャパシタンス（Ｃ）の電極が構成されていることを特徴とする薄膜抵抗を備えた半導体装置。
【請求項５】
前記第１金属層（５）を構成する前記金属窒化物は、窒化チタン、窒化タングステン、窒化タンタル、窒化クロム、窒化銅のいずれかであることを特徴とする請求項４に記載の薄膜抵抗を備えた半導体装置。
【請求項６】
前記容量膜（６）を構成する前記絶縁材料は、シリコン酸化膜、シリコン窒化膜、窒化アルミニウム、ペロブスカイト材料のいずれかであることを特徴とする請求項４または５に記載の薄膜抵抗を備えた半導体装置。
【請求項７】
前記薄膜抵抗（Ｒ）を構成する前記抵抗膜（３）の表面には層間絶縁膜（４）が形成され、該層間絶縁膜（４）に形成されたビアホール（４ａ）を通じて前記抵抗膜（３）の一部が露出させられており、該露出させられた部分に前記第１金属層（５）が接触させられていることを特徴とする請求項４ないし６のいずれか１つに記載の薄膜抵抗を備えた半導体装置。
【請求項１】
半導体素子が形成された半導体基板（１）の上に配置され、抵抗材料からなる抵抗膜（３）にて構成された薄膜抵抗（Ｒ）と、
前記薄膜抵抗（Ｒ）に接触する金属材料で構成された第１金属層（５）とを有してなる薄膜抵抗を有する半導体装置の製造方法であって。
スパッタ装置内にターゲットとなる金属窒化膜を備える工程と、
前記スパッタ装置内に前記薄膜抵抗（Ｒ）を構成する前記抵抗膜（３）が形成された前記半導体基板（１）を設置し、前記スパッタ装置内に窒素を導入することなく、前記金属窒化膜をターゲットとしたスパッタを行うことで、前記抵抗膜（３）の表面に金属窒化膜（５）を形成することで、前記第１金属層（５）を形成する工程を含んでいることを特徴とする薄膜抵抗を備えた半導体装置の製造方法。
【請求項２】
前記スパッタ装置内に前記金属窒化膜を備える工程は、
前記スパッタ装置内に前記半導体基板（１）を設置する前に、前記スパッタ装置内に前記金属窒化膜の窒化前の材料をターゲットとして設置する工程と、
前記窒化前の材料をターゲットとして設置する工程の後に、前記スパッタ装置内に窒素を導入して窒素ラジカルを発生させることでターゲットとなる材料を窒化させ、前記金属窒化膜を形成する工程とを含んでいることを特徴とする請求項１に記載の薄膜抵抗を備えた半導体装置の製造方法。
【請求項３】
前記前記第１金属層（５）の表面に絶縁材料にて構成される容量膜（６）を成膜する工程と、
前記容量膜（６）の表面に、前記第１金属層（５）と対向配置される第２金属層（７）を形成することで、前記容量膜（６）を挟んだ前記第１金属層（５）および前記第２金属層（７）によってメタルキャパシタンス（Ｃ）を構成する工程と、を含んでいることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
半導体素子が形成された半導体基板（１）と、
前記半導体基板（１）の上に配置され、抵抗材料からなる抵抗膜（３）にて構成された薄膜抵抗（Ｒ）と、
前記薄膜抵抗（Ｒ）に接触する金属窒化物で構成された第１金属層（５）と、
前記第１金属層（５）の表面に形成され、絶縁材料にて構成された容量膜（６）と、
前記容量膜（６）の表面に形成され、前記第１金属層（５）と対向配置された第２金属層（７）とを有し、
前記前記容量膜（６）を挟んだ前記第１金属層（５）および前記第２金属層（７）によってメタルキャパシタンス（Ｃ）が構成されていると共に、前記薄膜抵抗（Ｒ）に接触させられた前記第１金属層（５）によって、前記メタルキャパシタンス（Ｃ）の電極が構成されていることを特徴とする薄膜抵抗を備えた半導体装置。
【請求項５】
前記第１金属層（５）を構成する前記金属窒化物は、窒化チタン、窒化タングステン、窒化タンタル、窒化クロム、窒化銅のいずれかであることを特徴とする請求項４に記載の薄膜抵抗を備えた半導体装置。
【請求項６】
前記容量膜（６）を構成する前記絶縁材料は、シリコン酸化膜、シリコン窒化膜、窒化アルミニウム、ペロブスカイト材料のいずれかであることを特徴とする請求項４または５に記載の薄膜抵抗を備えた半導体装置。
【請求項７】
前記薄膜抵抗（Ｒ）を構成する前記抵抗膜（３）の表面には層間絶縁膜（４）が形成され、該層間絶縁膜（４）に形成されたビアホール（４ａ）を通じて前記抵抗膜（３）の一部が露出させられており、該露出させられた部分に前記第１金属層（５）が接触させられていることを特徴とする請求項４ないし６のいずれか１つに記載の薄膜抵抗を備えた半導体装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１１−１８７５２７（Ｐ２０１１−１８７５２７Ａ）
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願番号】特願２０１０−４８７１７（Ｐ２０１０−４８７１７）
【出願日】平成２２年３月５日（２０１０．３．５）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願日】平成２２年３月５日（２０１０．３．５）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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