行列データ乗算装置および行列データ乗算方法
【目的】 同一回路かつ同一行列データで行列乗算およびその転置行列乗算を行うことのできる行列デ─タ乗算装置を提供する。
【構成】 本発明の行列デ─タ乗算装置１は、シリアル入力データを行列の次数分だけ保持するホールド回路１０と、入力と行列データの乗算を行う乗算回路５０と、前段または自己の乗算結果を累加算する加算回路７０からなる単位演算回路１１０をデータ行列の次数分だけ有する。前記単位演算回路は選択信号により、（１）入力データをホールド回路へ、あるいは乗算回路へ入力する、（２）加算回路の入力を前段の乗算結果とするか、あるいは自己の加算結果とするか、を選択することができる。前記の選択により、前記単位演算回路の入出力関係を、（１）入力について行列乗算を行う関係、（２）入力についてその転置行列乗算を行う関係、に変更することができる。前記選択信号により、パラレル／シリアル変換回路出力あるいは最後段のレジスタ出力が選択される。
【構成】 本発明の行列デ─タ乗算装置１は、シリアル入力データを行列の次数分だけ保持するホールド回路１０と、入力と行列データの乗算を行う乗算回路５０と、前段または自己の乗算結果を累加算する加算回路７０からなる単位演算回路１１０をデータ行列の次数分だけ有する。前記単位演算回路は選択信号により、（１）入力データをホールド回路へ、あるいは乗算回路へ入力する、（２）加算回路の入力を前段の乗算結果とするか、あるいは自己の加算結果とするか、を選択することができる。前記の選択により、前記単位演算回路の入出力関係を、（１）入力について行列乗算を行う関係、（２）入力についてその転置行列乗算を行う関係、に変更することができる。前記選択信号により、パラレル／シリアル変換回路出力あるいは最後段のレジスタ出力が選択される。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、デジタル信号処理における行列データ乗算装置、特に離散余弦変換（ＤＣＴ）および逆離散余弦変換（ＩＤＣＴ）演算装置に関する。
【０００２】
【従来の技術】入力データＩ０、Ｉ１、Ｉ２、Ｉ３がｎビット並列に、順次時間順（シリアル）に入力され、式１の演算を行われた結果として出力データＹ０、Ｙ１、Ｙ２、Ｙ３がｎビット並列に、順次シリアルに出力される装置構成として、図７、図８に示される装置構成が知られている。
【数１】
【０００３】（装置２の装置構成の動作説明）図７は従来の行列データ乗算装置２の構成を示した図である。図７R>７の回路構成の行列データ乗算装置２で式１の演算を行う場合の動作は以下の通り。図７中のレジスタ６０、６１、６２、６３は、入力データＩ０、Ｉ１、Ｉ２、Ｉ３の入力に先立ち、初期化（クリア）される。その後、図２R>２に示すタイミングで動作サイクル信号１００に同期した入力データＩ０、Ｉ１、Ｉ２、Ｉ３が各乗算回路５０、５１、５２、５３に順次シリアル入力される。これと同時に、各メモリ４１、４２、４３、４４より各乗算回路５０、５１、５２、５３にそれぞれ係数データ“Ａ０〜Ａ３”、“Ｂ０〜Ｂ３”、“Ｃ０〜Ｃ３”、“Ｄ０〜Ｄ３”が読みだされる。各係数メモリ４０〜４３から読みだされた係数データ“Ａ０〜Ａ３”、“Ｂ０〜Ｂ３”、“Ｃ０〜Ｃ３”、“Ｄ０〜Ｄ３”は、それぞれＩ０〜Ｉ３と乗算回路５０、５１、５２、５３において乗算される。これらの演算結果は、それぞれ加算回路７０とレジスタ６０、加算回路７１とレジスタ６１、加算回路７２とレジスタ６２、加算回路７３とレジスタ６３により構成される累加算回路により累加算の結果、Ｙ０〜Ｙ３が計算される。各累加算回路で計算されたＹ０〜Ｙ３は、並列／直列変換回路（パラレル／シリアル変換回路）８０によりシリアル変換され、出力される。
【０００４】この場合、演算に当たり、メモリ４０には、Ａ０，Ａ１，Ａ２，Ａ３ を格納し、メモリ４１には、Ｂ０，Ｂ１，Ｂ２，Ｂ３ を格納し、メモリ４２には、Ｃ０，Ｃ１，Ｃ２，Ｃ３ を格納し、メモリ４３には、Ｄ０，Ｄ１，Ｄ２，Ｄ３ を格納することにより行列計算をすることができ、さらにメモリ４０には、Ａ０，Ｂ０，Ｃ０，Ｄ０ を格納し、メモリ４１には、Ａ１，Ｂ１，Ｃ１，Ｄ１ を格納し、メモリ４２には、Ａ２，Ｂ２，Ｃ２，Ｄ２ を格納し、メモリ４３には、Ａ３，Ｂ３，Ｃ３，Ｄ３ を格納することにより、式１の定数行列の転置行列の計算をすることができる。よって、一つの行列データ乗算装置で定数行列による乗算と、その転置行列による乗算を行う場合、メモリ４０には、Ａ０，Ａ１，Ａ２，Ａ３，Ｂ０，Ｃ０，Ｄ０ を格納し、メモリ４１には、Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ａ１，Ｃ１，Ｄ１ を格納し、メモリ４２には、Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ａ２，Ｂ２，Ｄ２ を格納し、メモリ４３には、Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ａ３，Ｂ３，Ｃ３ を格納することが必要となる。
【０００５】（装置３の装置構成の動作説明）図８は従来の行列データ乗算装置３の構成を示した図である。図８R>８の装置構成で式１の演算を行う場合の動作は以下の通り。図８中のホールド回路１０、１１、１２、１３は、入力データＩ０、Ｉ１、Ｉ２、Ｉ３の入力に先立ちクリアされる。その後、図３に示すタイミングで入力データＩ０、Ｉ１、Ｉ２、Ｉ３は、ホールド回路制御信号９４により、各ホールド回路１０、１１、１２、１３に４動作サイクルの間保持される。また、図２に示されるタイミングで、各メモリ４４、４５、４６、４７より各乗算回路５１、５２、５３、５４にそれぞれ係数データ“Ａ０、Ｂ０、Ｃ０、Ｄ０”、“Ａ１、Ｂ１、Ｃ１、Ｄ１”、“Ａ２、Ｂ２、Ｃ２、Ｄ２”、“Ａ３、Ｂ３、Ｃ３、Ｄ３”が読みだされる。各係数メモリから読みだされた係数データ“Ａ０、Ｂ０、Ｃ０、Ｄ０”、“Ａ１、Ｂ１、Ｃ１、Ｄ１”、“Ａ２、Ｂ２、Ｃ２、Ｄ２”、“Ａ３、Ｂ３、Ｃ３、Ｄ３”とホールド回路に保持された入力データＩ０〜Ｉ３は乗算回路５０、５１、５２、５３において乗算される。これらの演算結果は、それぞれ加算回路７０、７１、７２、７３により加算されてゆくが、そのつどレジスタ６０、６１、６２、６３を介するので１動作サイクル信号ずれた乗算結果が加算され、この結果Ｙ０〜Ｙ３がシリアル出力される。
【０００６】この場合、演算に当たり、メモリ４４には、Ａ０，Ｂ０，Ｃ０，Ｄ０ を格納し、メモリ４５には、Ａ１，Ｂ１，Ｃ１，Ｄ１ を格納し、メモリ４６には、Ａ２，Ｂ２，Ｃ２，Ｄ２ を格納し、メモリ４７には、Ａ３，Ｂ３，Ｃ３，Ｄ３ を格納することにより行列計算をすることができ、さらにメモリ４４には、Ａ０，Ａ１，Ａ２，Ａ３ を格納し、メモリ４５には、Ｂ０，Ｂ１，Ｂ２，Ｂ３ を格納し、メモリ４６には、Ｃ０，Ｃ１，Ｃ２，Ｃ３ を格納し、メモリ４７には、Ｄ０，Ｄ１，Ｄ２，Ｄ３ を格納することにより、式１の定数行列の転置行列の計算をすることができる。よって、一つの行列演算装置で定数行列による乗算と、その転置行列による乗算を行う場合、行列データ乗算装置３の装置構成の動作説明で示したのと同じく、メモリ４４には、Ａ０，Ａ１，Ａ２，Ａ３，Ｂ０，Ｃ０，Ｄ０ を格納し、メモリ４５には、Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ａ１，Ｃ１，Ｄ１ を格納し、メモリ４６には、Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ａ２，Ｂ２，Ｄ２ を格納し、メモリ４７には、Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ａ３，Ｂ３，Ｃ３ を格納することが必要となる。
【０００７】次に、離散余弦変換（ＤＣＴ）とその逆変換である逆離散余弦変換（ＩＤＣＴ）を上記の行列データ乗算回路で計算する場合について述べる。ＤＣＴの計算
【数２】
と、その逆変換であるＩＤＣＴの計算
【数３】
を行う場合である。但し、式２、および式３において、 Ｅ＝ｃｏｓ（２π／８）、Ｆ＝ｃｏｓ（１π／８）、Ｇ＝ｃｏｓ（３π／８）
・・・式４とする。
【０００８】（ＤＣＴ／ＩＤＣＴの計算を行列データ乗算装置２で行う場合の従来例）ＤＣＴの計算（式２）を従来の行列データ乗算装置２で行う場合は、式１における各定数を、 Ａ０＝ Ｅ， Ａ１＝ Ｅ， Ａ２＝ Ｅ， Ａ３＝ Ｅ Ｂ０＝ Ｆ， Ｂ１＝ Ｇ， Ｂ２＝−Ｇ， Ｂ３＝−Ｆ Ｃ０＝ Ｅ， Ｃ１＝−Ｅ， Ｃ２＝−Ｅ， Ｃ３＝ Ｅ Ｄ０＝ Ｇ， Ｄ１＝−Ｆ， Ｄ２＝ Ｆ， Ｄ３＝−Ｇ ・・・式５と考えることにより計算することができる。すなわち、メモリ４０には、Ｅ を格納し、メモリ４１には、Ｆ， Ｇ，−Ｆ，−Ｇ を格納し、メモリ４２には、Ｅ，−Ｅ を格納し、メモリ４３には、Ｆ， Ｇ，−Ｆ，−Ｇ を格納することにより、ＤＣＴの計算（式２）を従来の行列データ乗算装置２で行うことができる。
【０００９】ＩＤＣＴの計算（式３）を従来の行列データ乗算装置３で行う場合は、式１における各定数を、 Ａ０＝ Ｅ， Ａ１＝ Ｆ， Ａ２＝ Ｅ， Ａ３＝ Ｇ Ｂ０＝ Ｅ， Ｂ１＝ Ｇ， Ｂ２＝−Ｅ， Ｂ３＝−Ｆ Ｃ０＝ Ｅ， Ｃ１＝−Ｇ， Ｃ２＝−Ｅ， Ｃ３＝ Ｆ Ｄ０＝ Ｅ， Ｄ１＝−Ｆ， Ｄ２＝ Ｅ， Ｄ３＝−Ｇ ・・・式６と考えることにより計算することができる。すなわち、メモリ４０には、 Ｅ， Ｆ， Ｇ を格納し、メモリ４１には、 Ｆ， Ｇ，−Ｆ，−Ｇ を格納し、メモリ４２には、 Ｅ， Ｆ，−Ｅ，−Ｇ を格納し、メモリ４３には、 Ｅ，−Ｆ，−Ｇ を格納することにより、ＩＤＣＴの計算（式３）を従来の回路（図７）で行うことができる。したがって、メモリ４０には、Ｅ， Ｆ， Ｇ を格納し、メモリ４１には、Ｅ， Ｆ， Ｇ，−Ｅ，−Ｆ，−Ｇ を格納し、メモリ４２には、Ｅ， Ｆ，−Ｅ，−Ｇ を格納し、メモリ４３には、Ｅ， Ｆ， Ｇ，−Ｆ，−Ｇ を格納することによって、ＤＣＴおよびＩＤＣＴの演算を行うことができる。
【００１０】（ＤＣＴ／ＩＤＣＴの計算を図８の回路で行う場合の従来例）ＤＣＴの計算（式２）を従来の装置３で行う場合は、図７の回路と同様に考えて、メモリ４４には、 Ｅ， Ｆ， Ｇ を格納し、メモリ４５には、 Ｆ， Ｇ，−Ｅ，−Ｆ を格納し、メモリ４６には、 Ｅ， Ｆ，−Ｅ，−Ｇ を格納し、メモリ４７には、 Ｅ，−Ｆ，−Ｇ を格納することにより、ＤＣＴの計算（式２）を行うことができる。
【００１１】ＩＤＣＴの計算（式３）を行列データ乗算装置３で行う場合は、行列デ─タ乗算装置２と同様に考えて、メモリ４４には、 Ｅ を格納し、メモリ４５には、 Ｆ， Ｇ，−Ｆ，−Ｇ を格納し、メモリ４６には、 Ｅ，−Ｅ を格納し、メモリ４７には、 Ｅ， Ｇ，−Ｆ，−Ｇ を格納することにより、ＩＤＣＴの計算（式３）を行うことができる。したがって、図７の回路と同様に、メモリ４４には、Ｅ， Ｆ， Ｇ を格納し、メモリ４５には、Ｅ， Ｆ， Ｇ，−Ｅ，−Ｆ，−Ｇ を格納し、メモリ４６には、Ｅ， Ｆ，−Ｅ，−Ｇ を格納し、メモリ４７には、Ｅ， Ｆ， Ｇ，−Ｆ，−Ｇ を格納することによって、ＤＣＴおよびＩＤＣＴの演算を行うことができる。
【００１２】
【発明が解決しようとする課題】ＤＣＴとＩＤＣＴ演算のような、定数行列の乗算とその転置行列の乗算の関係にある計算を一つの演算装置で行いたいという要請があるが、例えば４×４の定数行列の場合、定数行列あるいはその転置行列の一方の乗算を行う場合に必要なデータは１６個なのに対し、定数行列とその転置行列の乗算を一つの演算装置で行おうとすると、一般的には２８個のデータをメモリ上に格納しておく必要がある。また、同じく４×４の定数行列によるＤＣＴ、ＩＤＣＴ演算に限った場合でも、どちらか片方の乗算のみを行う場合、必要なデータは１１個であるのに対し、双方の乗算を行うためには、１８個のデータをメモリ上に格納しておく必要があり、メモリが大きくなりすぎるという問題があった。この問題は整数データに比べて定数データのビット数が大きくなる浮動小数点データを取り扱う乗算を行う場合、特に重要となる。本発明は、このような従来技術の問題点に鑑みてなされたものであり、定数行列乗算およびその転置行列乗算を同一の装置で行うことができ、しかも定数行列乗算のみを行う乗算装置、あるいはその転置行列演算のみを行う乗算装置に比べて定数データ格納用メモリの大きさが増えない定数行列およびその転置行列データ乗算用装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するために、本発明の行列データ演算回路は、対応する次数の入力データをその次数分だけ保持し、順次出力するデータ保持回路と、選択信号に応じて上記入力データ、また、上記データ保持回路からの保持データを選択的に出力するセレクタ回路と、定数行列の次数分だけ対応する次数の係数を保持している係数保持回路と、上記セレクタ回路からの出力と、上記係数保持回路からの係数を乗算する乗算回路と、上記選択信号に応じて、前段のデータ、また、自己の累加算結果と上記乗算回路の乗算結果との累加算を行う累加算回路からなる単位演算回路が次数分並列に設けられ、前段の累加算結果が次段累加算回路の入力のひとつとして接続されることを特徴としている。
【００１４】
【作用】図１の行列データ乗算装置１の動作について述べる。本発明に係る図１の行列データ乗算装置１は、図７R>７、および図８に示したような、同一の定数行列データを使用した場合、入出力が互いに定数行列データとして転置行列データを使用し乗算を行ったのと等価の関係になる二種類の行列データ乗算装置２、３を含む。行列データ乗算装置１は、内包する行列データ乗算装置２、３を制御信号により用途に合わせて選択することにより内部構成を変更し、入出力関係を変更する。よって、行列データ乗算装置１は、同一の行列データ乗算装置および同一の行列データによって定数行列およびその転置行列による乗算を行うことができる。本発明によれば、同一の行列データ乗算装置および同一の行列データによって定数行列およびその転置行列による乗算を行う行列デ─タ乗算装置および行列デ─タ乗算方法を得ることができる。なお、この行列デ─タ乗算装置および行列デ─タ乗算方法はＤＣＴおよびＩＤＣＴ演算に好適である。
【００１５】
【実施例】以下、本発明の第一実施例を図面を参照して説明する。図１は本発明に係る行列データ乗算装置１の装置構成図である。図１において、ホールド回路１０、セレクタ２０、２４、メモリ３０、乗算回路５０、レジスタ６０、および加算回路７０は単位演算回路１１０を構成する。他の単位演算回路１１１、１１２、１１３、１１４についても同様である。パラレル／シリアル変換回路８０、出力バッファ８１とセレクタ２８は出力回路１２０を構成する。ホールド回路１０、１１、１２、１３は入力データをデータ入力から定数行列の次数分の動作サイクルの間保持する。本実施例では定数行列は４次であるため、４動作サイクルの間保持する。
【００１６】セレクタ２０、２１、２２、２３、２４、２５、２６、２７、２８は行列演算制御回路９０から出力されるセレクタ制御用信号９１により制御され、それぞれ２入力のうちひとつを選択し、出力する。この内、セレクタ２０〜２３は入力データ選択用のセレクタであり、０側に選択された場合、入力信号をそのまま乗算回路５０、５１、５２、５３に入力し、１側に選択された場合、ホールド回路を介した入力信号を乗算回路５０、５１、５２、５３に入力する。セレクタ２４、２５、２６、２７は加算回路７０、７１、７２、７３に入力されるデータを選択する。０側に選択された場合、加算回路７１、７２、７３に入力されるデータはそれぞれレジスタ６０、６１、６２の出力となり、１側に選択された場合、それぞれ前段のレジスタの値が加算回路７１、７２、７３に入力される。出力回路１２０のセレクタ２８は行列データ乗算装置１の出力を選択する。０側に選択された場合、行列データ乗算装置１の出力はパラレル／シリアル変換回路８０からのものとなり、１側に選択された場合、レジスタ６３の出力が行列データ乗算装置１の出力となる。この際、出力バッファ８１は出力Ｙ０、Ｙ１、Ｙ２、Ｙ３のない場合、行列演算制御回路９０から出力される出力制御信号９５により制御され、ハイインピーダンス状態となるものとする。
【００１７】メモリ３０、３１、３２、３３は定数データ格納用のメモリである。乗算回路５０、５１、５２、５３は入力データとメモリ３０、３１、３２、３３に格納された定数データの乗算を行う。レジスタ６０、６１、６２、６３は加算回路７０、７１、７２、７３の結果を格納する。加算回路７０、７１、７２、７３は乗算回路５０、５１、５２、５３の出力を累加算する。レジスタ６０と加算回路７０、レジスタ６１と加算回路７１、レジスタ６２と加算回路７２、レジスタ６３と加算回路７３がそれぞれ組になり、累加算回路を形成する。パラレル／シリアル変換回路８０は加算回路７０、７１、７２、７３に格納されるパラレルデータをシリアルに変換し、出力する。行列演算制御回路９０は行列データ乗算装置１のセレクタ制御、初期化制御、メモリ制御、ホールド回路制御および出力回路制御を行う。セレクタ制御信号用９１は、行列演算制御回路９０から出力され、セレクタ２０、２１、２２、２３、２４、２５、２６、２７、２８の制御を行う。初期化制御用信号９２は、行列演算制御回路９０から出力され、レジスタ６０、６１、６２、６３およびホールド回路１０、１１、１２、１３の初期化を制御する。メモリ制御信号９３は、行列演算制御回路９０から出力され、定数乗算時のメモリ制御を行う。ホールド回路制御用信号９４は、行列演算制御回路９０から出力され、定数乗算時のメモリ制御を行う。出力制御用信号９５は出力回路１２０を制御する。制御信号９１〜９４はいずれもハイアクテイブの制御信号である。動作サイクル信号１００は行列データ乗算装置１の動作サイクルのタイミングを規定する。単位演算回路１１０、１１１、１１２、１１３はセレクタ２０、２１、２２、２３により機能選択され、セレクタの０側を選択された場合、入力データＩ０、Ｉ１、Ｉ２、Ｉ３と行列の各行ごとの演算を行い、セレクタの１側を選択された場合、入力データＩ０、Ｉ１、Ｉ２、Ｉ３と行列の各列ごとの演算を行う。出力回路１２０は乗算結果の出力制御を行う。なお、上記各回路は特に断らない限り、デジタル論理回路で構成されるものとする。
【００１８】行列データ乗算装置１は以上のように構成されるので、図１の行列データ乗算装置１は２入力１出力のセレクタ２０、２１、２２、２３、２４、２５、２６、２７、２８を連動して０側に切り換えることにより、図７の行列データ乗算装置２と同じ入出力関係を有するように設定でき、同じく１側に設定することにより図８の行列データ乗算装置３と同じ入出力関係を有するように設定できる。
【００１９】式１の演算を行うためにメモリ３０に Ａ０，Ａ１，Ａ２，Ａ３ を格納し、メモリ３１に Ｂ０，Ｂ１，Ｂ２，Ｂ３ を格納し、メモリ３２に Ｃ０，Ｃ１，Ｃ２，Ｃ３ を格納し、メモリ３３に Ｄ０，Ｄ１，Ｄ２，Ｄ３ を格納し、さらに２入力１出力のセレクタ２０、２１、２２、２３、２４、２５、２６、２７、２８を０側に設定することにより、図７の行列データ乗算装置２と同一の入出力関係になるように設定する。図１の回路構成で式１の演算を行う場合の動作は以下の通り。図１中の各単位演算回路１１０、１１１、１１２、１１３に含まれるレジスタ６０、６１、６２、６３は、入力データＩ０、Ｉ１、Ｉ２、Ｉ３の入力に先立ち、初期化用制御信号９２によりクリアされる。その後、図２に示すタイミングで動作サイクル信号１００に同期した入力データＩ０、Ｉ１、Ｉ２、Ｉ３がｎビット並列（ｎ＝１６）に、各乗算回路５０、５１、５２、５３に順次シリアル入力される。これと同時に、メモリ制御信号９３により、各係数メモリ３０、３１、３２、３３より各乗算回路５０、５１、５２、５３にそれぞれ係数データ“Ａ０〜Ａ３”、“Ｂ０〜Ｂ３”、“Ｃ０〜Ｃ３”、“Ｄ０〜Ｄ３”が読みだされる。この際の行列データ乗算装置１のメモリセル３０内部のメモリセル３０ａ〜３０ｄとメモリセル制御信号９３ａ〜９３ｄの関係を図６Ａに示す。図６Ａにはメモリ３０のみの構成の詳細を記すが、メモリ３１、３２、３３についても同様の構成である。各係数メモリから読みだされた係数データ“Ａ０〜Ａ３”、“Ｂ０〜Ｂ３”、“Ｃ０〜Ｃ３”、“Ｄ０〜Ｄ３”は、それぞれＩ０〜Ｉ３と乗算回路５０、５１、５２、５３において乗算される。これらの演算結果は、それぞれ加算回路７０とレジスタ６９、加算回路７１とレジスタ６１、加算回路７２とレジスタ６２、加算回路７３とレジスタ６３により構成される累加算器により累加算の結果、Ｙ０〜Ｙ３が計算される。各累加算器で計算されたＹ０〜Ｙ３は、パラレル／シリアル変換回路８０によりシリアル変換され、ｎビット並列に出力される。つまり、図７の行列演算装置おけるメモリ４０、４１、４２、４３をそれぞれメモリ３０、３１、３２、３３に置き換えたことと等価である。
【００２０】次に図１の行列データ乗算装置１により転置行列演算を行う場合について述べる。この場合、メモリ３０、３１、３２、３３の内容は変えず、セレクタ制御信号８１により、２入力１出力のセレクタ２０、２１、２２、２３、２４、２５、２５、２７、２８を１側に設定することにより、図８の行列データ乗算装置３と同一の入出力関係になるように設定する。図１中の各単位演算回路１１０、１１１、１１２、１１３に含まれるホールド回路１０、１１、１２、１３は、入力データＩ０、Ｉ１、Ｉ２、Ｉ３の入力に先立ち、図２に示すのと同様のタイミングで初期化用制御信号９２によりクリアされる。その後、図３に示すタイミングで動作サイクル信号１００に同期した入力データＩ０、Ｉ１、Ｉ２、Ｉ３は、ホールド回路制御信号９４ａ〜ｄにより、各ホールド回路１０、１１、１２、１３に４動作サイクルの間保持される。また、図３に示されるタイミングで、メモリ制御信号９３により、各係数メモリ３０、３１、３２、３３より各乗算回路７０、７１、７２、７３にそれぞれ係数データ“Ａ０〜Ａ３”、“Ｂ０〜Ｂ３”、“Ｃ０〜Ｃ３”、“Ｄ０〜Ｄ３”が読みだされる。各係数メモリから読みだされた係数データ“Ａ０〜Ａ３”、“Ｂ０〜Ｂ３”、“Ｃ０〜Ｃ３”、“Ｄ０〜Ｄ３”とホールド回路に保持された入力データＩ０〜Ｉ３は乗算回路５０、５１、５２、５３において乗算される。これらの演算結果は、それぞれ加算回路７０、７１、７２、７３により加算されてゆくが、そのつどレジスタ６０、６１、６２、６３を介するので１動作サイクルずれた乗算結果が加算され、この結果Ｙ０〜Ｙ３が出力回路１２０よりシリアル出力される。この動作は図８のメモリ４４、４５、４６、４７をそれぞれメモリ３０、３１、３２、３３に置き換え、メモリ３０の内容を、Ａ０，Ｂ０，Ｃ０，Ｄ０の転置行列用定数に相当するＡ０，Ａ１，Ａ２，Ａ３に置き換え、メモリ３１の内容を、Ａ１，Ｂ１，Ｃ１，Ｄ１の転置行列用定数に相当するＡ０，Ａ１，Ａ２，Ａ３に置き換え、メモリ３２の内容を、Ａ２，Ｂ２，Ｃ２，Ｄ２の転置行列用定数に相当するＣ０，Ｃ１，Ｃ２，Ｃ３に置き換え、メモリ３３の内容を、Ａ３，Ｂ３，Ｃ３，Ｄ３の転置行列用定数に相当するＤ０，Ｄ１，Ｄ２，Ｄ３に置き換えたことに等価である。以上のように、２入力１出力のセレクタ２０、２１、２２、２３、２４、２５、２６、２７、２８を切り換えることにより同一の行列データ乗算装置１において、メモリ量を増やすことなく行列乗算とその転置行列乗算を行うことができる。なお、初期入力９６は行列デ─タ乗算装置１を多段に重ねて使用する場合の外部入力であり、この実施例ではここから入力される信号を０とする。
【００２１】以下、本発明の第２実施例について述べる。ここでは、本発明の行列データ乗算装置１で離散余弦変換（ＤＣＴ）とその逆変換である逆離散余弦変換（ＩＤＣＴ）を計算する場合について述べる。ＤＣＴの計算およびその逆変換であるＩＤＣＴの計算についてのは従来例の説明で述べた通りである。ＤＣＴの計算（式２）を行列データ乗算装置１で行う場合は、先ず、メモリ３０に、Ｅ を格納し、メモリ３１に、Ｆ， Ｇ，−Ｇ，−Ｆ を格納し、メモリ３２に、Ｅ，−Ｅ を格納し、メモリ３３に、Ｇ，─Ｆ， Ｆ，−Ｇ を格納する。また、セレクタ２０〜２８を０側に選択し、入出力関係を行列データ乗算装置２と等価になるように設定する。メモリ３０は常にＥを出力するように設定し、メモリ３２はＥ、−Ｅ、−Ｅ、Ｅの順に、その他のメモリ３１、３３は上記の通りの順番で出力するようメモリ３０、３１、３２、３３を制御する構成とする。メモリ３０、３１、３２、３３中の各メモリセル３０ａ、３１ａ、３１ｂ、３２ａ〜３２ｄ、３３ａ〜３３ｄはメモリセル制御信号９３ａ〜ｄがハイレベルでその内容を出力する。この際の行列データ乗算装置１の入出力関係を図４に、メモリセルとメモリ制御信号の関係を図６Ｂに示す。このような設定、構成とすることにより、第１実施例でセレクタ２０〜２９を０側に選択した場合について述べたのと同様の動作でＤＣＴ演算を行うことができる。ＩＤＣＴ演算を行う場合はセレクタ２０〜２９を１側に選択する。他の構成はＤＣＴ演算と同じとする。この際の行列データ乗算装置１の入出力関係を図５に示す。セレクタ２０〜２９を１側に選択することにより、第１実施例でセレクタ２０〜２９を０側に選択した場合について述べたのと同様の動作でＩＤＣＴ演算を行うことができる。各種制御信号は本実施例では全てハイアクテイブの信号としたが、回路の構成上必要に応じてローアクテイブの信号としてもよい。
【００２２】なお、本発明の実施例では、メモリ３０〜３３に定数行列データを設定し、セレクタ２０〜２８を０側に選択して行う演算を行列乗算とし、セレクタ２０〜２８を１側に設定して行う演算を転置行列演算としたが、メモリ３０〜３３に上記行列と転置関係にある定数行列データを設定し、セレクタ２０〜２８を１側に選択して行う演算を行列乗算とし、セレクタ２０〜２８を０側に設定して行う演算を転置行列乗算としてもよい。これと同様の関係はＤＣＴおよびＩＤＣＴ演算についても同じである。
【００２３】また、本発明の実施例では、４×４行列についてのみ述べたが、単位演算回路を次数分だけ設け、それに応じた定数データ格納用メモリの構成とし、定数データ格納用メモリに定数を格納することにより、任意の次数の行列乗算についての本発明に係る行列データ乗算装置を得ることができる。これはＤＣＴおよびＩＤＣＴ演算についても同様である。また、本発明の実施例に示した各単位演算回路は同等の機能を有する他の回路構成に置き換えることができる。また、入出力形式として本実施例ではシリアル入出力としたが、用途によっては全ての入出力をパラレル入出力としてもよい。また、本発明の実施例では入出力データは１６ビット並列（ｎ＝１６）としたが、ｎは他の値としてもよい。さらに、シリアル入出力（ｎ＝１）としてもよい。また、入力と出力のビット長が同じでなくともよい。また、本発明の実施例では、係数データ格納メモリと乗算回路を有することにより入力データと係数データの乗算を行っているが、ルックアップテーブルを用いて乗算を行ってもよい。
【００２４】
【発明の効果】以上述べたように本発明の行列データ乗算装置によれば、互いに同一定数格納メモリ内の定数データについて乗算をした場合、入出力関係が定数行列とその転置行列の乗算となる乗算装置を内蔵し、それらをセレクタにて切り換えて乗算を行うので、一種類の定数用メモリを使用して、定数行列乗算と、その転置行列乗算を同一回路で行うことができ、定数行列とその転置行列の両方を入力について行うことができるにもかかわらず、いずれか一方のみを行う行列データ乗算装置と比べて定数データ格納用メモリが増大しない行列データ乗算装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の行列データ乗算装置である。
【図２】本発明の行列データ乗算装置１および第１の従来の行列データ乗算装置の定数行列乗算動作のタイミングを示す図である。
【図３】本発明の行列データ乗算装置および第２の従来の行列データ乗算装置の転置定数行列乗算動作のタイミングを示す図である。
【図４】本発明の行列データ乗算装置におけるＤＣＴ演算のタイミングを示す図である。
【図５】本発明の行列データ乗算装置におけるＩＤＣＴ演算のタイミングを示す図である。
【図６】本発明の実施例の行列データ乗算装置におけるメモリ構成とメモリ制御信号のタイミングを示す図である。
【図７】第１の従来の行列データ乗算装置の構成図である。
【図８】第２の従来の行列データ乗算装置の動作タイミングを示す図である。
【符号の説明】
１・・・本発明の実施例の行列データ乗算装置
１０〜１３・・・ホールド回路
２０〜２８・・・セレクタ
３０〜３３・・・本発明の定数データ格納用メモリ
３０ａ〜３３ｄ・・・メモリセル
５０〜５３・・・乗算回路
６０〜６３・・・レジスタ
７０〜７３・・・加算回路
８０・・・パラレル／シリアル変換回路
８１・・・出力バッファ
９０・・・行列演算制御回路
９１・・・セレクタ制御用信号
９２・・・初期化用制御信号
９３・・・メモリ制御信号
９３ａ〜９３ｄ・・・メモリセル制御信号
９４・・・ホールド制御信号
９４ａ〜９４ｄ・・・各ホールド回路へのホールド制御信号
９５・・・出力制御信号
９６・・・外部入力
１００・・・動作サイクル信号
１１０〜１１３・・・単位演算回路
１２０・・・出力回路
【０００１】
【産業上の利用分野】本発明は、デジタル信号処理における行列データ乗算装置、特に離散余弦変換（ＤＣＴ）および逆離散余弦変換（ＩＤＣＴ）演算装置に関する。
【０００２】
【従来の技術】入力データＩ０、Ｉ１、Ｉ２、Ｉ３がｎビット並列に、順次時間順（シリアル）に入力され、式１の演算を行われた結果として出力データＹ０、Ｙ１、Ｙ２、Ｙ３がｎビット並列に、順次シリアルに出力される装置構成として、図７、図８に示される装置構成が知られている。
【数１】
【０００３】（装置２の装置構成の動作説明）図７は従来の行列データ乗算装置２の構成を示した図である。図７R>７の回路構成の行列データ乗算装置２で式１の演算を行う場合の動作は以下の通り。図７中のレジスタ６０、６１、６２、６３は、入力データＩ０、Ｉ１、Ｉ２、Ｉ３の入力に先立ち、初期化（クリア）される。その後、図２R>２に示すタイミングで動作サイクル信号１００に同期した入力データＩ０、Ｉ１、Ｉ２、Ｉ３が各乗算回路５０、５１、５２、５３に順次シリアル入力される。これと同時に、各メモリ４１、４２、４３、４４より各乗算回路５０、５１、５２、５３にそれぞれ係数データ“Ａ０〜Ａ３”、“Ｂ０〜Ｂ３”、“Ｃ０〜Ｃ３”、“Ｄ０〜Ｄ３”が読みだされる。各係数メモリ４０〜４３から読みだされた係数データ“Ａ０〜Ａ３”、“Ｂ０〜Ｂ３”、“Ｃ０〜Ｃ３”、“Ｄ０〜Ｄ３”は、それぞれＩ０〜Ｉ３と乗算回路５０、５１、５２、５３において乗算される。これらの演算結果は、それぞれ加算回路７０とレジスタ６０、加算回路７１とレジスタ６１、加算回路７２とレジスタ６２、加算回路７３とレジスタ６３により構成される累加算回路により累加算の結果、Ｙ０〜Ｙ３が計算される。各累加算回路で計算されたＹ０〜Ｙ３は、並列／直列変換回路（パラレル／シリアル変換回路）８０によりシリアル変換され、出力される。
【０００４】この場合、演算に当たり、メモリ４０には、Ａ０，Ａ１，Ａ２，Ａ３ を格納し、メモリ４１には、Ｂ０，Ｂ１，Ｂ２，Ｂ３ を格納し、メモリ４２には、Ｃ０，Ｃ１，Ｃ２，Ｃ３ を格納し、メモリ４３には、Ｄ０，Ｄ１，Ｄ２，Ｄ３ を格納することにより行列計算をすることができ、さらにメモリ４０には、Ａ０，Ｂ０，Ｃ０，Ｄ０ を格納し、メモリ４１には、Ａ１，Ｂ１，Ｃ１，Ｄ１ を格納し、メモリ４２には、Ａ２，Ｂ２，Ｃ２，Ｄ２ を格納し、メモリ４３には、Ａ３，Ｂ３，Ｃ３，Ｄ３ を格納することにより、式１の定数行列の転置行列の計算をすることができる。よって、一つの行列データ乗算装置で定数行列による乗算と、その転置行列による乗算を行う場合、メモリ４０には、Ａ０，Ａ１，Ａ２，Ａ３，Ｂ０，Ｃ０，Ｄ０ を格納し、メモリ４１には、Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ａ１，Ｃ１，Ｄ１ を格納し、メモリ４２には、Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ａ２，Ｂ２，Ｄ２ を格納し、メモリ４３には、Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ａ３，Ｂ３，Ｃ３ を格納することが必要となる。
【０００５】（装置３の装置構成の動作説明）図８は従来の行列データ乗算装置３の構成を示した図である。図８R>８の装置構成で式１の演算を行う場合の動作は以下の通り。図８中のホールド回路１０、１１、１２、１３は、入力データＩ０、Ｉ１、Ｉ２、Ｉ３の入力に先立ちクリアされる。その後、図３に示すタイミングで入力データＩ０、Ｉ１、Ｉ２、Ｉ３は、ホールド回路制御信号９４により、各ホールド回路１０、１１、１２、１３に４動作サイクルの間保持される。また、図２に示されるタイミングで、各メモリ４４、４５、４６、４７より各乗算回路５１、５２、５３、５４にそれぞれ係数データ“Ａ０、Ｂ０、Ｃ０、Ｄ０”、“Ａ１、Ｂ１、Ｃ１、Ｄ１”、“Ａ２、Ｂ２、Ｃ２、Ｄ２”、“Ａ３、Ｂ３、Ｃ３、Ｄ３”が読みだされる。各係数メモリから読みだされた係数データ“Ａ０、Ｂ０、Ｃ０、Ｄ０”、“Ａ１、Ｂ１、Ｃ１、Ｄ１”、“Ａ２、Ｂ２、Ｃ２、Ｄ２”、“Ａ３、Ｂ３、Ｃ３、Ｄ３”とホールド回路に保持された入力データＩ０〜Ｉ３は乗算回路５０、５１、５２、５３において乗算される。これらの演算結果は、それぞれ加算回路７０、７１、７２、７３により加算されてゆくが、そのつどレジスタ６０、６１、６２、６３を介するので１動作サイクル信号ずれた乗算結果が加算され、この結果Ｙ０〜Ｙ３がシリアル出力される。
【０００６】この場合、演算に当たり、メモリ４４には、Ａ０，Ｂ０，Ｃ０，Ｄ０ を格納し、メモリ４５には、Ａ１，Ｂ１，Ｃ１，Ｄ１ を格納し、メモリ４６には、Ａ２，Ｂ２，Ｃ２，Ｄ２ を格納し、メモリ４７には、Ａ３，Ｂ３，Ｃ３，Ｄ３ を格納することにより行列計算をすることができ、さらにメモリ４４には、Ａ０，Ａ１，Ａ２，Ａ３ を格納し、メモリ４５には、Ｂ０，Ｂ１，Ｂ２，Ｂ３ を格納し、メモリ４６には、Ｃ０，Ｃ１，Ｃ２，Ｃ３ を格納し、メモリ４７には、Ｄ０，Ｄ１，Ｄ２，Ｄ３ を格納することにより、式１の定数行列の転置行列の計算をすることができる。よって、一つの行列演算装置で定数行列による乗算と、その転置行列による乗算を行う場合、行列データ乗算装置３の装置構成の動作説明で示したのと同じく、メモリ４４には、Ａ０，Ａ１，Ａ２，Ａ３，Ｂ０，Ｃ０，Ｄ０ を格納し、メモリ４５には、Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ａ１，Ｃ１，Ｄ１ を格納し、メモリ４６には、Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ａ２，Ｂ２，Ｄ２ を格納し、メモリ４７には、Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ａ３，Ｂ３，Ｃ３ を格納することが必要となる。
【０００７】次に、離散余弦変換（ＤＣＴ）とその逆変換である逆離散余弦変換（ＩＤＣＴ）を上記の行列データ乗算回路で計算する場合について述べる。ＤＣＴの計算
【数２】
と、その逆変換であるＩＤＣＴの計算
【数３】
を行う場合である。但し、式２、および式３において、 Ｅ＝ｃｏｓ（２π／８）、Ｆ＝ｃｏｓ（１π／８）、Ｇ＝ｃｏｓ（３π／８）
・・・式４とする。
【０００８】（ＤＣＴ／ＩＤＣＴの計算を行列データ乗算装置２で行う場合の従来例）ＤＣＴの計算（式２）を従来の行列データ乗算装置２で行う場合は、式１における各定数を、 Ａ０＝ Ｅ， Ａ１＝ Ｅ， Ａ２＝ Ｅ， Ａ３＝ Ｅ Ｂ０＝ Ｆ， Ｂ１＝ Ｇ， Ｂ２＝−Ｇ， Ｂ３＝−Ｆ Ｃ０＝ Ｅ， Ｃ１＝−Ｅ， Ｃ２＝−Ｅ， Ｃ３＝ Ｅ Ｄ０＝ Ｇ， Ｄ１＝−Ｆ， Ｄ２＝ Ｆ， Ｄ３＝−Ｇ ・・・式５と考えることにより計算することができる。すなわち、メモリ４０には、Ｅ を格納し、メモリ４１には、Ｆ， Ｇ，−Ｆ，−Ｇ を格納し、メモリ４２には、Ｅ，−Ｅ を格納し、メモリ４３には、Ｆ， Ｇ，−Ｆ，−Ｇ を格納することにより、ＤＣＴの計算（式２）を従来の行列データ乗算装置２で行うことができる。
【０００９】ＩＤＣＴの計算（式３）を従来の行列データ乗算装置３で行う場合は、式１における各定数を、 Ａ０＝ Ｅ， Ａ１＝ Ｆ， Ａ２＝ Ｅ， Ａ３＝ Ｇ Ｂ０＝ Ｅ， Ｂ１＝ Ｇ， Ｂ２＝−Ｅ， Ｂ３＝−Ｆ Ｃ０＝ Ｅ， Ｃ１＝−Ｇ， Ｃ２＝−Ｅ， Ｃ３＝ Ｆ Ｄ０＝ Ｅ， Ｄ１＝−Ｆ， Ｄ２＝ Ｅ， Ｄ３＝−Ｇ ・・・式６と考えることにより計算することができる。すなわち、メモリ４０には、 Ｅ， Ｆ， Ｇ を格納し、メモリ４１には、 Ｆ， Ｇ，−Ｆ，−Ｇ を格納し、メモリ４２には、 Ｅ， Ｆ，−Ｅ，−Ｇ を格納し、メモリ４３には、 Ｅ，−Ｆ，−Ｇ を格納することにより、ＩＤＣＴの計算（式３）を従来の回路（図７）で行うことができる。したがって、メモリ４０には、Ｅ， Ｆ， Ｇ を格納し、メモリ４１には、Ｅ， Ｆ， Ｇ，−Ｅ，−Ｆ，−Ｇ を格納し、メモリ４２には、Ｅ， Ｆ，−Ｅ，−Ｇ を格納し、メモリ４３には、Ｅ， Ｆ， Ｇ，−Ｆ，−Ｇ を格納することによって、ＤＣＴおよびＩＤＣＴの演算を行うことができる。
【００１０】（ＤＣＴ／ＩＤＣＴの計算を図８の回路で行う場合の従来例）ＤＣＴの計算（式２）を従来の装置３で行う場合は、図７の回路と同様に考えて、メモリ４４には、 Ｅ， Ｆ， Ｇ を格納し、メモリ４５には、 Ｆ， Ｇ，−Ｅ，−Ｆ を格納し、メモリ４６には、 Ｅ， Ｆ，−Ｅ，−Ｇ を格納し、メモリ４７には、 Ｅ，−Ｆ，−Ｇ を格納することにより、ＤＣＴの計算（式２）を行うことができる。
【００１１】ＩＤＣＴの計算（式３）を行列データ乗算装置３で行う場合は、行列デ─タ乗算装置２と同様に考えて、メモリ４４には、 Ｅ を格納し、メモリ４５には、 Ｆ， Ｇ，−Ｆ，−Ｇ を格納し、メモリ４６には、 Ｅ，−Ｅ を格納し、メモリ４７には、 Ｅ， Ｇ，−Ｆ，−Ｇ を格納することにより、ＩＤＣＴの計算（式３）を行うことができる。したがって、図７の回路と同様に、メモリ４４には、Ｅ， Ｆ， Ｇ を格納し、メモリ４５には、Ｅ， Ｆ， Ｇ，−Ｅ，−Ｆ，−Ｇ を格納し、メモリ４６には、Ｅ， Ｆ，−Ｅ，−Ｇ を格納し、メモリ４７には、Ｅ， Ｆ， Ｇ，−Ｆ，−Ｇ を格納することによって、ＤＣＴおよびＩＤＣＴの演算を行うことができる。
【００１２】
【発明が解決しようとする課題】ＤＣＴとＩＤＣＴ演算のような、定数行列の乗算とその転置行列の乗算の関係にある計算を一つの演算装置で行いたいという要請があるが、例えば４×４の定数行列の場合、定数行列あるいはその転置行列の一方の乗算を行う場合に必要なデータは１６個なのに対し、定数行列とその転置行列の乗算を一つの演算装置で行おうとすると、一般的には２８個のデータをメモリ上に格納しておく必要がある。また、同じく４×４の定数行列によるＤＣＴ、ＩＤＣＴ演算に限った場合でも、どちらか片方の乗算のみを行う場合、必要なデータは１１個であるのに対し、双方の乗算を行うためには、１８個のデータをメモリ上に格納しておく必要があり、メモリが大きくなりすぎるという問題があった。この問題は整数データに比べて定数データのビット数が大きくなる浮動小数点データを取り扱う乗算を行う場合、特に重要となる。本発明は、このような従来技術の問題点に鑑みてなされたものであり、定数行列乗算およびその転置行列乗算を同一の装置で行うことができ、しかも定数行列乗算のみを行う乗算装置、あるいはその転置行列演算のみを行う乗算装置に比べて定数データ格納用メモリの大きさが増えない定数行列およびその転置行列データ乗算用装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するために、本発明の行列データ演算回路は、対応する次数の入力データをその次数分だけ保持し、順次出力するデータ保持回路と、選択信号に応じて上記入力データ、また、上記データ保持回路からの保持データを選択的に出力するセレクタ回路と、定数行列の次数分だけ対応する次数の係数を保持している係数保持回路と、上記セレクタ回路からの出力と、上記係数保持回路からの係数を乗算する乗算回路と、上記選択信号に応じて、前段のデータ、また、自己の累加算結果と上記乗算回路の乗算結果との累加算を行う累加算回路からなる単位演算回路が次数分並列に設けられ、前段の累加算結果が次段累加算回路の入力のひとつとして接続されることを特徴としている。
【００１４】
【作用】図１の行列データ乗算装置１の動作について述べる。本発明に係る図１の行列データ乗算装置１は、図７R>７、および図８に示したような、同一の定数行列データを使用した場合、入出力が互いに定数行列データとして転置行列データを使用し乗算を行ったのと等価の関係になる二種類の行列データ乗算装置２、３を含む。行列データ乗算装置１は、内包する行列データ乗算装置２、３を制御信号により用途に合わせて選択することにより内部構成を変更し、入出力関係を変更する。よって、行列データ乗算装置１は、同一の行列データ乗算装置および同一の行列データによって定数行列およびその転置行列による乗算を行うことができる。本発明によれば、同一の行列データ乗算装置および同一の行列データによって定数行列およびその転置行列による乗算を行う行列デ─タ乗算装置および行列デ─タ乗算方法を得ることができる。なお、この行列デ─タ乗算装置および行列デ─タ乗算方法はＤＣＴおよびＩＤＣＴ演算に好適である。
【００１５】
【実施例】以下、本発明の第一実施例を図面を参照して説明する。図１は本発明に係る行列データ乗算装置１の装置構成図である。図１において、ホールド回路１０、セレクタ２０、２４、メモリ３０、乗算回路５０、レジスタ６０、および加算回路７０は単位演算回路１１０を構成する。他の単位演算回路１１１、１１２、１１３、１１４についても同様である。パラレル／シリアル変換回路８０、出力バッファ８１とセレクタ２８は出力回路１２０を構成する。ホールド回路１０、１１、１２、１３は入力データをデータ入力から定数行列の次数分の動作サイクルの間保持する。本実施例では定数行列は４次であるため、４動作サイクルの間保持する。
【００１６】セレクタ２０、２１、２２、２３、２４、２５、２６、２７、２８は行列演算制御回路９０から出力されるセレクタ制御用信号９１により制御され、それぞれ２入力のうちひとつを選択し、出力する。この内、セレクタ２０〜２３は入力データ選択用のセレクタであり、０側に選択された場合、入力信号をそのまま乗算回路５０、５１、５２、５３に入力し、１側に選択された場合、ホールド回路を介した入力信号を乗算回路５０、５１、５２、５３に入力する。セレクタ２４、２５、２６、２７は加算回路７０、７１、７２、７３に入力されるデータを選択する。０側に選択された場合、加算回路７１、７２、７３に入力されるデータはそれぞれレジスタ６０、６１、６２の出力となり、１側に選択された場合、それぞれ前段のレジスタの値が加算回路７１、７２、７３に入力される。出力回路１２０のセレクタ２８は行列データ乗算装置１の出力を選択する。０側に選択された場合、行列データ乗算装置１の出力はパラレル／シリアル変換回路８０からのものとなり、１側に選択された場合、レジスタ６３の出力が行列データ乗算装置１の出力となる。この際、出力バッファ８１は出力Ｙ０、Ｙ１、Ｙ２、Ｙ３のない場合、行列演算制御回路９０から出力される出力制御信号９５により制御され、ハイインピーダンス状態となるものとする。
【００１７】メモリ３０、３１、３２、３３は定数データ格納用のメモリである。乗算回路５０、５１、５２、５３は入力データとメモリ３０、３１、３２、３３に格納された定数データの乗算を行う。レジスタ６０、６１、６２、６３は加算回路７０、７１、７２、７３の結果を格納する。加算回路７０、７１、７２、７３は乗算回路５０、５１、５２、５３の出力を累加算する。レジスタ６０と加算回路７０、レジスタ６１と加算回路７１、レジスタ６２と加算回路７２、レジスタ６３と加算回路７３がそれぞれ組になり、累加算回路を形成する。パラレル／シリアル変換回路８０は加算回路７０、７１、７２、７３に格納されるパラレルデータをシリアルに変換し、出力する。行列演算制御回路９０は行列データ乗算装置１のセレクタ制御、初期化制御、メモリ制御、ホールド回路制御および出力回路制御を行う。セレクタ制御信号用９１は、行列演算制御回路９０から出力され、セレクタ２０、２１、２２、２３、２４、２５、２６、２７、２８の制御を行う。初期化制御用信号９２は、行列演算制御回路９０から出力され、レジスタ６０、６１、６２、６３およびホールド回路１０、１１、１２、１３の初期化を制御する。メモリ制御信号９３は、行列演算制御回路９０から出力され、定数乗算時のメモリ制御を行う。ホールド回路制御用信号９４は、行列演算制御回路９０から出力され、定数乗算時のメモリ制御を行う。出力制御用信号９５は出力回路１２０を制御する。制御信号９１〜９４はいずれもハイアクテイブの制御信号である。動作サイクル信号１００は行列データ乗算装置１の動作サイクルのタイミングを規定する。単位演算回路１１０、１１１、１１２、１１３はセレクタ２０、２１、２２、２３により機能選択され、セレクタの０側を選択された場合、入力データＩ０、Ｉ１、Ｉ２、Ｉ３と行列の各行ごとの演算を行い、セレクタの１側を選択された場合、入力データＩ０、Ｉ１、Ｉ２、Ｉ３と行列の各列ごとの演算を行う。出力回路１２０は乗算結果の出力制御を行う。なお、上記各回路は特に断らない限り、デジタル論理回路で構成されるものとする。
【００１８】行列データ乗算装置１は以上のように構成されるので、図１の行列データ乗算装置１は２入力１出力のセレクタ２０、２１、２２、２３、２４、２５、２６、２７、２８を連動して０側に切り換えることにより、図７の行列データ乗算装置２と同じ入出力関係を有するように設定でき、同じく１側に設定することにより図８の行列データ乗算装置３と同じ入出力関係を有するように設定できる。
【００１９】式１の演算を行うためにメモリ３０に Ａ０，Ａ１，Ａ２，Ａ３ を格納し、メモリ３１に Ｂ０，Ｂ１，Ｂ２，Ｂ３ を格納し、メモリ３２に Ｃ０，Ｃ１，Ｃ２，Ｃ３ を格納し、メモリ３３に Ｄ０，Ｄ１，Ｄ２，Ｄ３ を格納し、さらに２入力１出力のセレクタ２０、２１、２２、２３、２４、２５、２６、２７、２８を０側に設定することにより、図７の行列データ乗算装置２と同一の入出力関係になるように設定する。図１の回路構成で式１の演算を行う場合の動作は以下の通り。図１中の各単位演算回路１１０、１１１、１１２、１１３に含まれるレジスタ６０、６１、６２、６３は、入力データＩ０、Ｉ１、Ｉ２、Ｉ３の入力に先立ち、初期化用制御信号９２によりクリアされる。その後、図２に示すタイミングで動作サイクル信号１００に同期した入力データＩ０、Ｉ１、Ｉ２、Ｉ３がｎビット並列（ｎ＝１６）に、各乗算回路５０、５１、５２、５３に順次シリアル入力される。これと同時に、メモリ制御信号９３により、各係数メモリ３０、３１、３２、３３より各乗算回路５０、５１、５２、５３にそれぞれ係数データ“Ａ０〜Ａ３”、“Ｂ０〜Ｂ３”、“Ｃ０〜Ｃ３”、“Ｄ０〜Ｄ３”が読みだされる。この際の行列データ乗算装置１のメモリセル３０内部のメモリセル３０ａ〜３０ｄとメモリセル制御信号９３ａ〜９３ｄの関係を図６Ａに示す。図６Ａにはメモリ３０のみの構成の詳細を記すが、メモリ３１、３２、３３についても同様の構成である。各係数メモリから読みだされた係数データ“Ａ０〜Ａ３”、“Ｂ０〜Ｂ３”、“Ｃ０〜Ｃ３”、“Ｄ０〜Ｄ３”は、それぞれＩ０〜Ｉ３と乗算回路５０、５１、５２、５３において乗算される。これらの演算結果は、それぞれ加算回路７０とレジスタ６９、加算回路７１とレジスタ６１、加算回路７２とレジスタ６２、加算回路７３とレジスタ６３により構成される累加算器により累加算の結果、Ｙ０〜Ｙ３が計算される。各累加算器で計算されたＹ０〜Ｙ３は、パラレル／シリアル変換回路８０によりシリアル変換され、ｎビット並列に出力される。つまり、図７の行列演算装置おけるメモリ４０、４１、４２、４３をそれぞれメモリ３０、３１、３２、３３に置き換えたことと等価である。
【００２０】次に図１の行列データ乗算装置１により転置行列演算を行う場合について述べる。この場合、メモリ３０、３１、３２、３３の内容は変えず、セレクタ制御信号８１により、２入力１出力のセレクタ２０、２１、２２、２３、２４、２５、２５、２７、２８を１側に設定することにより、図８の行列データ乗算装置３と同一の入出力関係になるように設定する。図１中の各単位演算回路１１０、１１１、１１２、１１３に含まれるホールド回路１０、１１、１２、１３は、入力データＩ０、Ｉ１、Ｉ２、Ｉ３の入力に先立ち、図２に示すのと同様のタイミングで初期化用制御信号９２によりクリアされる。その後、図３に示すタイミングで動作サイクル信号１００に同期した入力データＩ０、Ｉ１、Ｉ２、Ｉ３は、ホールド回路制御信号９４ａ〜ｄにより、各ホールド回路１０、１１、１２、１３に４動作サイクルの間保持される。また、図３に示されるタイミングで、メモリ制御信号９３により、各係数メモリ３０、３１、３２、３３より各乗算回路７０、７１、７２、７３にそれぞれ係数データ“Ａ０〜Ａ３”、“Ｂ０〜Ｂ３”、“Ｃ０〜Ｃ３”、“Ｄ０〜Ｄ３”が読みだされる。各係数メモリから読みだされた係数データ“Ａ０〜Ａ３”、“Ｂ０〜Ｂ３”、“Ｃ０〜Ｃ３”、“Ｄ０〜Ｄ３”とホールド回路に保持された入力データＩ０〜Ｉ３は乗算回路５０、５１、５２、５３において乗算される。これらの演算結果は、それぞれ加算回路７０、７１、７２、７３により加算されてゆくが、そのつどレジスタ６０、６１、６２、６３を介するので１動作サイクルずれた乗算結果が加算され、この結果Ｙ０〜Ｙ３が出力回路１２０よりシリアル出力される。この動作は図８のメモリ４４、４５、４６、４７をそれぞれメモリ３０、３１、３２、３３に置き換え、メモリ３０の内容を、Ａ０，Ｂ０，Ｃ０，Ｄ０の転置行列用定数に相当するＡ０，Ａ１，Ａ２，Ａ３に置き換え、メモリ３１の内容を、Ａ１，Ｂ１，Ｃ１，Ｄ１の転置行列用定数に相当するＡ０，Ａ１，Ａ２，Ａ３に置き換え、メモリ３２の内容を、Ａ２，Ｂ２，Ｃ２，Ｄ２の転置行列用定数に相当するＣ０，Ｃ１，Ｃ２，Ｃ３に置き換え、メモリ３３の内容を、Ａ３，Ｂ３，Ｃ３，Ｄ３の転置行列用定数に相当するＤ０，Ｄ１，Ｄ２，Ｄ３に置き換えたことに等価である。以上のように、２入力１出力のセレクタ２０、２１、２２、２３、２４、２５、２６、２７、２８を切り換えることにより同一の行列データ乗算装置１において、メモリ量を増やすことなく行列乗算とその転置行列乗算を行うことができる。なお、初期入力９６は行列デ─タ乗算装置１を多段に重ねて使用する場合の外部入力であり、この実施例ではここから入力される信号を０とする。
【００２１】以下、本発明の第２実施例について述べる。ここでは、本発明の行列データ乗算装置１で離散余弦変換（ＤＣＴ）とその逆変換である逆離散余弦変換（ＩＤＣＴ）を計算する場合について述べる。ＤＣＴの計算およびその逆変換であるＩＤＣＴの計算についてのは従来例の説明で述べた通りである。ＤＣＴの計算（式２）を行列データ乗算装置１で行う場合は、先ず、メモリ３０に、Ｅ を格納し、メモリ３１に、Ｆ， Ｇ，−Ｇ，−Ｆ を格納し、メモリ３２に、Ｅ，−Ｅ を格納し、メモリ３３に、Ｇ，─Ｆ， Ｆ，−Ｇ を格納する。また、セレクタ２０〜２８を０側に選択し、入出力関係を行列データ乗算装置２と等価になるように設定する。メモリ３０は常にＥを出力するように設定し、メモリ３２はＥ、−Ｅ、−Ｅ、Ｅの順に、その他のメモリ３１、３３は上記の通りの順番で出力するようメモリ３０、３１、３２、３３を制御する構成とする。メモリ３０、３１、３２、３３中の各メモリセル３０ａ、３１ａ、３１ｂ、３２ａ〜３２ｄ、３３ａ〜３３ｄはメモリセル制御信号９３ａ〜ｄがハイレベルでその内容を出力する。この際の行列データ乗算装置１の入出力関係を図４に、メモリセルとメモリ制御信号の関係を図６Ｂに示す。このような設定、構成とすることにより、第１実施例でセレクタ２０〜２９を０側に選択した場合について述べたのと同様の動作でＤＣＴ演算を行うことができる。ＩＤＣＴ演算を行う場合はセレクタ２０〜２９を１側に選択する。他の構成はＤＣＴ演算と同じとする。この際の行列データ乗算装置１の入出力関係を図５に示す。セレクタ２０〜２９を１側に選択することにより、第１実施例でセレクタ２０〜２９を０側に選択した場合について述べたのと同様の動作でＩＤＣＴ演算を行うことができる。各種制御信号は本実施例では全てハイアクテイブの信号としたが、回路の構成上必要に応じてローアクテイブの信号としてもよい。
【００２２】なお、本発明の実施例では、メモリ３０〜３３に定数行列データを設定し、セレクタ２０〜２８を０側に選択して行う演算を行列乗算とし、セレクタ２０〜２８を１側に設定して行う演算を転置行列演算としたが、メモリ３０〜３３に上記行列と転置関係にある定数行列データを設定し、セレクタ２０〜２８を１側に選択して行う演算を行列乗算とし、セレクタ２０〜２８を０側に設定して行う演算を転置行列乗算としてもよい。これと同様の関係はＤＣＴおよびＩＤＣＴ演算についても同じである。
【００２３】また、本発明の実施例では、４×４行列についてのみ述べたが、単位演算回路を次数分だけ設け、それに応じた定数データ格納用メモリの構成とし、定数データ格納用メモリに定数を格納することにより、任意の次数の行列乗算についての本発明に係る行列データ乗算装置を得ることができる。これはＤＣＴおよびＩＤＣＴ演算についても同様である。また、本発明の実施例に示した各単位演算回路は同等の機能を有する他の回路構成に置き換えることができる。また、入出力形式として本実施例ではシリアル入出力としたが、用途によっては全ての入出力をパラレル入出力としてもよい。また、本発明の実施例では入出力データは１６ビット並列（ｎ＝１６）としたが、ｎは他の値としてもよい。さらに、シリアル入出力（ｎ＝１）としてもよい。また、入力と出力のビット長が同じでなくともよい。また、本発明の実施例では、係数データ格納メモリと乗算回路を有することにより入力データと係数データの乗算を行っているが、ルックアップテーブルを用いて乗算を行ってもよい。
【００２４】
【発明の効果】以上述べたように本発明の行列データ乗算装置によれば、互いに同一定数格納メモリ内の定数データについて乗算をした場合、入出力関係が定数行列とその転置行列の乗算となる乗算装置を内蔵し、それらをセレクタにて切り換えて乗算を行うので、一種類の定数用メモリを使用して、定数行列乗算と、その転置行列乗算を同一回路で行うことができ、定数行列とその転置行列の両方を入力について行うことができるにもかかわらず、いずれか一方のみを行う行列データ乗算装置と比べて定数データ格納用メモリが増大しない行列データ乗算装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の行列データ乗算装置である。
【図２】本発明の行列データ乗算装置１および第１の従来の行列データ乗算装置の定数行列乗算動作のタイミングを示す図である。
【図３】本発明の行列データ乗算装置および第２の従来の行列データ乗算装置の転置定数行列乗算動作のタイミングを示す図である。
【図４】本発明の行列データ乗算装置におけるＤＣＴ演算のタイミングを示す図である。
【図５】本発明の行列データ乗算装置におけるＩＤＣＴ演算のタイミングを示す図である。
【図６】本発明の実施例の行列データ乗算装置におけるメモリ構成とメモリ制御信号のタイミングを示す図である。
【図７】第１の従来の行列データ乗算装置の構成図である。
【図８】第２の従来の行列データ乗算装置の動作タイミングを示す図である。
【符号の説明】
１・・・本発明の実施例の行列データ乗算装置
１０〜１３・・・ホールド回路
２０〜２８・・・セレクタ
３０〜３３・・・本発明の定数データ格納用メモリ
３０ａ〜３３ｄ・・・メモリセル
５０〜５３・・・乗算回路
６０〜６３・・・レジスタ
７０〜７３・・・加算回路
８０・・・パラレル／シリアル変換回路
８１・・・出力バッファ
９０・・・行列演算制御回路
９１・・・セレクタ制御用信号
９２・・・初期化用制御信号
９３・・・メモリ制御信号
９３ａ〜９３ｄ・・・メモリセル制御信号
９４・・・ホールド制御信号
９４ａ〜９４ｄ・・・各ホールド回路へのホールド制御信号
９５・・・出力制御信号
９６・・・外部入力
１００・・・動作サイクル信号
１１０〜１１３・・・単位演算回路
１２０・・・出力回路
【特許請求の範囲】
【請求項１】対応する次数の入力データをその次数分だけ保持し、順次出力するデータ保持回路と、選択信号に応じて上記入力データ、または上記データ保持回路からの保持データを選択的に出力するセレクタ回路と、定数行列の次数分だけ対応する次数の係数を保持している係数保持回路と、上記セレクタ回路からの出力と、上記係数保持回路からの係数を乗算する乗算回路と、上記選択信号に応じて、前段のデータ、または自己の累加算結果と上記乗算回路の乗算結果との累加算を行う累加算回路からなる単位演算回路が次数分並列に設けられ、前段の累加算結果が次段累加算回路の入力のひとつとして接続される行列データ乗算装置。
【請求項２】対応する次数の入力データをその次数分だけ保持し、順次出力するデータ保持回路と、選択信号に応じて上記入力データ、または上記データ保持回路からの保持データを選択的に出力するセレクタ回路と、定数行列の次数分だけ対応する次数の離散余弦変換および逆離散余弦変換に使用する係数を保持している係数保持回路と、上記セレクタ回路からの出力と、上記係数保持回路からの係数を乗算する乗算回路と、上記選択信号に応じて、前段のデータ、または自己の累加算結果と上記乗算回路の乗算結果との累加算を行う累加算回路からなる単位演算回路が次数分並列に設けられ、前段の累加算結果が次段累加算回路の入力のひとつとして接続される離散余弦変換および逆離散余弦変換演算装置。
【請求項３】対応する次数の入力データをその次数分だけ保持し、順次出力し、選択信号に応じて上記入力データと、または上記保持され、順次出力されたデータを選択的に出力し、定数行列の次数分だけ対応する次数の係数を保持し、上記入力データと、または上記保持され、順次出力されたデータと、上記係数を乗算し、上記選択信号に応じて、前段のデータ、または自己の累加算結果と上記乗算結果との累加算を行い、これらの単位演算を次数分並列に行い、前段の累加算結果が次段累加算の入力のひとつとなる行列データ乗算方法。
【請求項４】対応する次数の入力データをその次数分だけ保持し、順次出力し、選択信号に応じて上記入力データと、または上記保持され、順次出力されたデータを選択的に出力し、定数行列の次数分だけ対応する次数の離散余弦変換および逆離散余弦変換に使用する係数を保持し、上記入力データと、または上記保持され、順次出力されたデータと、上記係数を乗算し、上記選択信号に応じて、前段のデータ、または自己の累加算結果と上記乗算結果との累加算を行い、これらの単位演算を次数分並列に行い、前段の累加算結果が次段累加算の入力のひとつとなる離散余弦変換および逆離散余弦変換演算方法。
【請求項１】対応する次数の入力データをその次数分だけ保持し、順次出力するデータ保持回路と、選択信号に応じて上記入力データ、または上記データ保持回路からの保持データを選択的に出力するセレクタ回路と、定数行列の次数分だけ対応する次数の係数を保持している係数保持回路と、上記セレクタ回路からの出力と、上記係数保持回路からの係数を乗算する乗算回路と、上記選択信号に応じて、前段のデータ、または自己の累加算結果と上記乗算回路の乗算結果との累加算を行う累加算回路からなる単位演算回路が次数分並列に設けられ、前段の累加算結果が次段累加算回路の入力のひとつとして接続される行列データ乗算装置。
【請求項２】対応する次数の入力データをその次数分だけ保持し、順次出力するデータ保持回路と、選択信号に応じて上記入力データ、または上記データ保持回路からの保持データを選択的に出力するセレクタ回路と、定数行列の次数分だけ対応する次数の離散余弦変換および逆離散余弦変換に使用する係数を保持している係数保持回路と、上記セレクタ回路からの出力と、上記係数保持回路からの係数を乗算する乗算回路と、上記選択信号に応じて、前段のデータ、または自己の累加算結果と上記乗算回路の乗算結果との累加算を行う累加算回路からなる単位演算回路が次数分並列に設けられ、前段の累加算結果が次段累加算回路の入力のひとつとして接続される離散余弦変換および逆離散余弦変換演算装置。
【請求項３】対応する次数の入力データをその次数分だけ保持し、順次出力し、選択信号に応じて上記入力データと、または上記保持され、順次出力されたデータを選択的に出力し、定数行列の次数分だけ対応する次数の係数を保持し、上記入力データと、または上記保持され、順次出力されたデータと、上記係数を乗算し、上記選択信号に応じて、前段のデータ、または自己の累加算結果と上記乗算結果との累加算を行い、これらの単位演算を次数分並列に行い、前段の累加算結果が次段累加算の入力のひとつとなる行列データ乗算方法。
【請求項４】対応する次数の入力データをその次数分だけ保持し、順次出力し、選択信号に応じて上記入力データと、または上記保持され、順次出力されたデータを選択的に出力し、定数行列の次数分だけ対応する次数の離散余弦変換および逆離散余弦変換に使用する係数を保持し、上記入力データと、または上記保持され、順次出力されたデータと、上記係数を乗算し、上記選択信号に応じて、前段のデータ、または自己の累加算結果と上記乗算結果との累加算を行い、これらの単位演算を次数分並列に行い、前段の累加算結果が次段累加算の入力のひとつとなる離散余弦変換および逆離散余弦変換演算方法。
【図１】
【図２】
【図６】
【図３】
【図４】
【図５】
【図７】
【図８】
【図２】
【図６】
【図３】
【図４】
【図５】
【図７】
【図８】
【公開番号】特開平５−３４６９３５
【公開日】平成５年（１９９３）１２月２７日
【国際特許分類】
【出願番号】特願平４−１８０４７５
【出願日】平成４年（１９９２）６月１５日
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【公開日】平成５年（１９９３）１２月２７日
【国際特許分類】
【出願日】平成４年（１９９２）６月１５日
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
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