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表側および裏側の電気インターコネクトを含む集積回路
説明

表側および裏側の電気インターコネクトを含む集積回路

【課題】シリコン・オン・インシュレータ(SOI)基板の層内に配置された複数のトランジスタ、および層の第1の側の上に配置されたベース酸化物層を含むSOI基板を備えた集積回路を提供すること。
【解決手段】集積回路はまた、層の第1の側に形成された第1のインターコネクトを含むことができ、第1のインターコネクトが、複数のトランジスタのうちの第1のトランジスタと複数のトランジスタのうちの第2のトランジスタとを電気的に接続することができる。加えて、集積回路は、層の第1の側とは反対の層の第2の側に形成された第2のインターコネクトを含み、第2のインターコネクトが、複数のトランジスタのうちの第3のトランジスタと複数のトランジスタのうちの第4のトランジスタとを電気的に接続する。

【発明の詳細な説明】
【技術分野】
【0001】
[0001]本開示は、集積回路用の電気インターコネクトに関する。
【背景技術】
【0002】
[0002]集積回路は、層内に形成された複数のトランジスタを含むことができる。個々のトランジスタは、電気インターコネクトを使用して別のトランジスタに電気的に接続される。
【発明の概要】
【課題を解決するための手段】
【0003】
[0003]概して、本開示は、層内に形成された複数のトランジスタを含む集積回路に向けられる。ある例では、層は平面を画定することができ、その結果、トランジスタが共通平面内に置かれる。集積回路は、層の第1の側に配置された第1のインターコネクトを含み、第1のインターコネクトが、複数のトランジスタのうちの第1のトランジスタと複数のトランジスタのうちの第2のトランジスタとを電気的に接続する。集積回路はまた、層の第2の、実質的に反対の(例えば、反対のまたはほとんど反対の)側に配置された第2のインターコネクトを含み、第2のインターコネクトが、複数のトランジスタのうちの第3のトランジスタと複数のトランジスタのうちの第4のトランジスタとを電気的に接続する。本開示はまた、トランジスタの層の第1の側に配置された第1のインターコネクトおよびトランジスタの層の第2の側に配置された第2のインターコネクトを含む集積回路を形成するための方法も説明する。層の第1の側に第1のインターコネクトおよび層の第2の側に第2のインターコネクトを形成することによって、インターコネクト密度が減少し得、インターコネクトの配線が単純化され得る。
【0004】
[0004]一態様では、本開示は、シリコン・オン・インシュレータ(SOI)基板の層内に配置された複数のトランジスタおよび層の第1の側の上に配置されたベース酸化物層を含むSOI基板を含む集積回路に向けられる。本開示のこの態様によれば、集積回路はまた、層の第1の側に形成された第1のインターコネクト、および層の第1の側と反対の層の第2の側に形成された第2のインターコネクトを含む。第1のインターコネクトが、複数のトランジスタのうちの第1のトランジスタと複数のトランジスタのうちの第2のトランジスタとを電気的に接続し、第2のインターコネクトが、複数のトランジスタのうちの第3のトランジスタと複数のトランジスタのうちの第4のトランジスタとを電気的に接続する。
【0005】
[0005]別の一態様では、本開示は、複数のトランジスタのうちの第1のトランジスタと複数のトランジスタのうちの第2のトランジスタとの間に第1のインターコネクトを形成するステップを含む方法に向けられる。本開示のこの態様により、複数のトランジスタが、シリコン・オン・インシュレータ(SOI)基板の層内に形成され、第1のインターコネクトが、層の第1の側に形成される。加えて、本開示のこの態様によれば、SOI基板は、層の第1の側の上に配置されたベース酸化物層、および第1の側とは反対の層の第2の側に配置された第2のインターコネクトを含む。第2のインターコネクトは、複数のトランジスタのうちの第3のトランジスタを複数のトランジスタのうちの第4のトランジスタに電気的に接続する。
【0006】
[0006]1つまたは複数の例の詳細が、添付した図面および下記の説明において明らかにされる。本開示の他の特徴、目的、および利点が、説明および図面から、ならびに特許請求の範囲から明らかになるであろう。
【図面の簡単な説明】
【0007】
【図1】[0007]複数のトランジスタが形成されている層の第1の側に第1のインターコネクトおよび第2のインターコネクトならびにこの層の反対側の第2の側に第3のインターコネクトおよび第4のインターコネクトを含む集積回路の例を示す概念図である。
【図2】[0008]複数のトランジスタが形成されている層の両側にインターコネクトを含む集積回路を形成する技法の例を示す流れ図である。
【図3A】[0009]図2の方法の異なるステップにおける集積回路の例を示す概念図である。
【図3B】図2の方法の異なるステップにおける集積回路の例を示す概念図である。
【図3C】図2の方法の異なるステップにおける集積回路の例を示す概念図である。
【図4】[0010]複数のトランジスタが形成されている層の両側にインターコネクトを含む集積回路を形成する技法の例を示す流れ図である。
【図5A】[0011]図4の方法の異なるステップにおける集積回路の例を示す概念図である。
【図5B】図4の方法の異なるステップにおける集積回路の例を示す概念図である。
【図5C】図4の方法の異なるステップにおける集積回路の例を示す概念図である。
【図5D】図4の方法の異なるステップにおける集積回路の例を示す概念図である。
【図5E】図4の方法の異なるステップにおける集積回路の例を示す概念図である。
【図5F】図4の方法の異なるステップにおける集積回路の例を示す概念図である。
【図6】[0012]複数のトランジスタが形成されている層の両側にインターコネクトを含む集積回路を形成する技法の例を示す流れ図である。
【図7A】[0013]図6の方法の異なるステップにおける集積回路の例を示す概念図である。
【図7B】図6の方法の異なるステップにおける集積回路の例を示す概念図である。
【図7C】図6の方法の異なるステップにおける集積回路の例を示す概念図である。
【図7D】図6の方法の異なるステップにおける集積回路の例を示す概念図である。
【発明を実施するための形態】
【0008】
[0014]本明細書において説明するいくつかの例では、集積回路は、複数のトランジスタが配置されている層の第1の側に形成された第1のインターコネクトおよびこの層の実質的に反対側(例えば、反対側またはほとんど反対側)の第2の側に形成された第2のインターコネクトを含む。ある例では、層は平面を画定することができる。本開示はまた、集積回路を形成する方法を説明する。層の第1の側に第1のインターコネクトをおよび層の第2の側に第2のインターコネクトを形成することによって、インターコネクト密度が(同じ数のインターコネクトに関して)減少し得、インターコネクトの配線が単純化され得る。
【0009】
[0015]図1は、集積回路のトランジスタの2つの側にインターコネクトを含む集積回路10の例を示す概念図である。集積回路10は、例えば、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)、汎用プロセッサ、スタティックランダムアクセスメモリ(SRAM)、ダイナミックアクセスメモリ(DRAM)などのメモリデバイス、または電気インターコネクトを使用して接続された複数のトランジスタを含むいずれかの他の集積回路を形成することができる。
【0010】
[0016]集積回路10は、複数のトランジスタが配置されている層12を含む。各トランジスタは、能動シリコン領域16a、16b、16c、16d(一括して「能動シリコン領域16」)の各領域、および多結晶シリコン導体18a、18b、18c、18d、18e、18f(一括して「多結晶シリコン導体18」)の各導体を含む。ある例では、能動シリコン領域16は、トランジスタ領域16と代わりに呼ばれることがある。例えば、第1のトランジスタは、第1の能動シリコン領域16aおよび第1の多結晶シリコン導体18aを含み、第2のトランジスタは、第2の能動シリコン領域16bおよび第3の多結晶シリコン導体18cを含み、第3のトランジスタは、第3の能動シリコン領域16cおよび第4の多結晶シリコン導体18dを含み、第4のトランジスタは、第4の能動シリコン領域16dおよび多結晶シリコン導体(図1には図示せず)を含む。それぞれの多結晶シリコン導体18a、18c、18dは、能動シリコン領域16のそれぞれの領域にわたって位置するときにはゲート電極として機能することができる。
【0011】
[0017]ある例では、能動シリコン領域16の各領域は、少なくとも2つのドープした領域(例えば、ソース領域およびドレイン領域、図1には図示せず)を含むことができる。2つのドープした領域は、それぞれの電極(例えば、ソース電極およびドレイン電極)に電気的に接続される場合がある。トランジスタの構成は、本技術分野において一般的に知られており、別のタイプのトランジスタが、本開示にしたがって利用される場合がある。トランジスタは、例えば、金属−酸化物−半導体電界効果型トランジスタ(MOSFET)などの電界効果型トランジスタ(FET)を含むことができる。
【0012】
[0018]層12は、シリコン層14、能動シリコン領域16、酸化物分離領域17、多結晶シリコン導体18を含み、第1の誘電体層28aの一部(例えば、シリコン層14および能動シリコン領域16に重なる第1の誘電体層28aの一部)を含むことができる。層12は、図1に示したxy平面に実質的に平行(平行またはほとんど平行)である。ある例では、層12は、平面を画定することができ、その結果、集積回路10のトランジスタのすべてが共通平面内に置かれる。集積回路10が4個のトランジスタを含むように図示されているが、集積回路10は、数千個、数百万個、または数十億個のトランジスタなどの任意の数のトランジスタを含むことができる。加えて、図1には示していないが、集積回路10は、抵抗器、コンデンサ、誘導器などの他の電気的構成部品を含むことができる。
【0013】
[0019]一部の多結晶シリコン導体18(例えば、多結晶シリコン導体18b、18e、18f)は、酸化物分離領域17(例えば、それぞれ、酸化物分離領域17a、17c、17d)にわたって配置され、例えば、能動シリコン領域16間で電気信号を伝送するための電気的導体として機能する。
【0014】
[0020]層12の第1の側に、第1のインターコネクト22aおよび第2のインターコネクト22bが配置され、これらはトランジスタ(例えば、能動シリコン領域16および/または多結晶シリコン導体18)のそれぞれのセットを電気的に接続する。ある例では、層12の第1の側は、層12の表側または集積回路10の表側と呼ばれる場合がある。図1に示したように、第1のインターコネクト22aは、第1のトランジスタと第6の多結晶シリコン導体18fとを電気的に接続する。より具体的には、第1のインターコネクト22aは、図1の例では、第1の能動シリコン領域16aのソース領域またはドレイン領域を第6の多結晶シリコン導体18fに電気的に接続する。第2のインターコネクト22bは、第3のトランジスタと第5の多結晶シリコン導体18eとを電気的に接続する。より具体的には、第2のインターコネクト22bは、図1の例では、第3の能動シリコン領域16cのソース領域またはドレイン領域を第5の多結晶シリコンゲート18eに電気的に接続する。
【0015】
[0021]図1が第1のインターコネクト22aとトランジスタおよび/または多結晶シリコンゲート18との間ならびに第2のインターコネクト22bとトランジスタおよび/または多結晶シリコンゲート18との間の接続および配線の一例を示しているが、第1のインターコネクト22aおよび/または第2のインターコネクト22bは、トランジスタ(例えば、多結晶シリコン導体18および/もしくは能動シリコン領域16)のうちの別のトランジスタに、ならびに/または別の多結晶シリコン導体18に接続される場合がある。加えて、図1は層12の第1の側に配置された2つのインターコネクト22a、22bを示すが、別の例では、集積回路10は、層12の第1の側に2つよりも多くのインターコネクトを含むことができる。概して、集積回路10は、複数(例えば、数千個、数百万個、数十億個、またはそれ以上)のトランジスタ、および複数のトランジスタの各トランジスタ間の所望の接続を形成するために有用な任意の数のインターコネクト22a、22bを含むことができる。ある実装形態では、インターコネクト22a、22bの数が、トランジスタの数に関係する場合がある。例えば、より多くのトランジスタを有する集積回路10は、より多くのインターコネクト22a、22bを利用して、トランジスタ間の電気的なインターコネクトを形成することができる。
【0016】
[0022]第1のインターコネクト22aおよび第2のインターコネクト22bは、図1に示した例では、x軸方向およびz軸方向(直交xyz軸が、説明を容易にするために図1には示されている)に延びる電気的な導電性経路を画定するように構成される。ある例では、第1のインターコネクト22aおよび第2のインターコネクト22b(または図1には示されていない追加のインターコネクト)が、図1のy軸方向に追加としてまたは代わりに延びて、トランジスタ16の各トランジスタを接続する場合がある。第1のインターコネクト22aは、層12に実質的に平行な(例えば、平行なまたはほとんど平行な)xy平面内に延びる第1の水平電気インターコネクト26aを含む。第2のインターコネクト22bは、層12に実質的に平行な(例えば、平行なまたはほとんど平行な)xy平面内に延びる第2の水平電気インターコネクト26bを含む。図1に示した例では、第1の水平電気インターコネクト26aおよび第2の水平電気インターコネクト26bは、層12に両方とも実質的に平行な(例えば、平行なまたはほとんど平行な)異なる平面内に配置される。別の例では、第1のインターコネクト22aおよび第2のインターコネクト22bの配線に応じて、第1の水平電気インターコネクト26aおよび第2の水平電気インターコネクト26bが、同じxy平面内に、例えば、xy平面内の異なるx位置および/またはy位置に沿って配置される場合がある。加えて、集積回路10が層12の第1の側に配置された2つよりも多くのインターコネクト22a、22bを含むある例では、水平電気インターコネクトが、2つよりも多くのxy平面(例えば、少なくとも3つの実質的に平行な(例えば、平行なまたはほとんど平行な)xy平面)内に配置される場合がある。第1の水平電気インターコネクト26aおよび第2の水平電気インターコネクト26bが、例えば、銅またはアルミニウムから形成されてもよい。
【0017】
[0023]第1のインターコネクト22aはまた、電気的導電性ビア24a、24bを含み、第2のインターコネクト22bはまた、電気的導電性ビア24c、24dを含む。第1の電気的導電性ビア24aは、第1の能動シリコン領域16aと第1の水平電気インターコネクト26aとを電気的に接続する。第2の電気的導電性ビア24bは、第6の多結晶シリコン導体18fと第1の水平電気インターコネクト26aとを電気的に接続する。同様に、第3の電気的導電性ビア24cは、第3の能動シリコン領域16cと第2の水平電気インターコネクト26bとを電気的に接続し、一方で、第4の電気的導電性ビア24dが、第5の多結晶シリコンゲート18eと第2の水平電気インターコネクト26bとを電気的に接続する。電気的導電性ビア24a、24b、24c、24dは、例えば、タングステンまたは銅などの電気的導電性材料から形成されてもよい。
【0018】
[0024]第1のインターコネクト22aおよび第2のインターコネクト22bは、任意の適切な技法を使用して形成され得る。ある例では、第1のインターコネクト22aおよび第2のインターコネクト22bは、ダマシンプロセス、デュアルダマシンプロセス、またはサブトラクティブアルミニウムプロセスを使用して形成されてもよい。サブトラクティブアルミニウムプロセスの例のさらなる詳細が、図4および図5A〜図5Fに関連して下記に説明される。ダマシンプロセスの例のさらなる詳細が、図6および図7A〜図7Dに関連して下記に説明される。
【0019】
[0025]第1のインターコネクト22aおよび第2のインターコネクト22bは、第1の誘電体層28aによって実質的に囲まれ、第1の誘電体層28aは、第1のインターコネクト22aを第2のインターコネクト22bから電気的に絶縁し、電気的導電性ビア24a、24b、24c、24dの各ビアと能動シリコン領域16の各領域との間の電気的な接触が意図される場所を除いて、第1のインターコネクト22aおよび第2のインターコネクト22bを能動シリコン領域16から電気的に絶縁する。第1の誘電体層28aは、例えば、二酸化ケイ素(SiO)、ケイ酸塩ガラス、SiOC、または別の誘電体材料などの任意の適切な電気的絶縁性材料を含むことができる。
【0020】
[0026]図1に示した例では、集積回路10は、シリコン・オン・インシュレータ(SOI)技術を利用し、層12の第2の側にベース酸化物層20を含む。共に、シリコン層14およびベース酸化物層20は、SOI基板を画定することができる。層12の第2の側は、層12の第1の側の実質的に反対側(例えば、反対側またはほとんど反対側)である。ベース酸化物層20は、例えば、二酸化ケイ素(SiO)またはサファイア(Al)などの電気的絶縁性材料を含むことができる。あるケースでは、層12の第2の側は、集積回路10の裏側と呼ばれる場合がある。
【0021】
[0027]本開示のいくつかの例によれば、集積回路10はまた、層12の第2の側に配置された第3のインターコネクト22cおよび第4のインターコネクト22dを含む。第3のインターコネクト22cは、第5の電気的導電性ビア24e、第6の電気的導電性ビア24f、および第3の水平電気インターコネクト26cを含む。第4のインターコネクト22dは、第7の電気的導電性ビア24g、第8の電気的導電性ビア24h、および第4の水平電気インターコネクト26dを含む。図1は層12の第2の側に配置された2つのインターコネクト22c、22dを示すが、別の例では、集積回路10は、層12の第2の側に配置された2つよりも多くのインターコネクト22c、22dを含むことができる。
【0022】
[0028]ある例では、インターコネクト22a、22b、22c、22d(一括して「インターコネクト22」)は、層12の第1の側と層12の第2の側との間でほぼ均等(例えば、層12の第1の側および層12の第2の側に同数のインターコネクト22)に分けられても、または不均等に分けられてもよい。ある例では、インターコネクト22は、すべてのインターコネクト22の合計長さが最小になるように、層12の第1の側と層12の第2の側との間で分けられてもよい。別の例では、インターコネクト22は、層12の近くのインターコネクト22の混雑を最小にするように層12の第1の側および層12の第2の側に配置されてもよい。別の例では、インターコネクト22は、集積回路10の設計に基づいて配線される場合があり、層12の第1の側および層12の第2の側にインターコネクト22の数が、それに応じて割り当てられ得る。
【0023】
[0029]図1に示した例では、第5の電気的導電性ビア24eは、第2の多結晶シリコンゲート18bと第3の水平電気インターコネクト26cとを電気的に接続する。第6の電気的導電性ビア24fは、第3の水平電気インターコネクト26cと第4の能動シリコン領域16dとを電気的に接続する。第7の電気的導電性ビア24gは、(第2のトランジスタの)第2の能動シリコン領域16bと第4の水平電気インターコネクト26dとを電気的に接続し、一方で、第8の電気的導電性ビア24hが第4の水平電気インターコネクト26dと(第3のトランジスタの)第3の能動シリコン領域16cとを電気的に接続する。
【0024】
[0030]第5の電気的導電性ビア24e、第6の電気的導電性ビア24f、第7の電気的導電性ビア24g、および第8の電気的導電性ビア24hは、タングステンまたは銅のうちの少なくとも1つなどの、任意の適切な電気的導電性材料から各々が形成され得る。第3の水平電気インターコネクト26cおよび第4の水平電気インターコネクト26dは、銅またはアルミニウムのうちの少なくとも1つなどの、任意の適切な電気的導電性材料から形成され得る。
【0025】
[0031]第3の水平電気インターコネクト26cは、層12に実質的に平行な(例えば、平行なまたはほとんど平行な)xy平面内に延びる。第4の水平電気インターコネクト26dは、層12に実質的に平行な(例えば、平行なまたはほとんど平行な)xy平面内に延びる。図1に示した例では、第3の水平電気インターコネクト26cおよび第4の水平電気インターコネクト26dは、両方とも層12に実質的に平行な(例えば、平行なまたはほとんど平行な)異なる平面内に配置される。別の例では、第3のインターコネクト22cおよび第4のインターコネクト22dの配線に応じて、第3の水平電気インターコネクト26cおよび第4の水平電気インターコネクト26dは、同じxy平面内に、例えば、平面内の異なるx位置および/またはy位置に沿って配置される場合がある。加えて、集積回路10が層12の第2の側に配置された2つよりも多くのインターコネクト22c、22dを含む一部の例では、水平電気インターコネクトが、2つよりも多くのxy平面(例えば、少なくとも3つの実質的に平行なxy平面)内に配置される場合がある。
【0026】
[0032]第3のインターコネクト22cおよび第4のインターコネクト22dは、第2の誘電体層28bによって実質的に囲まれ、第2の誘電体層28bは第3のインターコネクト22cを第4のインターコネクト22dから電気的に絶縁する。第2の誘電体層28bは、例えば、SiO、ケイ酸塩ガラス、またはSiOCなどの任意の適切な電気的絶縁性材料を含むことができる。第2の誘電体層28bは、第1の誘電体層28aと同じ材料を、または第1の誘電体層28aとは異なる材料を含むことができる。
【0027】
[0033]層12の第1の側にインターコネクト22a、22bを含み層12の第2の側にインターコネクト22c、22dを含む集積回路10は、層12の第1の側にだけインターコネクトを含む集積回路と比較してより効率的な方式でおよび/または混雑のより少ない方式で、トランジスタのうちのそれぞれのトランジスタおよび/または多結晶シリコン導体18の間の接続部の配線を容易にすることができる。(能動シリコン領域16の各領域および多結晶シリコン導体18の各導体を含む)トランジスタが、層12内に配置される。このために、インターコネクト22a、22b、22c、22d(一括して「インターコネクト22」)の各々は、あるトランジスタおよび/または多結晶シリコン導体18の各導体を接続させるために層12まで配線されなければならない。インターコネクト22の各々は、少なくとも1つの電気的導電性ビア24a、24b、24c、24d、24e、24f、24g、24h(一括して「電気的導電性ビア24」)を含み、これらは、トランジスタのうちのそれぞれのトランジスタおよび/または多結晶シリコン導体18の電気的接続を実現するために垂直に(例えば、z軸方向に)配線される。電気的導電性ビア24の各ビアが、ある物理体積を占有し、別のインターコネクト22の一部である電気的導電性ビア24から電気的に絶縁されなければならないという理由で、インターコネクト22がどれだけ密に詰め込まれることが可能であるかに対する限界がある。これは、トランジスタの各々が、電気的導電性ビア24の少なくとも1つを使用して別の電気デバイス(例えば、トランジスタの別のトランジスタ、多結晶シリコン導体18の各導体、および/または電源など)に電気的に接続されなければならないという理由で、トランジスタの密度をやはり制限する。
【0028】
[0034]同様に、水平電気インターコネクト26a、26b、26c、26d(一括して「水平電気インターコネクト26」)の各々は、水平電気インターコネクト26の別のインターコネクトとは実質的に完全に電気的に絶縁されなければならない(例えば、完全に電気的に絶縁される、またはインターコネクト26によって画定される電気的導電性経路間にクロストークがないように電気的に絶縁される)。水平電気インターコネクトが実質的に図1に示したxy平面に平行な平面内に実質的に配線されるという理由で、水平電気インターコネクト26を互いに(および別のインターコネクト22の電気的導電性ビア24から)絶縁することは、水平電気インターコネクト26が形成されることが可能な追加の平面の形成を必要とすることがある。追加の平面は、水平電気インターコネクト26が(図1のz軸に沿って)層12からより遠く離れて形成されるという結果をもたらすことができる。これは、トランジスタからz軸に沿ってより遠く離れて形成された水平電気インターコネクト26までトランジスタおよび/または多結晶シリコン導体18から長い電気的導電性ビア24が延びることを必要とすることがある。長い電気的導電性ビア24は、信号遅延、寄生抵抗、寄生容量、および/または寄生インダクタンスなどの集積回路への望ましくない電気的な特性を導入することがある。これに加えて、水平インターコネクト26を置く平面の数を増加させることは、集積回路10のサイズを大きくすることがあり、あるケースでは好ましくない場合がある。
【0029】
[0035]しかしながら、層12の第1の側に形成したインターコネクト22a、22bおよび層12の第2の側に形成したインターコネクト22c、22dを含む集積回路10は、これらの複雑さの少なくとも一部を緩和するまたは削除することができる。例えば、層12の両側にインターコネクト22を形成することは、インターコネクト22が配線されることが可能な体積を増加させることができ、したがって、層12の一方の側に面するインターコネクト22の密度を減少させることができる。これは、インターコネクト22の配線を単純化することができる。別の例として、層12の両側にインターコネクト22を形成することは、インターコネクト22が層12の第1の側にだけ形成されるときよりも、水平電気インターコネクト26の少なくとも一部が、層12により近いxy平面内に形成される場合があるので、少なくとも一部のインターコネクト22の長さを減少させるという結果をもたらすことができる。これは、インターコネクト22の少なくとも一部についての信号遅延、寄生抵抗、寄生容量、および/または寄生インダクタンスを減少させることができる。
【0030】
[0036]図2は、本開示のある態様にしたがって集積回路を形成するための技法の例を示す流れ図である。図2は、図3A〜図3Cを同時に参照して説明され、これらの図は、図2の技法の様々な段階における集積回路40(図3Aでは集積回路40a、図3Bでは集積回路40b、図3Cでは集積回路40c、一括して「集積回路40」)の概念図である。
【0031】
[0037]ある例では、集積回路40の一部が、図2に示した技法の前に形成され得る。例えば、図2に示したように、本方法は、ある実装形態では、製造ラインの前工程(FEOL)作業および製造ラインの後工程(BEOL)作業が終わった後のSOIウェハを受け取るステップ(32)を含むことができる。図3Aは、FEOL作業およびBEOL作業が終わった後の集積回路40aの例を示す。一般に、FEOL作業は、シリコン層44内に形成されるトランジスタ(これは、図3A〜図3Cに示した例では、それぞれ能動シリコン領域46a、46b、46c、46dおよび多結晶シリコンゲート48a、48b、48c、48dを含む)ならびに他の構造の形成という結果につながり、一方で、BEOL作業は、インターコネクト52(または実際の集積回路内の複数のインターコネクト)の形成という結果につながる。したがって、FEOL作業およびBEOL作業の終了は、集積回路40aを結果としてもたらす。
【0032】
[0038]別の例では、FEOL作業およびBEOL作業は、図2の技法と同じプロセスの一部として実行され得る。技法が集積回路40aを形成するステップを含む例では、第1のインターコネクト52を形成するステップは、サブトラクティブアルミニウムプロセス、ダマシンプロセス、またはデュアルダマシンプロセスを使用して遂行され得る。サブトラクティブアルミニウムプロセスの一例が、図4および図5A〜図5Fに関連して下記に説明される。デュアルダマシンプロセスの一例が、図6および図7A〜図7Fに関連して下記に説明される。
【0033】
[0039]集積回路40aは、層42内に形成された複数のトランジスタ(例えば、能動シリコン領域46および/または多結晶シリコンゲート48)を含む。層42は、図3A中のxy平面に実質的に沿って置かれ、エピタキシャルシリコンの層44および複数の多結晶シリコンゲート48a、48b、48c、48d(一括して「多結晶シリコンゲート48」)を含む。ある例では、層42は、平面を画定することができる。第1のトランジスタは、第1の能動シリコン領域46aおよび第1の多結晶シリコンゲート48aを含み、第2のトランジスタは、第2の能動シリコン領域46bおよび第2の多結晶シリコンゲート48bを含み、第3のトランジスタは、第3の能動シリコン領域46cおよび第3の多結晶シリコンゲート48cを含み、ならびに第4のトランジスタは、第4の能動シリコン領域46dおよび第4の多結晶シリコンゲート48dを含む。能動シリコン領域46および多結晶シリコンゲート48は、FEOL処理中に形成される。能動シリコン領域46および多結晶シリコンゲート48を含むトランジスタは、能動シリコン領域16および多結晶シリコン導体18を含む図1のトランジスタと同一であってもよく、層42は、ある例では、層12(図1)と同一であってもよい。
【0034】
[0040]集積回路40aはまた、層42の第1の側、または表側に形成した第1のインターコネクト52を含む。第1のインターコネクト52は、第1の電気的導電性ビア54a、第2の電気的導電性ビア54b、および水平電気インターコネクト56を含む。第1の電気的導電性ビア54aは、(第2のトランジスタの)第2の能動シリコン領域46bのソース領域またはドレイン領域と水平電気インターコネクト56とを電気的に接続する。第2の電気的導電性ビア54bは、(第4のトランジスタの)第4の多結晶シリコンゲート48dと水平電気インターコネクト56とを電気的に接続する。電気的導電性ビア54a、54bは、例えば、銅またはタングステンなどの任意の適切な電気的導電性材料から形成されてもよい。水平電気インターコネクトは、例えば、銅またはアルミニウムなどの任意の適切な電気的導電性材料から形成されてもよい。第1のインターコネクト52の1つの構成が図3A〜図3Cに示されているが、インターコネクト52は、第2のトランジスタおよび/もしくは第4のトランジスタの別の部分に接続される場合があり、ならびに/または別のトランジスタに接続される場合がある。
【0035】
[0041]第1のインターコネクト52は、誘電体材料58によって実質的に完全に囲まれる。誘電体材料58は、図1を参照して説明した第1の誘電体層28aと同じであっても、または実質的に同様であってもよい。例えば、誘電体材料58は、とりわけ他の誘電体の中でSiO、SiOC、またはケイ酸塩ガラスを含むことができる。
【0036】
[0042]図3に示した例では、集積回路40aは、SOI技術を利用し、層42の第2の側に配置したベース酸化物層50を含む。ベース酸化物層50は、SiOまたはサファイアを含むことができ、シリコン基板60からトランジスタ(例えば、能動シリコン領域46)を電気的に絶縁する。
【0037】
[0043]一旦、集積回路40aが受け取られる(32)または形成されると、集積回路40aの表面64は、図3Bに示したように、集積回路40bを形成するために、キャリアハンドルウェハ62に付され得る(34)。キャリアハンドルウェハ62は、回路40bのその後のハンドリングを容易にすることができる。例えば、一旦、シリコン基板60の少なくとも一部がベース酸化物層50の表面66までエッチングされると(36)(図3C参照)、キャリアハンドルウェハ62は、その後の処理ステップ中の集積回路40c(図3C)に機械的な強度および保全性をもたらすことができる。ある例では、表面64に付されたキャリアハンドルウェハ62がない後続の処理は、集積回路が非常に薄いことがあるという理由で、比較的困難である場合がある、または集積回路40に損傷を与えるリスクさえ存在する場合がある。
【0038】
[0044]集積回路40bがキャリアハンドルウェハ62に付された(34)後で、シリコン基板60が、集積回路40から除去され得る(36)。得られた集積回路40cが図3Cに示される。ある例では、シリコン基板60の少なくとも一部は、ベース酸化物層50まで除去され、これによってベース酸化物層50の表面66を露出させる。シリコン基板60は、例えば、化学エッチングおよび/またはプラズマエッチングを使用して除去されてもよい。ある例では、シリコン基板60を除去するために使用する化学エッチャントは、シリコン基板60を選択的にエッチングすることができ、ベース酸化物層50をエッチングすることができない。例えば、エチレンジアミンピロカテコール(EDP)は、シリコンをエッチングすることができるが、二酸化ケイ素をエッチングすることができない。このようにして、シリコン基板60は、ベース酸化物層50の表面66まで実質的に完全に除去され得る。SOI技術を利用する集積回路40内のベース酸化物層50の存在は、シリコンを選択的にエッチングする(しかし二酸化ケイ素をエッチングしない)エッチャントが、トランジスタ(例えば、能動シリコン領域46および/または多結晶シリコンゲート48)を残しつつシリコン基板60を除去するために使用され得るという理由で、集積回路40の第2の側(裏側)にインターコネクトの形成を容易にすることができる。
【0039】
[0045]一旦、シリコン基板60がベース酸化物層50の表面66まで除去されると(36)、本技法は、層42の第2の側(裏側)に少なくとも1つのインターコネクトを形成するステップ(38)に続く。任意の適切なプロセスが、層42の第2の側に少なくとも1つのインターコネクトを形成するために使用されてもよい。例えば、サブトラクティブアルミニウムプロセスが、図4および図5A〜図5Fに関連して説明されるように使用されてもよい。別の一例として、ダマシンプロセスが、図6および図7A〜図7Dに関連して説明されるように使用されてもよい。
【0040】
[0046]図2の技法は、一部の例において使用され、2つの製造プロセスの間で集積回路40の生産を分けることができる。ある例では、2つの製造プロセスが、同じファウンドリにおいて実行される。別の例では、2つの製造プロセスが、異なるファウンドリにおいて実行される。加えて、2つの製造プロセスが類似していてもよく、例えば、32ナノメートル(nm)、45nm、65nm、90nm、または130nmのプロセスノードなどの類似のプロセスノードである場合があり、または2つの製造プロセスが異なっていてもよく、例えば、異なるプロセスノードである場合がある。
【0041】
[0047]例えば、第1のファウンドリが、FEOL処理およびBEOL処理を実行するために使用される場合があり、第2のファウンドリが、裏側インターコネクトを形成するために使用される場合がある。ある例では、これがより小さなプロセスノード、例えば、32nmにおいてFEOL処理およびBEOL処理を行うことを可能にすることができ、一方で、裏側インターコネクトが、より大きなプロセスノード、例えば、130nmを使用して形成される場合がある。
【0042】
[0048]ある実装形態では、これは、集積回路が設計された環境以外の環境における使用のために最先端の集積回路の使用を適合させることを可能にすることがある。例えば、比較的小さなプロセスノードで形成される最先端のスタティックランダムアクセスメモリ(SRAM)は、層42の裏側(第2の側)にインターコネクトを追加することによって耐放射線強化される場合がある。インターコネクトは、SRAMセルが電気的な状態間で切り換わることをより困難にするという結果をもたらすことがある付加的な抵抗および/または容量を与えることができる。SRAMセルが切り換わることの困難さを増加させることによって、宇宙空間における用途での使用中にSRAMセルが荷電粒子にさらされることに起因する意図しない切り換えに対して、SRAMが、より耐性を有するようにさせることができる。
【0043】
[0049]別の実装形態では、層42の裏側にインターコネクトを形成するための第2の製造プロセスの使用は、裏側遮蔽物、例えば、外部からの電場および/または磁場からトランジスタ(例えば、能動シリコン領域46および/もしくは多結晶シリコンゲート48)ならびに/またはインターコネクト52を遮蔽する金属層の形成を可能にすることができる。同様に、層42の裏側にインターコネクトを形成するための第2の製造プロセスの使用は、1つまたは複数の裏側ゲートの形成を可能にすることができる。
【0044】
[0050]ある実装形態では、完成した集積回路(例えば、図1の集積回路10)は、機密であり、慎重に扱うべきものであり、または他のやり方で管理された知的財産を含むことがある。あるケースでは、集積回路の設計者は、ファウンドリを運営することがあるが、例えば、設計者のファウンドリが違った(より大きな)プロセスノードで操業し、設計者が集積回路の少なくとも一部についてより小さなプロセスノードで形成されることを望むという理由で、集積回路の一部を形成するためにもう1つファウンドリを使用することを望む場合がある。図2および図3A〜図3Cに示した技法は、FEOL作業およびBEOL作業を実行するより小さなプロセスノードで操業するファウンドリを集積回路の設計者が有することを可能にすることができ、これが図3Aに示した集積回路40aを結果としてもたらす。より小さなプロセスノードで操業するファウンドリは、完成した集積回路用の設計図の一部、例えば、集積回路40aをレイアウトし製造するために使用する設計図の一部を受け取るだけであることがある。設計者は、その後、より安全なファウンドリ(集積回路についての全体の設計を受け取り、回路を製造することを認定されたファウンドリであり、設計者のファウンドリであることも別のファウンドリであることもあり得る)を利用して、層42の裏側にインターコネクトを形成することができる。
【0045】
[0051]本開示の技法のある実装形態は、トランジスタが形成される層の1つの側だけにインターコネクトを含む集積回路と比較して、インターコネクト密度の増加を促進させることができる。
【0046】
[0052]図4は、本開示のある態様にしたがって集積回路を形成するための技法の例を示す流れ図である。図4は、図5A〜図5Fを同時に参照して説明され、これらの図は、図4の技法の様々な段階における集積回路90(図5Aでは集積回路90a、図5Bでは集積回路90b、図5Cでは集積回路90c、図5Dでは集積回路90d、図5Eでは集積回路90e、図5Fでは集積回路90f、一括して「集積回路90」)の概念図である。図4に示した技法は、全体としてサブトラクティブアルミニウムプロセスと呼ばれる場合がある。
【0047】
[0053]ある例では、図4に示した技法は、図3Cに示した集積回路40cなどの集積回路を用いて始まる。集積回路40cを形成するために使用するFEOL作業およびBEOL作業は、図2に関連して説明したように、図4に示した技法を実行するために使用するファウンドリと同じファウンドリまたは異なるファウンドリにおいて実行される場合がある。
【0048】
[0054]図4の技法は、図5Aに示したように、ベース酸化物50の表面66上に第1の誘電体層92を形成するステップ(72)を含む。第1の誘電体層92は、例えば、SiO、SiOC、またはケイ酸塩ガラスなどの任意の適切な誘電体材料を含むことができる。第1の誘電体層92は、例えば、トランジスタ(例えば、能動シリコン領域46および/または多結晶シリコンゲート48)と第1の誘電体層92上におよびこれを貫通して形成されるインターコネクト(例えば、第2のインターコネクト104、図5E)との間の電気的分離に対する要求に基づくことがある所定の厚さに形成され得る。第1の誘電体層92は、例えば、化学気相堆積(CVD)またはスピンコーティングを含む任意の適切なプロセスを使用して形成されてもよい。
【0049】
[0055]一旦、第1の誘電体層92が形成されると、アパーチャ94a、94b(一括して「アパーチャ94」)が、図5Bに示したように、第1の誘電体層92およびベース酸化物層50中にエッチングされる(74)。2つのアパーチャ94a、94bが図5Bには示されているが、実際の実装形態では、2つよりも多くのアパーチャが、第1の誘電体層92およびベース酸化物層50中にエッチングされる場合がある。アパーチャ94の総数は、層42の第2の側(裏側)に形成されるインターコネクトの数、ならびにトランジスタ(例えば、能動シリコン領域46および/または多結晶シリコンゲート48)とインターコネクトとの間の電気的接続部の数に依存することがある。アパーチャ94は、酸化物を選択的にエッチングするがシリコンをエッチングしないエッチャントを使用してエッチングされ得、これは、トランジスタへの損傷を防止することに役立つことができる。例えば、アパーチャ94は、バッファードフッ化水素酸(BHF;フッ化アンモニウム(NHF)などのバッファ薬剤とフッ化水素酸(HF)との混合物)またはドライプラズマエッチング法を使用してエッチングされ得る。
【0050】
[0056]アパーチャ94がエッチングされた(74)後で、タングステンなどの電気的導電性材料が、図5Cに示したようにアパーチャ94内に堆積され、第1のビア98aおよび第2のビア98b(一括して「ビア98」)を形成することができる(76)。ビア98は、図5Cに示される。電気的導電性材料は、例えば、CVDを含む任意の適切なプロセスを使用して堆積され得る。
【0051】
[0057]アパーチャ94内への電気的導電性材料の堆積(76)の後で、アルミニウム層100が、図5Dに示したように、第1の誘電体層92の表面96およびビア98の上に堆積可能である(78)。アルミニウム層100は、次に、水平インターコネクト102の形状を画定するためにマスキングされ、例えば、化学エッチングまたはプラズマエッチングを使用してエッチングされ得る(80)。例えば、アルミニウムは、四塩化炭素を使用してプラズマエッチングされてもよい。図5Eは、アルミニウム層100がエッチングされた後の水平インターコネクト102を示す。一旦、アルミニウム層100内の余分なアルミニウム(例えば、水平インターコネクト102に使用されないアルミニウム)が除去されると、エッチングプロセスは停止され、第2の誘電体層104が、図5Fに示したように、水平インターコネクト102および第1の誘電体層92の上に配置される(82)。第2の誘電体層104は、第1の誘電体層92と同じ誘電体材料を含むことも、異なる誘電体材料を含むこともできる。共に、第1のビア98a、第2のビア98b、および水平インターコネクト102は、層42の第2の側に配置された第2のインターコネクト104を画定し、これは第2のトランジスタ(例えば、第2の能動シリコン領域46b)と第3のトランジスタ(例えば、第3の能動シリコン領域46c)とを電気的に接続する。
【0052】
[0058]図4および図5A〜図5Fに示したプロセスは、ビアおよび水平インターコネクトの各追加の層に対して繰り返すことができる。例えば、第2の誘電体層104が、複数のアパーチャを画定するためにマスキングされ、エッチングされ得る。複数のアパーチャは、第1の誘電体層92中および/または第1の誘電体層92の表面96上の、前に形成した対応する(追加の)ビアまたはアルミニウム層と実質的に位置を合わせられる(例えば、位置を合わせられるまたはほとんど位置を合わせられる)場合がある。例えば、追加のビアが、図4のステップ(74)および(76)中に第1の誘電体層92中に形成されていてもよく、ならびに/または表面96上のアルミニウム層が、図4のステップ(78)および(80)中に形成されていてもよい。第1の誘電体層92中に形成された追加のビアは、第2の誘電体層104中におよび/またはその上に形成した追加のインターコネクトと、追加のインターコネクトが電気的に接続されるそれぞれの(1つまたは複数の)トランジスタとの間の電気的接続を与えることができる。第2の誘電体層104中のアパーチャは、次に、例えば、タングステンを使用して埋められる場合があり、アルミニウム層が、第2の誘電体層104の表面上に配置される場合があり、アルミニウム層が、第2の誘電体層104上に水平インターコネクトを画定するためにマスキングされ、エッチングされる場合がある。ある例では、第1の誘電体層92、第2の誘電体層104、および/またはいずれかの引き続く誘電体層の堆積の後で、その表面(例えば、表面96)は、表面を平坦化するために化学機械研磨(CMP)される場合がある。
【0053】
[0059]ある例では、層42の裏側にインターコネクト104を形成するためにサブトラクティブアルミニウムプロセスを使用する代わりに、層42の裏側に(1つまたは複数の)インターコネクトが、ダマシンプロセスまたはデュアルダマシンプロセスを使用して形成される場合がある。図6は、層42の裏側(第2の側)にインターコネクトを形成するためにデュアルダマシンプロセスを利用する、本開示のある態様にしたがって集積回路を形成するための技法の例を示す流れ図である。図6は、図7A〜図7Dを同時に参照して説明され、これらの図は、図6の技法の様々な段階における集積回路130(図7Aでは集積回路130a、図7Bでは集積回路130b、図7Cでは集積回路130c、および図7Dでは集積回路130d、一括して「集積回路130」)の概念図である。
【0054】
[0060]ある例では、図7Aに示したように、技法は、図2および図3A〜図3Cに示した技法を経た集積回路、例えば、集積回路40cを利用することができる。集積回路40cを形成するために使用するFEOL作業およびBEOL作業は、図2に関連して説明したように、図6に示した技法を実行するために使用するファウンドリと同じファウンドリまたは異なるファウンドリにおいて実行される場合がある。
【0055】
[0061]技法は、図7Aに示した集積回路130aを形成するために、ベース酸化物50の表面66上に第1の誘電体層132を堆積するステップ(112)を含む。第1の誘電体層132は、例えば、SiO、SiOC、またはケイ酸塩ガラスを含むことができる。第1の誘電体層132は、例えば、トランジスタ(例えば、能動シリコン領域46および/または多結晶シリコンゲート48)と、第1の誘電体層132上におよびこれを貫通して形成されるインターコネクト(第2のインターコネクト142、図7D)との間の電気的な絶縁に対する要求に基づく場合がある所定の厚さに形成される場合がある。第1の誘電体層132は、例えば、化学気相堆積(CVD)またはスピンコーティングを含む任意の適切なプロセスを使用して形成されてもよい。
【0056】
[0062]一旦、第1の誘電体層132が形成されると、第1の誘電体層132は、インターコネクトの所望の形状に対応する溝134を画定するためにマスキングされ、溝134が、図7Bに示したように、第1の誘電体層132およびベース酸化物層50中にエッチングされる(114)。溝134は、トランジスタ(例えば、能動シリコン領域46および/または多結晶シリコンゲート48)のそれぞれのトランジスタへの(図5C〜図5F中のビア98に類似した)実質的に垂直な(例えば、垂直なまたはほとんど垂直な)部分、ならびに垂直な接続部間の(図5Eおよび図5F中の水平インターコネクト102と同様の)実質的に水平な(例えば、水平なまたはほとんど水平な)部分の両方を含む。ある例では、マスキングするステップおよびエッチングするステップは、溝134の実質的に垂直な部分および実質的に水平な部分を画定するために2つのステップで行うことができる。
【0057】
[0063]1つの溝134が図7Bには示されているが、実際の実装形態では、1つよりも多くの溝が、第1の誘電体層132およびベース酸化物層50中にエッチングされる場合がある。溝134の総数は、層42の第2の側(裏側)に形成されるインターコネクトの数、ならびにトランジスタ(例えば、能動シリコン領域46および/または多結晶シリコンゲート48)とインターコネクトとの間の接続部の数に依存することがある。溝134は、酸化物を選択的にエッチングするがシリコンをエッチングしないエッチャントを使用してエッチングされ得、これは、トランジスタへの損傷を防止することに役立つことできる。例えば、溝134は、バッファードフッ化水素酸(BHF;フッ化アンモニウム(NHF)などのバッファ薬剤とフッ化水素酸(HF)との混合物)またはドライプラズマエッチング法を使用してエッチングされ得る。
【0058】
[0064]溝134が第1の誘電体層92中にエッチングされた後で、銅などの電気的導電性材料が、図7Cに示したように、溝134内に堆積される(116)。ある例では、銅が溝134からあふれ出し、一部の銅が、第1の誘電体層132の表面136上に堆積されるように、過剰な銅が、溝134内に堆積される。銅は、例えば、CVDおよび/または電気めっきを含む任意の適切なプロセスを使用して溝134内に堆積され得る。
【0059】
[0065]ある例では、溝134内に銅を堆積するステップ(116)の前に、薄いバリア膜が、溝134の表面に付けられる場合があり、これは、第1の誘電体層132中への銅の拡散を減少させるまたは防止することに役立つことができる。ある例では、薄いバリア膜は、タンタルまたは窒化タンタルを含むことができる。
【0060】
[0066]一旦、銅が溝134内に堆積されると(116)、図7Cに示したように、余分な銅が除去され、銅および第1の誘電体層132の実質的に平坦な(例えば、平坦なまたはほとんど平坦な)表面が、CMPを使用して形成される(118)。研磨された銅は、層42の第2の側に配置された第2のインターコネクト142を画定し、これは、第1の電気的導電性ビア138a、第2の電気的導電性ビア138b、および電気的導電性水平インターコネクト140を含む。引き続いて、第2の誘電体層144が、図7Dに示したように、第1の誘電体層132の表面136およびインターコネクト142上に堆積される(120)。
【0061】
[0067]図6および図7A〜図7Dに示した全体のプロセスをインターコネクトの各追加の層に対して繰り返すことができる。例えば、第2の誘電体層144が、溝を画定するためにマスキングされエッチングされる場合があり、第2の誘電体層144中の溝が銅で埋められる場合がある。ある例では、銅の堆積の後で、銅および第2の誘電体層144の表面は、表面を平坦化するために化学機械研磨(CMP)される場合がある。第3の誘電体層が、次に第2の誘電体層144および銅インターコネクトの上に堆積され、プロセスを任意の追加の層に対して繰り返すことができる。図4および図5A〜図5Fと同様に、第2の誘電体層144中に形成した溝は、図6のステップ(114)中に第1の誘電体層132中に形成した少なくとも1つのビアと実質的に位置を合わせる(例えば、位置を合わせるまたはほとんど位置を合わせる)ことができる。第1の誘電体層132中に形成したこの少なくとも1つのビアは、第2の誘電体層144中に形成した追加のインターコネクトと、追加のインターコネクトが電気的に接続される(1つまたは複数の)それぞれのトランジスタとの間に電気的な接続を与えることができる。
【0062】
[0068]様々な例を上述している。これらの例および他の例は、別記の特許請求の範囲の範囲内にある。
【符号の説明】
【0063】
10 集積回路
12 層
14 シリコン層
16 能動シリコン領域
17 酸化物分離領域
18 多結晶シリコン導体、多結晶シリコンゲート
20 ベース酸化物層
22 インターコネクト
24 電気的導電性ビア
26 水平電気インターコネクト
28 誘電体層
40 集積回路
42 層
44 シリコン層
46 能動シリコン領域
48 多結晶シリコンゲート
50 ベース酸化物層
52 インターコネクト
54 電気的導電性ビア
56 水平電気インターコネクト
58 誘電体材料
60 シリコン基板
62 キャリアハンドルウェハ
64 表面
66 表面
90 集積回路
92 第1の誘電体層
94 アパーチャ
96 表面
98 ビア
100 アルミニウム層
102 水平インターコネクト
104 第2のインターコネクト
104 第2の誘電体層
130 集積回路
132 第1の誘電体層
134 溝
136 表面
138 電気的導電性ビア
140 電気的導電性水平インターコネクト
142 第2のインターコネクト
144 第2の誘電体層

【特許請求の範囲】
【請求項1】
シリコン・オン・インシュレータ(SOI)基板の層内に配置された複数のトランジスタおよび前記層の第1の側の上に配置されたベース酸化物層を含むSOI基板、
前記層の前記第1の側に形成された第1のインターコネクトであって、前記複数のトランジスタのうちの第1のトランジスタと前記複数のトランジスタのうちの第2のトランジスタとを電気的に接続する、第1のインターコネクト、ならびに
前記層の前記第1の側と反対の前記層の第2の側に形成された第2のインターコネクトであって、前記複数のトランジスタのうちの第3のトランジスタと前記複数のトランジスタのうちの第4のトランジスタとを電気的に接続する、第2のインターコネクト
を備えた集積回路。
【請求項2】
請求項1に記載の集積回路において、前記第1のインターコネクトが、前記第1のトランジスタに電気的に接続された第1の電気的ビアと、前記第2のトランジスタに電気的に接続された第2の電気的ビアと、前記第1の電気的ビアおよび前記第2の電気的ビアを電気的に接続する第1の水平インターコネクトとを備え、前記第2のインターコネクトが、前記第3のトランジスタに電気的に接続された第3の電気的ビアと、前記第4のトランジスタに電気的に接続された第4の電気的ビアと、前記第3の電気的ビアおよび前記第4の電気的ビアを電気的に接続する第2の水平インターコネクトとを備える、集積回路。
【請求項3】
複数のトランジスタのうちの第1のトランジスタと前記複数のトランジスタのうちの第2のトランジスタとの間に第1のインターコネクトを形成するステップであって、前記複数のトランジスタが、シリコン・オン・インシュレータ(SOI)基板の層内に形成され、前記第1のインターコネクトを形成するステップが、前記層の第1の側に前記第1のインターコネクトを形成するステップを含み、前記SOI基板が、前記層の前記第1の側の上に配置されたベース酸化物層、および前記第1の側とは反対の前記層の第2の側に配置された第2のインターコネクトをさらに含み、前記第2のインターコネクトが、前記複数のトランジスタのうちの第3のトランジスタを前記複数のトランジスタのうちの第4のトランジスタに電気的に接続する、ステップ
を含む方法。

【図1】
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【図2】
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【図3A】
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【図3B】
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【図3C】
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【図4】
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【図5A】
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【図5B】
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【図5C】
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【図5D】
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【図5E】
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【図5F】
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【図6】
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【図7A】
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【図7B】
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【図7C】
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【図7D】
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【公開番号】特開2013−51419(P2013−51419A)
【公開日】平成25年3月14日(2013.3.14)
【国際特許分類】
【外国語出願】
【出願番号】特願2012−187244(P2012−187244)
【出願日】平成24年8月28日(2012.8.28)
【出願人】(500575824)ハネウェル・インターナショナル・インコーポレーテッド (1,504)
【Fターム(参考)】