表示パネル、表示装置および電子機器
【課題】隣接する配線間の寄生容量を低減することの可能な表示パネル、表示装置および電子機器を提供する。
【解決手段】表示パネルは、行方向に延在する複数の第１配線と、列方向に延在する複数の第２配線と、各第１配線と各第２配線との交差点に対応して１つずつ配置された複数の画素とを備えている。複数の第１配線のうち２つの配線、または複数の第２配線のうち２つの配線は、ともに、互いに隣接する２つの画素に挟まれた共通の領域に配置されている。さらに、これら２つの配線の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている。
【解決手段】表示パネルは、行方向に延在する複数の第１配線と、列方向に延在する複数の第２配線と、各第１配線と各第２配線との交差点に対応して１つずつ配置された複数の画素とを備えている。複数の第１配線のうち２つの配線、または複数の第２配線のうち２つの配線は、ともに、互いに隣接する２つの画素に挟まれた共通の領域に配置されている。さらに、これら２つの配線の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、高精細な解像度が求められる用途に好適な表示パネルおよびそれを備えた表示装置に関する。また、本技術は、上記の表示装置を備えた電子機器に関する。
【背景技術】
【０００２】
近年、映像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ(electro luminescence)素子を用いた表示装置が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、光源（バックライト）が必要ないので、光源を必要とする液晶表示装置と比べて、薄型化、高輝度化することができる。特に、駆動方式としてアクティブマトリクス方式を用いた場合には、各画素をホールド点灯させることができ、低消費電力化することもできる。そのため、有機ＥＬ表示装置は、次世代のフラットパネルディスプレイの主流になると期待されている。
【０００３】
アクティブマトリックス型の表示装置においては、画素ごとに配した有機ＥＬ素子に流れる電流が、有機ＥＬ素子ごとに設けた画素回路内に設けた薄膜トランジスタ（ＴＦＴ; Thin Film Transistor）によって制御される（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−３３０９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、歩留まり向上の観点から、画素回路をミラー反転することがある（特許文献１参照）。しかしながら、高精細な表示パネルでは、画素間隔が狭くなり、隣接する配線間の寄生容量が無視できない場合がある。その場合、隣接する配線間の寄生容量が原因で、表示品質の低下や、消費電力の増大を招いてしまうという問題があった。
【０００６】
本技術はかかる問題点に鑑みてなされたものであり、その目的は、隣接する配線間の寄生容量を低減することの可能な表示パネル、表示装置および電子機器を提供することにある。
【課題を解決するための手段】
【０００７】
本技術による表示パネルは、行方向に延在する複数の第１配線と、列方向に延在する複数の第２配線と、各第１配線と各第２配線との交差点に対応して１つずつ配置された複数の画素とを備えている。複数の第１配線のうち２つの配線、または複数の第２配線のうち２つの配線は、ともに、互いに隣接する２つの画素に挟まれた共通の領域に配置されている。さらに、これら２つの配線の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている。
【０００８】
本技術による表示装置は、上記の表示パネルと、複数の第１配線および第２配線を介して各画素を駆動する駆動回路とを備えている。本技術による電子機器は、上記の表示装置を備えている。
【０００９】
本技術による表示パネル、表示装置および電子機器では、互いに隣接する２つの画素に挟まれた２つの配線の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている。これにより、例えば、互いに隣接する２つの画素に挟まれた２つの配線が、同一レイヤーに配置されている場合よりも、少なくとも一部において、配線間距離が広がる。
【発明の効果】
【００１０】
本技術による表示パネル、表示装置および電子機器によれば、互いに隣接する２つの画素に挟まれた２つの配線の厚さ方向のレイアウトを、少なくとも一部において互いに異ならせたので、隣接する配線間の寄生容量を低減することができる。
【図面の簡単な説明】
【００１１】
【図１】本技術による一実施の形態に係る表示装置の構成の一例を表す図である。
【図２】画素の構成の一例を表す図である。
【図３】表示領域のレイアウトの一例を表す図である。
【図４】表示領域のレイアウトの他の例を表す図である。
【図５】互いに隣接する２つの配線の位置関係の一例を表す図である。
【図６】互いに隣接する２つの配線の位置関係の他の例を表す図である。
【図７】互いに隣接する２つの配線の位置関係のその他の例を表す図である。
【図８】表示パネルに印加する各種電圧の経時変化の一例と、駆動トランジスタのゲート電圧およびソース電圧の経時変化の一例とを表す図である。
【図９】比較例に係る表示パネルに印加する各種電圧の経時変化の一例と、駆動トランジスタのゲート電圧およびソース電圧の経時変化の一例とを表す図である。
【図１０】表示パネルに印加する各種電圧の経時変化の他の例と、駆動トランジスタのゲート電圧およびソース電圧の経時変化の他の例とを表す図である。
【図１１】上記実施の形態の表示装置を含むモジュールの概略構成を表す平面図である。
【図１２】上記実施の形態の発光装置の適用例１の外観を表す斜視図である。
【図１３】（Ａ）は適用例２の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。
【図１４】適用例３の外観を表す斜視図である。
【図１５】適用例４の外観を表す斜視図である。
【図１６】（Ａ）は適用例５の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【発明を実施するための形態】
【００１２】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（表示装置）
２つの信号線が互いに隣接している例
２．適用例（電子機器）
上記実施の形態の表示装置が電子機器に適用される例
【００１３】
＜１．実施の形態＞
［構成］
図１は、本技術による一実施の形態に係る表示装置１の概略構成を表したものである。この表示装置１は、表示パネル１０と、表示パネル１０を駆動する駆動回路２０とを備えている。駆動回路２０は、例えば、タイミング生成回路２１、映像信号処理回路２２、信号線駆動回路２３、走査線駆動回路２４、および電源線駆動回路２５を有している。
【００１４】
（表示パネル１０）
表示パネル１０は、複数の画素１１が表示パネル１０の表示領域１０Ａ全面に渡って２次元配置されたものである。画素１１は、表示パネル１１０上の画面を構成する最小単位の点に対応するものである。表示パネル１０がカラー表示パネルである場合には、画素１１は、例えば赤、緑または青などの単色の光を発する副画素に相当し、表示パネル１０がモノクロ表示パネルである場合には、画素１１は、白色光を発する画素に相当する。
【００１５】
表示パネル１０は、駆動回路２０によって各画素１１がアクティブマトリクス駆動されることにより、外部から入力された映像信号２０Ａに基づく画像を表示するものである。図２は、画素１１の回路構成の一例を表したものである。画素１１は、例えば、図２に示したように、画素回路１２と、有機ＥＬ素子１３とを有している。有機ＥＬ素子１３は、例えば、アノード電極、有機層およびカソード電極が順に積層された構成を有している。
【００１６】
画素回路１２は、例えば、図２に示したように、駆動トランジスタＴｒ１、書き込みトランジスタＴｒ２および保持容量Ｃｓによって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。書き込みトランジスタＴｒ２は、後述の信号線ＤＴＬの電圧をサンプリングするとともに駆動トランジスタＴｒ１のゲートに書き込むものである。駆動トランジスタＴｒ１は、書き込みトランジスタＴｒ２によって書き込まれた電圧の大きさに応じて有機ＥＬ素子１３に流れる電流を制御するものである。保持容量Ｃｓは、駆動トランジスタＴｒ１のゲート−ソース間に所定の電圧を保持するものである。なお、画素回路１２は、上述の２Ｔｒ１Ｃの回路構成とは異なる回路構成となっていてもよい。
【００１７】
駆動トランジスタＴｒ１および書き込みトランジスタＴｒ２は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。なお、ＴＦＴの種類は特に限定されるものではなく、例えば、逆スタガー構造（ボトムゲート型）であってもよいし、スタガー構造（トップゲート型）であってもよい。また、駆動トランジスタＴｒ１または書き込みトランジスタＴｒ２は、ｐチャネルＭＯＳ型のＴＦＴであってもよい。
【００１８】
表示パネル１０は、図２に示したように、行方向に延在する複数の書込線ＷＳＬと、列方向に延在する複数の信号線ＤＴＬと、行方向に延在する複数の電源線ＤＳＬとを有している。各信号線ＤＴＬと各書込線ＷＳＬとの交差点近傍には、画素１１が設けられている。各信号線ＤＴＬは、後述の信号線駆動回路２３の出力端（図示せず）と、書き込みトランジスタＴｒ２のソースまたはドレインとに接続されている。各書込線ＷＳＬは、後述の書込線駆動回路２４の出力端（図示せず）と、書き込みトランジスタＴｒ２のゲートに接続されている。各電源線ＤＳＬは、固定の電圧を出力する電源の出力端（図示せず）と、駆動トランジスタＴｒ１のソースまたはドレインに接続されている。
【００１９】
書き込みトランジスタＴｒ２のゲートは、書込線ＷＳＬに接続されている。書き込みトランジスタＴｒ２のソースまたはドレインが信号線ＤＴＬに接続され、書き込みトランジスタＴｒ２のソースおよびドレインのうち信号線ＤＴＬに未接続の端子が駆動トランジスタＴｒ１のゲートに接続されている。駆動トランジスタＴｒ１のソースまたはドレインが電源線ＤＳＬに接続され、駆動トランジスタＴｒ１のソースおよびドレインのうち電源線ＤＳＬに未接続の端子が有機ＥＬ素子１３のアノードに接続されている。保持容量Ｃｓの一端が駆動トランジスタＴｒ１のゲートに接続され、保持容量Ｃｓの他端が駆動トランジスタＴｒ１のソース（図２では有機ＥＬ素子１３側の端子）に接続されている。つまり、保持容量Ｃｓは、駆動トランジスタＴｒ１のゲート−ソース間に挿入されている。有機ＥＬ素子１３のカソードは、グラウンド線ＧＮＤに接続されている。グラウンド線ＧＮＤは、基準電位（例えばグラウンド電位）となっている外部回路（図示せず）と電気的に接続されるものである。
【００２０】
（表示パネル１０内のレイアウト）
次に、図３、図４を参照しつつ、表示パネル１０内の平面レイアウトについて説明する。図３は、表示領域１０Ａの平面レイアウトの一例を表したものである。図４は、カラー表示における画素配列の一例を表したものである。
【００２１】
複数の画素１１は、例えば、図３に示したように、表示パネル１０において、行方向および列方向に配置されている。行方向に並んで配置された各画素１１は、共通の書込線ＷＳＬに接続されるとともに、共通の電源線ＤＳＬに接続されている。列方向に並んで配置された各画素１１は、共通の信号線ＤＴＬに接続されている。行方向に延在する複数の書込線ＷＳＬは、列方向に等間隔で配置されている。同様に、行方向に延在する複数の電源線ＤＳＬも、列方向に等間隔で配置されている。
【００２２】
一方、列方向に延在する複数の信号線ＤＴＬでは、ある特定の画素列に対応する信号線ＤＴＬ（例えば図中の信号線ＤＴＬ２）が、その信号線ＤＴＬの隣に位置する他の信号線ＤＴＬ（例えば図中の信号線ＤＴＬ１）に沿って配置されている。つまり、信号線ＤＴＬ１および信号線ＤＴＬ２は、ともに、互いに隣接する２つの画素１１に挟まれた共通の領域αに配置されている。例えば、図４に示したように、表示パネル１０がＲＧＢ３原色によってカラー表示を行うパネルとなっており、かつＲに対応する画素１１（１１Ｒ）、Ｇに対応する画素１１（１１Ｇ）およびＢに対応する画素１１（１１Ｂ）がストライプ配列となっている場合には、画素１１Ｒに接続された信号線ＤＴＬと、画素１１Ｇに接続された信号線ＤＴＬとが、画素１１Ｒと画素１１Ｇとの間に挟まれた共通の領域αに配置されている。
【００２３】
２つの信号線ＤＴＬ１，ＤＴＬ２を間に挟み込む２つの画素１１において、一方の画素１１の平面レイアウトが、他方の画素１１の平面レイアウトと異なっている。信号線ＤＴＬ２に接続された各画素１１の平面レイアウトが、信号線ＤＴＬ２の位置に応じたレイアウトとなっており、信号線ＤＴＬ１に接続された画素１１の平面レイアウトと異なったレイアウトなっている。さらに、信号線ＤＴＬ２に接続された各画素１１の平面レイアウトが、当該各画素１１の両隣に配置された各画素１１の平面レイアウトと異なっている。
【００２４】
例えば、２つの信号線ＤＴＬ１，ＤＴＬ２を間に挟み込む２つの画素１１において、一方の画素１１の平面レイアウトが、他方の画素１１の平面レイアウトを、帯状の領域αを対称軸として反転させたレイアウトとなっている。例えば、図３に示したように、信号線ＤＴＬ２に接続された各画素１１の平面レイアウトは、信号線ＤＴＬ１に接続された画素１１の平面レイアウトを、帯状の領域αを対称軸として反転させたレイアウトとなっている。さらに、信号線ＤＴＬ２に接続された各画素１１の平面レイアウトが、当該各画素１１の両隣に配置された各画素１１の平面レイアウトを、帯状の領域αを対称軸として反転させたレイアウトとなっている。
【００２５】
信号線ＤＴＬ１および信号線ＤＴＬ２を表示領域１０Ａの法線方向から眺めたときの、信号線ＤＴＬ１と信号線ＤＴＬ２との間の距離Ｄ１は、例えば、信号線ＤＴＬ２の幅と同程度の幅となっており、例えば、サブミクロンオーダーとなっている。なお、距離Ｄ１は、信号線ＤＴＬ１および信号線ＤＴＬ２の相対的な位置関係によって、信号線ＤＴＬ２の幅よりも狭くなっていてもよい。また、距離Ｄ１が負になっていてもよい。ここで、「距離Ｄ１が負」とは、信号線ＤＴＬ１および信号線ＤＴＬ２を表示領域１０Ａの法線方向から眺めたときに、信号線ＤＴＬ１および信号線ＤＴＬ２の全体または一部が互いに重なり合っていることを意味している。
【００２６】
次に、図５〜図７を参照しつつ、表示パネル１０内の断面レイアウトについて説明する。図５〜図７は、表示パネル１０のうち信号線ＤＴＬを含む部分の断面レイアウトの一例を表したものである。具体的には、図５、図６は、列方向の断面レイアウトの一例を表したものであり、図７は、行方向の断面レイアウトの一例を表したものである。
【００２７】
例えば、図５に示したように、信号線ＤＴＬ１は、絶縁層１４と同層に形成されており、信号線ＤＴＬ２は、絶縁層１５と同層に形成されている。信号線ＤＴＬ１は、絶縁層１５との関係で相対的に下方のレイヤーに相当する絶縁層１４と同層に形成されており、信号線ＤＴＬ２は、絶縁層１４との関係で相対的に上方のレイヤーに相当する絶縁層１５と同層に形成されている。つまり２つの信号線ＤＴＬ１，ＤＴＬ２は、表示領域１０Ａにおいて、互いに異なるレイヤーに配置されている。従って、信号線ＤＴＬ２を含む列方向の断面レイアウトは、信号線ＤＴＬ１を含む列方向の断面レイアウトとは異なっている。ここで、信号線ＤＴＬ１が、表示領域１０Ａ全体において絶縁層１４と同層に形成されるとともに、信号線ＤＴＬ２が、表示領域１０Ａ全体において絶縁層１５と同層に形成されていてもよい。
【００２８】
なお、表示領域１０Ａにおいて、信号線ＤＴＬ２の一部が、絶縁層１５よりも上方の絶縁層（図示せず）に形成されていてもよい。また、例えば、図６に示したように、信号線ＤＴＬ２が、一部の区間で絶縁層１４と同層に形成されるとともに別の区間で絶縁層１５と同層に形成されていてもよい。
【００２９】
２つの信号線ＤＴＬ１，ＤＴＬ２の、表示領域１０Ａにおける配線長は、互いに等しくなっていることが好ましい。信号線ＤＴＬ１が絶縁層１４と同層に形成され、信号線ＤＴＬ２が絶縁層１５と同層に形成されている場合には、２つの信号線ＤＴＬ１，ＤＴＬ２の、表示領域１０Ａにおける配線長は、通常は、互いに等しくなる。一方、上述したように、信号線ＤＴＬ２の少なくとも一部が、絶縁層１４よりも上方の絶縁層（例えば絶縁層１５）に形成されている場合には、例えば、信号線ＤＴＬ１の、列方向の断面レイアウトが、信号線ＤＴＬ２の、列方向の断面レイアウトを上下反転させたレイアウトとなっていることが好ましい。
【００３０】
いずれにしても、本実施の形態では、２つの信号線ＤＴＬ１，ＤＴＬ２が同一レイヤーに配置されている場合よりも、少なくとも一部において、２つの信号線ＤＴＬ１，ＤＴＬ２における配線間距離が広がっている。そのため、信号線ＤＴＬ２のうち、絶縁層１４よりも上方の絶縁層（例えば絶縁層１５）に形成されている部分と、信号線ＤＴＬ１との実際の距離Ｄ２は、例えば、図７（Ａ）に示したように、上述の距離Ｄ１よりも大きくなっている。図７（Ａ）中の信号線ＤＴＬ’は、信号線ＤＴＬ２を絶縁層１４と同一の層にまで真っ直ぐ降ろしたときの位置を表している。
【００３１】
なお、例えば、図７（Ａ）に示したように、信号線ＤＴＬ１と、信号線ＤＴＬ２のうち信号線ＤＴＬ１よりも上層に形成されている部分とを、表示領域１０Ａの法線方向から眺めたときに、信号線ＤＴＬ１および信号線ＤＴＬ２の全体または一部が互いに重なり合っていてもよい。
【００３２】
（駆動回路２０）
次に、駆動回路２０内の各回路について、図１を参照して説明する。タイミング生成回路２１は、信号線駆動回路２３、書込線駆動回路２４および電源線駆動回路２５が連動して動作するように制御するものである。タイミング生成回路２１は、例えば、外部から入力された同期信号２０Ｂに応じて（同期して）、上述した各回路に対して制御信号２１Ａを出力するようになっている。タイミング生成回路２１は、例えば、映像信号処理回路２２、信号線駆動回路２３、書込線駆動回路２４、電源線駆動回路２５および計測回路２６などと共に、例えば、表示パネル１０とは別体の制御回路基板（図示せず）上に形成されている。
【００３３】
映像信号処理回路２２は、例えば、外部から入力されたデジタルの映像信号２０Ａに対して所定の補正を行うようになっている。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。映像信号処理回路２２は、さらに、外部から入力された同期信号２０Ｂに応じて（同期して）、例えば上記の補正をした後の映像信号２０Ａをアナログに変換して、アナログの表示信号２２Ａとして信号線駆動回路２３に出力するようになっている。つまり、表示信号２２Ａは、映像信号２０Ａに応じた信号となっている。
【００３４】
信号線駆動回路２３は、映像信号処理回路２２から入力された表示信号２２Ａを、制御信号２１Ａの入力に応じて（同期して）各信号線ＤＴＬに出力し、これにより、選択対象の各画素１１への書き込みを行うものである。なお、書き込みとは、駆動トランジスタＴｒ１のゲートに所定の電圧を印加することを指している。信号線駆動回路２３は、例えば、表示信号２２Ａに対応する信号電圧Ｖｓｉｇと、表示信号２２Ａとは無関係な一定の電圧Ｖｏｆｓとを出力することが可能となっている。ここで、電圧Ｖｏｆｓは、有機ＥＬ素子１３の閾値電圧よりも低い電圧値（一定値）である。
【００３５】
書込線駆動回路２４は、制御信号２１Ａの入力に応じて（同期して）、複数の走査線ＷＳＬの中から１または複数の走査線ＷＳＬに選択パルスを順次印加し、これにより、１または複数の画素行を順次選択するものである。書込線駆動回路２４は、例えば、書き込みトランジスタＴｒ２をオンさせるときに印加する電圧Ｖｏｎと、書き込みトランジスタＴｒ２をオフさせるときに印加する電圧Ｖｏｆｆとを出力することが可能となっている。
【００３６】
電源線駆動回路２５は、制御信号２１Ａの入力に応じて（同期して）、複数の電源線ＤＳＬの中から１または複数の電源線ＤＳＬに選択パルスを順次印加し、これにより、１または複数の画素行の発光および消光を制御するものである。電源線駆動回路２５は、例えば、後述のＶｔｈ補正や、μ補正、発光の際に印加する電圧ＶｃｃＨと、消光の際に印加する電圧ＶｃｃＬとを出力することが可能となっている。
【００３７】
[動作]
次に、表示装置１の動作の一例について説明する。図８は、表示装置１を駆動させたときの各種波形の一例を表したものである。図８（Ａ）には、信号線ＤＴＬに電圧Ｖｓｉｇ、電圧Ｖｏｆｓが周期的に印加されている様子が示されている。また、図８（Ｂ），（Ｃ）には、書込線ＷＳＬに電圧Ｖｏｎ、電圧Ｖｏｆｆが所定のタイミングで印加され、電源線ＤＳＬに電圧ＶｃｃＨ、電圧ＶｃｃＬが所定のタイミングで印加さている様子がそれぞれ示されている。なお、図８（Ｂ）には、駆動トランジスタＴｒ１がｎチャネル型である場合の波形が例示されている。図８（Ｄ），（Ｅ）には、信号線ＤＴＬ、書込線ＷＳＬおよび電源線ＤＳＬへの電圧印加に応じて、駆動トランジスタＴｒ１のゲート電圧Ｖｇおよびソース電圧Ｖｓが時々刻々変化している様子が示されている。
【００３８】
---Ｖｔｈ補正準備期間---
まず、Ｖｔｈ補正（閾値補正）の準備を行う。具体的には、書込線ＷＳＬの電圧がＶｏｆｆとなっており、電源線ＤＳＬの電圧がＶｃｃＨとなっている時（つまり有機ＥＬ素子１３が発光している時）に、電源線駆動回路２５が制御信号２１Ａに応じて電源線ＤＳＬの電圧をＶｃｃＨからＶｃｃＬに下げる（Ｔ１）。すると、ソース電圧ＶｓがＶｃｃＬとなり、有機ＥＬ素子１３が消光する。次に、信号線駆動回路２３が制御信号２１Ａに応じて信号線ＤＴＬの電圧をＶｓｉｇからＶｏｆｓに切り替えたのち、電源線ＤＳＬの電圧がＶｃｃＬとなっている間に、書込線駆動回路２４が制御信号２１Ａに応じて書込線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げる。すると、ゲート電圧ＶｇがＶｏｆｓになる。このとき、ゲート電圧Ｖｇとソース電圧Ｖｓとの電位差Ｖｇｓ（＝Ｖｏｆｓ−ＶｃｃＬ）が駆動トランジスタＴｒ１の閾値電圧Ｖｔｈよりも大きくなるように、電源線駆動回路２５および信号線駆動回路２３では、電源線ＤＳＬおよび信号線ＤＴＬへの印加電圧（ＶｃｃＬ、Ｖｏｆｓ）が設定されている。
【００３９】
---最初のＶｔｈ補正期間---
次に、Ｖｔｈ補正を行う。具体的には、信号線ＤＴＬの電圧がＶｏｆｓとなっている間に、電源線駆動回路２５が制御信号２１Ａに応じて電源線ＤＳＬの電圧をＶｃｃＬからＶｃｃＨに上げる（Ｔ２）。すると、駆動トランジスタＴｒ１のドレイン−ソース間に電流が流れ、ソース電圧Ｖｓが上昇する。その後、信号線駆動回路２３が制御信号２１Ａに応じて信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える前に、書込線駆動回路２４が制御信号２１Ａに応じて書込線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ３）。すると、駆動トランジスタＴｒ１のゲートがフローティングとなり、Ｖｔｈ補正が一旦抑制する。
【００４０】
---最初のＶｔｈ補正休止期間---
Ｖｔｈ補正が休止している期間中（すなわち、書込線ＷＳＬの電圧がＶｏｆｆとなっており、かつ電源線ＤＳＬの電圧がＶｃｃＨとなっている間）は、先のＶｔｈ補正を行った行（画素）とは異なる他の行（画素）において、信号線ＤＴＬの電圧のサンプリングが行われる。なお、Ｖｔｈ補正が不十分である場合、すなわち、駆動トランジスタＴｒ１のゲート−ソース間の電位差Ｖｇｓが駆動トランジスタＴｒ１の閾値電圧Ｖｔｈよりも大きい場合には、以下のようになる。すなわち、Ｖｔｈ補正休止期間中にも、先のＶｔｈ補正を行った行（画素）において、駆動トランジスタＴｒ１のドレイン−ソース間に電流が流れ、ソース電圧Ｖｓが上昇し、保持容量Ｃｓを介したカップリングによりゲート電圧Ｖｇも上昇する。
【００４１】
---２回目のＶｔｈ補正期間---
Ｖｔｈ補正休止期間が終了した後、Ｖｔｈの補正を再び行う。具体的には、電源線ＤＳＬの電圧がＶｃｃＨとなっており、かつ信号線ＤＴＬの電圧がＶｏｆｓとなっており、Ｖｔｈ補正が可能となっている時に、書込線駆動回路２４が制御信号２１Ａに応じて書込線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げ（Ｔ４）、駆動トランジスタＴｒ１のゲートを信号線ＤＴＬに接続する。このとき、ソース電圧ＶｓがＶｏｆｓ−Ｖｔｈよりも低い場合（Ｖｔｈ補正がまだ完了していない場合）には、駆動トランジスタＴｒ１がカットオフするまで（電位差ＶｇｓがＶｔｈになるまで）、駆動トランジスタＴｒ１のドレイン−ソース間に電流が流れる。これにより、ゲート電圧ＶｇがＶｏｆｓとなり、ソース電圧Ｖｓが上昇し、その結果、保持容量ＣｓがＶｔｈに充電され、電位差ＶｇｓがＶｔｈとなる。その後、信号線駆動回路２３が信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える前に、書込線駆動回路２４が書込線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ５）。すると、駆動トランジスタＴｒ１のゲートがフローティングとなるので、電位差Ｖｇｓを信号線ＤＴＬの電圧の大きさに拘わらずＶｔｈのままで維持することができる。このように、電位差ＶｇｓをＶｔｈに設定することにより、駆動トランジスタＴｒ１の閾値電圧Ｖｔｈが画素回路１２ごとにばらついた場合であっても、有機ＥＬ素子１３の発光輝度がばらつくのをなくすることができる。
【００４２】
---２回目のＶｔｈ補正休止期間---
その後、Ｖｔｈ補正の休止期間中（すなわち、書込線ＷＳＬの電圧がＶｏｆｆとなっており、かつ電源線ＤＳＬの電圧がＶｃｃＨとなっている間）に、信号線駆動回路２３が制御信号２１Ａに応じて信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える。
【００４３】
---書き込み・μ補正期間---
２回目のＶｔｈ補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線ＤＴＬの電圧がＶｓｉｇとなっている間に、書込線駆動回路２４が制御信号２１Ａに応じて書込線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げ（Ｔ６）、駆動トランジスタＴｒ１のゲートを信号線ＤＴＬに接続する。すると、駆動トランジスタＴｒ１のゲートの電圧が信号線ＤＴＬの電圧Ｖｓｉｇとなる。このとき、有機ＥＬ素子１３のアノードの電圧はこの段階ではまだ有機ＥＬ素子１３の閾値電圧よりも小さく、有機ＥＬ素子１３はカットオフしている。そのため、電流は有機ＥＬ素子１３の素子容量（図示せず）に流れ、素子容量が充電されるので、ソース電圧ＶｓがΔＶだけ上昇し、やがて電位差ＶｇｓがＶｓｉｇ＋Ｖｔｈ−ΔＶとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、駆動トランジスタＴｒ１の移動度μが大きい程、ΔＶも大きくなるので、電位差Ｖｇｓを発光前にΔＶだけ小さくすることにより、画素ごとの移動度μのばらつきを取り除くことができる。
【００４４】
---発光期間---
次に、書込線駆動回路２４が制御信号２１Ａに応じて書込線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ７）。すると、駆動トランジスタＴｒ１のゲートがフローティングとなり、駆動トランジスタＴｒ１のドレイン−ソース間に電流が流れ、ソース電圧Ｖｓが上昇する。その結果、有機ＥＬ素子１３に閾値電圧以上の電圧が印加され、有機ＥＬ素子１３が所望の輝度で発光する。
【００４５】
[効果]
次に、本実施の形態の表示装置１の効果について説明する。
【００４６】
図９は、ある画素１１に接続された信号線ＤＴＬ３が、その画素１１の隣の画素１１に接続された信号線ＤＴＬ４に沿って配置された表示パネル（比較例に係る表示パネル）を駆動させたときの各種波形の一例を表したものである。この比較例に係る表示パネルを駆動している際に、ある画素行が、書き込み・μ補正期間の直前の期間に相当するＶｔｈ補正休止期間（Ｔ５〜Ｔ６の間）となったとする。このときに、例えば、図９に示したように、信号線ＤＴＬ３の電圧が信号線ＤＴＬ４の電圧よりも大幅に大きくなったとする。その場合、信号線ＤＴＬ３と信号線ＤＴＬ４との間の寄生容量によるカップリングで、信号線ＤＴＬ４の電圧が信号線ＤＴＬ３の電圧に引きずられ、図９に示したように所望の値（図中の破線）からずれてしまう。その結果、図９の破線で丸く囲んだような波形となり、μ補正を正しく行うことができない場合があった。
【００４７】
一方、本実施の形態では、信号線ＤＴＬ１および信号線ＤＴＬ２の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている。そのため、図１０に示したように、信号線ＤＴＬ１の電圧が信号線ＤＴＬ２の電圧よりも大幅に大きくなった場合であっても、信号線ＤＴＬ１と信号線ＤＴＬ２との間の寄生容量は小さく、寄生容量によるカップリングが抑制されている。その結果、信号線ＤＴＬ２の電圧が信号線ＤＴＬ１の電圧に引きずられるのが抑制されるので、図１０の破線で丸く囲んだように、μ補正を正しく行うことができる。従って、クロストーク（混色）を抑制することが出来る。また、信号線ＤＴＬ自体の寄生容量を小さくすることができるので、充放電電力の増加も抑えることが可能となる。
【００４８】
＜２．適用例＞
以下、上記各実施の形態およびそれらの変形例で説明した表示装置１の適用例について説明する。上述の表示装置１は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、映像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
【００４９】
（モジュール）
上述の表示装置１は、例えば、図１１に示したようなモジュールとして、後述する適用例１〜５などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板３１の一辺に、封止用基板３２から露出した領域２１０を設け、この露出した領域２１０に、駆動回路２０の配線を延長して外部接続端子（図示せず）を形成したものである。外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）２２０が設けられていてもよい。
【００５０】
（適用例１）
図１２は、上述の表示装置１が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００は、上述の表示装置１により構成されている。
【００５１】
（適用例２）
図１３は、上述の表示装置１が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、その表示部４２０は、上述の表示装置１により構成されている。
【００５２】
（適用例３）
図１４は、上述の表示装置１が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および映像を表示する表示部５３０を有しており、その表示部５３０は、上述の表示装置１により構成されている。
【００５３】
（適用例４）
図１５は、上述の表示装置１が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有しており、その表示部６４０は、上述の表示装置１により構成されている。
【００５４】
（適用例５）
図１６は、上述の表示装置１が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そのディスプレイ７４０またはサブディスプレイ７５０は、上述の表示装置１により構成されている。
【００５５】
以上、実施の形態、変形例および適用例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。
【００５６】
例えば、上記実施の形態等では、信号線ＤＴＬ同士が互いに近接する場合が例示されていたが、走査線ＷＳＬ同士が互いに近接する場合や、電源線ＤＳＬ同士が互いに近接する場合にも、本技術をもちろん適用可能である。
【００５７】
また、例えば、上記実施の形態等では、上述の表示装置１がアクティブマトリクス型である場合について説明したが、アクティブマトリクス駆動のための画素回路１２の構成は上記実施の形態等で説明したものに限られず、必要に応じて容量素子やトランジスタを画素回路１２に追加してもよい。その場合、画素回路１２の変更に応じて、上述した信号線駆動回路２３、書込線駆動回路２４、電源線駆動回路２５のほかに、必要な駆動回路を追加してもよい。
【００５８】
また、例えば、上記実施の形態等では、映像信号処理回路２２、信号線駆動回路２３、書込線駆動回路２４、電源線駆動回路２５の駆動をタイミング生成回路２１が制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、映像信号処理回路２２、信号線駆動回路２３、書込線駆動回路２４、電源線駆動回路２５の制御は、ハードウェア（回路）で行われていてもよいし、ソフトウェア（プログラム）で行われていてもよい。
【００５９】
また、例えば、本技術は以下のような構成を取ることができる。
（１）
行方向に延在する複数の第１配線と、列方向に延在する複数の第２配線と、各第１配線と各第２配線との交差点に対応して１つずつ配置された複数の画素とを備え、
前記複数の第１配線のうち２つの配線、または前記複数の第２配線のうち２つの配線は、ともに、互いに隣接する２つの画素に挟まれた共通の領域に配置されており、かつ、これら２つの配線の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている
表示パネル。
（２）
前記２つの配線は、当該表示パネルの表示領域において、互いに異なるレイヤーに配置されている
（１）に記載の表示パネル。
（３）
前記２つの配線は、映像信号に応じた信号が印加される信号線である
（１）または（２）に記載の表示パネル。
（４）
前記２つの配線の配線長は、互いに等しくなっている
（１）ないし（３）のいずれか１つに記載の表示パネル。
（５）
前記２つの配線を間に挟み込む２つの画素において、一方の画素のレイアウトが、他方の画素のレイアウトを反転させたレイアウトとなっている
（１）ないし（４）のいずれか１つに記載の表示パネル。
（６）
行方向に延在する複数の第１配線と、列方向に延在する複数の第２配線と、各第１配線と各第２配線との交差点に対応して１つずつ配置された複数の画素とを有する表示パネルと、
前記複数の第１配線および前記第２配線を介して各画素を駆動する駆動回路と
を備え、
前記表示パネルは、前記複数の第１配線のうち２つの配線、または前記複数の第２配線のうち２つの配線は、ともに、互いに隣接する２つの画素に挟まれた共通の領域に配置されており、かつ、これら２つの配線の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている
表示装置。
（７）
表示装置を備え、
前記表示装置は、
行方向に延在する複数の第１配線と、列方向に延在する複数の第２配線と、各第１配線と各第２配線との交差点に対応して１つずつ配置された複数の画素とを有する表示パネルと、
前記複数の第１配線および前記第２配線を介して各画素を駆動する駆動回路と
を有し、
前記表示パネルは、前記複数の第１配線のうち２つの配線、または前記複数の第２配線のうち２つの配線は、ともに、互いに隣接する２つの画素に挟まれた共通の領域に配置されており、かつ、これら２つの配線の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている
電子機器。
【符号の説明】
【００６０】
１…表示装置、１０…表示パネル、１０Ａ…表示領域、１１，１１Ｒ，１１Ｇ，１１Ｂ…画素、１２…画素回路、１３…有機ＥＬ素子、１４，１５…絶縁層、２０…駆動回路、２０Ａ…映像信号、２０Ｂ…同期信号、２１…タイミング生成回路、２１Ａ…制御信号、２２…映像信号処理回路、２３…信号線駆動回路、２４…書込線駆動回路、２５…電源線駆動回路、３１…基板、３２…封止用基板、２１０…領域、２２０…ＦＰＣ、３００…映像表示画面部、３１０…フロントパネル、３２０…フィルターガラス、４１０…発光部、４２０，５３０，６４０…表示部、４３０…メニュースイッチ、４４０…シャッターボタン、５１０…本体、５２０…キーボード、６１０…本体部、６２０…レンズ、６３０…スタート／ストップスイッチ、７１０…上側筐体、７２０…下側筐体、７３０…連結部、７４０…ディスプレイ、７５０…サブディスプレイ、７６０…ピクチャーライト、７７０…カメラ、Ｃｓ…保持容量、ＤＴＬ，ＤＴＬ１〜ＤＴＬ４…信号線、ＧＮＤ…グラウンド線、ＤＳＬ…電源線、Ｔｒ１…駆動トランジスタ、Ｔｒ２…書き込みトランジスタ、Ｖｇ…ゲート電圧、Ｖｓ…ソース電圧、Ｖｇｓ…ゲート−ソース間電圧、ＷＳＬ…書込線、α…領域。
【技術分野】
【０００１】
本技術は、高精細な解像度が求められる用途に好適な表示パネルおよびそれを備えた表示装置に関する。また、本技術は、上記の表示装置を備えた電子機器に関する。
【背景技術】
【０００２】
近年、映像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ(electro luminescence)素子を用いた表示装置が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、光源（バックライト）が必要ないので、光源を必要とする液晶表示装置と比べて、薄型化、高輝度化することができる。特に、駆動方式としてアクティブマトリクス方式を用いた場合には、各画素をホールド点灯させることができ、低消費電力化することもできる。そのため、有機ＥＬ表示装置は、次世代のフラットパネルディスプレイの主流になると期待されている。
【０００３】
アクティブマトリックス型の表示装置においては、画素ごとに配した有機ＥＬ素子に流れる電流が、有機ＥＬ素子ごとに設けた画素回路内に設けた薄膜トランジスタ（ＴＦＴ; Thin Film Transistor）によって制御される（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−３３０９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、歩留まり向上の観点から、画素回路をミラー反転することがある（特許文献１参照）。しかしながら、高精細な表示パネルでは、画素間隔が狭くなり、隣接する配線間の寄生容量が無視できない場合がある。その場合、隣接する配線間の寄生容量が原因で、表示品質の低下や、消費電力の増大を招いてしまうという問題があった。
【０００６】
本技術はかかる問題点に鑑みてなされたものであり、その目的は、隣接する配線間の寄生容量を低減することの可能な表示パネル、表示装置および電子機器を提供することにある。
【課題を解決するための手段】
【０００７】
本技術による表示パネルは、行方向に延在する複数の第１配線と、列方向に延在する複数の第２配線と、各第１配線と各第２配線との交差点に対応して１つずつ配置された複数の画素とを備えている。複数の第１配線のうち２つの配線、または複数の第２配線のうち２つの配線は、ともに、互いに隣接する２つの画素に挟まれた共通の領域に配置されている。さらに、これら２つの配線の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている。
【０００８】
本技術による表示装置は、上記の表示パネルと、複数の第１配線および第２配線を介して各画素を駆動する駆動回路とを備えている。本技術による電子機器は、上記の表示装置を備えている。
【０００９】
本技術による表示パネル、表示装置および電子機器では、互いに隣接する２つの画素に挟まれた２つの配線の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている。これにより、例えば、互いに隣接する２つの画素に挟まれた２つの配線が、同一レイヤーに配置されている場合よりも、少なくとも一部において、配線間距離が広がる。
【発明の効果】
【００１０】
本技術による表示パネル、表示装置および電子機器によれば、互いに隣接する２つの画素に挟まれた２つの配線の厚さ方向のレイアウトを、少なくとも一部において互いに異ならせたので、隣接する配線間の寄生容量を低減することができる。
【図面の簡単な説明】
【００１１】
【図１】本技術による一実施の形態に係る表示装置の構成の一例を表す図である。
【図２】画素の構成の一例を表す図である。
【図３】表示領域のレイアウトの一例を表す図である。
【図４】表示領域のレイアウトの他の例を表す図である。
【図５】互いに隣接する２つの配線の位置関係の一例を表す図である。
【図６】互いに隣接する２つの配線の位置関係の他の例を表す図である。
【図７】互いに隣接する２つの配線の位置関係のその他の例を表す図である。
【図８】表示パネルに印加する各種電圧の経時変化の一例と、駆動トランジスタのゲート電圧およびソース電圧の経時変化の一例とを表す図である。
【図９】比較例に係る表示パネルに印加する各種電圧の経時変化の一例と、駆動トランジスタのゲート電圧およびソース電圧の経時変化の一例とを表す図である。
【図１０】表示パネルに印加する各種電圧の経時変化の他の例と、駆動トランジスタのゲート電圧およびソース電圧の経時変化の他の例とを表す図である。
【図１１】上記実施の形態の表示装置を含むモジュールの概略構成を表す平面図である。
【図１２】上記実施の形態の発光装置の適用例１の外観を表す斜視図である。
【図１３】（Ａ）は適用例２の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。
【図１４】適用例３の外観を表す斜視図である。
【図１５】適用例４の外観を表す斜視図である。
【図１６】（Ａ）は適用例５の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【発明を実施するための形態】
【００１２】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（表示装置）
２つの信号線が互いに隣接している例
２．適用例（電子機器）
上記実施の形態の表示装置が電子機器に適用される例
【００１３】
＜１．実施の形態＞
［構成］
図１は、本技術による一実施の形態に係る表示装置１の概略構成を表したものである。この表示装置１は、表示パネル１０と、表示パネル１０を駆動する駆動回路２０とを備えている。駆動回路２０は、例えば、タイミング生成回路２１、映像信号処理回路２２、信号線駆動回路２３、走査線駆動回路２４、および電源線駆動回路２５を有している。
【００１４】
（表示パネル１０）
表示パネル１０は、複数の画素１１が表示パネル１０の表示領域１０Ａ全面に渡って２次元配置されたものである。画素１１は、表示パネル１１０上の画面を構成する最小単位の点に対応するものである。表示パネル１０がカラー表示パネルである場合には、画素１１は、例えば赤、緑または青などの単色の光を発する副画素に相当し、表示パネル１０がモノクロ表示パネルである場合には、画素１１は、白色光を発する画素に相当する。
【００１５】
表示パネル１０は、駆動回路２０によって各画素１１がアクティブマトリクス駆動されることにより、外部から入力された映像信号２０Ａに基づく画像を表示するものである。図２は、画素１１の回路構成の一例を表したものである。画素１１は、例えば、図２に示したように、画素回路１２と、有機ＥＬ素子１３とを有している。有機ＥＬ素子１３は、例えば、アノード電極、有機層およびカソード電極が順に積層された構成を有している。
【００１６】
画素回路１２は、例えば、図２に示したように、駆動トランジスタＴｒ１、書き込みトランジスタＴｒ２および保持容量Ｃｓによって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。書き込みトランジスタＴｒ２は、後述の信号線ＤＴＬの電圧をサンプリングするとともに駆動トランジスタＴｒ１のゲートに書き込むものである。駆動トランジスタＴｒ１は、書き込みトランジスタＴｒ２によって書き込まれた電圧の大きさに応じて有機ＥＬ素子１３に流れる電流を制御するものである。保持容量Ｃｓは、駆動トランジスタＴｒ１のゲート−ソース間に所定の電圧を保持するものである。なお、画素回路１２は、上述の２Ｔｒ１Ｃの回路構成とは異なる回路構成となっていてもよい。
【００１７】
駆動トランジスタＴｒ１および書き込みトランジスタＴｒ２は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。なお、ＴＦＴの種類は特に限定されるものではなく、例えば、逆スタガー構造（ボトムゲート型）であってもよいし、スタガー構造（トップゲート型）であってもよい。また、駆動トランジスタＴｒ１または書き込みトランジスタＴｒ２は、ｐチャネルＭＯＳ型のＴＦＴであってもよい。
【００１８】
表示パネル１０は、図２に示したように、行方向に延在する複数の書込線ＷＳＬと、列方向に延在する複数の信号線ＤＴＬと、行方向に延在する複数の電源線ＤＳＬとを有している。各信号線ＤＴＬと各書込線ＷＳＬとの交差点近傍には、画素１１が設けられている。各信号線ＤＴＬは、後述の信号線駆動回路２３の出力端（図示せず）と、書き込みトランジスタＴｒ２のソースまたはドレインとに接続されている。各書込線ＷＳＬは、後述の書込線駆動回路２４の出力端（図示せず）と、書き込みトランジスタＴｒ２のゲートに接続されている。各電源線ＤＳＬは、固定の電圧を出力する電源の出力端（図示せず）と、駆動トランジスタＴｒ１のソースまたはドレインに接続されている。
【００１９】
書き込みトランジスタＴｒ２のゲートは、書込線ＷＳＬに接続されている。書き込みトランジスタＴｒ２のソースまたはドレインが信号線ＤＴＬに接続され、書き込みトランジスタＴｒ２のソースおよびドレインのうち信号線ＤＴＬに未接続の端子が駆動トランジスタＴｒ１のゲートに接続されている。駆動トランジスタＴｒ１のソースまたはドレインが電源線ＤＳＬに接続され、駆動トランジスタＴｒ１のソースおよびドレインのうち電源線ＤＳＬに未接続の端子が有機ＥＬ素子１３のアノードに接続されている。保持容量Ｃｓの一端が駆動トランジスタＴｒ１のゲートに接続され、保持容量Ｃｓの他端が駆動トランジスタＴｒ１のソース（図２では有機ＥＬ素子１３側の端子）に接続されている。つまり、保持容量Ｃｓは、駆動トランジスタＴｒ１のゲート−ソース間に挿入されている。有機ＥＬ素子１３のカソードは、グラウンド線ＧＮＤに接続されている。グラウンド線ＧＮＤは、基準電位（例えばグラウンド電位）となっている外部回路（図示せず）と電気的に接続されるものである。
【００２０】
（表示パネル１０内のレイアウト）
次に、図３、図４を参照しつつ、表示パネル１０内の平面レイアウトについて説明する。図３は、表示領域１０Ａの平面レイアウトの一例を表したものである。図４は、カラー表示における画素配列の一例を表したものである。
【００２１】
複数の画素１１は、例えば、図３に示したように、表示パネル１０において、行方向および列方向に配置されている。行方向に並んで配置された各画素１１は、共通の書込線ＷＳＬに接続されるとともに、共通の電源線ＤＳＬに接続されている。列方向に並んで配置された各画素１１は、共通の信号線ＤＴＬに接続されている。行方向に延在する複数の書込線ＷＳＬは、列方向に等間隔で配置されている。同様に、行方向に延在する複数の電源線ＤＳＬも、列方向に等間隔で配置されている。
【００２２】
一方、列方向に延在する複数の信号線ＤＴＬでは、ある特定の画素列に対応する信号線ＤＴＬ（例えば図中の信号線ＤＴＬ２）が、その信号線ＤＴＬの隣に位置する他の信号線ＤＴＬ（例えば図中の信号線ＤＴＬ１）に沿って配置されている。つまり、信号線ＤＴＬ１および信号線ＤＴＬ２は、ともに、互いに隣接する２つの画素１１に挟まれた共通の領域αに配置されている。例えば、図４に示したように、表示パネル１０がＲＧＢ３原色によってカラー表示を行うパネルとなっており、かつＲに対応する画素１１（１１Ｒ）、Ｇに対応する画素１１（１１Ｇ）およびＢに対応する画素１１（１１Ｂ）がストライプ配列となっている場合には、画素１１Ｒに接続された信号線ＤＴＬと、画素１１Ｇに接続された信号線ＤＴＬとが、画素１１Ｒと画素１１Ｇとの間に挟まれた共通の領域αに配置されている。
【００２３】
２つの信号線ＤＴＬ１，ＤＴＬ２を間に挟み込む２つの画素１１において、一方の画素１１の平面レイアウトが、他方の画素１１の平面レイアウトと異なっている。信号線ＤＴＬ２に接続された各画素１１の平面レイアウトが、信号線ＤＴＬ２の位置に応じたレイアウトとなっており、信号線ＤＴＬ１に接続された画素１１の平面レイアウトと異なったレイアウトなっている。さらに、信号線ＤＴＬ２に接続された各画素１１の平面レイアウトが、当該各画素１１の両隣に配置された各画素１１の平面レイアウトと異なっている。
【００２４】
例えば、２つの信号線ＤＴＬ１，ＤＴＬ２を間に挟み込む２つの画素１１において、一方の画素１１の平面レイアウトが、他方の画素１１の平面レイアウトを、帯状の領域αを対称軸として反転させたレイアウトとなっている。例えば、図３に示したように、信号線ＤＴＬ２に接続された各画素１１の平面レイアウトは、信号線ＤＴＬ１に接続された画素１１の平面レイアウトを、帯状の領域αを対称軸として反転させたレイアウトとなっている。さらに、信号線ＤＴＬ２に接続された各画素１１の平面レイアウトが、当該各画素１１の両隣に配置された各画素１１の平面レイアウトを、帯状の領域αを対称軸として反転させたレイアウトとなっている。
【００２５】
信号線ＤＴＬ１および信号線ＤＴＬ２を表示領域１０Ａの法線方向から眺めたときの、信号線ＤＴＬ１と信号線ＤＴＬ２との間の距離Ｄ１は、例えば、信号線ＤＴＬ２の幅と同程度の幅となっており、例えば、サブミクロンオーダーとなっている。なお、距離Ｄ１は、信号線ＤＴＬ１および信号線ＤＴＬ２の相対的な位置関係によって、信号線ＤＴＬ２の幅よりも狭くなっていてもよい。また、距離Ｄ１が負になっていてもよい。ここで、「距離Ｄ１が負」とは、信号線ＤＴＬ１および信号線ＤＴＬ２を表示領域１０Ａの法線方向から眺めたときに、信号線ＤＴＬ１および信号線ＤＴＬ２の全体または一部が互いに重なり合っていることを意味している。
【００２６】
次に、図５〜図７を参照しつつ、表示パネル１０内の断面レイアウトについて説明する。図５〜図７は、表示パネル１０のうち信号線ＤＴＬを含む部分の断面レイアウトの一例を表したものである。具体的には、図５、図６は、列方向の断面レイアウトの一例を表したものであり、図７は、行方向の断面レイアウトの一例を表したものである。
【００２７】
例えば、図５に示したように、信号線ＤＴＬ１は、絶縁層１４と同層に形成されており、信号線ＤＴＬ２は、絶縁層１５と同層に形成されている。信号線ＤＴＬ１は、絶縁層１５との関係で相対的に下方のレイヤーに相当する絶縁層１４と同層に形成されており、信号線ＤＴＬ２は、絶縁層１４との関係で相対的に上方のレイヤーに相当する絶縁層１５と同層に形成されている。つまり２つの信号線ＤＴＬ１，ＤＴＬ２は、表示領域１０Ａにおいて、互いに異なるレイヤーに配置されている。従って、信号線ＤＴＬ２を含む列方向の断面レイアウトは、信号線ＤＴＬ１を含む列方向の断面レイアウトとは異なっている。ここで、信号線ＤＴＬ１が、表示領域１０Ａ全体において絶縁層１４と同層に形成されるとともに、信号線ＤＴＬ２が、表示領域１０Ａ全体において絶縁層１５と同層に形成されていてもよい。
【００２８】
なお、表示領域１０Ａにおいて、信号線ＤＴＬ２の一部が、絶縁層１５よりも上方の絶縁層（図示せず）に形成されていてもよい。また、例えば、図６に示したように、信号線ＤＴＬ２が、一部の区間で絶縁層１４と同層に形成されるとともに別の区間で絶縁層１５と同層に形成されていてもよい。
【００２９】
２つの信号線ＤＴＬ１，ＤＴＬ２の、表示領域１０Ａにおける配線長は、互いに等しくなっていることが好ましい。信号線ＤＴＬ１が絶縁層１４と同層に形成され、信号線ＤＴＬ２が絶縁層１５と同層に形成されている場合には、２つの信号線ＤＴＬ１，ＤＴＬ２の、表示領域１０Ａにおける配線長は、通常は、互いに等しくなる。一方、上述したように、信号線ＤＴＬ２の少なくとも一部が、絶縁層１４よりも上方の絶縁層（例えば絶縁層１５）に形成されている場合には、例えば、信号線ＤＴＬ１の、列方向の断面レイアウトが、信号線ＤＴＬ２の、列方向の断面レイアウトを上下反転させたレイアウトとなっていることが好ましい。
【００３０】
いずれにしても、本実施の形態では、２つの信号線ＤＴＬ１，ＤＴＬ２が同一レイヤーに配置されている場合よりも、少なくとも一部において、２つの信号線ＤＴＬ１，ＤＴＬ２における配線間距離が広がっている。そのため、信号線ＤＴＬ２のうち、絶縁層１４よりも上方の絶縁層（例えば絶縁層１５）に形成されている部分と、信号線ＤＴＬ１との実際の距離Ｄ２は、例えば、図７（Ａ）に示したように、上述の距離Ｄ１よりも大きくなっている。図７（Ａ）中の信号線ＤＴＬ’は、信号線ＤＴＬ２を絶縁層１４と同一の層にまで真っ直ぐ降ろしたときの位置を表している。
【００３１】
なお、例えば、図７（Ａ）に示したように、信号線ＤＴＬ１と、信号線ＤＴＬ２のうち信号線ＤＴＬ１よりも上層に形成されている部分とを、表示領域１０Ａの法線方向から眺めたときに、信号線ＤＴＬ１および信号線ＤＴＬ２の全体または一部が互いに重なり合っていてもよい。
【００３２】
（駆動回路２０）
次に、駆動回路２０内の各回路について、図１を参照して説明する。タイミング生成回路２１は、信号線駆動回路２３、書込線駆動回路２４および電源線駆動回路２５が連動して動作するように制御するものである。タイミング生成回路２１は、例えば、外部から入力された同期信号２０Ｂに応じて（同期して）、上述した各回路に対して制御信号２１Ａを出力するようになっている。タイミング生成回路２１は、例えば、映像信号処理回路２２、信号線駆動回路２３、書込線駆動回路２４、電源線駆動回路２５および計測回路２６などと共に、例えば、表示パネル１０とは別体の制御回路基板（図示せず）上に形成されている。
【００３３】
映像信号処理回路２２は、例えば、外部から入力されたデジタルの映像信号２０Ａに対して所定の補正を行うようになっている。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。映像信号処理回路２２は、さらに、外部から入力された同期信号２０Ｂに応じて（同期して）、例えば上記の補正をした後の映像信号２０Ａをアナログに変換して、アナログの表示信号２２Ａとして信号線駆動回路２３に出力するようになっている。つまり、表示信号２２Ａは、映像信号２０Ａに応じた信号となっている。
【００３４】
信号線駆動回路２３は、映像信号処理回路２２から入力された表示信号２２Ａを、制御信号２１Ａの入力に応じて（同期して）各信号線ＤＴＬに出力し、これにより、選択対象の各画素１１への書き込みを行うものである。なお、書き込みとは、駆動トランジスタＴｒ１のゲートに所定の電圧を印加することを指している。信号線駆動回路２３は、例えば、表示信号２２Ａに対応する信号電圧Ｖｓｉｇと、表示信号２２Ａとは無関係な一定の電圧Ｖｏｆｓとを出力することが可能となっている。ここで、電圧Ｖｏｆｓは、有機ＥＬ素子１３の閾値電圧よりも低い電圧値（一定値）である。
【００３５】
書込線駆動回路２４は、制御信号２１Ａの入力に応じて（同期して）、複数の走査線ＷＳＬの中から１または複数の走査線ＷＳＬに選択パルスを順次印加し、これにより、１または複数の画素行を順次選択するものである。書込線駆動回路２４は、例えば、書き込みトランジスタＴｒ２をオンさせるときに印加する電圧Ｖｏｎと、書き込みトランジスタＴｒ２をオフさせるときに印加する電圧Ｖｏｆｆとを出力することが可能となっている。
【００３６】
電源線駆動回路２５は、制御信号２１Ａの入力に応じて（同期して）、複数の電源線ＤＳＬの中から１または複数の電源線ＤＳＬに選択パルスを順次印加し、これにより、１または複数の画素行の発光および消光を制御するものである。電源線駆動回路２５は、例えば、後述のＶｔｈ補正や、μ補正、発光の際に印加する電圧ＶｃｃＨと、消光の際に印加する電圧ＶｃｃＬとを出力することが可能となっている。
【００３７】
[動作]
次に、表示装置１の動作の一例について説明する。図８は、表示装置１を駆動させたときの各種波形の一例を表したものである。図８（Ａ）には、信号線ＤＴＬに電圧Ｖｓｉｇ、電圧Ｖｏｆｓが周期的に印加されている様子が示されている。また、図８（Ｂ），（Ｃ）には、書込線ＷＳＬに電圧Ｖｏｎ、電圧Ｖｏｆｆが所定のタイミングで印加され、電源線ＤＳＬに電圧ＶｃｃＨ、電圧ＶｃｃＬが所定のタイミングで印加さている様子がそれぞれ示されている。なお、図８（Ｂ）には、駆動トランジスタＴｒ１がｎチャネル型である場合の波形が例示されている。図８（Ｄ），（Ｅ）には、信号線ＤＴＬ、書込線ＷＳＬおよび電源線ＤＳＬへの電圧印加に応じて、駆動トランジスタＴｒ１のゲート電圧Ｖｇおよびソース電圧Ｖｓが時々刻々変化している様子が示されている。
【００３８】
---Ｖｔｈ補正準備期間---
まず、Ｖｔｈ補正（閾値補正）の準備を行う。具体的には、書込線ＷＳＬの電圧がＶｏｆｆとなっており、電源線ＤＳＬの電圧がＶｃｃＨとなっている時（つまり有機ＥＬ素子１３が発光している時）に、電源線駆動回路２５が制御信号２１Ａに応じて電源線ＤＳＬの電圧をＶｃｃＨからＶｃｃＬに下げる（Ｔ１）。すると、ソース電圧ＶｓがＶｃｃＬとなり、有機ＥＬ素子１３が消光する。次に、信号線駆動回路２３が制御信号２１Ａに応じて信号線ＤＴＬの電圧をＶｓｉｇからＶｏｆｓに切り替えたのち、電源線ＤＳＬの電圧がＶｃｃＬとなっている間に、書込線駆動回路２４が制御信号２１Ａに応じて書込線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げる。すると、ゲート電圧ＶｇがＶｏｆｓになる。このとき、ゲート電圧Ｖｇとソース電圧Ｖｓとの電位差Ｖｇｓ（＝Ｖｏｆｓ−ＶｃｃＬ）が駆動トランジスタＴｒ１の閾値電圧Ｖｔｈよりも大きくなるように、電源線駆動回路２５および信号線駆動回路２３では、電源線ＤＳＬおよび信号線ＤＴＬへの印加電圧（ＶｃｃＬ、Ｖｏｆｓ）が設定されている。
【００３９】
---最初のＶｔｈ補正期間---
次に、Ｖｔｈ補正を行う。具体的には、信号線ＤＴＬの電圧がＶｏｆｓとなっている間に、電源線駆動回路２５が制御信号２１Ａに応じて電源線ＤＳＬの電圧をＶｃｃＬからＶｃｃＨに上げる（Ｔ２）。すると、駆動トランジスタＴｒ１のドレイン−ソース間に電流が流れ、ソース電圧Ｖｓが上昇する。その後、信号線駆動回路２３が制御信号２１Ａに応じて信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える前に、書込線駆動回路２４が制御信号２１Ａに応じて書込線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ３）。すると、駆動トランジスタＴｒ１のゲートがフローティングとなり、Ｖｔｈ補正が一旦抑制する。
【００４０】
---最初のＶｔｈ補正休止期間---
Ｖｔｈ補正が休止している期間中（すなわち、書込線ＷＳＬの電圧がＶｏｆｆとなっており、かつ電源線ＤＳＬの電圧がＶｃｃＨとなっている間）は、先のＶｔｈ補正を行った行（画素）とは異なる他の行（画素）において、信号線ＤＴＬの電圧のサンプリングが行われる。なお、Ｖｔｈ補正が不十分である場合、すなわち、駆動トランジスタＴｒ１のゲート−ソース間の電位差Ｖｇｓが駆動トランジスタＴｒ１の閾値電圧Ｖｔｈよりも大きい場合には、以下のようになる。すなわち、Ｖｔｈ補正休止期間中にも、先のＶｔｈ補正を行った行（画素）において、駆動トランジスタＴｒ１のドレイン−ソース間に電流が流れ、ソース電圧Ｖｓが上昇し、保持容量Ｃｓを介したカップリングによりゲート電圧Ｖｇも上昇する。
【００４１】
---２回目のＶｔｈ補正期間---
Ｖｔｈ補正休止期間が終了した後、Ｖｔｈの補正を再び行う。具体的には、電源線ＤＳＬの電圧がＶｃｃＨとなっており、かつ信号線ＤＴＬの電圧がＶｏｆｓとなっており、Ｖｔｈ補正が可能となっている時に、書込線駆動回路２４が制御信号２１Ａに応じて書込線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げ（Ｔ４）、駆動トランジスタＴｒ１のゲートを信号線ＤＴＬに接続する。このとき、ソース電圧ＶｓがＶｏｆｓ−Ｖｔｈよりも低い場合（Ｖｔｈ補正がまだ完了していない場合）には、駆動トランジスタＴｒ１がカットオフするまで（電位差ＶｇｓがＶｔｈになるまで）、駆動トランジスタＴｒ１のドレイン−ソース間に電流が流れる。これにより、ゲート電圧ＶｇがＶｏｆｓとなり、ソース電圧Ｖｓが上昇し、その結果、保持容量ＣｓがＶｔｈに充電され、電位差ＶｇｓがＶｔｈとなる。その後、信号線駆動回路２３が信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える前に、書込線駆動回路２４が書込線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ５）。すると、駆動トランジスタＴｒ１のゲートがフローティングとなるので、電位差Ｖｇｓを信号線ＤＴＬの電圧の大きさに拘わらずＶｔｈのままで維持することができる。このように、電位差ＶｇｓをＶｔｈに設定することにより、駆動トランジスタＴｒ１の閾値電圧Ｖｔｈが画素回路１２ごとにばらついた場合であっても、有機ＥＬ素子１３の発光輝度がばらつくのをなくすることができる。
【００４２】
---２回目のＶｔｈ補正休止期間---
その後、Ｖｔｈ補正の休止期間中（すなわち、書込線ＷＳＬの電圧がＶｏｆｆとなっており、かつ電源線ＤＳＬの電圧がＶｃｃＨとなっている間）に、信号線駆動回路２３が制御信号２１Ａに応じて信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える。
【００４３】
---書き込み・μ補正期間---
２回目のＶｔｈ補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線ＤＴＬの電圧がＶｓｉｇとなっている間に、書込線駆動回路２４が制御信号２１Ａに応じて書込線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げ（Ｔ６）、駆動トランジスタＴｒ１のゲートを信号線ＤＴＬに接続する。すると、駆動トランジスタＴｒ１のゲートの電圧が信号線ＤＴＬの電圧Ｖｓｉｇとなる。このとき、有機ＥＬ素子１３のアノードの電圧はこの段階ではまだ有機ＥＬ素子１３の閾値電圧よりも小さく、有機ＥＬ素子１３はカットオフしている。そのため、電流は有機ＥＬ素子１３の素子容量（図示せず）に流れ、素子容量が充電されるので、ソース電圧ＶｓがΔＶだけ上昇し、やがて電位差ＶｇｓがＶｓｉｇ＋Ｖｔｈ−ΔＶとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、駆動トランジスタＴｒ１の移動度μが大きい程、ΔＶも大きくなるので、電位差Ｖｇｓを発光前にΔＶだけ小さくすることにより、画素ごとの移動度μのばらつきを取り除くことができる。
【００４４】
---発光期間---
次に、書込線駆動回路２４が制御信号２１Ａに応じて書込線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ７）。すると、駆動トランジスタＴｒ１のゲートがフローティングとなり、駆動トランジスタＴｒ１のドレイン−ソース間に電流が流れ、ソース電圧Ｖｓが上昇する。その結果、有機ＥＬ素子１３に閾値電圧以上の電圧が印加され、有機ＥＬ素子１３が所望の輝度で発光する。
【００４５】
[効果]
次に、本実施の形態の表示装置１の効果について説明する。
【００４６】
図９は、ある画素１１に接続された信号線ＤＴＬ３が、その画素１１の隣の画素１１に接続された信号線ＤＴＬ４に沿って配置された表示パネル（比較例に係る表示パネル）を駆動させたときの各種波形の一例を表したものである。この比較例に係る表示パネルを駆動している際に、ある画素行が、書き込み・μ補正期間の直前の期間に相当するＶｔｈ補正休止期間（Ｔ５〜Ｔ６の間）となったとする。このときに、例えば、図９に示したように、信号線ＤＴＬ３の電圧が信号線ＤＴＬ４の電圧よりも大幅に大きくなったとする。その場合、信号線ＤＴＬ３と信号線ＤＴＬ４との間の寄生容量によるカップリングで、信号線ＤＴＬ４の電圧が信号線ＤＴＬ３の電圧に引きずられ、図９に示したように所望の値（図中の破線）からずれてしまう。その結果、図９の破線で丸く囲んだような波形となり、μ補正を正しく行うことができない場合があった。
【００４７】
一方、本実施の形態では、信号線ＤＴＬ１および信号線ＤＴＬ２の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている。そのため、図１０に示したように、信号線ＤＴＬ１の電圧が信号線ＤＴＬ２の電圧よりも大幅に大きくなった場合であっても、信号線ＤＴＬ１と信号線ＤＴＬ２との間の寄生容量は小さく、寄生容量によるカップリングが抑制されている。その結果、信号線ＤＴＬ２の電圧が信号線ＤＴＬ１の電圧に引きずられるのが抑制されるので、図１０の破線で丸く囲んだように、μ補正を正しく行うことができる。従って、クロストーク（混色）を抑制することが出来る。また、信号線ＤＴＬ自体の寄生容量を小さくすることができるので、充放電電力の増加も抑えることが可能となる。
【００４８】
＜２．適用例＞
以下、上記各実施の形態およびそれらの変形例で説明した表示装置１の適用例について説明する。上述の表示装置１は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、映像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
【００４９】
（モジュール）
上述の表示装置１は、例えば、図１１に示したようなモジュールとして、後述する適用例１〜５などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板３１の一辺に、封止用基板３２から露出した領域２１０を設け、この露出した領域２１０に、駆動回路２０の配線を延長して外部接続端子（図示せず）を形成したものである。外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）２２０が設けられていてもよい。
【００５０】
（適用例１）
図１２は、上述の表示装置１が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００は、上述の表示装置１により構成されている。
【００５１】
（適用例２）
図１３は、上述の表示装置１が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、その表示部４２０は、上述の表示装置１により構成されている。
【００５２】
（適用例３）
図１４は、上述の表示装置１が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および映像を表示する表示部５３０を有しており、その表示部５３０は、上述の表示装置１により構成されている。
【００５３】
（適用例４）
図１５は、上述の表示装置１が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有しており、その表示部６４０は、上述の表示装置１により構成されている。
【００５４】
（適用例５）
図１６は、上述の表示装置１が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そのディスプレイ７４０またはサブディスプレイ７５０は、上述の表示装置１により構成されている。
【００５５】
以上、実施の形態、変形例および適用例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。
【００５６】
例えば、上記実施の形態等では、信号線ＤＴＬ同士が互いに近接する場合が例示されていたが、走査線ＷＳＬ同士が互いに近接する場合や、電源線ＤＳＬ同士が互いに近接する場合にも、本技術をもちろん適用可能である。
【００５７】
また、例えば、上記実施の形態等では、上述の表示装置１がアクティブマトリクス型である場合について説明したが、アクティブマトリクス駆動のための画素回路１２の構成は上記実施の形態等で説明したものに限られず、必要に応じて容量素子やトランジスタを画素回路１２に追加してもよい。その場合、画素回路１２の変更に応じて、上述した信号線駆動回路２３、書込線駆動回路２４、電源線駆動回路２５のほかに、必要な駆動回路を追加してもよい。
【００５８】
また、例えば、上記実施の形態等では、映像信号処理回路２２、信号線駆動回路２３、書込線駆動回路２４、電源線駆動回路２５の駆動をタイミング生成回路２１が制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、映像信号処理回路２２、信号線駆動回路２３、書込線駆動回路２４、電源線駆動回路２５の制御は、ハードウェア（回路）で行われていてもよいし、ソフトウェア（プログラム）で行われていてもよい。
【００５９】
また、例えば、本技術は以下のような構成を取ることができる。
（１）
行方向に延在する複数の第１配線と、列方向に延在する複数の第２配線と、各第１配線と各第２配線との交差点に対応して１つずつ配置された複数の画素とを備え、
前記複数の第１配線のうち２つの配線、または前記複数の第２配線のうち２つの配線は、ともに、互いに隣接する２つの画素に挟まれた共通の領域に配置されており、かつ、これら２つの配線の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている
表示パネル。
（２）
前記２つの配線は、当該表示パネルの表示領域において、互いに異なるレイヤーに配置されている
（１）に記載の表示パネル。
（３）
前記２つの配線は、映像信号に応じた信号が印加される信号線である
（１）または（２）に記載の表示パネル。
（４）
前記２つの配線の配線長は、互いに等しくなっている
（１）ないし（３）のいずれか１つに記載の表示パネル。
（５）
前記２つの配線を間に挟み込む２つの画素において、一方の画素のレイアウトが、他方の画素のレイアウトを反転させたレイアウトとなっている
（１）ないし（４）のいずれか１つに記載の表示パネル。
（６）
行方向に延在する複数の第１配線と、列方向に延在する複数の第２配線と、各第１配線と各第２配線との交差点に対応して１つずつ配置された複数の画素とを有する表示パネルと、
前記複数の第１配線および前記第２配線を介して各画素を駆動する駆動回路と
を備え、
前記表示パネルは、前記複数の第１配線のうち２つの配線、または前記複数の第２配線のうち２つの配線は、ともに、互いに隣接する２つの画素に挟まれた共通の領域に配置されており、かつ、これら２つの配線の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている
表示装置。
（７）
表示装置を備え、
前記表示装置は、
行方向に延在する複数の第１配線と、列方向に延在する複数の第２配線と、各第１配線と各第２配線との交差点に対応して１つずつ配置された複数の画素とを有する表示パネルと、
前記複数の第１配線および前記第２配線を介して各画素を駆動する駆動回路と
を有し、
前記表示パネルは、前記複数の第１配線のうち２つの配線、または前記複数の第２配線のうち２つの配線は、ともに、互いに隣接する２つの画素に挟まれた共通の領域に配置されており、かつ、これら２つの配線の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている
電子機器。
【符号の説明】
【００６０】
１…表示装置、１０…表示パネル、１０Ａ…表示領域、１１，１１Ｒ，１１Ｇ，１１Ｂ…画素、１２…画素回路、１３…有機ＥＬ素子、１４，１５…絶縁層、２０…駆動回路、２０Ａ…映像信号、２０Ｂ…同期信号、２１…タイミング生成回路、２１Ａ…制御信号、２２…映像信号処理回路、２３…信号線駆動回路、２４…書込線駆動回路、２５…電源線駆動回路、３１…基板、３２…封止用基板、２１０…領域、２２０…ＦＰＣ、３００…映像表示画面部、３１０…フロントパネル、３２０…フィルターガラス、４１０…発光部、４２０，５３０，６４０…表示部、４３０…メニュースイッチ、４４０…シャッターボタン、５１０…本体、５２０…キーボード、６１０…本体部、６２０…レンズ、６３０…スタート／ストップスイッチ、７１０…上側筐体、７２０…下側筐体、７３０…連結部、７４０…ディスプレイ、７５０…サブディスプレイ、７６０…ピクチャーライト、７７０…カメラ、Ｃｓ…保持容量、ＤＴＬ，ＤＴＬ１〜ＤＴＬ４…信号線、ＧＮＤ…グラウンド線、ＤＳＬ…電源線、Ｔｒ１…駆動トランジスタ、Ｔｒ２…書き込みトランジスタ、Ｖｇ…ゲート電圧、Ｖｓ…ソース電圧、Ｖｇｓ…ゲート−ソース間電圧、ＷＳＬ…書込線、α…領域。
【特許請求の範囲】
【請求項１】
行方向に延在する複数の第１配線と、列方向に延在する複数の第２配線と、各第１配線と各第２配線との交差点に対応して１つずつ配置された複数の画素とを備え、
前記複数の第１配線のうち２つの配線、または前記複数の第２配線のうち２つの配線は、ともに、互いに隣接する２つの画素に挟まれた共通の領域に配置されており、かつ、これら２つの配線の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている
表示パネル。
【請求項２】
前記２つの配線は、当該表示パネルの表示領域において、互いに異なるレイヤーに配置されている
請求項１に記載の表示パネル。
【請求項３】
前記２つの配線は、映像信号に応じた信号が印加される信号線である
請求項１に記載の表示パネル。
【請求項４】
前記２つの配線の配線長は、互いに等しくなっている
請求項１に記載の表示パネル。
【請求項５】
前記２つの配線を間に挟み込む２つの画素において、一方の画素のレイアウトが、他方の画素のレイアウトを反転させたレイアウトとなっている
請求項１に記載の表示パネル。
【請求項６】
行方向に延在する複数の第１配線と、列方向に延在する複数の第２配線と、各第１配線と各第２配線との交差点に対応して１つずつ配置された複数の画素とを有する表示パネルと、
前記複数の第１配線および前記第２配線を介して各画素を駆動する駆動回路と
を備え、
前記表示パネルは、前記複数の第１配線のうち２つの配線、または前記複数の第２配線のうち２つの配線は、ともに、互いに隣接する２つの画素に挟まれた共通の領域に配置されており、かつ、これら２つの配線の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている
表示装置。
【請求項７】
表示装置を備え、
前記表示装置は、
行方向に延在する複数の第１配線と、列方向に延在する複数の第２配線と、各第１配線と各第２配線との交差点に対応して１つずつ配置された複数の画素とを有する表示パネルと、
前記複数の第１配線および前記第２配線を介して各画素を駆動する駆動回路と
を有し、
前記表示パネルは、前記複数の第１配線のうち２つの配線、または前記複数の第２配線のうち２つの配線は、ともに、互いに隣接する２つの画素に挟まれた共通の領域に配置されており、かつ、これら２つの配線の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている
電子機器。
【請求項１】
行方向に延在する複数の第１配線と、列方向に延在する複数の第２配線と、各第１配線と各第２配線との交差点に対応して１つずつ配置された複数の画素とを備え、
前記複数の第１配線のうち２つの配線、または前記複数の第２配線のうち２つの配線は、ともに、互いに隣接する２つの画素に挟まれた共通の領域に配置されており、かつ、これら２つの配線の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている
表示パネル。
【請求項２】
前記２つの配線は、当該表示パネルの表示領域において、互いに異なるレイヤーに配置されている
請求項１に記載の表示パネル。
【請求項３】
前記２つの配線は、映像信号に応じた信号が印加される信号線である
請求項１に記載の表示パネル。
【請求項４】
前記２つの配線の配線長は、互いに等しくなっている
請求項１に記載の表示パネル。
【請求項５】
前記２つの配線を間に挟み込む２つの画素において、一方の画素のレイアウトが、他方の画素のレイアウトを反転させたレイアウトとなっている
請求項１に記載の表示パネル。
【請求項６】
行方向に延在する複数の第１配線と、列方向に延在する複数の第２配線と、各第１配線と各第２配線との交差点に対応して１つずつ配置された複数の画素とを有する表示パネルと、
前記複数の第１配線および前記第２配線を介して各画素を駆動する駆動回路と
を備え、
前記表示パネルは、前記複数の第１配線のうち２つの配線、または前記複数の第２配線のうち２つの配線は、ともに、互いに隣接する２つの画素に挟まれた共通の領域に配置されており、かつ、これら２つの配線の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている
表示装置。
【請求項７】
表示装置を備え、
前記表示装置は、
行方向に延在する複数の第１配線と、列方向に延在する複数の第２配線と、各第１配線と各第２配線との交差点に対応して１つずつ配置された複数の画素とを有する表示パネルと、
前記複数の第１配線および前記第２配線を介して各画素を駆動する駆動回路と
を有し、
前記表示パネルは、前記複数の第１配線のうち２つの配線、または前記複数の第２配線のうち２つの配線は、ともに、互いに隣接する２つの画素に挟まれた共通の領域に配置されており、かつ、これら２つの配線の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている
電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１３−９７０５０（Ｐ２０１３−９７０５０Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１１−２３７４８７（Ｐ２０１１−２３７４８７）
【出願日】平成２３年１０月２８日（２０１１．１０．２８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２３年１０月２８日（２０１１．１０．２８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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