表示装置および電子機器
【課題】ユニットスキャンにおける明暗の筋の発生を抑制することの可能な表示装置および電子機器を提供する。
【解決手段】グループごとに補正パルスを各画素行に一斉に印加し、書込みパルスを各画素行に所定の単位で順次印加するユニットスキャンにおいて、待機期間内で駆動トランジスタのドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスが、各グループにおいて少なくとも一部の画素行に印加される。
【解決手段】グループごとに補正パルスを各画素行に一斉に印加し、書込みパルスを各画素行に所定の単位で順次印加するユニットスキャンにおいて、待機期間内で駆動トランジスタのドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスが、各グループにおいて少なくとも一部の画素行に印加される。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、ユニットスキャン方式の表示装置およびそれを備えた電子機器に関する。
【背景技術】
【０００２】
近年、映像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ(electro luminescence)素子を用いた表示装置が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、光源（バックライト）が必要ないので、光源を必要とする液晶表示装置と比べて、軽量化、薄型化、高輝度化することができる。さらに、有機ＥＬ素子の応答速度は、数μｍ程度と非常に高速であるので、動画表示時の残像が発生しない。そのため、有機ＥＬ表示装置は、次世代のフラットパネルディスプレイの主流になると期待されている。
【０００３】
有機ＥＬ表示装置では、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とがある。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、アクティブマトリクス方式の開発が盛んに行なわれている。この方式では、画素ごとに配した有機ＥＬ素子に流れる電流が、有機ＥＬ素子ごとに設けた画素回路内に設けた駆動トランジスタによって制御される。
【０００４】
アクティブマトリックス型の表示装置においては、１水平（１Ｈ）期間ごとに各走査線が順次走査されると共に、映像信号に対応する信号電圧がサンプリングされ、保持容量に書き込まれる。即ち、１Ｈ周期の線順次走査によって、信号電圧の書込動作が行われる。また、有機ＥＬ表示装置では、駆動トランジスタの閾値電圧や移動度が画素ごとに異なる場合には、有機ＥＬ素子の発光輝度がばらつき、画面の一様性（ユニフォーミティ）が損なわれてしまう。そこで、アクティブマトリックス型の有機ＥＬ表示装置では、駆動トランジスタの閾値電圧や移動度のばらつきに起因する発光輝度のばらつきを低減する補正動作が、１Ｈ周期の線順次走査に併せて行われる。
【０００５】
図１３は、アクティブマトリックス型の有機ＥＬ表示装置における駆動波形の一例を表す図である。図１３（Ａ）は、信号電圧Ｖｓｉｇの電圧波形の一例であり、図１３（Ｂ），（Ｃ）は、書込電圧ＷＳ（Ｎ），ＷＳ（Ｎ＋１）の電圧波形の一例である。なお、書込電圧ＷＳ（Ｎ）は、Ｎ番目の画素行に対して印加される選択パルスの電圧波形であり、書込電圧ＷＳ（Ｎ＋１）は、Ｎ＋１番目の画素行に対して印加される選択パルスの電圧波形である。また、図１３（Ａ）中のＶｓｉｇ（Ｎ）は、Ｎ番目の画素行に対して印加される信号電圧であり、図１３（Ａ）中のＶｓｉｇ（Ｎ＋１）は、Ｎ＋１番目の画素行に対して印加される信号電圧である。また、図１３（Ａ）中のＶｏｆｓは、信号電圧とは無関係の固定電圧である。図１３（Ｂ），（Ｃ）における最初のパルスは、駆動トランジスタのゲート−ソース間に保持される電圧を、駆動トランジスタの閾値電圧にするためのパルス（Ｖｔｈ補正パルス）である。図１３（Ｂ），（Ｃ）においてＶｔｈ補正パルスの後に現れるパルスは、駆動トランジスタのゲート−ソース間に保持される電圧を、駆動トランジスタの移動度の大きさに応じて補正すると共に有機ＥＬ素子の発光を開始させるためのパルス（書込みパルス）である。図１３（Ａ）〜（Ｃ）から、１Ｈ周期の線順次走査によって、上述の補正動作と、信号電圧Ｖｓｉｇの書込動作とが併せて行われている様子がわかる。
【０００６】
しかし、近年、表示装置の高精細化、高密度化、高速駆動化が進み、旧来よりも１Ｈ期間が圧縮され、時間的に短くなってきている。そのため、上述の補正動作を１Ｈ期間内で完了させることが困難になってきている。そこで、例えば、特許文献１では、各画素を複数の画素行ごとにグルーピングし、グループごとに走査期間を共通化するユニットスキャン方式の駆動方法が提案されている。図１４は、ユニットスキャン方式における駆動波形の一例を表す図である。図１４（Ａ）は、信号電圧Ｖｓｉｇの電圧波形の一例であり、図１４（Ｂ），（Ｃ）は、書込電圧ＷＳ（Ｎ），ＷＳ（Ｎ＋１）の電圧波形の一例である。なお、図１４中の「合成Ｈ」とは、１つのグループに含まれる画素行の数だけ水平期間を合成した期間を指している。図１４（Ａ）〜（Ｃ）から、合成Ｈ期間の前半に、グループ内の全ての画素行に対してＶｔｈ補正パルスが印加され、合成Ｈ期間の後半に、書込みパルスがグループ内の各画素行に対して順次印加されている様子がわかる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１２２３５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、上述したように、Ｖｔｈ補正の動作は、Ｖｔｈ補正パルスの印加に同期して行われる。そのため、上述のユニットスキャン方式では、Ｖｔｈ補正パルスが印加された後、書込みパルスが印加されるまでの待機期間が、グループ内の画素行ごとに異なる。例えば、図１４（Ｂ），（Ｃ）に示したように、Ｎ＋１番目の画素行の待機期間ｔ２は、Ｎ番目の画素行の待機期間ｔ１よりも長くなっている。このように、待機期間が画素行ごとに異なると、リーク電流の流れる期間も画素行ごとに異なる。そのため、グループ内で最後に走査された画素行と、次のグループ内で最初に走査された画素行とで、リーク電流の流れる期間が互いに大きく相違する。その結果、グループ同士の境界に明暗の筋が発生してしまうという問題があった。例えば、図１５に示したように、１番目のグループＵ１の最後の画素行Ｌ１の輝度が相対的に暗い一方で、２番目のグループＵ２の最初の画素行Ｌ２の輝度が相対的に明るくなり、その結果、グループＵ１とグループＵ２との境界に明暗の筋が発生してしまう。同様に、グループＵ２と、グループＵ２の次にスキャンされるグループＵ３との境界にも明暗の筋が発生してしまう。
【０００９】
本技術はかかる問題点に鑑みてなされたものであり、その目的は、ユニットスキャンにおける明暗の筋の発生を抑制することの可能な表示装置および電子機器を提供することにある。
【課題を解決するための手段】
【００１０】
本技術による表示装置は、複数の画素が行方向および列方向に配列された表示パネルと、各画素を駆動する駆動回路とを備えたものである。各画素は、発光素子と、発光素子を駆動する画素回路とを有している。画素回路は、発光素子を駆動する駆動トランジスタと、駆動トランジスタのゲート−ソース間に信号電圧を書き込む書込回路とを含んで構成されている。駆動回路は、各画素を複数の画素行ごとにグルーピングし、グループ単位で順次走査する第１駆動部を有している。第１駆動部は、さらに、各グループにおいて、補正パルスを各画素行に一斉に印加したのち、書込みパルスを各画素行に所定の単位で順次印加するようになっている。ここで、補正パルスとは、駆動トランジスタのゲート−ソース間電圧の電圧依存性を補正する動作に供するパルスを指しており、駆動トランジスタのゲート−ソース間電圧を補正するためのパルスを指している。また、書込みパルスとは、発光素子の発光を開始させるためのパルスを指している。駆動回路は、さらに、第１駆動部の他に、第２駆動部を備えている。第２駆動部は、補正パルスと書込みパルスとの間の待機期間において駆動トランジスタのドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスを、各グループにおいて少なくとも一部の画素行に印加するようになっている。
【００１１】
ここで、上記の補正パルスは、より詳細には、例えば、駆動トランジスタのゲート−ソース間電圧に保持される電圧を駆動トランジスタの閾値電圧にするためのパルスである。また、上記の書込みパルスは、より詳細には、例えば、駆動トランジスタのゲート−ソース間に保持される電圧を、駆動トランジスタの移動度の大きさに応じて補正すると共に有機ＥＬ素子の発光を開始させるためのパルスである。
【００１２】
本技術による電子機器は、上記の表示装置を備えている。
【００１３】
本技術による表示装置および電子機器では、グループごとに補正パルスを各画素行に一斉に印加し、書込みパルスを各画素行に所定の単位で順次印加するユニットスキャンにおいて、待機期間内で駆動トランジスタのドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスが、各グループにおいて少なくとも一部の画素行に印加される。これにより、各グループにおいて、待機期間中にリーク電流が流れる期間のばらつきを低減することができる。
【発明の効果】
【００１４】
本技術による表示装置および電子機器によれば、各グループにおいて、待機期間中にリーク電流が流れる期間のばらつきを低減するようにしたので、ユニットスキャンにおける明暗の筋の発生を抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】本技術による一実施の形態に係る表示装置の構成の一例を表す図である。
【図２】画素の構成の一例を表す図である。
【図３】表示領域のレイアウトの一例を表す図である。
【図４】表示パネルに印加する各種電圧の経時変化の一例を表す図である。
【図５】実施例および比較例における動作点について説明するための特性図である。
【図６】表示パネルに印加する各種電圧の経時変化の一例と、駆動トランジスタのゲート電圧およびソース電圧の経時変化の一例とを表す図である。
【図７】上記実施の形態の表示装置を含むモジュールの概略構成を表す平面図である。
【図８】上記実施の形態の発光装置の適用例１の外観を表す斜視図である。
【図９】（Ａ）は適用例２の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。
【図１０】適用例３の外観を表す斜視図である。
【図１１】適用例４の外観を表す斜視図である。
【図１２】（Ａ）は適用例５の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【図１３】従来の表示装置における各種電圧の経時変化の一例を表す図である。
【図１４】従来の表示装置における各種電圧の経時変化の他の例を表す図である。
【図１５】図１４の電圧波形が表示パネルに印加されたときの画面表示の一例を表す図である。
【発明を実施するための形態】
【００１６】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（表示装置）
待機期間中の電流リーク期間が各画素行でゼロ、
または互いに等しくなっている例
２．適用例（電子機器）
上記実施の形態に係る表示装置が電子機器に適用される例
【００１７】
＜１．実施の形態＞
［構成］
図１は、本技術による一実施の形態に係る表示装置１の概略構成を表したものである。表示装置１は、表示パネル１０と、表示パネル１０を駆動する駆動回路２０とを備えている。駆動回路２０は、例えば、タイミング生成回路２１、映像信号処理回路２２、信号線駆動回路２３、走査線駆動回路２４、および電源線駆動回路２５を有している。
【００１８】
（表示パネル１０）
表示パネル１０は、複数の画素１１が表示パネル１０の表示領域１０Ａ全面に渡って２次元配置されたものである。画素１１は、表示パネル１１０上の画面を構成する最小単位の点に対応するものである。表示パネル１０がカラー表示パネルである場合には、画素１１は、例えば赤、緑または青などの単色の光を発する副画素に相当し、表示パネル１０がモノクロ表示パネルである場合には、画素１１は、白色光を発する画素に相当する。
【００１９】
表示パネル１０は、駆動回路２０によって各画素１１がアクティブマトリクス駆動されることにより、外部から入力された映像信号２０Ａに基づく画像を表示するものである。図２は、画素１１の回路構成の一例を表したものである。画素１１は、例えば、図２に示したように、画素回路１２と、有機ＥＬ素子１３とを有している。有機ＥＬ素子１３は、例えば、アノード電極、有機層およびカソード電極が順に積層された構成を有している。
【００２０】
画素回路１２は、例えば、図２に示したように、駆動トランジスタＴｒ１、書き込みトランジスタＴｒ２および保持容量Ｃｓによって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。書き込みトランジスタＴｒ２は、後述の信号線ＤＴＬの電圧をサンプリングするとともに駆動トランジスタＴｒ１のゲートに書き込むものである。駆動トランジスタＴｒ１は、書き込みトランジスタＴｒ２によって書き込まれた電圧の大きさに応じて有機ＥＬ素子１３に流れる電流を制御するものである。保持容量Ｃｓは、駆動トランジスタＴｒ１のゲート−ソース間に所定の電圧を保持するものである。なお、画素回路１２は、上述の２Ｔｒ１Ｃの回路構成とは異なる回路構成となっていてもよい。
【００２１】
駆動トランジスタＴｒ１および書き込みトランジスタＴｒ２は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。なお、ＴＦＴの種類は特に限定されるものではなく、例えば、逆スタガー構造（ボトムゲート型）であってもよいし、スタガー構造（トップゲート型）であってもよい。また、駆動トランジスタＴｒ１または書き込みトランジスタＴｒ２は、ｐチャネルＭＯＳ型のＴＦＴであってもよい。
【００２２】
表示パネル１０は、図２に示したように、行方向に延在する複数の書込線ＷＳＬと、列方向に延在する複数の信号線ＤＴＬと、行方向に延在する複数の電源線ＤＳＬとを有している。各信号線ＤＴＬと各書込線ＷＳＬとの交差点近傍には、画素１１が設けられている。各信号線ＤＴＬは、後述の信号線駆動回路２３の出力端（図示せず）と、書き込みトランジスタＴｒ２のソースまたはドレインとに接続されている。各書込線ＷＳＬは、後述の書込線駆動回路２４の出力端（図示せず）と、書き込みトランジスタＴｒ２のゲートに接続されている。各電源線ＤＳＬは、固定の電圧を出力する電源の出力端（図示せず）と、駆動トランジスタＴｒ１のソースまたはドレインに接続されている。
【００２３】
書き込みトランジスタＴｒ２のゲートは、書込線ＷＳＬに接続されている。書き込みトランジスタＴｒ２のソースまたはドレインが信号線ＤＴＬに接続され、書き込みトランジスタＴｒ２のソースおよびドレインのうち信号線ＤＴＬに未接続の端子が駆動トランジスタＴｒ１のゲートに接続されている。駆動トランジスタＴｒ１のソースまたはドレインが電源線ＤＳＬに接続され、駆動トランジスタＴｒ１のソースおよびドレインのうち電源線ＤＳＬに未接続の端子が有機ＥＬ素子１３のアノードに接続されている。保持容量Ｃｓの一端が駆動トランジスタＴｒ１のゲートに接続され、保持容量Ｃｓの他端が駆動トランジスタＴｒ１のソース（図２では有機ＥＬ素子１３側の端子）に接続されている。つまり、保持容量Ｃｓは、駆動トランジスタＴｒ１のゲート−ソース間に挿入されている。有機ＥＬ素子１３のカソードは、グラウンド線ＧＮＤに接続されている。グラウンド線ＧＮＤは、基準電位（例えばグラウンド電位）となっている外部回路（図示せず）と電気的に接続されるものである。
【００２４】
（表示パネル１０内のレイアウト）
次に、図３を参照しつつ、表示パネル１０内の平面レイアウトについて説明する。図３は、表示領域１０Ａの平面レイアウトの一例を表したものである。複数の画素１１は、例えば、図３に示したように、表示領域１０Ａにおいて、行方向および列方向に配置されている。行方向に並んで配置された各画素１１は、共通の書込線ＷＳＬに接続されるとともに、共通の電源線ＤＳＬに接続されている。列方向に並んで配置された各画素１１は、共通の信号線ＤＴＬに接続されている。
【００２５】
（駆動回路２０）
次に、駆動回路２０内の各回路について、図１を参照して説明する。タイミング生成回路２１は、信号線駆動回路２３、書込線駆動回路２４および電源線駆動回路２５が連動して動作するように制御するものである。タイミング生成回路２１は、例えば、外部から入力された同期信号２０Ｂに応じて（同期して）、上述した各回路に対して制御信号２１Ａを出力するようになっている。タイミング生成回路２１は、例えば、映像信号処理回路２２、信号線駆動回路２３、書込線駆動回路２４、電源線駆動回路２５および計測回路２６などと共に、例えば、表示パネル１０とは別体の制御回路基板（図示せず）上に形成されている。
【００２６】
映像信号処理回路２２は、例えば、外部から入力されたデジタルの映像信号２０Ａに対して所定の補正を行うようになっている。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。映像信号処理回路２２は、さらに、外部から入力された同期信号２０Ｂに応じて（同期して）、例えば上記の補正をした後の映像信号２０Ａをアナログに変換して、アナログの表示信号２２Ａとして信号線駆動回路２３に出力するようになっている。
【００２７】
信号線駆動回路２３は、映像信号処理回路２２から入力された表示信号２２Ａを、制御信号２１Ａの入力に応じて（同期して）各信号線ＤＴＬに出力し、これにより、選択対象の各画素１１への書き込みを行うものである。なお、書き込みとは、駆動トランジスタＴｒ１のゲートに所定の電圧を印加することを指している。信号線駆動回路２３は、例えば、表示信号２２Ａに対応する信号電圧Ｖｓｉｇと、表示信号２２Ａとは無関係な一定の電圧Ｖｏｆｓとを出力することが可能となっている。ここで、電圧Ｖｏｆｓは、有機ＥＬ素子１３の閾値電圧よりも低い電圧値（一定値）である。
【００２８】
書込線駆動回路２４は、制御信号２１Ａの入力に応じて（同期して）、複数の走査線ＷＳＬの中から複数の走査線ＷＳＬに選択パルスを順次印加し、これにより、１または複数の画素行を順次選択するものである。書込線駆動回路２４は、例えば、書き込みトランジスタＴｒ２をオンさせるときに印加する電圧Ｖｏｎと、書き込みトランジスタＴｒ２をオフさせるときに印加する電圧Ｖｏｆｆとを出力することが可能となっている。
【００２９】
電源線駆動回路２５は、制御信号２１Ａの入力に応じて（同期して）、複数の電源線ＤＳＬの中から複数の電源線ＤＳＬに選択パルスを順次印加し、これにより、１または複数の画素行の発光および消光を制御するものである。電源線駆動回路２５は、例えば、後述のＶｔｈ補正や、μ補正、発光の際に印加する電圧ＶｃｃＨと、消光の際に印加する電圧ＶｃｃＬ，ＶｃｃＬ２とを出力することが可能となっている。なお、ＶｃｃＬは、ＶｃｃＨよりも小さな電圧である。また、ＶｃｃＬ２は、ＶｃｃＬ以上で、ＶｃｃＨよりも小さな電圧である。
【００３０】
[動作]
次に、本実施の形態の表示装置１の動作（消光から発光までの動作）について説明する。本実施の形態では、駆動トランジスタＴｒ１の閾値電圧Ｖｔｈや移動度μが経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子１３の発光輝度を一定に保つようにするために、閾値電圧Ｖｔｈや移動度μの変動に対する補正動作が組み込まれている。本実施の形態では、さらに、表示パネル１０をハイフレームレートで駆動したときに、駆動トランジスタＴｒ１の閾値補正と信号書き込みを行う時間を十分に確保するために、複数ラインの閾値補正をまとめて行い、信号書き込みのみを順番に行う「まとめ駆動」が用いられている。
【００３１】
つまり、本実施の形態では、駆動回路２０は、各画素１１を複数の画素行ごとにグルーピングし、グループ単位で順次走査するようになっている。また、駆動回路２０は、各グループにおいて、駆動トランジスタＴｒ１のゲート−ソース間電圧の電圧依存性を補正する動作に供する補正パルスを各画素行に一斉に印加するようになっている。駆動回路２０は、補正パルスを各画素行に印加したのち、さらに、有機ＥＬ素子１３の発光を開始させるための書込みパルスを各画素行に所定の単位で（１画素行ごとに、または複数画素行ごとに）順次印加するようになっている。以下に、複数の書込線ＷＳＬが３つの書込線ＷＳＬごとに１つのグループに分けられているときの表示装置１の動作の一例について説明する。
【００３２】
図４は、表示装置１を駆動したときの各種波形の一例を表したものである。図４（Ａ）には、信号線ＤＴＬに電圧Ｖｓｉｇ（Ｎ），Ｖｓｉｇ（Ｎ＋１），Ｖｓｉｇ（Ｎ＋２），Ｖｏｆｓが周期的に印加されている様子が示されている。なお、図中のＶｓｉｇ（Ｎ），Ｖｓｉｇ（Ｎ＋１），Ｖｓｉｇ（Ｎ＋２）は、選択されたＮ行目、Ｎ＋１行目、Ｎ＋２行目の画素行に対して印加される信号電圧である。また、図中のＤＴ（１〜ｎ）は、画素行に含まれるｎ個の画素１１に対して印加される信号電圧である。
【００３３】
図４（Ｂ）〜（Ｄ）には、あるグループ内の３つの書込線ＷＳＬに電圧Ｖｏｎ，Ｖｏｆｆが所定のタイミングで印加されている様子が示されている。なお、図中のＷＳ（Ｎ），ＷＳ（Ｎ＋１），ＷＳ（Ｎ＋２）は、Ｎ行目、Ｎ＋１行目、Ｎ＋２行目の画素行に対して印加される走査電圧である。図４（Ｅ）〜（Ｇ）には、あるグループ内の３つの電源線ＤＳＬに電圧ＶｃｃＬ、Ｖｃｃｌ２，ＶｃｃＨが所定のタイミングで印加されている様子が示されている。なお、図中のＤＳ（Ｎ），ＤＳ（Ｎ＋１），ＤＳ（Ｎ＋２）は、Ｎ行目、Ｎ＋１行目、Ｎ＋２行目の画素行に対して印加される電源電圧である。図４（Ｂ）〜（Ｇ）における最初のパルスＰ１は、駆動トランジスタＴｒ１のゲート−ソース間に保持される電圧Ｖｇｓを、駆動トランジスタＴｒ１の閾値電圧Ｖｔｈにするためのパルス（補正パルス）である。図４（Ｂ）〜（Ｇ）において補正パルスの後に現れるパルスは、駆動トランジスタＴｒ１のゲート−ソース間に保持される電圧Ｖｇｓを、駆動トランジスタＴｒ１の移動度の大きさに応じて補正すると共に有機ＥＬ素子１３の発光を開始させるためのパルス（書込みパルス）である。
【００３４】
図４（Ｈ），（Ｉ）は、選択されたＮ行目の画素１１に含まれる駆動トランジスタＴｒ１のゲート電圧Ｖｇ（Ｎ）およびソース電圧Ｖｇ（Ｎ）の波形図である。図４（Ｊ），（Ｋ）は、選択されたＮ＋１行目の画素１１に含まれる駆動トランジスタＴｒ１のゲート電圧Ｖｇ（Ｎ＋１）およびソース電圧Ｖｇ（Ｎ＋１）の波形図である。なお、選択されたＮ＋２行目の画素１１に含まれる駆動トランジスタＴｒ１のゲート電圧およびソース電圧の波形図については省略した。
【００３５】
---Ｖｔｈ補正準備期間---
まず、Ｖｔｈ補正（閾値補正）の準備を行う。具体的には、書込線ＷＳＬの電圧ＷＳ（Ｎ），ＷＳ（Ｎ＋１），ＷＳ（Ｎ＋２）がＶｏｆｆとなっており、電源線ＤＳＬの電圧ＤＳ（Ｎ），ＤＳ（Ｎ＋１），ＤＳ（Ｎ＋２）がＶｃｃＨとなっている時（つまり有機ＥＬ素子１３が発光している時）に、電源線駆動回路２５が制御信号２１Ａに応じて電源線ＤＳＬの電圧ＤＳ（Ｎ），ＤＳ（Ｎ＋１），ＤＳ（Ｎ＋２）をＶｃｃＨからＶｃｃＬに順次、下げる。すると、ソース電圧Ｖｓ（Ｎ），Ｖｓ（Ｎ＋１），Ｖｓ（Ｎ＋２）がＶｃｃＬとなり、有機ＥＬ素子１３が消光する。
【００３６】
---Ｖｔｈ補正期間---
次に、Ｖｔｈ補正を行う。具体的には、まず、信号線駆動回路２３が制御信号２１Ａに応じて信号線ＤＴＬの電圧ＤＴ（１〜ｎ）をＶｓｉｇ（Ｎ−１）からＶｏｆｓに切り替える（Ｔ１）。次に、信号線ＤＴＬの電圧がＶｏｆｓとなっている間に、電源線駆動回路２５が制御信号２１Ａに応じて電源線ＤＳＬの電圧ＤＳ（Ｎ），ＤＳ（Ｎ＋１），ＤＳ（Ｎ＋２）をＶｃｃＬからＶｃｃＨに一斉に（例えば同時に）上げる（Ｔ２）。すると、駆動トランジスタＴｒ１のドレイン−ソース間に電流が流れ、ソース電圧Ｖｓ（Ｎ），Ｖｓ（Ｎ＋１），Ｖｓ（Ｎ＋２）が上昇する。
【００３７】
このとき、ソース電圧Ｖｓ（Ｎ），Ｖｓ（Ｎ＋１），Ｖｓ（Ｎ＋２）が（Ｖｏｆｓ−Ｖｔｈ）よりも低い場合（閾値補正がまだ完了していない場合）には、駆動トランジスタＴｒ１がカットオフするまで（ＶｇｓがＶｔｈになるまで）、駆動トランジスタＴｒ１のドレイン−ソース間に電流が流れる。その結果、保持容量ＣｓがＶｔｈに充電され、ゲート−ソース間ＶｇｓがＶｔｈとなる。
【００３８】
その後、引き続き、信号線ＤＴＬの電圧ＤＴ（１〜ｎ）がＶｏｆｓとなり続けている間に、書込線駆動回路２４が書込線ＷＳＬの電圧ＷＳ（Ｎ），ＷＳ（Ｎ＋１），ＷＳ（Ｎ＋２）をＶｏｎからＶｏｆｆに下げる（Ｔ３）。すると、駆動トランジスタＴｒ１のゲートがフローティングとなり、Ｖｔｈ補正が停止するので、電位差Ｖｇｓを信号線ＤＴＬの電圧の大きさに拘わらずＶｔｈのままで維持することができる。このように、電位差ＶｇｓをＶｔｈに設定することにより、駆動トランジスタＴｒ１の閾値電圧Ｖｔｈが画素回路１２ごとにばらついた場合であっても、有機ＥＬ素子１３の発光輝度がばらつくのをなくすることができる。
【００３９】
なお、上記の「Ｖｔｈ補正」と、後述の「Ｖｔｈ補正休止」が交互に繰り返し行われてもよい。ただし、その場合に、後述の待機期間ｔ１，ｔ２，ｔ３の開始点は、最後の「Ｖｔｈ補正」が完了した時点とする。
【００４０】
---待機期間---
書込線ＷＳＬの電圧ＷＳ（Ｎ），ＷＳ（Ｎ＋１），ＷＳ（Ｎ＋２）がＶｏｆｆとなっており、かつ電源線ＤＳＬの電圧ＤＳ（Ｎ），ＤＳ（Ｎ＋１），ＤＳ（Ｎ＋２）がＶｃｃＨとなっている間は、Ｖｔｈ補正が休止しており、その後の書き込みを待っている待機期間に相当する。この待機期間には、先のＶｔｈ補正を行ったグループとは異なる他のグループにおいて、Ｖｔｈ補正が行われる。
【００４１】
---書き込み・移動度補正期間---
次に、書き込みとμ補正を行う。まずは、グループ内の１行目（全体ではＮ行目）の画素行について、書き込みとμ補正を行う。具体的には、信号線駆動回路２３が制御信号２１Ａに応じて信号線ＤＴＬの電圧ＤＴ（１〜ｎ）をＶｏｆｓからＶｓｉｇ（Ｎ）に切り替える。その後、信号線ＤＴＬの電圧ＤＴ（１〜ｎ）がＶｓｉｇ（Ｎ）となっている間に、書込線駆動回路２４が制御信号２１Ａに応じて書込線ＷＳＬの電圧ＷＳ（Ｎ）をＶｏｆｆからＶｏｎに上げ（Ｔ４）、駆動トランジスタＴｒ１のゲートを信号線ＤＴＬに接続する。すると、駆動トランジスタＴｒ１のゲート電圧Ｖｇ（Ｎ）が信号線ＤＴＬの電圧Ｖｓｉｇ（Ｎ）となる。このとき、有機ＥＬ素子１３のアノード電圧はこの段階ではまだ有機ＥＬ素子１３の閾値電圧よりも小さく、有機ＥＬ素子１３はカットオフしている。そのため、電流は有機ＥＬ素子１３の素子容量（図示せず）に流れ、素子容量が充電されるので、ソース電圧Ｖｓ（Ｎ）がΔＶ１だけ上昇し、やがてゲートソース間電圧Ｖｇｓ（Ｎ）がＶｓｉｇ（Ｎ）＋Ｖｔｈ−ΔＶ１となる。このようにして、書き込みと同時に移動度補正が行われる。ここで、駆動トランジスタＴｒ１の移動度が大きい程、ΔＶ１も大きくなるので、ゲートソース間電圧Ｖｇｓ（Ｎ）を発光前にΔＶ１だけ小さくすることにより、画素１１ごとの移動度のばらつきを取り除くことができる。
【００４２】
---発光期間---
次に、書込線駆動回路２４が制御信号２１Ａに応じて書込線ＷＳＬの電圧ＷＳ（Ｎ）をＶｏｎからＶｏｆｆに下げる（Ｔ５）。すると、駆動トランジスタＴｒ１のゲートがフローティングとなり、駆動トランジスタＴｒ１のドレイン−ソース間に電流が流れ、ソース電圧Ｖｓ（Ｎ）が上昇する。その結果、有機ＥＬ素子１３に閾値電圧以上の電圧が印加され、有機ＥＬ素子１３が所望の輝度で発光する。
【００４３】
駆動回路２０は、上記と同様にして、グループ内の２行目（全体ではＮ＋１行目）の画素行と、３行目（全体ではＮ＋２行目）の画素行について、書き込みとμ補正を順次、行う。以下に、グループ内の２行目（全体ではＮ＋１行目）の画素行についての書き込みとμ補正の説明を行う。
【００４４】
---グループ内の２行目の書き込み・移動度補正期間---
まずは、グループ内の２行目の画素行について、書き込みとμ補正を行う。具体的には、信号線駆動回路２３が制御信号２１Ａに応じて信号線ＤＴＬの電圧ＤＴ（１〜ｎ）をＶｓｉｇ（Ｎ）からＶｓｉｇ（Ｎ＋１）に切り替える。その後、信号線ＤＴＬの電圧ＤＴ（１〜ｎ）がＶｓｉｇ（Ｎ＋１）となっている間に、書込線駆動回路２４が制御信号２１Ａに応じて書込線ＷＳＬの電圧ＷＳ（Ｎ＋１）をＶｏｆｆからＶｏｎに上げ（Ｔ６）、駆動トランジスタＴｒ１のゲートを信号線ＤＴＬに接続する。すると、駆動トランジスタＴｒ１のゲート電圧Ｖｇ（Ｎ＋１）が信号線ＤＴＬの電圧Ｖｓｉｇ（Ｎ＋１）となる。このとき、有機ＥＬ素子１３のアノード電圧はこの段階ではまだ有機ＥＬ素子１３の閾値電圧よりも小さく、有機ＥＬ素子１３はカットオフしている。そのため、電流は有機ＥＬ素子１３の素子容量（図示せず）に流れ、素子容量が充電されるので、ソース電圧Ｖｓ（Ｎ＋１）がΔＶ２だけ上昇し、やがてゲートソース間電圧Ｖｇｓ（Ｎ＋１）がＶｓｉｇ（Ｎ＋１）＋Ｖｔｈ−ΔＶ２となる。このようにして、書き込みと同時に移動度補正が行われる。
【００４５】
---グループ内の２行目の発光期間---
次に、書込線駆動回路２４が制御信号２１Ａに応じて書込線ＷＳＬの電圧ＷＳ（Ｎ＋１）をＶｏｎからＶｏｆｆに下げる（Ｔ７）。すると、駆動トランジスタＴｒ１のゲートがフローティングとなり、駆動トランジスタＴｒ１のドレイン−ソース間に電流が流れ、ソース電圧Ｖｓ（Ｎ＋１）が上昇する。その結果、有機ＥＬ素子１３に閾値電圧以上の電圧が印加され、有機ＥＬ素子１３が所望の輝度で発光する。
【００４６】
（待機期間中のロー期間について）
ところで、本実施の形態において、駆動回路２０は、補正パルスＰ１と書込みパルスＰ２との間の待機期間において駆動トランジスタＴｒ１のドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスを、各グループにおいて少なくとも一部の画素行に印加するようになっている。
【００４７】
例えば、グループ内の２行目、３行目の待機期間において、電源線駆動回路２５は、電源線ＤＳＬの電圧ＤＳ（Ｎ＋１），ＤＳ（Ｎ＋２）を、所定のタイミングでＶｃｃＨからＶｃｃＬ２に変更する。このとき、電源線駆動回路２５は、特に何らの判定も行わずに機械的に、電源線ＤＳＬの電圧ＤＳ（Ｎ＋１），ＤＳ（Ｎ＋２）を、所定のタイミングでＶｃｃＨからＶｃｃＬ２に変更するようにしてもよい。また、電源線駆動回路２５は、例えば、グループ内の２行目の待機期間ｔ２、グループ内の３行目の待機期間ｔ３が所定の閾値を超えているか否かを判定し、待機期間ｔ２，ｔ３が所定の閾値を超えていると判定したときに、電源線ＤＳＬの電圧ＤＳ（Ｎ＋１），ＤＳ（Ｎ＋２）を、所定のタイミングでＶｃｃＨからＶｃｃＬ２に変更するようにしてもよい。なお、上記の「所定の閾値」は、例えば、グループ内の各画素行に生じる輝度ムラとして許容される上限に対応する電流リーク量を生じさせる期間である。
【００４８】
ＶｃｃＨからＶｃｃＬ２に変更するタイミングは、例えば、以下のようになる。例えば、電源線駆動回路２５は、書込線ＷＳＬの電圧ＷＳ（Ｎ）がＶｏｆｆからＶｏｎに上がるタイミング（Ｔ４）で、電源線ＤＳＬの電圧ＤＳ（Ｎ＋１）をＶｃｃＨからＶｃｃＬ２に変更し、書込線ＷＳＬの電圧ＷＳ（Ｎ＋１）がＶｏｆｆからＶｏｎに上がるタイミング（Ｔ６）で、電源線ＤＳＬの電圧ＤＳ（Ｎ＋１）をＶｃｃＬ２からＶｃｃＨに戻す。さらに、電源線駆動回路２５は、書込線ＷＳＬの電圧ＷＳ（Ｎ）がＶｏｆｆからＶｏｎに上がるタイミング（Ｔ４）で、電源線ＤＳＬの電圧ＤＳ（Ｎ＋２）もＶｃｃＨからＶｃｃＬ２に変更し、書込線ＷＳＬの電圧ＷＳ（Ｎ＋２）がＶｏｆｆからＶｏｎに上がるタイミング（Ｔ８）で、電源線ＤＳＬの電圧ＤＳ（Ｎ＋２）をＶｃｃＬ２からＶｃｃＨに戻す。
【００４９】
ここで、待機期間ｔ１内で電源線ＤＳＬの電圧ＤＳ（Ｎ）をＶｃｃＬ２にしているロー期間をｔ４、待機期間ｔ２内で電源線ＤＳＬの電圧ＤＳ（Ｎ＋１）をＶｃｃＬ２にしているロー期間をｔ５、待機期間ｔ３内で電源線ＤＳＬの電圧ＤＳ（Ｎ＋２）をＶｃｃＬ２にしているロー期間をｔ６とする。このとき、待機期間ｔ１，ｔ２，ｔ３、ロー期間ｔ４，ｔ５，ｔ６は、以下の関係式を満たしている。
ｔ１＜ｔ２＜ｔ３
ｔ４＝０
ｔ２−ｔ５＝ｔ１
ｔ３−ｔ６＝ｔ１
【００５０】
（ｔ２−ｔ５）は、待機期間ｔ２内で電源線ＤＳＬの電圧ＤＳ（Ｎ＋１）がＶｃｃＨとなっている期間の長さに相当する。また、（ｔ３−ｔ６）は、待機期間ｔ３内で電源線ＤＳＬの電圧ＤＳ（Ｎ＋２）がＶｃｃＨとなっている期間の長さに相当する。
【００５１】
ここで、電源線ＤＳＬに印加される電圧がＶｃｃＬ２となっている場合、駆動トランジスタＴｒ１のソースドレイン間電圧Ｖｇｓは、ＶｃｃＬ２と、有機ＥＬ素子１３のアノード電圧との差分になる。ここで、ソースドレイン間電圧Ｖｇｓと、リーク電流Ｉｄｓとは、例えば、図５に示したような相関関係を有しているので、上述の差分が小さいほど、駆動トランジスタＴｒ１を流れるリーク電流も小さくなる。例えば、図５に示したように、電源線ＤＳＬに印加される電圧がＶｃｃＨとなっている比較例では、大きなリーク電流が流れる。一方、例えば、図５に示したように、電源線ＤＳＬに印加される電圧がＶｃｃＬ２となっている実施例では、リーク電流が極めて小さくなる。従って、ロー期間ｔ４，ｔ５，ｔ６は、待機期間ｔ１，ｔ２，ｔ３中で駆動トランジスタＴｒ１にリーク電流がほとんど流れない期間に相当する。一方、ｔ１、（ｔ２−ｔ５）および（ｔ３−ｔ６）は、待機期間ｔ１，ｔ２，ｔ３中で駆動トランジスタＴｒ１にリーク電流の流れる期間に相当する。
【００５２】
ところで、本実施の形態では、駆動回路２０は、上で例示したように、待機期間ｔ１，ｔ２，ｔ３の一部の期間において、駆動トランジスタＴｒ１のドレイン電圧をローにするようになっている。このときに、駆動回路２０は、待機期間ｔ１，ｔ２，ｔ３中でリーク電流の流れる期間の長さが互いに等しくなるように、駆動トランジスタＴｒ１のドレイン電圧をローにする期間を設定することが好ましい。このようにした場合には、グループ内で最後に走査された画素行と、次のグループ内で最初に走査された画素行とで、リーク電流の流れる期間を互いに等しくすることができる。その結果、各グループで、リーク電流の流れる期間を互いに等しくすることができるので、グループ同士の境界に明暗の筋が発生するのをなくすことが可能となる。
【００５３】
なお、図示しないが、電源線駆動回路２５は、上記のプロセスにおいて、ロー期間ｔ５をなくし、その代わりに、待機期間ｔ２中に、電源線ＤＳＬの電圧ＤＳ（Ｎ＋１）をＶｃｃＨに印加し続けてもよい。また、電源線駆動回路２５は、上記のプロセスにおいて、待機期間ｔ３だけが所定の閾値を超えていると判定した場合に、ロー期間ｔ５をなくし、その代わりに、待機期間ｔ２中に、電源線ＤＳＬの電圧ＤＳ（Ｎ＋１）をＶｃｃＨに印加し続けてもよい。
【００５４】
また、電源線駆動回路２５は、上記のプロセスにおいて、特に何らの判定も行わずに機械的に、待機期間ｔ１内にロー期間ｔ４を設定し、待機期間ｔ２内にロー期間ｔ５を設定し、さらに待機期間ｔ３内にロー期間ｔ６を設定するようにしてもよい。また、図６に示したように、電源線駆動回路２５は、待機期間ｔ１内にロー期間ｔ４を設定し、待機期間ｔ２内にロー期間ｔ５を設定し、さらに待機期間ｔ３内にロー期間ｔ６を設定する場合に、ロー期間ｔ４，ｔ５，ｔ６の開始のタイミングをグループ内の全ての画素行で統一化するようにしてもよい。例えば、電源線駆動回路２５は、書込線ＷＳＬの電圧ＷＳ（Ｎ），ＷＳ（Ｎ＋１），ＷＳ（Ｎ＋２）がＶｏｎからＶｏｆｆに下がるタイミング（Ｔ３）、つまり、Ｖｔｈ補正終了と同時に、電源線ＤＳＬの電圧ＤＳ（Ｎ），ＤＳ（Ｎ＋１），ＤＳ（Ｎ＋２）をＶｃｃＨからＶｃｃＬ２に変更するようにしてもよい。このとき、待機期間ｔ１，ｔ２，ｔ３、ロー期間ｔ４，ｔ５，ｔ６は、以下の関係式を満たしている。つまり、駆動回路２０は、待機期間ｔ１，ｔ２，ｔ３の全期間において、駆動トランジスタＴｒ１のドレイン電圧をローにするようになっている。その結果、ロー期間ｔ４，ｔ５，ｔ６が、待機期間ｔ１，ｔ２，ｔ３と等しくなる。
ｔ１＜ｔ２＜ｔ３
ｔ１−ｔ４＝０
ｔ２−ｔ５＝０
ｔ３−ｔ６＝０
【００５５】
[効果]
次に、本実施の形態の表示装置１の効果について説明する。
【００５６】
本実施の形態では、グループごとに補正パルスＰ１が各画素行に一斉に印加され、書込みパルスＰ２が各画素行に所定の単位で順次印加される。このようなユニットスキャンにおいて、本実施の形態では、待機期間ｔ１，ｔ２，ｔ３内で駆動トランジスタＴｒ１のドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスが、各グループにおいて少なくとも一部の画素行に印加される。これにより、各グループにおいて、待機期間中にリーク電流が流れる期間のばらつきを低減することができる。その結果、ユニットスキャンにおける明暗の筋の発生を抑制することができる。
【００５７】
＜２．適用例＞
以下、上記各実施の形態およびそれらの変形例で説明した表示装置１の適用例について説明する。上述の表示装置１は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、映像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
【００５８】
（モジュール）
上述の表示装置１は、例えば、図７に示したようなモジュールとして、後述する適用例１〜５などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板３１の一辺に、封止用基板３２から露出した領域２１０を設け、この露出した領域２１０に、駆動回路２０の配線を延長して外部接続端子（図示せず）を形成したものである。外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）２２０が設けられていてもよい。
【００５９】
（適用例１）
図８は、上述の表示装置１が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００は、上述の表示装置１により構成されている。
【００６０】
（適用例２）
図９は、上述の表示装置１が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、その表示部４２０は、上述の表示装置１により構成されている。
【００６１】
（適用例３）
図１０は、上述の表示装置１が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および映像を表示する表示部５３０を有しており、その表示部５３０は、上述の表示装置１により構成されている。
【００６２】
（適用例４）
図１１は、上述の表示装置１が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有しており、その表示部６４０は、上述の表示装置１により構成されている。
【００６３】
（適用例５）
図１２は、上述の表示装置１が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そのディスプレイ７４０またはサブディスプレイ７５０は、上述の表示装置１により構成されている。
【００６４】
以上、実施の形態、変形例および適用例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。
【００６５】
例えば、上記実施の形態等では、上述の表示装置１がアクティブマトリクス型である場合について説明したが、アクティブマトリクス駆動のための画素回路１２の構成は上記実施の形態等で説明したものに限られず、必要に応じて容量素子やトランジスタを画素回路１２に追加してもよい。その場合、画素回路１２の変更に応じて、上述した信号線駆動回路２３、書込線駆動回路２４、電源線駆動回路２５のほかに、必要な駆動回路を追加してもよい。
【００６６】
また、例えば、上記実施の形態等では、映像信号処理回路２２、信号線駆動回路２３、書込線駆動回路２４、電源線駆動回路２５の駆動をタイミング生成回路２１が制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、映像信号処理回路２２、信号線駆動回路２３、書込線駆動回路２４、電源線駆動回路２５の制御は、ハードウェア（回路）で行われていてもよいし、ソフトウェア（プログラム）で行われていてもよい。
【００６７】
また、例えば、本技術は以下のような構成を取ることができる。
（１）
複数の画素が行方向および列方向に配列された表示パネルと、
各画素を駆動する駆動回路と
を備え、
各画素は、発光素子と、前記発光素子を駆動する画素回路とを有し、
前記画素回路は、前記発光素子を駆動する駆動トランジスタと、前記駆動トランジスタのゲート−ソース間に信号電圧を書き込む書込回路とを含んで構成され、
前記駆動回路は、
各画素を複数の画素行ごとにグルーピングし、グループ単位で順次走査すると共に、各グループにおいて、前記駆動トランジスタのゲート−ソース間電圧の電圧依存性を補正する動作に供する補正パルスを各画素行に一斉に印加したのち、前記発光素子の発光を開始させるための書込みパルスを各画素行に所定の単位で順次印加する第１駆動部と、
前記補正パルスと前記書込みパルスとの間の待機期間において前記駆動トランジスタのドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスを、各グループにおいて少なくとも一部の画素行に印加する第２駆動部と
を有する
表示装置。
（２）
前記補正パルスは、前記駆動トランジスタのゲート−ソース間電圧に保持された電圧を前記駆動トランジスタの閾値電圧にするためのパルスであり、
前記書込みパルスは、前記駆動トランジスタのゲート−ソース間に保持された電圧を、前記駆動トランジスタの移動度の大きさに応じて補正するパルスでもある
（１）に記載の表示装置。
（３）
前記第２駆動部は、前記待機期間のうち前記所定の閾値を超える期間において、前記駆動トランジスタのドレイン電圧をローにする
（１）または（２）に記載の表示装置。
（４）
前記第２駆動部は、前記待機期間の全期間において、前記駆動トランジスタのドレイン電圧をローにする
（１）または（２）に記載の表示装置。
（５）
前記第２駆動部は、前記待機期間において前記駆動トランジスタのドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスを、各グループにおいて前記待機期間が所定の閾値を超える１または複数の画素行に印加する
（１）ないし（４）のいずれか１つに記載の表示装置。
（６）
表示装置を備え、
前記表示装置は、
複数の画素が行方向および列方向に配列された表示パネルと、
各画素を駆動する駆動回路と
を有し、
各画素は、発光素子と、前記発光素子を駆動する画素回路とを有し、
前記画素回路は、前記発光素子を駆動する駆動トランジスタと、前記駆動トランジスタのゲート−ソース間に信号電圧を書き込む書込回路とを含んで構成され、
前記駆動回路は、
各画素を複数の画素行ごとにグルーピングし、グループ単位で順次走査すると共に、各グループにおいて、前記駆動トランジスタのゲート−ソース間電圧の電圧依存性を補正する動作に供する補正パルスを各画素行に一斉に印加したのち、前記発光素子の発光を開始させるための書込みパルスを各画素行に所定の単位で順次印加する第１駆動部と、
前記補正パルスと前記書込みパルスとの間の待機期間において前記駆動トランジスタのドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスを、各グループにおいて少なくとも一部の画素行に印加する第２駆動部と
を有する
電子機器。
【符号の説明】
【００６８】
１…表示装置、１０…表示パネル、１０Ａ…表示領域、１１…画素、１２…画素回路、１３…有機ＥＬ素子、２０…駆動回路、２０Ａ…映像信号、２０Ｂ…同期信号、２１…タイミング生成回路、２１Ａ…制御信号、２２…映像信号処理回路、２３…信号線駆動回路、２４…書込線駆動回路、２５…電源線駆動回路、３１…基板、３２…封止用基板、２１０…領域、２２０…ＦＰＣ、３００…映像表示画面部、３１０…フロントパネル、３２０…フィルターガラス、４１０…発光部、４２０，５３０，６４０…表示部、４３０…メニュースイッチ、４４０…シャッターボタン、５１０…本体、５２０…キーボード、６１０…本体部、６２０…レンズ、６３０…スタート／ストップスイッチ、７１０…上側筐体、７２０…下側筐体、７３０…連結部、７４０…ディスプレイ、７５０…サブディスプレイ、７６０…ピクチャーライト、７７０…カメラ、Ｃｓ…保持容量、ＤＴＬ…信号線、ＧＮＤ…グラウンド線、ＤＳＬ…電源線、Ｔｒ１…駆動トランジスタ、Ｔｒ２…書き込みトランジスタ、Ｖｇ…ゲート電圧、Ｖｓ…ソース電圧、Ｖｇｓ…ゲート−ソース間電圧、ＷＳＬ…書込線。
【技術分野】
【０００１】
本技術は、ユニットスキャン方式の表示装置およびそれを備えた電子機器に関する。
【背景技術】
【０００２】
近年、映像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ(electro luminescence)素子を用いた表示装置が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、光源（バックライト）が必要ないので、光源を必要とする液晶表示装置と比べて、軽量化、薄型化、高輝度化することができる。さらに、有機ＥＬ素子の応答速度は、数μｍ程度と非常に高速であるので、動画表示時の残像が発生しない。そのため、有機ＥＬ表示装置は、次世代のフラットパネルディスプレイの主流になると期待されている。
【０００３】
有機ＥＬ表示装置では、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とがある。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、アクティブマトリクス方式の開発が盛んに行なわれている。この方式では、画素ごとに配した有機ＥＬ素子に流れる電流が、有機ＥＬ素子ごとに設けた画素回路内に設けた駆動トランジスタによって制御される。
【０００４】
アクティブマトリックス型の表示装置においては、１水平（１Ｈ）期間ごとに各走査線が順次走査されると共に、映像信号に対応する信号電圧がサンプリングされ、保持容量に書き込まれる。即ち、１Ｈ周期の線順次走査によって、信号電圧の書込動作が行われる。また、有機ＥＬ表示装置では、駆動トランジスタの閾値電圧や移動度が画素ごとに異なる場合には、有機ＥＬ素子の発光輝度がばらつき、画面の一様性（ユニフォーミティ）が損なわれてしまう。そこで、アクティブマトリックス型の有機ＥＬ表示装置では、駆動トランジスタの閾値電圧や移動度のばらつきに起因する発光輝度のばらつきを低減する補正動作が、１Ｈ周期の線順次走査に併せて行われる。
【０００５】
図１３は、アクティブマトリックス型の有機ＥＬ表示装置における駆動波形の一例を表す図である。図１３（Ａ）は、信号電圧Ｖｓｉｇの電圧波形の一例であり、図１３（Ｂ），（Ｃ）は、書込電圧ＷＳ（Ｎ），ＷＳ（Ｎ＋１）の電圧波形の一例である。なお、書込電圧ＷＳ（Ｎ）は、Ｎ番目の画素行に対して印加される選択パルスの電圧波形であり、書込電圧ＷＳ（Ｎ＋１）は、Ｎ＋１番目の画素行に対して印加される選択パルスの電圧波形である。また、図１３（Ａ）中のＶｓｉｇ（Ｎ）は、Ｎ番目の画素行に対して印加される信号電圧であり、図１３（Ａ）中のＶｓｉｇ（Ｎ＋１）は、Ｎ＋１番目の画素行に対して印加される信号電圧である。また、図１３（Ａ）中のＶｏｆｓは、信号電圧とは無関係の固定電圧である。図１３（Ｂ），（Ｃ）における最初のパルスは、駆動トランジスタのゲート−ソース間に保持される電圧を、駆動トランジスタの閾値電圧にするためのパルス（Ｖｔｈ補正パルス）である。図１３（Ｂ），（Ｃ）においてＶｔｈ補正パルスの後に現れるパルスは、駆動トランジスタのゲート−ソース間に保持される電圧を、駆動トランジスタの移動度の大きさに応じて補正すると共に有機ＥＬ素子の発光を開始させるためのパルス（書込みパルス）である。図１３（Ａ）〜（Ｃ）から、１Ｈ周期の線順次走査によって、上述の補正動作と、信号電圧Ｖｓｉｇの書込動作とが併せて行われている様子がわかる。
【０００６】
しかし、近年、表示装置の高精細化、高密度化、高速駆動化が進み、旧来よりも１Ｈ期間が圧縮され、時間的に短くなってきている。そのため、上述の補正動作を１Ｈ期間内で完了させることが困難になってきている。そこで、例えば、特許文献１では、各画素を複数の画素行ごとにグルーピングし、グループごとに走査期間を共通化するユニットスキャン方式の駆動方法が提案されている。図１４は、ユニットスキャン方式における駆動波形の一例を表す図である。図１４（Ａ）は、信号電圧Ｖｓｉｇの電圧波形の一例であり、図１４（Ｂ），（Ｃ）は、書込電圧ＷＳ（Ｎ），ＷＳ（Ｎ＋１）の電圧波形の一例である。なお、図１４中の「合成Ｈ」とは、１つのグループに含まれる画素行の数だけ水平期間を合成した期間を指している。図１４（Ａ）〜（Ｃ）から、合成Ｈ期間の前半に、グループ内の全ての画素行に対してＶｔｈ補正パルスが印加され、合成Ｈ期間の後半に、書込みパルスがグループ内の各画素行に対して順次印加されている様子がわかる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１２２３５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、上述したように、Ｖｔｈ補正の動作は、Ｖｔｈ補正パルスの印加に同期して行われる。そのため、上述のユニットスキャン方式では、Ｖｔｈ補正パルスが印加された後、書込みパルスが印加されるまでの待機期間が、グループ内の画素行ごとに異なる。例えば、図１４（Ｂ），（Ｃ）に示したように、Ｎ＋１番目の画素行の待機期間ｔ２は、Ｎ番目の画素行の待機期間ｔ１よりも長くなっている。このように、待機期間が画素行ごとに異なると、リーク電流の流れる期間も画素行ごとに異なる。そのため、グループ内で最後に走査された画素行と、次のグループ内で最初に走査された画素行とで、リーク電流の流れる期間が互いに大きく相違する。その結果、グループ同士の境界に明暗の筋が発生してしまうという問題があった。例えば、図１５に示したように、１番目のグループＵ１の最後の画素行Ｌ１の輝度が相対的に暗い一方で、２番目のグループＵ２の最初の画素行Ｌ２の輝度が相対的に明るくなり、その結果、グループＵ１とグループＵ２との境界に明暗の筋が発生してしまう。同様に、グループＵ２と、グループＵ２の次にスキャンされるグループＵ３との境界にも明暗の筋が発生してしまう。
【０００９】
本技術はかかる問題点に鑑みてなされたものであり、その目的は、ユニットスキャンにおける明暗の筋の発生を抑制することの可能な表示装置および電子機器を提供することにある。
【課題を解決するための手段】
【００１０】
本技術による表示装置は、複数の画素が行方向および列方向に配列された表示パネルと、各画素を駆動する駆動回路とを備えたものである。各画素は、発光素子と、発光素子を駆動する画素回路とを有している。画素回路は、発光素子を駆動する駆動トランジスタと、駆動トランジスタのゲート−ソース間に信号電圧を書き込む書込回路とを含んで構成されている。駆動回路は、各画素を複数の画素行ごとにグルーピングし、グループ単位で順次走査する第１駆動部を有している。第１駆動部は、さらに、各グループにおいて、補正パルスを各画素行に一斉に印加したのち、書込みパルスを各画素行に所定の単位で順次印加するようになっている。ここで、補正パルスとは、駆動トランジスタのゲート−ソース間電圧の電圧依存性を補正する動作に供するパルスを指しており、駆動トランジスタのゲート−ソース間電圧を補正するためのパルスを指している。また、書込みパルスとは、発光素子の発光を開始させるためのパルスを指している。駆動回路は、さらに、第１駆動部の他に、第２駆動部を備えている。第２駆動部は、補正パルスと書込みパルスとの間の待機期間において駆動トランジスタのドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスを、各グループにおいて少なくとも一部の画素行に印加するようになっている。
【００１１】
ここで、上記の補正パルスは、より詳細には、例えば、駆動トランジスタのゲート−ソース間電圧に保持される電圧を駆動トランジスタの閾値電圧にするためのパルスである。また、上記の書込みパルスは、より詳細には、例えば、駆動トランジスタのゲート−ソース間に保持される電圧を、駆動トランジスタの移動度の大きさに応じて補正すると共に有機ＥＬ素子の発光を開始させるためのパルスである。
【００１２】
本技術による電子機器は、上記の表示装置を備えている。
【００１３】
本技術による表示装置および電子機器では、グループごとに補正パルスを各画素行に一斉に印加し、書込みパルスを各画素行に所定の単位で順次印加するユニットスキャンにおいて、待機期間内で駆動トランジスタのドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスが、各グループにおいて少なくとも一部の画素行に印加される。これにより、各グループにおいて、待機期間中にリーク電流が流れる期間のばらつきを低減することができる。
【発明の効果】
【００１４】
本技術による表示装置および電子機器によれば、各グループにおいて、待機期間中にリーク電流が流れる期間のばらつきを低減するようにしたので、ユニットスキャンにおける明暗の筋の発生を抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】本技術による一実施の形態に係る表示装置の構成の一例を表す図である。
【図２】画素の構成の一例を表す図である。
【図３】表示領域のレイアウトの一例を表す図である。
【図４】表示パネルに印加する各種電圧の経時変化の一例を表す図である。
【図５】実施例および比較例における動作点について説明するための特性図である。
【図６】表示パネルに印加する各種電圧の経時変化の一例と、駆動トランジスタのゲート電圧およびソース電圧の経時変化の一例とを表す図である。
【図７】上記実施の形態の表示装置を含むモジュールの概略構成を表す平面図である。
【図８】上記実施の形態の発光装置の適用例１の外観を表す斜視図である。
【図９】（Ａ）は適用例２の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。
【図１０】適用例３の外観を表す斜視図である。
【図１１】適用例４の外観を表す斜視図である。
【図１２】（Ａ）は適用例５の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【図１３】従来の表示装置における各種電圧の経時変化の一例を表す図である。
【図１４】従来の表示装置における各種電圧の経時変化の他の例を表す図である。
【図１５】図１４の電圧波形が表示パネルに印加されたときの画面表示の一例を表す図である。
【発明を実施するための形態】
【００１６】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（表示装置）
待機期間中の電流リーク期間が各画素行でゼロ、
または互いに等しくなっている例
２．適用例（電子機器）
上記実施の形態に係る表示装置が電子機器に適用される例
【００１７】
＜１．実施の形態＞
［構成］
図１は、本技術による一実施の形態に係る表示装置１の概略構成を表したものである。表示装置１は、表示パネル１０と、表示パネル１０を駆動する駆動回路２０とを備えている。駆動回路２０は、例えば、タイミング生成回路２１、映像信号処理回路２２、信号線駆動回路２３、走査線駆動回路２４、および電源線駆動回路２５を有している。
【００１８】
（表示パネル１０）
表示パネル１０は、複数の画素１１が表示パネル１０の表示領域１０Ａ全面に渡って２次元配置されたものである。画素１１は、表示パネル１１０上の画面を構成する最小単位の点に対応するものである。表示パネル１０がカラー表示パネルである場合には、画素１１は、例えば赤、緑または青などの単色の光を発する副画素に相当し、表示パネル１０がモノクロ表示パネルである場合には、画素１１は、白色光を発する画素に相当する。
【００１９】
表示パネル１０は、駆動回路２０によって各画素１１がアクティブマトリクス駆動されることにより、外部から入力された映像信号２０Ａに基づく画像を表示するものである。図２は、画素１１の回路構成の一例を表したものである。画素１１は、例えば、図２に示したように、画素回路１２と、有機ＥＬ素子１３とを有している。有機ＥＬ素子１３は、例えば、アノード電極、有機層およびカソード電極が順に積層された構成を有している。
【００２０】
画素回路１２は、例えば、図２に示したように、駆動トランジスタＴｒ１、書き込みトランジスタＴｒ２および保持容量Ｃｓによって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。書き込みトランジスタＴｒ２は、後述の信号線ＤＴＬの電圧をサンプリングするとともに駆動トランジスタＴｒ１のゲートに書き込むものである。駆動トランジスタＴｒ１は、書き込みトランジスタＴｒ２によって書き込まれた電圧の大きさに応じて有機ＥＬ素子１３に流れる電流を制御するものである。保持容量Ｃｓは、駆動トランジスタＴｒ１のゲート−ソース間に所定の電圧を保持するものである。なお、画素回路１２は、上述の２Ｔｒ１Ｃの回路構成とは異なる回路構成となっていてもよい。
【００２１】
駆動トランジスタＴｒ１および書き込みトランジスタＴｒ２は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。なお、ＴＦＴの種類は特に限定されるものではなく、例えば、逆スタガー構造（ボトムゲート型）であってもよいし、スタガー構造（トップゲート型）であってもよい。また、駆動トランジスタＴｒ１または書き込みトランジスタＴｒ２は、ｐチャネルＭＯＳ型のＴＦＴであってもよい。
【００２２】
表示パネル１０は、図２に示したように、行方向に延在する複数の書込線ＷＳＬと、列方向に延在する複数の信号線ＤＴＬと、行方向に延在する複数の電源線ＤＳＬとを有している。各信号線ＤＴＬと各書込線ＷＳＬとの交差点近傍には、画素１１が設けられている。各信号線ＤＴＬは、後述の信号線駆動回路２３の出力端（図示せず）と、書き込みトランジスタＴｒ２のソースまたはドレインとに接続されている。各書込線ＷＳＬは、後述の書込線駆動回路２４の出力端（図示せず）と、書き込みトランジスタＴｒ２のゲートに接続されている。各電源線ＤＳＬは、固定の電圧を出力する電源の出力端（図示せず）と、駆動トランジスタＴｒ１のソースまたはドレインに接続されている。
【００２３】
書き込みトランジスタＴｒ２のゲートは、書込線ＷＳＬに接続されている。書き込みトランジスタＴｒ２のソースまたはドレインが信号線ＤＴＬに接続され、書き込みトランジスタＴｒ２のソースおよびドレインのうち信号線ＤＴＬに未接続の端子が駆動トランジスタＴｒ１のゲートに接続されている。駆動トランジスタＴｒ１のソースまたはドレインが電源線ＤＳＬに接続され、駆動トランジスタＴｒ１のソースおよびドレインのうち電源線ＤＳＬに未接続の端子が有機ＥＬ素子１３のアノードに接続されている。保持容量Ｃｓの一端が駆動トランジスタＴｒ１のゲートに接続され、保持容量Ｃｓの他端が駆動トランジスタＴｒ１のソース（図２では有機ＥＬ素子１３側の端子）に接続されている。つまり、保持容量Ｃｓは、駆動トランジスタＴｒ１のゲート−ソース間に挿入されている。有機ＥＬ素子１３のカソードは、グラウンド線ＧＮＤに接続されている。グラウンド線ＧＮＤは、基準電位（例えばグラウンド電位）となっている外部回路（図示せず）と電気的に接続されるものである。
【００２４】
（表示パネル１０内のレイアウト）
次に、図３を参照しつつ、表示パネル１０内の平面レイアウトについて説明する。図３は、表示領域１０Ａの平面レイアウトの一例を表したものである。複数の画素１１は、例えば、図３に示したように、表示領域１０Ａにおいて、行方向および列方向に配置されている。行方向に並んで配置された各画素１１は、共通の書込線ＷＳＬに接続されるとともに、共通の電源線ＤＳＬに接続されている。列方向に並んで配置された各画素１１は、共通の信号線ＤＴＬに接続されている。
【００２５】
（駆動回路２０）
次に、駆動回路２０内の各回路について、図１を参照して説明する。タイミング生成回路２１は、信号線駆動回路２３、書込線駆動回路２４および電源線駆動回路２５が連動して動作するように制御するものである。タイミング生成回路２１は、例えば、外部から入力された同期信号２０Ｂに応じて（同期して）、上述した各回路に対して制御信号２１Ａを出力するようになっている。タイミング生成回路２１は、例えば、映像信号処理回路２２、信号線駆動回路２３、書込線駆動回路２４、電源線駆動回路２５および計測回路２６などと共に、例えば、表示パネル１０とは別体の制御回路基板（図示せず）上に形成されている。
【００２６】
映像信号処理回路２２は、例えば、外部から入力されたデジタルの映像信号２０Ａに対して所定の補正を行うようになっている。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。映像信号処理回路２２は、さらに、外部から入力された同期信号２０Ｂに応じて（同期して）、例えば上記の補正をした後の映像信号２０Ａをアナログに変換して、アナログの表示信号２２Ａとして信号線駆動回路２３に出力するようになっている。
【００２７】
信号線駆動回路２３は、映像信号処理回路２２から入力された表示信号２２Ａを、制御信号２１Ａの入力に応じて（同期して）各信号線ＤＴＬに出力し、これにより、選択対象の各画素１１への書き込みを行うものである。なお、書き込みとは、駆動トランジスタＴｒ１のゲートに所定の電圧を印加することを指している。信号線駆動回路２３は、例えば、表示信号２２Ａに対応する信号電圧Ｖｓｉｇと、表示信号２２Ａとは無関係な一定の電圧Ｖｏｆｓとを出力することが可能となっている。ここで、電圧Ｖｏｆｓは、有機ＥＬ素子１３の閾値電圧よりも低い電圧値（一定値）である。
【００２８】
書込線駆動回路２４は、制御信号２１Ａの入力に応じて（同期して）、複数の走査線ＷＳＬの中から複数の走査線ＷＳＬに選択パルスを順次印加し、これにより、１または複数の画素行を順次選択するものである。書込線駆動回路２４は、例えば、書き込みトランジスタＴｒ２をオンさせるときに印加する電圧Ｖｏｎと、書き込みトランジスタＴｒ２をオフさせるときに印加する電圧Ｖｏｆｆとを出力することが可能となっている。
【００２９】
電源線駆動回路２５は、制御信号２１Ａの入力に応じて（同期して）、複数の電源線ＤＳＬの中から複数の電源線ＤＳＬに選択パルスを順次印加し、これにより、１または複数の画素行の発光および消光を制御するものである。電源線駆動回路２５は、例えば、後述のＶｔｈ補正や、μ補正、発光の際に印加する電圧ＶｃｃＨと、消光の際に印加する電圧ＶｃｃＬ，ＶｃｃＬ２とを出力することが可能となっている。なお、ＶｃｃＬは、ＶｃｃＨよりも小さな電圧である。また、ＶｃｃＬ２は、ＶｃｃＬ以上で、ＶｃｃＨよりも小さな電圧である。
【００３０】
[動作]
次に、本実施の形態の表示装置１の動作（消光から発光までの動作）について説明する。本実施の形態では、駆動トランジスタＴｒ１の閾値電圧Ｖｔｈや移動度μが経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子１３の発光輝度を一定に保つようにするために、閾値電圧Ｖｔｈや移動度μの変動に対する補正動作が組み込まれている。本実施の形態では、さらに、表示パネル１０をハイフレームレートで駆動したときに、駆動トランジスタＴｒ１の閾値補正と信号書き込みを行う時間を十分に確保するために、複数ラインの閾値補正をまとめて行い、信号書き込みのみを順番に行う「まとめ駆動」が用いられている。
【００３１】
つまり、本実施の形態では、駆動回路２０は、各画素１１を複数の画素行ごとにグルーピングし、グループ単位で順次走査するようになっている。また、駆動回路２０は、各グループにおいて、駆動トランジスタＴｒ１のゲート−ソース間電圧の電圧依存性を補正する動作に供する補正パルスを各画素行に一斉に印加するようになっている。駆動回路２０は、補正パルスを各画素行に印加したのち、さらに、有機ＥＬ素子１３の発光を開始させるための書込みパルスを各画素行に所定の単位で（１画素行ごとに、または複数画素行ごとに）順次印加するようになっている。以下に、複数の書込線ＷＳＬが３つの書込線ＷＳＬごとに１つのグループに分けられているときの表示装置１の動作の一例について説明する。
【００３２】
図４は、表示装置１を駆動したときの各種波形の一例を表したものである。図４（Ａ）には、信号線ＤＴＬに電圧Ｖｓｉｇ（Ｎ），Ｖｓｉｇ（Ｎ＋１），Ｖｓｉｇ（Ｎ＋２），Ｖｏｆｓが周期的に印加されている様子が示されている。なお、図中のＶｓｉｇ（Ｎ），Ｖｓｉｇ（Ｎ＋１），Ｖｓｉｇ（Ｎ＋２）は、選択されたＮ行目、Ｎ＋１行目、Ｎ＋２行目の画素行に対して印加される信号電圧である。また、図中のＤＴ（１〜ｎ）は、画素行に含まれるｎ個の画素１１に対して印加される信号電圧である。
【００３３】
図４（Ｂ）〜（Ｄ）には、あるグループ内の３つの書込線ＷＳＬに電圧Ｖｏｎ，Ｖｏｆｆが所定のタイミングで印加されている様子が示されている。なお、図中のＷＳ（Ｎ），ＷＳ（Ｎ＋１），ＷＳ（Ｎ＋２）は、Ｎ行目、Ｎ＋１行目、Ｎ＋２行目の画素行に対して印加される走査電圧である。図４（Ｅ）〜（Ｇ）には、あるグループ内の３つの電源線ＤＳＬに電圧ＶｃｃＬ、Ｖｃｃｌ２，ＶｃｃＨが所定のタイミングで印加されている様子が示されている。なお、図中のＤＳ（Ｎ），ＤＳ（Ｎ＋１），ＤＳ（Ｎ＋２）は、Ｎ行目、Ｎ＋１行目、Ｎ＋２行目の画素行に対して印加される電源電圧である。図４（Ｂ）〜（Ｇ）における最初のパルスＰ１は、駆動トランジスタＴｒ１のゲート−ソース間に保持される電圧Ｖｇｓを、駆動トランジスタＴｒ１の閾値電圧Ｖｔｈにするためのパルス（補正パルス）である。図４（Ｂ）〜（Ｇ）において補正パルスの後に現れるパルスは、駆動トランジスタＴｒ１のゲート−ソース間に保持される電圧Ｖｇｓを、駆動トランジスタＴｒ１の移動度の大きさに応じて補正すると共に有機ＥＬ素子１３の発光を開始させるためのパルス（書込みパルス）である。
【００３４】
図４（Ｈ），（Ｉ）は、選択されたＮ行目の画素１１に含まれる駆動トランジスタＴｒ１のゲート電圧Ｖｇ（Ｎ）およびソース電圧Ｖｇ（Ｎ）の波形図である。図４（Ｊ），（Ｋ）は、選択されたＮ＋１行目の画素１１に含まれる駆動トランジスタＴｒ１のゲート電圧Ｖｇ（Ｎ＋１）およびソース電圧Ｖｇ（Ｎ＋１）の波形図である。なお、選択されたＮ＋２行目の画素１１に含まれる駆動トランジスタＴｒ１のゲート電圧およびソース電圧の波形図については省略した。
【００３５】
---Ｖｔｈ補正準備期間---
まず、Ｖｔｈ補正（閾値補正）の準備を行う。具体的には、書込線ＷＳＬの電圧ＷＳ（Ｎ），ＷＳ（Ｎ＋１），ＷＳ（Ｎ＋２）がＶｏｆｆとなっており、電源線ＤＳＬの電圧ＤＳ（Ｎ），ＤＳ（Ｎ＋１），ＤＳ（Ｎ＋２）がＶｃｃＨとなっている時（つまり有機ＥＬ素子１３が発光している時）に、電源線駆動回路２５が制御信号２１Ａに応じて電源線ＤＳＬの電圧ＤＳ（Ｎ），ＤＳ（Ｎ＋１），ＤＳ（Ｎ＋２）をＶｃｃＨからＶｃｃＬに順次、下げる。すると、ソース電圧Ｖｓ（Ｎ），Ｖｓ（Ｎ＋１），Ｖｓ（Ｎ＋２）がＶｃｃＬとなり、有機ＥＬ素子１３が消光する。
【００３６】
---Ｖｔｈ補正期間---
次に、Ｖｔｈ補正を行う。具体的には、まず、信号線駆動回路２３が制御信号２１Ａに応じて信号線ＤＴＬの電圧ＤＴ（１〜ｎ）をＶｓｉｇ（Ｎ−１）からＶｏｆｓに切り替える（Ｔ１）。次に、信号線ＤＴＬの電圧がＶｏｆｓとなっている間に、電源線駆動回路２５が制御信号２１Ａに応じて電源線ＤＳＬの電圧ＤＳ（Ｎ），ＤＳ（Ｎ＋１），ＤＳ（Ｎ＋２）をＶｃｃＬからＶｃｃＨに一斉に（例えば同時に）上げる（Ｔ２）。すると、駆動トランジスタＴｒ１のドレイン−ソース間に電流が流れ、ソース電圧Ｖｓ（Ｎ），Ｖｓ（Ｎ＋１），Ｖｓ（Ｎ＋２）が上昇する。
【００３７】
このとき、ソース電圧Ｖｓ（Ｎ），Ｖｓ（Ｎ＋１），Ｖｓ（Ｎ＋２）が（Ｖｏｆｓ−Ｖｔｈ）よりも低い場合（閾値補正がまだ完了していない場合）には、駆動トランジスタＴｒ１がカットオフするまで（ＶｇｓがＶｔｈになるまで）、駆動トランジスタＴｒ１のドレイン−ソース間に電流が流れる。その結果、保持容量ＣｓがＶｔｈに充電され、ゲート−ソース間ＶｇｓがＶｔｈとなる。
【００３８】
その後、引き続き、信号線ＤＴＬの電圧ＤＴ（１〜ｎ）がＶｏｆｓとなり続けている間に、書込線駆動回路２４が書込線ＷＳＬの電圧ＷＳ（Ｎ），ＷＳ（Ｎ＋１），ＷＳ（Ｎ＋２）をＶｏｎからＶｏｆｆに下げる（Ｔ３）。すると、駆動トランジスタＴｒ１のゲートがフローティングとなり、Ｖｔｈ補正が停止するので、電位差Ｖｇｓを信号線ＤＴＬの電圧の大きさに拘わらずＶｔｈのままで維持することができる。このように、電位差ＶｇｓをＶｔｈに設定することにより、駆動トランジスタＴｒ１の閾値電圧Ｖｔｈが画素回路１２ごとにばらついた場合であっても、有機ＥＬ素子１３の発光輝度がばらつくのをなくすることができる。
【００３９】
なお、上記の「Ｖｔｈ補正」と、後述の「Ｖｔｈ補正休止」が交互に繰り返し行われてもよい。ただし、その場合に、後述の待機期間ｔ１，ｔ２，ｔ３の開始点は、最後の「Ｖｔｈ補正」が完了した時点とする。
【００４０】
---待機期間---
書込線ＷＳＬの電圧ＷＳ（Ｎ），ＷＳ（Ｎ＋１），ＷＳ（Ｎ＋２）がＶｏｆｆとなっており、かつ電源線ＤＳＬの電圧ＤＳ（Ｎ），ＤＳ（Ｎ＋１），ＤＳ（Ｎ＋２）がＶｃｃＨとなっている間は、Ｖｔｈ補正が休止しており、その後の書き込みを待っている待機期間に相当する。この待機期間には、先のＶｔｈ補正を行ったグループとは異なる他のグループにおいて、Ｖｔｈ補正が行われる。
【００４１】
---書き込み・移動度補正期間---
次に、書き込みとμ補正を行う。まずは、グループ内の１行目（全体ではＮ行目）の画素行について、書き込みとμ補正を行う。具体的には、信号線駆動回路２３が制御信号２１Ａに応じて信号線ＤＴＬの電圧ＤＴ（１〜ｎ）をＶｏｆｓからＶｓｉｇ（Ｎ）に切り替える。その後、信号線ＤＴＬの電圧ＤＴ（１〜ｎ）がＶｓｉｇ（Ｎ）となっている間に、書込線駆動回路２４が制御信号２１Ａに応じて書込線ＷＳＬの電圧ＷＳ（Ｎ）をＶｏｆｆからＶｏｎに上げ（Ｔ４）、駆動トランジスタＴｒ１のゲートを信号線ＤＴＬに接続する。すると、駆動トランジスタＴｒ１のゲート電圧Ｖｇ（Ｎ）が信号線ＤＴＬの電圧Ｖｓｉｇ（Ｎ）となる。このとき、有機ＥＬ素子１３のアノード電圧はこの段階ではまだ有機ＥＬ素子１３の閾値電圧よりも小さく、有機ＥＬ素子１３はカットオフしている。そのため、電流は有機ＥＬ素子１３の素子容量（図示せず）に流れ、素子容量が充電されるので、ソース電圧Ｖｓ（Ｎ）がΔＶ１だけ上昇し、やがてゲートソース間電圧Ｖｇｓ（Ｎ）がＶｓｉｇ（Ｎ）＋Ｖｔｈ−ΔＶ１となる。このようにして、書き込みと同時に移動度補正が行われる。ここで、駆動トランジスタＴｒ１の移動度が大きい程、ΔＶ１も大きくなるので、ゲートソース間電圧Ｖｇｓ（Ｎ）を発光前にΔＶ１だけ小さくすることにより、画素１１ごとの移動度のばらつきを取り除くことができる。
【００４２】
---発光期間---
次に、書込線駆動回路２４が制御信号２１Ａに応じて書込線ＷＳＬの電圧ＷＳ（Ｎ）をＶｏｎからＶｏｆｆに下げる（Ｔ５）。すると、駆動トランジスタＴｒ１のゲートがフローティングとなり、駆動トランジスタＴｒ１のドレイン−ソース間に電流が流れ、ソース電圧Ｖｓ（Ｎ）が上昇する。その結果、有機ＥＬ素子１３に閾値電圧以上の電圧が印加され、有機ＥＬ素子１３が所望の輝度で発光する。
【００４３】
駆動回路２０は、上記と同様にして、グループ内の２行目（全体ではＮ＋１行目）の画素行と、３行目（全体ではＮ＋２行目）の画素行について、書き込みとμ補正を順次、行う。以下に、グループ内の２行目（全体ではＮ＋１行目）の画素行についての書き込みとμ補正の説明を行う。
【００４４】
---グループ内の２行目の書き込み・移動度補正期間---
まずは、グループ内の２行目の画素行について、書き込みとμ補正を行う。具体的には、信号線駆動回路２３が制御信号２１Ａに応じて信号線ＤＴＬの電圧ＤＴ（１〜ｎ）をＶｓｉｇ（Ｎ）からＶｓｉｇ（Ｎ＋１）に切り替える。その後、信号線ＤＴＬの電圧ＤＴ（１〜ｎ）がＶｓｉｇ（Ｎ＋１）となっている間に、書込線駆動回路２４が制御信号２１Ａに応じて書込線ＷＳＬの電圧ＷＳ（Ｎ＋１）をＶｏｆｆからＶｏｎに上げ（Ｔ６）、駆動トランジスタＴｒ１のゲートを信号線ＤＴＬに接続する。すると、駆動トランジスタＴｒ１のゲート電圧Ｖｇ（Ｎ＋１）が信号線ＤＴＬの電圧Ｖｓｉｇ（Ｎ＋１）となる。このとき、有機ＥＬ素子１３のアノード電圧はこの段階ではまだ有機ＥＬ素子１３の閾値電圧よりも小さく、有機ＥＬ素子１３はカットオフしている。そのため、電流は有機ＥＬ素子１３の素子容量（図示せず）に流れ、素子容量が充電されるので、ソース電圧Ｖｓ（Ｎ＋１）がΔＶ２だけ上昇し、やがてゲートソース間電圧Ｖｇｓ（Ｎ＋１）がＶｓｉｇ（Ｎ＋１）＋Ｖｔｈ−ΔＶ２となる。このようにして、書き込みと同時に移動度補正が行われる。
【００４５】
---グループ内の２行目の発光期間---
次に、書込線駆動回路２４が制御信号２１Ａに応じて書込線ＷＳＬの電圧ＷＳ（Ｎ＋１）をＶｏｎからＶｏｆｆに下げる（Ｔ７）。すると、駆動トランジスタＴｒ１のゲートがフローティングとなり、駆動トランジスタＴｒ１のドレイン−ソース間に電流が流れ、ソース電圧Ｖｓ（Ｎ＋１）が上昇する。その結果、有機ＥＬ素子１３に閾値電圧以上の電圧が印加され、有機ＥＬ素子１３が所望の輝度で発光する。
【００４６】
（待機期間中のロー期間について）
ところで、本実施の形態において、駆動回路２０は、補正パルスＰ１と書込みパルスＰ２との間の待機期間において駆動トランジスタＴｒ１のドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスを、各グループにおいて少なくとも一部の画素行に印加するようになっている。
【００４７】
例えば、グループ内の２行目、３行目の待機期間において、電源線駆動回路２５は、電源線ＤＳＬの電圧ＤＳ（Ｎ＋１），ＤＳ（Ｎ＋２）を、所定のタイミングでＶｃｃＨからＶｃｃＬ２に変更する。このとき、電源線駆動回路２５は、特に何らの判定も行わずに機械的に、電源線ＤＳＬの電圧ＤＳ（Ｎ＋１），ＤＳ（Ｎ＋２）を、所定のタイミングでＶｃｃＨからＶｃｃＬ２に変更するようにしてもよい。また、電源線駆動回路２５は、例えば、グループ内の２行目の待機期間ｔ２、グループ内の３行目の待機期間ｔ３が所定の閾値を超えているか否かを判定し、待機期間ｔ２，ｔ３が所定の閾値を超えていると判定したときに、電源線ＤＳＬの電圧ＤＳ（Ｎ＋１），ＤＳ（Ｎ＋２）を、所定のタイミングでＶｃｃＨからＶｃｃＬ２に変更するようにしてもよい。なお、上記の「所定の閾値」は、例えば、グループ内の各画素行に生じる輝度ムラとして許容される上限に対応する電流リーク量を生じさせる期間である。
【００４８】
ＶｃｃＨからＶｃｃＬ２に変更するタイミングは、例えば、以下のようになる。例えば、電源線駆動回路２５は、書込線ＷＳＬの電圧ＷＳ（Ｎ）がＶｏｆｆからＶｏｎに上がるタイミング（Ｔ４）で、電源線ＤＳＬの電圧ＤＳ（Ｎ＋１）をＶｃｃＨからＶｃｃＬ２に変更し、書込線ＷＳＬの電圧ＷＳ（Ｎ＋１）がＶｏｆｆからＶｏｎに上がるタイミング（Ｔ６）で、電源線ＤＳＬの電圧ＤＳ（Ｎ＋１）をＶｃｃＬ２からＶｃｃＨに戻す。さらに、電源線駆動回路２５は、書込線ＷＳＬの電圧ＷＳ（Ｎ）がＶｏｆｆからＶｏｎに上がるタイミング（Ｔ４）で、電源線ＤＳＬの電圧ＤＳ（Ｎ＋２）もＶｃｃＨからＶｃｃＬ２に変更し、書込線ＷＳＬの電圧ＷＳ（Ｎ＋２）がＶｏｆｆからＶｏｎに上がるタイミング（Ｔ８）で、電源線ＤＳＬの電圧ＤＳ（Ｎ＋２）をＶｃｃＬ２からＶｃｃＨに戻す。
【００４９】
ここで、待機期間ｔ１内で電源線ＤＳＬの電圧ＤＳ（Ｎ）をＶｃｃＬ２にしているロー期間をｔ４、待機期間ｔ２内で電源線ＤＳＬの電圧ＤＳ（Ｎ＋１）をＶｃｃＬ２にしているロー期間をｔ５、待機期間ｔ３内で電源線ＤＳＬの電圧ＤＳ（Ｎ＋２）をＶｃｃＬ２にしているロー期間をｔ６とする。このとき、待機期間ｔ１，ｔ２，ｔ３、ロー期間ｔ４，ｔ５，ｔ６は、以下の関係式を満たしている。
ｔ１＜ｔ２＜ｔ３
ｔ４＝０
ｔ２−ｔ５＝ｔ１
ｔ３−ｔ６＝ｔ１
【００５０】
（ｔ２−ｔ５）は、待機期間ｔ２内で電源線ＤＳＬの電圧ＤＳ（Ｎ＋１）がＶｃｃＨとなっている期間の長さに相当する。また、（ｔ３−ｔ６）は、待機期間ｔ３内で電源線ＤＳＬの電圧ＤＳ（Ｎ＋２）がＶｃｃＨとなっている期間の長さに相当する。
【００５１】
ここで、電源線ＤＳＬに印加される電圧がＶｃｃＬ２となっている場合、駆動トランジスタＴｒ１のソースドレイン間電圧Ｖｇｓは、ＶｃｃＬ２と、有機ＥＬ素子１３のアノード電圧との差分になる。ここで、ソースドレイン間電圧Ｖｇｓと、リーク電流Ｉｄｓとは、例えば、図５に示したような相関関係を有しているので、上述の差分が小さいほど、駆動トランジスタＴｒ１を流れるリーク電流も小さくなる。例えば、図５に示したように、電源線ＤＳＬに印加される電圧がＶｃｃＨとなっている比較例では、大きなリーク電流が流れる。一方、例えば、図５に示したように、電源線ＤＳＬに印加される電圧がＶｃｃＬ２となっている実施例では、リーク電流が極めて小さくなる。従って、ロー期間ｔ４，ｔ５，ｔ６は、待機期間ｔ１，ｔ２，ｔ３中で駆動トランジスタＴｒ１にリーク電流がほとんど流れない期間に相当する。一方、ｔ１、（ｔ２−ｔ５）および（ｔ３−ｔ６）は、待機期間ｔ１，ｔ２，ｔ３中で駆動トランジスタＴｒ１にリーク電流の流れる期間に相当する。
【００５２】
ところで、本実施の形態では、駆動回路２０は、上で例示したように、待機期間ｔ１，ｔ２，ｔ３の一部の期間において、駆動トランジスタＴｒ１のドレイン電圧をローにするようになっている。このときに、駆動回路２０は、待機期間ｔ１，ｔ２，ｔ３中でリーク電流の流れる期間の長さが互いに等しくなるように、駆動トランジスタＴｒ１のドレイン電圧をローにする期間を設定することが好ましい。このようにした場合には、グループ内で最後に走査された画素行と、次のグループ内で最初に走査された画素行とで、リーク電流の流れる期間を互いに等しくすることができる。その結果、各グループで、リーク電流の流れる期間を互いに等しくすることができるので、グループ同士の境界に明暗の筋が発生するのをなくすことが可能となる。
【００５３】
なお、図示しないが、電源線駆動回路２５は、上記のプロセスにおいて、ロー期間ｔ５をなくし、その代わりに、待機期間ｔ２中に、電源線ＤＳＬの電圧ＤＳ（Ｎ＋１）をＶｃｃＨに印加し続けてもよい。また、電源線駆動回路２５は、上記のプロセスにおいて、待機期間ｔ３だけが所定の閾値を超えていると判定した場合に、ロー期間ｔ５をなくし、その代わりに、待機期間ｔ２中に、電源線ＤＳＬの電圧ＤＳ（Ｎ＋１）をＶｃｃＨに印加し続けてもよい。
【００５４】
また、電源線駆動回路２５は、上記のプロセスにおいて、特に何らの判定も行わずに機械的に、待機期間ｔ１内にロー期間ｔ４を設定し、待機期間ｔ２内にロー期間ｔ５を設定し、さらに待機期間ｔ３内にロー期間ｔ６を設定するようにしてもよい。また、図６に示したように、電源線駆動回路２５は、待機期間ｔ１内にロー期間ｔ４を設定し、待機期間ｔ２内にロー期間ｔ５を設定し、さらに待機期間ｔ３内にロー期間ｔ６を設定する場合に、ロー期間ｔ４，ｔ５，ｔ６の開始のタイミングをグループ内の全ての画素行で統一化するようにしてもよい。例えば、電源線駆動回路２５は、書込線ＷＳＬの電圧ＷＳ（Ｎ），ＷＳ（Ｎ＋１），ＷＳ（Ｎ＋２）がＶｏｎからＶｏｆｆに下がるタイミング（Ｔ３）、つまり、Ｖｔｈ補正終了と同時に、電源線ＤＳＬの電圧ＤＳ（Ｎ），ＤＳ（Ｎ＋１），ＤＳ（Ｎ＋２）をＶｃｃＨからＶｃｃＬ２に変更するようにしてもよい。このとき、待機期間ｔ１，ｔ２，ｔ３、ロー期間ｔ４，ｔ５，ｔ６は、以下の関係式を満たしている。つまり、駆動回路２０は、待機期間ｔ１，ｔ２，ｔ３の全期間において、駆動トランジスタＴｒ１のドレイン電圧をローにするようになっている。その結果、ロー期間ｔ４，ｔ５，ｔ６が、待機期間ｔ１，ｔ２，ｔ３と等しくなる。
ｔ１＜ｔ２＜ｔ３
ｔ１−ｔ４＝０
ｔ２−ｔ５＝０
ｔ３−ｔ６＝０
【００５５】
[効果]
次に、本実施の形態の表示装置１の効果について説明する。
【００５６】
本実施の形態では、グループごとに補正パルスＰ１が各画素行に一斉に印加され、書込みパルスＰ２が各画素行に所定の単位で順次印加される。このようなユニットスキャンにおいて、本実施の形態では、待機期間ｔ１，ｔ２，ｔ３内で駆動トランジスタＴｒ１のドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスが、各グループにおいて少なくとも一部の画素行に印加される。これにより、各グループにおいて、待機期間中にリーク電流が流れる期間のばらつきを低減することができる。その結果、ユニットスキャンにおける明暗の筋の発生を抑制することができる。
【００５７】
＜２．適用例＞
以下、上記各実施の形態およびそれらの変形例で説明した表示装置１の適用例について説明する。上述の表示装置１は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、映像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
【００５８】
（モジュール）
上述の表示装置１は、例えば、図７に示したようなモジュールとして、後述する適用例１〜５などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板３１の一辺に、封止用基板３２から露出した領域２１０を設け、この露出した領域２１０に、駆動回路２０の配線を延長して外部接続端子（図示せず）を形成したものである。外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）２２０が設けられていてもよい。
【００５９】
（適用例１）
図８は、上述の表示装置１が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００は、上述の表示装置１により構成されている。
【００６０】
（適用例２）
図９は、上述の表示装置１が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、その表示部４２０は、上述の表示装置１により構成されている。
【００６１】
（適用例３）
図１０は、上述の表示装置１が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および映像を表示する表示部５３０を有しており、その表示部５３０は、上述の表示装置１により構成されている。
【００６２】
（適用例４）
図１１は、上述の表示装置１が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有しており、その表示部６４０は、上述の表示装置１により構成されている。
【００６３】
（適用例５）
図１２は、上述の表示装置１が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そのディスプレイ７４０またはサブディスプレイ７５０は、上述の表示装置１により構成されている。
【００６４】
以上、実施の形態、変形例および適用例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。
【００６５】
例えば、上記実施の形態等では、上述の表示装置１がアクティブマトリクス型である場合について説明したが、アクティブマトリクス駆動のための画素回路１２の構成は上記実施の形態等で説明したものに限られず、必要に応じて容量素子やトランジスタを画素回路１２に追加してもよい。その場合、画素回路１２の変更に応じて、上述した信号線駆動回路２３、書込線駆動回路２４、電源線駆動回路２５のほかに、必要な駆動回路を追加してもよい。
【００６６】
また、例えば、上記実施の形態等では、映像信号処理回路２２、信号線駆動回路２３、書込線駆動回路２４、電源線駆動回路２５の駆動をタイミング生成回路２１が制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、映像信号処理回路２２、信号線駆動回路２３、書込線駆動回路２４、電源線駆動回路２５の制御は、ハードウェア（回路）で行われていてもよいし、ソフトウェア（プログラム）で行われていてもよい。
【００６７】
また、例えば、本技術は以下のような構成を取ることができる。
（１）
複数の画素が行方向および列方向に配列された表示パネルと、
各画素を駆動する駆動回路と
を備え、
各画素は、発光素子と、前記発光素子を駆動する画素回路とを有し、
前記画素回路は、前記発光素子を駆動する駆動トランジスタと、前記駆動トランジスタのゲート−ソース間に信号電圧を書き込む書込回路とを含んで構成され、
前記駆動回路は、
各画素を複数の画素行ごとにグルーピングし、グループ単位で順次走査すると共に、各グループにおいて、前記駆動トランジスタのゲート−ソース間電圧の電圧依存性を補正する動作に供する補正パルスを各画素行に一斉に印加したのち、前記発光素子の発光を開始させるための書込みパルスを各画素行に所定の単位で順次印加する第１駆動部と、
前記補正パルスと前記書込みパルスとの間の待機期間において前記駆動トランジスタのドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスを、各グループにおいて少なくとも一部の画素行に印加する第２駆動部と
を有する
表示装置。
（２）
前記補正パルスは、前記駆動トランジスタのゲート−ソース間電圧に保持された電圧を前記駆動トランジスタの閾値電圧にするためのパルスであり、
前記書込みパルスは、前記駆動トランジスタのゲート−ソース間に保持された電圧を、前記駆動トランジスタの移動度の大きさに応じて補正するパルスでもある
（１）に記載の表示装置。
（３）
前記第２駆動部は、前記待機期間のうち前記所定の閾値を超える期間において、前記駆動トランジスタのドレイン電圧をローにする
（１）または（２）に記載の表示装置。
（４）
前記第２駆動部は、前記待機期間の全期間において、前記駆動トランジスタのドレイン電圧をローにする
（１）または（２）に記載の表示装置。
（５）
前記第２駆動部は、前記待機期間において前記駆動トランジスタのドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスを、各グループにおいて前記待機期間が所定の閾値を超える１または複数の画素行に印加する
（１）ないし（４）のいずれか１つに記載の表示装置。
（６）
表示装置を備え、
前記表示装置は、
複数の画素が行方向および列方向に配列された表示パネルと、
各画素を駆動する駆動回路と
を有し、
各画素は、発光素子と、前記発光素子を駆動する画素回路とを有し、
前記画素回路は、前記発光素子を駆動する駆動トランジスタと、前記駆動トランジスタのゲート−ソース間に信号電圧を書き込む書込回路とを含んで構成され、
前記駆動回路は、
各画素を複数の画素行ごとにグルーピングし、グループ単位で順次走査すると共に、各グループにおいて、前記駆動トランジスタのゲート−ソース間電圧の電圧依存性を補正する動作に供する補正パルスを各画素行に一斉に印加したのち、前記発光素子の発光を開始させるための書込みパルスを各画素行に所定の単位で順次印加する第１駆動部と、
前記補正パルスと前記書込みパルスとの間の待機期間において前記駆動トランジスタのドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスを、各グループにおいて少なくとも一部の画素行に印加する第２駆動部と
を有する
電子機器。
【符号の説明】
【００６８】
１…表示装置、１０…表示パネル、１０Ａ…表示領域、１１…画素、１２…画素回路、１３…有機ＥＬ素子、２０…駆動回路、２０Ａ…映像信号、２０Ｂ…同期信号、２１…タイミング生成回路、２１Ａ…制御信号、２２…映像信号処理回路、２３…信号線駆動回路、２４…書込線駆動回路、２５…電源線駆動回路、３１…基板、３２…封止用基板、２１０…領域、２２０…ＦＰＣ、３００…映像表示画面部、３１０…フロントパネル、３２０…フィルターガラス、４１０…発光部、４２０，５３０，６４０…表示部、４３０…メニュースイッチ、４４０…シャッターボタン、５１０…本体、５２０…キーボード、６１０…本体部、６２０…レンズ、６３０…スタート／ストップスイッチ、７１０…上側筐体、７２０…下側筐体、７３０…連結部、７４０…ディスプレイ、７５０…サブディスプレイ、７６０…ピクチャーライト、７７０…カメラ、Ｃｓ…保持容量、ＤＴＬ…信号線、ＧＮＤ…グラウンド線、ＤＳＬ…電源線、Ｔｒ１…駆動トランジスタ、Ｔｒ２…書き込みトランジスタ、Ｖｇ…ゲート電圧、Ｖｓ…ソース電圧、Ｖｇｓ…ゲート−ソース間電圧、ＷＳＬ…書込線。
【特許請求の範囲】
【請求項１】
複数の画素が行方向および列方向に配列された表示パネルと、
各画素を駆動する駆動回路と
を備え、
各画素は、発光素子と、前記発光素子を駆動する画素回路とを有し、
前記画素回路は、前記発光素子を駆動する駆動トランジスタと、前記駆動トランジスタのゲート−ソース間に信号電圧を書き込む書込回路とを含んで構成され、
前記駆動回路は、
各画素を複数の画素行ごとにグルーピングし、グループ単位で順次走査すると共に、各グループにおいて、前記駆動トランジスタのゲート−ソース間電圧の電圧依存性を補正する動作に供する補正パルスを各画素行に一斉に印加したのち、前記発光素子の発光を開始させるための書込みパルスを各画素行に所定の単位で順次印加する第１駆動部と、
前記補正パルスと前記書込みパルスとの間の待機期間において前記駆動トランジスタのドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスを、各グループにおいて少なくとも一部の画素行に印加する第２駆動部と
を有する
表示装置。
【請求項２】
前記補正パルスは、前記駆動トランジスタのゲート−ソース間電圧に保持された電圧を前記駆動トランジスタの閾値電圧にするためのパルスであり、
前記書込みパルスは、前記駆動トランジスタのゲート−ソース間に保持された電圧を、前記駆動トランジスタの移動度の大きさに応じて補正するパルスでもある
請求項１に記載の表示装置。
【請求項３】
前記第２駆動部は、前記待機期間のうち前記所定の閾値を超える期間において、前記駆動トランジスタのドレイン電圧をローにする
請求項１に記載の表示装置。
【請求項４】
前記第２駆動部は、前記待機期間の全期間において、前記駆動トランジスタのドレイン電圧をローにする
請求項１に記載の表示装置。
【請求項５】
前記第２駆動部は、前記待機期間において前記駆動トランジスタのドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスを、各グループにおいて前記待機期間が所定の閾値を超える１または複数の画素行に印加する
請求項１に記載の表示装置。
【請求項６】
表示装置を備え、
前記表示装置は、
複数の画素が行方向および列方向に配列された表示パネルと、
各画素を駆動する駆動回路と
を有し、
各画素は、発光素子と、前記発光素子を駆動する画素回路とを有し、
前記画素回路は、前記発光素子を駆動する駆動トランジスタと、前記駆動トランジスタのゲート−ソース間に信号電圧を書き込む書込回路とを含んで構成され、
前記駆動回路は、
各画素を複数の画素行ごとにグルーピングし、グループ単位で順次走査すると共に、各グループにおいて、前記駆動トランジスタのゲート−ソース間電圧の電圧依存性を補正する動作に供する補正パルスを各画素行に一斉に印加したのち、前記発光素子の発光を開始させるための書込みパルスを各画素行に所定の単位で順次印加する第１駆動部と、
前記補正パルスと前記書込みパルスとの間の待機期間において前記駆動トランジスタのドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスを、各グループにおいて少なくとも一部の画素行に印加する第２駆動部と
を有する
電子機器。
【請求項１】
複数の画素が行方向および列方向に配列された表示パネルと、
各画素を駆動する駆動回路と
を備え、
各画素は、発光素子と、前記発光素子を駆動する画素回路とを有し、
前記画素回路は、前記発光素子を駆動する駆動トランジスタと、前記駆動トランジスタのゲート−ソース間に信号電圧を書き込む書込回路とを含んで構成され、
前記駆動回路は、
各画素を複数の画素行ごとにグルーピングし、グループ単位で順次走査すると共に、各グループにおいて、前記駆動トランジスタのゲート−ソース間電圧の電圧依存性を補正する動作に供する補正パルスを各画素行に一斉に印加したのち、前記発光素子の発光を開始させるための書込みパルスを各画素行に所定の単位で順次印加する第１駆動部と、
前記補正パルスと前記書込みパルスとの間の待機期間において前記駆動トランジスタのドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスを、各グループにおいて少なくとも一部の画素行に印加する第２駆動部と
を有する
表示装置。
【請求項２】
前記補正パルスは、前記駆動トランジスタのゲート−ソース間電圧に保持された電圧を前記駆動トランジスタの閾値電圧にするためのパルスであり、
前記書込みパルスは、前記駆動トランジスタのゲート−ソース間に保持された電圧を、前記駆動トランジスタの移動度の大きさに応じて補正するパルスでもある
請求項１に記載の表示装置。
【請求項３】
前記第２駆動部は、前記待機期間のうち前記所定の閾値を超える期間において、前記駆動トランジスタのドレイン電圧をローにする
請求項１に記載の表示装置。
【請求項４】
前記第２駆動部は、前記待機期間の全期間において、前記駆動トランジスタのドレイン電圧をローにする
請求項１に記載の表示装置。
【請求項５】
前記第２駆動部は、前記待機期間において前記駆動トランジスタのドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスを、各グループにおいて前記待機期間が所定の閾値を超える１または複数の画素行に印加する
請求項１に記載の表示装置。
【請求項６】
表示装置を備え、
前記表示装置は、
複数の画素が行方向および列方向に配列された表示パネルと、
各画素を駆動する駆動回路と
を有し、
各画素は、発光素子と、前記発光素子を駆動する画素回路とを有し、
前記画素回路は、前記発光素子を駆動する駆動トランジスタと、前記駆動トランジスタのゲート−ソース間に信号電圧を書き込む書込回路とを含んで構成され、
前記駆動回路は、
各画素を複数の画素行ごとにグルーピングし、グループ単位で順次走査すると共に、各グループにおいて、前記駆動トランジスタのゲート−ソース間電圧の電圧依存性を補正する動作に供する補正パルスを各画素行に一斉に印加したのち、前記発光素子の発光を開始させるための書込みパルスを各画素行に所定の単位で順次印加する第１駆動部と、
前記補正パルスと前記書込みパルスとの間の待機期間において前記駆動トランジスタのドレインに高電圧を印加する期間がゼロ、または互いに等しくなるパルスを、各グループにおいて少なくとも一部の画素行に印加する第２駆動部と
を有する
電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１３−９７０５１（Ｐ２０１３−９７０５１Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１１−２３７４８８（Ｐ２０１１−２３７４８８）
【出願日】平成２３年１０月２８日（２０１１．１０．２８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２３年１０月２８日（２０１１．１０．２８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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