表示装置の作製方法
【課題】少ないマスク数で表示特性が良好な表示装置を作製する。
【解決手段】第１の導電膜と、該第１の導電膜上に絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜をこの順に積層した薄膜積層体と、を形成し、第１のエッチングにより前記第１の導電膜を露出させつつ、少なくとも前記薄膜積層体のパターンを形成し、第２のエッチングにより第１の導電膜のパターンを形成し、第３のエッチングにより第２の導電膜を所望の形状とすることでソース電極及びドレイン電極層を形成することで薄膜トランジスタを作製し、この薄膜トランジスタを覆って保護膜を形成し、該保護膜に開口部を形成し、該保護膜上に画素電極層を選択的に形成することで前記薄膜トランジスタのソース電極及びドレイン電極層と画素電極層を接続させる。そして、前記開口部の形成に際して不要な半導体層等をエッチングして除去する。
【解決手段】第１の導電膜と、該第１の導電膜上に絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜をこの順に積層した薄膜積層体と、を形成し、第１のエッチングにより前記第１の導電膜を露出させつつ、少なくとも前記薄膜積層体のパターンを形成し、第２のエッチングにより第１の導電膜のパターンを形成し、第３のエッチングにより第２の導電膜を所望の形状とすることでソース電極及びドレイン電極層を形成することで薄膜トランジスタを作製し、この薄膜トランジスタを覆って保護膜を形成し、該保護膜に開口部を形成し、該保護膜上に画素電極層を選択的に形成することで前記薄膜トランジスタのソース電極及びドレイン電極層と画素電極層を接続させる。そして、前記開口部の形成に際して不要な半導体層等をエッチングして除去する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の作製方法に関する。
【背景技術】
【０００２】
近年、ガラス基板等の絶縁性表面を有する基板上に形成された、厚さ数ｎｍ〜数百ｎｍ程度の半導体薄膜により構成される薄膜トランジスタが注目されている。薄膜トランジスタは、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）及び電気光学装置を始めとした電子デバイスに広く応用されている。薄膜トランジスタは、特に液晶表示装置又はＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等に代表される、画像表示装置のスイッチング素子として開発が急がれている。アクティブマトリクス型液晶表示装置では、選択されたスイッチング素子に接続された画素電極と、該画素電極に対応する対向電極の間に電圧が印加されることにより、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。ここで、アクティブマトリクス型液晶表示装置とは、マトリクス状に配置された画素電極をスイッチング素子により駆動することによって、画面上に表示パターンが形成される方式を採用した液晶表示装置をいう。アクティブマトリクス型ＥＬ表示装置とは、マトリクス状に配置された画素をスイッチング素子により駆動することによって、画面上に表示パターンが形成される方式を採用したＥＬ表示装置をいう。
【０００３】
上記のようなアクティブマトリクス型表示装置の用途は拡大しており、画面サイズの大面積化、高精細化及び高開口率化の要求が高まっている。また、アクティブマトリクス型表示装置には高い信頼性が求められ、その生産方法には高い生産性及び生産コストの低減が求められる。生産性を高め、生産コストを低減する方法の一つに、工程の簡略化が挙げられる。
【０００４】
アクティブマトリクス型表示装置では、スイッチング素子として主に薄膜トランジスタが用いられている。薄膜トランジスタの作製において、フォトリソグラフィに用いるフォトマスクの枚数を削減することは、工程の簡略化のために重要である。例えばフォトマスクが１枚増加すると、レジスト塗布、プリベーク、露光、現像、ポストベーク等の工程と、その前後の工程において、被膜の形成及びエッチング工程、更にはレジスト剥離、洗浄及び乾燥工程等が必要になる。そのため、作製工程に使用するフォトマスクが１枚増加するだけで、工程数が大幅に増加する。そのため、作製工程におけるフォトマスクを低減するために、数多くの技術開発がなされている。
【０００５】
薄膜トランジスタは、チャネル形成領域がゲート電極より下層に設けられるトップゲート型と、チャネル形成領域がゲート電極より上層に設けられるボトムゲート型に大別される。ボトムゲート型薄膜トランジスタの作製工程において使用されるフォトマスクの枚数は、トップゲート型薄膜トランジスタの作製工程において使用されるフォトマスクの枚数よりも少ないことが知られている。ボトムゲート型薄膜トランジスタは、３枚のフォトマスクにより作製されることが一般的である。
【０００６】
フォトマスクの枚数を低減させる従来の技術としては、裏面露光、レジストリフロー又はリフトオフ法といった複雑な技術を用いるものが多く、特殊な装置を必要とするものが多い。このような複雑な技術を用いることで、これに起因する様々な問題が生じ、歩留まりの低下の一因となっている。また、薄膜トランジスタの電気的特性を犠牲にせざるを得ないことも多い。
【０００７】
薄膜トランジスタの作製工程における、フォトマスクの枚数を減らすための代表的な手段として、多階調マスク（ハーフトーンマスク又はグレートーンマスクと呼ばれるもの）を用いた技術が広く知られている。多階調マスクを用いて作製工程を低減する技術として、例えば特許文献１が挙げられる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−１７９０６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の一態様は、光による影響が小さい薄膜トランジスタ及び表示装置を提供することを課題とする。また、本発明の一態様は、電気的特性が良好な薄膜トランジスタ及び表示特性が良好な表示装置を提供することを課題とする。
【００１０】
または、本発明の一態様は、薄膜トランジスタの作製に用いるフォトマスクの枚数を従来よりも少なくし、作製工程を簡略化することを課題とする。本発明の一態様は、薄膜トランジスタを有する表示装置の作製工程を簡略化することを課題とする。
【課題を解決するための手段】
【００１１】
本発明の一態様は、薄膜トランジスタを覆って保護膜を形成し、該保護膜に開口部を形成し、該保護膜上に画素電極層を選択的に形成することで前記薄膜トランジスタのソース電極及びドレイン電極層と画素電極層を接続させる表示装置の作製方法であって、前記開口部の形成に際して不要な半導体層等をエッチングして除去する表示装置の作製方法である。
【００１２】
好ましい形態として、本発明の一態様は、第１の導電膜と、該第１の導電膜上に絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜をこの順に積層した薄膜積層体と、を形成し、第１のエッチングにより前記第１の導電膜を露出させつつ、少なくとも前記薄膜積層体のパターンを形成し、第２のエッチングにより第１の導電膜のパターンを形成する薄膜トランジスタの作製方法である。ここで、第２のエッチングは、第１の導電膜が選択的にサイドエッチングされる条件により行う。その後、第３のエッチングにより第２の導電膜を所望の形状とすることでソース電極及びドレイン電極層を形成し、薄膜トランジスタを作製する。その後、前記薄膜トランジスタを覆って保護膜を形成し、該保護膜に開口部を形成し、該保護膜上に画素電極層を選択的に形成することで前記薄膜トランジスタのソース電極及びドレイン電極層と画素電極層を接続させる。そして、前記開口部の形成に際して不要な半導体層等をエッチングして除去する。
【発明の効果】
【００１３】
光電流による影響が小さく、表示特性が良好な表示装置を作製することができる。
【図面の簡単な説明】
【００１４】
【図１】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図３】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図５】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図６】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図７】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図８】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図９】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１０】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１１】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１２】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１３】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１４】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１５】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１６】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１７】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１８】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１９】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２０】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２１】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２２】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２３】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２４】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２５】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２６】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２７】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２８】多階調マスクを説明する図。
【図２９】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図３０】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図３１】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図３２】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図３３】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図３４】アクティブマトリクス基板の接続部を説明する図。
【図３５】アクティブマトリクス基板の接続部を説明する図。
【図３６】アクティブマトリクス基板の接続部を説明する図。
【図３７】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図３８】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図３９】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４０】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４１】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４２】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４３】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４４】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４５】ＥＬ表示装置の画素回路の一例を説明する図。
【図４６】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４７】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４８】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４９】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図５０】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図５１】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図５２】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図５３】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図５４】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図５５】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図５６】電子機器を説明する図。
【図５７】電子機器を説明する図。
【図５８】電子機器を説明する図。
【発明を実施するための形態】
【００１５】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。また、第１の絶縁膜及び第２の絶縁膜は、原則として上面図には表さないものとする。
【００１６】
（実施の形態１）
本実施の形態では、薄膜トランジスタの作製方法及び該薄膜トランジスタがマトリクス状に配置された表示装置の作製方法の一例について、図１乃至図３６を参照して説明する。
【００１７】
なお、図１６乃至図２３には本実施の形態に係る薄膜トランジスタの上面図を示し、図２３は画素電極まで形成した完成図である。図１乃至図３は、図１６乃至図２３に示すＡ１−Ａ２における断面図である。図４乃至図６は、図１６乃至図２３に示すＢ１−Ｂ２における断面図である。図７乃至図９は、図１６乃至図２３に示すＣ１−Ｃ２における断面図である。図１０乃至図１２は、図１６乃至図２３に示すＤ１−Ｄ２における断面図である。図１３乃至図１５は、図１６乃至図２３に示すＥ１−Ｅ２における断面図である。
【００１８】
本実施の形態にて説明する本発明の一態様は、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第２の導電膜上に第２のレジストマスクを形成し、前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、前記第２のレジストマスクを除去し、前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、前記開口部の形成に際して前記複数の薄膜トランジスタ間に存在する半導体層を除去することを特徴とする表示装置の作製方法である。
【００１９】
または、本発明の一態様は、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、前記第２の導電膜上に第２のレジストマスクを形成し、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、前記第２のレジストマスクを除去し、前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、前記開口部の形成に際して前記複数の薄膜トランジスタ間に存在する半導体層を除去することを特徴とする表示装置の作製方法である。
【００２０】
または、本発明の一態様は、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、前記第２のレジストマスクを除去し、前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、前記開口部の形成に際して前記複数の薄膜トランジスタ間に存在する半導体層を除去することを特徴とする表示装置の作製方法である。
【００２１】
または、本発明の一態様は、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、前記第２のレジストマスクを除去し、前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、前記開口部の形成に際して前記複数の薄膜トランジスタ間に存在する半導体層を除去することを特徴とする表示装置の作製方法である。
【００２２】
上記構成の表示装置の作製方法において、前記第１のレジストマスクは多階調マスクを用いて形成することが好ましい。多階調マスクを用いることで、簡略な工程で凹部を有するレジストマスクを形成することができる。
【００２３】
上記構成の表示装置の作製方法を適用することで、前記第１のエッチングによって素子領域が形成され、前記第２のエッチングによって前記素子領域の側面から概ね等しい距離だけ内側にゲート電極層の側面を形成することができる。
【００２４】
上記構成の表示装置の作製方法において、前記第１のエッチングはドライエッチングであり、前記第２のエッチングはウエットエッチングであることが好ましい。
【００２５】
上記構成の表示装置の作製方法において、前記第２の絶縁膜は、ＣＶＤ法又はスパッタリング法により形成した絶縁膜と、スピンコート法により形成した絶縁膜と、を積層して形成することが好ましい。特に好ましくは窒化シリコン膜をＣＶＤ法又はスパッタリング法により形成し、有機樹脂膜をスピンコート法により形成する。第２の絶縁膜をこのように形成することで、薄膜トランジスタの電気的特性に影響を及ぼしうる不純物元素等から薄膜トランジスタを保護し、且つ画素電極の被形成面の平坦性を向上させて歩留まりの低下を防止することができる。
【００２６】
上記構成の表示装置の作製方法において、前記複数の薄膜トランジスタ間に存在する半導体層を除去するに際して、前記ゲート電極層と重畳していない領域に存在する前記半導体層を除去することが好ましい。ゲート電極層と重畳していない領域に存在する半導体層は光リーク電流の一因となる。そのため、ゲート電極層と重畳していない領域に存在する半導体層を除去することで光リーク電流を低減することができる。
【００２７】
以下に、本実施の形態について詳細に説明する。
【００２８】
まず、基板１００上に、第１の導電膜１０２、第１の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０を形成する。これらの膜は、単層で形成してもよいし、複数の膜を積層した積層膜であってもよい。
【００２９】
基板１００は、絶縁性基板である。表示装置に適用する場合には、基板１００としては、ガラス基板又は石英基板を用いることができる。本実施の形態においては、ガラス基板を用いる。
【００３０】
基板１００としてガラス基板を用いる場合には、基板１００上に下地絶縁膜（好ましくは、窒化シリコン膜又は窒化酸化シリコン膜）を設けることが好ましい。下地絶縁膜を設けることで、ガラス基板１００中の不純物金属元素が半導体層に侵入することを防ぐことができる。これは、下地絶縁膜が窒素を含む場合に顕著である。更には、下地絶縁膜はハロゲン（フッ素、塩素又は臭素）を含むことが好ましい。ガラス基板１００中の不純物金属元素が半導体層に侵入することをより効果的に防ぐことができるためである。絶縁膜にハロゲンを含ませるには、形成に用いるガスに、ハロゲンガス又はハロゲン化合物からなるガスを含ませればよく、ＣＶＤ法又はスパッタリング法により単層で又は積層して形成することができる。
【００３１】
第１の導電膜１０２は、導電性材料により形成する。第１の導電膜１０２は、例えばチタン、モリブデン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、ニオブ若しくはスカンジウム等の金属材料又はこれらを主成分とする合金材料等の導電性材料を用いて形成することができる。ただし、後の工程（第１の絶縁膜１０４の形成等）に耐えうる程度の耐熱性は必要であり、後の工程で食刻又は腐食されにくい材料を選択することを要する。更には、第２のエッチングによりエッチング可能な材料を用いる。この限りにおいて、第１の導電膜１０２は特定の材料に限定されない。第１の導電膜１０２の形成は、例えばスパッタリング法又はＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）等により行えばよいが、特定の方法に限定されない。
【００３２】
なお、ここで、膜が「耐熱性を有する」とは、後の工程における温度によって当該膜が膜としての形態を保ち、且つ当該膜に求められる機能及び特性を保つことができることをいう。
【００３３】
第１の絶縁膜１０４は、ゲート絶縁層として機能し、絶縁性材料により形成する。第１の絶縁膜１０４は、例えば、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜又は窒化酸化シリコン膜等を用いて形成することができる。ただし、第１の導電膜１０２と同様に後の工程（半導体膜１０６の形成等）に耐えうる程度の耐熱性が必要であり、後の工程で食刻又は腐食されにくい材料を選択することを要する。この限りにおいて、第１の絶縁膜１０４は特定の材料に限定されない。第１の絶縁膜１０４の形成は、例えばＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）又はスパッタリング法等により行えばよいが、特定の方法に限定されない。
【００３４】
半導体膜１０６は、半導体材料により形成する。半導体膜１０６は、例えば、シランガスにより形成される非晶質シリコン等を用いて形成することができる。ただし、第１の導電膜１０２等と同様に、後の工程（第２の導電膜１１０等の形成等）に耐えうる程度の耐熱性が必要であり、後の工程で食刻又は腐食にくい材料を選択することを要する。この限りにおいて、半導体膜１０６は特定の材料に限定されるものではない。従って、ゲルマニウム等を用いても良い。なお、半導体膜１０６の結晶性についても特に限定されない。半導体膜１０６の形成は、例えばＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）又はスパッタリング法等により行えばよいが、特定の方法に限定されない。
【００３５】
不純物半導体膜１０８は、一導電性を付与する不純物元素を含む半導体膜であり、一導電性を付与する不純物元素が添加された半導体材料形成のためのガス等により形成される。例えば、フォスフィン（化学式：ＰＨ３）又はジボラン（化学式：Ｂ２Ｈ６）を含むシランガスにより形成される、リン又はボロンを含むシリコン膜である。ただし、第１の導電膜１０２等と同様に、後の工程（第２の導電膜１１０等の形成等）に耐えうる程度の耐熱性が必要であり、後の工程で食刻又は腐食されにくい材料を選択することを要する。この限りにおいて、不純物半導体膜１０８は、特定の材料に限定されない。ｎ型の薄膜トランジスタを作製する場合には、添加する一導電性を付与する不純物元素として、リン又はヒ素等を用いればよい。すなわち、形成に用いるシランガスにはフォスフィン又はアルシン（化学式：ＡｓＨ３）等を所望の濃度で含ませればよい。または、ｐ型の薄膜トランジスタを作製する場合には、一導電性を付与する不純物元素として、ボロン等を添加すればよい。すなわち、形成に用いるシランガスにはジボラン等を所望の濃度で含ませればよい。なお、不純物半導体膜１０８の形成は、例えばＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）等により行うことができるが、特定の方法に限定されるものではない。なお、不純物半導体膜１０８の結晶性についても特に限定されない。また、半導体膜１０６により形成される半導体層の一部に、ドーピング等によりソース電極及びドレイン電極層とオーミック接触可能な領域を設ける場合などには、不純物半導体膜１０８を設けなくてもよい。
【００３６】
第２の導電膜１１０は、導電性材料（第１の導電膜１０２として列挙した材料等）であって、第１の導電膜１０２とは異なる材料により形成する。ここで、「異なる材料」とは、主成分が異なる材料をいう。具体的には、後に説明する第２のエッチングによりエッチングされにくい材料を選択すればよい。また、第１の導電膜１０２等と同様に、後の工程（第１の保護膜１２６等の形成等）に耐えうる程度の耐熱性が必要であり、後の工程で食刻又は腐食されにくい材料を選択することを要する。従って、この限りにおいて、第２の導電膜１１０は特定の材料に限定されない。第２の導電膜１１０の形成は、例えばスパッタリング法又はＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）等により行えばよいが、特定の方法に限定されるものではない。
【００３７】
なお、上記説明した第１の導電膜１０２、第１の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０に対して求められる耐熱性は、第１の導電膜１０２が最も高く、以下前記した順に続き、第２の導電膜１１０が最も低い。例えば、半導体膜１０６が水素を含む非晶質半導体膜である場合には、約３００℃以上とすることで半導体膜中の水素が脱離し、電気的特性が変化する。そのため、例えば半導体膜１０６を形成した後の工程では概ね３００℃を超えない温度とすることが好ましい。
【００３８】
次に、第２の導電膜１１０上に第１のレジストマスク１１２を形成する（図１（Ａ）、図４（Ａ）、図７（Ａ）、図１０（Ａ）、図１３（Ａ）、図１６を参照）。
【００３９】
次に、第１のレジストマスク１１２を用いて第１のエッチングを行う。すなわち、第１の導電膜１０２、第１の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０をエッチングによりパターニングし、薄膜積層体１１４を形成する（図１（Ｂ）、図４（Ｂ）、図７（Ｂ）、図１０（Ｂ）、図１３（Ｂ）、図１７を参照）。本明細書において、このエッチング工程を第１のエッチングとよぶ。第１のエッチングは、ドライエッチング又はウエットエッチングを用いればよいが、異方性の高いエッチング法（物理的エッチング）により行うことが好ましい。第１のエッチングに異方性の高いエッチング法を用いることで、パターンの加工精度を向上させることができる。なお、第１のエッチングをドライエッチングにより行う場合には一の工程にて行うことが可能であるが、第１のエッチングをウエットエッチングにより行う場合には、複数の工程により第１のエッチングを行うと良い。ウエットエッチングでは、被エッチング膜の種類によってエッチングレートが異なるため、すべての膜を一の工程にてエッチングすることが困難だからである。従って、第１のエッチングには、ドライエッチングを用いることが好ましい。
【００４０】
ここで、例えば第１の導電膜１０２としてモリブデン膜を形成し、第１の絶縁膜１０４として窒化シリコン膜を形成し、半導体膜１０６として非晶質シリコン膜を形成し、不純物半導体膜１０８としてリンを含む非晶質シリコン膜を形成し、第２の導電膜１１０としてタングステン膜を形成した場合、第１のエッチングは、３段階のドライエッチングにより行えばよい。まず、Ｃｌ２ガスとＣＦ４ガスとＯ２ガスの混合ガスを用いてエッチングを行うことで第２の導電膜１１０をエッチングする。次に、Ｃｌ２ガスを用いてエッチングを行うことで半導体膜１０６及び不純物半導体膜１０８をエッチングする。最後に、ＣＨＦ３ガスを用いてエッチングを行うことで第１の絶縁膜１０４をエッチングすればよい。また、この後更にＣｌ２ガスとＣＦ４ガスとＯ２ガスの混合ガスを用いてエッチング行うことで４段階のドライエッチングとしてもよい。
【００４１】
次に、第１の導電膜１０２をサイドエッチングによりパターニングし、ゲート電極層１１６を形成する（図１（Ｃ）、図４（Ｃ）、図７（Ｃ）、図１０（Ｃ）、図１３（Ｃ）、図１８を参照）。このエッチング工程を第２のエッチングとよぶ。
【００４２】
なお、ゲート電極層１１６は、薄膜トランジスタのゲート電極、ゲート配線、容量素子の一方の電極及び容量配線を構成している。ゲート電極層１１６Ａと表記する場合には、ゲート配線と薄膜トランジスタのゲート電極を構成するゲート電極層を指す。ゲート電極層１１６Ｂと表記する場合には、容量配線と容量素子の一方の電極を構成するゲート電極層を指す。そして、これらを総括してゲート電極層１１６とよぶ。
【００４３】
なお、「ゲート配線」とは、薄膜トランジスタのゲート電極に接続される配線をいう。ゲート配線は、ゲート電極層により形成される。また、ゲート配線は走査線と呼ばれることがある。
【００４４】
第２のエッチングは、第１の導電膜１０２により形成されるゲート電極層１１６の側面が、薄膜積層体１１４の側面より内側に形成されるエッチング条件により行う。（図１８乃至図２１におけるＡ１−Ａ２断面において、ゲート電極層１１６の幅が半導体膜１０６等の幅より小さくなるようにエッチングを行う）。更には、第２の導電膜１１０に対するエッチングレートが小さく、且つ第１の導電膜１０２に対するエッチングレートが大きい条件により行う。換言すると、第２の導電膜１１０に対する第１の導電膜１０２のエッチング選択比が大きい条件により行う。このような条件により第２のエッチングを行うことで、ゲート電極層１１６を形成することができる。
【００４５】
なお、ゲート電極層１１６の側面の形状は特に限定されない。例えば、テーパ形状であっても良い。ゲート電極層１１６の側面の形状は、第２のエッチングにおいて用いる薬液等の条件によって決められるものである。
【００４６】
ここで、「第２の導電膜１１０に対するエッチングレートが小さく、且つ第１の導電膜１０２に対するエッチングレートが大きい条件」、又は「第２の導電膜１１０に対する第１の導電膜１０２のエッチング選択比が大きい条件」とは、以下の第１の要件及び第２の要件を満たすものをいう。
【００４７】
第１の要件は、ゲート電極層１１６が必要な箇所に残存することである。ゲート電極層１１６の必要な箇所とは、図１８におけるレジストマスク内に点線で示される領域をいう。すなわち、第２のエッチング後に、ゲート電極層１１６がゲート電極、ゲート配線、容量素子の一方の電極及び容量配線を構成するように残存することが必要である。ゲート電極層がゲート配線及び容量配線を構成するためには、これらの配線が断線しないように第２のエッチングを行う必要がある。図１（Ｃ）及び図１３（Ｃ）に示されるように、薄膜積層体１１４の側面から間隔ｄ１だけ内側にゲート電極層１１６の側面が形成されることが好ましく、間隔ｄ１は実施者がレイアウトに従って適宜設定すればよい。
【００４８】
第２の要件は、ゲート電極層１１６により構成されるゲート配線及び容量配線の最小幅ｄ３、並びにソース電極及びドレイン電極層１２０Ａにより構成されるソース配線の最小幅ｄ２が適切なものとなることである（図２１を参照）。第２のエッチングにより第２の導電膜１１０がエッチングされるとソース配線の最小幅ｄ２が小さくなり、ソース配線の電流密度が過大となり、電気的特性が低下するためである。そのため、第２のエッチングは、第１の導電膜１０２のエッチングレートが過大にならず、且つ第２の導電膜１１０のエッチングレートが可能な限り小さい条件で行う。
【００４９】
また、ソース配線の最小幅ｄ２は大きくすることが困難である。ソース配線の最小幅ｄ２はソース配線と重畳する半導体層の最小幅ｄ４により決まり、ソース配線の最小幅ｄ２を大きくするためには半導体層の最小幅ｄ４を大きくせねばならず、隣接するゲート配線と容量配線とを絶縁させることが困難になるためである。従って、半導体層の最小幅ｄ４は、前記した間隔ｄ１の概ね２倍よりも小さくする。換言すると、間隔ｄ１は半導体層の最小幅ｄ４の約半分よりも大きくする。
【００５０】
なお、ソース配線と重畳する半導体層の幅を最小幅ｄ４とする部分は、ゲート配線と、該ゲート配線と互いに隣接する容量配線との間に少なくとも一箇所あればよい。好ましくは、図２１に示すように、ゲート配線に隣接する領域及び容量配線に隣接する領域の半導体層の幅を最小幅ｄ４とすればよい。
【００５１】
なお、ソース電極及びドレイン電極層により形成される、画素電極層と接続される部分の電極の幅はソース配線の最小幅ｄ２とすることが好ましい。
【００５２】
第１のレジストマスク１１２が上記したように所定の形状であり、第２のエッチングが第１の導電膜１０２のサイドエッチングを伴うことによって、ゲート電極層１１６により構成される、隣接するゲート配線と容量配線とを絶縁させることができるためである（図１８を参照）。ここで、第２のエッチングは、サイドエッチングを伴うエッチングであるため、エッチングは概略等方的に進行する条件により行う。
【００５３】
ここで、サイドエッチングとは、被エッチング膜の厚さ方向（基板面に垂直な方向又は下地絶縁膜の面に垂直な方向）のみならず、厚さ方向に対して垂直な方向（基板面に平行な方向又は下地絶縁膜の面に平行な方向）にも被エッチング膜が削られるエッチングをいう。サイドエッチングされた被エッチング膜の端部は、被エッチング膜に対するエッチングガス又はエッチングに用いる薬液のエッチングレートによって様々な形状となるように形成されるが、端部が曲面となるように形成されることが多い。
【００５４】
なお、図示していないが、ゲート電極層１１６と接する空洞部分にゲート電極層１１６と同一の層により形成される支持部を有していてもよい。支持部を設けることで、薄膜積層体１１４が自重によって破壊され、又は破損することをも防止でき、歩留まりが向上するため好ましい。
【００５５】
次に、第２のエッチングに用いることのできるエッチャント又はエッチングガスと、第１の導電膜１０２及び第２の導電膜１１０の組み合わせについて説明する。
【００５６】
第２のエッチングをウエットエッチングによって行う場合、例えば、第１の導電膜１０２はアルミニウムを主成分とする材料若しくはチタンを主成分とする材料又はこれらを積層させて形成し、第２の導電膜１１０は銅を主成分とする材料により形成し、エッチャントとしては、希硫酸、濃リン酸、濃塩酸、希リン酸又はシュウ酸を用いる。なお、エッチャントとして、希硫酸、希リン酸又はシュウ酸を用いる場合には室温よりも高温（５０℃〜１００℃、好ましくは６０〜７５℃）にするとよい。なお、第２の導電膜１１０は、好ましくはカルシウム及び酸素を含んだ銅を主成分とする材料と、カルシウムを含んだ銅を主成分とする材料と、マグネシウムを含んだ銅を主成分とする材料と、を積層して形成する。または、カルシウム及び酸素を含んだ銅を主成分とする材料と、マグネシウム及び酸素を含んだ銅を主成分とする材料と、マグネシウムを含んだ銅を主成分とする材料と、を積層して形成することが好ましい。またはこれらを混合して用いてもよい。
【００５７】
または、例えば、第１の導電膜１０２はアルミニウムを主成分とする材料若しくはチタンを主成分とする材料又はこれらを積層させて形成し、第２の導電膜１１０はモリブデンを主成分とする材料により形成してもよく、この場合にはエッチャントとして、フッ酸、希塩酸、濃塩酸、希硫酸、濃硫酸、希リン酸、濃リン酸又はシュウ酸を用いる。なお、エッチャントとして、希塩酸、希硫酸、希リン酸又はシュウ酸を用いる場合には、室温よりも高温（５０℃〜１００℃、好ましくは６０〜７５℃）にして用いるとよい。ただし、濃硫酸を用いる場合には、高温では第２の導電膜１１０の主成分であるモリブデンがエッチングされてしまうため、室温程度で用いる。またはこれらを混合して用いてもよい。
【００５８】
ただし、上記列挙したエッチャントのうち、少なくとも、濃硫酸、希リン酸及び濃リン酸は、レジストマスクに対して脱水作用を起こすため、これらのエッチャントを用いる場合にはレジストマスクを除去した状態で用いる。
【００５９】
または、好ましい形態として、第１の導電膜１０２をアルミニウム又はモリブデンにより形成し、第２の導電膜１１０をチタン又はタングステンにより形成し、エッチャントには、硝酸、酢酸及びリン酸を含む薬液を用いる。または、第１の導電膜１０２をモリブデンにより形成し、第２の導電膜１１０をチタン、アルミニウム又はタングステンにより形成し、エッチャントには、過酸化水素水を含む薬液を用いればよい。
【００６０】
または、最も好ましい形態として、第１の導電膜１０２をアルミニウム層上にモリブデン層が積層された積層膜とし、第２の導電膜１１０をタングステン層とし、エッチャントには、硝酸を２％、酢酸を１０％、リン酸を７２％含む薬液を用いる。
【００６１】
なお、上記した第１の導電膜１０２を構成する材料として列挙したアルミニウムを主成分とする材料として、好ましくは、ネオジムを添加したアルミニウムを用いる。第１の導電膜１０２にネオジムを添加したアルミニウムを用いることで、アルミニウムの高抵抗化を抑制しつつ、ヒロックの発生を防止することができる。
【００６２】
また、上記した第２の導電膜１１０を構成する材料として列挙したモリブデンを主成分とする材料として、ニオブを添加したモリブデンを用いてもよい。
【００６３】
または、第２のエッチングはドライエッチングによって行ってもよい。例えば、第１の導電膜１０２はタングステンを主成分とする材料により形成し、第２の導電膜１１０は、アルミニウムを主成分とする材料若しくはチタンを主成分とする材料又はこれらを積層させて形成し、エッチングガスとして三フッ化塩素（化学式：ＣｌＦ３）ガスを用いることで第２のエッチングを行うことができる。ただし、半導体膜１０６にシリコンを用いる場合には三フッ化塩素ガスを用いるとエッチングされてしまうため、第２のエッチングの前に酸化処理を行うとよい。酸化処理は、薄膜積層体１１４の表面を酸化することができる方法を用いて行えばよく、特定の方法に限定されない。この酸化処理は、酸素プラズマ若しくは水プラズマによるプラズマ処理、オゾン水による処理、または熱処理により行うことができる。
【００６４】
なお、図１８に示すように、上面から見たゲート電極層１１６は角（例えば、角１５１）を有する。これは、ゲート電極層１１６を形成する第２のエッチングが概略等方的であるために、ゲート電極層１１６の側面と薄膜積層体１１４の側面との間隔ｄ１が概略等しくなるようにエッチングされるためである。
【００６５】
次に、第２のレジストマスク１１８を形成する（図２（Ｄ）、図５（Ｄ）、図８（Ｄ）、図１１（Ｄ）、図１４（Ｄ）、図１９を参照）。なお、ここでは第２のエッチングの後に第２のレジストマスク１１８を形成するが、これに限定されず、第２のレジストマスク１１８を形成した後に第２のエッチングを行ってもよい。
【００６６】
次に、第２のレジストマスク１１８を用いて、第２の導電膜１１０をエッチングし、ソース電極及びドレイン電極層１２０を形成する。ここでエッチング条件は、第２の導電膜１１０以外の膜に対する食刻及び腐食が生じにくい条件を選択する。特に、ゲート電極層１１６の食刻及び腐食が生じにくい条件により行うことが重要である。
【００６７】
なお、ソース電極及びドレイン電極層１２０は、薄膜トランジスタのソース電極、ドレイン電極、ソース配線、薄膜トランジスタと画素電極とを接続する電極、及び容量素子の他方の電極を構成している。「ソース電極及びドレイン電極層１２０Ａ」又は「ソース電極及びドレイン電極層１２０Ｃ」と表記する場合には、薄膜トランジスタのソース電極及びドレイン電極の一方、及びソース配線を構成する電極層を指す。「ソース電極及びドレイン電極層１２０Ｂ」と表記する場合には、薄膜トランジスタのソース電極及びドレイン電極の他方、及び薄膜トランジスタと画素電極とを接続する電極を構成する電極層を指す。「ソース電極及びドレイン電極層１２０Ｄ」と表記する場合には、容量素子の他方の電極を構成する電極層を指す。そして、これらを総括してソース電極及びドレイン電極層１２０とよぶ。
【００６８】
また、「ソース配線」とは、薄膜トランジスタのソース電極及びドレイン電極の一方に接続される配線をいう。ソース配線は、ソース電極及びドレイン電極層により形成される。また、ソース配線は信号線と呼ばれることがある。
【００６９】
なお、第２の導電膜１１０のエッチングは、ウエットエッチング又はドライエッチングのどちらを用いても良い。
【００７０】
続いて、不純物半導体膜１０８及び半導体膜１０６の上部（バックチャネル部）をエッチングして、ソース領域及びドレイン領域１２２と半導体層１２４を形成する（図２（Ｅ）、図５（Ｅ）、図８（Ｅ）、図１１（Ｅ）、図１４（Ｅ）、図２０を参照）。ここでエッチング条件は、不純物半導体膜１０８及び半導体膜１０６以外の膜に対する食刻及び腐食が生じにくい条件を選択する。特に、ゲート電極層１１６の食刻及び腐食が生じにくい条件により行うことが重要である。この工程を一括して第３のエッチングとよぶ。第３のエッチングは、上記説明したように、複数の段階に分けて行っても良いし、一括して行っても良い。
【００７１】
なお、ソース領域及びドレイン領域１２２Ａは、ソース電極及びドレイン電極層１２０Ａと重畳するものを指し、ソース領域及びドレイン領域１２２Ｂは、ソース電極及びドレイン電極層１２０Ｂと重畳するものを指し、ソース領域及びドレイン領域１２２Ｃは、ソース電極及びドレイン電極層１２０Ｃと重畳するものを指し、ソース領域及びドレイン領域１２２Ｄは、ソース電極及びドレイン電極層１２０Ｄと重畳するものを指す。そして、これらを総括してソース領域及びドレイン領域１２２とよぶ。
【００７２】
なお、不純物半導体膜１０８及び半導体膜１０６の上部（バックチャネル部）のエッチングはドライエッチング又はウエットエッチングにより行うことができる。
【００７３】
その後、第２のレジストマスク１１８を除去し、薄膜トランジスタが完成する（図２（Ｆ）、図５（Ｆ）、図８（Ｆ）、図１１（Ｆ）、図１４（Ｆ）を参照）。
【００７４】
以上のように形成した薄膜トランジスタを覆って第２の絶縁膜を形成する。ここで、第２の絶縁膜は、第１の保護膜１２６のみで形成しても良いが、好ましくは第１の保護膜１２６と第２の保護膜１２８により形成する（図３（Ｇ）、図６（Ｇ）、図９（Ｇ）、図１２（Ｇ）、図１５（Ｇ）を参照）。第１の保護膜１２６は、第１の絶縁膜１０４と同様に形成すればよい。
【００７５】
第２の保護膜１２８は、表面が概略平坦になる方法により形成する。第２の保護膜１２８の表面を概略平坦にすることで、第２の保護膜１２８上に形成される画素電極層１３２の形成不良などを防止することができるためである。従って、ここで「概略平坦」とは、上記目的を達成しうる程度のものであればよく、高い平坦性が要求されるわけではない。
【００７６】
なお、第２の保護膜１２８は、例えば、感光性ポリイミド、アクリル又はエポキシ樹脂等を用いて、スピンコーティング法等により形成することができる。ただし、これらの材料又は形成方法に限定されるものではない。
【００７７】
次に、第２の絶縁膜に第１の開口部１３０及び第２の開口部１３１を形成する（図３（Ｈ）、図６（Ｈ）、図９（Ｈ）、図１２（Ｈ）、図１５（Ｈ）を参照）。第１の開口部１３０は、ソース電極及びドレイン電極層１２０の少なくとも表面に達するように形成する。第２の開口部１３１は、ゲート電極層１１６の少なくとも表面に達するように形成する。第１の開口部１３０及び第２の開口部１３１の形成方法は、特定の方法に限定されず、第１の開口部１３０の径等に応じて実施者が適宜選択すればよい。例えば、フォトリソグラフィ法によりドライエッチングを行うことで第１の開口部１３０及び第２の開口部１３１を形成することができる。
【００７８】
なお、図２１に第２の絶縁膜を表して第１の開口部１３０及び第２の開口部１３１の位置を明確にしたものを図２２に示す。図２２に示すように、第１の開口部１３０Ａ及び第１の開口部１３０Ｂ、並びに第２の開口部１３１Ａ、第２の開口部１３１Ｂ及び第２の開口部１３１Ｃを形成するとよい。
【００７９】
ここで、例えば第１の導電膜１０２としてモリブデン膜を形成し、第１の絶縁膜１０４として窒化シリコン膜を形成し、半導体膜１０６として非晶質シリコン膜を形成し、不純物半導体膜１０８としてリンを含む非晶質シリコン膜を形成し、第２の導電膜１１０としてタングステン膜を形成した場合には、例えば、ＣＨＦ３ガスとＯ２ガスを用いてエッチングを行うことで第１の保護膜１２６及び第２の保護膜１２８をエッチングし、Ｃｌ２ガスを用いてエッチングを行うことで半導体膜１０６をエッチングし、ＣＨＦ３ガスを用いてエッチングを行うことで第１の絶縁膜１０４をエッチングすればよい。
【００８０】
なお、フォトリソグラフィ法によって開口部を形成すると、フォトマスクを１枚使用することになる。
【００８１】
次に、第２の絶縁膜上に画素電極層１３２を形成する（図３（Ｉ）、図６（Ｉ）、図９（Ｉ）、図１２（Ｉ）、図１５（Ｉ）、図２３を参照）。画素電極層１３２は、開口部を介してソース電極及びドレイン電極層１２０に接続されるように形成する。具体的には、画素電極層１３２は、第１の開口部１３０を介してソース電極及びドレイン電極層１２０Ｂに接続され、第２の開口部１３１を介してソース電極及びドレイン電極層１２０Ｄに接続されるように形成される。画素電極層１３２は、透光性を有する導電性材料により形成することが好ましい。ここで、透光性を有する導電性材料としては、インジウム錫酸化物（以下、ＩＴＯという）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、又は酸化珪素を添加したインジウム錫酸化物等が挙げられる。透光性を有する導電性材料の膜の形成はスパッタリング法又はＣＶＤ法等により行えばよいが、特定の方法に限定されるものではない。また、画素電極層１３２についても単層で形成しても良いし、複数の膜を積層して形成してもよい。
【００８２】
なお、例えば画素電極層１３２をＩＴＯにより形成した場合には、ゲート電極層１１６とソース電極及びドレイン電極層１２０の表面にアルミニウムが配されないようにする。ＩＴＯとアルミニウムが接触すると電蝕反応が生じるためである。
【００８３】
なお、本実施の形態においては、画素電極層１３２のみに透光性を有する導電性材料を用いたが、これに限定されない。第１の導電膜１０２及び第２の導電膜１１０の材料として、透光性を有する導電性材料を用いることもできる。
【００８４】
なお、フォトリソグラフィ法によって画素電極層１３２を形成することで、フォトマスクを１枚使用することになる。
【００８５】
以上説明したように、アクティブマトリクス基板の作製（所謂アレイ工程）が完了する（図２３を参照）。上記説明したように、サイドエッチングを利用してゲート電極層を形成することで、従来よりもフォトマスクの枚数を１枚低減した薄膜トランジスタの作製が可能となる。
【００８６】
上記薄膜トランジスタは、ゲート電極層を有し、前記ゲート電極層上にゲート絶縁層を有し、前記ゲート絶縁層上に半導体層を有し、前記半導体層上にソース領域及びドレイン領域を有する不純物半導体層を有し、前記ソース領域及びドレイン領域上にソース電極及びドレイン電極を有し、前記ゲート電極層の側面に接して空洞を有するものである。また、ゲート絶縁層は、ゲート電極層上にのみ設けられており、ゲート電極の側面はゲート絶縁層により覆われていない構造となる（図３（Ｉ）を参照）。このような薄膜トランジスタはゲート電極層の側面に接して空洞を有するため、ゲート電極層端部におけるリーク電流の小さいものとなる。
【００８７】
なお、第２の開口部１３１の位置は、図２１及び図２２に示す位置に限定されない。第２の開口部１３１を所定の位置に配することによって、図２４乃至図２７に示すように、不要な半導体層（点線で示す領域）を除去することができる。
【００８８】
なお、上記の説明では多階調マスクを用いない薄膜トランジスタの作製方法及び表示装置の作製方法について説明したが、多階調マスクを用いて薄膜トランジスタ及び表示装置を作製してもよい。多階調マスクを用いることで薄膜トランジスタを１枚のフォトマスクにより作製することが可能となり、フォトマスクの位置合わせの際にずれが発生することを防止することができる。多階調マスクを用いる場合の薄膜トランジスタの作製方法について、図２８乃至図３３を参照しつつ、以下に説明する。
【００８９】
なお、図２９は図１及び図２に対応するものである。図３０は図１０及び図１１に対応するものである。図３１、図３２及び図３３は、それぞれ図１６、図１８及び図１９に対応するものである。また、図３１乃至図３３に示すＡ１−Ａ２における断面図が図２９に相当し、図３１乃至図３３に示すＤ１−Ｄ２における断面図が図３０に相当する。
【００９０】
まず、基板１００上に、第１の導電膜１０２、第１の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０を形成する。これらの膜は、単層で形成してもよいし、複数の膜を積層した積層膜であってもよい。これらの形成に用いることのできる材料及びこれらの形成に適用することのできる方法は上記説明したものと同様である。なお、半導体膜１０６により形成される半導体層の一部に、ドーピング等によりソース電極及びドレイン電極層とオーミック接触可能な領域を設ける場合などには、不純物半導体膜１０８を設ける必要がない。
【００９１】
この第２の導電膜１１０上に第１のレジストマスク１７０を形成する（図２９（Ａ）、図３０（Ａ）及び図３１を参照）。第１のレジストマスク１７０は凹部及び凸部を有するレジストマスクである。換言すると、厚さの異なる複数の領域（ここでは、二の領域）からなるレジストマスクともいうことができる。第１のレジストマスク１７０において、厚い領域を第１のレジストマスク１７０の凸部と呼び、薄い領域を第１のレジストマスク１７０の凹部とよぶこととする。
【００９２】
第１のレジストマスク１７０において、ソース電極及びドレイン電極層１２０が形成される領域には凸部が形成され、ソース電極及びドレイン電極層１２０を有さず半導体層が露出して形成される領域には凹部が形成される。
【００９３】
第１のレジストマスク１７０は、多階調マスクを用いることで形成することができる。ここで、多階調マスクについて図２８を参照して以下に説明する。
【００９４】
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、露光領域、半露光領域及び未露光領域の３段階の光量で露光を行うものをいう。多階調マスクを用いることで、一度の露光及び現像工程によって、複数（代表的には二種類）の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。
【００９５】
図２８（Ａ）及び図２８（Ｂ）は、代表的な多階調マスクの断面図を示す。図２８（Ａ）にはグレートーンマスク１４０を示し、図２８（Ｂ）にはハーフトーンマスク１４５を示す。
【００９６】
図２８（Ａ）に示すグレートーンマスク１４０は、透光性を有する基板１４１上に遮光膜により形成された遮光部１４２、及び遮光膜のパターンにより設けられた回折格子部１４３で構成されている。
【００９７】
回折格子部１４３は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドット又はメッシュ等を有することで、光の透過量を制御する。なお、回折格子部１４３に設けられるスリット、ドット又はメッシュは周期的なものであってもよいし、非周期的なものであってもよい。
【００９８】
透光性を有する基板１４１としては、石英等を用いることができる。遮光部１４２及び回折格子部１４３を構成する遮光膜は、金属膜を用いて形成すればよく、好ましくはクロム又は酸化クロム等により設けられる。
【００９９】
グレートーンマスク１４０に露光するための光を照射した場合、図２８（Ａ）に示すように、遮光部１４２に重畳する領域における透光率は０％となり、遮光部１４２又は回折格子部１４３が設けられていない領域における透光率は１００％となる。また、回折格子部１４３における透光率は、概ね１０〜７０％の範囲であり、回折格子のスリット、ドット又はメッシュ等の間隔により調整可能である。
【０１００】
図２８（Ｂ）に示すハーフトーンマスク１４５は、透光性を有する基板１４６上に半透光膜により形成された半透光部１４７、及び遮光膜により形成された遮光部１４８で構成されている。
【０１０１】
半透光部１４７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等の膜を用いて形成することができる。遮光部１４８は、グレートーンマスクの遮光膜と同様の金属膜を用いて形成すればよく、好ましくはクロム又は酸化クロム等により設けられる。
【０１０２】
ハーフトーンマスク１４５に露光するための光を照射した場合、図２８（Ｂ）に示すように、遮光部１４８に重畳する領域における透光率は０％となり、遮光部１４８又は半透光部１４７が設けられていない領域における透光率は１００％となる。また、半透光部１４７における透光率は、概ね１０〜７０％の範囲であり、形成する材料の種類又は形成する膜厚等により、調整可能である。
【０１０３】
多階調マスクを用いて露光して現像を行うことで、膜厚の異なる領域を有する第１のレジストマスク１７０を形成することができる。
【０１０４】
次に、第１のレジストマスク１７０を用いて第１のエッチングを行う。すなわち、第１の導電膜１０２、第１の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０をエッチングによりパターニングし、第１の導電膜１０２上に薄膜積層体１１４を形成する。その後、第２のエッチングを行うことで、ゲート電極層１１６を形成する（図２９（Ｃ）、図３０（Ｃ）及び図３２を参照）。ここで、第２のエッチングの条件は、上記説明した第２のエッチングと同様である。
【０１０５】
次に、第１のレジストマスク１７０を後退させることで、薄膜積層体１１４上に第２のレジストマスク１７１を形成する。第２のレジストマスク１７１を用いてソース電極及びドレイン電極層１２０、ソース領域及びドレイン領域１２２、半導体層１２４を形成する（図２９（Ｄ）、図３０（Ｄ）及び図３３を参照）。第１のレジストマスク１７０を後退させるには、酸素プラズマによるアッシング等を行えばよい。その後の工程は上記した、多階調マスクを用いない場合と同様である。
【０１０６】
なお、ここでは第２のエッチングの後に第１のレジストマスク１７０を形成する場合について説明したが、これに限定されず、第１のレジストマスク１７０を形成した後に第２のエッチングを行ってもよい。
【０１０７】
以上説明したように、多階調マスクを用いることで、薄膜トランジスタを作製することができる。多階調マスクを用いることで、使用するフォトマスクの枚数を更に減らすことができ、１枚のフォトマスクにより薄膜トランジスタを作製することができるため、フォトマスクの位置合わせの際にずれが発生することを防止することができる。また、３枚のフォトマスクを用いて画素トランジスタを有するアクティブマトリクス基板を作製することができる。
【０１０８】
なお、上記説明したように多階調マスクを用いて作製した薄膜トランジスタも、ゲート電極層の側面に接して空洞を有する。ゲート電極層の側面に接して空洞を有するように形成することで、ゲート電極層端部におけるリーク電流の小さい薄膜トランジスタを作製することができる。従って、コントラスト比が高く、表示品質が良好な表示装置を得ることができる。
【０１０９】
ここで、上記の工程により作製したアクティブマトリクス基板の端子接続部について図３４乃至図３６を参照して説明する。
【０１１０】
図３４乃至図３６は、上記工程により作製した、アクティブマトリクス基板におけるゲート配線側の端子接続部及びソース配線側の端子接続部の上面図と断面図を示す。
【０１１１】
図３４は、ゲート配線側の端子接続部及びソース配線側の端子接続部における、画素部から延伸したゲート配線及びソース配線の上面図を示す。
【０１１２】
図３５は、図３４のＸ１−Ｘ２における断面図を示す。すなわち、図３５は、ゲート配線側の端子接続部における断面図を示す。図３５では、ゲート電極層１１６が露出されている。このゲート電極層１１６が露出された領域に、端子部が接続される。
【０１１３】
図３６は、ソース配線側の端子接続部における断面図を示す。図３６において、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０は画素電極層１３２を介して接続されている。図３６にはゲート電極層１１６と、ソース電極及びドレイン電極層１２０の様々な接続形態を示している。端子接続部には、これらのいずれを用いても良いし、図３６に示した以外の接続形態を用いても良い。ソース電極及びドレイン電極層１２０をゲート電極層１１６に接続させてゲート電極層１１６に端子を接続する構成とすることで、端子の接続面の高さを概ね等しくすることができる。
【０１１４】
図３６（Ａ）では、第１の保護膜１２６及び第２の保護膜１２８の端部がエッチング等により除去され、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出され、この露出された領域に画素電極層１３２を形成することで電気的な接続を実現している。図３６（Ａ）は、図３４のＹ１−Ｙ２における断面図に相当する。
【０１１５】
なお、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出された領域の形成は、第１の開口部１３０及び第２の開口部１３１の形成と同時に行うことができる。
【０１１６】
図３６（Ｂ）では、第１の保護膜１２６及び第２の保護膜１２８に第３の開口部１６０Ａが設けられており、第１の保護膜１２６及び第２の保護膜１２８の端部がエッチング等により除去されることで、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出され、この露出された領域に画素電極層１３２を形成することで電気的な接続を実現している。
【０１１７】
なお、第３の開口部１６０Ａの形成、及びゲート電極層１１６が露出された領域の形成は、第１の開口部１３０及び第２の開口部１３１の形成と同時に行うことができる。
【０１１８】
図３６（Ｃ）では、第１の保護膜１２６及び第２の保護膜１２８に第３の開口部１６０Ｂ及び第４の開口部１６１が設けられており、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出され、この露出された領域に画素電極層１３２を形成することで電気的な接続を実現している。ここで、図３６（Ａ）及び（Ｂ）と同様に、第１の保護膜１２６及び第２の保護膜１２８の端部はエッチング等により除去されているが、この領域は端子の接続部として用いられる。
【０１１９】
なお、第３の開口部１６０Ｂ及び第４の開口部１６１の形成、並びにゲート電極層１１６が露出された領域の形成は、第１の開口部１３０及び第２の開口部１３１の形成と同時に行うことができる。
【０１２０】
なお、開口部の数は特に限定されない。一の端子に対して一の開口部を設けるのみならず、一の端子に対して複数の開口部を設けても良い。一の端子に対して複数の開口部を設けることで、開口部を形成するエッチング工程が不十分である等の理由で開口部が良好に形成されなかったとしても、他の開口部により電気的接続を実現することができるため、歩留まりが向上する。更には、全ての開口部が問題なく形成された場合であっても、接触面積を広くすることができるため、コンタクト抵抗を低減することができ、好ましい。
【０１２１】
次に、上記で説明した工程により作製した、表示装置のアクティブマトリクス基板を用いて液晶表示装置を作製する方法について説明する。すなわち、セル工程及びモジュール工程について説明する。ただし、本発明の一形態である表示装置の作製において、セル工程及びモジュール工程は以下の説明に限定されない。
【０１２２】
セル工程では、上記した工程により作製したアクティブマトリクス基板と、これに対向する基板（以下、対向基板という）とを貼り合わせて液晶を注入する。まず、対向基板の作製方法について、以下に簡単に説明する。なお、対向基板上に形成する膜は単層でも良いし、複数の膜を積層して形成しても良い。
【０１２３】
まず、基板上に遮光層を形成し、遮光層上に赤、緑、青のいずれかのカラーフィルター層を形成し、カラーフィルター層上に画素電極層を選択的に形成し、画素電極層上にリブを形成する。
【０１２４】
遮光層としては、遮光性を有する材料の膜を選択的に形成する。遮光性を有する材料としては、例えば、黒色樹脂（カーボンブラック）を含む有機樹脂を用いることができる。または、クロムを主成分とする材料膜の積層膜を用いても良い。クロムを主成分とする材料膜とは、クロム膜、酸化クロム膜又は窒化クロム膜をいう。遮光層に用いる材料は遮光性を有するものであれば特に限定されない。遮光性を有する材料の膜を選択的に形成するにはフォトリソグラフィ法等を用いる。
【０１２５】
カラーフィルター層は、バックライトから白色光が照射されると、赤、緑、青のいずれかの光のみを透過させることができる有機樹脂膜により選択的に形成すればよい。カラーフィルター層は、形成時に塗り分けを行うことで、選択的に形成することができる。カラーフィルターの配列は、ストライプ配列、デルタ配列又は正方配列を用いればよい。
【０１２６】
対向基板の画素電極層は、アクティブマトリクス基板が有する画素電極層１３２と同様に形成することができる。ただし、対向基板の画素電極層は共通電位とするため選択的に形成する必要がなく、対向基板の全面に形成すればよい。
【０１２７】
画素電極上に形成するリブは、視野角を拡げることを目的として形成される、パターン形成された有機樹脂膜である。特に必要のない場合には形成しなくてもよい。
【０１２８】
なお、対向基板の作製方法としては、他にも様々な態様が考えられる。例えば、カラーフィルター層を形成後、画素電極層の形成前にオーバーコート層を形成しても良い。オーバーコート層を形成することで画素電極の被形成面の平坦性を向上させることができるため、歩留まりが向上する。また、カラーフィルター層に含まれる材料の一部が液晶材料中に侵入することを防ぐことができる。オーバーコート層には、アクリル樹脂又はエポキシ樹脂をベースとした熱硬化性材料が用いられる。
【０１２９】
また、リブの形成前又は形成後にスペーサとしてポストスペーサ（柱状スペーサ）を形成しても良い。ポストスペーサとは、アクティブマトリクス基板と対向基板との間のギャップを一定に保つことを目的として、対向基板上に一定の間隔で形成する構造物をいう。ビーズスペーサ（球状スペーサ）を用いる場合には、ポストスペーサを形成しなくても良い。
【０１３０】
次に、配向膜をアクティブマトリクス基板及び対向基板に形成する。配向膜の形成は、例えば、ポリイミド樹脂等を有機溶剤に溶かし、これを印刷法又はスピンコーティング法等により塗布し、有機溶媒を溜去した後基板を焼成することにより行う。形成される配向膜の膜厚は、一般に、５０ｎｍ以上１００ｎｍ以下程度とする。配向膜には、液晶分子がある一定のプレチルト角を持って配向するようにラビング処理を施す。ラビング処理は、例えば、ベルベット等の毛足の長い布により配向膜を擦ることで行う。
【０１３１】
次に、アクティブマトリクス基板と、対向基板をシール材料により貼り合わせる。対向基板にポストスペーサが設けられていない場合には、ビーズスペーサを所望の領域に分散させて貼り合わせるとよい。
【０１３２】
次に、貼り合わせられたアクティブマトリクス基板と対向基板の間に、液晶材料を注入する。液晶材料を注入した後、注入口を紫外線硬化樹脂等で封止する。または、液晶材料をアクティブマトリクス基板と対向基板のいずれかの上に滴下した後に、これらの基板を貼り合わせても良い。
【０１３３】
次に、アクティブマトリクス基板と対向基板とを貼り合わせた液晶セルの両面に偏光板を貼り付けてセル工程が完了する。
【０１３４】
次に、モジュール工程として、端子部の入力端子（図３６（Ａ）乃至（Ｃ）において、ゲート電極層１１６の露出された領域）にＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）を接続する。ＦＰＣはポリイミド等の有機樹脂フィルム上に導電膜により配線が形成されており、異方性導電性ペースト（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ。以下、ＡＣＰという）を介して入力端子と接続される。ＡＣＰは接着剤として機能するペーストと、金等がメッキされた数十〜数百μｍ径の導電性表面を有する粒子と、により構成される。ペースト中に混入された粒子が入力端子上の導電層と、ＦＰＣに形成された配線に接続された端子上の導電層と、に接触することで、これらの間の電気的な接続を実現することができる。なお、ＦＰＣの接続後にアクティブマトリクス基板と対向基板に偏光板を貼り付けてもよい。以上のように、表示装置に用いる液晶パネルを作製することができる。
【０１３５】
本実施の形態にて説明したように、ゲート電極の形成に新たなフォトマスクを用いることなく、表示装置の画素トランジスタを２枚のフォトマスクにより作製することができ、アクティブマトリクス基板を４枚のフォトマスクにより作製することができる。従って、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。
【０１３６】
または、多階調マスクを用いることで、表示装置の画素トランジスタを１枚のフォトマスクにより作製することができ、アクティブマトリクス基板を３枚のフォトマスクにより作製することができる。従って、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができるのみならず、フォトマスクの位置合わせの際にずれが発生することを防止することができる。
【０１３７】
また、裏面露光、レジストリフロー及びリフトオフ法等の複雑な工程を経ることなく、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。従って、歩留まりの低下を抑制しつつ、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。従って、製造コストを大幅に削減することができる。また、薄膜トランジスタの電気的特性の低下を抑制しつつ、製造コストを大幅に削減することができる。
【０１３８】
また、半導体層を遮光することができるため、光リーク電流が低減され、良好な電気的特性を有する薄膜トランジスタを作製し、表示特性が良好な表示装置を作製することができる。更には、不要な部分の半導体層が開口部を形成する工程と同一の工程により除去されているので、マスク枚数を増加させることなく光リーク電流が低減された、良好な電気的特性を有する薄膜トランジスタ及び良好な表示特性を有する表示装置を作製することができる。
【０１３９】
更には、ゲート電極層端部に生じるリーク電流が小さい薄膜トランジスタを作製することができるため、コントラスト比が高く、表示品質が良好な表示装置を得ることができる。
【０１４０】
なお、表示装置は、上記説明した画素構造に限定されず、様々な液晶表示装置に適用することができる。
【０１４１】
（実施の形態２）
本実施の形態では、実施の形態１とは異なる形態について図３７乃至図４４を参照して説明する。ここで、実施の形態１において、図２（Ｆ）等及び図２０を参照して説明したソース領域及びドレイン領域と半導体層を形成して薄膜トランジスタを形成する工程までは実施の形態１と同様である。
【０１４２】
なお、図４２乃至図４４には本実施の形態に係る薄膜トランジスタの上面図を示し、図４４は画素電極まで形成した完成図である。図３７は、図４２乃至図４４に示すＡ１−Ａ２における断面図である。図３８は、図４２乃至図４４に示すＢ１−Ｂ２における断面図である。図３９は、図４２乃至図４４に示すＣ１−Ｃ２における断面図である。図４０は、図４２乃至図４４に示すＤ１−Ｄ２における断面図である。図４１は、図４２乃至図４４に示すＥ１−Ｅ２における断面図である。
【０１４３】
本実施の形態にて説明する本発明の一態様は、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第２の導電膜上に第２のレジストマスクを形成し、前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、前記第２のレジストマスクを除去し、前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、前記複数の薄膜トランジスタのバックチャネル部を覆う部分の前記第２の絶縁膜のみを残留させるようにエッチングを行い、前記複数の薄膜トランジスタのそれぞれに画素電極を選択的に形成することを特徴とする表示装置の作製方法である。
【０１４４】
または、本発明の一態様は、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、前記第２の導電膜上に第２のレジストマスクを形成し、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、前記第２のレジストマスクを除去し、前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、前記複数の薄膜トランジスタのバックチャネル部を覆う部分の前記第２の絶縁膜のみを残留させるようにエッチングを行い、前記複数の薄膜トランジスタのそれぞれに画素電極を選択的に形成することを特徴とする表示装置の作製方法である。
【０１４５】
または、本発明の一態様は、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、前記第２のレジストマスクを除去し、前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、前記複数の薄膜トランジスタのバックチャネル部を覆う部分の前記第２の絶縁膜のみを残留させるようにエッチングを行い、前記複数の薄膜トランジスタのそれぞれに画素電極を選択的に形成することを特徴とすることを特徴とする表示装置の作製方法である。
【０１４６】
または、本発明の一態様は、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、前記第２のレジストマスクを除去し、前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、前記複数の薄膜トランジスタのバックチャネル部を覆う部分の前記第２の絶縁膜のみを残留させるようにエッチングを行い、前記複数の薄膜トランジスタのそれぞれに画素電極を選択的に形成することを特徴とすることを特徴とする表示装置の作製方法である。
【０１４７】
上記構成の表示装置の作製方法において、前記第１のレジストマスクは多階調マスクを用いて形成することが好ましい。多階調マスクを用いることで、簡略な工程で凹部を有するレジストマスクを形成することができる。
【０１４８】
上記構成の表示装置の作製方法を適用することで、前記第１のエッチングによって素子領域が形成され、前記第２のエッチングによって前記素子領域の側面から概ね等しい距離だけ内側にゲート電極層の側面を形成することができる。
【０１４９】
上記構成の表示装置の作製方法において、前記第１のエッチングはドライエッチングであり、前記第２のエッチングはウエットエッチングであることが好ましい。
【０１５０】
上記構成の表示装置の作製方法において、前記第２の絶縁膜は、ＣＶＤ法又はスパッタリング法により形成した絶縁膜と、スピンコート法により形成した絶縁膜と、を積層して形成することが好ましい。特に好ましくは窒化シリコン膜をＣＶＤ法又はスパッタリング法により形成し、有機樹脂膜をスピンコート法により形成する。第２の絶縁膜をこのように形成することで、薄膜トランジスタの電気的特性に影響を及ぼしうる不純物元素等から薄膜トランジスタを保護し、且つ画素電極の被形成面の平坦性を向上させて歩留まりの低下を防止することができる。
【０１５１】
上記構成の表示装置の作製方法において、前記複数の薄膜トランジスタ間に存在する半導体層を除去するに際して、前記ゲート電極層と重畳していない領域に存在する前記半導体層を除去することが好ましい。ゲート電極層と重畳していない領域に存在する半導体層は光リーク電流の一因となる。そのため、ゲート電極層と重畳していない領域に存在する半導体層を除去することで光リーク電流を低減することができる。
【０１５２】
以下に、本実施の形態について詳細に説明する。
【０１５３】
基板２００上には、ゲート電極層２１６が設けられており、ゲート電極層２１６上には第１の絶縁膜２０４が設けられており、第１の絶縁膜２０４上には半導体層２２４が設けられている。半導体層２２４上にはソース領域及びドレイン領域２２２が設けられており、ソース領域及びドレイン領域２２２上にはソース電極及びドレイン電極層２２０が設けられている。更には、ソース電極及びドレイン電極層２２０及び半導体層２２４等を覆って、第２の絶縁膜（第１の保護膜２２６と第２の保護膜２２８）が設けられている。これらの膜は、単層で形成してもよいし、複数の膜を積層した積層膜であってもよい。
【０１５４】
基板２００は実施の形態１における基板１００に相当し、ガラス基板又は石英基板を用いることができる。
【０１５５】
ゲート電極層２１６は、実施の形態１におけるゲート電極層１１６に相当する。ゲート電極層２１６は、薄膜トランジスタのゲート電極、ゲート配線、容量素子の一方の電極及び容量配線を構成している。ゲート電極層２１６Ａと表記する場合には、ゲート配線と薄膜トランジスタのゲート電極を構成するゲート電極層を指す。ゲート電極層２１６Ｂと表記する場合には、容量配線と容量素子の一方の電極を構成するゲート電極層を指す。なお、図示していないが、ゲート電極層２１６と接する空洞部分にゲート電極層２１６により形成される支持部を有していてもよい。支持部を設けることで、歩留まりが向上する。
【０１５６】
第１の絶縁膜２０４は、実施の形態１における第１の絶縁膜１０４に相当する。
【０１５７】
半導体膜２０６は、実施の形態１における半導体膜１０６に相当する。
【０１５８】
不純物半導体膜２０８は、実施の形態１における不純物半導体膜１０８に相当する。
【０１５９】
ソース電極及びドレイン電極層２２０は、実施の形態１におけるソース電極及びドレイン電極層１２０に相当する。なお、ソース電極及びドレイン電極層２２０は、薄膜トランジスタのソース電極、ドレイン電極、ソース配線、薄膜トランジスタと画素電極とを接続する電極、及び容量素子の他方の電極を構成している。「ソース電極及びドレイン電極層２２０Ａ」又は「ソース電極及びドレイン電極層２２０Ｃ」と表記する場合には、薄膜トランジスタのソース電極及びドレイン電極の一方、及びソース配線を構成する電極層を指す。「ソース電極及びドレイン電極層２２０Ｂ」と表記する場合には、薄膜トランジスタのソース電極及びドレイン電極の他方、及び薄膜トランジスタと画素電極とを接続する電極を構成する電極層を指す。「ソース電極及びドレイン電極層１２０Ｄ」と表記する場合には、容量素子の他方の電極を構成する電極層を指す。
【０１６０】
なお、ソース領域及びドレイン領域２２２Ａは、ソース電極及びドレイン電極層２２０Ａと重畳するものを指し、ソース領域及びドレイン領域２２２Ｂは、ソース電極及びドレイン電極層２２０Ｂと重畳するものを指し、ソース領域及びドレイン領域２２２Ｃは、ソース電極及びドレイン電極層２２０Ｃと重畳するものを指し、ソース領域及びドレイン領域２２２Ｄは、ソース電極及びドレイン電極層２２０Ｄと重畳するものを指す。そして、これらを総括してソース領域及びドレイン領域２２２とよぶ。
【０１６１】
まず、実施の形態１と同様に形成した薄膜トランジスタを覆って第２の絶縁膜を形成する。ここで、第２の絶縁膜は、第１の保護膜２２６のみで形成しても良いが、好ましくは第１の保護膜２２６と第２の保護膜２２８により形成する（図３７（Ｇ）、図３８（Ｇ）、図３９（Ｇ）、図４０（Ｇ）、図４１（Ｇ）を参照）。
【０１６２】
第１の保護膜２２６は、実施の形態１における第１の保護膜１２６に相当する。
【０１６３】
第２の保護膜２２８は、実施の形態１における第２の保護膜１２８に相当する。
【０１６４】
次に、第２の保護膜の一部をエッチングにより除去する。ここで、エッチングは実施の形態１における第１の開口部１３０及び第２の開口部１３１の形成と同様に行うことが可能である。エッチングにより除去する第２の保護膜は、少なくとも、薄膜トランジスタのバックチャネル部と重畳する部分を除いた領域である。このエッチング工程は、ソース電極及びドレイン電極層２２０が設けられている領域ではソース電極及びドレイン電極層２２０の表面に達するように行い、ゲート電極層２１６が設けられている領域ではゲート電極層２１６に達するように行う。従って、第１の保護膜２２６及び第２の保護膜２２８に対するエッチングレートが高く、ゲート電極層２１６とソース電極及びドレイン電極層２２０に対するエッチングレートが低い条件により行うとよい。換言すると、ゲート電極層２１６とソース電極及びドレイン電極層２２０に対する第１の保護膜２２６及び第２の保護膜２２８のエッチング選択比が高い条件により行うとよい。このようにエッチングを行うことで、残存する保護層２２９を形成することができる。
【０１６５】
なお、ここで、エッチングに用いる条件は、ソース領域及びドレイン領域２２２と半導体層２２４に対するエッチングレートが低いことが好ましい。
【０１６６】
なお、図４２に第２の絶縁膜を表してエッチングする領域を明確にしたものを図４３に示す。図４３に二点鎖線で示す領域には第２の保護膜が残存するようにエッチングを行うとよい。
【０１６７】
なお、ここでエッチングする領域は上記の説明に限定されない。例えば、ソース電極及びドレイン電極層２２０と重畳する領域の一部にも第２の保護膜が残存するようにエッチングしてもよい。この場合にはソース電極及びドレイン電極層２２０へのエッチングダメージを低減することができる。
【０１６８】
上記説明したように第２の保護膜の一部を除去するに際して、半導体層２２４の一部をも除去してもよい。半導体層２２４の一部、特にゲート電極層２１６からはみ出している部分（ゲート電極層２１６と重畳していない部分）の半導体層２２４をエッチングにより除去することで、光リーク電流を低減することができる（図３７（Ｈ）、図３８（Ｈ）、図３９（Ｈ）、図４０（Ｈ）、図４１（Ｈ）、図４３を参照）。
【０１６９】
次に、第２の絶縁膜上に画素電極層２３２を形成する（図３７（Ｉ）、図３８（Ｉ）、図３９（Ｉ）、図４０（Ｉ）、図４１（Ｉ）、図４４を参照）。画素電極層２３２は、上記エッチング工程によりソース電極及びドレイン電極層２２０の一部（ここでは、ソース電極及びドレイン電極層２２０Ｂと、ソース電極及びドレイン電極層２２０Ｄの一部）に接続されるように形成する。画素電極層２３２は、実施の形態１における画素電極層１３２に相当する。
【０１７０】
以上説明したように、アクティブマトリクス基板の作製（所謂アレイ工程）が完了する（図４４を参照）。
【０１７１】
本実施の形態においても、ゲート電極の形成に新たなフォトマスクを用いることなく、表示装置の画素トランジスタを２枚のフォトマスクにより作製することができ、アクティブマトリクス基板を４枚のフォトマスクにより作製することができる。従って、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。
【０１７２】
なお、上記の説明では多階調マスクを用いない薄膜トランジスタの作製方法及び表示装置の作製方法について説明したが、多階調マスクを用いて薄膜トランジスタ及び表示装置を作製してもよい。多階調マスクを用いることで薄膜トランジスタを１枚のフォトマスクにより作製することが可能となり、フォトマスクの位置合わせの際にずれが発生することを防止することができる。
【０１７３】
また、裏面露光、レジストリフロー及びリフトオフ法等の複雑な工程を経ることなく、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。従って、歩留まりの低下を抑制しつつ、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。従って、製造コストを大幅に削減することができる。また、薄膜トランジスタの電気的特性の低下を抑制しつつ、製造コストを大幅に削減することができる。
【０１７４】
また、ゲート電極層と重畳しない（すなわち、上面図においてゲート電極層からはみ出した）半導体層の領域を小さくすることができるため、光リーク電流が低減され、良好な電気的特性を有する薄膜トランジスタを作製し、表示特性が良好な表示装置を作製することができる。更には、不要な部分の半導体層が、ソース電極及びドレイン電極層と画素電極層を接続させる領域の形成と同一の工程により除去されているので、マスク枚数を増加させることなく光リーク電流が低減された、良好な電気的特性を有する薄膜トランジスタ及び良好な表示特性を有する表示装置を作製することができる。
【０１７５】
更には、ゲート電極層端部に生じるリーク電流が小さい薄膜トランジスタを作製することができるため、コントラスト比が高く、表示品質が良好な表示装置を得ることができる。
【０１７６】
なお、表示装置は、上記説明した画素構造に限定されず、様々な液晶表示装置に適用することができる。
【０１７７】
（実施の形態３）
本実施の形態では、薄膜トランジスタ及び該薄膜トランジスタがマトリクス状に配置されたＥＬ表示装置の一例について、図４５乃至図５５を参照して説明する。
【０１７８】
薄膜トランジスタをスイッチング素子として用いるＥＬ表示装置（アクティブ型ＥＬ表示装置）の画素回路としては、様々なものが検討されている。本実施の形態では、単純な画素回路の一例を、図４５に示し、この画素回路を適用した画素構造の作製方法について説明する。ただし、開示するＥＬ表示装置の画素回路は図４５に示す構成に限定されるものではない。
【０１７９】
図４５に示すＥＬ表示装置の画素構造において、画素３６１は、第１のトランジスタ３５１、第２のトランジスタ３５２、第３のトランジスタ３５３、容量素子３５４及び発光素子３５５を有する。第１乃至第３のトランジスタはｎ型トランジスタである。第１のトランジスタ３５１のゲート電極は、ゲート配線３５６に接続され、ソース電極及びドレイン電極の一方（第１の電極とする。）は、ソース配線３５８に接続され、ソース電極及びドレイン電極の他方（第２の電極とする。）は、第２のトランジスタ３５２のゲート電極、及び容量素子３５４の一方の電極（第１の電極とする。）に接続されている。容量素子３５４の他方の電極（第２の電極とする。）は、第２のトランジスタ３５２のソース電極及びドレイン電極の一方（第１の電極とする。）、第３のトランジスタ３５３のソース電極及びドレイン電極の一方（第１の電極とする。）、並びに発光素子３５５の一方の電極（第１の電極とする。）に接続されている。第２のトランジスタ３５２のソース電極及びドレイン電極の他方（第２の電極とする。）は、第２の電源線３５９に接続されている。第３のトランジスタ３５３のソース電極及びドレイン電極の他方（第２の電極とする。）は、第１の電源線３５７に接続され、ゲート電極はゲート配線３５６に接続されている。発光素子３５５の他方の電極（第２の電極とする。）は、共通電極３６０に接続されている。なお、第１の電源線３５７と第２の電源線３５９の電位は異なるものとする。
【０１８０】
なお、「電源線」とは、電源に接続された、一定の電位に保持された配線をいう。
【０１８１】
画素３６１の動作について説明する。ゲート配線３５６の信号によって第３のトランジスタ３５３がオンすると、第２のトランジスタ３５２の第１の電極、発光素子３５５の第１の電極、及び容量素子３５４の第２の電極の電位が、第１の電源線３５７の電位（Ｖ３５７）と等しくなる。ここで、第１の電源線３５７の電位（Ｖ３５７）は一定とするため、第２のトランジスタ３５２の第１の電極等の電位は一定（Ｖ３５７）である。
【０１８２】
ゲート配線３５６の信号によって第１のトランジスタ３５１が選択されてオンすると、ソース配線３５８からの信号の電位（Ｖ３５８）が第１のトランジスタ３５１を介して第２のトランジスタ３５２のゲート電極に入力される。このとき、第２の電源線３５９の電位（Ｖ３５９）が第１の電源線３５７の電位（Ｖ３５７）よりも高ければＶｇｓ＝Ｖ３５８−Ｖ３５７となる。そして、Ｖｇｓが第２のトランジスタ３５２のしきい値電圧よりも大きければ、第２のトランジスタ３５２はオンする。
【０１８３】
従って、第２のトランジスタ３５２を線形領域で動作させるときには、ソース配線３５８の電位（Ｖ３５８）を変化させること（例えば、２値）で、第２のトランジスタ３５２のオンとオフとを制御することができる。つまり、発光素子３５５が有するＥＬ層に、電圧を印加するかしないかを制御することができる。
【０１８４】
また、第２のトランジスタ３５２を飽和領域で動作させるときには、ソース配線３５８の電位（Ｖ３５８）を変化させることで、発光素子３５５に流れる電流量を制御することができる。
【０１８５】
以上のようにして、第２のトランジスタ３５２を線形領域で動作させる場合、発光素子３５５に電圧を印加するかしないかを制御することができ、発光素子３５５の発光状態と非発光状態とを制御することができる。このような駆動方法は、例えば、デジタル時間階調駆動に用いることができる。デジタル時間階調駆動は、１フレームを複数のサブフレームに分割し、各サブフレームにおいて発光素子３５５の発光状態と非発光状態とを制御する駆動方法である。また、第２のトランジスタ３５２を飽和領域で動作させる場合、発光素子３５５に流れる電流量を制御することができ、発光素子３５５の輝度を調整することができる。図４９は、図５５に示すＢ１−Ｂ２における断面図である。
【０１８６】
次に、図４５に示す画素回路を適用した画素構造と、その作製方法について以下に説明する。
【０１８７】
なお、図５０乃至図５５には本実施の形態に係る薄膜トランジスタの上面図を示し、図５５は第１の画素電極まで形成した図である。図４６乃至図４８は、図５０乃至図５５に示すＡ１−Ａ２における断面図である。図４９は、図５５に示すＢ１−Ｂ２における断面図である。
【０１８８】
まず、実施の形態１と同様に、基板３００上に第１の導電膜３０２、第１の絶縁膜３０４、半導体膜３０６、不純物半導体膜３０８及び第２の導電膜３１０をこの順に積層して形成する。これらの膜は、単層で形成してもよいし、複数の膜を積層して形成した積層膜であってもよい。なお、基板３００は実施の形態１における基板１００に相当する。第１の導電膜３０２は第１の導電膜１０２に相当する。第１の絶縁膜３０４は第１の絶縁膜１０４に相当する。半導体膜３０６は半導体膜１０６に相当する。不純物半導体膜３０８は不純物半導体膜１０８に相当する。第２の導電膜３１０は第２の導電膜１１０に相当する。従って、これらの材料及び形成方法は実施の形態１と同様である。
【０１８９】
なお、実施の形態１と同様に基板３００と第１の導電膜３０２の間には下地絶縁膜が設けられていることが好ましい。
【０１９０】
半導体膜３０６は、結晶性半導体膜と、非晶質半導体膜との積層膜を用いることが好ましい。結晶性半導体膜としては、多結晶半導体膜又は微結晶半導体膜等が挙げられる。
【０１９１】
多結晶半導体膜とは、結晶粒により構成され、該結晶粒間に多くの粒界を含む半導体膜をいう。多結晶半導体膜は、例えば熱結晶化法又はレーザ結晶化法により形成される。ここで、熱結晶化法とは、基板上に非晶質半導体膜を形成し、該基板を加熱することで非晶質半導体を結晶化する結晶化法をいう。また、レーザ結晶化法とは、基板上に非晶質半導体膜を形成し、該非晶質半導体膜に対してレーザを照射して非晶質半導体を結晶化する結晶化法をいう。または、ニッケル等の結晶化促進元素を添加して結晶化する結晶化法を用いても良い。結晶化促進元素を添加して結晶化する場合には、該半導体膜に対してレーザ照射を行うことが好ましい。
【０１９２】
多結晶半導体は、ガラス基板に歪みを生じない程度の温度と時間で結晶化を行うＬＴＰＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）と、より高温で結晶化を行うＨＴＰＳ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）に分類される。
【０１９３】
微結晶半導体膜とは、粒径が概ね２ｎｍ以上１００ｎｍ以下の結晶粒を含む半導体膜をいい、膜の全面が結晶粒のみによって構成されるもの、または結晶粒間に非晶質半導体が介在するものを含む。微結晶半導体膜の形成方法としては、結晶核を形成して該結晶核を成長させる方法、非晶質半導体膜を形成して該非晶質半導体膜に接して絶縁膜と金属膜とを形成し、該金属膜に対してレーザを照射することで該金属膜に発生した熱により非晶質半導体を結晶化させる方法等を用いればよい。ただし、非晶質半導体膜に対して熱結晶化法又はレーザ結晶化法を用いて形成した結晶性半導体膜は含まないものとする。
【０１９４】
半導体膜３０６として、例えば、結晶性半導体膜上に非晶質半導体膜を積層して形成した積層膜を用いると、ＥＬ表示装置の画素回路が有するトランジスタを高速に動作させることができる。ここで、結晶性半導体膜としては、多結晶半導体（ＬＴＰＳ及びＨＴＰＳを含む）膜を適用しても良いし、微結晶半導体膜を適用しても良い。なお、結晶性半導体膜上に非晶質半導体膜を有することで、微結晶半導体膜の表面が酸化されることを防止することができる。また、耐圧を向上させ、オフ電流を低下させることができる。
【０１９５】
ただし、ＥＬ表示装置の画素回路が正常に動作する限りにおいて、半導体膜３０６の結晶性については特に限定されない。
【０１９６】
また、不純物半導体膜３０８にはリン等の一導電性を付与する不純物元素を含ませて薄膜トランジスタをｎ型にする。ただし、これに限定されず、薄膜トランジスタをｐ型にしてもよい。
【０１９７】
次に、第２の導電膜３１０上に第１のレジストマスク３１２を形成する（図４６（Ａ）及び図５０を参照）。ここで、第１のレジストマスク３１２は、凹部及び凸部を有するレジストマスクであることが好ましい。このような凹部及び凸部を有するレジストマスクは、多階調マスクにより形成することができる。このとき、ソース電極及びドレイン電極層３２０が形成される領域には凸部が形成され、ソース電極及びドレイン電極層３２０を有さず半導体層３２４が露出して形成される領域には凹部が形成される。
【０１９８】
次に、第１のレジストマスク３１２を用いて第１のエッチングを行う。すなわち、第１の導電膜３０２、第１の絶縁膜３０４、半導体膜３０６、不純物半導体膜３０８及び第２の導電膜３１０をエッチングによりパターニングし、薄膜積層体３１４を形成する（図４６（Ｂ）を参照）。
【０１９９】
次に、第１のレジストマスク３１２を用いて第２のエッチングを行う。すなわち、第１の導電膜３０２をエッチングによりパターニングし、ゲート電極層３１６を形成する（図４６（Ｃ）及び図５１を参照）。
【０２００】
なお、ゲート電極層３１６は、薄膜トランジスタのゲート電極、ゲート配線、容量素子の一方の電極、及び支持部を構成している。ゲート電極層３１６Ａと表記する場合には、ゲート配線３５６、第１のトランジスタ３５１のゲート電極、及び第３のトランジスタ３５３のゲート電極を構成する電極層を指す。ゲート電極層３１６Ｂと表記する場合には、第２のトランジスタ３５２のゲート電極、及び容量素子３５４の一方の電極を構成する電極層を指す。ゲート電極層３１６Ｃと表記する場合には、支持部を構成する電極層を指す。そして、これらを総括してゲート電極層３１６とよぶ。
【０２０１】
第２のエッチングは、第１の導電膜３０２により形成されるゲート電極層３１６の側面が、薄膜積層体３１４の側面より内側に形成されるエッチング条件により行う。換言すると、ゲート電極層３１６の側面が、薄膜積層体３１４の底面に接して形成されるようにエッチングを行う（Ａ１−Ａ２断面においてゲート電極層３１６の幅が半導体膜３０６等の幅より小さくなるようにエッチングを行う）。更には、第２の導電膜３１０に対するエッチングレートが小さく、且つ第１の導電膜３０２に対するエッチングレートが大きい条件により行う。換言すると、第２の導電膜３１０に対する第１の導電膜３０２のエッチング選択比が大きい条件により行う。このような条件により第２のエッチングを行うことで、ゲート電極層３１６を形成することができる。
【０２０２】
なお、ゲート電極層３１６の側面の形状は特に限定されない。例えば、テーパ形状であっても良い。ゲート電極層３１６の側面の形状は、第２のエッチングにおいて用いる薬液等の条件によって決められるものである。
【０２０３】
ここで、「第２の導電膜３１０に対するエッチングレートが小さく、且つ第１の導電膜３０２に対するエッチングレートが大きい条件」、又は「第２の導電膜３１０に対する第１の導電膜３０２のエッチング選択比が大きい条件」とは、以下の第１の要件及び第２の要件を満たすものをいう。
【０２０４】
第１の要件は、ゲート電極層３１６が必要な箇所に残存することである。ゲート電極層３１６の必要な箇所とは、図５１乃至図５５に点線で示される領域をいう。すなわち、第２のエッチング後に、ゲート電極層３１６がゲート配線、トランジスタが有するゲート電極、及び容量素子が有する一の電極を構成するように残存することが必要である。ゲート電極層がゲート配線及び容量配線を構成するためには、これらの配線が断線しないように第２のエッチングを行う必要がある。図４６（Ｃ）及び図５１に示されるように、薄膜積層体３１４の側面から間隔ｄ１だけ内側にゲート電極層３１６の側面が形成されることが好ましく、間隔ｄ１は実施者がレイアウトに従って適宜設定すればよい。
【０２０５】
第２の要件は、ゲート電極層３１６により構成されるゲート配線及び容量配線の最小幅ｄ３、並びにソース電極及びドレイン電極層３２０により構成されるソース配線及び電源線の最小幅ｄ２が適切なものとなることである（図５５を参照）。第２のエッチングにより第２の導電膜３１０がエッチングされるとソース配線及び電源線の最小幅ｄ２が小さくなり、ソース配線及び電源線の電流密度が過大となり、電気的特性が低下するためである。そのため、第２のエッチングは、第１の導電膜３０２のエッチングレートが過大にならず、且つ第２の導電膜３１０のエッチングレートが可能な限り小さい条件で行う。
【０２０６】
また、ソース配線及び電源線の最小幅ｄ２は大きくすることが困難である。ソース配線及び電源線の最小幅ｄ２はソース配線及び電源線と重畳する半導体層の最小幅ｄ４により決まり、ソース配線及び電源線の最小幅ｄ２を大きくするためには半導体層の最小幅ｄ４を大きくせねばならず、隣接するゲート配線と容量配線とを絶縁させることが困難になるためである。半導体層の最小幅ｄ４は、前記した間隔ｄ１の概ね２倍よりも小さくする。換言すると、間隔ｄ１は半導体層の最小幅ｄ４の約半分よりも大きくする。
【０２０７】
なお、ソース配線及び電源線と重畳する半導体層の幅を最小幅ｄ４とする部分は、ゲート電極層を素子毎に分離するために必要な箇所に適宜設ければよい。第２のエッチングにより、半導体層の幅を最小幅ｄ４とした箇所と重畳する部分にはゲート電極層３１６が残存しないパターンを形成することができる。
【０２０８】
なお、ソース電極及びドレイン電極層により形成される、画素電極層と接続される部分の電極の幅はソース配線及び電源線の最小幅ｄ２とすることが好ましい。
【０２０９】
第１のレジストマスク３１２が上記したように所定の形状であり、第２のエッチングが第１の導電膜３０２のサイドエッチングを伴うことによって、ゲート電極層３１６により構成される、隣接するゲート配線間のみならず、画素回路内の素子の接続を所望のものとするようにパターンの形成を行うことができるためである。第２のエッチングは、サイドエッチングを伴うエッチングであるため、エッチングは概略等方的に進行する条件により行う。
【０２１０】
なお、図５１に示すゲート電極層３１６Ｃは、薄膜積層体３１４を支える支持部として機能する。支持部を有することで、ゲート電極層より上に形成されるゲート絶縁層等の膜剥がれを防止することができる。更には支持部を設けることで、第２のエッチングによりゲート電極層３１６に接して形成される、空洞の領域が必要以上に広くなることを防止できる。なお、支持部を設けることで、薄膜積層体３１４が自重によって破壊され、又は破損することをも防止することができ、歩留まりが向上するため好ましい。ただし、これに限定されず、支持部を設けなくとも良い。
【０２１１】
なお、第２のエッチングに用いることのできるエッチャントと第１の導電膜３０２と第２の導電膜３１０との組み合わせは実施の形態１にて説明したとおりである。
【０２１２】
なお、上面から見たゲート電極層３１６は角を有する（図５１を参照）。これは、ゲート電極層３１６を形成する第２のエッチングが概略等方的に進行するために、ゲート電極層３１６の側面と薄膜積層体３１４の側面との間隔ｄ１が概略等しくなるようにエッチングされるためである。
【０２１３】
次に、第１のレジストマスク３１２を後退させて、第２の導電膜３１０を露出させつつ、第２のレジストマスク３１８を形成する。第１のレジストマスク３１２を後退させて、第２のレジストマスク３１８を形成する手段としては、例えば酸素プラズマを用いたアッシングが挙げられる。しかし、第１のレジストマスク３１２を後退させて第２のレジストマスク３１８を形成する手段はこれに限定されるものではない。第２のレジストマスク３１８が形成される領域は、第１のレジストマスク３１２の凸部の領域と概略一致する。なお、ここでは第２のエッチングの後に第２のレジストマスク３１８を形成する場合について説明したが、これに限定されず、第２のレジストマスク３１８を形成した後に第２のエッチングを行ってもよい。
【０２１４】
なお、第１のレジストマスク３１２の形成に多階調マスクを用いない場合には、異なるフォトマスクを用いて第２のレジストマスク３１８を別途形成すればよい。
【０２１５】
次に、第２のレジストマスク３１８を用いて、第２の導電膜３１０をエッチングし、ソース電極及びドレイン電極層３２０を形成する（図４７（Ｄ）及び図５２を参照）。ここでエッチング条件は、第２の導電膜３１０以外の膜に対する食刻及び腐食が生じにくい条件を選択する。特に、ゲート電極層３１６の食刻及び腐食が生じにくい条件により行うことが重要である。
【０２１６】
なお、ソース電極及びドレイン電極層３２０は、薄膜トランジスタのソース電極、ドレイン電極、ソース配線、第１及び第２の電源線、容量素子の他方の電極、及び薄膜トランジスタと発光素子の一の電極とを接続する電極を構成している。ソース電極及びドレイン電極層３２０Ａと表記する場合には、ソース配線３５８、及び第１のトランジスタ３５１のソース電極及びドレイン電極の一方を構成する電極層を指す。ソース電極及びドレイン電極層３２０Ｂと表記する場合には、第１の電源線３５７を構成する電極層を指す。ソース電極及びドレイン電極層３２０Ｃと表記する場合には、第１のトランジスタ３５１のソース電極及びドレイン電極の他方、及び第１のトランジスタ３５１と画素電極とを接続する電極を構成する電極層を指す。ソース電極及びドレイン電極層３２０Ｄと表記する場合には、第２の電源線３５９、及び第２のトランジスタ３５２のソース電極及びドレイン電極の一方を構成する電極層を指す。ソース電極及びドレイン電極層３２０Ｅと表記する場合には、第３のトランジスタ３５３のソース電極及びドレイン電極の一方を構成する電極層を指す。ソース電極及びドレイン電極層３２０Ｆと表記する場合には、容量素子３５４の他方の電極、第２のトランジスタ３５２のソース電極及びドレイン電極の他方、第３のトランジスタ３５３のソース電極及びドレイン電極の他方、並びにこれらから発光素子の一の電極に接続される電極を構成する電極層を指す。
【０２１７】
なお、第２のレジストマスク３１８Ａは、ソース電極及びドレイン電極層３２０Ａと重畳するものを指し、第２のレジストマスク３１８Ｂは、ソース電極及びドレイン電極層３２０Ｂと重畳するものを指し、第２のレジストマスク３１８Ｃは、ソース電極及びドレイン電極層３２０Ｃと重畳するものを指し、第２のレジストマスク３１８Ｄは、ソース電極及びドレイン電極層３２０Ｄと重畳するものを指し、第２のレジストマスク３１８Ｅは、ソース電極及びドレイン電極層３２０Ｅと重畳するものを指し、第２のレジストマスク３１８Ｆは、ソース電極及びドレイン電極層３２０Ｆと重畳するものを指す。そして、これらを総括して第２のレジストマスク３１８とよぶ。
【０２１８】
なお、第２の導電膜３１０のエッチングは、ウエットエッチング又はドライエッチングのどちらを用いても良い。
【０２１９】
続いて、薄膜積層体３１４における不純物半導体膜３０８及び半導体膜３０６の上部（バックチャネル部）をエッチングして、ソース領域及びドレイン領域３２２と半導体層３２４を形成する（図４７（Ｅ）及び図５３を参照）。ここでエッチング条件は、不純物半導体膜３０８及び半導体膜３０６以外の膜に対する食刻及び腐食が生じにくい条件を選択する。特に、ゲート電極層３１６の食刻及び腐食が生じにくい条件により行うことが重要である。
【０２２０】
なお、ソース領域及びドレイン領域３２２Ａは、ソース電極及びドレイン電極層３２０Ａと重畳するものを指し、以下同様である。そして、これらを総括してソース領域及びドレイン領域３２２とよぶ。
【０２２１】
なお、薄膜積層体３１４における不純物半導体膜３０８及び半導体膜３０６の上部（バックチャネル部）のエッチングはドライエッチング又はウエットエッチングにより行うことができる。
【０２２２】
その後、第２のレジストマスク３１８を除去し、薄膜トランジスタが完成する（図４７（Ｆ）を参照）。
【０２２３】
なお、上記の図４７（Ｅ）及び図４７（Ｆ）を参照して説明した工程を一括して第３のエッチングとよぶ。第３のエッチングは、上記説明したように、複数の段階に分けて行っても良いし、一括して行っても良い。
【０２２４】
以上のようにして形成した薄膜トランジスタを覆って第２の絶縁膜を形成する。ここで、第２の絶縁膜は、第１の保護膜３２６のみで形成しても良いが、ここでは第１の保護膜３２６と第２の保護膜３２８により形成する（図４８（Ｇ）を参照）。第１の保護膜３２６は、第１の絶縁膜３０４と同様に形成すればよいが、好ましくは水素を含有する窒化シリコン又は水素を含有する酸化窒化シリコンにより形成し、半導体層３２４に金属等の不純物が侵入して拡散し、汚染されることを防止する。
【０２２５】
第２の保護膜３２８は、表面が概略平坦になる方法により形成する。第２の保護膜３２８の表面を概略平坦にすることで、第２の保護膜３２８上に形成される第１の画素電極層３３２の形成不良等を防止することができるためである。従って、ここで「概略平坦」とは、上記目的を達成しうる程度のものであればよく、高い平坦性が要求されるわけではない。
【０２２６】
なお、第２の保護膜３２８は、例えば、感光性ポリイミド、アクリル又はエポキシ樹脂等により、スピンコーティング法等により形成することができる。ただし、これらの材料又は形成方法に限定されるものではない。
【０２２７】
なお、第２の保護膜３２８は、表面が概略平坦になる方法により形成した上記の保護膜と、これを覆って水分の侵入や放出を防止する保護膜を積層して形成したものであることが好ましい。水分の侵入や放出を防止する保護膜は、具体的には、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム又は窒化アルミニウム等により形成されていることが好ましい。形成方法としてはスパッタリング法を用いることが好ましい。
【０２２８】
次に、第２の絶縁膜に第１の開口部３３０及び第２の開口部３３１を形成する（図４８（Ｈ）を参照）。第１の開口部３３０は、少なくともソース電極及びドレイン電極層３２０の表面に達するように形成する。第２の開口部３３１は、少なくともゲート電極層３１６の表面に達するように形成する。第１の開口部３３０及び第２の開口部３３１の形成方法は、特定の方法に限定されず、第１の開口部３３０の径などに応じて実施者が適宜選択すればよい。例えば、フォトリソグラフィ法によりドライエッチングを行うことで第１の開口部３３０及び第２の開口部３３１を形成することができる。
【０２２９】
第１の開口部３３０は、ソース電極及びドレイン電極層３２０に達するように設けられるものであり、図５４に示すように必要な箇所に複数個設ける。第１の開口部３３０Ａはソース電極及びドレイン電極層３２０Ｃ上に設け、第１の開口部３３０Ｂはソース電極及びドレイン電極層３２０Ｂ上に設け、第１の開口部３３０Ｃはソース電極及びドレイン電極層３２０Ｅ上に設ける。
【０２３０】
第２の開口部３３１は、ゲート電極層３１６に達するように設けられるものであり、図５４に示すように必要な箇所に複数個設ける。すなわち、第２の開口部３３１は第２の絶縁膜のみならず、第１の絶縁膜３０４、半導体層３２４の所望の箇所も除去して設けられるものである。第２の開口部３３１Ａは、ソース配線３５８と第２の電源線３５９の間に設けられている。第２の開口部３３１Ｂは、第１の電源線３５７とソース配線３５８との間に設けられている。第２の開口部３３１Ｃ及び第２の開口部３３１Ｅは、容量素子３５４の一方の電極として機能するゲート電極層３１６Ｂを露出させるために設けられている。
第２の開口部３３１Ｄは、第２のトランジスタ３５２と容量素子３５４の間に設けられている。第２の開口部３３１Ｆは、第１のトランジスタ３５１と第３のトランジスタ３５３の間に設けられている。なお、必ずしもこれらのすべてを設けなくてもよい。
【０２３１】
なお、フォトリソグラフィ法によって開口部を形成することで、フォトマスクを１枚使用することになる。
【０２３２】
次に、第２の絶縁膜上に第１の画素電極層３３２を形成する（図４９及び図５５を参照）。第１の画素電極層３３２は、第１の開口部３３０又は第２の開口部３３１を介してソース電極及びドレイン電極層３２０又はゲート電極層３１６に接続されるように形成する。具体的には、第１の画素電極層３３２Ａは、第１の開口部３３０Ｄを介してソース電極及びドレイン電極層３２０Ｆに接続される。第１の画素電極層３３２Ｂは、第１の開口部３３０Ａを介してソース電極及びドレイン電極層３２０Ｃに接続され、第２の開口部３３１を介してゲート電極層３１６Ｂに接続されるように形成される。第１の画素電極層３３２Ｃは、第１の開口部３３０Ｂを介してソース電極及びドレイン電極層３２０Ｂに接続され、第１の開口部３３０Ｃを介してソース電極及びドレイン電極層３２０Ｅに接続される。第１の画素電極層３３２は単層で形成しても良いし、積層して形成してもよい。
【０２３３】
なお、フォトリソグラフィ法によって第１の画素電極層３３２を形成することで、フォトマスクを１枚使用することになる。
【０２３４】
第１の画素電極層３３２は、陰極となる材料により形成すればよい。陰極となる材料には、仕事関数が小さい材料、例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等が挙げられる。
【０２３５】
次に、第１の画素電極層３３２の側面（端部）及び第２の絶縁膜上に隔壁３３３を形成する（図４８（Ｉ）及び図４９を参照）。隔壁３３３は開口部を有し、該開口部において第１の画素電極層３３２が露出されるように形成する。隔壁３３３は、有機樹脂膜、無機絶縁膜又は有機ポリシロキサンを用いて形成する。具体的には、ポリイミド、ポリアミド、ポリイミドアミド、アクリル、ベンゾシクロブテンを用いて形成するとよい。特に感光性の材料を用いて、第１の画素電極層３３２上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【０２３６】
次に、隔壁３３３の開口部において第１の画素電極層３３２と接するように、ＥＬ層３３４を形成する（図４９を参照）。ＥＬ層３３４は、単数の層で構成されていても、複数の層が積層されて形成された積層膜により構成されていても良い。ＥＬ層３３４は、少なくとも発光層を有する。ＥＬ層３３４は電子注入層を介して第２の画素電極層３３５と接続されることが好ましい。
【０２３７】
そして、ＥＬ層３３４を覆うように、陽極となる材料により第２の画素電極層３３５を形成する（図４８（Ｉ）及び図４９を参照）。第２の画素電極層３３５は図４５における共通電極３６０に相当する。第２の画素電極層３３５は、透光性を有する導電性材料により形成することができる。ここで、透光性を有する導電性材料としては、インジウム錫酸化物（以下、ＩＴＯという）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、又は酸化珪素を添加したインジウム錫酸化物等が挙げられる。透光性を有する導電性材料の膜の形成はスパッタリング法又はＣＶＤ法等により行えばよいが、特定の方法に限定されるものではない。また、第２の画素電極層３３５についても単層で形成しても良いし、積層して形成してもよい。
【０２３８】
ここでは、第２の画素電極層３３５としてＩＴＯを用いる。隔壁３３３の開口部において、第１の画素電極層３３２とＥＬ層３３４と第２の画素電極層３３５が重なり合うことで、発光素子３３６が形成される。発光素子３３６は、図４５における発光素子３５５に相当する。この後、発光素子３３６に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の画素電極層３３５及び隔壁３３３上に第３の保護膜を形成することが好ましい（図示しない）。第３の保護膜は、第１の保護膜３２６と同様の材料により水分の侵入や放出を防止する機能を有するものを選択するとよい。窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム又は窒化アルミニウム等により形成されていることが好ましい。更に、第３の保護膜を覆って窒化シリコン膜又はＤＬＣ膜等を有することが好ましい。
【０２３９】
そして、外気に曝されないように、保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）又はカバー材によって、更なるパッケージング（封入）をすることが好ましい。保護フィルム及びカバー材は、ガス透過性が低く、脱ガスの少ない材料により設けることが好ましい。
【０２４０】
以上説明したように、ＥＬ表示装置の発光素子までを形成することができる（図４９を参照。図４９は、図５５のＢ１−Ｂ２における発光素子まで形成した際の断面図に相当する）。
【０２４１】
なお、第１の画素電極層３３２を陽極となる材料により形成する場合には、第１の画素電極層３３２は、例えば、ＩＴＯにより形成することができる。第１の画素電極層３３２をこのような構造にすることで、発光を取り出す効率を向上させることができ、ボトムエミッション型のＥＬ表示装置を作製することができる。そして、ＥＬ層３３４を覆うように、陰極となる材料により第２の画素電極層３３５を形成するとよい。第２の画素電極層３３５は図４５における共通電極３６０に相当する。陰極となる材料には、仕事関数が小さい材料、例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等が挙げられる。なお、ＥＬ層３３４及び第２の画素電極層３３５は、マスクを介した蒸着により形成することが好ましい。従って、第２の画素電極層３３５は、蒸着により形成することが可能な材料により形成するとよい。なお、ＥＬ表示装置の画素を図４５に示す回路により構成する場合には、第１の画素電極層３３２を陽極とし、第２の画素電極層３３５を陰極とすることが好ましい。
【０２４２】
本実施の形態のＥＬ表示装置は、上面射出構造（トップエミッション）型ＥＬ表示装置、下面射出構造（ボトムエミッション）型ＥＬ表示装置、または両面射出構造（デュアルエミッション）型ＥＬ表示装置のいずれを選択してもよい。
【０２４３】
なお、上記で説明した保護膜等は上記した材料又は形成方法に限定されず、ＥＬ層の発光を妨げず、劣化等を防止することができる膜であればよい。
【０２４４】
また、上面射出構造において、画素回路が形成されている領域をも含むように第１の画素電極層３３２Ａを形成してもよい。この場合には、まず、第１の画素電極層３３２Ｂ及び第１の画素電極層３３２Ｃに相当する導電層のみを形成し、該導電層上に第１の開口部３３０Ｄを有する絶縁膜を形成し、第１の開口部３３０Ｄを介してソース電極及びドレイン電極層３２０Ｆに接続されるように第１の画素電極層３３２Ａを形成すればよい。画素回路が形成されている領域をも含むように第１の画素電極層３３２Ａを形成することで、発光領域を拡大することができ、より高精細な表示が可能となる。
【０２４５】
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を用いることも可能である。
【０２４６】
以上のように、ＥＬ表示装置を作製することができる。
【０２４７】
本実施の形態にて説明したように、ゲート電極の形成に新たなフォトマスクを用いることなく、表示装置の画素トランジスタを１枚のフォトマスクにより作製することができ、アクティブマトリクス基板を３枚のフォトマスクにより作製することができる。従って、薄膜トランジスタ及びＥＬ表示装置の作製工程数を大幅に削減することができる。
【０２４８】
また、裏面露光、レジストリフロー及びリフトオフ法等の複雑な工程を経ることなく、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。そのため、複雑な工程を経ることなく、表示装置の作製工程数を大幅に削減することができる。従って、歩留まりの低下を抑制しつつ、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。また、薄膜トランジスタの電気的特性の低下を抑制しつつ、製造コストを大幅に削減することができる。
【０２４９】
また、半導体層を遮光することができるため、光リーク電流が低減され、良好な電気的特性を有する薄膜トランジスタを作製し、表示特性が良好な表示装置を作製することができる。更には、不要な部分の半導体層が開口部を形成する工程と同一の工程により除去されているので、マスク枚数を増加させることなく光リーク電流が低減された、良好な電気的特性を有する薄膜トランジスタ及び良好な表示特性を有するＥＬ表示装置を作製することができる。
【０２５０】
更には、ゲート電極層端部に生じるリーク電流が小さい薄膜トランジスタを作製することができるため、コントラスト比が高く、表示品質が良好なＥＬ表示装置を得ることができる。
【０２５１】
なお、表示装置は、上記説明した画素構造に限定されず、様々なＥＬ表示装置に適用することができる。
【０２５２】
なお、本実施の形態では、実施の形態１と同様に開口部を形成する形態について説明したが、これに限定されず実施の形態２と本実施の形態を組み合わせて実施してもよい。
【０２５３】
（実施の形態４）
本実施の形態は、実施の形態１乃至実施の形態３にて説明した方法により作製した表示パネル又は表示装置を表示部として組み込んだ電子機器について図５６乃至図５８を参照して説明する。このような電子機器としては、例えば、ビデオカメラ若しくはデジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）が挙げられる。それらの一例を図５６に示す。
【０２５４】
図５６（Ａ）はテレビジョン装置を示す。表示パネルを筐体に組み込むことで、図５６（Ａ）に示すテレビジョン装置を完成させることができる。実施の形態１乃至実施の形態３にて説明した作製方法を適用した表示パネルにより主画面４０３が形成され、その他付属設備としてスピーカ部４０９、操作スイッチ等が備えられている。
【０２５５】
図５６（Ａ）に示すように、筐体４０１に実施の形態１乃至実施の形態３にて説明した作製方法を適用した表示用パネル４０２が組み込まれ、受信機４０５により一般のテレビ放送の受信をはじめ、モデム４０４を介して有線又は無線による通信ネットワークに接続することにより片方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又はリモコン操作機４０６により行うことが可能であり、このリモコン操作機４０６にも、出力する情報を表示する表示部４０７が設けられていても良い。
【０２５６】
また、テレビジョン装置にも、主画面４０３の他にサブ画面４０８を第２の表示パネルで形成し、チャンネルや音量などを表示する構成が付加されていても良い。
【０２５７】
図５７は、テレビジョン装置の主要な構成を示すブロック図を示している。表示パネル４２０には、画素部４２１が形成されている。信号線駆動回路４２２と走査線駆動回路４２３は、表示パネル４２０にＣＯＧ方式により実装されていても良い。
【０２５８】
その他の外部回路の構成として、映像信号の入力側では、チューナ４２４で受信した信号のうち、映像信号を増幅する映像信号増幅回路４２５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路４２６と、その映像信号を適切な入力仕様に変換するためのコントロール回路４２７等を有している。コントロール回路４２７は、走査線駆動回路４２３と信号線駆動回路４２２にそれぞれ信号を出力する。デジタル駆動する場合には、信号線側に信号分割回路４２８を設け、入力デジタル信号を整数個に分割して供給する構成としても良い。
【０２５９】
チューナ４２４で受信した信号のうち、音声信号は、音声信号増幅回路４２９に送られ、その出力は音声信号処理回路４３０を経てスピーカ４３３に供給される。制御回路４３１は受信局（受信周波数）、音量の制御情報を入力部４３２から受け、チューナ４２４及び音声信号処理回路４３０に信号を送出する。
【０２６０】
勿論、本発明の一形態である表示装置はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港等における情報表示盤、又は街頭における広告表示盤等の大面積の表示媒体にも適用することができる。そのため、これらの表示媒体の生産性を向上させることができる。
【０２６１】
主画面４０３及びサブ画面４０８の一方又は双方に、実施の形態１乃至実施の形態３で説明した作製方法を適用した表示パネル又は表示装置を用いることで、テレビ装置の生産性を高めることができる。
【０２６２】
また、図５６（Ｂ）に示す携帯型のコンピュータは、本体４１１及び表示部４１２等を有する。表示部４１２に、実施の形態１乃至実施の形態３で説明した表示装置の作製方法を適用した表示パネル又は表示装置を用いることで、コンピュータの生産性を高めることができる。
【０２６３】
図５８は、携帯電話の一例を示し、図５８（Ａ）が正面図、図５８（Ｂ）が背面図、図５８（Ｃ）が２つの筐体をスライドさせたときの正面図である。図５８に示す携帯電話は、筐体４４１及び筐体４４２二つの筐体で構成されている。図５８に示す携帯電話は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
【０２６４】
筐体４４１は、表示部４４３、スピーカ４４４、マイクロフォン４４５、操作キー４４６、ポインティングデバイス４４７、表面カメラ用レンズ４４８、外部接続端子ジャック４４９及びイヤホン端子４５０等を備え、筐体４４２は、キーボード４５１、外部メモリスロット４５２、裏面カメラ４５３、ライト４５４等により構成されている。また、アンテナは筐体４４１に内蔵されている。
【０２６５】
また、図５８に示す携帯電話は、上記の構成に加えて、非接触型ＩＣチップ、小型記録装置等を内蔵していてもよい。
【０２６６】
重なり合った筐体４４１と筐体４４２（図５８（Ａ）に示す。）は、スライドさせることが可能であり、スライドさせることで図５８（Ｃ）のように展開する。表示部４４３には、実施の形態１乃至実施の形態３で説明した表示装置の作製方法を適用した表示パネル又は表示装置を組み込むことが可能である。また、表示部４４３と表面カメラ用レンズ４４８を同一の面に備えているため、テレビ電話としての使用が可能である。また、表示部４４３をファインダーとして用いることで、裏面カメラ４５３及びライト４５４で静止画及び動画の撮影が可能である。
【０２６７】
スピーカ４４４及びマイクロフォン４４５を用いることで、図５８に示す携帯電話は、音声記録装置（録音装置）又は音声再生装置として使用することができる。また、操作キー４４６により、電話の発着信操作、電子メール等の簡単な情報入力操作、表示部に表示する画面のスクロール操作、表示部に表示する情報の選択等を行うカーソルの移動操作等が可能である。
【０２６８】
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード４５１を用いると便利である。更に、重なり合った筐体４４１と筐体４４２（図５８（Ａ）を参照）をスライドさせることで、図５８（Ｃ）のように展開させることができる。携帯情報端末として使用する場合には、キーボード４５１及びポインティングデバイス４４７を用いて、円滑な操作でマウスの操作が可能である。外部接続端子ジャック４４９はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット４５２に記録媒体を挿入することで、より大量のデータ保存及び移動が可能になる。
【０２６９】
筐体４４２の裏面（図５８（Ｂ）を参照）には、裏面カメラ４５３及びライト４５４を備え、表示部４４３をファインダーとして静止画及び動画の撮影が可能である。
【０２７０】
また、上記の機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ又はイヤホンジャック等を備えたものであってもよい。
【０２７１】
本実施の形態にて説明した各種電子機器は、実施の形態１乃至実施の形態３にて説明した薄膜トランジスタ及び表示装置の作製方法を適用して作製することができるため、これらの電子機器の生産性を向上させることができる。従って、これらの電子機器の作製コストを大幅に削減することができる。更には、表示部の表示品質の高い電子機器を作製することができる。
【符号の説明】
【０２７２】
１００ 基板
１０２ 第１の導電膜
１０４ 第１の絶縁膜
１０６ 半導体膜
１０８ 不純物半導体膜
１１０ 第２の導電膜
１１２ 第１のレジストマスク
１１４ 薄膜積層体
１１６ ゲート電極層
１１６Ａ ゲート電極層
１１６Ｂ ゲート電極層
１１８ 第２のレジストマスク
１２０ ソース電極及びドレイン電極層
１２０Ａ ソース電極及びドレイン電極層
１２０Ｂ ソース電極及びドレイン電極層
１２０Ｃ ソース電極及びドレイン電極層
１２０Ｄ ソース電極及びドレイン電極層
１２２ ソース領域及びドレイン領域
１２２Ａ ソース領域及びドレイン領域
１２２Ｂ ソース領域及びドレイン領域
１２２Ｃ ソース領域及びドレイン領域
１２２Ｄ ソース領域及びドレイン領域
１２４ 半導体層
１２６ 第１の保護膜
１２８ 第２の保護膜
１３０ 第１の開口部
１３０Ａ 第１の開口部
１３０Ｂ 第１の開口部
１３１ 第２の開口部
１３１Ａ 第２の開口部
１３１Ｂ 第２の開口部
１３１Ｃ 第２の開口部
１３２ 画素電極層
１４０ グレートーンマスク
１４１ 基板
１４２ 遮光部
１４３ 回折格子部
１４５ ハーフトーンマスク
１４６ 基板
１４７ 半透光部
１４８ 遮光部
１５１ 角
１６０Ａ 第３の開口部
１６０Ｂ 第３の開口部
１６１ 第４の開口部
１７０ 第１のレジストマスク
１７１ 第２のレジストマスク
２００ 基板
２０４ 第１の絶縁膜
２０６ 半導体膜
２０８ 不純物半導体膜
２１６ ゲート電極層
２１６Ａ ゲート電極層
２１６Ｂ ゲート電極層
２２０ ソース電極及びドレイン電極層
２２０Ａ ソース電極及びドレイン電極層
２２０Ｂ ソース電極及びドレイン電極層
２２０Ｃ ソース電極及びドレイン電極層
２２０Ｄ ソース電極及びドレイン電極層
２２２ ソース領域及びドレイン領域
２２２Ａ ソース領域及びドレイン領域
２２２Ｂ ソース領域及びドレイン領域
２２２Ｃ ソース領域及びドレイン領域
２２２Ｄ ソース領域及びドレイン領域
２２４ 半導体層
２２６ 第１の保護膜
２２８ 第２の保護膜
２２９ 残存する保護層
２３２ 画素電極層
３００ 基板
３０２ 第１の導電膜
３０４ 第１の絶縁膜
３０６ 半導体膜
３０８ 不純物半導体膜
３１０ 第２の導電膜
３１２ 第１のレジストマスク
３１４ 薄膜積層体
３１６ ゲート電極層
３１６Ａ ゲート電極層
３１６Ｂ ゲート電極層
３１６Ｃ ゲート電極層
３１６Ｄ ゲート電極層
３１８ 第２のレジストマスク
３１８Ａ 第２のレジストマスク
３１８Ｂ 第２のレジストマスク
３１８Ｃ 第２のレジストマスク
３１８Ｄ 第２のレジストマスク
３１８Ｅ 第２のレジストマスク
３１８Ｆ 第２のレジストマスク
３２０ ソース電極及びドレイン電極層
３２０Ａ ソース電極及びドレイン電極層
３２０Ｂ ソース電極及びドレイン電極層
３２０Ｃ ソース電極及びドレイン電極層
３２０Ｄ ソース電極及びドレイン電極層
３２０Ｅ ソース電極及びドレイン電極層
３２０Ｆ ソース電極及びドレイン電極層
３２２ ソース領域及びドレイン領域
３２２Ａ ソース領域及びドレイン領域
３２２Ｂ ソース領域及びドレイン領域
３２２Ｃ ソース領域及びドレイン領域
３２２Ｄ ソース領域及びドレイン領域
３２４ 半導体層
３２６ 第１の保護膜
３２８ 第２の保護膜
３３０ 第１の開口部
３３０Ａ 第１の開口部
３３０Ｂ 第１の開口部
３３０Ｃ 第１の開口部
３３０Ｄ 第１の開口部
３３１ 第２の開口部
３３１Ａ 第２の開口部
３３１Ｂ 第２の開口部
３３１Ｃ 第２の開口部
３３１Ｄ 第２の開口部
３３１Ｅ 第２の開口部
３３１Ｆ 第２の開口部
３３２ 第１の画素電極層
３３２Ａ 第１の画素電極層
３３２Ｂ 第１の画素電極層
３３２Ｃ 第１の画素電極層
３３３ 隔壁
３３４ ＥＬ層
３３５ 第２の画素電極層
３３６ 発光素子
３５１ 第１のトランジスタ
３５２ 第２のトランジスタ
３５３ 第３のトランジスタ
３５４ 容量素子
３５５ 発光素子
３５６ ゲート配線
３５７ 第１の電源線
３５８ ソース配線
３５９ 第２の電源線
３６０ 共通電極
３６１ 画素
４０１ 筐体
４０２ 表示用パネル
４０３ 主画面
４０４ モデム
４０５ 受信機
４０６ リモコン操作機
４０７ 表示部
４０８ サブ画面
４０９ スピーカ部
４１１ 本体
４１２ 表示部
４２０ 表示パネル
４２１ 画素部
４２２ 信号線駆動回路
４２３ 走査線駆動回路
４２４ チューナ
４２５ 映像信号増幅回路
４２６ 映像信号処理回路
４２７ コントロール回路
４２８ 信号分割回路
４２９ 音声信号増幅回路
４３０ 音声信号処理回路
４３１ 制御回路
４３２ 入力部
４３３ スピーカ
４４１ 筐体
４４２ 筐体
４４３ 表示部
４４４ スピーカ
４４５ マイクロフォン
４４６ 操作キー
４４７ ポインティングデバイス
４４８ 表面カメラ用レンズ
４４９ 外部接続端子ジャック
４５０ イヤホン端子
４５１ キーボード
４５２ 外部メモリスロット
４５３ 裏面カメラ
４５４ ライト
【技術分野】
【０００１】
本発明は、表示装置の作製方法に関する。
【背景技術】
【０００２】
近年、ガラス基板等の絶縁性表面を有する基板上に形成された、厚さ数ｎｍ〜数百ｎｍ程度の半導体薄膜により構成される薄膜トランジスタが注目されている。薄膜トランジスタは、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）及び電気光学装置を始めとした電子デバイスに広く応用されている。薄膜トランジスタは、特に液晶表示装置又はＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等に代表される、画像表示装置のスイッチング素子として開発が急がれている。アクティブマトリクス型液晶表示装置では、選択されたスイッチング素子に接続された画素電極と、該画素電極に対応する対向電極の間に電圧が印加されることにより、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。ここで、アクティブマトリクス型液晶表示装置とは、マトリクス状に配置された画素電極をスイッチング素子により駆動することによって、画面上に表示パターンが形成される方式を採用した液晶表示装置をいう。アクティブマトリクス型ＥＬ表示装置とは、マトリクス状に配置された画素をスイッチング素子により駆動することによって、画面上に表示パターンが形成される方式を採用したＥＬ表示装置をいう。
【０００３】
上記のようなアクティブマトリクス型表示装置の用途は拡大しており、画面サイズの大面積化、高精細化及び高開口率化の要求が高まっている。また、アクティブマトリクス型表示装置には高い信頼性が求められ、その生産方法には高い生産性及び生産コストの低減が求められる。生産性を高め、生産コストを低減する方法の一つに、工程の簡略化が挙げられる。
【０００４】
アクティブマトリクス型表示装置では、スイッチング素子として主に薄膜トランジスタが用いられている。薄膜トランジスタの作製において、フォトリソグラフィに用いるフォトマスクの枚数を削減することは、工程の簡略化のために重要である。例えばフォトマスクが１枚増加すると、レジスト塗布、プリベーク、露光、現像、ポストベーク等の工程と、その前後の工程において、被膜の形成及びエッチング工程、更にはレジスト剥離、洗浄及び乾燥工程等が必要になる。そのため、作製工程に使用するフォトマスクが１枚増加するだけで、工程数が大幅に増加する。そのため、作製工程におけるフォトマスクを低減するために、数多くの技術開発がなされている。
【０００５】
薄膜トランジスタは、チャネル形成領域がゲート電極より下層に設けられるトップゲート型と、チャネル形成領域がゲート電極より上層に設けられるボトムゲート型に大別される。ボトムゲート型薄膜トランジスタの作製工程において使用されるフォトマスクの枚数は、トップゲート型薄膜トランジスタの作製工程において使用されるフォトマスクの枚数よりも少ないことが知られている。ボトムゲート型薄膜トランジスタは、３枚のフォトマスクにより作製されることが一般的である。
【０００６】
フォトマスクの枚数を低減させる従来の技術としては、裏面露光、レジストリフロー又はリフトオフ法といった複雑な技術を用いるものが多く、特殊な装置を必要とするものが多い。このような複雑な技術を用いることで、これに起因する様々な問題が生じ、歩留まりの低下の一因となっている。また、薄膜トランジスタの電気的特性を犠牲にせざるを得ないことも多い。
【０００７】
薄膜トランジスタの作製工程における、フォトマスクの枚数を減らすための代表的な手段として、多階調マスク（ハーフトーンマスク又はグレートーンマスクと呼ばれるもの）を用いた技術が広く知られている。多階調マスクを用いて作製工程を低減する技術として、例えば特許文献１が挙げられる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−１７９０６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の一態様は、光による影響が小さい薄膜トランジスタ及び表示装置を提供することを課題とする。また、本発明の一態様は、電気的特性が良好な薄膜トランジスタ及び表示特性が良好な表示装置を提供することを課題とする。
【００１０】
または、本発明の一態様は、薄膜トランジスタの作製に用いるフォトマスクの枚数を従来よりも少なくし、作製工程を簡略化することを課題とする。本発明の一態様は、薄膜トランジスタを有する表示装置の作製工程を簡略化することを課題とする。
【課題を解決するための手段】
【００１１】
本発明の一態様は、薄膜トランジスタを覆って保護膜を形成し、該保護膜に開口部を形成し、該保護膜上に画素電極層を選択的に形成することで前記薄膜トランジスタのソース電極及びドレイン電極層と画素電極層を接続させる表示装置の作製方法であって、前記開口部の形成に際して不要な半導体層等をエッチングして除去する表示装置の作製方法である。
【００１２】
好ましい形態として、本発明の一態様は、第１の導電膜と、該第１の導電膜上に絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜をこの順に積層した薄膜積層体と、を形成し、第１のエッチングにより前記第１の導電膜を露出させつつ、少なくとも前記薄膜積層体のパターンを形成し、第２のエッチングにより第１の導電膜のパターンを形成する薄膜トランジスタの作製方法である。ここで、第２のエッチングは、第１の導電膜が選択的にサイドエッチングされる条件により行う。その後、第３のエッチングにより第２の導電膜を所望の形状とすることでソース電極及びドレイン電極層を形成し、薄膜トランジスタを作製する。その後、前記薄膜トランジスタを覆って保護膜を形成し、該保護膜に開口部を形成し、該保護膜上に画素電極層を選択的に形成することで前記薄膜トランジスタのソース電極及びドレイン電極層と画素電極層を接続させる。そして、前記開口部の形成に際して不要な半導体層等をエッチングして除去する。
【発明の効果】
【００１３】
光電流による影響が小さく、表示特性が良好な表示装置を作製することができる。
【図面の簡単な説明】
【００１４】
【図１】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図３】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図５】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図６】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図７】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図８】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図９】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１０】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１１】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１２】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１３】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１４】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１５】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１６】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１７】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１８】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図１９】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２０】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２１】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２２】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２３】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２４】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２５】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２６】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２７】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図２８】多階調マスクを説明する図。
【図２９】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図３０】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図３１】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図３２】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図３３】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図３４】アクティブマトリクス基板の接続部を説明する図。
【図３５】アクティブマトリクス基板の接続部を説明する図。
【図３６】アクティブマトリクス基板の接続部を説明する図。
【図３７】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図３８】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図３９】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４０】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４１】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４２】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４３】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４４】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４５】ＥＬ表示装置の画素回路の一例を説明する図。
【図４６】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４７】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４８】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図４９】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図５０】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図５１】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図５２】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図５３】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図５４】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図５５】薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。
【図５６】電子機器を説明する図。
【図５７】電子機器を説明する図。
【図５８】電子機器を説明する図。
【発明を実施するための形態】
【００１５】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。また、第１の絶縁膜及び第２の絶縁膜は、原則として上面図には表さないものとする。
【００１６】
（実施の形態１）
本実施の形態では、薄膜トランジスタの作製方法及び該薄膜トランジスタがマトリクス状に配置された表示装置の作製方法の一例について、図１乃至図３６を参照して説明する。
【００１７】
なお、図１６乃至図２３には本実施の形態に係る薄膜トランジスタの上面図を示し、図２３は画素電極まで形成した完成図である。図１乃至図３は、図１６乃至図２３に示すＡ１−Ａ２における断面図である。図４乃至図６は、図１６乃至図２３に示すＢ１−Ｂ２における断面図である。図７乃至図９は、図１６乃至図２３に示すＣ１−Ｃ２における断面図である。図１０乃至図１２は、図１６乃至図２３に示すＤ１−Ｄ２における断面図である。図１３乃至図１５は、図１６乃至図２３に示すＥ１−Ｅ２における断面図である。
【００１８】
本実施の形態にて説明する本発明の一態様は、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第２の導電膜上に第２のレジストマスクを形成し、前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、前記第２のレジストマスクを除去し、前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、前記開口部の形成に際して前記複数の薄膜トランジスタ間に存在する半導体層を除去することを特徴とする表示装置の作製方法である。
【００１９】
または、本発明の一態様は、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、前記第２の導電膜上に第２のレジストマスクを形成し、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、前記第２のレジストマスクを除去し、前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、前記開口部の形成に際して前記複数の薄膜トランジスタ間に存在する半導体層を除去することを特徴とする表示装置の作製方法である。
【００２０】
または、本発明の一態様は、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、前記第２のレジストマスクを除去し、前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、前記開口部の形成に際して前記複数の薄膜トランジスタ間に存在する半導体層を除去することを特徴とする表示装置の作製方法である。
【００２１】
または、本発明の一態様は、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、前記第２のレジストマスクを除去し、前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、前記開口部の形成に際して前記複数の薄膜トランジスタ間に存在する半導体層を除去することを特徴とする表示装置の作製方法である。
【００２２】
上記構成の表示装置の作製方法において、前記第１のレジストマスクは多階調マスクを用いて形成することが好ましい。多階調マスクを用いることで、簡略な工程で凹部を有するレジストマスクを形成することができる。
【００２３】
上記構成の表示装置の作製方法を適用することで、前記第１のエッチングによって素子領域が形成され、前記第２のエッチングによって前記素子領域の側面から概ね等しい距離だけ内側にゲート電極層の側面を形成することができる。
【００２４】
上記構成の表示装置の作製方法において、前記第１のエッチングはドライエッチングであり、前記第２のエッチングはウエットエッチングであることが好ましい。
【００２５】
上記構成の表示装置の作製方法において、前記第２の絶縁膜は、ＣＶＤ法又はスパッタリング法により形成した絶縁膜と、スピンコート法により形成した絶縁膜と、を積層して形成することが好ましい。特に好ましくは窒化シリコン膜をＣＶＤ法又はスパッタリング法により形成し、有機樹脂膜をスピンコート法により形成する。第２の絶縁膜をこのように形成することで、薄膜トランジスタの電気的特性に影響を及ぼしうる不純物元素等から薄膜トランジスタを保護し、且つ画素電極の被形成面の平坦性を向上させて歩留まりの低下を防止することができる。
【００２６】
上記構成の表示装置の作製方法において、前記複数の薄膜トランジスタ間に存在する半導体層を除去するに際して、前記ゲート電極層と重畳していない領域に存在する前記半導体層を除去することが好ましい。ゲート電極層と重畳していない領域に存在する半導体層は光リーク電流の一因となる。そのため、ゲート電極層と重畳していない領域に存在する半導体層を除去することで光リーク電流を低減することができる。
【００２７】
以下に、本実施の形態について詳細に説明する。
【００２８】
まず、基板１００上に、第１の導電膜１０２、第１の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０を形成する。これらの膜は、単層で形成してもよいし、複数の膜を積層した積層膜であってもよい。
【００２９】
基板１００は、絶縁性基板である。表示装置に適用する場合には、基板１００としては、ガラス基板又は石英基板を用いることができる。本実施の形態においては、ガラス基板を用いる。
【００３０】
基板１００としてガラス基板を用いる場合には、基板１００上に下地絶縁膜（好ましくは、窒化シリコン膜又は窒化酸化シリコン膜）を設けることが好ましい。下地絶縁膜を設けることで、ガラス基板１００中の不純物金属元素が半導体層に侵入することを防ぐことができる。これは、下地絶縁膜が窒素を含む場合に顕著である。更には、下地絶縁膜はハロゲン（フッ素、塩素又は臭素）を含むことが好ましい。ガラス基板１００中の不純物金属元素が半導体層に侵入することをより効果的に防ぐことができるためである。絶縁膜にハロゲンを含ませるには、形成に用いるガスに、ハロゲンガス又はハロゲン化合物からなるガスを含ませればよく、ＣＶＤ法又はスパッタリング法により単層で又は積層して形成することができる。
【００３１】
第１の導電膜１０２は、導電性材料により形成する。第１の導電膜１０２は、例えばチタン、モリブデン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、ニオブ若しくはスカンジウム等の金属材料又はこれらを主成分とする合金材料等の導電性材料を用いて形成することができる。ただし、後の工程（第１の絶縁膜１０４の形成等）に耐えうる程度の耐熱性は必要であり、後の工程で食刻又は腐食されにくい材料を選択することを要する。更には、第２のエッチングによりエッチング可能な材料を用いる。この限りにおいて、第１の導電膜１０２は特定の材料に限定されない。第１の導電膜１０２の形成は、例えばスパッタリング法又はＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）等により行えばよいが、特定の方法に限定されない。
【００３２】
なお、ここで、膜が「耐熱性を有する」とは、後の工程における温度によって当該膜が膜としての形態を保ち、且つ当該膜に求められる機能及び特性を保つことができることをいう。
【００３３】
第１の絶縁膜１０４は、ゲート絶縁層として機能し、絶縁性材料により形成する。第１の絶縁膜１０４は、例えば、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜又は窒化酸化シリコン膜等を用いて形成することができる。ただし、第１の導電膜１０２と同様に後の工程（半導体膜１０６の形成等）に耐えうる程度の耐熱性が必要であり、後の工程で食刻又は腐食されにくい材料を選択することを要する。この限りにおいて、第１の絶縁膜１０４は特定の材料に限定されない。第１の絶縁膜１０４の形成は、例えばＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）又はスパッタリング法等により行えばよいが、特定の方法に限定されない。
【００３４】
半導体膜１０６は、半導体材料により形成する。半導体膜１０６は、例えば、シランガスにより形成される非晶質シリコン等を用いて形成することができる。ただし、第１の導電膜１０２等と同様に、後の工程（第２の導電膜１１０等の形成等）に耐えうる程度の耐熱性が必要であり、後の工程で食刻又は腐食にくい材料を選択することを要する。この限りにおいて、半導体膜１０６は特定の材料に限定されるものではない。従って、ゲルマニウム等を用いても良い。なお、半導体膜１０６の結晶性についても特に限定されない。半導体膜１０６の形成は、例えばＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）又はスパッタリング法等により行えばよいが、特定の方法に限定されない。
【００３５】
不純物半導体膜１０８は、一導電性を付与する不純物元素を含む半導体膜であり、一導電性を付与する不純物元素が添加された半導体材料形成のためのガス等により形成される。例えば、フォスフィン（化学式：ＰＨ３）又はジボラン（化学式：Ｂ２Ｈ６）を含むシランガスにより形成される、リン又はボロンを含むシリコン膜である。ただし、第１の導電膜１０２等と同様に、後の工程（第２の導電膜１１０等の形成等）に耐えうる程度の耐熱性が必要であり、後の工程で食刻又は腐食されにくい材料を選択することを要する。この限りにおいて、不純物半導体膜１０８は、特定の材料に限定されない。ｎ型の薄膜トランジスタを作製する場合には、添加する一導電性を付与する不純物元素として、リン又はヒ素等を用いればよい。すなわち、形成に用いるシランガスにはフォスフィン又はアルシン（化学式：ＡｓＨ３）等を所望の濃度で含ませればよい。または、ｐ型の薄膜トランジスタを作製する場合には、一導電性を付与する不純物元素として、ボロン等を添加すればよい。すなわち、形成に用いるシランガスにはジボラン等を所望の濃度で含ませればよい。なお、不純物半導体膜１０８の形成は、例えばＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）等により行うことができるが、特定の方法に限定されるものではない。なお、不純物半導体膜１０８の結晶性についても特に限定されない。また、半導体膜１０６により形成される半導体層の一部に、ドーピング等によりソース電極及びドレイン電極層とオーミック接触可能な領域を設ける場合などには、不純物半導体膜１０８を設けなくてもよい。
【００３６】
第２の導電膜１１０は、導電性材料（第１の導電膜１０２として列挙した材料等）であって、第１の導電膜１０２とは異なる材料により形成する。ここで、「異なる材料」とは、主成分が異なる材料をいう。具体的には、後に説明する第２のエッチングによりエッチングされにくい材料を選択すればよい。また、第１の導電膜１０２等と同様に、後の工程（第１の保護膜１２６等の形成等）に耐えうる程度の耐熱性が必要であり、後の工程で食刻又は腐食されにくい材料を選択することを要する。従って、この限りにおいて、第２の導電膜１１０は特定の材料に限定されない。第２の導電膜１１０の形成は、例えばスパッタリング法又はＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）等により行えばよいが、特定の方法に限定されるものではない。
【００３７】
なお、上記説明した第１の導電膜１０２、第１の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０に対して求められる耐熱性は、第１の導電膜１０２が最も高く、以下前記した順に続き、第２の導電膜１１０が最も低い。例えば、半導体膜１０６が水素を含む非晶質半導体膜である場合には、約３００℃以上とすることで半導体膜中の水素が脱離し、電気的特性が変化する。そのため、例えば半導体膜１０６を形成した後の工程では概ね３００℃を超えない温度とすることが好ましい。
【００３８】
次に、第２の導電膜１１０上に第１のレジストマスク１１２を形成する（図１（Ａ）、図４（Ａ）、図７（Ａ）、図１０（Ａ）、図１３（Ａ）、図１６を参照）。
【００３９】
次に、第１のレジストマスク１１２を用いて第１のエッチングを行う。すなわち、第１の導電膜１０２、第１の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０をエッチングによりパターニングし、薄膜積層体１１４を形成する（図１（Ｂ）、図４（Ｂ）、図７（Ｂ）、図１０（Ｂ）、図１３（Ｂ）、図１７を参照）。本明細書において、このエッチング工程を第１のエッチングとよぶ。第１のエッチングは、ドライエッチング又はウエットエッチングを用いればよいが、異方性の高いエッチング法（物理的エッチング）により行うことが好ましい。第１のエッチングに異方性の高いエッチング法を用いることで、パターンの加工精度を向上させることができる。なお、第１のエッチングをドライエッチングにより行う場合には一の工程にて行うことが可能であるが、第１のエッチングをウエットエッチングにより行う場合には、複数の工程により第１のエッチングを行うと良い。ウエットエッチングでは、被エッチング膜の種類によってエッチングレートが異なるため、すべての膜を一の工程にてエッチングすることが困難だからである。従って、第１のエッチングには、ドライエッチングを用いることが好ましい。
【００４０】
ここで、例えば第１の導電膜１０２としてモリブデン膜を形成し、第１の絶縁膜１０４として窒化シリコン膜を形成し、半導体膜１０６として非晶質シリコン膜を形成し、不純物半導体膜１０８としてリンを含む非晶質シリコン膜を形成し、第２の導電膜１１０としてタングステン膜を形成した場合、第１のエッチングは、３段階のドライエッチングにより行えばよい。まず、Ｃｌ２ガスとＣＦ４ガスとＯ２ガスの混合ガスを用いてエッチングを行うことで第２の導電膜１１０をエッチングする。次に、Ｃｌ２ガスを用いてエッチングを行うことで半導体膜１０６及び不純物半導体膜１０８をエッチングする。最後に、ＣＨＦ３ガスを用いてエッチングを行うことで第１の絶縁膜１０４をエッチングすればよい。また、この後更にＣｌ２ガスとＣＦ４ガスとＯ２ガスの混合ガスを用いてエッチング行うことで４段階のドライエッチングとしてもよい。
【００４１】
次に、第１の導電膜１０２をサイドエッチングによりパターニングし、ゲート電極層１１６を形成する（図１（Ｃ）、図４（Ｃ）、図７（Ｃ）、図１０（Ｃ）、図１３（Ｃ）、図１８を参照）。このエッチング工程を第２のエッチングとよぶ。
【００４２】
なお、ゲート電極層１１６は、薄膜トランジスタのゲート電極、ゲート配線、容量素子の一方の電極及び容量配線を構成している。ゲート電極層１１６Ａと表記する場合には、ゲート配線と薄膜トランジスタのゲート電極を構成するゲート電極層を指す。ゲート電極層１１６Ｂと表記する場合には、容量配線と容量素子の一方の電極を構成するゲート電極層を指す。そして、これらを総括してゲート電極層１１６とよぶ。
【００４３】
なお、「ゲート配線」とは、薄膜トランジスタのゲート電極に接続される配線をいう。ゲート配線は、ゲート電極層により形成される。また、ゲート配線は走査線と呼ばれることがある。
【００４４】
第２のエッチングは、第１の導電膜１０２により形成されるゲート電極層１１６の側面が、薄膜積層体１１４の側面より内側に形成されるエッチング条件により行う。（図１８乃至図２１におけるＡ１−Ａ２断面において、ゲート電極層１１６の幅が半導体膜１０６等の幅より小さくなるようにエッチングを行う）。更には、第２の導電膜１１０に対するエッチングレートが小さく、且つ第１の導電膜１０２に対するエッチングレートが大きい条件により行う。換言すると、第２の導電膜１１０に対する第１の導電膜１０２のエッチング選択比が大きい条件により行う。このような条件により第２のエッチングを行うことで、ゲート電極層１１６を形成することができる。
【００４５】
なお、ゲート電極層１１６の側面の形状は特に限定されない。例えば、テーパ形状であっても良い。ゲート電極層１１６の側面の形状は、第２のエッチングにおいて用いる薬液等の条件によって決められるものである。
【００４６】
ここで、「第２の導電膜１１０に対するエッチングレートが小さく、且つ第１の導電膜１０２に対するエッチングレートが大きい条件」、又は「第２の導電膜１１０に対する第１の導電膜１０２のエッチング選択比が大きい条件」とは、以下の第１の要件及び第２の要件を満たすものをいう。
【００４７】
第１の要件は、ゲート電極層１１６が必要な箇所に残存することである。ゲート電極層１１６の必要な箇所とは、図１８におけるレジストマスク内に点線で示される領域をいう。すなわち、第２のエッチング後に、ゲート電極層１１６がゲート電極、ゲート配線、容量素子の一方の電極及び容量配線を構成するように残存することが必要である。ゲート電極層がゲート配線及び容量配線を構成するためには、これらの配線が断線しないように第２のエッチングを行う必要がある。図１（Ｃ）及び図１３（Ｃ）に示されるように、薄膜積層体１１４の側面から間隔ｄ１だけ内側にゲート電極層１１６の側面が形成されることが好ましく、間隔ｄ１は実施者がレイアウトに従って適宜設定すればよい。
【００４８】
第２の要件は、ゲート電極層１１６により構成されるゲート配線及び容量配線の最小幅ｄ３、並びにソース電極及びドレイン電極層１２０Ａにより構成されるソース配線の最小幅ｄ２が適切なものとなることである（図２１を参照）。第２のエッチングにより第２の導電膜１１０がエッチングされるとソース配線の最小幅ｄ２が小さくなり、ソース配線の電流密度が過大となり、電気的特性が低下するためである。そのため、第２のエッチングは、第１の導電膜１０２のエッチングレートが過大にならず、且つ第２の導電膜１１０のエッチングレートが可能な限り小さい条件で行う。
【００４９】
また、ソース配線の最小幅ｄ２は大きくすることが困難である。ソース配線の最小幅ｄ２はソース配線と重畳する半導体層の最小幅ｄ４により決まり、ソース配線の最小幅ｄ２を大きくするためには半導体層の最小幅ｄ４を大きくせねばならず、隣接するゲート配線と容量配線とを絶縁させることが困難になるためである。従って、半導体層の最小幅ｄ４は、前記した間隔ｄ１の概ね２倍よりも小さくする。換言すると、間隔ｄ１は半導体層の最小幅ｄ４の約半分よりも大きくする。
【００５０】
なお、ソース配線と重畳する半導体層の幅を最小幅ｄ４とする部分は、ゲート配線と、該ゲート配線と互いに隣接する容量配線との間に少なくとも一箇所あればよい。好ましくは、図２１に示すように、ゲート配線に隣接する領域及び容量配線に隣接する領域の半導体層の幅を最小幅ｄ４とすればよい。
【００５１】
なお、ソース電極及びドレイン電極層により形成される、画素電極層と接続される部分の電極の幅はソース配線の最小幅ｄ２とすることが好ましい。
【００５２】
第１のレジストマスク１１２が上記したように所定の形状であり、第２のエッチングが第１の導電膜１０２のサイドエッチングを伴うことによって、ゲート電極層１１６により構成される、隣接するゲート配線と容量配線とを絶縁させることができるためである（図１８を参照）。ここで、第２のエッチングは、サイドエッチングを伴うエッチングであるため、エッチングは概略等方的に進行する条件により行う。
【００５３】
ここで、サイドエッチングとは、被エッチング膜の厚さ方向（基板面に垂直な方向又は下地絶縁膜の面に垂直な方向）のみならず、厚さ方向に対して垂直な方向（基板面に平行な方向又は下地絶縁膜の面に平行な方向）にも被エッチング膜が削られるエッチングをいう。サイドエッチングされた被エッチング膜の端部は、被エッチング膜に対するエッチングガス又はエッチングに用いる薬液のエッチングレートによって様々な形状となるように形成されるが、端部が曲面となるように形成されることが多い。
【００５４】
なお、図示していないが、ゲート電極層１１６と接する空洞部分にゲート電極層１１６と同一の層により形成される支持部を有していてもよい。支持部を設けることで、薄膜積層体１１４が自重によって破壊され、又は破損することをも防止でき、歩留まりが向上するため好ましい。
【００５５】
次に、第２のエッチングに用いることのできるエッチャント又はエッチングガスと、第１の導電膜１０２及び第２の導電膜１１０の組み合わせについて説明する。
【００５６】
第２のエッチングをウエットエッチングによって行う場合、例えば、第１の導電膜１０２はアルミニウムを主成分とする材料若しくはチタンを主成分とする材料又はこれらを積層させて形成し、第２の導電膜１１０は銅を主成分とする材料により形成し、エッチャントとしては、希硫酸、濃リン酸、濃塩酸、希リン酸又はシュウ酸を用いる。なお、エッチャントとして、希硫酸、希リン酸又はシュウ酸を用いる場合には室温よりも高温（５０℃〜１００℃、好ましくは６０〜７５℃）にするとよい。なお、第２の導電膜１１０は、好ましくはカルシウム及び酸素を含んだ銅を主成分とする材料と、カルシウムを含んだ銅を主成分とする材料と、マグネシウムを含んだ銅を主成分とする材料と、を積層して形成する。または、カルシウム及び酸素を含んだ銅を主成分とする材料と、マグネシウム及び酸素を含んだ銅を主成分とする材料と、マグネシウムを含んだ銅を主成分とする材料と、を積層して形成することが好ましい。またはこれらを混合して用いてもよい。
【００５７】
または、例えば、第１の導電膜１０２はアルミニウムを主成分とする材料若しくはチタンを主成分とする材料又はこれらを積層させて形成し、第２の導電膜１１０はモリブデンを主成分とする材料により形成してもよく、この場合にはエッチャントとして、フッ酸、希塩酸、濃塩酸、希硫酸、濃硫酸、希リン酸、濃リン酸又はシュウ酸を用いる。なお、エッチャントとして、希塩酸、希硫酸、希リン酸又はシュウ酸を用いる場合には、室温よりも高温（５０℃〜１００℃、好ましくは６０〜７５℃）にして用いるとよい。ただし、濃硫酸を用いる場合には、高温では第２の導電膜１１０の主成分であるモリブデンがエッチングされてしまうため、室温程度で用いる。またはこれらを混合して用いてもよい。
【００５８】
ただし、上記列挙したエッチャントのうち、少なくとも、濃硫酸、希リン酸及び濃リン酸は、レジストマスクに対して脱水作用を起こすため、これらのエッチャントを用いる場合にはレジストマスクを除去した状態で用いる。
【００５９】
または、好ましい形態として、第１の導電膜１０２をアルミニウム又はモリブデンにより形成し、第２の導電膜１１０をチタン又はタングステンにより形成し、エッチャントには、硝酸、酢酸及びリン酸を含む薬液を用いる。または、第１の導電膜１０２をモリブデンにより形成し、第２の導電膜１１０をチタン、アルミニウム又はタングステンにより形成し、エッチャントには、過酸化水素水を含む薬液を用いればよい。
【００６０】
または、最も好ましい形態として、第１の導電膜１０２をアルミニウム層上にモリブデン層が積層された積層膜とし、第２の導電膜１１０をタングステン層とし、エッチャントには、硝酸を２％、酢酸を１０％、リン酸を７２％含む薬液を用いる。
【００６１】
なお、上記した第１の導電膜１０２を構成する材料として列挙したアルミニウムを主成分とする材料として、好ましくは、ネオジムを添加したアルミニウムを用いる。第１の導電膜１０２にネオジムを添加したアルミニウムを用いることで、アルミニウムの高抵抗化を抑制しつつ、ヒロックの発生を防止することができる。
【００６２】
また、上記した第２の導電膜１１０を構成する材料として列挙したモリブデンを主成分とする材料として、ニオブを添加したモリブデンを用いてもよい。
【００６３】
または、第２のエッチングはドライエッチングによって行ってもよい。例えば、第１の導電膜１０２はタングステンを主成分とする材料により形成し、第２の導電膜１１０は、アルミニウムを主成分とする材料若しくはチタンを主成分とする材料又はこれらを積層させて形成し、エッチングガスとして三フッ化塩素（化学式：ＣｌＦ３）ガスを用いることで第２のエッチングを行うことができる。ただし、半導体膜１０６にシリコンを用いる場合には三フッ化塩素ガスを用いるとエッチングされてしまうため、第２のエッチングの前に酸化処理を行うとよい。酸化処理は、薄膜積層体１１４の表面を酸化することができる方法を用いて行えばよく、特定の方法に限定されない。この酸化処理は、酸素プラズマ若しくは水プラズマによるプラズマ処理、オゾン水による処理、または熱処理により行うことができる。
【００６４】
なお、図１８に示すように、上面から見たゲート電極層１１６は角（例えば、角１５１）を有する。これは、ゲート電極層１１６を形成する第２のエッチングが概略等方的であるために、ゲート電極層１１６の側面と薄膜積層体１１４の側面との間隔ｄ１が概略等しくなるようにエッチングされるためである。
【００６５】
次に、第２のレジストマスク１１８を形成する（図２（Ｄ）、図５（Ｄ）、図８（Ｄ）、図１１（Ｄ）、図１４（Ｄ）、図１９を参照）。なお、ここでは第２のエッチングの後に第２のレジストマスク１１８を形成するが、これに限定されず、第２のレジストマスク１１８を形成した後に第２のエッチングを行ってもよい。
【００６６】
次に、第２のレジストマスク１１８を用いて、第２の導電膜１１０をエッチングし、ソース電極及びドレイン電極層１２０を形成する。ここでエッチング条件は、第２の導電膜１１０以外の膜に対する食刻及び腐食が生じにくい条件を選択する。特に、ゲート電極層１１６の食刻及び腐食が生じにくい条件により行うことが重要である。
【００６７】
なお、ソース電極及びドレイン電極層１２０は、薄膜トランジスタのソース電極、ドレイン電極、ソース配線、薄膜トランジスタと画素電極とを接続する電極、及び容量素子の他方の電極を構成している。「ソース電極及びドレイン電極層１２０Ａ」又は「ソース電極及びドレイン電極層１２０Ｃ」と表記する場合には、薄膜トランジスタのソース電極及びドレイン電極の一方、及びソース配線を構成する電極層を指す。「ソース電極及びドレイン電極層１２０Ｂ」と表記する場合には、薄膜トランジスタのソース電極及びドレイン電極の他方、及び薄膜トランジスタと画素電極とを接続する電極を構成する電極層を指す。「ソース電極及びドレイン電極層１２０Ｄ」と表記する場合には、容量素子の他方の電極を構成する電極層を指す。そして、これらを総括してソース電極及びドレイン電極層１２０とよぶ。
【００６８】
また、「ソース配線」とは、薄膜トランジスタのソース電極及びドレイン電極の一方に接続される配線をいう。ソース配線は、ソース電極及びドレイン電極層により形成される。また、ソース配線は信号線と呼ばれることがある。
【００６９】
なお、第２の導電膜１１０のエッチングは、ウエットエッチング又はドライエッチングのどちらを用いても良い。
【００７０】
続いて、不純物半導体膜１０８及び半導体膜１０６の上部（バックチャネル部）をエッチングして、ソース領域及びドレイン領域１２２と半導体層１２４を形成する（図２（Ｅ）、図５（Ｅ）、図８（Ｅ）、図１１（Ｅ）、図１４（Ｅ）、図２０を参照）。ここでエッチング条件は、不純物半導体膜１０８及び半導体膜１０６以外の膜に対する食刻及び腐食が生じにくい条件を選択する。特に、ゲート電極層１１６の食刻及び腐食が生じにくい条件により行うことが重要である。この工程を一括して第３のエッチングとよぶ。第３のエッチングは、上記説明したように、複数の段階に分けて行っても良いし、一括して行っても良い。
【００７１】
なお、ソース領域及びドレイン領域１２２Ａは、ソース電極及びドレイン電極層１２０Ａと重畳するものを指し、ソース領域及びドレイン領域１２２Ｂは、ソース電極及びドレイン電極層１２０Ｂと重畳するものを指し、ソース領域及びドレイン領域１２２Ｃは、ソース電極及びドレイン電極層１２０Ｃと重畳するものを指し、ソース領域及びドレイン領域１２２Ｄは、ソース電極及びドレイン電極層１２０Ｄと重畳するものを指す。そして、これらを総括してソース領域及びドレイン領域１２２とよぶ。
【００７２】
なお、不純物半導体膜１０８及び半導体膜１０６の上部（バックチャネル部）のエッチングはドライエッチング又はウエットエッチングにより行うことができる。
【００７３】
その後、第２のレジストマスク１１８を除去し、薄膜トランジスタが完成する（図２（Ｆ）、図５（Ｆ）、図８（Ｆ）、図１１（Ｆ）、図１４（Ｆ）を参照）。
【００７４】
以上のように形成した薄膜トランジスタを覆って第２の絶縁膜を形成する。ここで、第２の絶縁膜は、第１の保護膜１２６のみで形成しても良いが、好ましくは第１の保護膜１２６と第２の保護膜１２８により形成する（図３（Ｇ）、図６（Ｇ）、図９（Ｇ）、図１２（Ｇ）、図１５（Ｇ）を参照）。第１の保護膜１２６は、第１の絶縁膜１０４と同様に形成すればよい。
【００７５】
第２の保護膜１２８は、表面が概略平坦になる方法により形成する。第２の保護膜１２８の表面を概略平坦にすることで、第２の保護膜１２８上に形成される画素電極層１３２の形成不良などを防止することができるためである。従って、ここで「概略平坦」とは、上記目的を達成しうる程度のものであればよく、高い平坦性が要求されるわけではない。
【００７６】
なお、第２の保護膜１２８は、例えば、感光性ポリイミド、アクリル又はエポキシ樹脂等を用いて、スピンコーティング法等により形成することができる。ただし、これらの材料又は形成方法に限定されるものではない。
【００７７】
次に、第２の絶縁膜に第１の開口部１３０及び第２の開口部１３１を形成する（図３（Ｈ）、図６（Ｈ）、図９（Ｈ）、図１２（Ｈ）、図１５（Ｈ）を参照）。第１の開口部１３０は、ソース電極及びドレイン電極層１２０の少なくとも表面に達するように形成する。第２の開口部１３１は、ゲート電極層１１６の少なくとも表面に達するように形成する。第１の開口部１３０及び第２の開口部１３１の形成方法は、特定の方法に限定されず、第１の開口部１３０の径等に応じて実施者が適宜選択すればよい。例えば、フォトリソグラフィ法によりドライエッチングを行うことで第１の開口部１３０及び第２の開口部１３１を形成することができる。
【００７８】
なお、図２１に第２の絶縁膜を表して第１の開口部１３０及び第２の開口部１３１の位置を明確にしたものを図２２に示す。図２２に示すように、第１の開口部１３０Ａ及び第１の開口部１３０Ｂ、並びに第２の開口部１３１Ａ、第２の開口部１３１Ｂ及び第２の開口部１３１Ｃを形成するとよい。
【００７９】
ここで、例えば第１の導電膜１０２としてモリブデン膜を形成し、第１の絶縁膜１０４として窒化シリコン膜を形成し、半導体膜１０６として非晶質シリコン膜を形成し、不純物半導体膜１０８としてリンを含む非晶質シリコン膜を形成し、第２の導電膜１１０としてタングステン膜を形成した場合には、例えば、ＣＨＦ３ガスとＯ２ガスを用いてエッチングを行うことで第１の保護膜１２６及び第２の保護膜１２８をエッチングし、Ｃｌ２ガスを用いてエッチングを行うことで半導体膜１０６をエッチングし、ＣＨＦ３ガスを用いてエッチングを行うことで第１の絶縁膜１０４をエッチングすればよい。
【００８０】
なお、フォトリソグラフィ法によって開口部を形成すると、フォトマスクを１枚使用することになる。
【００８１】
次に、第２の絶縁膜上に画素電極層１３２を形成する（図３（Ｉ）、図６（Ｉ）、図９（Ｉ）、図１２（Ｉ）、図１５（Ｉ）、図２３を参照）。画素電極層１３２は、開口部を介してソース電極及びドレイン電極層１２０に接続されるように形成する。具体的には、画素電極層１３２は、第１の開口部１３０を介してソース電極及びドレイン電極層１２０Ｂに接続され、第２の開口部１３１を介してソース電極及びドレイン電極層１２０Ｄに接続されるように形成される。画素電極層１３２は、透光性を有する導電性材料により形成することが好ましい。ここで、透光性を有する導電性材料としては、インジウム錫酸化物（以下、ＩＴＯという）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、又は酸化珪素を添加したインジウム錫酸化物等が挙げられる。透光性を有する導電性材料の膜の形成はスパッタリング法又はＣＶＤ法等により行えばよいが、特定の方法に限定されるものではない。また、画素電極層１３２についても単層で形成しても良いし、複数の膜を積層して形成してもよい。
【００８２】
なお、例えば画素電極層１３２をＩＴＯにより形成した場合には、ゲート電極層１１６とソース電極及びドレイン電極層１２０の表面にアルミニウムが配されないようにする。ＩＴＯとアルミニウムが接触すると電蝕反応が生じるためである。
【００８３】
なお、本実施の形態においては、画素電極層１３２のみに透光性を有する導電性材料を用いたが、これに限定されない。第１の導電膜１０２及び第２の導電膜１１０の材料として、透光性を有する導電性材料を用いることもできる。
【００８４】
なお、フォトリソグラフィ法によって画素電極層１３２を形成することで、フォトマスクを１枚使用することになる。
【００８５】
以上説明したように、アクティブマトリクス基板の作製（所謂アレイ工程）が完了する（図２３を参照）。上記説明したように、サイドエッチングを利用してゲート電極層を形成することで、従来よりもフォトマスクの枚数を１枚低減した薄膜トランジスタの作製が可能となる。
【００８６】
上記薄膜トランジスタは、ゲート電極層を有し、前記ゲート電極層上にゲート絶縁層を有し、前記ゲート絶縁層上に半導体層を有し、前記半導体層上にソース領域及びドレイン領域を有する不純物半導体層を有し、前記ソース領域及びドレイン領域上にソース電極及びドレイン電極を有し、前記ゲート電極層の側面に接して空洞を有するものである。また、ゲート絶縁層は、ゲート電極層上にのみ設けられており、ゲート電極の側面はゲート絶縁層により覆われていない構造となる（図３（Ｉ）を参照）。このような薄膜トランジスタはゲート電極層の側面に接して空洞を有するため、ゲート電極層端部におけるリーク電流の小さいものとなる。
【００８７】
なお、第２の開口部１３１の位置は、図２１及び図２２に示す位置に限定されない。第２の開口部１３１を所定の位置に配することによって、図２４乃至図２７に示すように、不要な半導体層（点線で示す領域）を除去することができる。
【００８８】
なお、上記の説明では多階調マスクを用いない薄膜トランジスタの作製方法及び表示装置の作製方法について説明したが、多階調マスクを用いて薄膜トランジスタ及び表示装置を作製してもよい。多階調マスクを用いることで薄膜トランジスタを１枚のフォトマスクにより作製することが可能となり、フォトマスクの位置合わせの際にずれが発生することを防止することができる。多階調マスクを用いる場合の薄膜トランジスタの作製方法について、図２８乃至図３３を参照しつつ、以下に説明する。
【００８９】
なお、図２９は図１及び図２に対応するものである。図３０は図１０及び図１１に対応するものである。図３１、図３２及び図３３は、それぞれ図１６、図１８及び図１９に対応するものである。また、図３１乃至図３３に示すＡ１−Ａ２における断面図が図２９に相当し、図３１乃至図３３に示すＤ１−Ｄ２における断面図が図３０に相当する。
【００９０】
まず、基板１００上に、第１の導電膜１０２、第１の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０を形成する。これらの膜は、単層で形成してもよいし、複数の膜を積層した積層膜であってもよい。これらの形成に用いることのできる材料及びこれらの形成に適用することのできる方法は上記説明したものと同様である。なお、半導体膜１０６により形成される半導体層の一部に、ドーピング等によりソース電極及びドレイン電極層とオーミック接触可能な領域を設ける場合などには、不純物半導体膜１０８を設ける必要がない。
【００９１】
この第２の導電膜１１０上に第１のレジストマスク１７０を形成する（図２９（Ａ）、図３０（Ａ）及び図３１を参照）。第１のレジストマスク１７０は凹部及び凸部を有するレジストマスクである。換言すると、厚さの異なる複数の領域（ここでは、二の領域）からなるレジストマスクともいうことができる。第１のレジストマスク１７０において、厚い領域を第１のレジストマスク１７０の凸部と呼び、薄い領域を第１のレジストマスク１７０の凹部とよぶこととする。
【００９２】
第１のレジストマスク１７０において、ソース電極及びドレイン電極層１２０が形成される領域には凸部が形成され、ソース電極及びドレイン電極層１２０を有さず半導体層が露出して形成される領域には凹部が形成される。
【００９３】
第１のレジストマスク１７０は、多階調マスクを用いることで形成することができる。ここで、多階調マスクについて図２８を参照して以下に説明する。
【００９４】
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、露光領域、半露光領域及び未露光領域の３段階の光量で露光を行うものをいう。多階調マスクを用いることで、一度の露光及び現像工程によって、複数（代表的には二種類）の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。
【００９５】
図２８（Ａ）及び図２８（Ｂ）は、代表的な多階調マスクの断面図を示す。図２８（Ａ）にはグレートーンマスク１４０を示し、図２８（Ｂ）にはハーフトーンマスク１４５を示す。
【００９６】
図２８（Ａ）に示すグレートーンマスク１４０は、透光性を有する基板１４１上に遮光膜により形成された遮光部１４２、及び遮光膜のパターンにより設けられた回折格子部１４３で構成されている。
【００９７】
回折格子部１４３は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドット又はメッシュ等を有することで、光の透過量を制御する。なお、回折格子部１４３に設けられるスリット、ドット又はメッシュは周期的なものであってもよいし、非周期的なものであってもよい。
【００９８】
透光性を有する基板１４１としては、石英等を用いることができる。遮光部１４２及び回折格子部１４３を構成する遮光膜は、金属膜を用いて形成すればよく、好ましくはクロム又は酸化クロム等により設けられる。
【００９９】
グレートーンマスク１４０に露光するための光を照射した場合、図２８（Ａ）に示すように、遮光部１４２に重畳する領域における透光率は０％となり、遮光部１４２又は回折格子部１４３が設けられていない領域における透光率は１００％となる。また、回折格子部１４３における透光率は、概ね１０〜７０％の範囲であり、回折格子のスリット、ドット又はメッシュ等の間隔により調整可能である。
【０１００】
図２８（Ｂ）に示すハーフトーンマスク１４５は、透光性を有する基板１４６上に半透光膜により形成された半透光部１４７、及び遮光膜により形成された遮光部１４８で構成されている。
【０１０１】
半透光部１４７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等の膜を用いて形成することができる。遮光部１４８は、グレートーンマスクの遮光膜と同様の金属膜を用いて形成すればよく、好ましくはクロム又は酸化クロム等により設けられる。
【０１０２】
ハーフトーンマスク１４５に露光するための光を照射した場合、図２８（Ｂ）に示すように、遮光部１４８に重畳する領域における透光率は０％となり、遮光部１４８又は半透光部１４７が設けられていない領域における透光率は１００％となる。また、半透光部１４７における透光率は、概ね１０〜７０％の範囲であり、形成する材料の種類又は形成する膜厚等により、調整可能である。
【０１０３】
多階調マスクを用いて露光して現像を行うことで、膜厚の異なる領域を有する第１のレジストマスク１７０を形成することができる。
【０１０４】
次に、第１のレジストマスク１７０を用いて第１のエッチングを行う。すなわち、第１の導電膜１０２、第１の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０をエッチングによりパターニングし、第１の導電膜１０２上に薄膜積層体１１４を形成する。その後、第２のエッチングを行うことで、ゲート電極層１１６を形成する（図２９（Ｃ）、図３０（Ｃ）及び図３２を参照）。ここで、第２のエッチングの条件は、上記説明した第２のエッチングと同様である。
【０１０５】
次に、第１のレジストマスク１７０を後退させることで、薄膜積層体１１４上に第２のレジストマスク１７１を形成する。第２のレジストマスク１７１を用いてソース電極及びドレイン電極層１２０、ソース領域及びドレイン領域１２２、半導体層１２４を形成する（図２９（Ｄ）、図３０（Ｄ）及び図３３を参照）。第１のレジストマスク１７０を後退させるには、酸素プラズマによるアッシング等を行えばよい。その後の工程は上記した、多階調マスクを用いない場合と同様である。
【０１０６】
なお、ここでは第２のエッチングの後に第１のレジストマスク１７０を形成する場合について説明したが、これに限定されず、第１のレジストマスク１７０を形成した後に第２のエッチングを行ってもよい。
【０１０７】
以上説明したように、多階調マスクを用いることで、薄膜トランジスタを作製することができる。多階調マスクを用いることで、使用するフォトマスクの枚数を更に減らすことができ、１枚のフォトマスクにより薄膜トランジスタを作製することができるため、フォトマスクの位置合わせの際にずれが発生することを防止することができる。また、３枚のフォトマスクを用いて画素トランジスタを有するアクティブマトリクス基板を作製することができる。
【０１０８】
なお、上記説明したように多階調マスクを用いて作製した薄膜トランジスタも、ゲート電極層の側面に接して空洞を有する。ゲート電極層の側面に接して空洞を有するように形成することで、ゲート電極層端部におけるリーク電流の小さい薄膜トランジスタを作製することができる。従って、コントラスト比が高く、表示品質が良好な表示装置を得ることができる。
【０１０９】
ここで、上記の工程により作製したアクティブマトリクス基板の端子接続部について図３４乃至図３６を参照して説明する。
【０１１０】
図３４乃至図３６は、上記工程により作製した、アクティブマトリクス基板におけるゲート配線側の端子接続部及びソース配線側の端子接続部の上面図と断面図を示す。
【０１１１】
図３４は、ゲート配線側の端子接続部及びソース配線側の端子接続部における、画素部から延伸したゲート配線及びソース配線の上面図を示す。
【０１１２】
図３５は、図３４のＸ１−Ｘ２における断面図を示す。すなわち、図３５は、ゲート配線側の端子接続部における断面図を示す。図３５では、ゲート電極層１１６が露出されている。このゲート電極層１１６が露出された領域に、端子部が接続される。
【０１１３】
図３６は、ソース配線側の端子接続部における断面図を示す。図３６において、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０は画素電極層１３２を介して接続されている。図３６にはゲート電極層１１６と、ソース電極及びドレイン電極層１２０の様々な接続形態を示している。端子接続部には、これらのいずれを用いても良いし、図３６に示した以外の接続形態を用いても良い。ソース電極及びドレイン電極層１２０をゲート電極層１１６に接続させてゲート電極層１１６に端子を接続する構成とすることで、端子の接続面の高さを概ね等しくすることができる。
【０１１４】
図３６（Ａ）では、第１の保護膜１２６及び第２の保護膜１２８の端部がエッチング等により除去され、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出され、この露出された領域に画素電極層１３２を形成することで電気的な接続を実現している。図３６（Ａ）は、図３４のＹ１−Ｙ２における断面図に相当する。
【０１１５】
なお、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出された領域の形成は、第１の開口部１３０及び第２の開口部１３１の形成と同時に行うことができる。
【０１１６】
図３６（Ｂ）では、第１の保護膜１２６及び第２の保護膜１２８に第３の開口部１６０Ａが設けられており、第１の保護膜１２６及び第２の保護膜１２８の端部がエッチング等により除去されることで、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出され、この露出された領域に画素電極層１３２を形成することで電気的な接続を実現している。
【０１１７】
なお、第３の開口部１６０Ａの形成、及びゲート電極層１１６が露出された領域の形成は、第１の開口部１３０及び第２の開口部１３１の形成と同時に行うことができる。
【０１１８】
図３６（Ｃ）では、第１の保護膜１２６及び第２の保護膜１２８に第３の開口部１６０Ｂ及び第４の開口部１６１が設けられており、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出され、この露出された領域に画素電極層１３２を形成することで電気的な接続を実現している。ここで、図３６（Ａ）及び（Ｂ）と同様に、第１の保護膜１２６及び第２の保護膜１２８の端部はエッチング等により除去されているが、この領域は端子の接続部として用いられる。
【０１１９】
なお、第３の開口部１６０Ｂ及び第４の開口部１６１の形成、並びにゲート電極層１１６が露出された領域の形成は、第１の開口部１３０及び第２の開口部１３１の形成と同時に行うことができる。
【０１２０】
なお、開口部の数は特に限定されない。一の端子に対して一の開口部を設けるのみならず、一の端子に対して複数の開口部を設けても良い。一の端子に対して複数の開口部を設けることで、開口部を形成するエッチング工程が不十分である等の理由で開口部が良好に形成されなかったとしても、他の開口部により電気的接続を実現することができるため、歩留まりが向上する。更には、全ての開口部が問題なく形成された場合であっても、接触面積を広くすることができるため、コンタクト抵抗を低減することができ、好ましい。
【０１２１】
次に、上記で説明した工程により作製した、表示装置のアクティブマトリクス基板を用いて液晶表示装置を作製する方法について説明する。すなわち、セル工程及びモジュール工程について説明する。ただし、本発明の一形態である表示装置の作製において、セル工程及びモジュール工程は以下の説明に限定されない。
【０１２２】
セル工程では、上記した工程により作製したアクティブマトリクス基板と、これに対向する基板（以下、対向基板という）とを貼り合わせて液晶を注入する。まず、対向基板の作製方法について、以下に簡単に説明する。なお、対向基板上に形成する膜は単層でも良いし、複数の膜を積層して形成しても良い。
【０１２３】
まず、基板上に遮光層を形成し、遮光層上に赤、緑、青のいずれかのカラーフィルター層を形成し、カラーフィルター層上に画素電極層を選択的に形成し、画素電極層上にリブを形成する。
【０１２４】
遮光層としては、遮光性を有する材料の膜を選択的に形成する。遮光性を有する材料としては、例えば、黒色樹脂（カーボンブラック）を含む有機樹脂を用いることができる。または、クロムを主成分とする材料膜の積層膜を用いても良い。クロムを主成分とする材料膜とは、クロム膜、酸化クロム膜又は窒化クロム膜をいう。遮光層に用いる材料は遮光性を有するものであれば特に限定されない。遮光性を有する材料の膜を選択的に形成するにはフォトリソグラフィ法等を用いる。
【０１２５】
カラーフィルター層は、バックライトから白色光が照射されると、赤、緑、青のいずれかの光のみを透過させることができる有機樹脂膜により選択的に形成すればよい。カラーフィルター層は、形成時に塗り分けを行うことで、選択的に形成することができる。カラーフィルターの配列は、ストライプ配列、デルタ配列又は正方配列を用いればよい。
【０１２６】
対向基板の画素電極層は、アクティブマトリクス基板が有する画素電極層１３２と同様に形成することができる。ただし、対向基板の画素電極層は共通電位とするため選択的に形成する必要がなく、対向基板の全面に形成すればよい。
【０１２７】
画素電極上に形成するリブは、視野角を拡げることを目的として形成される、パターン形成された有機樹脂膜である。特に必要のない場合には形成しなくてもよい。
【０１２８】
なお、対向基板の作製方法としては、他にも様々な態様が考えられる。例えば、カラーフィルター層を形成後、画素電極層の形成前にオーバーコート層を形成しても良い。オーバーコート層を形成することで画素電極の被形成面の平坦性を向上させることができるため、歩留まりが向上する。また、カラーフィルター層に含まれる材料の一部が液晶材料中に侵入することを防ぐことができる。オーバーコート層には、アクリル樹脂又はエポキシ樹脂をベースとした熱硬化性材料が用いられる。
【０１２９】
また、リブの形成前又は形成後にスペーサとしてポストスペーサ（柱状スペーサ）を形成しても良い。ポストスペーサとは、アクティブマトリクス基板と対向基板との間のギャップを一定に保つことを目的として、対向基板上に一定の間隔で形成する構造物をいう。ビーズスペーサ（球状スペーサ）を用いる場合には、ポストスペーサを形成しなくても良い。
【０１３０】
次に、配向膜をアクティブマトリクス基板及び対向基板に形成する。配向膜の形成は、例えば、ポリイミド樹脂等を有機溶剤に溶かし、これを印刷法又はスピンコーティング法等により塗布し、有機溶媒を溜去した後基板を焼成することにより行う。形成される配向膜の膜厚は、一般に、５０ｎｍ以上１００ｎｍ以下程度とする。配向膜には、液晶分子がある一定のプレチルト角を持って配向するようにラビング処理を施す。ラビング処理は、例えば、ベルベット等の毛足の長い布により配向膜を擦ることで行う。
【０１３１】
次に、アクティブマトリクス基板と、対向基板をシール材料により貼り合わせる。対向基板にポストスペーサが設けられていない場合には、ビーズスペーサを所望の領域に分散させて貼り合わせるとよい。
【０１３２】
次に、貼り合わせられたアクティブマトリクス基板と対向基板の間に、液晶材料を注入する。液晶材料を注入した後、注入口を紫外線硬化樹脂等で封止する。または、液晶材料をアクティブマトリクス基板と対向基板のいずれかの上に滴下した後に、これらの基板を貼り合わせても良い。
【０１３３】
次に、アクティブマトリクス基板と対向基板とを貼り合わせた液晶セルの両面に偏光板を貼り付けてセル工程が完了する。
【０１３４】
次に、モジュール工程として、端子部の入力端子（図３６（Ａ）乃至（Ｃ）において、ゲート電極層１１６の露出された領域）にＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）を接続する。ＦＰＣはポリイミド等の有機樹脂フィルム上に導電膜により配線が形成されており、異方性導電性ペースト（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ。以下、ＡＣＰという）を介して入力端子と接続される。ＡＣＰは接着剤として機能するペーストと、金等がメッキされた数十〜数百μｍ径の導電性表面を有する粒子と、により構成される。ペースト中に混入された粒子が入力端子上の導電層と、ＦＰＣに形成された配線に接続された端子上の導電層と、に接触することで、これらの間の電気的な接続を実現することができる。なお、ＦＰＣの接続後にアクティブマトリクス基板と対向基板に偏光板を貼り付けてもよい。以上のように、表示装置に用いる液晶パネルを作製することができる。
【０１３５】
本実施の形態にて説明したように、ゲート電極の形成に新たなフォトマスクを用いることなく、表示装置の画素トランジスタを２枚のフォトマスクにより作製することができ、アクティブマトリクス基板を４枚のフォトマスクにより作製することができる。従って、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。
【０１３６】
または、多階調マスクを用いることで、表示装置の画素トランジスタを１枚のフォトマスクにより作製することができ、アクティブマトリクス基板を３枚のフォトマスクにより作製することができる。従って、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができるのみならず、フォトマスクの位置合わせの際にずれが発生することを防止することができる。
【０１３７】
また、裏面露光、レジストリフロー及びリフトオフ法等の複雑な工程を経ることなく、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。従って、歩留まりの低下を抑制しつつ、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。従って、製造コストを大幅に削減することができる。また、薄膜トランジスタの電気的特性の低下を抑制しつつ、製造コストを大幅に削減することができる。
【０１３８】
また、半導体層を遮光することができるため、光リーク電流が低減され、良好な電気的特性を有する薄膜トランジスタを作製し、表示特性が良好な表示装置を作製することができる。更には、不要な部分の半導体層が開口部を形成する工程と同一の工程により除去されているので、マスク枚数を増加させることなく光リーク電流が低減された、良好な電気的特性を有する薄膜トランジスタ及び良好な表示特性を有する表示装置を作製することができる。
【０１３９】
更には、ゲート電極層端部に生じるリーク電流が小さい薄膜トランジスタを作製することができるため、コントラスト比が高く、表示品質が良好な表示装置を得ることができる。
【０１４０】
なお、表示装置は、上記説明した画素構造に限定されず、様々な液晶表示装置に適用することができる。
【０１４１】
（実施の形態２）
本実施の形態では、実施の形態１とは異なる形態について図３７乃至図４４を参照して説明する。ここで、実施の形態１において、図２（Ｆ）等及び図２０を参照して説明したソース領域及びドレイン領域と半導体層を形成して薄膜トランジスタを形成する工程までは実施の形態１と同様である。
【０１４２】
なお、図４２乃至図４４には本実施の形態に係る薄膜トランジスタの上面図を示し、図４４は画素電極まで形成した完成図である。図３７は、図４２乃至図４４に示すＡ１−Ａ２における断面図である。図３８は、図４２乃至図４４に示すＢ１−Ｂ２における断面図である。図３９は、図４２乃至図４４に示すＣ１−Ｃ２における断面図である。図４０は、図４２乃至図４４に示すＤ１−Ｄ２における断面図である。図４１は、図４２乃至図４４に示すＥ１−Ｅ２における断面図である。
【０１４３】
本実施の形態にて説明する本発明の一態様は、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第２の導電膜上に第２のレジストマスクを形成し、前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、前記第２のレジストマスクを除去し、前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、前記複数の薄膜トランジスタのバックチャネル部を覆う部分の前記第２の絶縁膜のみを残留させるようにエッチングを行い、前記複数の薄膜トランジスタのそれぞれに画素電極を選択的に形成することを特徴とする表示装置の作製方法である。
【０１４４】
または、本発明の一態様は、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、前記第２の導電膜上に第２のレジストマスクを形成し、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、前記第２のレジストマスクを除去し、前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、前記複数の薄膜トランジスタのバックチャネル部を覆う部分の前記第２の絶縁膜のみを残留させるようにエッチングを行い、前記複数の薄膜トランジスタのそれぞれに画素電極を選択的に形成することを特徴とする表示装置の作製方法である。
【０１４５】
または、本発明の一態様は、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、前記第２のレジストマスクを除去し、前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、前記複数の薄膜トランジスタのバックチャネル部を覆う部分の前記第２の絶縁膜のみを残留させるようにエッチングを行い、前記複数の薄膜トランジスタのそれぞれに画素電極を選択的に形成することを特徴とすることを特徴とする表示装置の作製方法である。
【０１４６】
または、本発明の一態様は、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、前記第２のレジストマスクを除去し、前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、前記複数の薄膜トランジスタのバックチャネル部を覆う部分の前記第２の絶縁膜のみを残留させるようにエッチングを行い、前記複数の薄膜トランジスタのそれぞれに画素電極を選択的に形成することを特徴とすることを特徴とする表示装置の作製方法である。
【０１４７】
上記構成の表示装置の作製方法において、前記第１のレジストマスクは多階調マスクを用いて形成することが好ましい。多階調マスクを用いることで、簡略な工程で凹部を有するレジストマスクを形成することができる。
【０１４８】
上記構成の表示装置の作製方法を適用することで、前記第１のエッチングによって素子領域が形成され、前記第２のエッチングによって前記素子領域の側面から概ね等しい距離だけ内側にゲート電極層の側面を形成することができる。
【０１４９】
上記構成の表示装置の作製方法において、前記第１のエッチングはドライエッチングであり、前記第２のエッチングはウエットエッチングであることが好ましい。
【０１５０】
上記構成の表示装置の作製方法において、前記第２の絶縁膜は、ＣＶＤ法又はスパッタリング法により形成した絶縁膜と、スピンコート法により形成した絶縁膜と、を積層して形成することが好ましい。特に好ましくは窒化シリコン膜をＣＶＤ法又はスパッタリング法により形成し、有機樹脂膜をスピンコート法により形成する。第２の絶縁膜をこのように形成することで、薄膜トランジスタの電気的特性に影響を及ぼしうる不純物元素等から薄膜トランジスタを保護し、且つ画素電極の被形成面の平坦性を向上させて歩留まりの低下を防止することができる。
【０１５１】
上記構成の表示装置の作製方法において、前記複数の薄膜トランジスタ間に存在する半導体層を除去するに際して、前記ゲート電極層と重畳していない領域に存在する前記半導体層を除去することが好ましい。ゲート電極層と重畳していない領域に存在する半導体層は光リーク電流の一因となる。そのため、ゲート電極層と重畳していない領域に存在する半導体層を除去することで光リーク電流を低減することができる。
【０１５２】
以下に、本実施の形態について詳細に説明する。
【０１５３】
基板２００上には、ゲート電極層２１６が設けられており、ゲート電極層２１６上には第１の絶縁膜２０４が設けられており、第１の絶縁膜２０４上には半導体層２２４が設けられている。半導体層２２４上にはソース領域及びドレイン領域２２２が設けられており、ソース領域及びドレイン領域２２２上にはソース電極及びドレイン電極層２２０が設けられている。更には、ソース電極及びドレイン電極層２２０及び半導体層２２４等を覆って、第２の絶縁膜（第１の保護膜２２６と第２の保護膜２２８）が設けられている。これらの膜は、単層で形成してもよいし、複数の膜を積層した積層膜であってもよい。
【０１５４】
基板２００は実施の形態１における基板１００に相当し、ガラス基板又は石英基板を用いることができる。
【０１５５】
ゲート電極層２１６は、実施の形態１におけるゲート電極層１１６に相当する。ゲート電極層２１６は、薄膜トランジスタのゲート電極、ゲート配線、容量素子の一方の電極及び容量配線を構成している。ゲート電極層２１６Ａと表記する場合には、ゲート配線と薄膜トランジスタのゲート電極を構成するゲート電極層を指す。ゲート電極層２１６Ｂと表記する場合には、容量配線と容量素子の一方の電極を構成するゲート電極層を指す。なお、図示していないが、ゲート電極層２１６と接する空洞部分にゲート電極層２１６により形成される支持部を有していてもよい。支持部を設けることで、歩留まりが向上する。
【０１５６】
第１の絶縁膜２０４は、実施の形態１における第１の絶縁膜１０４に相当する。
【０１５７】
半導体膜２０６は、実施の形態１における半導体膜１０６に相当する。
【０１５８】
不純物半導体膜２０８は、実施の形態１における不純物半導体膜１０８に相当する。
【０１５９】
ソース電極及びドレイン電極層２２０は、実施の形態１におけるソース電極及びドレイン電極層１２０に相当する。なお、ソース電極及びドレイン電極層２２０は、薄膜トランジスタのソース電極、ドレイン電極、ソース配線、薄膜トランジスタと画素電極とを接続する電極、及び容量素子の他方の電極を構成している。「ソース電極及びドレイン電極層２２０Ａ」又は「ソース電極及びドレイン電極層２２０Ｃ」と表記する場合には、薄膜トランジスタのソース電極及びドレイン電極の一方、及びソース配線を構成する電極層を指す。「ソース電極及びドレイン電極層２２０Ｂ」と表記する場合には、薄膜トランジスタのソース電極及びドレイン電極の他方、及び薄膜トランジスタと画素電極とを接続する電極を構成する電極層を指す。「ソース電極及びドレイン電極層１２０Ｄ」と表記する場合には、容量素子の他方の電極を構成する電極層を指す。
【０１６０】
なお、ソース領域及びドレイン領域２２２Ａは、ソース電極及びドレイン電極層２２０Ａと重畳するものを指し、ソース領域及びドレイン領域２２２Ｂは、ソース電極及びドレイン電極層２２０Ｂと重畳するものを指し、ソース領域及びドレイン領域２２２Ｃは、ソース電極及びドレイン電極層２２０Ｃと重畳するものを指し、ソース領域及びドレイン領域２２２Ｄは、ソース電極及びドレイン電極層２２０Ｄと重畳するものを指す。そして、これらを総括してソース領域及びドレイン領域２２２とよぶ。
【０１６１】
まず、実施の形態１と同様に形成した薄膜トランジスタを覆って第２の絶縁膜を形成する。ここで、第２の絶縁膜は、第１の保護膜２２６のみで形成しても良いが、好ましくは第１の保護膜２２６と第２の保護膜２２８により形成する（図３７（Ｇ）、図３８（Ｇ）、図３９（Ｇ）、図４０（Ｇ）、図４１（Ｇ）を参照）。
【０１６２】
第１の保護膜２２６は、実施の形態１における第１の保護膜１２６に相当する。
【０１６３】
第２の保護膜２２８は、実施の形態１における第２の保護膜１２８に相当する。
【０１６４】
次に、第２の保護膜の一部をエッチングにより除去する。ここで、エッチングは実施の形態１における第１の開口部１３０及び第２の開口部１３１の形成と同様に行うことが可能である。エッチングにより除去する第２の保護膜は、少なくとも、薄膜トランジスタのバックチャネル部と重畳する部分を除いた領域である。このエッチング工程は、ソース電極及びドレイン電極層２２０が設けられている領域ではソース電極及びドレイン電極層２２０の表面に達するように行い、ゲート電極層２１６が設けられている領域ではゲート電極層２１６に達するように行う。従って、第１の保護膜２２６及び第２の保護膜２２８に対するエッチングレートが高く、ゲート電極層２１６とソース電極及びドレイン電極層２２０に対するエッチングレートが低い条件により行うとよい。換言すると、ゲート電極層２１６とソース電極及びドレイン電極層２２０に対する第１の保護膜２２６及び第２の保護膜２２８のエッチング選択比が高い条件により行うとよい。このようにエッチングを行うことで、残存する保護層２２９を形成することができる。
【０１６５】
なお、ここで、エッチングに用いる条件は、ソース領域及びドレイン領域２２２と半導体層２２４に対するエッチングレートが低いことが好ましい。
【０１６６】
なお、図４２に第２の絶縁膜を表してエッチングする領域を明確にしたものを図４３に示す。図４３に二点鎖線で示す領域には第２の保護膜が残存するようにエッチングを行うとよい。
【０１６７】
なお、ここでエッチングする領域は上記の説明に限定されない。例えば、ソース電極及びドレイン電極層２２０と重畳する領域の一部にも第２の保護膜が残存するようにエッチングしてもよい。この場合にはソース電極及びドレイン電極層２２０へのエッチングダメージを低減することができる。
【０１６８】
上記説明したように第２の保護膜の一部を除去するに際して、半導体層２２４の一部をも除去してもよい。半導体層２２４の一部、特にゲート電極層２１６からはみ出している部分（ゲート電極層２１６と重畳していない部分）の半導体層２２４をエッチングにより除去することで、光リーク電流を低減することができる（図３７（Ｈ）、図３８（Ｈ）、図３９（Ｈ）、図４０（Ｈ）、図４１（Ｈ）、図４３を参照）。
【０１６９】
次に、第２の絶縁膜上に画素電極層２３２を形成する（図３７（Ｉ）、図３８（Ｉ）、図３９（Ｉ）、図４０（Ｉ）、図４１（Ｉ）、図４４を参照）。画素電極層２３２は、上記エッチング工程によりソース電極及びドレイン電極層２２０の一部（ここでは、ソース電極及びドレイン電極層２２０Ｂと、ソース電極及びドレイン電極層２２０Ｄの一部）に接続されるように形成する。画素電極層２３２は、実施の形態１における画素電極層１３２に相当する。
【０１７０】
以上説明したように、アクティブマトリクス基板の作製（所謂アレイ工程）が完了する（図４４を参照）。
【０１７１】
本実施の形態においても、ゲート電極の形成に新たなフォトマスクを用いることなく、表示装置の画素トランジスタを２枚のフォトマスクにより作製することができ、アクティブマトリクス基板を４枚のフォトマスクにより作製することができる。従って、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。
【０１７２】
なお、上記の説明では多階調マスクを用いない薄膜トランジスタの作製方法及び表示装置の作製方法について説明したが、多階調マスクを用いて薄膜トランジスタ及び表示装置を作製してもよい。多階調マスクを用いることで薄膜トランジスタを１枚のフォトマスクにより作製することが可能となり、フォトマスクの位置合わせの際にずれが発生することを防止することができる。
【０１７３】
また、裏面露光、レジストリフロー及びリフトオフ法等の複雑な工程を経ることなく、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。従って、歩留まりの低下を抑制しつつ、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。従って、製造コストを大幅に削減することができる。また、薄膜トランジスタの電気的特性の低下を抑制しつつ、製造コストを大幅に削減することができる。
【０１７４】
また、ゲート電極層と重畳しない（すなわち、上面図においてゲート電極層からはみ出した）半導体層の領域を小さくすることができるため、光リーク電流が低減され、良好な電気的特性を有する薄膜トランジスタを作製し、表示特性が良好な表示装置を作製することができる。更には、不要な部分の半導体層が、ソース電極及びドレイン電極層と画素電極層を接続させる領域の形成と同一の工程により除去されているので、マスク枚数を増加させることなく光リーク電流が低減された、良好な電気的特性を有する薄膜トランジスタ及び良好な表示特性を有する表示装置を作製することができる。
【０１７５】
更には、ゲート電極層端部に生じるリーク電流が小さい薄膜トランジスタを作製することができるため、コントラスト比が高く、表示品質が良好な表示装置を得ることができる。
【０１７６】
なお、表示装置は、上記説明した画素構造に限定されず、様々な液晶表示装置に適用することができる。
【０１７７】
（実施の形態３）
本実施の形態では、薄膜トランジスタ及び該薄膜トランジスタがマトリクス状に配置されたＥＬ表示装置の一例について、図４５乃至図５５を参照して説明する。
【０１７８】
薄膜トランジスタをスイッチング素子として用いるＥＬ表示装置（アクティブ型ＥＬ表示装置）の画素回路としては、様々なものが検討されている。本実施の形態では、単純な画素回路の一例を、図４５に示し、この画素回路を適用した画素構造の作製方法について説明する。ただし、開示するＥＬ表示装置の画素回路は図４５に示す構成に限定されるものではない。
【０１７９】
図４５に示すＥＬ表示装置の画素構造において、画素３６１は、第１のトランジスタ３５１、第２のトランジスタ３５２、第３のトランジスタ３５３、容量素子３５４及び発光素子３５５を有する。第１乃至第３のトランジスタはｎ型トランジスタである。第１のトランジスタ３５１のゲート電極は、ゲート配線３５６に接続され、ソース電極及びドレイン電極の一方（第１の電極とする。）は、ソース配線３５８に接続され、ソース電極及びドレイン電極の他方（第２の電極とする。）は、第２のトランジスタ３５２のゲート電極、及び容量素子３５４の一方の電極（第１の電極とする。）に接続されている。容量素子３５４の他方の電極（第２の電極とする。）は、第２のトランジスタ３５２のソース電極及びドレイン電極の一方（第１の電極とする。）、第３のトランジスタ３５３のソース電極及びドレイン電極の一方（第１の電極とする。）、並びに発光素子３５５の一方の電極（第１の電極とする。）に接続されている。第２のトランジスタ３５２のソース電極及びドレイン電極の他方（第２の電極とする。）は、第２の電源線３５９に接続されている。第３のトランジスタ３５３のソース電極及びドレイン電極の他方（第２の電極とする。）は、第１の電源線３５７に接続され、ゲート電極はゲート配線３５６に接続されている。発光素子３５５の他方の電極（第２の電極とする。）は、共通電極３６０に接続されている。なお、第１の電源線３５７と第２の電源線３５９の電位は異なるものとする。
【０１８０】
なお、「電源線」とは、電源に接続された、一定の電位に保持された配線をいう。
【０１８１】
画素３６１の動作について説明する。ゲート配線３５６の信号によって第３のトランジスタ３５３がオンすると、第２のトランジスタ３５２の第１の電極、発光素子３５５の第１の電極、及び容量素子３５４の第２の電極の電位が、第１の電源線３５７の電位（Ｖ３５７）と等しくなる。ここで、第１の電源線３５７の電位（Ｖ３５７）は一定とするため、第２のトランジスタ３５２の第１の電極等の電位は一定（Ｖ３５７）である。
【０１８２】
ゲート配線３５６の信号によって第１のトランジスタ３５１が選択されてオンすると、ソース配線３５８からの信号の電位（Ｖ３５８）が第１のトランジスタ３５１を介して第２のトランジスタ３５２のゲート電極に入力される。このとき、第２の電源線３５９の電位（Ｖ３５９）が第１の電源線３５７の電位（Ｖ３５７）よりも高ければＶｇｓ＝Ｖ３５８−Ｖ３５７となる。そして、Ｖｇｓが第２のトランジスタ３５２のしきい値電圧よりも大きければ、第２のトランジスタ３５２はオンする。
【０１８３】
従って、第２のトランジスタ３５２を線形領域で動作させるときには、ソース配線３５８の電位（Ｖ３５８）を変化させること（例えば、２値）で、第２のトランジスタ３５２のオンとオフとを制御することができる。つまり、発光素子３５５が有するＥＬ層に、電圧を印加するかしないかを制御することができる。
【０１８４】
また、第２のトランジスタ３５２を飽和領域で動作させるときには、ソース配線３５８の電位（Ｖ３５８）を変化させることで、発光素子３５５に流れる電流量を制御することができる。
【０１８５】
以上のようにして、第２のトランジスタ３５２を線形領域で動作させる場合、発光素子３５５に電圧を印加するかしないかを制御することができ、発光素子３５５の発光状態と非発光状態とを制御することができる。このような駆動方法は、例えば、デジタル時間階調駆動に用いることができる。デジタル時間階調駆動は、１フレームを複数のサブフレームに分割し、各サブフレームにおいて発光素子３５５の発光状態と非発光状態とを制御する駆動方法である。また、第２のトランジスタ３５２を飽和領域で動作させる場合、発光素子３５５に流れる電流量を制御することができ、発光素子３５５の輝度を調整することができる。図４９は、図５５に示すＢ１−Ｂ２における断面図である。
【０１８６】
次に、図４５に示す画素回路を適用した画素構造と、その作製方法について以下に説明する。
【０１８７】
なお、図５０乃至図５５には本実施の形態に係る薄膜トランジスタの上面図を示し、図５５は第１の画素電極まで形成した図である。図４６乃至図４８は、図５０乃至図５５に示すＡ１−Ａ２における断面図である。図４９は、図５５に示すＢ１−Ｂ２における断面図である。
【０１８８】
まず、実施の形態１と同様に、基板３００上に第１の導電膜３０２、第１の絶縁膜３０４、半導体膜３０６、不純物半導体膜３０８及び第２の導電膜３１０をこの順に積層して形成する。これらの膜は、単層で形成してもよいし、複数の膜を積層して形成した積層膜であってもよい。なお、基板３００は実施の形態１における基板１００に相当する。第１の導電膜３０２は第１の導電膜１０２に相当する。第１の絶縁膜３０４は第１の絶縁膜１０４に相当する。半導体膜３０６は半導体膜１０６に相当する。不純物半導体膜３０８は不純物半導体膜１０８に相当する。第２の導電膜３１０は第２の導電膜１１０に相当する。従って、これらの材料及び形成方法は実施の形態１と同様である。
【０１８９】
なお、実施の形態１と同様に基板３００と第１の導電膜３０２の間には下地絶縁膜が設けられていることが好ましい。
【０１９０】
半導体膜３０６は、結晶性半導体膜と、非晶質半導体膜との積層膜を用いることが好ましい。結晶性半導体膜としては、多結晶半導体膜又は微結晶半導体膜等が挙げられる。
【０１９１】
多結晶半導体膜とは、結晶粒により構成され、該結晶粒間に多くの粒界を含む半導体膜をいう。多結晶半導体膜は、例えば熱結晶化法又はレーザ結晶化法により形成される。ここで、熱結晶化法とは、基板上に非晶質半導体膜を形成し、該基板を加熱することで非晶質半導体を結晶化する結晶化法をいう。また、レーザ結晶化法とは、基板上に非晶質半導体膜を形成し、該非晶質半導体膜に対してレーザを照射して非晶質半導体を結晶化する結晶化法をいう。または、ニッケル等の結晶化促進元素を添加して結晶化する結晶化法を用いても良い。結晶化促進元素を添加して結晶化する場合には、該半導体膜に対してレーザ照射を行うことが好ましい。
【０１９２】
多結晶半導体は、ガラス基板に歪みを生じない程度の温度と時間で結晶化を行うＬＴＰＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）と、より高温で結晶化を行うＨＴＰＳ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）に分類される。
【０１９３】
微結晶半導体膜とは、粒径が概ね２ｎｍ以上１００ｎｍ以下の結晶粒を含む半導体膜をいい、膜の全面が結晶粒のみによって構成されるもの、または結晶粒間に非晶質半導体が介在するものを含む。微結晶半導体膜の形成方法としては、結晶核を形成して該結晶核を成長させる方法、非晶質半導体膜を形成して該非晶質半導体膜に接して絶縁膜と金属膜とを形成し、該金属膜に対してレーザを照射することで該金属膜に発生した熱により非晶質半導体を結晶化させる方法等を用いればよい。ただし、非晶質半導体膜に対して熱結晶化法又はレーザ結晶化法を用いて形成した結晶性半導体膜は含まないものとする。
【０１９４】
半導体膜３０６として、例えば、結晶性半導体膜上に非晶質半導体膜を積層して形成した積層膜を用いると、ＥＬ表示装置の画素回路が有するトランジスタを高速に動作させることができる。ここで、結晶性半導体膜としては、多結晶半導体（ＬＴＰＳ及びＨＴＰＳを含む）膜を適用しても良いし、微結晶半導体膜を適用しても良い。なお、結晶性半導体膜上に非晶質半導体膜を有することで、微結晶半導体膜の表面が酸化されることを防止することができる。また、耐圧を向上させ、オフ電流を低下させることができる。
【０１９５】
ただし、ＥＬ表示装置の画素回路が正常に動作する限りにおいて、半導体膜３０６の結晶性については特に限定されない。
【０１９６】
また、不純物半導体膜３０８にはリン等の一導電性を付与する不純物元素を含ませて薄膜トランジスタをｎ型にする。ただし、これに限定されず、薄膜トランジスタをｐ型にしてもよい。
【０１９７】
次に、第２の導電膜３１０上に第１のレジストマスク３１２を形成する（図４６（Ａ）及び図５０を参照）。ここで、第１のレジストマスク３１２は、凹部及び凸部を有するレジストマスクであることが好ましい。このような凹部及び凸部を有するレジストマスクは、多階調マスクにより形成することができる。このとき、ソース電極及びドレイン電極層３２０が形成される領域には凸部が形成され、ソース電極及びドレイン電極層３２０を有さず半導体層３２４が露出して形成される領域には凹部が形成される。
【０１９８】
次に、第１のレジストマスク３１２を用いて第１のエッチングを行う。すなわち、第１の導電膜３０２、第１の絶縁膜３０４、半導体膜３０６、不純物半導体膜３０８及び第２の導電膜３１０をエッチングによりパターニングし、薄膜積層体３１４を形成する（図４６（Ｂ）を参照）。
【０１９９】
次に、第１のレジストマスク３１２を用いて第２のエッチングを行う。すなわち、第１の導電膜３０２をエッチングによりパターニングし、ゲート電極層３１６を形成する（図４６（Ｃ）及び図５１を参照）。
【０２００】
なお、ゲート電極層３１６は、薄膜トランジスタのゲート電極、ゲート配線、容量素子の一方の電極、及び支持部を構成している。ゲート電極層３１６Ａと表記する場合には、ゲート配線３５６、第１のトランジスタ３５１のゲート電極、及び第３のトランジスタ３５３のゲート電極を構成する電極層を指す。ゲート電極層３１６Ｂと表記する場合には、第２のトランジスタ３５２のゲート電極、及び容量素子３５４の一方の電極を構成する電極層を指す。ゲート電極層３１６Ｃと表記する場合には、支持部を構成する電極層を指す。そして、これらを総括してゲート電極層３１６とよぶ。
【０２０１】
第２のエッチングは、第１の導電膜３０２により形成されるゲート電極層３１６の側面が、薄膜積層体３１４の側面より内側に形成されるエッチング条件により行う。換言すると、ゲート電極層３１６の側面が、薄膜積層体３１４の底面に接して形成されるようにエッチングを行う（Ａ１−Ａ２断面においてゲート電極層３１６の幅が半導体膜３０６等の幅より小さくなるようにエッチングを行う）。更には、第２の導電膜３１０に対するエッチングレートが小さく、且つ第１の導電膜３０２に対するエッチングレートが大きい条件により行う。換言すると、第２の導電膜３１０に対する第１の導電膜３０２のエッチング選択比が大きい条件により行う。このような条件により第２のエッチングを行うことで、ゲート電極層３１６を形成することができる。
【０２０２】
なお、ゲート電極層３１６の側面の形状は特に限定されない。例えば、テーパ形状であっても良い。ゲート電極層３１６の側面の形状は、第２のエッチングにおいて用いる薬液等の条件によって決められるものである。
【０２０３】
ここで、「第２の導電膜３１０に対するエッチングレートが小さく、且つ第１の導電膜３０２に対するエッチングレートが大きい条件」、又は「第２の導電膜３１０に対する第１の導電膜３０２のエッチング選択比が大きい条件」とは、以下の第１の要件及び第２の要件を満たすものをいう。
【０２０４】
第１の要件は、ゲート電極層３１６が必要な箇所に残存することである。ゲート電極層３１６の必要な箇所とは、図５１乃至図５５に点線で示される領域をいう。すなわち、第２のエッチング後に、ゲート電極層３１６がゲート配線、トランジスタが有するゲート電極、及び容量素子が有する一の電極を構成するように残存することが必要である。ゲート電極層がゲート配線及び容量配線を構成するためには、これらの配線が断線しないように第２のエッチングを行う必要がある。図４６（Ｃ）及び図５１に示されるように、薄膜積層体３１４の側面から間隔ｄ１だけ内側にゲート電極層３１６の側面が形成されることが好ましく、間隔ｄ１は実施者がレイアウトに従って適宜設定すればよい。
【０２０５】
第２の要件は、ゲート電極層３１６により構成されるゲート配線及び容量配線の最小幅ｄ３、並びにソース電極及びドレイン電極層３２０により構成されるソース配線及び電源線の最小幅ｄ２が適切なものとなることである（図５５を参照）。第２のエッチングにより第２の導電膜３１０がエッチングされるとソース配線及び電源線の最小幅ｄ２が小さくなり、ソース配線及び電源線の電流密度が過大となり、電気的特性が低下するためである。そのため、第２のエッチングは、第１の導電膜３０２のエッチングレートが過大にならず、且つ第２の導電膜３１０のエッチングレートが可能な限り小さい条件で行う。
【０２０６】
また、ソース配線及び電源線の最小幅ｄ２は大きくすることが困難である。ソース配線及び電源線の最小幅ｄ２はソース配線及び電源線と重畳する半導体層の最小幅ｄ４により決まり、ソース配線及び電源線の最小幅ｄ２を大きくするためには半導体層の最小幅ｄ４を大きくせねばならず、隣接するゲート配線と容量配線とを絶縁させることが困難になるためである。半導体層の最小幅ｄ４は、前記した間隔ｄ１の概ね２倍よりも小さくする。換言すると、間隔ｄ１は半導体層の最小幅ｄ４の約半分よりも大きくする。
【０２０７】
なお、ソース配線及び電源線と重畳する半導体層の幅を最小幅ｄ４とする部分は、ゲート電極層を素子毎に分離するために必要な箇所に適宜設ければよい。第２のエッチングにより、半導体層の幅を最小幅ｄ４とした箇所と重畳する部分にはゲート電極層３１６が残存しないパターンを形成することができる。
【０２０８】
なお、ソース電極及びドレイン電極層により形成される、画素電極層と接続される部分の電極の幅はソース配線及び電源線の最小幅ｄ２とすることが好ましい。
【０２０９】
第１のレジストマスク３１２が上記したように所定の形状であり、第２のエッチングが第１の導電膜３０２のサイドエッチングを伴うことによって、ゲート電極層３１６により構成される、隣接するゲート配線間のみならず、画素回路内の素子の接続を所望のものとするようにパターンの形成を行うことができるためである。第２のエッチングは、サイドエッチングを伴うエッチングであるため、エッチングは概略等方的に進行する条件により行う。
【０２１０】
なお、図５１に示すゲート電極層３１６Ｃは、薄膜積層体３１４を支える支持部として機能する。支持部を有することで、ゲート電極層より上に形成されるゲート絶縁層等の膜剥がれを防止することができる。更には支持部を設けることで、第２のエッチングによりゲート電極層３１６に接して形成される、空洞の領域が必要以上に広くなることを防止できる。なお、支持部を設けることで、薄膜積層体３１４が自重によって破壊され、又は破損することをも防止することができ、歩留まりが向上するため好ましい。ただし、これに限定されず、支持部を設けなくとも良い。
【０２１１】
なお、第２のエッチングに用いることのできるエッチャントと第１の導電膜３０２と第２の導電膜３１０との組み合わせは実施の形態１にて説明したとおりである。
【０２１２】
なお、上面から見たゲート電極層３１６は角を有する（図５１を参照）。これは、ゲート電極層３１６を形成する第２のエッチングが概略等方的に進行するために、ゲート電極層３１６の側面と薄膜積層体３１４の側面との間隔ｄ１が概略等しくなるようにエッチングされるためである。
【０２１３】
次に、第１のレジストマスク３１２を後退させて、第２の導電膜３１０を露出させつつ、第２のレジストマスク３１８を形成する。第１のレジストマスク３１２を後退させて、第２のレジストマスク３１８を形成する手段としては、例えば酸素プラズマを用いたアッシングが挙げられる。しかし、第１のレジストマスク３１２を後退させて第２のレジストマスク３１８を形成する手段はこれに限定されるものではない。第２のレジストマスク３１８が形成される領域は、第１のレジストマスク３１２の凸部の領域と概略一致する。なお、ここでは第２のエッチングの後に第２のレジストマスク３１８を形成する場合について説明したが、これに限定されず、第２のレジストマスク３１８を形成した後に第２のエッチングを行ってもよい。
【０２１４】
なお、第１のレジストマスク３１２の形成に多階調マスクを用いない場合には、異なるフォトマスクを用いて第２のレジストマスク３１８を別途形成すればよい。
【０２１５】
次に、第２のレジストマスク３１８を用いて、第２の導電膜３１０をエッチングし、ソース電極及びドレイン電極層３２０を形成する（図４７（Ｄ）及び図５２を参照）。ここでエッチング条件は、第２の導電膜３１０以外の膜に対する食刻及び腐食が生じにくい条件を選択する。特に、ゲート電極層３１６の食刻及び腐食が生じにくい条件により行うことが重要である。
【０２１６】
なお、ソース電極及びドレイン電極層３２０は、薄膜トランジスタのソース電極、ドレイン電極、ソース配線、第１及び第２の電源線、容量素子の他方の電極、及び薄膜トランジスタと発光素子の一の電極とを接続する電極を構成している。ソース電極及びドレイン電極層３２０Ａと表記する場合には、ソース配線３５８、及び第１のトランジスタ３５１のソース電極及びドレイン電極の一方を構成する電極層を指す。ソース電極及びドレイン電極層３２０Ｂと表記する場合には、第１の電源線３５７を構成する電極層を指す。ソース電極及びドレイン電極層３２０Ｃと表記する場合には、第１のトランジスタ３５１のソース電極及びドレイン電極の他方、及び第１のトランジスタ３５１と画素電極とを接続する電極を構成する電極層を指す。ソース電極及びドレイン電極層３２０Ｄと表記する場合には、第２の電源線３５９、及び第２のトランジスタ３５２のソース電極及びドレイン電極の一方を構成する電極層を指す。ソース電極及びドレイン電極層３２０Ｅと表記する場合には、第３のトランジスタ３５３のソース電極及びドレイン電極の一方を構成する電極層を指す。ソース電極及びドレイン電極層３２０Ｆと表記する場合には、容量素子３５４の他方の電極、第２のトランジスタ３５２のソース電極及びドレイン電極の他方、第３のトランジスタ３５３のソース電極及びドレイン電極の他方、並びにこれらから発光素子の一の電極に接続される電極を構成する電極層を指す。
【０２１７】
なお、第２のレジストマスク３１８Ａは、ソース電極及びドレイン電極層３２０Ａと重畳するものを指し、第２のレジストマスク３１８Ｂは、ソース電極及びドレイン電極層３２０Ｂと重畳するものを指し、第２のレジストマスク３１８Ｃは、ソース電極及びドレイン電極層３２０Ｃと重畳するものを指し、第２のレジストマスク３１８Ｄは、ソース電極及びドレイン電極層３２０Ｄと重畳するものを指し、第２のレジストマスク３１８Ｅは、ソース電極及びドレイン電極層３２０Ｅと重畳するものを指し、第２のレジストマスク３１８Ｆは、ソース電極及びドレイン電極層３２０Ｆと重畳するものを指す。そして、これらを総括して第２のレジストマスク３１８とよぶ。
【０２１８】
なお、第２の導電膜３１０のエッチングは、ウエットエッチング又はドライエッチングのどちらを用いても良い。
【０２１９】
続いて、薄膜積層体３１４における不純物半導体膜３０８及び半導体膜３０６の上部（バックチャネル部）をエッチングして、ソース領域及びドレイン領域３２２と半導体層３２４を形成する（図４７（Ｅ）及び図５３を参照）。ここでエッチング条件は、不純物半導体膜３０８及び半導体膜３０６以外の膜に対する食刻及び腐食が生じにくい条件を選択する。特に、ゲート電極層３１６の食刻及び腐食が生じにくい条件により行うことが重要である。
【０２２０】
なお、ソース領域及びドレイン領域３２２Ａは、ソース電極及びドレイン電極層３２０Ａと重畳するものを指し、以下同様である。そして、これらを総括してソース領域及びドレイン領域３２２とよぶ。
【０２２１】
なお、薄膜積層体３１４における不純物半導体膜３０８及び半導体膜３０６の上部（バックチャネル部）のエッチングはドライエッチング又はウエットエッチングにより行うことができる。
【０２２２】
その後、第２のレジストマスク３１８を除去し、薄膜トランジスタが完成する（図４７（Ｆ）を参照）。
【０２２３】
なお、上記の図４７（Ｅ）及び図４７（Ｆ）を参照して説明した工程を一括して第３のエッチングとよぶ。第３のエッチングは、上記説明したように、複数の段階に分けて行っても良いし、一括して行っても良い。
【０２２４】
以上のようにして形成した薄膜トランジスタを覆って第２の絶縁膜を形成する。ここで、第２の絶縁膜は、第１の保護膜３２６のみで形成しても良いが、ここでは第１の保護膜３２６と第２の保護膜３２８により形成する（図４８（Ｇ）を参照）。第１の保護膜３２６は、第１の絶縁膜３０４と同様に形成すればよいが、好ましくは水素を含有する窒化シリコン又は水素を含有する酸化窒化シリコンにより形成し、半導体層３２４に金属等の不純物が侵入して拡散し、汚染されることを防止する。
【０２２５】
第２の保護膜３２８は、表面が概略平坦になる方法により形成する。第２の保護膜３２８の表面を概略平坦にすることで、第２の保護膜３２８上に形成される第１の画素電極層３３２の形成不良等を防止することができるためである。従って、ここで「概略平坦」とは、上記目的を達成しうる程度のものであればよく、高い平坦性が要求されるわけではない。
【０２２６】
なお、第２の保護膜３２８は、例えば、感光性ポリイミド、アクリル又はエポキシ樹脂等により、スピンコーティング法等により形成することができる。ただし、これらの材料又は形成方法に限定されるものではない。
【０２２７】
なお、第２の保護膜３２８は、表面が概略平坦になる方法により形成した上記の保護膜と、これを覆って水分の侵入や放出を防止する保護膜を積層して形成したものであることが好ましい。水分の侵入や放出を防止する保護膜は、具体的には、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム又は窒化アルミニウム等により形成されていることが好ましい。形成方法としてはスパッタリング法を用いることが好ましい。
【０２２８】
次に、第２の絶縁膜に第１の開口部３３０及び第２の開口部３３１を形成する（図４８（Ｈ）を参照）。第１の開口部３３０は、少なくともソース電極及びドレイン電極層３２０の表面に達するように形成する。第２の開口部３３１は、少なくともゲート電極層３１６の表面に達するように形成する。第１の開口部３３０及び第２の開口部３３１の形成方法は、特定の方法に限定されず、第１の開口部３３０の径などに応じて実施者が適宜選択すればよい。例えば、フォトリソグラフィ法によりドライエッチングを行うことで第１の開口部３３０及び第２の開口部３３１を形成することができる。
【０２２９】
第１の開口部３３０は、ソース電極及びドレイン電極層３２０に達するように設けられるものであり、図５４に示すように必要な箇所に複数個設ける。第１の開口部３３０Ａはソース電極及びドレイン電極層３２０Ｃ上に設け、第１の開口部３３０Ｂはソース電極及びドレイン電極層３２０Ｂ上に設け、第１の開口部３３０Ｃはソース電極及びドレイン電極層３２０Ｅ上に設ける。
【０２３０】
第２の開口部３３１は、ゲート電極層３１６に達するように設けられるものであり、図５４に示すように必要な箇所に複数個設ける。すなわち、第２の開口部３３１は第２の絶縁膜のみならず、第１の絶縁膜３０４、半導体層３２４の所望の箇所も除去して設けられるものである。第２の開口部３３１Ａは、ソース配線３５８と第２の電源線３５９の間に設けられている。第２の開口部３３１Ｂは、第１の電源線３５７とソース配線３５８との間に設けられている。第２の開口部３３１Ｃ及び第２の開口部３３１Ｅは、容量素子３５４の一方の電極として機能するゲート電極層３１６Ｂを露出させるために設けられている。
第２の開口部３３１Ｄは、第２のトランジスタ３５２と容量素子３５４の間に設けられている。第２の開口部３３１Ｆは、第１のトランジスタ３５１と第３のトランジスタ３５３の間に設けられている。なお、必ずしもこれらのすべてを設けなくてもよい。
【０２３１】
なお、フォトリソグラフィ法によって開口部を形成することで、フォトマスクを１枚使用することになる。
【０２３２】
次に、第２の絶縁膜上に第１の画素電極層３３２を形成する（図４９及び図５５を参照）。第１の画素電極層３３２は、第１の開口部３３０又は第２の開口部３３１を介してソース電極及びドレイン電極層３２０又はゲート電極層３１６に接続されるように形成する。具体的には、第１の画素電極層３３２Ａは、第１の開口部３３０Ｄを介してソース電極及びドレイン電極層３２０Ｆに接続される。第１の画素電極層３３２Ｂは、第１の開口部３３０Ａを介してソース電極及びドレイン電極層３２０Ｃに接続され、第２の開口部３３１を介してゲート電極層３１６Ｂに接続されるように形成される。第１の画素電極層３３２Ｃは、第１の開口部３３０Ｂを介してソース電極及びドレイン電極層３２０Ｂに接続され、第１の開口部３３０Ｃを介してソース電極及びドレイン電極層３２０Ｅに接続される。第１の画素電極層３３２は単層で形成しても良いし、積層して形成してもよい。
【０２３３】
なお、フォトリソグラフィ法によって第１の画素電極層３３２を形成することで、フォトマスクを１枚使用することになる。
【０２３４】
第１の画素電極層３３２は、陰極となる材料により形成すればよい。陰極となる材料には、仕事関数が小さい材料、例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等が挙げられる。
【０２３５】
次に、第１の画素電極層３３２の側面（端部）及び第２の絶縁膜上に隔壁３３３を形成する（図４８（Ｉ）及び図４９を参照）。隔壁３３３は開口部を有し、該開口部において第１の画素電極層３３２が露出されるように形成する。隔壁３３３は、有機樹脂膜、無機絶縁膜又は有機ポリシロキサンを用いて形成する。具体的には、ポリイミド、ポリアミド、ポリイミドアミド、アクリル、ベンゾシクロブテンを用いて形成するとよい。特に感光性の材料を用いて、第１の画素電極層３３２上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【０２３６】
次に、隔壁３３３の開口部において第１の画素電極層３３２と接するように、ＥＬ層３３４を形成する（図４９を参照）。ＥＬ層３３４は、単数の層で構成されていても、複数の層が積層されて形成された積層膜により構成されていても良い。ＥＬ層３３４は、少なくとも発光層を有する。ＥＬ層３３４は電子注入層を介して第２の画素電極層３３５と接続されることが好ましい。
【０２３７】
そして、ＥＬ層３３４を覆うように、陽極となる材料により第２の画素電極層３３５を形成する（図４８（Ｉ）及び図４９を参照）。第２の画素電極層３３５は図４５における共通電極３６０に相当する。第２の画素電極層３３５は、透光性を有する導電性材料により形成することができる。ここで、透光性を有する導電性材料としては、インジウム錫酸化物（以下、ＩＴＯという）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、又は酸化珪素を添加したインジウム錫酸化物等が挙げられる。透光性を有する導電性材料の膜の形成はスパッタリング法又はＣＶＤ法等により行えばよいが、特定の方法に限定されるものではない。また、第２の画素電極層３３５についても単層で形成しても良いし、積層して形成してもよい。
【０２３８】
ここでは、第２の画素電極層３３５としてＩＴＯを用いる。隔壁３３３の開口部において、第１の画素電極層３３２とＥＬ層３３４と第２の画素電極層３３５が重なり合うことで、発光素子３３６が形成される。発光素子３３６は、図４５における発光素子３５５に相当する。この後、発光素子３３６に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の画素電極層３３５及び隔壁３３３上に第３の保護膜を形成することが好ましい（図示しない）。第３の保護膜は、第１の保護膜３２６と同様の材料により水分の侵入や放出を防止する機能を有するものを選択するとよい。窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム又は窒化アルミニウム等により形成されていることが好ましい。更に、第３の保護膜を覆って窒化シリコン膜又はＤＬＣ膜等を有することが好ましい。
【０２３９】
そして、外気に曝されないように、保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）又はカバー材によって、更なるパッケージング（封入）をすることが好ましい。保護フィルム及びカバー材は、ガス透過性が低く、脱ガスの少ない材料により設けることが好ましい。
【０２４０】
以上説明したように、ＥＬ表示装置の発光素子までを形成することができる（図４９を参照。図４９は、図５５のＢ１−Ｂ２における発光素子まで形成した際の断面図に相当する）。
【０２４１】
なお、第１の画素電極層３３２を陽極となる材料により形成する場合には、第１の画素電極層３３２は、例えば、ＩＴＯにより形成することができる。第１の画素電極層３３２をこのような構造にすることで、発光を取り出す効率を向上させることができ、ボトムエミッション型のＥＬ表示装置を作製することができる。そして、ＥＬ層３３４を覆うように、陰極となる材料により第２の画素電極層３３５を形成するとよい。第２の画素電極層３３５は図４５における共通電極３６０に相当する。陰極となる材料には、仕事関数が小さい材料、例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等が挙げられる。なお、ＥＬ層３３４及び第２の画素電極層３３５は、マスクを介した蒸着により形成することが好ましい。従って、第２の画素電極層３３５は、蒸着により形成することが可能な材料により形成するとよい。なお、ＥＬ表示装置の画素を図４５に示す回路により構成する場合には、第１の画素電極層３３２を陽極とし、第２の画素電極層３３５を陰極とすることが好ましい。
【０２４２】
本実施の形態のＥＬ表示装置は、上面射出構造（トップエミッション）型ＥＬ表示装置、下面射出構造（ボトムエミッション）型ＥＬ表示装置、または両面射出構造（デュアルエミッション）型ＥＬ表示装置のいずれを選択してもよい。
【０２４３】
なお、上記で説明した保護膜等は上記した材料又は形成方法に限定されず、ＥＬ層の発光を妨げず、劣化等を防止することができる膜であればよい。
【０２４４】
また、上面射出構造において、画素回路が形成されている領域をも含むように第１の画素電極層３３２Ａを形成してもよい。この場合には、まず、第１の画素電極層３３２Ｂ及び第１の画素電極層３３２Ｃに相当する導電層のみを形成し、該導電層上に第１の開口部３３０Ｄを有する絶縁膜を形成し、第１の開口部３３０Ｄを介してソース電極及びドレイン電極層３２０Ｆに接続されるように第１の画素電極層３３２Ａを形成すればよい。画素回路が形成されている領域をも含むように第１の画素電極層３３２Ａを形成することで、発光領域を拡大することができ、より高精細な表示が可能となる。
【０２４５】
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を用いることも可能である。
【０２４６】
以上のように、ＥＬ表示装置を作製することができる。
【０２４７】
本実施の形態にて説明したように、ゲート電極の形成に新たなフォトマスクを用いることなく、表示装置の画素トランジスタを１枚のフォトマスクにより作製することができ、アクティブマトリクス基板を３枚のフォトマスクにより作製することができる。従って、薄膜トランジスタ及びＥＬ表示装置の作製工程数を大幅に削減することができる。
【０２４８】
また、裏面露光、レジストリフロー及びリフトオフ法等の複雑な工程を経ることなく、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。そのため、複雑な工程を経ることなく、表示装置の作製工程数を大幅に削減することができる。従って、歩留まりの低下を抑制しつつ、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。また、薄膜トランジスタの電気的特性の低下を抑制しつつ、製造コストを大幅に削減することができる。
【０２４９】
また、半導体層を遮光することができるため、光リーク電流が低減され、良好な電気的特性を有する薄膜トランジスタを作製し、表示特性が良好な表示装置を作製することができる。更には、不要な部分の半導体層が開口部を形成する工程と同一の工程により除去されているので、マスク枚数を増加させることなく光リーク電流が低減された、良好な電気的特性を有する薄膜トランジスタ及び良好な表示特性を有するＥＬ表示装置を作製することができる。
【０２５０】
更には、ゲート電極層端部に生じるリーク電流が小さい薄膜トランジスタを作製することができるため、コントラスト比が高く、表示品質が良好なＥＬ表示装置を得ることができる。
【０２５１】
なお、表示装置は、上記説明した画素構造に限定されず、様々なＥＬ表示装置に適用することができる。
【０２５２】
なお、本実施の形態では、実施の形態１と同様に開口部を形成する形態について説明したが、これに限定されず実施の形態２と本実施の形態を組み合わせて実施してもよい。
【０２５３】
（実施の形態４）
本実施の形態は、実施の形態１乃至実施の形態３にて説明した方法により作製した表示パネル又は表示装置を表示部として組み込んだ電子機器について図５６乃至図５８を参照して説明する。このような電子機器としては、例えば、ビデオカメラ若しくはデジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）が挙げられる。それらの一例を図５６に示す。
【０２５４】
図５６（Ａ）はテレビジョン装置を示す。表示パネルを筐体に組み込むことで、図５６（Ａ）に示すテレビジョン装置を完成させることができる。実施の形態１乃至実施の形態３にて説明した作製方法を適用した表示パネルにより主画面４０３が形成され、その他付属設備としてスピーカ部４０９、操作スイッチ等が備えられている。
【０２５５】
図５６（Ａ）に示すように、筐体４０１に実施の形態１乃至実施の形態３にて説明した作製方法を適用した表示用パネル４０２が組み込まれ、受信機４０５により一般のテレビ放送の受信をはじめ、モデム４０４を介して有線又は無線による通信ネットワークに接続することにより片方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又はリモコン操作機４０６により行うことが可能であり、このリモコン操作機４０６にも、出力する情報を表示する表示部４０７が設けられていても良い。
【０２５６】
また、テレビジョン装置にも、主画面４０３の他にサブ画面４０８を第２の表示パネルで形成し、チャンネルや音量などを表示する構成が付加されていても良い。
【０２５７】
図５７は、テレビジョン装置の主要な構成を示すブロック図を示している。表示パネル４２０には、画素部４２１が形成されている。信号線駆動回路４２２と走査線駆動回路４２３は、表示パネル４２０にＣＯＧ方式により実装されていても良い。
【０２５８】
その他の外部回路の構成として、映像信号の入力側では、チューナ４２４で受信した信号のうち、映像信号を増幅する映像信号増幅回路４２５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路４２６と、その映像信号を適切な入力仕様に変換するためのコントロール回路４２７等を有している。コントロール回路４２７は、走査線駆動回路４２３と信号線駆動回路４２２にそれぞれ信号を出力する。デジタル駆動する場合には、信号線側に信号分割回路４２８を設け、入力デジタル信号を整数個に分割して供給する構成としても良い。
【０２５９】
チューナ４２４で受信した信号のうち、音声信号は、音声信号増幅回路４２９に送られ、その出力は音声信号処理回路４３０を経てスピーカ４３３に供給される。制御回路４３１は受信局（受信周波数）、音量の制御情報を入力部４３２から受け、チューナ４２４及び音声信号処理回路４３０に信号を送出する。
【０２６０】
勿論、本発明の一形態である表示装置はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港等における情報表示盤、又は街頭における広告表示盤等の大面積の表示媒体にも適用することができる。そのため、これらの表示媒体の生産性を向上させることができる。
【０２６１】
主画面４０３及びサブ画面４０８の一方又は双方に、実施の形態１乃至実施の形態３で説明した作製方法を適用した表示パネル又は表示装置を用いることで、テレビ装置の生産性を高めることができる。
【０２６２】
また、図５６（Ｂ）に示す携帯型のコンピュータは、本体４１１及び表示部４１２等を有する。表示部４１２に、実施の形態１乃至実施の形態３で説明した表示装置の作製方法を適用した表示パネル又は表示装置を用いることで、コンピュータの生産性を高めることができる。
【０２６３】
図５８は、携帯電話の一例を示し、図５８（Ａ）が正面図、図５８（Ｂ）が背面図、図５８（Ｃ）が２つの筐体をスライドさせたときの正面図である。図５８に示す携帯電話は、筐体４４１及び筐体４４２二つの筐体で構成されている。図５８に示す携帯電話は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
【０２６４】
筐体４４１は、表示部４４３、スピーカ４４４、マイクロフォン４４５、操作キー４４６、ポインティングデバイス４４７、表面カメラ用レンズ４４８、外部接続端子ジャック４４９及びイヤホン端子４５０等を備え、筐体４４２は、キーボード４５１、外部メモリスロット４５２、裏面カメラ４５３、ライト４５４等により構成されている。また、アンテナは筐体４４１に内蔵されている。
【０２６５】
また、図５８に示す携帯電話は、上記の構成に加えて、非接触型ＩＣチップ、小型記録装置等を内蔵していてもよい。
【０２６６】
重なり合った筐体４４１と筐体４４２（図５８（Ａ）に示す。）は、スライドさせることが可能であり、スライドさせることで図５８（Ｃ）のように展開する。表示部４４３には、実施の形態１乃至実施の形態３で説明した表示装置の作製方法を適用した表示パネル又は表示装置を組み込むことが可能である。また、表示部４４３と表面カメラ用レンズ４４８を同一の面に備えているため、テレビ電話としての使用が可能である。また、表示部４４３をファインダーとして用いることで、裏面カメラ４５３及びライト４５４で静止画及び動画の撮影が可能である。
【０２６７】
スピーカ４４４及びマイクロフォン４４５を用いることで、図５８に示す携帯電話は、音声記録装置（録音装置）又は音声再生装置として使用することができる。また、操作キー４４６により、電話の発着信操作、電子メール等の簡単な情報入力操作、表示部に表示する画面のスクロール操作、表示部に表示する情報の選択等を行うカーソルの移動操作等が可能である。
【０２６８】
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード４５１を用いると便利である。更に、重なり合った筐体４４１と筐体４４２（図５８（Ａ）を参照）をスライドさせることで、図５８（Ｃ）のように展開させることができる。携帯情報端末として使用する場合には、キーボード４５１及びポインティングデバイス４４７を用いて、円滑な操作でマウスの操作が可能である。外部接続端子ジャック４４９はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット４５２に記録媒体を挿入することで、より大量のデータ保存及び移動が可能になる。
【０２６９】
筐体４４２の裏面（図５８（Ｂ）を参照）には、裏面カメラ４５３及びライト４５４を備え、表示部４４３をファインダーとして静止画及び動画の撮影が可能である。
【０２７０】
また、上記の機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ又はイヤホンジャック等を備えたものであってもよい。
【０２７１】
本実施の形態にて説明した各種電子機器は、実施の形態１乃至実施の形態３にて説明した薄膜トランジスタ及び表示装置の作製方法を適用して作製することができるため、これらの電子機器の生産性を向上させることができる。従って、これらの電子機器の作製コストを大幅に削減することができる。更には、表示部の表示品質の高い電子機器を作製することができる。
【符号の説明】
【０２７２】
１００ 基板
１０２ 第１の導電膜
１０４ 第１の絶縁膜
１０６ 半導体膜
１０８ 不純物半導体膜
１１０ 第２の導電膜
１１２ 第１のレジストマスク
１１４ 薄膜積層体
１１６ ゲート電極層
１１６Ａ ゲート電極層
１１６Ｂ ゲート電極層
１１８ 第２のレジストマスク
１２０ ソース電極及びドレイン電極層
１２０Ａ ソース電極及びドレイン電極層
１２０Ｂ ソース電極及びドレイン電極層
１２０Ｃ ソース電極及びドレイン電極層
１２０Ｄ ソース電極及びドレイン電極層
１２２ ソース領域及びドレイン領域
１２２Ａ ソース領域及びドレイン領域
１２２Ｂ ソース領域及びドレイン領域
１２２Ｃ ソース領域及びドレイン領域
１２２Ｄ ソース領域及びドレイン領域
１２４ 半導体層
１２６ 第１の保護膜
１２８ 第２の保護膜
１３０ 第１の開口部
１３０Ａ 第１の開口部
１３０Ｂ 第１の開口部
１３１ 第２の開口部
１３１Ａ 第２の開口部
１３１Ｂ 第２の開口部
１３１Ｃ 第２の開口部
１３２ 画素電極層
１４０ グレートーンマスク
１４１ 基板
１４２ 遮光部
１４３ 回折格子部
１４５ ハーフトーンマスク
１４６ 基板
１４７ 半透光部
１４８ 遮光部
１５１ 角
１６０Ａ 第３の開口部
１６０Ｂ 第３の開口部
１６１ 第４の開口部
１７０ 第１のレジストマスク
１７１ 第２のレジストマスク
２００ 基板
２０４ 第１の絶縁膜
２０６ 半導体膜
２０８ 不純物半導体膜
２１６ ゲート電極層
２１６Ａ ゲート電極層
２１６Ｂ ゲート電極層
２２０ ソース電極及びドレイン電極層
２２０Ａ ソース電極及びドレイン電極層
２２０Ｂ ソース電極及びドレイン電極層
２２０Ｃ ソース電極及びドレイン電極層
２２０Ｄ ソース電極及びドレイン電極層
２２２ ソース領域及びドレイン領域
２２２Ａ ソース領域及びドレイン領域
２２２Ｂ ソース領域及びドレイン領域
２２２Ｃ ソース領域及びドレイン領域
２２２Ｄ ソース領域及びドレイン領域
２２４ 半導体層
２２６ 第１の保護膜
２２８ 第２の保護膜
２２９ 残存する保護層
２３２ 画素電極層
３００ 基板
３０２ 第１の導電膜
３０４ 第１の絶縁膜
３０６ 半導体膜
３０８ 不純物半導体膜
３１０ 第２の導電膜
３１２ 第１のレジストマスク
３１４ 薄膜積層体
３１６ ゲート電極層
３１６Ａ ゲート電極層
３１６Ｂ ゲート電極層
３１６Ｃ ゲート電極層
３１６Ｄ ゲート電極層
３１８ 第２のレジストマスク
３１８Ａ 第２のレジストマスク
３１８Ｂ 第２のレジストマスク
３１８Ｃ 第２のレジストマスク
３１８Ｄ 第２のレジストマスク
３１８Ｅ 第２のレジストマスク
３１８Ｆ 第２のレジストマスク
３２０ ソース電極及びドレイン電極層
３２０Ａ ソース電極及びドレイン電極層
３２０Ｂ ソース電極及びドレイン電極層
３２０Ｃ ソース電極及びドレイン電極層
３２０Ｄ ソース電極及びドレイン電極層
３２０Ｅ ソース電極及びドレイン電極層
３２０Ｆ ソース電極及びドレイン電極層
３２２ ソース領域及びドレイン領域
３２２Ａ ソース領域及びドレイン領域
３２２Ｂ ソース領域及びドレイン領域
３２２Ｃ ソース領域及びドレイン領域
３２２Ｄ ソース領域及びドレイン領域
３２４ 半導体層
３２６ 第１の保護膜
３２８ 第２の保護膜
３３０ 第１の開口部
３３０Ａ 第１の開口部
３３０Ｂ 第１の開口部
３３０Ｃ 第１の開口部
３３０Ｄ 第１の開口部
３３１ 第２の開口部
３３１Ａ 第２の開口部
３３１Ｂ 第２の開口部
３３１Ｃ 第２の開口部
３３１Ｄ 第２の開口部
３３１Ｅ 第２の開口部
３３１Ｆ 第２の開口部
３３２ 第１の画素電極層
３３２Ａ 第１の画素電極層
３３２Ｂ 第１の画素電極層
３３２Ｃ 第１の画素電極層
３３３ 隔壁
３３４ ＥＬ層
３３５ 第２の画素電極層
３３６ 発光素子
３５１ 第１のトランジスタ
３５２ 第２のトランジスタ
３５３ 第３のトランジスタ
３５４ 容量素子
３５５ 発光素子
３５６ ゲート配線
３５７ 第１の電源線
３５８ ソース配線
３５９ 第２の電源線
３６０ 共通電極
３６１ 画素
４０１ 筐体
４０２ 表示用パネル
４０３ 主画面
４０４ モデム
４０５ 受信機
４０６ リモコン操作機
４０７ 表示部
４０８ サブ画面
４０９ スピーカ部
４１１ 本体
４１２ 表示部
４２０ 表示パネル
４２１ 画素部
４２２ 信号線駆動回路
４２３ 走査線駆動回路
４２４ チューナ
４２５ 映像信号増幅回路
４２６ 映像信号処理回路
４２７ コントロール回路
４２８ 信号分割回路
４２９ 音声信号増幅回路
４３０ 音声信号処理回路
４３１ 制御回路
４３２ 入力部
４３３ スピーカ
４４１ 筐体
４４２ 筐体
４４３ 表示部
４４４ スピーカ
４４５ マイクロフォン
４４６ 操作キー
４４７ ポインティングデバイス
４４８ 表面カメラ用レンズ
４４９ 外部接続端子ジャック
４５０ イヤホン端子
４５１ キーボード
４５２ 外部メモリスロット
４５３ 裏面カメラ
４５４ ライト
【特許請求の範囲】
【請求項１】
ゲート電極を覆ってゲート絶縁層を形成し、
前記ゲート絶縁層上に半導体層を形成し、
前記半導体層上にソース電極及びドレイン電極層を形成し、
前記半導体層及び前記ソース電極及びドレイン電極層上に保護層を形成し、
前記保護層に、画素電極層と接続する前記ソース電極及びドレイン電極層を露出させるように開口部を形成するとともに前記半導体層の一部をエッチングすることを特徴とする表示装置の作製方法。
【請求項２】
第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、
前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、
前記開口部の形成に際して前記複数の薄膜トランジスタ間に存在する半導体層を除去することを特徴とする表示装置の作製方法。
【請求項３】
第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、
前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、
前記開口部の形成に際して前記複数の薄膜トランジスタ間に存在する半導体層を除去することを特徴とする表示装置の作製方法。
【請求項４】
第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、
前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、
前記開口部の形成に際して前記複数の薄膜トランジスタ間に存在する半導体層を除去することを特徴とする表示装置の作製方法。
【請求項５】
第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、
前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、
前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、
前記開口部の形成に際して前記複数の薄膜トランジスタ間に存在する半導体層を除去することを特徴とする表示装置の作製方法。
【請求項６】
請求項４又は請求項５において、
前記第２のレジストマスクは多階調マスクを用いて形成することを特徴とする表示装置の作製方法。
【請求項７】
請求項２乃至請求項６のいずれか一において、
前記第１のエッチングによって素子領域を形成し、
前記第２のエッチングによって前記素子領域の側面から概ね等しい距離だけ内側にゲート電極層の側面を形成することを特徴とする表示装置の作製方法。
【請求項８】
請求項２乃至請求項７のいずれか一において、
前記第１のエッチングはドライエッチングであり、前記第２のエッチングはウエットエッチングであることを特徴とする表示装置の作製方法。
【請求項９】
請求項２乃至請求項８のいずれか一において、
前記第２の絶縁膜は、ＣＶＤ法又はスパッタリング法により形成した絶縁膜と、スピンコート法により形成した絶縁膜と、を積層して形成することを特徴とする表示装置の作製方法。
【請求項１０】
請求項２乃至請求項９のいずれか一において、
前記複数の薄膜トランジスタ間に存在する半導体層を除去するに際して、前記ゲート電極層と重畳していない領域に存在する前記半導体層を除去することを特徴とする表示装置の作製方法。
【請求項１１】
第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記複数の薄膜トランジスタのバックチャネル部を覆う部分の前記第２の絶縁膜のみを残留させるようにエッチングを行い、
前記複数の薄膜トランジスタが有するソース電極及びドレイン電極層のそれぞれに画素電極を選択的に形成することを特徴とする表示装置の作製方法。
【請求項１２】
第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記複数の薄膜トランジスタのバックチャネル部を覆う部分の前記第２の絶縁膜のみを残留させるようにエッチングを行い、
前記複数の薄膜トランジスタが有するソース電極及びドレイン電極層のそれぞれに画素電極を選択的に形成することを特徴とする表示装置の作製方法。
【請求項１３】
第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記複数の薄膜トランジスタのバックチャネル部を覆う部分の前記第２の絶縁膜のみを残留させるようにエッチングを行い、
前記複数の薄膜トランジスタが有するソース電極及びドレイン電極層のそれぞれに画素電極を選択的に形成することを特徴とすることを特徴とする表示装置の作製方法。
【請求項１４】
第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、
前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記複数の薄膜トランジスタのバックチャネル部を覆う部分の前記第２の絶縁膜のみを残留させるようにエッチングを行い、
前記複数の薄膜トランジスタが有するソース電極及びドレイン電極層のそれぞれに画素電極を選択的に形成することを特徴とすることを特徴とする表示装置の作製方法。
【請求項１５】
請求項１３又は請求項１４において、
前記第２のレジストマスクは多階調マスクを用いて形成することを特徴とする表示装置の作製方法。
【請求項１６】
請求項１１乃至請求項１５のいずれか一において、
前記第１のエッチングによって素子領域を形成し、
前記第２のエッチングによって前記素子領域の側面から概ね等しい距離だけ内側にゲート電極層の側面を形成することを特徴とする表示装置の作製方法。
【請求項１７】
請求項１１乃至請求項１６のいずれか一において、
前記第１のエッチングはドライエッチングであり、前記第２のエッチングはウエットエッチングであることを特徴とする表示装置の作製方法。
【請求項１８】
請求項１１乃至請求項１７のいずれか一において、
前記第２の絶縁膜は、ＣＶＤ法又はスパッタリング法により形成した絶縁膜と、スピンコート法により形成した絶縁膜と、を積層して形成することを特徴とする表示装置の作製方法。
【請求項１９】
請求項１乃至請求項１８のいずれか一において、
前記複数の薄膜トランジスタ間に存在する半導体層を除去するに際して、前記ゲート電極層と重畳していない領域に存在する前記半導体層を除去することを特徴とする表示装置の作製方法。
【請求項１】
ゲート電極を覆ってゲート絶縁層を形成し、
前記ゲート絶縁層上に半導体層を形成し、
前記半導体層上にソース電極及びドレイン電極層を形成し、
前記半導体層及び前記ソース電極及びドレイン電極層上に保護層を形成し、
前記保護層に、画素電極層と接続する前記ソース電極及びドレイン電極層を露出させるように開口部を形成するとともに前記半導体層の一部をエッチングすることを特徴とする表示装置の作製方法。
【請求項２】
第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、
前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、
前記開口部の形成に際して前記複数の薄膜トランジスタ間に存在する半導体層を除去することを特徴とする表示装置の作製方法。
【請求項３】
第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、
前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、
前記開口部の形成に際して前記複数の薄膜トランジスタ間に存在する半導体層を除去することを特徴とする表示装置の作製方法。
【請求項４】
第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、
前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、
前記開口部の形成に際して前記複数の薄膜トランジスタ間に存在する半導体層を除去することを特徴とする表示装置の作製方法。
【請求項５】
第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、
前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、
前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、
前記開口部の形成に際して前記複数の薄膜トランジスタ間に存在する半導体層を除去することを特徴とする表示装置の作製方法。
【請求項６】
請求項４又は請求項５において、
前記第２のレジストマスクは多階調マスクを用いて形成することを特徴とする表示装置の作製方法。
【請求項７】
請求項２乃至請求項６のいずれか一において、
前記第１のエッチングによって素子領域を形成し、
前記第２のエッチングによって前記素子領域の側面から概ね等しい距離だけ内側にゲート電極層の側面を形成することを特徴とする表示装置の作製方法。
【請求項８】
請求項２乃至請求項７のいずれか一において、
前記第１のエッチングはドライエッチングであり、前記第２のエッチングはウエットエッチングであることを特徴とする表示装置の作製方法。
【請求項９】
請求項２乃至請求項８のいずれか一において、
前記第２の絶縁膜は、ＣＶＤ法又はスパッタリング法により形成した絶縁膜と、スピンコート法により形成した絶縁膜と、を積層して形成することを特徴とする表示装置の作製方法。
【請求項１０】
請求項２乃至請求項９のいずれか一において、
前記複数の薄膜トランジスタ間に存在する半導体層を除去するに際して、前記ゲート電極層と重畳していない領域に存在する前記半導体層を除去することを特徴とする表示装置の作製方法。
【請求項１１】
第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記複数の薄膜トランジスタのバックチャネル部を覆う部分の前記第２の絶縁膜のみを残留させるようにエッチングを行い、
前記複数の薄膜トランジスタが有するソース電極及びドレイン電極層のそれぞれに画素電極を選択的に形成することを特徴とする表示装置の作製方法。
【請求項１２】
第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記複数の薄膜トランジスタのバックチャネル部を覆う部分の前記第２の絶縁膜のみを残留させるようにエッチングを行い、
前記複数の薄膜トランジスタが有するソース電極及びドレイン電極層のそれぞれに画素電極を選択的に形成することを特徴とする表示装置の作製方法。
【請求項１３】
第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記複数の薄膜トランジスタのバックチャネル部を覆う部分の前記第２の絶縁膜のみを残留させるようにエッチングを行い、
前記複数の薄膜トランジスタが有するソース電極及びドレイン電極層のそれぞれに画素電極を選択的に形成することを特徴とすることを特徴とする表示装置の作製方法。
【請求項１４】
第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、
前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記複数の薄膜トランジスタのバックチャネル部を覆う部分の前記第２の絶縁膜のみを残留させるようにエッチングを行い、
前記複数の薄膜トランジスタが有するソース電極及びドレイン電極層のそれぞれに画素電極を選択的に形成することを特徴とすることを特徴とする表示装置の作製方法。
【請求項１５】
請求項１３又は請求項１４において、
前記第２のレジストマスクは多階調マスクを用いて形成することを特徴とする表示装置の作製方法。
【請求項１６】
請求項１１乃至請求項１５のいずれか一において、
前記第１のエッチングによって素子領域を形成し、
前記第２のエッチングによって前記素子領域の側面から概ね等しい距離だけ内側にゲート電極層の側面を形成することを特徴とする表示装置の作製方法。
【請求項１７】
請求項１１乃至請求項１６のいずれか一において、
前記第１のエッチングはドライエッチングであり、前記第２のエッチングはウエットエッチングであることを特徴とする表示装置の作製方法。
【請求項１８】
請求項１１乃至請求項１７のいずれか一において、
前記第２の絶縁膜は、ＣＶＤ法又はスパッタリング法により形成した絶縁膜と、スピンコート法により形成した絶縁膜と、を積層して形成することを特徴とする表示装置の作製方法。
【請求項１９】
請求項１乃至請求項１８のいずれか一において、
前記複数の薄膜トランジスタ間に存在する半導体層を除去するに際して、前記ゲート電極層と重畳していない領域に存在する前記半導体層を除去することを特徴とする表示装置の作製方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【公開番号】特開２０１０−２３０９５０（Ｐ２０１０−２３０９５０Ａ）
【公開日】平成２２年１０月１４日（２０１０．１０．１４）
【国際特許分類】
【出願番号】特願２００９−７８０３１（Ｐ２００９−７８０３１）
【出願日】平成２１年３月２７日（２００９．３．２７）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２２年１０月１４日（２０１０．１０．１４）
【国際特許分類】
【出願日】平成２１年３月２７日（２００９．３．２７）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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