表示装置及び当該表示装置を具備する電子機器
【課題】面積階調方式における外付けＩＣの実装コストの問題、さらに外付けＩＣから信号を入力する場合、スタートパルス信号よりもクロック信号が遅延してしまう問題を、ドライバーの入力部に遅延回路を設けることなく、提供することを課題とする。
【解決手段】副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路及び前記ゲート信号線駆動回路を駆動するための信号を出力する回路を有することを特徴とする構成とした。
【解決手段】副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路及び前記ゲート信号線駆動回路を駆動するための信号を出力する回路を有することを特徴とする構成とした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素がマトリクス状に配置された画素領域を有する表示装置及びに関する。特に副画素を有する画素がマトリクス状に配置された画素領域を有する表示装置に関する。
【背景技術】
【０００２】
液晶ディスプレイ（ＬＣＤ）や、エレクトロルミネッセンス（ＥＬ）ディスプレイ等をはじめとする表示装置の階調表示方式の一つである面積階調方式は、画素の発光がオン状態とオフ状態の二値であるので、映像信号処理のためのＤＡコンバータ回路の実装の必要がない。また時間階調方式でみられる１フレームを複数のサブフレームへと分割する必要がない。そのため、映像信号を順次駆動回路に入力し、画素領域における表示に反映させることが出来る。したがって大規模なフレームメモリを実装する必要がなく、低周波数でディスプレイを動作させることができる。そのため、面積階調方式は、低消費電力化、低コスト化が実現できる表示方式である。
【０００３】
しかしながら面積階調方式は副画素（サブ画素ともいう）を含む構成であるため、走査線の数が増加することによる駆動回路と実装コストの増大という問題があった。
【０００４】
そこで図１８のようにソース線駆動回路（ＳＤ）とゲート線駆動回路（ＧＤ）とそれぞれのバッファー回路（ＢＵＦ）と画素マトリクスを同一基板（ＳＵＢ）上に形成する。そして、ソース線駆動回路とゲート線駆動回路を制御する信号は、基板の外部に実装されたコントロール回路（ＣＴＬ）から入力されている構成が提案されている（特許文献１参照）。
【特許文献１】特開平１０−０６８９３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
副画素を有する画素がマトリクス状に配置された画素領域を有する構成の面積階調方式では、Ｄ／Ａコンバータ回路と大規模なフレームメモリを実装しない簡単な構成が可能である。しかしながら、上記特許文献１に記載の方法によるとコントロール回路を外付けすることによりＩＣの実装コストがかかるという問題があった。
【０００６】
さらに外付けＩＣから信号を外部接続端子やＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）を介して入力する場合、駆動回路に信号が入力されるまで外部接続端子とＦＰＣとの接触の状態や外部のノイズの影響等によって、スタートパルス信号よりも、クロック信号が遅延してしまい、駆動回路内のシフトレジスタ回路が誤作動し、正常表示が出来なくなる問題があるため、駆動回路の入力部に遅延回路を設ける必要がある。
【０００７】
本発明は前述の課題に鑑み、ごく単純な回路を同一基板上に形成するだけで外部接続端子数を減少させ、外付け部品点数を削減し低コスト化が実現でき、かつクロック信号の遅延を防ぐことのできる表示装置を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の表示装置の一は、副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路及び前記ゲート信号線駆動回路を駆動するための信号を出力する回路を有する構成とした。
【０００９】
また別の本発明の表示装置の一は、副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号、並びに前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号を出力する構成とした。
【００１０】
また別の本発明の表示装置の一は、副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号、並びに前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号を出力し、
前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号は、ＪＫフリップフロップ回路、Ｄフリップフロップ回路及び複数のインバータ回路を有する回路より出力される構成とした。
【００１１】
また別の本発明の表示装置の一は、副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号、並びに前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号を出力し、
前記ゲート信号線駆動回路を駆動するためのクロック信号及び反転クロック信号は、前記Ｄフリップフロップ回路より出力される信号及び前記Ｄフリップフロップ回路より出力される信号の反転信号であり、前記ゲート信号線駆動回路を駆動するためのスタートパルス信号は、ＪＫフリップフロップ回路より出力される構成とした。
【００１２】
また別の本発明の表示装置の一は、副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号、並びに前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号を出力し、
前記ゲート信号線駆動回路を駆動するためのクロック信号及び反転クロック信号は、前記垂直同期信号の反転信号及び前記水平同期信号が入力される前記Ｄフリップフロップ回路より出力される信号及び前記Ｄフリップフロップ回路より出力される信号の反転信号であり、前記ゲート信号線駆動回路を駆動するためのスタートパルス信号は、前記垂直同期信号及び前記Ｄフリップフロップ回路より出力される信号が入力されるＪＫフリップフロップ回路より出力される構成とした。
【００１３】
また別の本発明の表示装置の一は、副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号、並びに前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号を出力し、
前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号は、前記ドットクロック信号を基にした信号及び前記ドットクロック信号の反転信号を基にした信号であり、前記ソース信号線駆動回路を駆動するためのスタートパルス信号は、前記水平同期信号を基にした信号であり、
前記ゲート信号線駆動回路を駆動するためのクロック信号及び反転クロック信号は、前記Ｄフリップフロップ回路より出力される信号及び前記Ｄフリップフロップ回路より出力される信号の反転信号であり、前記ゲート信号線駆動回路を駆動するためのスタートパルス信号は、ＪＫフリップフロップ回路より出力される構成とした。
【００１４】
また別の本発明の表示装置の一は、副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号、並びに前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号を出力し、
前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号は、前記ドットクロック信号を基にした信号及び前記ドットクロック信号の反転信号を基にした信号であり、前記ソース信号線駆動回路を駆動するためのスタートパルス信号は、前記水平同期信号を基にした信号であり、
前記ゲート信号線駆動回路を駆動するためのクロック信号及び反転クロック信号は、前記垂直同期信号の反転信号及び前記水平同期信号が入力される前記Ｄフリップフロップ回路より出力される信号及び前記Ｄフリップフロップ回路より出力される信号の反転信号であり、前記ゲート信号線駆動回路を駆動するためのスタートパルス信号は、前記垂直同期信号及び前記Ｄフリップフロップ回路より出力される信号が入力されるＪＫフリップフロップ回路より出力される構成とした。
【００１５】
また本発明において、前記ソース信号線駆動回路を駆動するためのスタートパルス信号は、前記水平同期信号がＪＫフリップフロップを介して出力される信号であってもよい
【発明の効果】
【００１６】
本発明では、コントロール回路をソース線駆動回路とゲート線駆動回路と画素マトリクスを含む同一基板上に一体形成することにより、外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化できる。
【００１７】
また上記第コントロール回路の構成では、スタートパルス信号をクロック信号よりも遅延させるために、ＴＦＴ基板上に遅延回路を設ける必要はない。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
なお本明細書において、各素子間の接続は、電気的に接続されていることを示す。そのため、接続関係を有する素子間に、半導体素子やスイッチング素子等を介して接続することもありうる。
【００２０】
また本明細書において、トランジスタのソース電極及びドレイン電極は、トランジスタの構成上、ゲート電極以外の電極を便宜上区別するために採用されている名称である。本発明において、トランジスタの極性に限定されない構成の場合、その極性を考慮すると、ソース電極及びドレイン電極の名称は変化する。そのため、ソース電極又はドレイン電極を、一方の電極及び他方の電極のいずれかとして記載することがある。
【００２１】
（実施の形態１）
本実施の形態においては、本発明による表示装置の基本構成について説明する。図１は表示装置の模式図を示したものである。
【００２２】
図１において、基板上に、ソース線駆動回路１０１、ゲート線駆動回路１０２、画素領域１０６、コントロール回路１０７が形成されている。画素領域１０６は、複数の画素１０５がマトリクス状に配置されており、各画素１０５は、複数の副画素１０８から構成されており、副画素１０８はソース信号線１０３、ゲート信号線１０４によって制御される。図１においては２つの副画素で構成しているがこれに限定されず、１つの画素において副画素が３つ以上設けられていればよいことを付記する。
【００２３】
なお、本明細書においては、画素とは一つの画像を構成する色要素を具備するものであり、発光素子及び発光素子を駆動する素子（例えば薄膜トランジスタで構成される回路）を有する副画素を複数含むものとする。また本明細書においては、絵素とは、一つの最小の画像を表示するための色要素を構成する画素を具備するものであるとする。よって、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるフルカラー表示装置の場合には、絵素とはＲの色要素、Ｇの色要素、Ｂの色要素を含む画素から構成されているものとする。また、各副画素は、その面積の大きさ、形状が異なっていてもよいし、同じでもよい。
【００２４】
ソース線駆動回路１０１は、クロック信号（ＳＣＫ）、クロック反転信号（ＳＣＫＢ）、スタート信号（ＳＳＰ）の入力により、シフトレジスタ回路（ＳＲと略記することもある）、ＮＡＮＤ回路において順次サンプリングパルスを出力する。その後、レベルシフタ、バッファにおいて、振幅変換あるいは増幅を受け、映像信号（Ｄａｔａ）のサンプリグを行い、順次ソース信号線へと出力する。シフトレジスタの最終段以降の出力はゲート線駆動回路のパルス幅制御信号（ＰＷＣ）として用いても良い。また、ソース線駆動回路１０１は基板上に設けられた薄膜トランジスタを有するものである。
【００２５】
ゲート線駆動回路１０２は、クロック信号（ＧＣＫ）、クロック反転信号（ＧＣＫＢ）、スタート信号（ＧＳＰ）の入力により、ＳＲ、ＮＡＮＤ回路において順次行選択パルスを出力する。前記行選択パルスはパルス幅を制御された後、レベルシフタ、バッファにおいて、振幅変換あるいは増幅を受け、順次、各行のゲート信号線を選択する。ゲート線駆動回路１０２は基板上に設けられた薄膜トランジスタを有するものである。
【００２６】
コントロール回路１０７は、映像信号である垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣとドットクロック信号（ＤＣＫ）の入力により、ソース線駆動回路用スタート信号（ＳＳＰ）、ソース線駆動回路用クロック信号（ＳＣＫ）、ソース線駆動回路用クロック反転信号（ＳＣＫＢ）、ゲート線駆動回路用スタートパルス信号（ＧＳＰ）、ゲート線駆動回路用クロック信号（ＧＣＫ）、ゲート線駆動回路用クロック反転信号（ＧＣＫＢ）を出力する。コントロール回路１０７の信号出力部は信号の種類に応じてそれぞれ、ソース信号線駆動回路及びゲート信号線駆動回路の入力端それぞれの近傍に配置し、信号引き回し配線が短くなる構成をとる。
【００２７】
図２にコントロール回路の第１の構成を示す。コントロール回路２０８は、フリップフロップ回路であるＤフリップフロップ回路（以下、ＤＦＦという）と２つのＪフリップフロップ回路（以下、ＪＫＦＦという）と複数のインバータと複数のバッファと２つのＮＡＮＤを有する。Ｊフリップフロップ回路の具体的な構成について、図３に示した回路を採用してもよい。またＤフリップフロップ回路の具体的な構成については、図４に示した回路を採用すればよい。
【００２８】
図２において、ＤＦＦ２０１のＣＫ端子にＨＳＹＮＣ信号線が電気的に接続されている。ＤＦＦ２０１のＱＢ端子はＤＦＦ２０１のＤ端子と電気的に接続されている。ＤＦＦ２０１のＰＲＥＳＥＴ端子はＶＳＹＮＣ信号線がインバータ２０５を介して電気的に接続されている。ＤＦＦのＱ端子はバッファ２０４を介してゲート線駆動回路２１０のＧＣＫ信号線と電気的に接続されている。ＤＦＦ２０１のＱ端子はインバータ２０５とバッファ２０４を介してゲート線駆動回路２１０のＧＣＫＢ信号線と電気的に接続されている。
【００２９】
また、図２において、ＧＣＫ信号線は第１のＪＫＦＦ２０２のＣＫ端子と電気的に接続されている。第１のＮＡＮＤ２０６の第１の入力端にはＶＳＹＮＣ信号線が電気的に接続されている。第１のＮＡＮＤ２０６の第２の入力端にはＧＣＫ信号線が電気的に接続されている。第１のＮＡＮＤ２０６の出力端には第１のＪＫＦＦ２０２のＰＲＥＳＥＴ端子と電気的に接続されている。
【００３０】
また、図２において、第１のＪＫＦＦ２０２のＪ端子とＫ端子とＱ端子が電気的に接続されている。第１のＪＫＦＦ２０２のＱ端子はバッファ２０４を介してゲート線駆動回路のＧＳＰ信号線と電気的に接続されている。ＤＣＫ信号線は、バッファ２０４を介してソース線駆動回路２０９のＳＣＫ信号線と電気的に接続されている。前記ＤＣＫ信号線は、インバータ２０５とバッファ２０４を介してソース線駆動回路２０９のＳＣＫ信号線と電気的に接続されている。
【００３１】
また、図２において、ＨＳＹＮＣ信号線は第２のＮＡＮＤ２０７の第１の入力端と電気的に接続されている。第２のＮＡＮＤ２０７の第２の入力端はＳＣＫ信号線と電気的に接続されている。第２のＮＡＮＤ２０７の出力端は第２のＪＫＦＦ２０３のＰＲＥＳＥＴ端子と電気的に接続されている。ＳＣＫ信号線は第２のＪＫＦＦ２０３のＣＫ端子と電気的に接続されている。第２のＪＫＦＦ２０３のＪ端子とＫ端子とＱ端子が電気的に接続されている。第２のＪＫＦＦ２０３のＱ端子はバッファを介してソース線駆動回路２０９のＳＳＰ信号線と電気的に接続されている。上記のバッファの個数は特に限定しない。
【００３２】
図２に示すコントロール回路において、外部より入力される垂直同期信号ＶＳＹＮＣはインバータ回路２０５を介して、Ｄフリップフロップ回路２０１のＰＲＥＳＥＴ端子に入力される。また外部より入力される水平同期信号ＨＳＹＮＣはＤフリップフロップ回路のＣＫ端子に入力される。そしてＤフリップフロップ回路２０１の出力端子は、ゲート線駆動回路に入力されるゲートクロック信号ＧＣＫ、及びインバータを介して出力される反転ゲートクロック信号ＧＣＫＢを出力する。
【００３３】
また、図２のコントロール回路において、外部より入力される垂直同期信号ＶＳＹＮＣ及び前記ゲートクロック信号ＧＣＫが入力されるＮＡＮＤ回路２０６からの出力がＪＫフリップフロップ回路２０２のＰＲＥＳＥＴ端子に入力される。また外部より入力される前記ゲートクロック信号ＧＣＫがＪＫフリップフロップ回路２０２のＣＫ端子に入力される。そしてＪＫフリップフロップ回路２０２の出力端子は、ゲート線駆動回路に入力されるゲートスタートパルス信号ＧＳＰを出力する。
【００３４】
また、図２のコントロール回路において、外部より入力されるドットクロック信号ＤＣＫは、バッファ回路を介してソース信号線駆動回路にソースクロック信号ＳＣＫとして出力される。また外部より入力されるドットクロック信号ＤＣＫはインバータ回路を介してソース線駆動回路に入力される反転ソースクロック信号ＳＣＫＢとして出力される。
【００３５】
また、図２のコントロール回路において、外部より入力される水平同期信号ＨＳＹＮＣ及び外部より入力されるドットクロック信号ＤＣＫが入力されるＮＡＮＤ回路２０５からの出力がＪＫフリップフロップ回路２０３のＰＲＥＳＥＴ端子に入力される。また外部より入力されるドットクロック信号ＤＣＫがＪＫフリップフロップ回路２０３のＣＫ端子に入力される。そしてＪＫフリップフロップ回路２０３の出力端子は、ソース線駆動回路に入力されるソーススタートパルス信号ＧＳＰを出力する。
【００３６】
次に図５にコントロール回路の動作を示す。
【００３７】
ＨＳＹＮＣとほぼ同じタイミングでＳＳＰが出力され、ＤＣＫとほぼ同じタイミングでＳＣＫが出力され、ＳＣＫと反転した論理でＳＣＫＢが出力される。この時、入力信号と同じ波形であるが、ＳＣＫよりもＳＳＰの方が遅延している。
【００３８】
ＶＳＹＮＣのＨレベル３０１の立ち上がりとほぼ同時に、ＧＣＫがＨレベル３０５となり、Ｈレベルを保ち続ける。ＶＳＹＮＣのＨレベル３０１に対して、ＨＳＹＮＣのＨレベル３０２の立ち上がりとほぼ同時にＧＣＫはＬレベルとなる。次のＨＳＹＮＣのＨレベル３０３の立ち上がりとほぼ同時にＧＣＫはＨレベル３０６となる。
【００３９】
ＶＳＹＮＣのＨレベルのパルス３０１と同時に立ち上がるＨＳＹＮＣのＨレベルのパルス３０４を１番目とすると、偶数番目（２ｍ）のＨレベルの立ち上がりでＧＣＫはＬレベルとなり、奇数番目（２ｍ＋１）のＨレベルの立ち上げ利でＧＣＫはＨレベルとなる。ＧＣＫＢはＧＣＫと反転した論理で出力される。
【００４０】
ＶＳＹＮＣのＨレベル３０１の立ち上がりとほぼ同時に立ち上がるＧＣＫの最初のＨレベル３０５の立ち上がりとほぼ同時に、ＧＳＰがＨレベル３０８となり、Ｈレベルを保ち続ける。ＶＳＹＮＣのＨレベル３０１に対して、次に来るＨＳＹＮＣのＨレベル３０２の立ち上がりとほぼ同時にＧＣＫはＬレベルとなり、次のＶＳＹＮＣのＨレベル３０７の立ち上がりまでＬレベルを保ち続ける。この時ＧＣＫの１番目のＨレベル３０５の立ち上がりよりもＧＳＰの１番目のＨレベル３０７の立ち上がりの方が遅延し、ＧＣＫの２番目のＨレベル３０６の立ち上がりよりもＧＳＰの１番目のＨレベル３０７の立ち下がりの方が遅延する。
【００４１】
図６に、図１におけるソース線駆動回路１０１の簡単なタイミングチャートを示し、以下にその動作について順次説明する。図６には、入力信号としてクロック信号（ＳＣＫ、ＳＣＫＢ）、スタートパルス（ＳＳＰ）、デジタル映像信号（Ｄａｔａ）、出力信号として、１段目〜４段目、最終段のサンプリングパルス（ＳＲＯｕｔ１〜４、最終）、ソース信号線出力（ＳＬｉｎｅ１、ＳＬｉｎｅ最終）を示している。
【００４２】
まず、第１ライン期間（Ｐｅｒｉｏｄ１）について説明する。クロック信号とスタートパルス５０１に従ってシフトレジスタが動作し、サンプリングパルス５０３を順次出力する。サンプリングパルス５０３はそれぞれ、デジタル映像信号のサンプリングを行い、ラッチ回路にデータを保持し順次ソース信号線に出力される。
【００４３】
なお、第１ライン期間において、デジタル映像信号５０４は、全てＨレベルを入力している。
【００４４】
ここで、ソース信号線出力は、Ｈレベルとなる（期間５０７）。
【００４５】
次に、第２ライン期間（Ｐｅｒｉｏｄ２）に移る。第１ライン期間と同様に、クロック信号とスタートパルス５０２に従い、サンプリングパルス５０３が順次出力され、デジタル映像信号のサンプリングが行われる。
【００４６】
なお、第２ライン期間において、デジタル映像信号５０５は、全てＬレベルを入力している。
【００４７】
このとき、ソース信号線出力は、全段においてＬレベルとなる（期間５０８）。
【００４８】
シフトレジスタ最終段以降の出力パルス５０９はＰＷＣ信号としてゲート線駆動回路で用いても良い。
【００４９】
図７に、ゲート線駆動回路１０２とソース線駆動回路１０１のタイミングチャートを示し、以下にその動作について順次説明する。図７には、ゲート線駆動回路への入力信号としてクロック信号（ＧＣＫ、ＧＣＫＢ）、スタートパルス（ＧＳＰ）、出力信号として、１段目〜４段目のゲート線出力信号（ＧＬｉｎｅ１〜４）を示している。
【００５０】
クロック信号とスタートパルスに従ってシフトレジスタが動作し、パルス幅をＰＷＣを用いて調整した後、順次ゲート信号線に出力される。
【００５１】
上記ゲート信号線出力によりソース信号線出力（ＳＬｉｎｅ１、ＳＬｉｎｅ最終）を副画素に入力する行を選択する。
【００５２】
本実施の形態の構成ではゲート線駆動回路のシフトレジスタで用いられているＧＣＫ信号線から直接ＧＣＫの立ち上がりエッジを用いて、ＧＳＰの立ち上がりと立ち下がりエッジを生成しているので、ＧＣＫがＧＳＰよりも遅延することはない。
【００５３】
本実施の形態ではソース線駆動回路のシフトレジスタで用いられているＳＣＫ信号線から直接ＳＣＫの立ち上がりエッジを用いて、ＳＳＰの立ち上がりと立ち下がりエッジを生成しているので、ＳＣＫがＳＳＰよりも遅延することはない。
【００５４】
本実施の形態の構成で用いたＤＦＦはＤ端子とＱＢ端子の接続によりＴフリップフロップ（ＴＦＦ）として動作するのでＴＦＦに置き換えても良い。
【００５５】
また、本実施の形態において、外部接続端子数を減少させるため、ソース線駆動回路のシフトレジスタの最終段以降の出力をゲート線駆動回路のパルス幅制御信号（ＰＷＣ）として用いる構成もある。
【００５６】
以上のように本実施の形態は、基板上に形成されたコントロール回路で、ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号を、ドットクロック信号を基にした信号及びドットクロック信号の反転信号を基にした信号として内部生成した信号として出力することができる。またソース信号線駆動回路を駆動するためのスタートパルス信号を、前記水平同期信号を基にした信号として内部生成した信号として出力することができる。またゲート信号線駆動回路を駆動するためのクロック信号及び反転クロック信号を、垂直同期信号の反転信号及び水平同期信号が入力されるＤフリップフロップ回路より出力される信号として内部生成した信号として出力することができる。またゲート信号線駆動回路を駆動するためのスタートパルス信号は、前記垂直同期信号及び前記Ｄフリップフロップ回路より出力される信号が入力されるＪＫフリップフロップ回路より出力される信号として内部生成した信号として出力することができる。前述のコントロール回路におけるソース信号線駆動回路及びゲート信号線駆動回路に出力される各種信号は、デジタル映像信号を入力し、デジタル出力を行う形式のドライバーを用いた表示装置であれば、ＬＣＤ、ＥＬディスプレイ等、多種の表示装置において、外部接続端子数を削減することが出来る。
【００５７】
なお、本実施の形態は、本明細書中の実施例または実施の形態のいかなる記載とも自由に組み合わせて実施することが可能である。
【００５８】
（実施の形態２）
本実施形態においては、実施の形態１と別の構成について説明する。コントロール回路の第１の構成よりも素子数が少なく実装面積の節約できるコントロール回路の構成を図８に示す。
【００５９】
フリップフロップ回路であるＤＦＦとＪＫＦＦと複数のインバータ６０３と複数のバッファ６０４を有し、ＤＦＦ６０１のＣＫ端子にＨＳＹＮＣ信号線が電気的に接続されている。ＤＦＦ６０１のＱＢ端子はＤ端子と電気的に接続されている。ＤＦＦ６０１のＰＲＥＳＥＴ端子はＶＳＹＮＣ信号線がインバータを介して電気的に接続されている。ＤＦＦ６０１のＱ端子はバッファ６０４を介してゲート線駆動回路のＧＣＫ信号線と電気的に接続されている。ＤＦＦ６０１のＱ端子はインバータ６０３とバッファ６０４を介してＧＣＫＢ信号線と電気的に接続されている。ＧＣＫ信号線はＪＫＦＦ６０２のＣＫ端子と電気的に接続されている。ＪＫＦＦ６０２のＰＲＥＳＥＴ端子はＶＳＹＮＣ信号線が電気的に接続されている。ＪＫＦＦ６０２のＪ端子とＫ端子とＱ端子が電気的に接続されている。ＪＫＦＦ６０２のＱ端子はバッファを介してゲート線駆動回路６０７のＧＳＰ信号線と電気的に接続されている。ＨＳＹＮＣ信号線はバッファ６０４を介してソース線駆動回路６０６のＳＣＫ信号線と電気的に接続されている。ＨＳＹＮＣ信号線はインバータ６０３とバッファ６０４を介してソース線駆動回路６０６のＳＣＫＢ信号線と電気的に接続され、ＨＳＹＮＣ信号線はバッファ６０４を介してソース線駆動回路６０６のＳＳＰ信号線と接続されている。上記のバッファの個数は特に限定しない。
【００６０】
図８に示すコントロール回路において、外部より入力される垂直同期信号ＶＳＹＮＣはインバータ回路６０３を介して、Ｄフリップフロップ回路６０１のＰＲＥＳＥＴ端子に入力される。また外部より入力される水平同期信号ＨＳＹＮＣはＤフリップフロップ回路のＣＫ端子に入力される。そしてＤフリップフロップ回路６０１の出力端子は、ゲート線駆動回路に入力されるゲートクロック信号ＧＣＫ、及びインバータを介して出力される反転ゲートクロック信号ＧＣＫＢを出力する。
【００６１】
また、図８のコントロール回路において、外部より入力される垂直同期信号ＶＳＹＮＣはインバータ回路６０３を介して、ＪＫフリップフロップ回路２０２のＰＲＥＳＥＴ端子に入力される。また前記ゲートクロック信号ＧＣＫがＪＫフリップフロップ回路６０２のＣＫ端子に入力される。そしてＪＫフリップフロップ回路
０２の出力端子は、ゲート線駆動回路に入力されるゲートスタートパルス信号ＧＳＰを出力する。
【００６２】
また、図８のコントロール回路において、外部より入力されるドットクロック信号ＤＣＫは、バッファ回路を介してソース信号線駆動回路にソースクロック信号ＳＣＫとして出力される。また外部より入力されるドットクロック信号ＤＣＫはインバータ回路を介してソース線駆動回路に入力される反転ソースクロック信号ＳＣＫＢとして出力される。
【００６３】
また、図８のコントロール回路において、外部より入力されるドットクロック信号ＤＣＫは、バッファ回路を介してソース信号線駆動回路にソーススタートパルス信号ＳＳＰとして出力される。
【００６４】
実施の形態１と同様に図５を用いてコントロール回路の動作を示す。
【００６５】
ＨＳＹＮＣとほぼ同じタイミングでＳＳＰが出力され、ＤＣＫとほぼ同じタイミングでＳＣＫが出力され、ＳＣＫと反転した論理でＳＣＫＢが出力される。この時のＳＳＰとＳＣＫのタイミングの前後関係は不明である。
ＶＳＹＮＣのＨレベル３０１の立ち上がりとほぼ同時に、ＧＣＫがＨレベル３０５となり、Ｈレベルを保ち続ける。ＶＳＹＮＣのＨレベル３０１に対して、ＨＳＹＮＣのＨレベル３０２の立ち上がりとほぼ同時にＧＣＫはＬレベルとなる。次のＨＳＹＮＣのＨレベル３０３の立ち上がりとほぼ同時にＧＣＫはＨレベル３０６となる。
ＶＳＹＮＣのＨレベルのパルス３０１と同時に立ち上がるＨＳＹＮＣのＨレベルのパルス３０４を１番目とすると、偶数番目（２ｍ）のＨレベルの立ち上がりでＧＣＫはＬレベルとなり、奇数番目（２ｍ＋１）のＨレベルの立ち上げ利でＧＣＫはＨレベルとなる。ＧＣＫＢはＧＣＫと反転した論理で出力される。
【００６６】
ＶＳＹＮＣのＨレベル３０１の立ち上がりとほぼ同時に、ＧＳＰがＨレベル３０８となり、Ｈレベルを保ち続ける。ＶＳＹＮＣのＨレベル３０１に対して、次に来るＨＳＹＮＣのＨレベル３０２の立ち上がりとほぼ同時にＧＣＫはＬレベルとなり、次のＶＳＹＮＣのＨレベル３０７の立ち上がりまでＬレベルを保ち続ける。この時ＧＣＫの２番目のＨレベル３０６の立ち上がりよりもＧＳＰの１番目のＨレベル３０７の立ち下がりのタイミングの方が遅延する。
【００６７】
上記第２のコントロール回路構成はＧＳＰの立ち下がりのタイミングのみが、ＧＣＫの立ち上がりのタイミングよりも遅延する。
【００６８】
本実施の形態の構成ではＶＳＹＮＣの立ち上がりエッジを用いて、ＧＳＰの立ち上がりエッジを生成し、ＧＣＫの立ち上がりエッジを用いて、ＧＳＰの立ち下がりエッジを生成している。
【００６９】
本実施の形態の構成ではＧＳＰの立ち下がりのタイミングがＧＣＫの立ち上がりのタイミングよりも遅延する。
【００７０】
本実施の形態の構成で用いたＤＦＦはＤ端子とＱＢ端子の接続によりＴＦＦとして動作するのでＴＦＦに置き換えても良い。
【００７１】
なお、本実施の形態は、コントロール回路をソース線駆動回路とゲート線駆動回路と画素マトリクスを含む同一基板上に一体形成することにより、外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化できる。また上記第コントロール回路の構成では、スタートパルス信号をクロック信号よりも遅延させるために、ＴＦＴ基板上に遅延回路を設ける必要はないといった利点を得ることができる。
【００７２】
なお、本実施の形態は、本明細書中の実施例または実施の形態のいかなる記載とも自由に組み合わせて実施することが可能である。
【実施例１】
【００７３】
以下に本発明の表示装置において、絶縁表面を有する基板上に薄膜トランジスタで作製する例について、作製手順を簡略に図９〜１１を用いて示す。図９〜１１に示す構成のアクティブマトリクス型表示装置は液晶表示装置やＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子を用いた表示装置を実現することを可能とするものである。
【００７４】
まず、図９（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラス基板４０１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成るブロッキング層４０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ４、ＮＨ３、Ｎ２Ｏから作製される酸化窒化シリコン膜を１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成し、同様にＳｉＨ４、Ｎ２Ｏから作製される酸化窒化水素化シリコン膜を５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成する。本実施例ではブロッキング層４０２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【００７５】
島状に分割された半導体層４０３〜４０６は、非晶質構造を有する半導体膜を、レーザーアニール法やファーネスアニール炉を用いた熱処理により結晶構造を有する半導体膜（以下、結晶質半導体膜という）で形成する。この島状の半導体層４０３〜４０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００７６】
レーザーアニール法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ４レーザーを用いる。レーザー発振器から出力されるレーザー光は、光学系で線状に集光し半導体膜に照射する方法を用いる。アニールの条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００ｍＪ／ｃｍ２（代表的には２００〜３００ｍＪ／ｃｍ２）とする。また、ＹＡＧレーザーを用いる場合には、第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００ｍＪ／ｃｍ２（代表的には３５０〜５００ｍＪ／ｃｍ２）とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。
【００７７】
次いで、島状の半導体層４０３〜４０６を覆うゲート絶縁膜４０７を形成する。ゲート絶縁膜４０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さとして酸化窒化シリコン膜を形成する。勿論、ゲート絶縁膜４０７はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００７８】
そして、ゲート絶縁膜４０７上にゲート電極を形成するための第１の導電膜４０８ａと第２の導電膜４０８ｂとを形成する。本実施例では、第１の導電膜４０８ａを窒化タンタルまたはチタンで５０〜１００ｎｍの厚さに形成し、第２の導電膜４０８ｂをタングステンで１００〜３００ｎｍの厚さに形成する。これらの材料は、窒素雰囲気中における４００〜６００℃の熱処理でも安定であり、抵抗率が著しく増大することがない。
【００７９】
次に図９（Ｂ）に示すように、レジストによるマスク４０９を形成し、ゲート電極を形成するための第１のエッチング処理を行う。エッチング方法に限定はないが、好適にはＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いる。エッチング用ガスにＣＦ４とＣｌ２を混合し、０．５〜２Ｐａ、好ましくは１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ４とＣｌ２を混合した場合にはタングステン膜、窒化タンタル膜及びチタン膜の場合でも、それぞれ同程度の速度でエッチングすることができる。
【００８０】
上記エッチング条件では、レジストによるマスクの形状と、基板側に印加するバイアス電圧の効果により端部をテーパー形状とすることができる。テーパー部の角度は２５〜４５度となるようにする。また、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。タングステンに対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッチングされる。こうして、第１のエッチング処理により第１の導電膜と第２の導電膜から成る第１の形状の導電層４１０〜４１５（第１の導電膜４１０ａ〜４１５ａと第２の導電膜４１０ｂ〜４１５ｂ）を形成する。４１６はゲート絶縁膜であり、第１の形状の導電層で覆われない領域は２０〜５０ｎｍ程度エッチングされ薄くなる。
【００８１】
そして図９（Ｃ）に示すように、第１のドーピング処理を行いｎ型の不純物（ドナー）をドーピングする。ドーピングの方法はイオンドープ法若しくはイオン注入法で行う。イオンドープ法の条件はドーズ量を１×１０１３〜５×１０１４／ｃｍ２として行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。この場合、加速電圧を制御（例えば、２０〜６０ｋｅＶ）して、第１の形状の導電層をマスクとして利用する。こうして、第１の不純物領域４１７〜４２０を形成する。例えば、第１の不純物領域４１７〜４２０おけるｎ型の不純物の濃度は１×１０２０〜１×１０２１／ｃｍ３の範囲で形成する。
【００８２】
図１０（Ａ）で示す第２のエッチング処理は、同様にＩＣＰエッチング装置を用い、エッチングガスにＣＦ４とＣｌ２とＯ２を混合して、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ電力（１３．５６ＭＨｚ）を供給してプラズマを生成する。基板側（試料ステージ）には５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりタングステン膜を異方性エッチングし、第１の導電層である窒化タンタル膜またはチタン膜を残存させるようにする。こうして、第２の形状の導電層４２１〜４２６（第１の導電膜４２１ａ〜４２６ａと第２の導電膜４２１ｂ〜４２６ｂ）を形成する。ゲート絶縁膜は第２の形状の導電層４２１〜４２６で覆われない領域はさらに２０〜５０ｎｍ程度エッチングされて膜厚が薄くなる。
【００８３】
次いで、第２のドーピング処理を行う。第１のドーピング処理よりもドーズ量を下げ高加速電圧の条件でｎ型の不純物（ドナー）をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０１３／ｃｍ２のドーズ量で行い、図９（Ｃ）で島状の半導体層に形成された第１の不純物領域の内側に第２の不純物領域４２７〜４３０を形成する。このドーピングは、第２の形状の導電層４２３ｂ〜４２６ｂを不純物元素に対するマスクとして用い、第２の形状の導電層４２３ａ〜４２６ａの下側の領域に不純物元素が添加されるようにドーピングする。この不純物領域は、第２の形状の導電層４２３ａ〜４２６ａがほぼ同じ膜厚で残存していることから、第２の形状の導電層に沿った方向における濃度分布の差は小さく、１×１０１７〜１×１０１９／ｃｍ３の濃度でｎ型の不純物（ドナー）が含まれるように形成する。
【００８４】
そして、図１０（Ｂ）に示すように、第３のエッチング処理を行い、ゲート絶縁膜のエッチング処理を行う。その結果、第２の形状の導電層４２１ａ〜４２６ａもエッチングされ、端部が後退して小さくなり、第３の形状の導電層４３１〜４３６（第１の導電膜４３１ａ〜４３６ａと第２の導電膜４３１ｂ〜４３６ｂ）が形成される。４３７は残存するゲート絶縁膜であり、エッチングをさらに進めて半導体層の表面を露出させても良い。
【００８５】
ｐチャネル型ＴＦＴに対しては、図１０（Ｃ）に示すように、レジストマスク４３８、４３９を形成し、ｐチャネル型ＴＦＴを形成する島状の半導体層にｐ型の不純物（アクセプタ）をドーピングする。ｐ型の不純物（アクセプタ）は１３族に属する元素から選ばれ、典型的にはボロン（Ｂ）を用いる。第３の不純物領域４４０ａ〜４４０ｃの不純物濃度は２×１０２０〜２×１０２１／ｃｍ３となるようにする。第３の不純物領域にはリンが添加されているが、それ以上の濃度でボロンを添加して導電型を反転させておく。
【００８６】
以上までの工程で半導体層に不純物領域が形成される。図１０において、第３の形状の導電層４３３〜４３５はゲート電極となり、第３の形状の導電層４３６は容量配線となる。また、第３の形状の導電層４３１、４３２はソース線などの配線を形成する。
【００８７】
次に、図１１（Ａ）では最初に、窒化シリコン膜（ＳｉＮ：Ｈ）または酸化窒化シリコン膜（ＳｉＮｘＯｙ：Ｈ）から成る第１の絶縁膜４４１をプラズマＣＶＤ法で形成する。そして導電型の制御を目的としてそれぞれの島状の半導体層に添加された不純物元素を活性化する工程を行う。活性化はファーネスアニール炉を用いる熱アニール法で行うことが好ましい。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することもできる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行う。
【００８８】
その後、第１の絶縁膜４４１上に窒化シリコン膜（ＳｉＮ：Ｈ）または酸化窒化シリコン膜（ＳｉＮｘＯｙ：Ｈ）から成る第２の絶縁膜４４２を形成する。そして、３５０〜５００℃で熱処理を行う。第２の絶縁膜４４２から放出される水素により半導体膜の水素化を行う。
【００８９】
さらに、図１１（Ｂ）で示すように有機樹脂からなる第３の絶縁膜４４３を約１０００ｎｍの厚さに形成する。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成する。
【００９０】
次に、第３の絶縁膜４４３、第２の絶縁膜４４２、第１の絶縁膜４４１に、コンタクトホールを形成し、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）などを用いて、接続電極４５１及びソースまたはドレイン配線４４４〜４４７を形成する。また、画素部においては、第１の画素電極４５０、ゲート配線４４９、接続電極４４８を形成する。
【００９１】
こうして、同一の基板上にｐチャネル型ＴＦＴ４５３とｎチャネル型ＴＦＴ４５４が形成される。図１１（Ｂ）ではｐチャネル型ＴＦＴ４５３とｎチャネル型ＴＦＴ４５４の断面図のみを示しているが、これらのＴＦＴを用いて、本発明の表示装置が具備する薄膜トランジスタを同一基板上に形成することができる。
【００９２】
本実施例で説明した薄膜トランジスタの構造はあくまで一実施例であり、図９〜１１に示した作製工程及び構造に限定される必要はない。公知の薄膜トランジスタ作製方法によって、本発明の表示装置が具備する薄膜トランジスタを同一基板上に形成することができる。
【００９３】
なお、本実施例は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。すなわちコントロール回路をソース線駆動回路とゲート線駆動回路と画素マトリクスを含む同一基板上に一体形成することにより、外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化できる。また上記第コントロール回路の構成では、スタートパルス信号をクロック信号よりも遅延させるために、基板上に薄膜トランジスタで形成された遅延回路を設ける必要はないといった利点を得ることができる。
【実施例２】
【００９４】
本実施例では、アクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。図１２に示すように、図１１（Ｂ）の状態の基板上に層間膜４６１、４６２を形成し、その上に第２の画素電極４６３を形成し、その上に配向膜５５１を形成する。本実施例では配向膜としてポリイミド膜を用いる。また、対向基板５５２には、透明導電膜５５３と、配向膜５５４とを形成する。なお、対向基板には必要に応じてカラーフィルターや遮蔽膜を形成しても良い。
【００９５】
次に、配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するように調節する。そして、画素部と、駆動回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせる。
【００９６】
その後、両基板の間に液晶５５５を注入し、封止材（図示せず）によって完全に封止する。液晶には公知の液晶材料を用いれば良い。このようにして図５に示すアクティブマトリクス型液晶表示装置が完成する。
【００９７】
次に、このアクティブマトリクス型液晶表示装置の構成を、図１３の斜視図を用いて説明する。アクティブマトリクス基板は、ガラス基板７０１上に形成された、画素部７０２と、ゲート側駆動回路７０３と、ソース側駆動回路７０４で構成される。画素部の画素ＴＦＴ７０５はｎチャネル型ＴＦＴであり、画素電極７０６及び保持容量７０７に接続される。
【００９８】
また、周辺に設けられる本発明のコントロール回路７１３はＦＰＣを介してゲート側駆動回路７０３と、ソース側駆動回路７０４に接続されている。ゲート側駆動回路７０３と、ソース側駆動回路７０４はそれぞれゲート配線７０８とソース配線７０９で画素部７０２に接続されている。また、ＦＰＣ７１０が接続された外部入出力端子７１１にはコントロール回路７１３まで信号を伝達するための入出力配線（接続配線）７１２が設けられている。また、６１４は対向基板である。
【００９９】
本実施例で説明したアクティブマトリクス型液晶表示装置の構成はあくまで一実施例であり、図１２、図１３に示した構造に限定される必要はない。公知のアクティブマトリクス型液晶表示装置の作製方法によって、本発明の表示装置を得ればよい。
【０１００】
なお、本実施例は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。すなわちコントロール回路をソース線駆動回路とゲート線駆動回路と画素マトリクスを含む同一基板上に一体形成することにより、外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化できる。また上記第コントロール回路の構成では、スタートパルス信号をクロック信号よりも遅延させるために、ＴＦＴ基板上に遅延回路を設ける必要はないといった利点を得ることができる。
【実施例３】
【０１０１】
本実施例では、薄膜トランジスタで構成された副画素を有する画素の等価回路と、その動作について説明する。ここでは画素にＥＬ素子に代表される発光素子を有する構成について説明する。
【０１０２】
図１４には、発光素子２００１と、ビデオ信号が入力される信号線２００２、ビデオ信号の画素への入力を制御するスイッチング用のトランジスタ２００３、発光素子２００１の発光または非発光を制御する駆動用のトランジスタ２００４、ビデオ信号の電位を保持するための容量素子２００５を有する副画素の等価回路を示す。各トランジスタの特性はエンハンスメント型、又はディプリーション型トランジスタを用いることができる。
【０１０３】
本実施の形態では、スイッチング用のトランジスタ２００３をｎチャネル型トランジスタ、駆動用トランジスタ２００４をｐチャネル型トランジスタとする。
【０１０４】
容量素子２００５は、駆動用トランジスタ２００４のゲート容量が大きく、各トランジスタからのリーク電流が許容範囲である場合、設ける必要はない。
【０１０５】
このような画素構成の接続関係を示す。スイッチング用トランジスタ２００３のゲート電極は走査線２００６に接続され、第１の電極は信号線２００２に接続され、第２の電極は駆動用トランジスタ２００４のゲート電極に接続されている。駆動用トランジスタ２００４の第１の電極は電源線２００７に接続され、駆動用トランジスタ２００４のゲート・ソース間には容量素子２００５が設けられている。容量素子２００５はスイッチング用トランジスタ２００３が非選択状態（オフ状態）にあるとき、駆動用トランジスタ２００４のゲート・ソース間の電位差を保持する、つまりビデオ信号の電位を保持するように接続されている。そのため、容量素子の一方の電極は駆動用トランジスタ２００４のゲート電極に接続され、他方の電極は電源線２００７に接続されている。
【０１０６】
このような副画素を多数有し、各発光素子からの発光面積を制御する面積階調表示を行なう。
【０１０７】
次に副画素における各トランジスタの具体的な動作について、図１５に示すタイミングチャートを用いて説明する。なお図２１（Ａ）は、縦軸は走査線、横軸は時間のときのタイミングチャートを示し、図１５（Ｂ）はｊ行目の走査線Ｇｊのタイミングチャートを示す。
【０１０８】
表示装置は、そのフレーム周波数を通常６０Ｈｚ程度とする。つまり、１秒間に６０回程度の画面の描画が行われ、画面の描画を１回行なう期間を１フレーム期間（単位フレーム期間）と呼ぶ。副画素は図１５（Ａ）に示すように、１フレーム期間に、書き込み期間Ｔａ、発光期間Ｔｓとを行なう。
【０１０９】
書き込み期間Ｔａにおいて、順次走査線２００６が選択されると、走査線２００６に接続されているスイッチング用トランジスタ２００３がオンとなる。そしてスイッチング用トランジスタ２００３がオンとなると、信号線から入力されるビデオ信号によって容量素子２００５に電荷が蓄積される。この電荷が駆動用トランジスタ２００４のしきい値電圧Ｖｔｈ以上となると、駆動用トランジスタ２００４がオンとなり、発光素子２００１が発光する。
【０１１０】
そして発光素子２００１は、供給される電流に見合った輝度で発光し、発光期間Ｔｓとなる。
【０１１１】
発光期間Ｔｓでは、走査線２００６の電位を制御することでスイッチング用トランジスタ２００３をオフとし、書き込み期間Ｔａにおいて書き込まれたビデオ信号の電位を容量素子２００５により保持している。その結果、発光素子２００１は発光し続ける。
【０１１２】
また書き込み期間Ｔａにおいて、信号線から入力されるビデオ信号によって駆動用トランジスタ２００４がオフとなる場合、発光期間Ｔｓでは、容量素子２００５には電位が保持されていないため、発光素子は非発光となっている。
【０１１３】
すなわち、書き込み期間Ｔａにおいて駆動用トランジスタ２００４をオンとする場合、発光期間Ｔｓではビデオ信号の電位が容量素子２００５によって保持されているので、発光し続けている。逆に、書き込み期間Ｔａにおいて駆動用トランジスタ２００４をオフとする場合、発光期間Ｔｓではビデオ信号の電位は容量素子２００５によって保持されず、非発光となっている。
【０１１４】
このように、発光素子を発光、又は非発光とすることにより階調表示を行なう。特に、各副画素における発光素子からの発光面積に重みをつけた状態で、発光素子を発光、又は非発光とすることにより面積階調表示を行なう。
【０１１５】
なお、本実施例は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。すなわちコントロール回路をソース線駆動回路とゲート線駆動回路と画素マトリクスを含む同一基板上に一体形成することにより、外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化できる。また上記第コントロール回路の構成では、スタートパルス信号をクロック信号よりも遅延させるために、ＴＦＴ基板上に遅延回路を設ける必要はないといった利点を得ることができる。
【実施例４】
【０１１６】
本実施例では、図１４に示す画素回路に対応する上面図について説明する。
【０１１７】
図１４に相当する上面図を示す図１６（Ａ）には、信号線２４０１、電源線２４０９、走査線２４０８、スイッチング用のトランジスタ２４０３、駆動用のトランジスタ２４０４、第１の副画素の発光素子の第１電極２４０７ａ、第１の副画素の発光素子２４１０ａ、第２の副画素の発光素子の第１電極２４０７ｂ、第１の副画素の発光素子２４１０ｂ、容量素子２４０６ａ、２４０６ｂ、グラウンド線ＧＮＤを示す。また、図１６（Ａ）に示す条面図に対応する回路図を図１６（Ｂ）に示す。なお、本実施例では容量素子について容量素子２４０６ａ、２４０６ｂの複数の構成としたがどちらか一方であってもよいし、設けなくてもよい。
【０１１８】
図１６において、各トランジスタがトップゲート構造の場合は、基板、半導体層、ゲート絶縁膜、走査線、層間絶縁膜、信号線、の順で膜が構成される。ボトムゲート構造の場合は、基板、走査線、ゲート絶縁膜、半導体層、層間絶縁膜、信号線、の順で膜が構成される。
【０１１９】
図２４では、信号線２４０１と平行して、電源線２４０９が形成されている。そのため、信号線２４０８、電源線２４０９は同一導電膜をパターニングして得る。
【０１２０】
スイッチング用のトランジスタ２４０３は半導体膜に対して二つのゲート電極が設けられたダブルゲート型構造を有し、走査線２４０８の一部がこれらゲート電極として機能している。またスイッチング用のトランジスタ２４０３の第１の電極は、コンタクトホールを介して信号線２４０１と接続され、第２の電極は、容量素子２４０６ａ、２４０６ｂと接続している。さらに容量素子２４０６ｂの一方の電極は、駆動用のトランジスタ２４０４のゲート電極と同一導電膜から構成され、他方の電極に相当する半導体膜は、電源線２４０９とコンタクトホールを介して接続されている。
【０１２１】
駆動用のトランジスタ２４０４のゲート電極は、固定電位を有する電源線２４０９とコンタクトホールを介して接続され、第２の電極は、信号線と同一導電膜により形成された配線と接続され、当該配線上に発光素子の第１電極２４０７及び２４０７ｂが形成され、接続している。配線と陽極は、コンタクトホールを介して接続されてもよい。
【０１２２】
なお、スイッチングトランジスタ２４０３、及び駆動用のトランジスタ２４０４のチャネル形成領域が、各々２つ形成されるダブルゲート構造について説明したが、チャネル形成領域が一つ形成されるシングルゲート構造または三つ形成されるトリプルゲート構造であってもよい。あるいは、チャネル形成領域の上下にゲート絶縁膜を介して配置された２つのゲート電極を有するデュアルゲート型やその他の構造としてもよい。
【０１２３】
発光素子の陽極は、ＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ：インジウム錫酸化物）を代表とする透明導電膜から形成され、その面積比は２４０７ａ：２４０７ｂ＝１：２となるように設けられ、陽極上には電界発光層、及び陰極を形成する。そして、信号線２４０１から入力されるビデオ信号に基づき、電界発光層は発光状態、又は非発光状態となる。その発光面積に１：２と重みをつけて、その選択により面積階調表示を行なう。
【０１２４】
なお、本発明の表示装置の画素周辺における配線の構成は多岐にわたり、本明細書に列挙した構成に特に限定されないものであることを付記する。
【０１２５】
なお、本実施例は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。すなわちコントロール回路をソース線駆動回路とゲート線駆動回路と画素マトリクスを含む同一基板上に一体形成することにより、外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化できる。また上記第コントロール回路の構成では、スタートパルス信号をクロック信号よりも遅延させるために、ＴＦＴ基板上に遅延回路を設ける必要はないといった利点を得ることができる。
【実施例５】
【０１２６】
本実施の形態では、副画素の断面の拡大図を示す。なお本実施の形態では、トランジスタとして多結晶シリコンを有する薄膜トランジスタ（ＴＦＴ）を用いる場合で説明する。勿論、本発明の表示装置において、トランジスタは多結晶シリコンで形成されたものに限定されるものではなく、アモルファスシリコン等の半導体特性を有する化合物であればよいことを付記する。
【０１２７】
図１７（Ａ）に示すように、絶縁表面を有する基板２８００に設けられたｐチャネル型の駆動用のトランジスタ２８０１は、レーザ照射や加熱による結晶化処理、或いはニッケル、チタンなどの金属元素の触媒作用を用いて結晶化処理が行われた結晶性半導体膜を有する。半導体膜上にはゲート絶縁膜を介してゲート電極及びゲート線が設けられており、ゲート電極下の半導体膜がチャネル形成領域となる。ゲート電極をマスクとして自己整合的にボロン等の不純物元素を半導体膜に添加し、ソース領域及びドレイン領域となる不純物領域が形成される。ゲート電極を覆うように第１の絶縁膜が設けられており、第１の絶縁膜には不純物領域上にコンタクトホールが形成されている。コンタクトホールには配線が形成され、ソース配線及びドレイン配線として機能している。ドレイン電極と電気的に接続するように、発光素子の第１電極２８１１が設けられる。そして、第１電極２８１１を覆うように第２の絶縁膜が設けられ、第２の絶縁膜の第１電極上に開口部を形成する。開口部には、電界発光層２８１２が設けられ、電界発光層や第２の絶縁膜を覆うように発光素子の第２電極２８１３が設けられる。
【０１２８】
電界発光層２８１２は、第１電極２８１１側から順に、ＨＩＬ（ホール注入層）、ＨＴＬ（ホール輸送層）、ＥＭＬ（発光層）、ＥＴＬ（電子輸送層）、ＥＩＬ（電子注入層）の順に積層されている。代表的には、ＨＩＬとしてＣｕＰｃ、ＨＴＬとしてα−ＮＰＤ、ＥＴＬとしてＢＣＰ、ＥＩＬとしてＢＣＰ：Ｌｉをそれぞれ用いる。
【０１２９】
また、電界発光層２８１２として、フルカラー表示とする場合、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の発光を示す材料を、それぞれ蒸着マスクを用いた蒸着法、またはインクジェット法などによって選択的に形成すればよい。具体的には、ＨＩＬとしてＣｕＰｃやＰＥＤＯＴ、ＨＴＬとしてα−ＮＰＤ、ＥＴＬとしてＢＣＰやＡｌｑ３、ＥＩＬとしてＢＣＰ：ＬｉやＣａＦ２をそれぞれ用いる。また例えばＥＭＬは、Ｒ、Ｇ、Ｂのそれぞれの発光色に対応したドーパント（Ｒの場合ＤＣＭ等、Ｇの場合ＤＭＱＤ等）をドープしたＡｌｑ３を用いればよい。なお、上記電界発光層の積層構造に限定されない。
【０１３０】
より具体的な電界発光層の積層構造は、赤色の発光を示す電界発光層２８１２を形成する場合、例えば、ＣｕＰｃを３０ｎｍし、α−ＮＰＤを６０ｎｍした後、同一のマスクを用いて、赤色の発光層としてＤＣＭ２及びルブレンが添加されたＡｌｑ３を４０ｎｍし、電子輸送層としてＢＣＰを４０ｎｍし、電子注入層としてＬｉが添加されたＢＣＰを１ｎｍする。また、緑色の発光を示す電界発光層２８１２を形成する場合、例えば、ＣｕＰｃを３０ｎｍし、α―ＮＰＤを６０ｎｍした後、同一の蒸着マスクを用いて、緑色の発光層としてクマリン５４５Ｔが添加されたＡｌｑ３を４０ｎｍ、電子輸送層としてＢＣＰを４０ｎｍし、電子注入層としてＬｉが添加されたＢＣＰを１ｎｍする。また、青色の発光を示す電界発光層２８１２を形成する場合、例えば、ＣｕＰｃを３０ｎｍし、α−ＮＰＤを６０ｎｍした後、同一のマスクを用いて発光層としてビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛：Ｚｎ（ＰＢＯ）２を１０ｎｍし、電子輸送層としてＢＣＰを４０ｎｍし、電子注入層としてＬｉが添加されたＢＣＰを１ｎｍする。
【０１３１】
以上、各色の電界発光層のうち、共通しているＣｕＰｃやα−ＮＰＤは、画素部全面に形成することができる。またマスクは、各色で共有することもでき、例えば、赤色の電界発光層を形成後、マスクをずらして、緑色の電界発光層、再度マスクをずらして青色の電界発光層を形成することができる。形成する各色の電界発光層の順序は適宜設定すればよい。
【０１３２】
また白色の発光を示す電界発光層を形成する場合、カラーフィルター、又はカラーフィルター及び色変換層などを別途設けることによってフルカラー表示を行なうことができる。カラーフィルターや色変換層は、第２の基板に設けた後、張り合わせればよい。
【０１３３】
また第１電極との仕事関数を考慮して材料を選択する。例えば、第１電極を陽極とし、第２電極を陰極とする場合で説明する。
【０１３４】
第１電極としては、仕事関数の大きい（仕事関数４．０ｅＶ）金属、合金、電気伝導性化合物、およびこれらの混合物などを用いることが好ましい。具体例な材料としては、ＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合したＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）の他、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、または金属材料の窒化物（ＴｉＮ）等を用いることができる。
【０１３５】
一方、第２電極としては、仕事関数の小さい（仕事関数３．８ｅＶ以下）金属、合金、電気伝導性化合物、およびこれらの混合物などを用いることが好ましい。具体的な材料としては、元素周期律の１族または２族に属する元素、すなわちＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ）や化合物（ＬｉＦ、ＣｓＦ、ＣａＦ２）の他、希土類金属を含む遷移金属を用いて形成することができる。但し、第２の電極は透光性を有するため、これら金属、又はこれら金属を含む合金を非常に薄く形成し、ＩＴＯ等の金属（合金を含む）との積層により形成する。
【０１３６】
これら第１電極、及び第２電極は蒸着法、スパッタリング法等により形成することができる。
【０１３７】
但し画素構成により、第１電極及び第２電極のいずれも陽極、又は陰極となりうる。例えば、駆動用のトランジスタの極性をｎチャネル型とし、第１の電極を陰極、第２の電極と陽極とすることができる。
【０１３８】
その後、窒素を含むパッシベーション膜２８１４をスパッタリング法やＣＶＤ法により形成し、水分や酸素の侵入を防止する。このとき形成される空間には、窒素を封入し、さらに乾燥剤を配置してもよい。また透光性を有し、吸水性の高い樹脂を充填してもよい。さらに第１電極、第２電極、その他の電極により、表示手段の側面を覆って酸素や水分の侵入を防ぐこともできる。その後、封止基板２８１５を張り合わせる。
【０１３９】
またコントラストを高めるため、偏光板又は円偏光板を設けてもよい。例えば、表示面の一面又は両面に偏光板、若しくは円偏光板を設けることができる。
【０１４０】
このように形成された副画素を有する表示装置は、第１電極２８１１及び第２電極２８１３が透光性を有する。そのため、信号線から入力されるビデオ信号に応じた輝度で発光素子から光が両矢印方向に射出する。
【０１４１】
図１７（Ａ）のように、発光素子を有する副画素の発光面積、つまり透明導電膜の面積に重みをつける面積階調表示であって、両方向に光が射出される表示装置は、設計上、透明導電膜の面積を大きくすることができる。その結果、非発光状態での透過率を高くすることができ好ましい。
【０１４２】
図１７（Ｂ）は、光の射出方向が封止基板２８１５側のみである。そのため第１電極２８１１は非透光性、好ましくは反射性の高い導電膜とし、第２電極２８１３は透光性を有する導電膜とする。その他の構成は図１７（Ａ）と同様であるため説明を省略する。
【０１４３】
図１７（Ｃ）は、光の射出方向が基板２８００側のみである。そのため第１電極２８１１は透光性を有する導電膜とし、第２電極２８１３は非透光性、好ましくは反射性の高い導電膜とする。その他の構成は図１７（Ａ）と同様であるため説明を省略する。
【０１４４】
図１７（Ｂ）、図１７（Ｃ）のように、光の射出方向とならない側に設けられた発光素子の電極に、反射性の高い導電膜を用いることにより光を有効利用することができる。
【０１４５】
本実施例において、透光性を有する導電膜を得るためには、非透光性を有する導電膜を、透光性を有するように薄く形成し、その上に透光性を有する導電膜を積層してもよい。
【０１４６】
なお、本実施例は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。すなわちコントロール回路をソース線駆動回路とゲート線駆動回路と画素マトリクスを含む同一基板上に一体形成することにより、外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化できる。また上記第コントロール回路の構成では、スタートパルス信号をクロック信号よりも遅延させるために、ＴＦＴ基板上に遅延回路を設ける必要はないといった利点を得ることができる。
【実施例６】
【０１４７】
本実施例においては、本発明の表示装置を表示部に有する電子機器の構成例について説明する。
【０１４８】
発光素子を含む画素領域を備えた表示装置を用いた電子機器として、テレビジョン装置（テレビ、テレビジョン受信機）、デジタルカメラ、デジタルビデオカメラ、携帯電話装置（携帯電話機）、ＰＤＡ等の携帯情報端末、携帯型ゲーム機、モニター、コンピュータ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置等が挙げられる。これらの電子機器の表示部に本発明の表示装置を適用することができる。その電子機器の具体例について、図１８を参照して説明する。
【０１４９】
図１８（Ａ）に示す本発明の表示装置を用いた携帯情報端末は、本体９２０１、表示部９２０２等を含み、本発明により外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化をすることができる。図１８（Ｂ）に示す本発明の表示装置を用いたデジタルビデオカメラは、表示部９７０１、９７０２等を含み、本発明により外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化をすることができる。図１８（Ｃ）に示す本発明の表示装置を用いた携帯端末は、本体９１０１、表示部９１０２等を含み、本発明により外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化をすることができる。図１８（Ｄ）に示す本発明の表示装置を用いた携帯型のテレビジョン装置は、本体９３０１、表示部９３０２等を含み、本発明により外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化をすることができる。図１８（Ｅ）に示す本発明の表示装置を用いた携帯型のコンピュータは、本体９４０１、表示部９４０２等を含み、外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化をすることができる。図１８（Ｆ）に示す本発明の表示装置を用いたテレビジョン装置は、本体９５０１、表示部９５０２等を含み、外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化をすることができる。
【０１５０】
なお、本実施例は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。すなわちコントロール回路をソース線駆動回路とゲート線駆動回路と画素マトリクスを含む同一基板上に一体形成することにより、外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化できる。また上記第コントロール回路の構成では、スタートパルス信号をクロック信号よりも遅延させるために、ＴＦＴ基板上に遅延回路を設ける必要はないといった利点を得ることができる。
【図面の簡単な説明】
【０１５１】
【図１】本発明の一実施形態を示す図。
【図２】コントロール回路の第１の構成を示す図。
【図３】ＪＫフリップフロップ回路の回路図。
【図４】Ｄフリップフロップ回路の回路図。
【図５】コントロール回路のタイミングチャートを示す図。
【図６】ソース線駆動回路のタイミングチャートを示す図。
【図７】ゲート線駆動回路とソース線駆動回路のタイミングチャートを示す図。
【図８】コントロール回路の第２の構成を示す図。
【図９】本発明の表示装置の断面図。
【図１０】本発明の表示装置の断面図。
【図１１】本発明の表示装置の断面図。
【図１２】本発明の表示装置を説明するための図。
【図１３】本発明の表示装置における斜視図。
【図１４】本発明の表示装置の画素の回路図を示す図。
【図１５】本発明の表示装置を説明するための図。
【図１６】本発明の表示装置における画素の上面図。
【図１７】本発明の表示装置の画素における断面図。
【図１８】本発明の実施例５の電子機器の図。
【図１９】本発明の従来例を説明する図。
【符号の説明】
【０１５２】
１０１ ソース線駆動回路
１０２ ゲート線駆動回路
１０３ ソース信号線
１０４ ゲート信号線
１０５ 画素
１０６ 画素領域
１０７ タイミングコントロール回路
１０８ 副画素
２０１ ＤＦＦ
２０２ 第１のＪＫＦＦ
２０３ 第２のＪＫＦＦ
２０４ バッファ
２０５ インバータ
２０６ 第１のＮＡＮＤ
２０９ ソース線駆動回路
２１０ ゲート線駆動回路
３０１ Ｈレベル
３０２ Ｈレベル
３０３ Ｈレベル
３０４ パルス
３０５ Ｈレベル
３０６ Ｈレベル
３０７ Ｈレベル
３０８ Ｈレベル
４０１ ガラス基板
４０２ ブロッキング層
４０３ 半導体層
４０４ 半導体層
４０５ 半導体層
４０６ 半導体層
４０７ ゲート絶縁膜
４０８ａ 第１の導電膜
４０８ｂ 第２の導電膜
４０９ マスク
４１０ 導電層
４１０ａ 第１の導電膜
４１０ｂ 第２の導電膜
４１１ 導電層
４１１ａ 第１の導電膜
４１１ｂ 第２の導電膜
４１２ 導電層
４１２ａ 第１の導電膜
４１２ｂ 第２の導電膜
４１３ 導電層
４１３ａ 第１の導電膜
４１３ｂ 第２の導電膜
４１４ 導電層
４１４ａ 第１の導電膜
４１４ｂ 第２の導電膜
４１５ 導電層
４１５ａ 第１の導電膜
４１５ｂ 第２の導電膜
４１６ ゲート絶縁膜
４１７ 第１の不純物領域
４１８ 第１の不純物領域
４１９ 第１の不純物領域
４２０ 第１の不純物領域
４２１ 導電層
４２１ａ 第１の導電膜
４２１ｂ 第２の導電膜
４２２ 導電層
４２２ａ 第１の導電膜
４２２ｂ 第２の導電膜
４２３ 導電層
４２３ａ 第１の導電膜
４２３ｂ 第２の導電膜
４２４ 導電層
４２４ａ 第１の導電膜
４２４ｂ 第２の導電膜
４２５ 導電層
４２５ａ 第１の導電膜
４２５ｂ 第２の導電膜
４２６ 導電層
４２６ａ 第１の導電膜
４２６ｂ 第２の導電膜
４２７ 第２の不純物領域
４２８ 第２の不純物領域
４２９ 第２の不純物領域
４３０ 第２の不純物領域
４３１ 導電層
４３１ａ 第１の導電膜
４３１ｂ 第２の導電膜
４３２ 導電層
４３２ａ 第１の導電膜
４３２ｂ 第２の導電膜
４３３ 導電層
４３３ａ 第１の導電膜
４３３ｂ 第２の導電膜
４３４ 導電層
４３４ａ 第１の導電膜
４３４ｂ 第２の導電膜
４３５ 導電層
４３５ａ 第１の導電膜
４３５ｂ 第２の導電膜
４３６ 導電層
４３６ａ 第１の導電膜
４３６ｂ 第２の導電膜
４３７ ゲート絶縁膜
４３８ レジストマスク
４３９ レジストマスク
４４０ａ 第３の不純物領域
４４０ｂ 第３の不純物領域
４４０ｃ 第３の不純物領域
４４１ 第１の絶縁膜
４４２ 第２の絶縁膜
４４３ 第３の絶縁膜
４４４ ソースまたはドレイン配線
４４５ ソースまたはドレイン配線
４４６ ソースまたはドレイン配線
４４７ ソースまたはドレイン配線
４４８ 接続電極
４４９ ゲート配線
４５０ 第１の画素電極
４５１ 周辺回路
４５２ 画素部
４５３ ｐチャネル型ＴＦＴ
４５４ ｎチャネル型ＴＦＴ
４５５ 画素ＴＦＴ
４５６ 保持容量
４６１ 層間膜
４６２ 層間膜
４６３ 画素電極
５０１ スタートパルス
５０２ スタートパルス
５０３ サンプリングパルス
５０４ デジタル映像信号
５０５ デジタル映像信号
５０６ デジタル映像信号５０５
５０７ 期間
５０８ 期間
５０９ 出力パルス
６０１ ＤＦＦ
６０２ ＪＫＦＦ
６０３ インバータ
６０４ バッファ
６０５ タイミングコントロール回路
６０６ ソース線駆動回路
６０７ ゲート線駆動回路
５５１ 配向膜
５５２ 対向基板
５５３ 透明導電膜
５５４ 配向膜
５５５ 液晶
６０１ ガラス基板
６０２ 画素部
６０３ ゲート側駆動回路
６０４ ソース側駆動回路
６０５ 画素ＴＦＴ
６０６ 画素電極
６０７ 保持容量
６０８ ゲート配線
６０９ ソース配線
６１０ ＦＰＣ
６１１ 外部入出力端子
６１２ 入出力配線
６１３ 入出力配線
６１４ 対向基板
７０１ ガラス基板
７０２ 画素部
７０３ ゲート側駆動回路
７０４ ソース側駆動回路
７０５ 画素ＴＦＴ
７０６ 画素電極
７０７ 保持容量
７０８ ゲート配線
７０９ ソース配線
７１０ ＦＰＣ
７１１ 外部入出力端子
７１２ 入出力配線
７１３ コントロール回路
７１４ 対向基板
２００１ 発光素子
２００２ 信号線
２００３ スイッチング用のトランジスタ
２００４ 駆動用のトランジスタ
２００５ 容量素子
２００６ 走査線
２００７ 電源線
２４０１ 信号線
２４０３ スイッチング用のトランジスタ
２４０４ 駆動用のトランジスタ
２４０６ａ 容量素子
２４０６ｂ 容量素子
２４０７ａ 第１電極
２４０７ｂ 第１電極
２４０８ 走査線
２４０９ 電源線
２４１０ａ 発光素子
２４１０ｂ 発光素子
２８００ 基板
２８０１ トランジスタ
２８１１ 第１電極
２８１２ 電界発光層
２８１３ 第２電極
２８１４ パッシベーション膜
２８１５ 封止基板
９１０１ 本体
９１０２ 表示部
９２０１ 本体
９２０２ 表示部
９３０１ 本体
９３０２ 表示部
９４０１ 本体
９４０２ 表示部
９５０１ 本体
９５０２ 表示部
９７０１ 表示部
９７０２ 表示部
【技術分野】
【０００１】
本発明は、画素がマトリクス状に配置された画素領域を有する表示装置及びに関する。特に副画素を有する画素がマトリクス状に配置された画素領域を有する表示装置に関する。
【背景技術】
【０００２】
液晶ディスプレイ（ＬＣＤ）や、エレクトロルミネッセンス（ＥＬ）ディスプレイ等をはじめとする表示装置の階調表示方式の一つである面積階調方式は、画素の発光がオン状態とオフ状態の二値であるので、映像信号処理のためのＤＡコンバータ回路の実装の必要がない。また時間階調方式でみられる１フレームを複数のサブフレームへと分割する必要がない。そのため、映像信号を順次駆動回路に入力し、画素領域における表示に反映させることが出来る。したがって大規模なフレームメモリを実装する必要がなく、低周波数でディスプレイを動作させることができる。そのため、面積階調方式は、低消費電力化、低コスト化が実現できる表示方式である。
【０００３】
しかしながら面積階調方式は副画素（サブ画素ともいう）を含む構成であるため、走査線の数が増加することによる駆動回路と実装コストの増大という問題があった。
【０００４】
そこで図１８のようにソース線駆動回路（ＳＤ）とゲート線駆動回路（ＧＤ）とそれぞれのバッファー回路（ＢＵＦ）と画素マトリクスを同一基板（ＳＵＢ）上に形成する。そして、ソース線駆動回路とゲート線駆動回路を制御する信号は、基板の外部に実装されたコントロール回路（ＣＴＬ）から入力されている構成が提案されている（特許文献１参照）。
【特許文献１】特開平１０−０６８９３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
副画素を有する画素がマトリクス状に配置された画素領域を有する構成の面積階調方式では、Ｄ／Ａコンバータ回路と大規模なフレームメモリを実装しない簡単な構成が可能である。しかしながら、上記特許文献１に記載の方法によるとコントロール回路を外付けすることによりＩＣの実装コストがかかるという問題があった。
【０００６】
さらに外付けＩＣから信号を外部接続端子やＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）を介して入力する場合、駆動回路に信号が入力されるまで外部接続端子とＦＰＣとの接触の状態や外部のノイズの影響等によって、スタートパルス信号よりも、クロック信号が遅延してしまい、駆動回路内のシフトレジスタ回路が誤作動し、正常表示が出来なくなる問題があるため、駆動回路の入力部に遅延回路を設ける必要がある。
【０００７】
本発明は前述の課題に鑑み、ごく単純な回路を同一基板上に形成するだけで外部接続端子数を減少させ、外付け部品点数を削減し低コスト化が実現でき、かつクロック信号の遅延を防ぐことのできる表示装置を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の表示装置の一は、副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路及び前記ゲート信号線駆動回路を駆動するための信号を出力する回路を有する構成とした。
【０００９】
また別の本発明の表示装置の一は、副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号、並びに前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号を出力する構成とした。
【００１０】
また別の本発明の表示装置の一は、副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号、並びに前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号を出力し、
前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号は、ＪＫフリップフロップ回路、Ｄフリップフロップ回路及び複数のインバータ回路を有する回路より出力される構成とした。
【００１１】
また別の本発明の表示装置の一は、副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号、並びに前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号を出力し、
前記ゲート信号線駆動回路を駆動するためのクロック信号及び反転クロック信号は、前記Ｄフリップフロップ回路より出力される信号及び前記Ｄフリップフロップ回路より出力される信号の反転信号であり、前記ゲート信号線駆動回路を駆動するためのスタートパルス信号は、ＪＫフリップフロップ回路より出力される構成とした。
【００１２】
また別の本発明の表示装置の一は、副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号、並びに前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号を出力し、
前記ゲート信号線駆動回路を駆動するためのクロック信号及び反転クロック信号は、前記垂直同期信号の反転信号及び前記水平同期信号が入力される前記Ｄフリップフロップ回路より出力される信号及び前記Ｄフリップフロップ回路より出力される信号の反転信号であり、前記ゲート信号線駆動回路を駆動するためのスタートパルス信号は、前記垂直同期信号及び前記Ｄフリップフロップ回路より出力される信号が入力されるＪＫフリップフロップ回路より出力される構成とした。
【００１３】
また別の本発明の表示装置の一は、副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号、並びに前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号を出力し、
前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号は、前記ドットクロック信号を基にした信号及び前記ドットクロック信号の反転信号を基にした信号であり、前記ソース信号線駆動回路を駆動するためのスタートパルス信号は、前記水平同期信号を基にした信号であり、
前記ゲート信号線駆動回路を駆動するためのクロック信号及び反転クロック信号は、前記Ｄフリップフロップ回路より出力される信号及び前記Ｄフリップフロップ回路より出力される信号の反転信号であり、前記ゲート信号線駆動回路を駆動するためのスタートパルス信号は、ＪＫフリップフロップ回路より出力される構成とした。
【００１４】
また別の本発明の表示装置の一は、副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号、並びに前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号を出力し、
前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号は、前記ドットクロック信号を基にした信号及び前記ドットクロック信号の反転信号を基にした信号であり、前記ソース信号線駆動回路を駆動するためのスタートパルス信号は、前記水平同期信号を基にした信号であり、
前記ゲート信号線駆動回路を駆動するためのクロック信号及び反転クロック信号は、前記垂直同期信号の反転信号及び前記水平同期信号が入力される前記Ｄフリップフロップ回路より出力される信号及び前記Ｄフリップフロップ回路より出力される信号の反転信号であり、前記ゲート信号線駆動回路を駆動するためのスタートパルス信号は、前記垂直同期信号及び前記Ｄフリップフロップ回路より出力される信号が入力されるＪＫフリップフロップ回路より出力される構成とした。
【００１５】
また本発明において、前記ソース信号線駆動回路を駆動するためのスタートパルス信号は、前記水平同期信号がＪＫフリップフロップを介して出力される信号であってもよい
【発明の効果】
【００１６】
本発明では、コントロール回路をソース線駆動回路とゲート線駆動回路と画素マトリクスを含む同一基板上に一体形成することにより、外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化できる。
【００１７】
また上記第コントロール回路の構成では、スタートパルス信号をクロック信号よりも遅延させるために、ＴＦＴ基板上に遅延回路を設ける必要はない。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
なお本明細書において、各素子間の接続は、電気的に接続されていることを示す。そのため、接続関係を有する素子間に、半導体素子やスイッチング素子等を介して接続することもありうる。
【００２０】
また本明細書において、トランジスタのソース電極及びドレイン電極は、トランジスタの構成上、ゲート電極以外の電極を便宜上区別するために採用されている名称である。本発明において、トランジスタの極性に限定されない構成の場合、その極性を考慮すると、ソース電極及びドレイン電極の名称は変化する。そのため、ソース電極又はドレイン電極を、一方の電極及び他方の電極のいずれかとして記載することがある。
【００２１】
（実施の形態１）
本実施の形態においては、本発明による表示装置の基本構成について説明する。図１は表示装置の模式図を示したものである。
【００２２】
図１において、基板上に、ソース線駆動回路１０１、ゲート線駆動回路１０２、画素領域１０６、コントロール回路１０７が形成されている。画素領域１０６は、複数の画素１０５がマトリクス状に配置されており、各画素１０５は、複数の副画素１０８から構成されており、副画素１０８はソース信号線１０３、ゲート信号線１０４によって制御される。図１においては２つの副画素で構成しているがこれに限定されず、１つの画素において副画素が３つ以上設けられていればよいことを付記する。
【００２３】
なお、本明細書においては、画素とは一つの画像を構成する色要素を具備するものであり、発光素子及び発光素子を駆動する素子（例えば薄膜トランジスタで構成される回路）を有する副画素を複数含むものとする。また本明細書においては、絵素とは、一つの最小の画像を表示するための色要素を構成する画素を具備するものであるとする。よって、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるフルカラー表示装置の場合には、絵素とはＲの色要素、Ｇの色要素、Ｂの色要素を含む画素から構成されているものとする。また、各副画素は、その面積の大きさ、形状が異なっていてもよいし、同じでもよい。
【００２４】
ソース線駆動回路１０１は、クロック信号（ＳＣＫ）、クロック反転信号（ＳＣＫＢ）、スタート信号（ＳＳＰ）の入力により、シフトレジスタ回路（ＳＲと略記することもある）、ＮＡＮＤ回路において順次サンプリングパルスを出力する。その後、レベルシフタ、バッファにおいて、振幅変換あるいは増幅を受け、映像信号（Ｄａｔａ）のサンプリグを行い、順次ソース信号線へと出力する。シフトレジスタの最終段以降の出力はゲート線駆動回路のパルス幅制御信号（ＰＷＣ）として用いても良い。また、ソース線駆動回路１０１は基板上に設けられた薄膜トランジスタを有するものである。
【００２５】
ゲート線駆動回路１０２は、クロック信号（ＧＣＫ）、クロック反転信号（ＧＣＫＢ）、スタート信号（ＧＳＰ）の入力により、ＳＲ、ＮＡＮＤ回路において順次行選択パルスを出力する。前記行選択パルスはパルス幅を制御された後、レベルシフタ、バッファにおいて、振幅変換あるいは増幅を受け、順次、各行のゲート信号線を選択する。ゲート線駆動回路１０２は基板上に設けられた薄膜トランジスタを有するものである。
【００２６】
コントロール回路１０７は、映像信号である垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣとドットクロック信号（ＤＣＫ）の入力により、ソース線駆動回路用スタート信号（ＳＳＰ）、ソース線駆動回路用クロック信号（ＳＣＫ）、ソース線駆動回路用クロック反転信号（ＳＣＫＢ）、ゲート線駆動回路用スタートパルス信号（ＧＳＰ）、ゲート線駆動回路用クロック信号（ＧＣＫ）、ゲート線駆動回路用クロック反転信号（ＧＣＫＢ）を出力する。コントロール回路１０７の信号出力部は信号の種類に応じてそれぞれ、ソース信号線駆動回路及びゲート信号線駆動回路の入力端それぞれの近傍に配置し、信号引き回し配線が短くなる構成をとる。
【００２７】
図２にコントロール回路の第１の構成を示す。コントロール回路２０８は、フリップフロップ回路であるＤフリップフロップ回路（以下、ＤＦＦという）と２つのＪフリップフロップ回路（以下、ＪＫＦＦという）と複数のインバータと複数のバッファと２つのＮＡＮＤを有する。Ｊフリップフロップ回路の具体的な構成について、図３に示した回路を採用してもよい。またＤフリップフロップ回路の具体的な構成については、図４に示した回路を採用すればよい。
【００２８】
図２において、ＤＦＦ２０１のＣＫ端子にＨＳＹＮＣ信号線が電気的に接続されている。ＤＦＦ２０１のＱＢ端子はＤＦＦ２０１のＤ端子と電気的に接続されている。ＤＦＦ２０１のＰＲＥＳＥＴ端子はＶＳＹＮＣ信号線がインバータ２０５を介して電気的に接続されている。ＤＦＦのＱ端子はバッファ２０４を介してゲート線駆動回路２１０のＧＣＫ信号線と電気的に接続されている。ＤＦＦ２０１のＱ端子はインバータ２０５とバッファ２０４を介してゲート線駆動回路２１０のＧＣＫＢ信号線と電気的に接続されている。
【００２９】
また、図２において、ＧＣＫ信号線は第１のＪＫＦＦ２０２のＣＫ端子と電気的に接続されている。第１のＮＡＮＤ２０６の第１の入力端にはＶＳＹＮＣ信号線が電気的に接続されている。第１のＮＡＮＤ２０６の第２の入力端にはＧＣＫ信号線が電気的に接続されている。第１のＮＡＮＤ２０６の出力端には第１のＪＫＦＦ２０２のＰＲＥＳＥＴ端子と電気的に接続されている。
【００３０】
また、図２において、第１のＪＫＦＦ２０２のＪ端子とＫ端子とＱ端子が電気的に接続されている。第１のＪＫＦＦ２０２のＱ端子はバッファ２０４を介してゲート線駆動回路のＧＳＰ信号線と電気的に接続されている。ＤＣＫ信号線は、バッファ２０４を介してソース線駆動回路２０９のＳＣＫ信号線と電気的に接続されている。前記ＤＣＫ信号線は、インバータ２０５とバッファ２０４を介してソース線駆動回路２０９のＳＣＫ信号線と電気的に接続されている。
【００３１】
また、図２において、ＨＳＹＮＣ信号線は第２のＮＡＮＤ２０７の第１の入力端と電気的に接続されている。第２のＮＡＮＤ２０７の第２の入力端はＳＣＫ信号線と電気的に接続されている。第２のＮＡＮＤ２０７の出力端は第２のＪＫＦＦ２０３のＰＲＥＳＥＴ端子と電気的に接続されている。ＳＣＫ信号線は第２のＪＫＦＦ２０３のＣＫ端子と電気的に接続されている。第２のＪＫＦＦ２０３のＪ端子とＫ端子とＱ端子が電気的に接続されている。第２のＪＫＦＦ２０３のＱ端子はバッファを介してソース線駆動回路２０９のＳＳＰ信号線と電気的に接続されている。上記のバッファの個数は特に限定しない。
【００３２】
図２に示すコントロール回路において、外部より入力される垂直同期信号ＶＳＹＮＣはインバータ回路２０５を介して、Ｄフリップフロップ回路２０１のＰＲＥＳＥＴ端子に入力される。また外部より入力される水平同期信号ＨＳＹＮＣはＤフリップフロップ回路のＣＫ端子に入力される。そしてＤフリップフロップ回路２０１の出力端子は、ゲート線駆動回路に入力されるゲートクロック信号ＧＣＫ、及びインバータを介して出力される反転ゲートクロック信号ＧＣＫＢを出力する。
【００３３】
また、図２のコントロール回路において、外部より入力される垂直同期信号ＶＳＹＮＣ及び前記ゲートクロック信号ＧＣＫが入力されるＮＡＮＤ回路２０６からの出力がＪＫフリップフロップ回路２０２のＰＲＥＳＥＴ端子に入力される。また外部より入力される前記ゲートクロック信号ＧＣＫがＪＫフリップフロップ回路２０２のＣＫ端子に入力される。そしてＪＫフリップフロップ回路２０２の出力端子は、ゲート線駆動回路に入力されるゲートスタートパルス信号ＧＳＰを出力する。
【００３４】
また、図２のコントロール回路において、外部より入力されるドットクロック信号ＤＣＫは、バッファ回路を介してソース信号線駆動回路にソースクロック信号ＳＣＫとして出力される。また外部より入力されるドットクロック信号ＤＣＫはインバータ回路を介してソース線駆動回路に入力される反転ソースクロック信号ＳＣＫＢとして出力される。
【００３５】
また、図２のコントロール回路において、外部より入力される水平同期信号ＨＳＹＮＣ及び外部より入力されるドットクロック信号ＤＣＫが入力されるＮＡＮＤ回路２０５からの出力がＪＫフリップフロップ回路２０３のＰＲＥＳＥＴ端子に入力される。また外部より入力されるドットクロック信号ＤＣＫがＪＫフリップフロップ回路２０３のＣＫ端子に入力される。そしてＪＫフリップフロップ回路２０３の出力端子は、ソース線駆動回路に入力されるソーススタートパルス信号ＧＳＰを出力する。
【００３６】
次に図５にコントロール回路の動作を示す。
【００３７】
ＨＳＹＮＣとほぼ同じタイミングでＳＳＰが出力され、ＤＣＫとほぼ同じタイミングでＳＣＫが出力され、ＳＣＫと反転した論理でＳＣＫＢが出力される。この時、入力信号と同じ波形であるが、ＳＣＫよりもＳＳＰの方が遅延している。
【００３８】
ＶＳＹＮＣのＨレベル３０１の立ち上がりとほぼ同時に、ＧＣＫがＨレベル３０５となり、Ｈレベルを保ち続ける。ＶＳＹＮＣのＨレベル３０１に対して、ＨＳＹＮＣのＨレベル３０２の立ち上がりとほぼ同時にＧＣＫはＬレベルとなる。次のＨＳＹＮＣのＨレベル３０３の立ち上がりとほぼ同時にＧＣＫはＨレベル３０６となる。
【００３９】
ＶＳＹＮＣのＨレベルのパルス３０１と同時に立ち上がるＨＳＹＮＣのＨレベルのパルス３０４を１番目とすると、偶数番目（２ｍ）のＨレベルの立ち上がりでＧＣＫはＬレベルとなり、奇数番目（２ｍ＋１）のＨレベルの立ち上げ利でＧＣＫはＨレベルとなる。ＧＣＫＢはＧＣＫと反転した論理で出力される。
【００４０】
ＶＳＹＮＣのＨレベル３０１の立ち上がりとほぼ同時に立ち上がるＧＣＫの最初のＨレベル３０５の立ち上がりとほぼ同時に、ＧＳＰがＨレベル３０８となり、Ｈレベルを保ち続ける。ＶＳＹＮＣのＨレベル３０１に対して、次に来るＨＳＹＮＣのＨレベル３０２の立ち上がりとほぼ同時にＧＣＫはＬレベルとなり、次のＶＳＹＮＣのＨレベル３０７の立ち上がりまでＬレベルを保ち続ける。この時ＧＣＫの１番目のＨレベル３０５の立ち上がりよりもＧＳＰの１番目のＨレベル３０７の立ち上がりの方が遅延し、ＧＣＫの２番目のＨレベル３０６の立ち上がりよりもＧＳＰの１番目のＨレベル３０７の立ち下がりの方が遅延する。
【００４１】
図６に、図１におけるソース線駆動回路１０１の簡単なタイミングチャートを示し、以下にその動作について順次説明する。図６には、入力信号としてクロック信号（ＳＣＫ、ＳＣＫＢ）、スタートパルス（ＳＳＰ）、デジタル映像信号（Ｄａｔａ）、出力信号として、１段目〜４段目、最終段のサンプリングパルス（ＳＲＯｕｔ１〜４、最終）、ソース信号線出力（ＳＬｉｎｅ１、ＳＬｉｎｅ最終）を示している。
【００４２】
まず、第１ライン期間（Ｐｅｒｉｏｄ１）について説明する。クロック信号とスタートパルス５０１に従ってシフトレジスタが動作し、サンプリングパルス５０３を順次出力する。サンプリングパルス５０３はそれぞれ、デジタル映像信号のサンプリングを行い、ラッチ回路にデータを保持し順次ソース信号線に出力される。
【００４３】
なお、第１ライン期間において、デジタル映像信号５０４は、全てＨレベルを入力している。
【００４４】
ここで、ソース信号線出力は、Ｈレベルとなる（期間５０７）。
【００４５】
次に、第２ライン期間（Ｐｅｒｉｏｄ２）に移る。第１ライン期間と同様に、クロック信号とスタートパルス５０２に従い、サンプリングパルス５０３が順次出力され、デジタル映像信号のサンプリングが行われる。
【００４６】
なお、第２ライン期間において、デジタル映像信号５０５は、全てＬレベルを入力している。
【００４７】
このとき、ソース信号線出力は、全段においてＬレベルとなる（期間５０８）。
【００４８】
シフトレジスタ最終段以降の出力パルス５０９はＰＷＣ信号としてゲート線駆動回路で用いても良い。
【００４９】
図７に、ゲート線駆動回路１０２とソース線駆動回路１０１のタイミングチャートを示し、以下にその動作について順次説明する。図７には、ゲート線駆動回路への入力信号としてクロック信号（ＧＣＫ、ＧＣＫＢ）、スタートパルス（ＧＳＰ）、出力信号として、１段目〜４段目のゲート線出力信号（ＧＬｉｎｅ１〜４）を示している。
【００５０】
クロック信号とスタートパルスに従ってシフトレジスタが動作し、パルス幅をＰＷＣを用いて調整した後、順次ゲート信号線に出力される。
【００５１】
上記ゲート信号線出力によりソース信号線出力（ＳＬｉｎｅ１、ＳＬｉｎｅ最終）を副画素に入力する行を選択する。
【００５２】
本実施の形態の構成ではゲート線駆動回路のシフトレジスタで用いられているＧＣＫ信号線から直接ＧＣＫの立ち上がりエッジを用いて、ＧＳＰの立ち上がりと立ち下がりエッジを生成しているので、ＧＣＫがＧＳＰよりも遅延することはない。
【００５３】
本実施の形態ではソース線駆動回路のシフトレジスタで用いられているＳＣＫ信号線から直接ＳＣＫの立ち上がりエッジを用いて、ＳＳＰの立ち上がりと立ち下がりエッジを生成しているので、ＳＣＫがＳＳＰよりも遅延することはない。
【００５４】
本実施の形態の構成で用いたＤＦＦはＤ端子とＱＢ端子の接続によりＴフリップフロップ（ＴＦＦ）として動作するのでＴＦＦに置き換えても良い。
【００５５】
また、本実施の形態において、外部接続端子数を減少させるため、ソース線駆動回路のシフトレジスタの最終段以降の出力をゲート線駆動回路のパルス幅制御信号（ＰＷＣ）として用いる構成もある。
【００５６】
以上のように本実施の形態は、基板上に形成されたコントロール回路で、ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号を、ドットクロック信号を基にした信号及びドットクロック信号の反転信号を基にした信号として内部生成した信号として出力することができる。またソース信号線駆動回路を駆動するためのスタートパルス信号を、前記水平同期信号を基にした信号として内部生成した信号として出力することができる。またゲート信号線駆動回路を駆動するためのクロック信号及び反転クロック信号を、垂直同期信号の反転信号及び水平同期信号が入力されるＤフリップフロップ回路より出力される信号として内部生成した信号として出力することができる。またゲート信号線駆動回路を駆動するためのスタートパルス信号は、前記垂直同期信号及び前記Ｄフリップフロップ回路より出力される信号が入力されるＪＫフリップフロップ回路より出力される信号として内部生成した信号として出力することができる。前述のコントロール回路におけるソース信号線駆動回路及びゲート信号線駆動回路に出力される各種信号は、デジタル映像信号を入力し、デジタル出力を行う形式のドライバーを用いた表示装置であれば、ＬＣＤ、ＥＬディスプレイ等、多種の表示装置において、外部接続端子数を削減することが出来る。
【００５７】
なお、本実施の形態は、本明細書中の実施例または実施の形態のいかなる記載とも自由に組み合わせて実施することが可能である。
【００５８】
（実施の形態２）
本実施形態においては、実施の形態１と別の構成について説明する。コントロール回路の第１の構成よりも素子数が少なく実装面積の節約できるコントロール回路の構成を図８に示す。
【００５９】
フリップフロップ回路であるＤＦＦとＪＫＦＦと複数のインバータ６０３と複数のバッファ６０４を有し、ＤＦＦ６０１のＣＫ端子にＨＳＹＮＣ信号線が電気的に接続されている。ＤＦＦ６０１のＱＢ端子はＤ端子と電気的に接続されている。ＤＦＦ６０１のＰＲＥＳＥＴ端子はＶＳＹＮＣ信号線がインバータを介して電気的に接続されている。ＤＦＦ６０１のＱ端子はバッファ６０４を介してゲート線駆動回路のＧＣＫ信号線と電気的に接続されている。ＤＦＦ６０１のＱ端子はインバータ６０３とバッファ６０４を介してＧＣＫＢ信号線と電気的に接続されている。ＧＣＫ信号線はＪＫＦＦ６０２のＣＫ端子と電気的に接続されている。ＪＫＦＦ６０２のＰＲＥＳＥＴ端子はＶＳＹＮＣ信号線が電気的に接続されている。ＪＫＦＦ６０２のＪ端子とＫ端子とＱ端子が電気的に接続されている。ＪＫＦＦ６０２のＱ端子はバッファを介してゲート線駆動回路６０７のＧＳＰ信号線と電気的に接続されている。ＨＳＹＮＣ信号線はバッファ６０４を介してソース線駆動回路６０６のＳＣＫ信号線と電気的に接続されている。ＨＳＹＮＣ信号線はインバータ６０３とバッファ６０４を介してソース線駆動回路６０６のＳＣＫＢ信号線と電気的に接続され、ＨＳＹＮＣ信号線はバッファ６０４を介してソース線駆動回路６０６のＳＳＰ信号線と接続されている。上記のバッファの個数は特に限定しない。
【００６０】
図８に示すコントロール回路において、外部より入力される垂直同期信号ＶＳＹＮＣはインバータ回路６０３を介して、Ｄフリップフロップ回路６０１のＰＲＥＳＥＴ端子に入力される。また外部より入力される水平同期信号ＨＳＹＮＣはＤフリップフロップ回路のＣＫ端子に入力される。そしてＤフリップフロップ回路６０１の出力端子は、ゲート線駆動回路に入力されるゲートクロック信号ＧＣＫ、及びインバータを介して出力される反転ゲートクロック信号ＧＣＫＢを出力する。
【００６１】
また、図８のコントロール回路において、外部より入力される垂直同期信号ＶＳＹＮＣはインバータ回路６０３を介して、ＪＫフリップフロップ回路２０２のＰＲＥＳＥＴ端子に入力される。また前記ゲートクロック信号ＧＣＫがＪＫフリップフロップ回路６０２のＣＫ端子に入力される。そしてＪＫフリップフロップ回路
０２の出力端子は、ゲート線駆動回路に入力されるゲートスタートパルス信号ＧＳＰを出力する。
【００６２】
また、図８のコントロール回路において、外部より入力されるドットクロック信号ＤＣＫは、バッファ回路を介してソース信号線駆動回路にソースクロック信号ＳＣＫとして出力される。また外部より入力されるドットクロック信号ＤＣＫはインバータ回路を介してソース線駆動回路に入力される反転ソースクロック信号ＳＣＫＢとして出力される。
【００６３】
また、図８のコントロール回路において、外部より入力されるドットクロック信号ＤＣＫは、バッファ回路を介してソース信号線駆動回路にソーススタートパルス信号ＳＳＰとして出力される。
【００６４】
実施の形態１と同様に図５を用いてコントロール回路の動作を示す。
【００６５】
ＨＳＹＮＣとほぼ同じタイミングでＳＳＰが出力され、ＤＣＫとほぼ同じタイミングでＳＣＫが出力され、ＳＣＫと反転した論理でＳＣＫＢが出力される。この時のＳＳＰとＳＣＫのタイミングの前後関係は不明である。
ＶＳＹＮＣのＨレベル３０１の立ち上がりとほぼ同時に、ＧＣＫがＨレベル３０５となり、Ｈレベルを保ち続ける。ＶＳＹＮＣのＨレベル３０１に対して、ＨＳＹＮＣのＨレベル３０２の立ち上がりとほぼ同時にＧＣＫはＬレベルとなる。次のＨＳＹＮＣのＨレベル３０３の立ち上がりとほぼ同時にＧＣＫはＨレベル３０６となる。
ＶＳＹＮＣのＨレベルのパルス３０１と同時に立ち上がるＨＳＹＮＣのＨレベルのパルス３０４を１番目とすると、偶数番目（２ｍ）のＨレベルの立ち上がりでＧＣＫはＬレベルとなり、奇数番目（２ｍ＋１）のＨレベルの立ち上げ利でＧＣＫはＨレベルとなる。ＧＣＫＢはＧＣＫと反転した論理で出力される。
【００６６】
ＶＳＹＮＣのＨレベル３０１の立ち上がりとほぼ同時に、ＧＳＰがＨレベル３０８となり、Ｈレベルを保ち続ける。ＶＳＹＮＣのＨレベル３０１に対して、次に来るＨＳＹＮＣのＨレベル３０２の立ち上がりとほぼ同時にＧＣＫはＬレベルとなり、次のＶＳＹＮＣのＨレベル３０７の立ち上がりまでＬレベルを保ち続ける。この時ＧＣＫの２番目のＨレベル３０６の立ち上がりよりもＧＳＰの１番目のＨレベル３０７の立ち下がりのタイミングの方が遅延する。
【００６７】
上記第２のコントロール回路構成はＧＳＰの立ち下がりのタイミングのみが、ＧＣＫの立ち上がりのタイミングよりも遅延する。
【００６８】
本実施の形態の構成ではＶＳＹＮＣの立ち上がりエッジを用いて、ＧＳＰの立ち上がりエッジを生成し、ＧＣＫの立ち上がりエッジを用いて、ＧＳＰの立ち下がりエッジを生成している。
【００６９】
本実施の形態の構成ではＧＳＰの立ち下がりのタイミングがＧＣＫの立ち上がりのタイミングよりも遅延する。
【００７０】
本実施の形態の構成で用いたＤＦＦはＤ端子とＱＢ端子の接続によりＴＦＦとして動作するのでＴＦＦに置き換えても良い。
【００７１】
なお、本実施の形態は、コントロール回路をソース線駆動回路とゲート線駆動回路と画素マトリクスを含む同一基板上に一体形成することにより、外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化できる。また上記第コントロール回路の構成では、スタートパルス信号をクロック信号よりも遅延させるために、ＴＦＴ基板上に遅延回路を設ける必要はないといった利点を得ることができる。
【００７２】
なお、本実施の形態は、本明細書中の実施例または実施の形態のいかなる記載とも自由に組み合わせて実施することが可能である。
【実施例１】
【００７３】
以下に本発明の表示装置において、絶縁表面を有する基板上に薄膜トランジスタで作製する例について、作製手順を簡略に図９〜１１を用いて示す。図９〜１１に示す構成のアクティブマトリクス型表示装置は液晶表示装置やＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子を用いた表示装置を実現することを可能とするものである。
【００７４】
まず、図９（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラス基板４０１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成るブロッキング層４０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ４、ＮＨ３、Ｎ２Ｏから作製される酸化窒化シリコン膜を１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成し、同様にＳｉＨ４、Ｎ２Ｏから作製される酸化窒化水素化シリコン膜を５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成する。本実施例ではブロッキング層４０２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【００７５】
島状に分割された半導体層４０３〜４０６は、非晶質構造を有する半導体膜を、レーザーアニール法やファーネスアニール炉を用いた熱処理により結晶構造を有する半導体膜（以下、結晶質半導体膜という）で形成する。この島状の半導体層４０３〜４０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００７６】
レーザーアニール法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ４レーザーを用いる。レーザー発振器から出力されるレーザー光は、光学系で線状に集光し半導体膜に照射する方法を用いる。アニールの条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００ｍＪ／ｃｍ２（代表的には２００〜３００ｍＪ／ｃｍ２）とする。また、ＹＡＧレーザーを用いる場合には、第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００ｍＪ／ｃｍ２（代表的には３５０〜５００ｍＪ／ｃｍ２）とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。
【００７７】
次いで、島状の半導体層４０３〜４０６を覆うゲート絶縁膜４０７を形成する。ゲート絶縁膜４０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さとして酸化窒化シリコン膜を形成する。勿論、ゲート絶縁膜４０７はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００７８】
そして、ゲート絶縁膜４０７上にゲート電極を形成するための第１の導電膜４０８ａと第２の導電膜４０８ｂとを形成する。本実施例では、第１の導電膜４０８ａを窒化タンタルまたはチタンで５０〜１００ｎｍの厚さに形成し、第２の導電膜４０８ｂをタングステンで１００〜３００ｎｍの厚さに形成する。これらの材料は、窒素雰囲気中における４００〜６００℃の熱処理でも安定であり、抵抗率が著しく増大することがない。
【００７９】
次に図９（Ｂ）に示すように、レジストによるマスク４０９を形成し、ゲート電極を形成するための第１のエッチング処理を行う。エッチング方法に限定はないが、好適にはＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いる。エッチング用ガスにＣＦ４とＣｌ２を混合し、０．５〜２Ｐａ、好ましくは１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ４とＣｌ２を混合した場合にはタングステン膜、窒化タンタル膜及びチタン膜の場合でも、それぞれ同程度の速度でエッチングすることができる。
【００８０】
上記エッチング条件では、レジストによるマスクの形状と、基板側に印加するバイアス電圧の効果により端部をテーパー形状とすることができる。テーパー部の角度は２５〜４５度となるようにする。また、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。タングステンに対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッチングされる。こうして、第１のエッチング処理により第１の導電膜と第２の導電膜から成る第１の形状の導電層４１０〜４１５（第１の導電膜４１０ａ〜４１５ａと第２の導電膜４１０ｂ〜４１５ｂ）を形成する。４１６はゲート絶縁膜であり、第１の形状の導電層で覆われない領域は２０〜５０ｎｍ程度エッチングされ薄くなる。
【００８１】
そして図９（Ｃ）に示すように、第１のドーピング処理を行いｎ型の不純物（ドナー）をドーピングする。ドーピングの方法はイオンドープ法若しくはイオン注入法で行う。イオンドープ法の条件はドーズ量を１×１０１３〜５×１０１４／ｃｍ２として行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。この場合、加速電圧を制御（例えば、２０〜６０ｋｅＶ）して、第１の形状の導電層をマスクとして利用する。こうして、第１の不純物領域４１７〜４２０を形成する。例えば、第１の不純物領域４１７〜４２０おけるｎ型の不純物の濃度は１×１０２０〜１×１０２１／ｃｍ３の範囲で形成する。
【００８２】
図１０（Ａ）で示す第２のエッチング処理は、同様にＩＣＰエッチング装置を用い、エッチングガスにＣＦ４とＣｌ２とＯ２を混合して、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ電力（１３．５６ＭＨｚ）を供給してプラズマを生成する。基板側（試料ステージ）には５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりタングステン膜を異方性エッチングし、第１の導電層である窒化タンタル膜またはチタン膜を残存させるようにする。こうして、第２の形状の導電層４２１〜４２６（第１の導電膜４２１ａ〜４２６ａと第２の導電膜４２１ｂ〜４２６ｂ）を形成する。ゲート絶縁膜は第２の形状の導電層４２１〜４２６で覆われない領域はさらに２０〜５０ｎｍ程度エッチングされて膜厚が薄くなる。
【００８３】
次いで、第２のドーピング処理を行う。第１のドーピング処理よりもドーズ量を下げ高加速電圧の条件でｎ型の不純物（ドナー）をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０１３／ｃｍ２のドーズ量で行い、図９（Ｃ）で島状の半導体層に形成された第１の不純物領域の内側に第２の不純物領域４２７〜４３０を形成する。このドーピングは、第２の形状の導電層４２３ｂ〜４２６ｂを不純物元素に対するマスクとして用い、第２の形状の導電層４２３ａ〜４２６ａの下側の領域に不純物元素が添加されるようにドーピングする。この不純物領域は、第２の形状の導電層４２３ａ〜４２６ａがほぼ同じ膜厚で残存していることから、第２の形状の導電層に沿った方向における濃度分布の差は小さく、１×１０１７〜１×１０１９／ｃｍ３の濃度でｎ型の不純物（ドナー）が含まれるように形成する。
【００８４】
そして、図１０（Ｂ）に示すように、第３のエッチング処理を行い、ゲート絶縁膜のエッチング処理を行う。その結果、第２の形状の導電層４２１ａ〜４２６ａもエッチングされ、端部が後退して小さくなり、第３の形状の導電層４３１〜４３６（第１の導電膜４３１ａ〜４３６ａと第２の導電膜４３１ｂ〜４３６ｂ）が形成される。４３７は残存するゲート絶縁膜であり、エッチングをさらに進めて半導体層の表面を露出させても良い。
【００８５】
ｐチャネル型ＴＦＴに対しては、図１０（Ｃ）に示すように、レジストマスク４３８、４３９を形成し、ｐチャネル型ＴＦＴを形成する島状の半導体層にｐ型の不純物（アクセプタ）をドーピングする。ｐ型の不純物（アクセプタ）は１３族に属する元素から選ばれ、典型的にはボロン（Ｂ）を用いる。第３の不純物領域４４０ａ〜４４０ｃの不純物濃度は２×１０２０〜２×１０２１／ｃｍ３となるようにする。第３の不純物領域にはリンが添加されているが、それ以上の濃度でボロンを添加して導電型を反転させておく。
【００８６】
以上までの工程で半導体層に不純物領域が形成される。図１０において、第３の形状の導電層４３３〜４３５はゲート電極となり、第３の形状の導電層４３６は容量配線となる。また、第３の形状の導電層４３１、４３２はソース線などの配線を形成する。
【００８７】
次に、図１１（Ａ）では最初に、窒化シリコン膜（ＳｉＮ：Ｈ）または酸化窒化シリコン膜（ＳｉＮｘＯｙ：Ｈ）から成る第１の絶縁膜４４１をプラズマＣＶＤ法で形成する。そして導電型の制御を目的としてそれぞれの島状の半導体層に添加された不純物元素を活性化する工程を行う。活性化はファーネスアニール炉を用いる熱アニール法で行うことが好ましい。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することもできる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行う。
【００８８】
その後、第１の絶縁膜４４１上に窒化シリコン膜（ＳｉＮ：Ｈ）または酸化窒化シリコン膜（ＳｉＮｘＯｙ：Ｈ）から成る第２の絶縁膜４４２を形成する。そして、３５０〜５００℃で熱処理を行う。第２の絶縁膜４４２から放出される水素により半導体膜の水素化を行う。
【００８９】
さらに、図１１（Ｂ）で示すように有機樹脂からなる第３の絶縁膜４４３を約１０００ｎｍの厚さに形成する。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成する。
【００９０】
次に、第３の絶縁膜４４３、第２の絶縁膜４４２、第１の絶縁膜４４１に、コンタクトホールを形成し、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）などを用いて、接続電極４５１及びソースまたはドレイン配線４４４〜４４７を形成する。また、画素部においては、第１の画素電極４５０、ゲート配線４４９、接続電極４４８を形成する。
【００９１】
こうして、同一の基板上にｐチャネル型ＴＦＴ４５３とｎチャネル型ＴＦＴ４５４が形成される。図１１（Ｂ）ではｐチャネル型ＴＦＴ４５３とｎチャネル型ＴＦＴ４５４の断面図のみを示しているが、これらのＴＦＴを用いて、本発明の表示装置が具備する薄膜トランジスタを同一基板上に形成することができる。
【００９２】
本実施例で説明した薄膜トランジスタの構造はあくまで一実施例であり、図９〜１１に示した作製工程及び構造に限定される必要はない。公知の薄膜トランジスタ作製方法によって、本発明の表示装置が具備する薄膜トランジスタを同一基板上に形成することができる。
【００９３】
なお、本実施例は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。すなわちコントロール回路をソース線駆動回路とゲート線駆動回路と画素マトリクスを含む同一基板上に一体形成することにより、外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化できる。また上記第コントロール回路の構成では、スタートパルス信号をクロック信号よりも遅延させるために、基板上に薄膜トランジスタで形成された遅延回路を設ける必要はないといった利点を得ることができる。
【実施例２】
【００９４】
本実施例では、アクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。図１２に示すように、図１１（Ｂ）の状態の基板上に層間膜４６１、４６２を形成し、その上に第２の画素電極４６３を形成し、その上に配向膜５５１を形成する。本実施例では配向膜としてポリイミド膜を用いる。また、対向基板５５２には、透明導電膜５５３と、配向膜５５４とを形成する。なお、対向基板には必要に応じてカラーフィルターや遮蔽膜を形成しても良い。
【００９５】
次に、配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するように調節する。そして、画素部と、駆動回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせる。
【００９６】
その後、両基板の間に液晶５５５を注入し、封止材（図示せず）によって完全に封止する。液晶には公知の液晶材料を用いれば良い。このようにして図５に示すアクティブマトリクス型液晶表示装置が完成する。
【００９７】
次に、このアクティブマトリクス型液晶表示装置の構成を、図１３の斜視図を用いて説明する。アクティブマトリクス基板は、ガラス基板７０１上に形成された、画素部７０２と、ゲート側駆動回路７０３と、ソース側駆動回路７０４で構成される。画素部の画素ＴＦＴ７０５はｎチャネル型ＴＦＴであり、画素電極７０６及び保持容量７０７に接続される。
【００９８】
また、周辺に設けられる本発明のコントロール回路７１３はＦＰＣを介してゲート側駆動回路７０３と、ソース側駆動回路７０４に接続されている。ゲート側駆動回路７０３と、ソース側駆動回路７０４はそれぞれゲート配線７０８とソース配線７０９で画素部７０２に接続されている。また、ＦＰＣ７１０が接続された外部入出力端子７１１にはコントロール回路７１３まで信号を伝達するための入出力配線（接続配線）７１２が設けられている。また、６１４は対向基板である。
【００９９】
本実施例で説明したアクティブマトリクス型液晶表示装置の構成はあくまで一実施例であり、図１２、図１３に示した構造に限定される必要はない。公知のアクティブマトリクス型液晶表示装置の作製方法によって、本発明の表示装置を得ればよい。
【０１００】
なお、本実施例は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。すなわちコントロール回路をソース線駆動回路とゲート線駆動回路と画素マトリクスを含む同一基板上に一体形成することにより、外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化できる。また上記第コントロール回路の構成では、スタートパルス信号をクロック信号よりも遅延させるために、ＴＦＴ基板上に遅延回路を設ける必要はないといった利点を得ることができる。
【実施例３】
【０１０１】
本実施例では、薄膜トランジスタで構成された副画素を有する画素の等価回路と、その動作について説明する。ここでは画素にＥＬ素子に代表される発光素子を有する構成について説明する。
【０１０２】
図１４には、発光素子２００１と、ビデオ信号が入力される信号線２００２、ビデオ信号の画素への入力を制御するスイッチング用のトランジスタ２００３、発光素子２００１の発光または非発光を制御する駆動用のトランジスタ２００４、ビデオ信号の電位を保持するための容量素子２００５を有する副画素の等価回路を示す。各トランジスタの特性はエンハンスメント型、又はディプリーション型トランジスタを用いることができる。
【０１０３】
本実施の形態では、スイッチング用のトランジスタ２００３をｎチャネル型トランジスタ、駆動用トランジスタ２００４をｐチャネル型トランジスタとする。
【０１０４】
容量素子２００５は、駆動用トランジスタ２００４のゲート容量が大きく、各トランジスタからのリーク電流が許容範囲である場合、設ける必要はない。
【０１０５】
このような画素構成の接続関係を示す。スイッチング用トランジスタ２００３のゲート電極は走査線２００６に接続され、第１の電極は信号線２００２に接続され、第２の電極は駆動用トランジスタ２００４のゲート電極に接続されている。駆動用トランジスタ２００４の第１の電極は電源線２００７に接続され、駆動用トランジスタ２００４のゲート・ソース間には容量素子２００５が設けられている。容量素子２００５はスイッチング用トランジスタ２００３が非選択状態（オフ状態）にあるとき、駆動用トランジスタ２００４のゲート・ソース間の電位差を保持する、つまりビデオ信号の電位を保持するように接続されている。そのため、容量素子の一方の電極は駆動用トランジスタ２００４のゲート電極に接続され、他方の電極は電源線２００７に接続されている。
【０１０６】
このような副画素を多数有し、各発光素子からの発光面積を制御する面積階調表示を行なう。
【０１０７】
次に副画素における各トランジスタの具体的な動作について、図１５に示すタイミングチャートを用いて説明する。なお図２１（Ａ）は、縦軸は走査線、横軸は時間のときのタイミングチャートを示し、図１５（Ｂ）はｊ行目の走査線Ｇｊのタイミングチャートを示す。
【０１０８】
表示装置は、そのフレーム周波数を通常６０Ｈｚ程度とする。つまり、１秒間に６０回程度の画面の描画が行われ、画面の描画を１回行なう期間を１フレーム期間（単位フレーム期間）と呼ぶ。副画素は図１５（Ａ）に示すように、１フレーム期間に、書き込み期間Ｔａ、発光期間Ｔｓとを行なう。
【０１０９】
書き込み期間Ｔａにおいて、順次走査線２００６が選択されると、走査線２００６に接続されているスイッチング用トランジスタ２００３がオンとなる。そしてスイッチング用トランジスタ２００３がオンとなると、信号線から入力されるビデオ信号によって容量素子２００５に電荷が蓄積される。この電荷が駆動用トランジスタ２００４のしきい値電圧Ｖｔｈ以上となると、駆動用トランジスタ２００４がオンとなり、発光素子２００１が発光する。
【０１１０】
そして発光素子２００１は、供給される電流に見合った輝度で発光し、発光期間Ｔｓとなる。
【０１１１】
発光期間Ｔｓでは、走査線２００６の電位を制御することでスイッチング用トランジスタ２００３をオフとし、書き込み期間Ｔａにおいて書き込まれたビデオ信号の電位を容量素子２００５により保持している。その結果、発光素子２００１は発光し続ける。
【０１１２】
また書き込み期間Ｔａにおいて、信号線から入力されるビデオ信号によって駆動用トランジスタ２００４がオフとなる場合、発光期間Ｔｓでは、容量素子２００５には電位が保持されていないため、発光素子は非発光となっている。
【０１１３】
すなわち、書き込み期間Ｔａにおいて駆動用トランジスタ２００４をオンとする場合、発光期間Ｔｓではビデオ信号の電位が容量素子２００５によって保持されているので、発光し続けている。逆に、書き込み期間Ｔａにおいて駆動用トランジスタ２００４をオフとする場合、発光期間Ｔｓではビデオ信号の電位は容量素子２００５によって保持されず、非発光となっている。
【０１１４】
このように、発光素子を発光、又は非発光とすることにより階調表示を行なう。特に、各副画素における発光素子からの発光面積に重みをつけた状態で、発光素子を発光、又は非発光とすることにより面積階調表示を行なう。
【０１１５】
なお、本実施例は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。すなわちコントロール回路をソース線駆動回路とゲート線駆動回路と画素マトリクスを含む同一基板上に一体形成することにより、外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化できる。また上記第コントロール回路の構成では、スタートパルス信号をクロック信号よりも遅延させるために、ＴＦＴ基板上に遅延回路を設ける必要はないといった利点を得ることができる。
【実施例４】
【０１１６】
本実施例では、図１４に示す画素回路に対応する上面図について説明する。
【０１１７】
図１４に相当する上面図を示す図１６（Ａ）には、信号線２４０１、電源線２４０９、走査線２４０８、スイッチング用のトランジスタ２４０３、駆動用のトランジスタ２４０４、第１の副画素の発光素子の第１電極２４０７ａ、第１の副画素の発光素子２４１０ａ、第２の副画素の発光素子の第１電極２４０７ｂ、第１の副画素の発光素子２４１０ｂ、容量素子２４０６ａ、２４０６ｂ、グラウンド線ＧＮＤを示す。また、図１６（Ａ）に示す条面図に対応する回路図を図１６（Ｂ）に示す。なお、本実施例では容量素子について容量素子２４０６ａ、２４０６ｂの複数の構成としたがどちらか一方であってもよいし、設けなくてもよい。
【０１１８】
図１６において、各トランジスタがトップゲート構造の場合は、基板、半導体層、ゲート絶縁膜、走査線、層間絶縁膜、信号線、の順で膜が構成される。ボトムゲート構造の場合は、基板、走査線、ゲート絶縁膜、半導体層、層間絶縁膜、信号線、の順で膜が構成される。
【０１１９】
図２４では、信号線２４０１と平行して、電源線２４０９が形成されている。そのため、信号線２４０８、電源線２４０９は同一導電膜をパターニングして得る。
【０１２０】
スイッチング用のトランジスタ２４０３は半導体膜に対して二つのゲート電極が設けられたダブルゲート型構造を有し、走査線２４０８の一部がこれらゲート電極として機能している。またスイッチング用のトランジスタ２４０３の第１の電極は、コンタクトホールを介して信号線２４０１と接続され、第２の電極は、容量素子２４０６ａ、２４０６ｂと接続している。さらに容量素子２４０６ｂの一方の電極は、駆動用のトランジスタ２４０４のゲート電極と同一導電膜から構成され、他方の電極に相当する半導体膜は、電源線２４０９とコンタクトホールを介して接続されている。
【０１２１】
駆動用のトランジスタ２４０４のゲート電極は、固定電位を有する電源線２４０９とコンタクトホールを介して接続され、第２の電極は、信号線と同一導電膜により形成された配線と接続され、当該配線上に発光素子の第１電極２４０７及び２４０７ｂが形成され、接続している。配線と陽極は、コンタクトホールを介して接続されてもよい。
【０１２２】
なお、スイッチングトランジスタ２４０３、及び駆動用のトランジスタ２４０４のチャネル形成領域が、各々２つ形成されるダブルゲート構造について説明したが、チャネル形成領域が一つ形成されるシングルゲート構造または三つ形成されるトリプルゲート構造であってもよい。あるいは、チャネル形成領域の上下にゲート絶縁膜を介して配置された２つのゲート電極を有するデュアルゲート型やその他の構造としてもよい。
【０１２３】
発光素子の陽極は、ＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ：インジウム錫酸化物）を代表とする透明導電膜から形成され、その面積比は２４０７ａ：２４０７ｂ＝１：２となるように設けられ、陽極上には電界発光層、及び陰極を形成する。そして、信号線２４０１から入力されるビデオ信号に基づき、電界発光層は発光状態、又は非発光状態となる。その発光面積に１：２と重みをつけて、その選択により面積階調表示を行なう。
【０１２４】
なお、本発明の表示装置の画素周辺における配線の構成は多岐にわたり、本明細書に列挙した構成に特に限定されないものであることを付記する。
【０１２５】
なお、本実施例は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。すなわちコントロール回路をソース線駆動回路とゲート線駆動回路と画素マトリクスを含む同一基板上に一体形成することにより、外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化できる。また上記第コントロール回路の構成では、スタートパルス信号をクロック信号よりも遅延させるために、ＴＦＴ基板上に遅延回路を設ける必要はないといった利点を得ることができる。
【実施例５】
【０１２６】
本実施の形態では、副画素の断面の拡大図を示す。なお本実施の形態では、トランジスタとして多結晶シリコンを有する薄膜トランジスタ（ＴＦＴ）を用いる場合で説明する。勿論、本発明の表示装置において、トランジスタは多結晶シリコンで形成されたものに限定されるものではなく、アモルファスシリコン等の半導体特性を有する化合物であればよいことを付記する。
【０１２７】
図１７（Ａ）に示すように、絶縁表面を有する基板２８００に設けられたｐチャネル型の駆動用のトランジスタ２８０１は、レーザ照射や加熱による結晶化処理、或いはニッケル、チタンなどの金属元素の触媒作用を用いて結晶化処理が行われた結晶性半導体膜を有する。半導体膜上にはゲート絶縁膜を介してゲート電極及びゲート線が設けられており、ゲート電極下の半導体膜がチャネル形成領域となる。ゲート電極をマスクとして自己整合的にボロン等の不純物元素を半導体膜に添加し、ソース領域及びドレイン領域となる不純物領域が形成される。ゲート電極を覆うように第１の絶縁膜が設けられており、第１の絶縁膜には不純物領域上にコンタクトホールが形成されている。コンタクトホールには配線が形成され、ソース配線及びドレイン配線として機能している。ドレイン電極と電気的に接続するように、発光素子の第１電極２８１１が設けられる。そして、第１電極２８１１を覆うように第２の絶縁膜が設けられ、第２の絶縁膜の第１電極上に開口部を形成する。開口部には、電界発光層２８１２が設けられ、電界発光層や第２の絶縁膜を覆うように発光素子の第２電極２８１３が設けられる。
【０１２８】
電界発光層２８１２は、第１電極２８１１側から順に、ＨＩＬ（ホール注入層）、ＨＴＬ（ホール輸送層）、ＥＭＬ（発光層）、ＥＴＬ（電子輸送層）、ＥＩＬ（電子注入層）の順に積層されている。代表的には、ＨＩＬとしてＣｕＰｃ、ＨＴＬとしてα−ＮＰＤ、ＥＴＬとしてＢＣＰ、ＥＩＬとしてＢＣＰ：Ｌｉをそれぞれ用いる。
【０１２９】
また、電界発光層２８１２として、フルカラー表示とする場合、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の発光を示す材料を、それぞれ蒸着マスクを用いた蒸着法、またはインクジェット法などによって選択的に形成すればよい。具体的には、ＨＩＬとしてＣｕＰｃやＰＥＤＯＴ、ＨＴＬとしてα−ＮＰＤ、ＥＴＬとしてＢＣＰやＡｌｑ３、ＥＩＬとしてＢＣＰ：ＬｉやＣａＦ２をそれぞれ用いる。また例えばＥＭＬは、Ｒ、Ｇ、Ｂのそれぞれの発光色に対応したドーパント（Ｒの場合ＤＣＭ等、Ｇの場合ＤＭＱＤ等）をドープしたＡｌｑ３を用いればよい。なお、上記電界発光層の積層構造に限定されない。
【０１３０】
より具体的な電界発光層の積層構造は、赤色の発光を示す電界発光層２８１２を形成する場合、例えば、ＣｕＰｃを３０ｎｍし、α−ＮＰＤを６０ｎｍした後、同一のマスクを用いて、赤色の発光層としてＤＣＭ２及びルブレンが添加されたＡｌｑ３を４０ｎｍし、電子輸送層としてＢＣＰを４０ｎｍし、電子注入層としてＬｉが添加されたＢＣＰを１ｎｍする。また、緑色の発光を示す電界発光層２８１２を形成する場合、例えば、ＣｕＰｃを３０ｎｍし、α―ＮＰＤを６０ｎｍした後、同一の蒸着マスクを用いて、緑色の発光層としてクマリン５４５Ｔが添加されたＡｌｑ３を４０ｎｍ、電子輸送層としてＢＣＰを４０ｎｍし、電子注入層としてＬｉが添加されたＢＣＰを１ｎｍする。また、青色の発光を示す電界発光層２８１２を形成する場合、例えば、ＣｕＰｃを３０ｎｍし、α−ＮＰＤを６０ｎｍした後、同一のマスクを用いて発光層としてビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛：Ｚｎ（ＰＢＯ）２を１０ｎｍし、電子輸送層としてＢＣＰを４０ｎｍし、電子注入層としてＬｉが添加されたＢＣＰを１ｎｍする。
【０１３１】
以上、各色の電界発光層のうち、共通しているＣｕＰｃやα−ＮＰＤは、画素部全面に形成することができる。またマスクは、各色で共有することもでき、例えば、赤色の電界発光層を形成後、マスクをずらして、緑色の電界発光層、再度マスクをずらして青色の電界発光層を形成することができる。形成する各色の電界発光層の順序は適宜設定すればよい。
【０１３２】
また白色の発光を示す電界発光層を形成する場合、カラーフィルター、又はカラーフィルター及び色変換層などを別途設けることによってフルカラー表示を行なうことができる。カラーフィルターや色変換層は、第２の基板に設けた後、張り合わせればよい。
【０１３３】
また第１電極との仕事関数を考慮して材料を選択する。例えば、第１電極を陽極とし、第２電極を陰極とする場合で説明する。
【０１３４】
第１電極としては、仕事関数の大きい（仕事関数４．０ｅＶ）金属、合金、電気伝導性化合物、およびこれらの混合物などを用いることが好ましい。具体例な材料としては、ＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合したＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）の他、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、または金属材料の窒化物（ＴｉＮ）等を用いることができる。
【０１３５】
一方、第２電極としては、仕事関数の小さい（仕事関数３．８ｅＶ以下）金属、合金、電気伝導性化合物、およびこれらの混合物などを用いることが好ましい。具体的な材料としては、元素周期律の１族または２族に属する元素、すなわちＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ）や化合物（ＬｉＦ、ＣｓＦ、ＣａＦ２）の他、希土類金属を含む遷移金属を用いて形成することができる。但し、第２の電極は透光性を有するため、これら金属、又はこれら金属を含む合金を非常に薄く形成し、ＩＴＯ等の金属（合金を含む）との積層により形成する。
【０１３６】
これら第１電極、及び第２電極は蒸着法、スパッタリング法等により形成することができる。
【０１３７】
但し画素構成により、第１電極及び第２電極のいずれも陽極、又は陰極となりうる。例えば、駆動用のトランジスタの極性をｎチャネル型とし、第１の電極を陰極、第２の電極と陽極とすることができる。
【０１３８】
その後、窒素を含むパッシベーション膜２８１４をスパッタリング法やＣＶＤ法により形成し、水分や酸素の侵入を防止する。このとき形成される空間には、窒素を封入し、さらに乾燥剤を配置してもよい。また透光性を有し、吸水性の高い樹脂を充填してもよい。さらに第１電極、第２電極、その他の電極により、表示手段の側面を覆って酸素や水分の侵入を防ぐこともできる。その後、封止基板２８１５を張り合わせる。
【０１３９】
またコントラストを高めるため、偏光板又は円偏光板を設けてもよい。例えば、表示面の一面又は両面に偏光板、若しくは円偏光板を設けることができる。
【０１４０】
このように形成された副画素を有する表示装置は、第１電極２８１１及び第２電極２８１３が透光性を有する。そのため、信号線から入力されるビデオ信号に応じた輝度で発光素子から光が両矢印方向に射出する。
【０１４１】
図１７（Ａ）のように、発光素子を有する副画素の発光面積、つまり透明導電膜の面積に重みをつける面積階調表示であって、両方向に光が射出される表示装置は、設計上、透明導電膜の面積を大きくすることができる。その結果、非発光状態での透過率を高くすることができ好ましい。
【０１４２】
図１７（Ｂ）は、光の射出方向が封止基板２８１５側のみである。そのため第１電極２８１１は非透光性、好ましくは反射性の高い導電膜とし、第２電極２８１３は透光性を有する導電膜とする。その他の構成は図１７（Ａ）と同様であるため説明を省略する。
【０１４３】
図１７（Ｃ）は、光の射出方向が基板２８００側のみである。そのため第１電極２８１１は透光性を有する導電膜とし、第２電極２８１３は非透光性、好ましくは反射性の高い導電膜とする。その他の構成は図１７（Ａ）と同様であるため説明を省略する。
【０１４４】
図１７（Ｂ）、図１７（Ｃ）のように、光の射出方向とならない側に設けられた発光素子の電極に、反射性の高い導電膜を用いることにより光を有効利用することができる。
【０１４５】
本実施例において、透光性を有する導電膜を得るためには、非透光性を有する導電膜を、透光性を有するように薄く形成し、その上に透光性を有する導電膜を積層してもよい。
【０１４６】
なお、本実施例は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。すなわちコントロール回路をソース線駆動回路とゲート線駆動回路と画素マトリクスを含む同一基板上に一体形成することにより、外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化できる。また上記第コントロール回路の構成では、スタートパルス信号をクロック信号よりも遅延させるために、ＴＦＴ基板上に遅延回路を設ける必要はないといった利点を得ることができる。
【実施例６】
【０１４７】
本実施例においては、本発明の表示装置を表示部に有する電子機器の構成例について説明する。
【０１４８】
発光素子を含む画素領域を備えた表示装置を用いた電子機器として、テレビジョン装置（テレビ、テレビジョン受信機）、デジタルカメラ、デジタルビデオカメラ、携帯電話装置（携帯電話機）、ＰＤＡ等の携帯情報端末、携帯型ゲーム機、モニター、コンピュータ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置等が挙げられる。これらの電子機器の表示部に本発明の表示装置を適用することができる。その電子機器の具体例について、図１８を参照して説明する。
【０１４９】
図１８（Ａ）に示す本発明の表示装置を用いた携帯情報端末は、本体９２０１、表示部９２０２等を含み、本発明により外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化をすることができる。図１８（Ｂ）に示す本発明の表示装置を用いたデジタルビデオカメラは、表示部９７０１、９７０２等を含み、本発明により外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化をすることができる。図１８（Ｃ）に示す本発明の表示装置を用いた携帯端末は、本体９１０１、表示部９１０２等を含み、本発明により外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化をすることができる。図１８（Ｄ）に示す本発明の表示装置を用いた携帯型のテレビジョン装置は、本体９３０１、表示部９３０２等を含み、本発明により外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化をすることができる。図１８（Ｅ）に示す本発明の表示装置を用いた携帯型のコンピュータは、本体９４０１、表示部９４０２等を含み、外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化をすることができる。図１８（Ｆ）に示す本発明の表示装置を用いたテレビジョン装置は、本体９５０１、表示部９５０２等を含み、外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化をすることができる。
【０１５０】
なお、本実施例は、本明細書中の他の実施の形態、実施例のいかなる記載とも自由に組み合わせて実施することが可能である。すなわちコントロール回路をソース線駆動回路とゲート線駆動回路と画素マトリクスを含む同一基板上に一体形成することにより、外部接続端子数を減少させ、外付け部品の実装面積を削減し低コスト化できる。また上記第コントロール回路の構成では、スタートパルス信号をクロック信号よりも遅延させるために、ＴＦＴ基板上に遅延回路を設ける必要はないといった利点を得ることができる。
【図面の簡単な説明】
【０１５１】
【図１】本発明の一実施形態を示す図。
【図２】コントロール回路の第１の構成を示す図。
【図３】ＪＫフリップフロップ回路の回路図。
【図４】Ｄフリップフロップ回路の回路図。
【図５】コントロール回路のタイミングチャートを示す図。
【図６】ソース線駆動回路のタイミングチャートを示す図。
【図７】ゲート線駆動回路とソース線駆動回路のタイミングチャートを示す図。
【図８】コントロール回路の第２の構成を示す図。
【図９】本発明の表示装置の断面図。
【図１０】本発明の表示装置の断面図。
【図１１】本発明の表示装置の断面図。
【図１２】本発明の表示装置を説明するための図。
【図１３】本発明の表示装置における斜視図。
【図１４】本発明の表示装置の画素の回路図を示す図。
【図１５】本発明の表示装置を説明するための図。
【図１６】本発明の表示装置における画素の上面図。
【図１７】本発明の表示装置の画素における断面図。
【図１８】本発明の実施例５の電子機器の図。
【図１９】本発明の従来例を説明する図。
【符号の説明】
【０１５２】
１０１ ソース線駆動回路
１０２ ゲート線駆動回路
１０３ ソース信号線
１０４ ゲート信号線
１０５ 画素
１０６ 画素領域
１０７ タイミングコントロール回路
１０８ 副画素
２０１ ＤＦＦ
２０２ 第１のＪＫＦＦ
２０３ 第２のＪＫＦＦ
２０４ バッファ
２０５ インバータ
２０６ 第１のＮＡＮＤ
２０９ ソース線駆動回路
２１０ ゲート線駆動回路
３０１ Ｈレベル
３０２ Ｈレベル
３０３ Ｈレベル
３０４ パルス
３０５ Ｈレベル
３０６ Ｈレベル
３０７ Ｈレベル
３０８ Ｈレベル
４０１ ガラス基板
４０２ ブロッキング層
４０３ 半導体層
４０４ 半導体層
４０５ 半導体層
４０６ 半導体層
４０７ ゲート絶縁膜
４０８ａ 第１の導電膜
４０８ｂ 第２の導電膜
４０９ マスク
４１０ 導電層
４１０ａ 第１の導電膜
４１０ｂ 第２の導電膜
４１１ 導電層
４１１ａ 第１の導電膜
４１１ｂ 第２の導電膜
４１２ 導電層
４１２ａ 第１の導電膜
４１２ｂ 第２の導電膜
４１３ 導電層
４１３ａ 第１の導電膜
４１３ｂ 第２の導電膜
４１４ 導電層
４１４ａ 第１の導電膜
４１４ｂ 第２の導電膜
４１５ 導電層
４１５ａ 第１の導電膜
４１５ｂ 第２の導電膜
４１６ ゲート絶縁膜
４１７ 第１の不純物領域
４１８ 第１の不純物領域
４１９ 第１の不純物領域
４２０ 第１の不純物領域
４２１ 導電層
４２１ａ 第１の導電膜
４２１ｂ 第２の導電膜
４２２ 導電層
４２２ａ 第１の導電膜
４２２ｂ 第２の導電膜
４２３ 導電層
４２３ａ 第１の導電膜
４２３ｂ 第２の導電膜
４２４ 導電層
４２４ａ 第１の導電膜
４２４ｂ 第２の導電膜
４２５ 導電層
４２５ａ 第１の導電膜
４２５ｂ 第２の導電膜
４２６ 導電層
４２６ａ 第１の導電膜
４２６ｂ 第２の導電膜
４２７ 第２の不純物領域
４２８ 第２の不純物領域
４２９ 第２の不純物領域
４３０ 第２の不純物領域
４３１ 導電層
４３１ａ 第１の導電膜
４３１ｂ 第２の導電膜
４３２ 導電層
４３２ａ 第１の導電膜
４３２ｂ 第２の導電膜
４３３ 導電層
４３３ａ 第１の導電膜
４３３ｂ 第２の導電膜
４３４ 導電層
４３４ａ 第１の導電膜
４３４ｂ 第２の導電膜
４３５ 導電層
４３５ａ 第１の導電膜
４３５ｂ 第２の導電膜
４３６ 導電層
４３６ａ 第１の導電膜
４３６ｂ 第２の導電膜
４３７ ゲート絶縁膜
４３８ レジストマスク
４３９ レジストマスク
４４０ａ 第３の不純物領域
４４０ｂ 第３の不純物領域
４４０ｃ 第３の不純物領域
４４１ 第１の絶縁膜
４４２ 第２の絶縁膜
４４３ 第３の絶縁膜
４４４ ソースまたはドレイン配線
４４５ ソースまたはドレイン配線
４４６ ソースまたはドレイン配線
４４７ ソースまたはドレイン配線
４４８ 接続電極
４４９ ゲート配線
４５０ 第１の画素電極
４５１ 周辺回路
４５２ 画素部
４５３ ｐチャネル型ＴＦＴ
４５４ ｎチャネル型ＴＦＴ
４５５ 画素ＴＦＴ
４５６ 保持容量
４６１ 層間膜
４６２ 層間膜
４６３ 画素電極
５０１ スタートパルス
５０２ スタートパルス
５０３ サンプリングパルス
５０４ デジタル映像信号
５０５ デジタル映像信号
５０６ デジタル映像信号５０５
５０７ 期間
５０８ 期間
５０９ 出力パルス
６０１ ＤＦＦ
６０２ ＪＫＦＦ
６０３ インバータ
６０４ バッファ
６０５ タイミングコントロール回路
６０６ ソース線駆動回路
６０７ ゲート線駆動回路
５５１ 配向膜
５５２ 対向基板
５５３ 透明導電膜
５５４ 配向膜
５５５ 液晶
６０１ ガラス基板
６０２ 画素部
６０３ ゲート側駆動回路
６０４ ソース側駆動回路
６０５ 画素ＴＦＴ
６０６ 画素電極
６０７ 保持容量
６０８ ゲート配線
６０９ ソース配線
６１０ ＦＰＣ
６１１ 外部入出力端子
６１２ 入出力配線
６１３ 入出力配線
６１４ 対向基板
７０１ ガラス基板
７０２ 画素部
７０３ ゲート側駆動回路
７０４ ソース側駆動回路
７０５ 画素ＴＦＴ
７０６ 画素電極
７０７ 保持容量
７０８ ゲート配線
７０９ ソース配線
７１０ ＦＰＣ
７１１ 外部入出力端子
７１２ 入出力配線
７１３ コントロール回路
７１４ 対向基板
２００１ 発光素子
２００２ 信号線
２００３ スイッチング用のトランジスタ
２００４ 駆動用のトランジスタ
２００５ 容量素子
２００６ 走査線
２００７ 電源線
２４０１ 信号線
２４０３ スイッチング用のトランジスタ
２４０４ 駆動用のトランジスタ
２４０６ａ 容量素子
２４０６ｂ 容量素子
２４０７ａ 第１電極
２４０７ｂ 第１電極
２４０８ 走査線
２４０９ 電源線
２４１０ａ 発光素子
２４１０ｂ 発光素子
２８００ 基板
２８０１ トランジスタ
２８１１ 第１電極
２８１２ 電界発光層
２８１３ 第２電極
２８１４ パッシベーション膜
２８１５ 封止基板
９１０１ 本体
９１０２ 表示部
９２０１ 本体
９２０２ 表示部
９３０１ 本体
９３０２ 表示部
９４０１ 本体
９４０２ 表示部
９５０１ 本体
９５０２ 表示部
９７０１ 表示部
９７０２ 表示部
【特許請求の範囲】
【請求項１】
副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路及び前記ゲート信号線駆動回路を駆動するための信号を出力する回路を有することを特徴とする表示装置。
【請求項２】
副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号、並びに前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号を出力することを特徴とする表示装置。
【請求項３】
副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号、並びに前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号を出力し、
前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号は、ＪＫフリップフロップ回路、Ｄフリップフロップ回路及び複数のインバータ回路を有する回路より出力されることを特徴とする表示装置。
【請求項４】
副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号、並びに前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号を出力し、
前記ゲート信号線駆動回路を駆動するためのクロック信号及び反転クロック信号は、前記Ｄフリップフロップ回路より出力される信号及び前記Ｄフリップフロップ回路より出力される信号の反転信号であり、前記ゲート信号線駆動回路を駆動するためのスタートパルス信号は、ＪＫフリップフロップ回路より出力されることを特徴とする表示装置。
【請求項５】
副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号、並びに前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号を出力し、
前記ゲート信号線駆動回路を駆動するためのクロック信号及び反転クロック信号は、前記垂直同期信号の反転信号及び前記水平同期信号が入力される前記Ｄフリップフロップ回路より出力される信号及び前記Ｄフリップフロップ回路より出力される信号の反転信号であり、前記ゲート信号線駆動回路を駆動するためのスタートパルス信号は、前記垂直同期信号及び前記Ｄフリップフロップ回路より出力される信号が入力されるＪＫフリップフロップ回路より出力されることを特徴とする表示装置。
【請求項６】
副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号、並びに前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号を出力し、
前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号は、前記ドットクロック信号を基にした信号及び前記ドットクロック信号の反転信号を基にした信号であり、前記ソース信号線駆動回路を駆動するためのスタートパルス信号は、前記水平同期信号を基にした信号であり、
前記ゲート信号線駆動回路を駆動するためのクロック信号及び反転クロック信号は、前記Ｄフリップフロップ回路より出力される信号及び前記Ｄフリップフロップ回路より出力される信号の反転信号であり、前記ゲート信号線駆動回路を駆動するためのスタートパルス信号は、ＪＫフリップフロップ回路より出力されることを特徴とする表示装置。
【請求項７】
副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号、並びに前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号を出力し、
前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号は、前記ドットクロック信号を基にした信号及び前記ドットクロック信号の反転信号を基にした信号であり、前記ソース信号線駆動回路を駆動するためのスタートパルス信号は、前記水平同期信号を基にした信号であり、
前記ゲート信号線駆動回路を駆動するためのクロック信号及び反転クロック信号は、前記垂直同期信号の反転信号及び前記水平同期信号が入力される前記Ｄフリップフロップ回路より出力される信号及び前記Ｄフリップフロップ回路より出力される信号の反転信号であり、前記ゲート信号線駆動回路を駆動するためのスタートパルス信号は、前記垂直同期信号及び前記Ｄフリップフロップ回路より出力される信号が入力されるＪＫフリップフロップ回路より出力されることを特徴とする表示装置。
【請求項８】
請求項６または７において、前記ソース信号線駆動回路を駆動するためのスタートパルス信号は、前記水平同期信号がＪＫフリップフロップを介して出力される信号であることを特徴とする表示装置。
【請求項９】
請求項１乃至請求項８のいずれか１項に記載の表示装置を具備することを特徴とする電子機器。
【請求項１】
副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路及び前記ゲート信号線駆動回路を駆動するための信号を出力する回路を有することを特徴とする表示装置。
【請求項２】
副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号、並びに前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号を出力することを特徴とする表示装置。
【請求項３】
副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号、並びに前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号を出力し、
前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号は、ＪＫフリップフロップ回路、Ｄフリップフロップ回路及び複数のインバータ回路を有する回路より出力されることを特徴とする表示装置。
【請求項４】
副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号、並びに前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号を出力し、
前記ゲート信号線駆動回路を駆動するためのクロック信号及び反転クロック信号は、前記Ｄフリップフロップ回路より出力される信号及び前記Ｄフリップフロップ回路より出力される信号の反転信号であり、前記ゲート信号線駆動回路を駆動するためのスタートパルス信号は、ＪＫフリップフロップ回路より出力されることを特徴とする表示装置。
【請求項５】
副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号、並びに前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号を出力し、
前記ゲート信号線駆動回路を駆動するためのクロック信号及び反転クロック信号は、前記垂直同期信号の反転信号及び前記水平同期信号が入力される前記Ｄフリップフロップ回路より出力される信号及び前記Ｄフリップフロップ回路より出力される信号の反転信号であり、前記ゲート信号線駆動回路を駆動するためのスタートパルス信号は、前記垂直同期信号及び前記Ｄフリップフロップ回路より出力される信号が入力されるＪＫフリップフロップ回路より出力されることを特徴とする表示装置。
【請求項６】
副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号、並びに前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号を出力し、
前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号は、前記ドットクロック信号を基にした信号及び前記ドットクロック信号の反転信号を基にした信号であり、前記ソース信号線駆動回路を駆動するためのスタートパルス信号は、前記水平同期信号を基にした信号であり、
前記ゲート信号線駆動回路を駆動するためのクロック信号及び反転クロック信号は、前記Ｄフリップフロップ回路より出力される信号及び前記Ｄフリップフロップ回路より出力される信号の反転信号であり、前記ゲート信号線駆動回路を駆動するためのスタートパルス信号は、ＪＫフリップフロップ回路より出力されることを特徴とする表示装置。
【請求項７】
副画素を含む画素がマトリクス状に配置された画素領域、ソース信号線駆動回路、ゲート信号線駆動回路、及びコントロール回路を有し、
前記副画素、前記ソース信号線駆動回路、前記ゲート信号線駆動回路、及び前記コントロール回路は、基板上に形成された薄膜トランジスタを有し、
前記コントロール回路は前記基板の外部より入力された垂直同期信号、水平同期信号、及びドットクロック信号により、前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号、並びに前記ゲート信号線駆動回路を駆動するためのクロック信号、反転クロック信号、及びスタートパルス信号を出力し、
前記ソース信号線駆動回路を駆動するためのクロック信号、反転クロック信号は、前記ドットクロック信号を基にした信号及び前記ドットクロック信号の反転信号を基にした信号であり、前記ソース信号線駆動回路を駆動するためのスタートパルス信号は、前記水平同期信号を基にした信号であり、
前記ゲート信号線駆動回路を駆動するためのクロック信号及び反転クロック信号は、前記垂直同期信号の反転信号及び前記水平同期信号が入力される前記Ｄフリップフロップ回路より出力される信号及び前記Ｄフリップフロップ回路より出力される信号の反転信号であり、前記ゲート信号線駆動回路を駆動するためのスタートパルス信号は、前記垂直同期信号及び前記Ｄフリップフロップ回路より出力される信号が入力されるＪＫフリップフロップ回路より出力されることを特徴とする表示装置。
【請求項８】
請求項６または７において、前記ソース信号線駆動回路を駆動するためのスタートパルス信号は、前記水平同期信号がＪＫフリップフロップを介して出力される信号であることを特徴とする表示装置。
【請求項９】
請求項１乃至請求項８のいずれか１項に記載の表示装置を具備することを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００７−１１４６２５（Ｐ２００７−１１４６２５Ａ）
【公開日】平成１９年５月１０日（２００７．５．１０）
【国際特許分類】
【出願番号】特願２００５−３０７８９７（Ｐ２００５−３０７８９７）
【出願日】平成１７年１０月２１日（２００５．１０．２１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成１９年５月１０日（２００７．５．１０）
【国際特許分類】
【出願日】平成１７年１０月２１日（２００５．１０．２１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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