表示装置
【課題】２つのコンタクト部を有する１つの導電層の面積を小さくすることができるようにする。
【解決手段】ELパネル１００において、アノード電極７８と駆動用トランジスタのソース電極７５との接続部であるコンタクト部７８ｃと、ソース電極７５と多結晶シリコン膜７４との接続部であるコンタクト部７５ｃが、平面方向で同一の位置に配置されている。コンタクト部７５ｃを形成しているソース電極７５の上側の膜面は平坦面を有し、その平坦面上で、ソース電極７５とアノード電極７８がコンタクト部７８ｃとして接続されている。また、コンタクト部７８ｃを形成している同一平面上の、ソース電極７５側の平坦面の開口幅Ｌ１は、アノード電極７８の平坦面の開口幅Ｌ２よりも大となっている。これにより、レイアウト面積を小さくし、かつ、コンタクト不良を防止することができる。本発明は、例えば、ELパネルを用いた表示装置に適用できる。
【解決手段】ELパネル１００において、アノード電極７８と駆動用トランジスタのソース電極７５との接続部であるコンタクト部７８ｃと、ソース電極７５と多結晶シリコン膜７４との接続部であるコンタクト部７５ｃが、平面方向で同一の位置に配置されている。コンタクト部７５ｃを形成しているソース電極７５の上側の膜面は平坦面を有し、その平坦面上で、ソース電極７５とアノード電極７８がコンタクト部７８ｃとして接続されている。また、コンタクト部７８ｃを形成している同一平面上の、ソース電極７５側の平坦面の開口幅Ｌ１は、アノード電極７８の平坦面の開口幅Ｌ２よりも大となっている。これにより、レイアウト面積を小さくし、かつ、コンタクト不良を防止することができる。本発明は、例えば、ELパネルを用いた表示装置に適用できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、２つのコンタクト部を有する１つの導電層の面積を小さくすることができるようにする表示装置に関する。
【背景技術】
【０００２】
発光素子として有機EL(ELectro Luminescent)デバイスを用いた平面自発光型のパネル（ELパネル）の開発が近年盛んになっている。有機ELデバイスは、ダイオード特性を有し、有機薄膜に電界をかけると発光する現象を利用したデバイスである。有機ELデバイスは、印加電圧が１０Ｖ以下で駆動するため低消費電力であり、自ら光を発する自発光素子であるため、照明部材を必要とせず軽量化及び薄型化が容易であるという特長を有する。また、有機ELデバイスの応答速度は数μｓ程度と非常に高速であるので、ELパネルでは動画表示時の残像が発生しないという利点がある。
【０００３】
ELパネルの中でも、とりわけ駆動素子として薄膜トランジスタ（TFT）を各画素に集積形成したアクティブマトリクス型のパネルの開発が盛んである。アクティブマトリクス型ELパネルは、例えば、特許文献１乃至５に記載されている。
【０００４】
近年のアクティブマトリクス型ELパネルにおいては、液晶パネルと同様に、高精細化が望まれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２５５８５６号公報
【特許文献２】特開２００３−２７１０９５号公報
【特許文献３】特開２００４−１３３２４０号公報
【特許文献４】特開２００４−０２９７９１号公報
【特許文献５】特開２００４−０９３６８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来、アクティブマトリクス型ELパネルにおいて、１つの導電層で他の２つの導電層とコンタクトをとる必要がある場合、２つのコンタクト部は、コンタクト不良を防止するため、平面方向で離れた位置に配置されていた。そのため、２つのコンタクト部を有する導電層の面積が大きくなり、１画素の領域を有効に利用することができなかった。
【０００７】
本発明は、このような状況に鑑みてなされたものであり、２つのコンタクト部を有する１つの導電層の面積を小さくすることができるようにするものである。
【課題を解決するための手段】
【０００８】
本発明の一側面の表示装置は、自発光素子により発光する画素が行列状に複数配置されているパネルを有し、前記パネルは、第１乃至第３の導電層が支持基板上に順に積層されており、前記第１の導電層と第２の導電層の第１のコンタクト部と、前記第２の導電層と前記第３の導電層の第２のコンタクト部が、平面方向で同一の位置に配置されている。
【０００９】
本発明の一側面においては、自発光素子により発光する画素が行列状に複数配置されているパネルに含まれる第１乃至第３の導電層が支持基板上に順に積層されており、第１の導電層と第２の導電層の第１のコンタクト部と、第２の導電層と第３の導電層の第２のコンタクト部が、平面方向で同一の位置に配置される。
【発明の効果】
【００１０】
本発明の一側面によれば、２つのコンタクト部を有する１つの導電層の面積を小さくすることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明を適用した表示装置の一実施の形態の構成例を示すブロック図である。
【図２】ELパネルの各画素の色の配列を示す図である。
【図３】画素の等価回路の構成を示したブロック図である。
【図４】画素の動作を説明するタイミングチャートである。
【図５】従来のＥＬパネルの駆動トランジスタ部分の断面図である。
【図６】段切れを説明する図である。
【図７】従来のＥＬパネルを構成する画素の平面図である。
【図８】図１のＥＬパネルの第１の実施の形態の画素の駆動トランジスタ部分の断面図である。
【図９】図１のＥＬパネルの第２の実施の形態の画素の駆動トランジスタ部分の断面図である。
【図１０】図９のコンタクト部の上面図である。
【図１１】図１のＥＬパネルの平面図である。
【発明を実施するための形態】
【００１２】
［表示装置の構成］
図１は、本発明を適用した表示装置の一実施の形態の構成例を示すブロック図である。
【００１３】
図１の表示装置１は、例えば、テレビジョン受像機などであり、入力された映像信号に対応する映像をELパネル１００に表示する。ELパネル１００は、自発光素子としての有機EL(ELectro Luminescent)デバイスを用いたパネルである。ELパネル１００は、ソースドライバおよびゲートドライバとからなるドライバIC(Integrated Circuit)を含むパネルモジュールとして表示装置１に組み込まれている。また、表示装置１は、図示せぬ電源回路、画像LSI(Large Scale Integration)なども有している。なお、表示装置１のELパネル１００は、携帯電話機、デジタルスチルカメラ、デジタルビデオカメラ、プリンタ等の表示部としても利用することができる。
【００１４】
ELパネル１００は、複数の画素１０１を有する画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、および電源スキャナ（ＤＳＣＮ）１０５を含むように構成されている。
【００１５】
画素アレイ部１０２には、Ｎ×Ｍ個（Ｎ,Ｍは相互に独立した１以上の整数値）の画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）が行列状に配置されて構成されている。なお、図１では、紙面の制約上、画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）の一部のみが示されている。
【００１６】
また、ELパネル１００は、Ｍ本の走査線ＷＳＬ１０−１乃至１０−Ｍ、Ｍ本の電源線ＤＳＬ１０−１乃至１０−Ｍ、およびＮ本の映像信号線ＤＴＬ１０−１乃至１０−Ｎも有する。
【００１７】
なお、以下において、走査線ＷＳＬ１０−１乃至１０−Ｍそれぞれを特に区別する必要がない場合、単に、走査線ＷＳＬ１０と称する。また、映像信号線ＤＴＬ１０−１乃至１０−Ｎそれぞれを特に区別する必要がない場合、単に、映像信号線ＤＴＬ１０と称する。画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）および電源線ＤＳＬ１０−１乃至１０−Ｍについても同様に、画素１０１および電源線ＤＳＬ１０と称する。
【００１８】
水平セレクタ１０３、ライトスキャナ１０４、および電源スキャナ１０５は、画素アレイ部１０２を駆動する駆動部として動作する。
【００１９】
画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第１行目の画素１０１−（１，１）乃至１０１−（Ｎ，１）は、走査線ＷＳＬ１０−１でライトスキャナ１０４と、電源線ＤＳＬ１０−１で電源スキャナ１０５とそれぞれ接続されている。また、画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第Ｍ行目の画素１０１−（１，Ｍ）乃至１０１−（Ｎ，Ｍ）は、走査線ＷＳＬ１０−Ｍでライトスキャナ１０４と、電源線ＤＳＬ１０−Ｍで電源スキャナ１０５とそれぞれ接続されている。画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）の行方向に並ぶその他の画素１０１についても同様の接続となっている。
【００２０】
また、画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第１列目の画素１０１−（１，１）乃至１０１−（１，Ｍ）は、映像信号線ＤＴＬ１０−１で水平セレクタ１０３と接続されている。画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第Ｎ列目の画素１０１−（Ｎ，１）乃至１０１−（Ｎ，Ｍ）は、映像信号線ＤＴＬ１０−Ｎで水平セレクタ１０３と接続されている。画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）の列方向に並ぶその他の画素１０１についても同様の接続となっている。
【００２１】
ライトスキャナ１０４は、走査線ＷＳＬ１０−１乃至１０−Ｍに水平周期（１Ｈ）で順次制御信号を供給して画素１０１を行単位で線順次走査する。電源スキャナ１０５は、線順次走査に合わせて電源線ＤＳＬ１０−１乃至１０−Ｍに第１電位Ｖｃｃまたは第２電位Ｖｓｓ（図４）の電源電圧を供給する。水平セレクタ１０３は、線順次走査に合わせて各水平期間内（１Ｈ）で映像信号に対応する信号電位Ｖｓｉｇと基準電位Ｖｏｆｓ（図４）とを切換えて列状の映像信号線ＤＴＬ１０−１乃至１０−Ｍに供給する。
【００２２】
［画素１０１の配列構成］
図２は、ELパネル１００の各画素１０１が発光する色の配列を示している。
【００２３】
なお、図２では、走査線ＷＳＬ１０および電源線ＤＳＬ１０が画素１０１の下側から接続されている点が図１と異なる。走査線ＷＳＬ１０、電源線ＤＳＬ１０、および映像信号線ＤＴＬ１０が画素１０１とどの側面から接続されるかは、配線レイアウトに応じて適宜変更することができる。水平セレクタ１０３、ライトスキャナ１０４、および電源スキャナ１０５の画素アレイ部１０２に対する配置についても同様に、適宜変更することができる。
【００２４】
画素アレイ部１０２の各画素１０１は、赤（Ｒ）、緑（Ｇ）、または青（Ｂ）のいずれかの色を発光する。そして、各色は、例えば、行方向には赤、緑、青の順となり、列方向には同一の色となるように配列されている。従って、各画素１０１は、いわゆる副画素（サブピクセル）に相当し、行方向（図面左右方向）に並ぶ赤、緑、および青の３つの画素１０１で表示単位としての１画素が構成される。なお、ELパネル１００の色の配列が図２に示した配列に限定されるものではない。
【００２５】
［画素１０１の詳細回路構成］
図３は、ELパネル１００に含まれるＮ×Ｍ個の画素１０１のうちの１つの画素１０１を拡大することにより、画素１０１の等価回路（画素回路）の構成を示したブロック図である。
【００２６】
なお、図３の画素１０１が、画素１０１−（ｎ，ｍ）（ｎ＝１，２，・・・，Ｎ，ｍ＝１，２，・・・，Ｍ）であるとすると、走査線ＷＳＬ１０、映像信号線ＤＴＬ１０、および電源線ＤＳＬ１０のそれぞれは、次のようになる。即ち、図３の走査線ＷＳＬ１０、映像信号線ＤＴＬ１０、および電源線ＤＳＬ１０は、画素１０１−（ｎ，ｍ）に対応する走査線ＷＳＬ１０−ｎ、映像信号線ＤＴＬ１０−ｎ、および電源線ＤＳＬ１０−ｍとなる。
【００２７】
図３の画素１０１は、サンプリング用トランジスタ３１、駆動用トランジスタ３２、蓄積容量３３、発光素子３４、および補助容量３５を有する。また、図３では、発光素子３４が有する容量成分も、発光素子容量３４Bとして示してある。ここで、蓄積容量３３、発光素子容量３４B、および補助容量３５の容量値は、それぞれ、Cs,Coled、およびCsubである。
【００２８】
サンプリング用トランジスタ３１のゲートは、走査線ＷＳＬ１０と接続され、サンプリング用トランジスタ３１のドレインは、映像信号線ＤＴＬ１０と接続される。また、サンプリング用トランジスタ３１のソースは、駆動用トランジスタ３２のゲートと接続されている。
【００２９】
駆動用トランジスタ３２のソース及びドレインの一方は、発光素子３４のアノードに接続され、他方が、電源線ＤＳＬ１０に接続される。蓄積容量３３は、駆動用トランジスタ３２のゲートと発光素子３４のアノードに接続されている。また、発光素子３４のカソードは所定の電位Ｖｃａｔに設定されている配線３６に接続されている。この電位ＶｃａｔはGNDレベルであり、従って、配線３６は接地配線である。
【００３０】
補助容量３５は、発光素子３４の容量成分、即ち発光素子容量３４Bを補うために設けられ、発光素子３４と並列に接続されている。即ち、補助容量３５の一方の電極は、発光素子３４のアノード側に接続され、他方の電極は、発光素子３４のカソード側と接続される。このように補助容量３５を設け、所定の電位を保持させることにより、駆動用トランジスタ３２の入力ゲインを向上させることができる。ここで、駆動用トランジスタ３２の入力ゲインとは、図４を参照して後述する書き込み＋移動度補正期間Ｔ５における駆動用トランジスタ３２のゲート電位Ｖｇの上昇量に対するソース電位Ｖｓの上昇量の比率である。
【００３１】
サンプリング用トランジスタ３１および駆動用トランジスタ３２は、いずれもＮチャネル型トランジスタである。よって、サンプリング用トランジスタ３１および駆動用トランジスタ３２は、低温ポリシリコンよりも安価に作成できるアモルファスシリコンで作成することができる。これにより、画素回路の製造コストをより安価にすることができる。勿論、サンプリング用トランジスタ３１および駆動用トランジスタ３２は、低温ポリシリコンや単結晶シリコンで作成しても構わない。
【００３２】
発光素子３４は、有機EL素子で構成される。有機EL素子はダイオード特性を有する電流発光素子である。よって、発光素子３４は、供給される電流値Ｉｄｓに応じた階調の発光を行う。
【００３３】
以上のように構成される画素１０１において、サンプリング用トランジスタ３１が、走査線ＷＳＬ１０からの制御信号に応じてオン（導通）し、映像信号線ＤＴＬ１０を介して階調に応じた信号電位Ｖｓｉｇの映像信号をサンプリングする。蓄積容量３３は、映像信号線ＤＴＬ１０を介して水平セレクタ１０３から供給された電荷を蓄積して保持する。駆動用トランジスタ３２は、第１電位Ｖｃｃにある電源線ＤＳＬ１０から電流の供給を受け、蓄積容量３３に保持された信号電位Ｖｓｉｇに応じて駆動電流Ｉｄｓを発光素子３４に流す（供給する）。発光素子３４に所定の駆動電流Ｉｄｓが流れることにより、画素１０１が発光する。
【００３４】
画素１０１は、閾値補正機能を有する。閾値補正機能とは、駆動用トランジスタ３２の閾値電圧Ｖｔｈに相当する電圧を蓄積容量３３に保持させる機能である。閾値補正機能を発揮させることで、ELパネル１００の画素毎のばらつきの原因となる駆動用トランジスタ３２の閾値電圧Ｖｔｈの影響をキャンセルすることができる。
【００３５】
また、画素１０１は、上述した閾値補正機能に加え、移動度補正機能も有する。移動度補正機能とは、蓄積容量３３に信号電位Ｖｓｉｇを保持する際、駆動用トランジスタ３２の移動度μに対する補正を信号電位Ｖｓｉｇに加える機能である。
【００３６】
さらに、画素１０１は、ブートストラップ機能も備えている。ブートストラップ機能とは、駆動用トランジスタ３２のソース電位Ｖｓの変動にゲート電位Ｖｇを連動させる機能である。ブートストラップ機能の発揮により、駆動用トランジスタ３２のゲートとソース間の電圧Ｖｇｓを一定に維持することが出来る。
【００３７】
［画素１０１の動作の説明］
図４は、画素１０１の動作を説明するタイミングチャートである。
【００３８】
図４は、同一の時間軸（図面横方向）に対する走査線ＷＳＬ１０、電源線ＤＳＬ１０、および映像信号線ＤＴＬ１０の電位変化と、それに対応する駆動用トランジスタ３２のゲート電位Ｖｇ及びソース電位Ｖｓの変化を示している。
【００３９】
図４において、時刻ｔ１までの期間は、前の水平期間（１Ｈ）の発光がなされている発光期間Ｔ１である。
【００４０】
発光期間Ｔ１が終了した時刻ｔ１から時刻ｔ３までは、駆動用トランジスタ３２のゲート電位Ｖｇ及びソース電位Ｖｓを初期化することで閾値電圧補正動作の準備を行う閾値補正準備期間Ｔ２である。
【００４１】
閾値補正準備期間Ｔ２では、時刻ｔ１において、電源スキャナ１４が、電源線ＤＳＬの電位を高電位である第１電位Ｖｃｃから低電位である第２電位Ｖｓｓに切換える。ここで、発光素子３４の閾値電圧をＶｔｈｅｌとする。このとき、第２電位Ｖｓｓを、Ｖｓｓ＜Ｖｔｈｅｌ＋Ｖｃａｔとすると、駆動用トランジスタ３２のソース電位Ｖｓが第２電位Ｖｓｓにほぼ等しくなるために、発光素子３４は逆バイアス状態となって消光する。
【００４２】
次に、時刻ｔ２において、ライトスキャナ１３が、走査線ＷＳＬの電位を高電位に切換え、サンプリング用トランジスタ３１をオンさせる。これにより、駆動用トランジスタ３２のゲート電位Ｖｇが基準電位Ｖｏｆｓにリセットされ、且つ、ソース電位Ｖｓが映像信号線ＤＴＬの第２電位Ｖｓｓにリセットされる。
【００４３】
このとき、駆動用トランジスタ３２のゲート−ソース間電圧Ｖｇｓは、（Ｖｏｆｓ−Ｖｓｓ）となる。ここで、（Ｖｏｆｓ−Ｖｓｓ）が駆動用トランジスタ３２の閾値電圧Ｖｔｈよりも大きくないと、次の閾値補正処理を行うことができない。そのため、（Ｖｏｆｓ−Ｖｓｓ）＞Ｖｔｈの関係を満たすように、基準電位Ｖｏｆｓおよび第２電位Ｖｓｓが設定されている。
【００４４】
時刻ｔ３から時刻ｔ４までは、閾値補正動作を行う閾値補正期間Ｔ３である。閾値補正期間Ｔ３では、時刻ｔ３において、電源スキャナ１４により、電源線ＤＳＬの電位が高電位Ｖｃｃに切換えられ、閾値電圧Ｖｔｈに相当する電圧が、駆動用トランジスタ３２のゲートとソースとの間に接続された蓄積容量３３に書き込まれる。即ち、電源線ＤＳＬの電位が高電位Ｖｃｃに切換えられることにより駆動用トランジスタ３２のソース電位Ｖｓが上昇し、閾値補正期間Ｔ３の時刻ｔ４までに、駆動用トランジスタ３２のゲート‐ソース間電圧Ｖｇｓが、閾値電圧Ｖｔｈに等しくなる。
【００４５】
なお、閾値補正期間Ｔ３では、発光素子３４がカットオフ状態となるようにカソード電位Ｖｃａｔが設定されているため、駆動用トランジスタ３２のドレイン−ソース間電流Ｉｄｓは蓄積容量３３側に流れ、発光素子３４側には流れない。
【００４６】
時刻ｔ４から時刻ｔ６までの書き込み＋移動度補正準備期間Ｔ４では、走査線ＷＳＬの電位が高電位から低電位に一旦切換えられる。このとき、サンプリング用トランジスタ３１がオフされるため、駆動用トランジスタ３２のゲートがフローティング状態となる。しかし、駆動用トランジスタ３２のゲート‐ソース間電圧Ｖｇｓが、閾値電圧Ｖｔｈに等しいため、駆動用トランジスタ３２はカットオフ状態にある。従って、駆動用トランジスタ３２にドレイン−ソース間電流Ｉｄｓは流れない。
【００４７】
そして、時刻ｔ４から時刻ｔ６の間の時刻ｔ５において、水平セレクタ１２が、映像信号線ＤＴＬの電位を基準電位Ｖｏｆｓから階調に応じた信号電位Ｖｓｉｇに切換える。
【００４８】
その後、時刻ｔ６から時刻ｔ７までの書き込み＋移動度補正期間Ｔ５において、映像信号の書き込みと移動度補正動作が同時に行われる。即ち、時刻ｔ６から時刻ｔ７までの間、走査線ＷＳＬの電位が高電位に設定され、これにより、階調に応じた信号電位Ｖｓｉｇが閾値電圧Ｖｔｈに足し込まれる形で蓄積容量３３に書き込まれる。また、移動度補正用の電圧ΔＶが蓄積容量３３に保持された電圧から差し引かれる。
【００４９】
ここで、書き込み＋移動度補正期間Ｔ５終了後の時刻ｔ７における駆動用トランジスタ３２のゲート‐ソース間電圧Ｖｇｓは（Ｖｓｉｇ＋Ｖｔｈ−ΔＶ）である。
【００５０】
書き込み＋移動度補正期間Ｔ５終了後の時刻ｔ７において、走査線ＷＳＬの電位が低電位に戻される。これにより、駆動用トランジスタ３２のゲートは、映像信号線ＤＴＬから切り離されるため、フローティング状態となる。駆動用トランジスタ３２のゲートがフローティング状態にあるときは、駆動用トランジスタ３２のゲート−ソース間に蓄積容量３３が接続されていることにより、駆動用トランジスタ３２のソース電位Ｖｓの変動に連動してゲート電位Ｖｇも変動する。このように、駆動用トランジスタ３２のゲート電位Ｖｇが、ソース電位Ｖｓの変動に連動して変動する動作が、蓄積容量３３によるブートストラップ動作である。
【００５１】
時刻ｔ７以降、駆動用トランジスタ３２のゲートがフローティング状態になり、駆動用トランジスタ３２のドレイン−ソース間電流Ｉｄｓが駆動電流として発光素子３４に流れ始めることにより、駆動電流Ｉｄｓに応じて発光素子３４のアノード電位が上昇する。また、ブートストラップ動作により、駆動用トランジスタ３２のゲート電位Ｖｇも同様に上昇する。即ち、映像信号線ＤＴＬの信号電位Ｖｓｉｇに応じて、駆動用トランジスタ３２のゲート‐ソース間電圧Ｖｇｓ＝（Ｖｓｉｇ＋Ｖｔｈ−ΔＶ）を一定に維持したまま、駆動用トランジスタ３２のゲート電位Ｖｇ及びソース電位Ｖｓが上昇する。そして、発光素子３４のアノード電位が（Ｖｔｈｅｌ＋Ｖｃａｔ）を超えたとき、発光素子３４が発光を開始する。
【００５２】
書き込み＋移動度補正期間Ｔ５終了後の時刻ｔ７時点で、閾値電圧Ｖｔｈと移動度μの補正が終了しているため、発光素子３４の発光輝度は駆動用トランジスタ３２の閾値電圧Ｖｔｈや移動度μのばらつきの影響を受けることがない。即ち、発光素子３４は、駆動用トランジスタ３２の閾値電圧Ｖｔｈや移動度μのばらつきの影響を受けずに、信号電位Ｖｓｉｇに応じた各画素同一の発光輝度で発光する。
【００５３】
そして、時刻ｔ７から所定時間経過後の時刻ｔ８において、映像信号線ＤＴＬの電位が、信号電位Ｖｓｉｇから基準電位Ｖｏｆｓに落とされる。
【００５４】
以上のようにして、ELパネル１００の各画素１０１では、駆動用トランジスタ３２の閾値電圧Ｖｔｈや移動度μのばらつきの影響を受けることがなく、発光素子３４を発光させることができる。従って、ELパネル１００を用いた表示装置１では、高品位な画質を得ることができる。
【００５５】
次に、ELパネル１００の画素１０１の薄膜トランジスタ（TFT）部分のパターン構造について説明するが、その前に、従来の薄膜トランジスタ部分のパターン構造について説明する。
【００５６】
なお、ELパネル１００の画素１０１の薄膜トランジスタ部分のパターン構造を、従来の薄膜トランジスタ部分のパターン構造と比較すると、いくつかの膜の配置場所が異なる。換言すれば、基板上に形成される膜の構成自体に差異はないので、図５および図６に示す従来の薄膜トランジスタ部分のパターン構造においては、ELパネル１００の画素１０１における場合と同様の符号を付して説明する。
【００５７】
［従来の画素１０１の駆動用トランジスタ３２部分の断面図］
図５は、従来のELパネル１００Xにおける画素１０１の駆動用トランジスタ３２部分の断面図である。
【００５８】
ELパネル１００Xでは、ガラス等の材料からなる支持基板７１上に、駆動用トランジスタ３２のゲート電極７２が形成される。ゲート電極７２の上側には、絶縁膜７３を介してチャネル領域となる半導体層としての多結晶シリコン膜７４が形成される。
【００５９】
さらに多結晶シリコン膜７４の上側には、ソース電極７５およびドレイン電極７６が形成される。ソース電極７５は、コンタクト部７５ａで多結晶シリコン膜７４と接続されている。また、ドレイン電極７６は、コンタクト部７６ａで多結晶シリコン膜７４と接続されている。コンタクト部７５ａおよび７６ａ以外のソース電極７５と多結晶シリコン膜７４との間、およびドレイン電極７６と多結晶シリコン膜７４との間の層は、絶縁膜７３で覆われている。
【００６０】
ソース電極７５およびドレイン電極７６の上には、平坦化膜７７が積層され、平坦化膜７７の上にアノード電極（反射電極）７８が形成される。アノード電極７８は、コンタクト部７８ａでソース電極７５と接続されている。
【００６１】
アノード電極７８の上側には、赤、緑、または青のいずれか所定の色に発光する発光層である有機ＥＬ層（図示せず）、有機EL層の上にカソード電極（図示せず）が形成される。
【００６２】
［従来の問題］
従来は、図５に示されるように、アノード電極７８とソース電極７５の接続面であるコンタクト部７８ａと、ソース電極７５と多結晶シリコン膜７４との接続面であるコンタクト部７５ａが、平面方向で離れた位置に配置されていた。これは、導電層間を接続する傾斜部（以下、段差部という）の距離が長いと、段切れ等のコンタクト不良が発生する可能性が高くなるためである。段切れとは、図６に示されるように、段差部に形成される膜が薄くなり、断線することである。
【００６３】
アノード電極７８の材料には、例えば、アルミニウム（Al）や、銀（Ag）の薄膜の両面をITO膜等の透明導電膜で挟み込むように積層させた積層構造の膜が採用される。銀を用いた積層構造の膜は、アルミニウムよりも反射率が高くなるというメリットがある反面、材料の性質上、銀薄膜の段切れや透明導電膜の段切れが発生しやすくなる。銀薄膜および透明導電膜の段切れまたは成膜不良が発生した場合には、接続抵抗が大きくなったり、銀が腐食して良好なコンタクトを得ることができない。
【００６４】
従来、このようなコンタクト不良を防止するため、コンタクト部７８ａとコンタクト部７５ａは、図５に示したように、平面方向で離れた位置に配置されていた。
【００６５】
しかしながら、コンタクト部７８ａとコンタクト部７５ａとを平面方向で離れた位置に配置させることは、レイアウト面積が大きくなり、１画素の面積を小さくしようとした場合の障害となる。即ち、コンタクト部７８ａとコンタクト部７５ａとを平面方向で離れた位置に配置させることで、ELパネルの高精細化が困難となるという問題があった。また、１画素の面積を変える必要がない場合には、コンタクト部７８ａとコンタクト部７５ａを含むレイアウト面積が大きくなるために、他のレイアウト面積を小さくせざるを得ず、輝度の向上や省電力による駆動などの表示性能の低下を招いていた。
【００６６】
［従来の画素１０１の平面図］
図７は、従来のELパネル１００Xを構成する画素１０１の平面図である。
【００６７】
以下、説明の便宜上、支持基板７１に最も近く、図５の断面図において最も下の面に位置する、ゲート電極７２を形成する金属層を下面金属層という。また、多結晶シリコン膜７４を形成する半導体層をシリコン層、ソース電極７５およびドレイン電極７６を形成する金属層を中間金属層、アノード電極７８を形成する金属層を上面金属層とそれぞれ称する。
【００６８】
図７において、画素１０１を横断する走査線ＷＳＬ１０と電源線ＤＳＬ１０は、中間金属層で形成される。また、画素１０１を縦断する映像信号線ＤＴＬ１０は、走査線ＷＳＬ１０および電源線ＤＳＬ１０と交差しない部分については中間金属層で形成され、走査線ＷＳＬ１０および電源線ＤＳＬ１０と交差する部分については下面金属層で形成される。
【００６９】
サンプリング用トランジスタ３１に注目すると、サンプリング用トランジスタ３１のドレイン電極およびソース電極は中間金属層で形成され、ゲート電極は下面金属層で形成される。そして、サンプリング用トランジスタ３１のドレイン電極およびソース電極とゲート電極との間にシリコン層が形成される。シリコン層は、サンプリング用トランジスタ３１のドレイン電極およびソース電極としての中間金属層と接続されている。
【００７０】
駆動用トランジスタ３２に注目すると、駆動用トランジスタ３２のドレイン電極およびソース電極は中間金属層で形成され、ゲート電極は下面金属層で形成される。そして、駆動用トランジスタ３２のドレイン電極およびソース電極とゲート電極との間にシリコン層が形成される。シリコン層は、駆動用トランジスタ３２のドレイン電極およびソース電極としての中間金属層と接続されている。
【００７１】
駆動用トランジスタ３２のドレイン電極を形成する中間金属層は、コンタクト部７６ａにより、多結晶シリコン膜７４としてのシリコン層と接続されている。駆動用トランジスタ３２のソース電極を形成する中間金属層は、コンタクト部７５ａにより、多結晶シリコン膜７４としてのシリコン層と接続されている。さらに、駆動用トランジスタ３２のソース電極を形成する中間金属層は、コンタクト部７８ａにより、アノード電極７８と接続されている。
【００７２】
蓄積容量３３は、下面金属層とシリコン層とを対向させることにより、構成されている。下面金属層で形成されている蓄積容量３３の一方の電極は、中間金属層を介して、サンプリング用トランジスタ３１のソース電極と接続されている。シリコン層で形成されている蓄積容量３３の他方の電極は、コンタクト部７５ａにより、駆動用トランジスタ３２のソース電極を形成する中間金属層と接続されている。駆動用トランジスタ３２のソース電極を形成する中間金属層は、上述したようにアノード電極７８と接続されているので、結局、シリコン層で形成されている蓄積容量３３の他方の電極は、アノード電極７８と接続されている。
【００７３】
補助容量３５も、下面金属層とシリコン層とを対向させることにより、構成されている。補助容量３５の一方の電極は、蓄積容量３３の他方の電極と共通のシリコン層で形成されているため、アノード電極７８と接続されている。補助容量３５の他方の電極は、コンタクト部７９ａにより中間金属層と接続され、中間金属層は、コンタクト部８０ａにより、アノード電極７８と接続されている。ここで、コンタクト部８０ａを介して接続されるアノード電極７８の電位は、電気的には、カソード電位Ｖｃａｔとなっている。
【００７４】
従来のELパネル１００Xにおける画素１０１は、以上のように構成され、コンタクト部７５ａとコンタクト部７８ａが離れて位置している。このため、駆動用トランジスタ３２のソース電極を形成し、２つのコンタクト部７５ａと７８ａを有する中間金属層の面積が大きくなっている。
【００７５】
また、コンタクト部７９ａと８０ａが離れて位置しているので、コンタクト部７９ａと８０ａを有する中間金属層の面積も大きくなっている。
【００７６】
従って、従来の配置構成では、ELパネルの高精細化が困難となる、または、輝度の向上や省電力による駆動などの機能低下を招いてしまうという問題があった。
【００７７】
そこで、次に、本発明を適用したELパネル１００で採用されている、画素１０１の第１の実施の形態について説明する。
【００７８】
＜第１の実施の形態＞
［ELパネル１００における画素１０１の駆動用トランジスタ３２部分の断面図］
図８は、第１の実施の形態における画素１０１の駆動用トランジスタ３２部分の断面図である。
【００７９】
図８の画素１０１では、アノード電極７８と駆動用トランジスタ３２のソース電極７５との接続部であるコンタクト部７８ｂと、ソース電極７５と多結晶シリコン膜７４との接続部であるコンタクト部７５ｂが、平面方向で同一の位置に配置されている。換言すれば、コンタクト部７８ｂと７５ｂが、上面からみたときの中心位置が同一（同軸）となるように配置されている。
【００８０】
これにより、コンタクト部７５ｂと７８ｂを有する中間金属層の面積を小さくすることができ、１画素内の領域を有効に利用することができる。あるいは、１画素の面積を小さくすることができる。
【００８１】
しかしながら、図８の配置は、段差部の上にさらに段差部が設けられる構成である。より詳しくは、ソース電極７５が多結晶シリコン膜７４と接続するための傾斜部に、アノード電極７８が接続している。そのため、段切れが発生しやすいとも言える。
【００８２】
＜第２の実施の形態＞
そこで、コンタクト不良の発生をより抑制する、ELパネル１００の画素１０１の第２の実施の形態について説明する。
【００８３】
［ELパネル１００における画素１０１の駆動用トランジスタ３２部分の断面図］
図９は、第２の実施の形態における画素１０１の駆動用トランジスタ３２部分の断面図である。
【００８４】
図９の画素１０１においても、アノード電極７８と駆動用トランジスタ３２のソース電極７５との接続部であるコンタクト部７８ｃと、ソース電極７５と多結晶シリコン膜７４との接続部であるコンタクト部７５ｃが、平面方向で同一の位置に配置されている。
【００８５】
さらに、図９の画素１０１では、コンタクト部７５ｃを形成しているソース電極７５の上側の膜面は平坦面を有し、その平坦面上で、ソース電極７５とアノード電極７８がコンタクト部７８ｃとして接続されている。即ち、ソース電極７５とアノード電極７８は、面で接している。
【００８６】
また、コンタクト部７８ｃを形成している同一平面上の、ソース電極７５側の平坦面の開口幅Ｌ１は、アノード電極７８の平坦面の開口幅Ｌ２よりも大となっている。
【００８７】
［コンタクト部７８ｃの上面図］
図１０は、コンタクト部７８ｃの上面図である。
【００８８】
コンタクト部７８ｃは、図１０に示されるように、四角形や円形とすることができる。この場合、ソース電極７５側の平坦面も、コンタクト部７８ｃと同一の形状（四角形や円形）とする。
【００８９】
また、ソース電極７５側の平坦面の開口幅Ｌ１は、アノード電極７８の平坦面の開口幅Ｌ２よりも、例えば、１μｍより大きくすることができる。
【００９０】
以上のように、ソース電極７５の上側の膜面は平坦面を設け、その平坦面上でアノード電極７８とソース電極７５が接続されるようにすることで、図５に示した従来のコンタクト部７８ａと同様の接続面が確保される。従って、コンタクト不良を防止することができる。
【００９１】
［ELパネル１００の平面図］
図１１は、第２の実施の形態におけるELパネル１００の平面図である。なお、図１１は、コンタクト部７５ｃおよび７８ｃの形状を四角形とした例である。
【００９２】
図１１において、コンタクト部７５ｃおよび７８ｃは、駆動用トランジスタ３２の図面下側の位置の１箇所に配置されている。これにより、図１１では、図７における場合と比較すると、コンタクト部７５ｃおよび７８ｃを有する中間金属層の面積が小さくなっている。
【００９３】
また、図７のコンタクト部７９ａと８０ａに対応する、コンタクト部７９ｃと８０ｃについても同様に、平面方向で同一位置に配置された結果、中間金属層の面積が小さくなっている。
【００９４】
そして、コンタクト部７５ｃおよび７８ｃを有する中間金属層、および、コンタクト部７９ｃと８０ｃを有する中間金属層の面積がそれぞれ小さくなった結果、図１１では、図７と比較して、補助容量３５の面積を大きくすることが可能となっている。
【００９５】
以上のように、ELパネル１００によれば、シリコン層（第１の導電層）と中間金属層（第２の導電層）とのコンタクト部７５ｃと、中間金属層と上面金属層（第３の導電層）のコンタクト部７８ｃが平面方向で同一の位置に配置される。これにより、２つのコンタクト部（コンタクト部７５ｃと７８ｃ）を有する中間金属層の面積を小さくすることができ、１画素の面積を小さくすることができる。また、１画素の面積を変える必要がない場合には、表示性能を向上させることができる。
【００９６】
また、ELパネル１００によれば、シリコン層（第１の導電層）と中間金属層（第２の導電層）とのコンタクト部７５ｃは平坦面を有し、その平坦面上に、中間金属層と上面金属層（第３の導電層）のコンタクト部７８ｃが配置される。これにより、アノード電極７８の材料がアルミニウム（Al）の場合は勿論、銀を用いた積層構造の膜を採用した場合であっても、段切れ等のコンタクト不良を防止することができる。
【００９７】
本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【００９８】
画素１０１は、図３を参照して説明したように、２個のトランジスタ（サンプリング用トランジスタ３１と駆動用トランジスタ３２）と２個のキャパシタ（蓄積容量３３と補助容量３５）で構成されていたが、その他の回路構成を採用することもできる。
【００９９】
例えば、補助容量３５は、発光素子３４の容量成分を補うために設けられているので、省略することができる。従って、画素１０１は、２個のトランジスタと蓄積容量３３としての１個のキャパシタの構成（以下、２Ｔｒ／１Ｃ画素回路とも称する）とすることができる。
【０１００】
さらに、その他の画素１０１の回路構成として、例えば、次のような回路構成を採用できる。即ち、２Ｔｒ／１Ｃ画素回路に、第１乃至第３のトランジスタを加えた、５個のトランジスタと１個のキャパシタの構成（以下、５Ｔｒ／１Ｃ画素回路とも称する）を採用することもできる。５Ｔｒ／１Ｃ画素回路を採用した画素１０１では、水平セレクタ１０３から映像信号線ＤＴＬ１０を介してサンプリング用トランジスタ３１に供給される信号電位がＶｓｉｇ固定となる。その結果、サンプリング用トランジスタ３１は駆動用トランジスタ３２への信号電位Ｖｓｉｇの供給をスイッチングする機能としてのみ動作する。また、電源線ＤＳＬ１０を介して駆動用トランジスタ３２に供給される電位が第１電位Ｖｃｃ固定となる。そして、追加された第１のトランジスタは、駆動用トランジスタ３２への第１電位Ｖｃｃの供給をスイッチングする。第２のトランジスタは、駆動用トランジスタ３２への第２電位Ｖｓｓの供給をスイッチングする。また、第３のトランジスタは、駆動用トランジスタ３２への基準電位Ｖｏｆの供給をスイッチングする。
【０１０１】
また、その他の画素１０１の回路構成としては、２Ｔｒ／１Ｃ画素回路と５Ｔｒ／１Ｃ画素回路の中間的な回路構成を採用することもできる。即ち、４個のトランジスタと１個のキャパシタからなる構成（４Ｔｒ／１Ｃ画素回路）や、３個のトランジスタと１個のキャパシタからなる構成（３Ｔｒ／１Ｃ画素回路）を採用することもできる。４Ｔｒ／１Ｃ画素回路としては、例えば、５Ｔｒ／１Ｃ画素回路の第３のトランジスタを省略し、水平セレクタ１２からサンプリング用トランジスタ３１に供給する信号電位をＶｓｉｇとＶｏｆｓでパルス化するなどの構成を取ることができる。
【０１０２】
３Ｔｒ／１Ｃ画素回路、４Ｔｒ／１Ｃ画素回路、および５Ｔｒ／１Ｃ画素回路には、２Ｔｒ／１Ｃ画素回路と同様に、補助容量３５を追加してもよい。
【符号の説明】
【０１０３】
１ 表示装置， １００ ELパネル， １０１ 画素， ７４ 多結晶シリコン膜， ７５ ソース電極， ７５ｂ，７５ｃ コンタクト部， ７６ ドレイン電極， ７８ アノード電極， ７８ｂ，７８ｃ コンタクト部， ７９ｃ，８０ｃ コンタクト部
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、２つのコンタクト部を有する１つの導電層の面積を小さくすることができるようにする表示装置に関する。
【背景技術】
【０００２】
発光素子として有機EL(ELectro Luminescent)デバイスを用いた平面自発光型のパネル（ELパネル）の開発が近年盛んになっている。有機ELデバイスは、ダイオード特性を有し、有機薄膜に電界をかけると発光する現象を利用したデバイスである。有機ELデバイスは、印加電圧が１０Ｖ以下で駆動するため低消費電力であり、自ら光を発する自発光素子であるため、照明部材を必要とせず軽量化及び薄型化が容易であるという特長を有する。また、有機ELデバイスの応答速度は数μｓ程度と非常に高速であるので、ELパネルでは動画表示時の残像が発生しないという利点がある。
【０００３】
ELパネルの中でも、とりわけ駆動素子として薄膜トランジスタ（TFT）を各画素に集積形成したアクティブマトリクス型のパネルの開発が盛んである。アクティブマトリクス型ELパネルは、例えば、特許文献１乃至５に記載されている。
【０００４】
近年のアクティブマトリクス型ELパネルにおいては、液晶パネルと同様に、高精細化が望まれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２５５８５６号公報
【特許文献２】特開２００３−２７１０９５号公報
【特許文献３】特開２００４−１３３２４０号公報
【特許文献４】特開２００４−０２９７９１号公報
【特許文献５】特開２００４−０９３６８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来、アクティブマトリクス型ELパネルにおいて、１つの導電層で他の２つの導電層とコンタクトをとる必要がある場合、２つのコンタクト部は、コンタクト不良を防止するため、平面方向で離れた位置に配置されていた。そのため、２つのコンタクト部を有する導電層の面積が大きくなり、１画素の領域を有効に利用することができなかった。
【０００７】
本発明は、このような状況に鑑みてなされたものであり、２つのコンタクト部を有する１つの導電層の面積を小さくすることができるようにするものである。
【課題を解決するための手段】
【０００８】
本発明の一側面の表示装置は、自発光素子により発光する画素が行列状に複数配置されているパネルを有し、前記パネルは、第１乃至第３の導電層が支持基板上に順に積層されており、前記第１の導電層と第２の導電層の第１のコンタクト部と、前記第２の導電層と前記第３の導電層の第２のコンタクト部が、平面方向で同一の位置に配置されている。
【０００９】
本発明の一側面においては、自発光素子により発光する画素が行列状に複数配置されているパネルに含まれる第１乃至第３の導電層が支持基板上に順に積層されており、第１の導電層と第２の導電層の第１のコンタクト部と、第２の導電層と第３の導電層の第２のコンタクト部が、平面方向で同一の位置に配置される。
【発明の効果】
【００１０】
本発明の一側面によれば、２つのコンタクト部を有する１つの導電層の面積を小さくすることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明を適用した表示装置の一実施の形態の構成例を示すブロック図である。
【図２】ELパネルの各画素の色の配列を示す図である。
【図３】画素の等価回路の構成を示したブロック図である。
【図４】画素の動作を説明するタイミングチャートである。
【図５】従来のＥＬパネルの駆動トランジスタ部分の断面図である。
【図６】段切れを説明する図である。
【図７】従来のＥＬパネルを構成する画素の平面図である。
【図８】図１のＥＬパネルの第１の実施の形態の画素の駆動トランジスタ部分の断面図である。
【図９】図１のＥＬパネルの第２の実施の形態の画素の駆動トランジスタ部分の断面図である。
【図１０】図９のコンタクト部の上面図である。
【図１１】図１のＥＬパネルの平面図である。
【発明を実施するための形態】
【００１２】
［表示装置の構成］
図１は、本発明を適用した表示装置の一実施の形態の構成例を示すブロック図である。
【００１３】
図１の表示装置１は、例えば、テレビジョン受像機などであり、入力された映像信号に対応する映像をELパネル１００に表示する。ELパネル１００は、自発光素子としての有機EL(ELectro Luminescent)デバイスを用いたパネルである。ELパネル１００は、ソースドライバおよびゲートドライバとからなるドライバIC(Integrated Circuit)を含むパネルモジュールとして表示装置１に組み込まれている。また、表示装置１は、図示せぬ電源回路、画像LSI(Large Scale Integration)なども有している。なお、表示装置１のELパネル１００は、携帯電話機、デジタルスチルカメラ、デジタルビデオカメラ、プリンタ等の表示部としても利用することができる。
【００１４】
ELパネル１００は、複数の画素１０１を有する画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、および電源スキャナ（ＤＳＣＮ）１０５を含むように構成されている。
【００１５】
画素アレイ部１０２には、Ｎ×Ｍ個（Ｎ,Ｍは相互に独立した１以上の整数値）の画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）が行列状に配置されて構成されている。なお、図１では、紙面の制約上、画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）の一部のみが示されている。
【００１６】
また、ELパネル１００は、Ｍ本の走査線ＷＳＬ１０−１乃至１０−Ｍ、Ｍ本の電源線ＤＳＬ１０−１乃至１０−Ｍ、およびＮ本の映像信号線ＤＴＬ１０−１乃至１０−Ｎも有する。
【００１７】
なお、以下において、走査線ＷＳＬ１０−１乃至１０−Ｍそれぞれを特に区別する必要がない場合、単に、走査線ＷＳＬ１０と称する。また、映像信号線ＤＴＬ１０−１乃至１０−Ｎそれぞれを特に区別する必要がない場合、単に、映像信号線ＤＴＬ１０と称する。画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）および電源線ＤＳＬ１０−１乃至１０−Ｍについても同様に、画素１０１および電源線ＤＳＬ１０と称する。
【００１８】
水平セレクタ１０３、ライトスキャナ１０４、および電源スキャナ１０５は、画素アレイ部１０２を駆動する駆動部として動作する。
【００１９】
画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第１行目の画素１０１−（１，１）乃至１０１−（Ｎ，１）は、走査線ＷＳＬ１０−１でライトスキャナ１０４と、電源線ＤＳＬ１０−１で電源スキャナ１０５とそれぞれ接続されている。また、画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第Ｍ行目の画素１０１−（１，Ｍ）乃至１０１−（Ｎ，Ｍ）は、走査線ＷＳＬ１０−Ｍでライトスキャナ１０４と、電源線ＤＳＬ１０−Ｍで電源スキャナ１０５とそれぞれ接続されている。画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）の行方向に並ぶその他の画素１０１についても同様の接続となっている。
【００２０】
また、画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第１列目の画素１０１−（１，１）乃至１０１−（１，Ｍ）は、映像信号線ＤＴＬ１０−１で水平セレクタ１０３と接続されている。画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第Ｎ列目の画素１０１−（Ｎ，１）乃至１０１−（Ｎ，Ｍ）は、映像信号線ＤＴＬ１０−Ｎで水平セレクタ１０３と接続されている。画素１０１−（１，１）乃至１０１−（Ｎ，Ｍ）の列方向に並ぶその他の画素１０１についても同様の接続となっている。
【００２１】
ライトスキャナ１０４は、走査線ＷＳＬ１０−１乃至１０−Ｍに水平周期（１Ｈ）で順次制御信号を供給して画素１０１を行単位で線順次走査する。電源スキャナ１０５は、線順次走査に合わせて電源線ＤＳＬ１０−１乃至１０−Ｍに第１電位Ｖｃｃまたは第２電位Ｖｓｓ（図４）の電源電圧を供給する。水平セレクタ１０３は、線順次走査に合わせて各水平期間内（１Ｈ）で映像信号に対応する信号電位Ｖｓｉｇと基準電位Ｖｏｆｓ（図４）とを切換えて列状の映像信号線ＤＴＬ１０−１乃至１０−Ｍに供給する。
【００２２】
［画素１０１の配列構成］
図２は、ELパネル１００の各画素１０１が発光する色の配列を示している。
【００２３】
なお、図２では、走査線ＷＳＬ１０および電源線ＤＳＬ１０が画素１０１の下側から接続されている点が図１と異なる。走査線ＷＳＬ１０、電源線ＤＳＬ１０、および映像信号線ＤＴＬ１０が画素１０１とどの側面から接続されるかは、配線レイアウトに応じて適宜変更することができる。水平セレクタ１０３、ライトスキャナ１０４、および電源スキャナ１０５の画素アレイ部１０２に対する配置についても同様に、適宜変更することができる。
【００２４】
画素アレイ部１０２の各画素１０１は、赤（Ｒ）、緑（Ｇ）、または青（Ｂ）のいずれかの色を発光する。そして、各色は、例えば、行方向には赤、緑、青の順となり、列方向には同一の色となるように配列されている。従って、各画素１０１は、いわゆる副画素（サブピクセル）に相当し、行方向（図面左右方向）に並ぶ赤、緑、および青の３つの画素１０１で表示単位としての１画素が構成される。なお、ELパネル１００の色の配列が図２に示した配列に限定されるものではない。
【００２５】
［画素１０１の詳細回路構成］
図３は、ELパネル１００に含まれるＮ×Ｍ個の画素１０１のうちの１つの画素１０１を拡大することにより、画素１０１の等価回路（画素回路）の構成を示したブロック図である。
【００２６】
なお、図３の画素１０１が、画素１０１−（ｎ，ｍ）（ｎ＝１，２，・・・，Ｎ，ｍ＝１，２，・・・，Ｍ）であるとすると、走査線ＷＳＬ１０、映像信号線ＤＴＬ１０、および電源線ＤＳＬ１０のそれぞれは、次のようになる。即ち、図３の走査線ＷＳＬ１０、映像信号線ＤＴＬ１０、および電源線ＤＳＬ１０は、画素１０１−（ｎ，ｍ）に対応する走査線ＷＳＬ１０−ｎ、映像信号線ＤＴＬ１０−ｎ、および電源線ＤＳＬ１０−ｍとなる。
【００２７】
図３の画素１０１は、サンプリング用トランジスタ３１、駆動用トランジスタ３２、蓄積容量３３、発光素子３４、および補助容量３５を有する。また、図３では、発光素子３４が有する容量成分も、発光素子容量３４Bとして示してある。ここで、蓄積容量３３、発光素子容量３４B、および補助容量３５の容量値は、それぞれ、Cs,Coled、およびCsubである。
【００２８】
サンプリング用トランジスタ３１のゲートは、走査線ＷＳＬ１０と接続され、サンプリング用トランジスタ３１のドレインは、映像信号線ＤＴＬ１０と接続される。また、サンプリング用トランジスタ３１のソースは、駆動用トランジスタ３２のゲートと接続されている。
【００２９】
駆動用トランジスタ３２のソース及びドレインの一方は、発光素子３４のアノードに接続され、他方が、電源線ＤＳＬ１０に接続される。蓄積容量３３は、駆動用トランジスタ３２のゲートと発光素子３４のアノードに接続されている。また、発光素子３４のカソードは所定の電位Ｖｃａｔに設定されている配線３６に接続されている。この電位ＶｃａｔはGNDレベルであり、従って、配線３６は接地配線である。
【００３０】
補助容量３５は、発光素子３４の容量成分、即ち発光素子容量３４Bを補うために設けられ、発光素子３４と並列に接続されている。即ち、補助容量３５の一方の電極は、発光素子３４のアノード側に接続され、他方の電極は、発光素子３４のカソード側と接続される。このように補助容量３５を設け、所定の電位を保持させることにより、駆動用トランジスタ３２の入力ゲインを向上させることができる。ここで、駆動用トランジスタ３２の入力ゲインとは、図４を参照して後述する書き込み＋移動度補正期間Ｔ５における駆動用トランジスタ３２のゲート電位Ｖｇの上昇量に対するソース電位Ｖｓの上昇量の比率である。
【００３１】
サンプリング用トランジスタ３１および駆動用トランジスタ３２は、いずれもＮチャネル型トランジスタである。よって、サンプリング用トランジスタ３１および駆動用トランジスタ３２は、低温ポリシリコンよりも安価に作成できるアモルファスシリコンで作成することができる。これにより、画素回路の製造コストをより安価にすることができる。勿論、サンプリング用トランジスタ３１および駆動用トランジスタ３２は、低温ポリシリコンや単結晶シリコンで作成しても構わない。
【００３２】
発光素子３４は、有機EL素子で構成される。有機EL素子はダイオード特性を有する電流発光素子である。よって、発光素子３４は、供給される電流値Ｉｄｓに応じた階調の発光を行う。
【００３３】
以上のように構成される画素１０１において、サンプリング用トランジスタ３１が、走査線ＷＳＬ１０からの制御信号に応じてオン（導通）し、映像信号線ＤＴＬ１０を介して階調に応じた信号電位Ｖｓｉｇの映像信号をサンプリングする。蓄積容量３３は、映像信号線ＤＴＬ１０を介して水平セレクタ１０３から供給された電荷を蓄積して保持する。駆動用トランジスタ３２は、第１電位Ｖｃｃにある電源線ＤＳＬ１０から電流の供給を受け、蓄積容量３３に保持された信号電位Ｖｓｉｇに応じて駆動電流Ｉｄｓを発光素子３４に流す（供給する）。発光素子３４に所定の駆動電流Ｉｄｓが流れることにより、画素１０１が発光する。
【００３４】
画素１０１は、閾値補正機能を有する。閾値補正機能とは、駆動用トランジスタ３２の閾値電圧Ｖｔｈに相当する電圧を蓄積容量３３に保持させる機能である。閾値補正機能を発揮させることで、ELパネル１００の画素毎のばらつきの原因となる駆動用トランジスタ３２の閾値電圧Ｖｔｈの影響をキャンセルすることができる。
【００３５】
また、画素１０１は、上述した閾値補正機能に加え、移動度補正機能も有する。移動度補正機能とは、蓄積容量３３に信号電位Ｖｓｉｇを保持する際、駆動用トランジスタ３２の移動度μに対する補正を信号電位Ｖｓｉｇに加える機能である。
【００３６】
さらに、画素１０１は、ブートストラップ機能も備えている。ブートストラップ機能とは、駆動用トランジスタ３２のソース電位Ｖｓの変動にゲート電位Ｖｇを連動させる機能である。ブートストラップ機能の発揮により、駆動用トランジスタ３２のゲートとソース間の電圧Ｖｇｓを一定に維持することが出来る。
【００３７】
［画素１０１の動作の説明］
図４は、画素１０１の動作を説明するタイミングチャートである。
【００３８】
図４は、同一の時間軸（図面横方向）に対する走査線ＷＳＬ１０、電源線ＤＳＬ１０、および映像信号線ＤＴＬ１０の電位変化と、それに対応する駆動用トランジスタ３２のゲート電位Ｖｇ及びソース電位Ｖｓの変化を示している。
【００３９】
図４において、時刻ｔ１までの期間は、前の水平期間（１Ｈ）の発光がなされている発光期間Ｔ１である。
【００４０】
発光期間Ｔ１が終了した時刻ｔ１から時刻ｔ３までは、駆動用トランジスタ３２のゲート電位Ｖｇ及びソース電位Ｖｓを初期化することで閾値電圧補正動作の準備を行う閾値補正準備期間Ｔ２である。
【００４１】
閾値補正準備期間Ｔ２では、時刻ｔ１において、電源スキャナ１４が、電源線ＤＳＬの電位を高電位である第１電位Ｖｃｃから低電位である第２電位Ｖｓｓに切換える。ここで、発光素子３４の閾値電圧をＶｔｈｅｌとする。このとき、第２電位Ｖｓｓを、Ｖｓｓ＜Ｖｔｈｅｌ＋Ｖｃａｔとすると、駆動用トランジスタ３２のソース電位Ｖｓが第２電位Ｖｓｓにほぼ等しくなるために、発光素子３４は逆バイアス状態となって消光する。
【００４２】
次に、時刻ｔ２において、ライトスキャナ１３が、走査線ＷＳＬの電位を高電位に切換え、サンプリング用トランジスタ３１をオンさせる。これにより、駆動用トランジスタ３２のゲート電位Ｖｇが基準電位Ｖｏｆｓにリセットされ、且つ、ソース電位Ｖｓが映像信号線ＤＴＬの第２電位Ｖｓｓにリセットされる。
【００４３】
このとき、駆動用トランジスタ３２のゲート−ソース間電圧Ｖｇｓは、（Ｖｏｆｓ−Ｖｓｓ）となる。ここで、（Ｖｏｆｓ−Ｖｓｓ）が駆動用トランジスタ３２の閾値電圧Ｖｔｈよりも大きくないと、次の閾値補正処理を行うことができない。そのため、（Ｖｏｆｓ−Ｖｓｓ）＞Ｖｔｈの関係を満たすように、基準電位Ｖｏｆｓおよび第２電位Ｖｓｓが設定されている。
【００４４】
時刻ｔ３から時刻ｔ４までは、閾値補正動作を行う閾値補正期間Ｔ３である。閾値補正期間Ｔ３では、時刻ｔ３において、電源スキャナ１４により、電源線ＤＳＬの電位が高電位Ｖｃｃに切換えられ、閾値電圧Ｖｔｈに相当する電圧が、駆動用トランジスタ３２のゲートとソースとの間に接続された蓄積容量３３に書き込まれる。即ち、電源線ＤＳＬの電位が高電位Ｖｃｃに切換えられることにより駆動用トランジスタ３２のソース電位Ｖｓが上昇し、閾値補正期間Ｔ３の時刻ｔ４までに、駆動用トランジスタ３２のゲート‐ソース間電圧Ｖｇｓが、閾値電圧Ｖｔｈに等しくなる。
【００４５】
なお、閾値補正期間Ｔ３では、発光素子３４がカットオフ状態となるようにカソード電位Ｖｃａｔが設定されているため、駆動用トランジスタ３２のドレイン−ソース間電流Ｉｄｓは蓄積容量３３側に流れ、発光素子３４側には流れない。
【００４６】
時刻ｔ４から時刻ｔ６までの書き込み＋移動度補正準備期間Ｔ４では、走査線ＷＳＬの電位が高電位から低電位に一旦切換えられる。このとき、サンプリング用トランジスタ３１がオフされるため、駆動用トランジスタ３２のゲートがフローティング状態となる。しかし、駆動用トランジスタ３２のゲート‐ソース間電圧Ｖｇｓが、閾値電圧Ｖｔｈに等しいため、駆動用トランジスタ３２はカットオフ状態にある。従って、駆動用トランジスタ３２にドレイン−ソース間電流Ｉｄｓは流れない。
【００４７】
そして、時刻ｔ４から時刻ｔ６の間の時刻ｔ５において、水平セレクタ１２が、映像信号線ＤＴＬの電位を基準電位Ｖｏｆｓから階調に応じた信号電位Ｖｓｉｇに切換える。
【００４８】
その後、時刻ｔ６から時刻ｔ７までの書き込み＋移動度補正期間Ｔ５において、映像信号の書き込みと移動度補正動作が同時に行われる。即ち、時刻ｔ６から時刻ｔ７までの間、走査線ＷＳＬの電位が高電位に設定され、これにより、階調に応じた信号電位Ｖｓｉｇが閾値電圧Ｖｔｈに足し込まれる形で蓄積容量３３に書き込まれる。また、移動度補正用の電圧ΔＶが蓄積容量３３に保持された電圧から差し引かれる。
【００４９】
ここで、書き込み＋移動度補正期間Ｔ５終了後の時刻ｔ７における駆動用トランジスタ３２のゲート‐ソース間電圧Ｖｇｓは（Ｖｓｉｇ＋Ｖｔｈ−ΔＶ）である。
【００５０】
書き込み＋移動度補正期間Ｔ５終了後の時刻ｔ７において、走査線ＷＳＬの電位が低電位に戻される。これにより、駆動用トランジスタ３２のゲートは、映像信号線ＤＴＬから切り離されるため、フローティング状態となる。駆動用トランジスタ３２のゲートがフローティング状態にあるときは、駆動用トランジスタ３２のゲート−ソース間に蓄積容量３３が接続されていることにより、駆動用トランジスタ３２のソース電位Ｖｓの変動に連動してゲート電位Ｖｇも変動する。このように、駆動用トランジスタ３２のゲート電位Ｖｇが、ソース電位Ｖｓの変動に連動して変動する動作が、蓄積容量３３によるブートストラップ動作である。
【００５１】
時刻ｔ７以降、駆動用トランジスタ３２のゲートがフローティング状態になり、駆動用トランジスタ３２のドレイン−ソース間電流Ｉｄｓが駆動電流として発光素子３４に流れ始めることにより、駆動電流Ｉｄｓに応じて発光素子３４のアノード電位が上昇する。また、ブートストラップ動作により、駆動用トランジスタ３２のゲート電位Ｖｇも同様に上昇する。即ち、映像信号線ＤＴＬの信号電位Ｖｓｉｇに応じて、駆動用トランジスタ３２のゲート‐ソース間電圧Ｖｇｓ＝（Ｖｓｉｇ＋Ｖｔｈ−ΔＶ）を一定に維持したまま、駆動用トランジスタ３２のゲート電位Ｖｇ及びソース電位Ｖｓが上昇する。そして、発光素子３４のアノード電位が（Ｖｔｈｅｌ＋Ｖｃａｔ）を超えたとき、発光素子３４が発光を開始する。
【００５２】
書き込み＋移動度補正期間Ｔ５終了後の時刻ｔ７時点で、閾値電圧Ｖｔｈと移動度μの補正が終了しているため、発光素子３４の発光輝度は駆動用トランジスタ３２の閾値電圧Ｖｔｈや移動度μのばらつきの影響を受けることがない。即ち、発光素子３４は、駆動用トランジスタ３２の閾値電圧Ｖｔｈや移動度μのばらつきの影響を受けずに、信号電位Ｖｓｉｇに応じた各画素同一の発光輝度で発光する。
【００５３】
そして、時刻ｔ７から所定時間経過後の時刻ｔ８において、映像信号線ＤＴＬの電位が、信号電位Ｖｓｉｇから基準電位Ｖｏｆｓに落とされる。
【００５４】
以上のようにして、ELパネル１００の各画素１０１では、駆動用トランジスタ３２の閾値電圧Ｖｔｈや移動度μのばらつきの影響を受けることがなく、発光素子３４を発光させることができる。従って、ELパネル１００を用いた表示装置１では、高品位な画質を得ることができる。
【００５５】
次に、ELパネル１００の画素１０１の薄膜トランジスタ（TFT）部分のパターン構造について説明するが、その前に、従来の薄膜トランジスタ部分のパターン構造について説明する。
【００５６】
なお、ELパネル１００の画素１０１の薄膜トランジスタ部分のパターン構造を、従来の薄膜トランジスタ部分のパターン構造と比較すると、いくつかの膜の配置場所が異なる。換言すれば、基板上に形成される膜の構成自体に差異はないので、図５および図６に示す従来の薄膜トランジスタ部分のパターン構造においては、ELパネル１００の画素１０１における場合と同様の符号を付して説明する。
【００５７】
［従来の画素１０１の駆動用トランジスタ３２部分の断面図］
図５は、従来のELパネル１００Xにおける画素１０１の駆動用トランジスタ３２部分の断面図である。
【００５８】
ELパネル１００Xでは、ガラス等の材料からなる支持基板７１上に、駆動用トランジスタ３２のゲート電極７２が形成される。ゲート電極７２の上側には、絶縁膜７３を介してチャネル領域となる半導体層としての多結晶シリコン膜７４が形成される。
【００５９】
さらに多結晶シリコン膜７４の上側には、ソース電極７５およびドレイン電極７６が形成される。ソース電極７５は、コンタクト部７５ａで多結晶シリコン膜７４と接続されている。また、ドレイン電極７６は、コンタクト部７６ａで多結晶シリコン膜７４と接続されている。コンタクト部７５ａおよび７６ａ以外のソース電極７５と多結晶シリコン膜７４との間、およびドレイン電極７６と多結晶シリコン膜７４との間の層は、絶縁膜７３で覆われている。
【００６０】
ソース電極７５およびドレイン電極７６の上には、平坦化膜７７が積層され、平坦化膜７７の上にアノード電極（反射電極）７８が形成される。アノード電極７８は、コンタクト部７８ａでソース電極７５と接続されている。
【００６１】
アノード電極７８の上側には、赤、緑、または青のいずれか所定の色に発光する発光層である有機ＥＬ層（図示せず）、有機EL層の上にカソード電極（図示せず）が形成される。
【００６２】
［従来の問題］
従来は、図５に示されるように、アノード電極７８とソース電極７５の接続面であるコンタクト部７８ａと、ソース電極７５と多結晶シリコン膜７４との接続面であるコンタクト部７５ａが、平面方向で離れた位置に配置されていた。これは、導電層間を接続する傾斜部（以下、段差部という）の距離が長いと、段切れ等のコンタクト不良が発生する可能性が高くなるためである。段切れとは、図６に示されるように、段差部に形成される膜が薄くなり、断線することである。
【００６３】
アノード電極７８の材料には、例えば、アルミニウム（Al）や、銀（Ag）の薄膜の両面をITO膜等の透明導電膜で挟み込むように積層させた積層構造の膜が採用される。銀を用いた積層構造の膜は、アルミニウムよりも反射率が高くなるというメリットがある反面、材料の性質上、銀薄膜の段切れや透明導電膜の段切れが発生しやすくなる。銀薄膜および透明導電膜の段切れまたは成膜不良が発生した場合には、接続抵抗が大きくなったり、銀が腐食して良好なコンタクトを得ることができない。
【００６４】
従来、このようなコンタクト不良を防止するため、コンタクト部７８ａとコンタクト部７５ａは、図５に示したように、平面方向で離れた位置に配置されていた。
【００６５】
しかしながら、コンタクト部７８ａとコンタクト部７５ａとを平面方向で離れた位置に配置させることは、レイアウト面積が大きくなり、１画素の面積を小さくしようとした場合の障害となる。即ち、コンタクト部７８ａとコンタクト部７５ａとを平面方向で離れた位置に配置させることで、ELパネルの高精細化が困難となるという問題があった。また、１画素の面積を変える必要がない場合には、コンタクト部７８ａとコンタクト部７５ａを含むレイアウト面積が大きくなるために、他のレイアウト面積を小さくせざるを得ず、輝度の向上や省電力による駆動などの表示性能の低下を招いていた。
【００６６】
［従来の画素１０１の平面図］
図７は、従来のELパネル１００Xを構成する画素１０１の平面図である。
【００６７】
以下、説明の便宜上、支持基板７１に最も近く、図５の断面図において最も下の面に位置する、ゲート電極７２を形成する金属層を下面金属層という。また、多結晶シリコン膜７４を形成する半導体層をシリコン層、ソース電極７５およびドレイン電極７６を形成する金属層を中間金属層、アノード電極７８を形成する金属層を上面金属層とそれぞれ称する。
【００６８】
図７において、画素１０１を横断する走査線ＷＳＬ１０と電源線ＤＳＬ１０は、中間金属層で形成される。また、画素１０１を縦断する映像信号線ＤＴＬ１０は、走査線ＷＳＬ１０および電源線ＤＳＬ１０と交差しない部分については中間金属層で形成され、走査線ＷＳＬ１０および電源線ＤＳＬ１０と交差する部分については下面金属層で形成される。
【００６９】
サンプリング用トランジスタ３１に注目すると、サンプリング用トランジスタ３１のドレイン電極およびソース電極は中間金属層で形成され、ゲート電極は下面金属層で形成される。そして、サンプリング用トランジスタ３１のドレイン電極およびソース電極とゲート電極との間にシリコン層が形成される。シリコン層は、サンプリング用トランジスタ３１のドレイン電極およびソース電極としての中間金属層と接続されている。
【００７０】
駆動用トランジスタ３２に注目すると、駆動用トランジスタ３２のドレイン電極およびソース電極は中間金属層で形成され、ゲート電極は下面金属層で形成される。そして、駆動用トランジスタ３２のドレイン電極およびソース電極とゲート電極との間にシリコン層が形成される。シリコン層は、駆動用トランジスタ３２のドレイン電極およびソース電極としての中間金属層と接続されている。
【００７１】
駆動用トランジスタ３２のドレイン電極を形成する中間金属層は、コンタクト部７６ａにより、多結晶シリコン膜７４としてのシリコン層と接続されている。駆動用トランジスタ３２のソース電極を形成する中間金属層は、コンタクト部７５ａにより、多結晶シリコン膜７４としてのシリコン層と接続されている。さらに、駆動用トランジスタ３２のソース電極を形成する中間金属層は、コンタクト部７８ａにより、アノード電極７８と接続されている。
【００７２】
蓄積容量３３は、下面金属層とシリコン層とを対向させることにより、構成されている。下面金属層で形成されている蓄積容量３３の一方の電極は、中間金属層を介して、サンプリング用トランジスタ３１のソース電極と接続されている。シリコン層で形成されている蓄積容量３３の他方の電極は、コンタクト部７５ａにより、駆動用トランジスタ３２のソース電極を形成する中間金属層と接続されている。駆動用トランジスタ３２のソース電極を形成する中間金属層は、上述したようにアノード電極７８と接続されているので、結局、シリコン層で形成されている蓄積容量３３の他方の電極は、アノード電極７８と接続されている。
【００７３】
補助容量３５も、下面金属層とシリコン層とを対向させることにより、構成されている。補助容量３５の一方の電極は、蓄積容量３３の他方の電極と共通のシリコン層で形成されているため、アノード電極７８と接続されている。補助容量３５の他方の電極は、コンタクト部７９ａにより中間金属層と接続され、中間金属層は、コンタクト部８０ａにより、アノード電極７８と接続されている。ここで、コンタクト部８０ａを介して接続されるアノード電極７８の電位は、電気的には、カソード電位Ｖｃａｔとなっている。
【００７４】
従来のELパネル１００Xにおける画素１０１は、以上のように構成され、コンタクト部７５ａとコンタクト部７８ａが離れて位置している。このため、駆動用トランジスタ３２のソース電極を形成し、２つのコンタクト部７５ａと７８ａを有する中間金属層の面積が大きくなっている。
【００７５】
また、コンタクト部７９ａと８０ａが離れて位置しているので、コンタクト部７９ａと８０ａを有する中間金属層の面積も大きくなっている。
【００７６】
従って、従来の配置構成では、ELパネルの高精細化が困難となる、または、輝度の向上や省電力による駆動などの機能低下を招いてしまうという問題があった。
【００７７】
そこで、次に、本発明を適用したELパネル１００で採用されている、画素１０１の第１の実施の形態について説明する。
【００７８】
＜第１の実施の形態＞
［ELパネル１００における画素１０１の駆動用トランジスタ３２部分の断面図］
図８は、第１の実施の形態における画素１０１の駆動用トランジスタ３２部分の断面図である。
【００７９】
図８の画素１０１では、アノード電極７８と駆動用トランジスタ３２のソース電極７５との接続部であるコンタクト部７８ｂと、ソース電極７５と多結晶シリコン膜７４との接続部であるコンタクト部７５ｂが、平面方向で同一の位置に配置されている。換言すれば、コンタクト部７８ｂと７５ｂが、上面からみたときの中心位置が同一（同軸）となるように配置されている。
【００８０】
これにより、コンタクト部７５ｂと７８ｂを有する中間金属層の面積を小さくすることができ、１画素内の領域を有効に利用することができる。あるいは、１画素の面積を小さくすることができる。
【００８１】
しかしながら、図８の配置は、段差部の上にさらに段差部が設けられる構成である。より詳しくは、ソース電極７５が多結晶シリコン膜７４と接続するための傾斜部に、アノード電極７８が接続している。そのため、段切れが発生しやすいとも言える。
【００８２】
＜第２の実施の形態＞
そこで、コンタクト不良の発生をより抑制する、ELパネル１００の画素１０１の第２の実施の形態について説明する。
【００８３】
［ELパネル１００における画素１０１の駆動用トランジスタ３２部分の断面図］
図９は、第２の実施の形態における画素１０１の駆動用トランジスタ３２部分の断面図である。
【００８４】
図９の画素１０１においても、アノード電極７８と駆動用トランジスタ３２のソース電極７５との接続部であるコンタクト部７８ｃと、ソース電極７５と多結晶シリコン膜７４との接続部であるコンタクト部７５ｃが、平面方向で同一の位置に配置されている。
【００８５】
さらに、図９の画素１０１では、コンタクト部７５ｃを形成しているソース電極７５の上側の膜面は平坦面を有し、その平坦面上で、ソース電極７５とアノード電極７８がコンタクト部７８ｃとして接続されている。即ち、ソース電極７５とアノード電極７８は、面で接している。
【００８６】
また、コンタクト部７８ｃを形成している同一平面上の、ソース電極７５側の平坦面の開口幅Ｌ１は、アノード電極７８の平坦面の開口幅Ｌ２よりも大となっている。
【００８７】
［コンタクト部７８ｃの上面図］
図１０は、コンタクト部７８ｃの上面図である。
【００８８】
コンタクト部７８ｃは、図１０に示されるように、四角形や円形とすることができる。この場合、ソース電極７５側の平坦面も、コンタクト部７８ｃと同一の形状（四角形や円形）とする。
【００８９】
また、ソース電極７５側の平坦面の開口幅Ｌ１は、アノード電極７８の平坦面の開口幅Ｌ２よりも、例えば、１μｍより大きくすることができる。
【００９０】
以上のように、ソース電極７５の上側の膜面は平坦面を設け、その平坦面上でアノード電極７８とソース電極７５が接続されるようにすることで、図５に示した従来のコンタクト部７８ａと同様の接続面が確保される。従って、コンタクト不良を防止することができる。
【００９１】
［ELパネル１００の平面図］
図１１は、第２の実施の形態におけるELパネル１００の平面図である。なお、図１１は、コンタクト部７５ｃおよび７８ｃの形状を四角形とした例である。
【００９２】
図１１において、コンタクト部７５ｃおよび７８ｃは、駆動用トランジスタ３２の図面下側の位置の１箇所に配置されている。これにより、図１１では、図７における場合と比較すると、コンタクト部７５ｃおよび７８ｃを有する中間金属層の面積が小さくなっている。
【００９３】
また、図７のコンタクト部７９ａと８０ａに対応する、コンタクト部７９ｃと８０ｃについても同様に、平面方向で同一位置に配置された結果、中間金属層の面積が小さくなっている。
【００９４】
そして、コンタクト部７５ｃおよび７８ｃを有する中間金属層、および、コンタクト部７９ｃと８０ｃを有する中間金属層の面積がそれぞれ小さくなった結果、図１１では、図７と比較して、補助容量３５の面積を大きくすることが可能となっている。
【００９５】
以上のように、ELパネル１００によれば、シリコン層（第１の導電層）と中間金属層（第２の導電層）とのコンタクト部７５ｃと、中間金属層と上面金属層（第３の導電層）のコンタクト部７８ｃが平面方向で同一の位置に配置される。これにより、２つのコンタクト部（コンタクト部７５ｃと７８ｃ）を有する中間金属層の面積を小さくすることができ、１画素の面積を小さくすることができる。また、１画素の面積を変える必要がない場合には、表示性能を向上させることができる。
【００９６】
また、ELパネル１００によれば、シリコン層（第１の導電層）と中間金属層（第２の導電層）とのコンタクト部７５ｃは平坦面を有し、その平坦面上に、中間金属層と上面金属層（第３の導電層）のコンタクト部７８ｃが配置される。これにより、アノード電極７８の材料がアルミニウム（Al）の場合は勿論、銀を用いた積層構造の膜を採用した場合であっても、段切れ等のコンタクト不良を防止することができる。
【００９７】
本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【００９８】
画素１０１は、図３を参照して説明したように、２個のトランジスタ（サンプリング用トランジスタ３１と駆動用トランジスタ３２）と２個のキャパシタ（蓄積容量３３と補助容量３５）で構成されていたが、その他の回路構成を採用することもできる。
【００９９】
例えば、補助容量３５は、発光素子３４の容量成分を補うために設けられているので、省略することができる。従って、画素１０１は、２個のトランジスタと蓄積容量３３としての１個のキャパシタの構成（以下、２Ｔｒ／１Ｃ画素回路とも称する）とすることができる。
【０１００】
さらに、その他の画素１０１の回路構成として、例えば、次のような回路構成を採用できる。即ち、２Ｔｒ／１Ｃ画素回路に、第１乃至第３のトランジスタを加えた、５個のトランジスタと１個のキャパシタの構成（以下、５Ｔｒ／１Ｃ画素回路とも称する）を採用することもできる。５Ｔｒ／１Ｃ画素回路を採用した画素１０１では、水平セレクタ１０３から映像信号線ＤＴＬ１０を介してサンプリング用トランジスタ３１に供給される信号電位がＶｓｉｇ固定となる。その結果、サンプリング用トランジスタ３１は駆動用トランジスタ３２への信号電位Ｖｓｉｇの供給をスイッチングする機能としてのみ動作する。また、電源線ＤＳＬ１０を介して駆動用トランジスタ３２に供給される電位が第１電位Ｖｃｃ固定となる。そして、追加された第１のトランジスタは、駆動用トランジスタ３２への第１電位Ｖｃｃの供給をスイッチングする。第２のトランジスタは、駆動用トランジスタ３２への第２電位Ｖｓｓの供給をスイッチングする。また、第３のトランジスタは、駆動用トランジスタ３２への基準電位Ｖｏｆの供給をスイッチングする。
【０１０１】
また、その他の画素１０１の回路構成としては、２Ｔｒ／１Ｃ画素回路と５Ｔｒ／１Ｃ画素回路の中間的な回路構成を採用することもできる。即ち、４個のトランジスタと１個のキャパシタからなる構成（４Ｔｒ／１Ｃ画素回路）や、３個のトランジスタと１個のキャパシタからなる構成（３Ｔｒ／１Ｃ画素回路）を採用することもできる。４Ｔｒ／１Ｃ画素回路としては、例えば、５Ｔｒ／１Ｃ画素回路の第３のトランジスタを省略し、水平セレクタ１２からサンプリング用トランジスタ３１に供給する信号電位をＶｓｉｇとＶｏｆｓでパルス化するなどの構成を取ることができる。
【０１０２】
３Ｔｒ／１Ｃ画素回路、４Ｔｒ／１Ｃ画素回路、および５Ｔｒ／１Ｃ画素回路には、２Ｔｒ／１Ｃ画素回路と同様に、補助容量３５を追加してもよい。
【符号の説明】
【０１０３】
１ 表示装置， １００ ELパネル， １０１ 画素， ７４ 多結晶シリコン膜， ７５ ソース電極， ７５ｂ，７５ｃ コンタクト部， ７６ ドレイン電極， ７８ アノード電極， ７８ｂ，７８ｃ コンタクト部， ７９ｃ，８０ｃ コンタクト部
【特許請求の範囲】
【請求項１】
自発光素子により発光する画素が行列状に複数配置されているパネルを有し、
前記パネルは、第１乃至第３の導電層が支持基板上に順に積層されており、
前記第１の導電層と第２の導電層の第１のコンタクト部と、前記第２の導電層と前記第３の導電層の第２のコンタクト部が、平面方向で同一の位置に配置されている
表示装置。
【請求項２】
前記第１のコンタクト部は、平坦面を有し、その平坦面上に、前記第２のコンタクト部が配置される
請求項１に記載の表示装置。
【請求項３】
前記第１のコンタクト部の開口幅は、前記第２のコンタクト部の開口幅よりも大である
請求項２に記載の表示装置。
【請求項４】
前記画素は、
ダイオード特性を有し、駆動電流に応じて発光する発光素子と、
映像信号をサンプリングするサンプリング用トランジスタと、
前記駆動電流を前記発光素子に供給する駆動用トランジスタと、
前記発光素子のアノード側と前記駆動用トランジスタのゲートに接続され、所定の電位を保持する蓄積容量と
を少なくとも有する
請求項３に記載の表示装置。
【請求項５】
前記第１の導電層は、半導体層であり、
前記第２の導電層は、前記駆動用トランジスタのソース電極およびドレイン電極を形成する金属層であり、
前記第３の導電層は、前記発光素子のアノード電極を形成する金属層である
請求項４に記載の表示装置。
【請求項６】
前記第３の導電層の材料には、銀を含む
請求項５に記載の表示装置。
【請求項１】
自発光素子により発光する画素が行列状に複数配置されているパネルを有し、
前記パネルは、第１乃至第３の導電層が支持基板上に順に積層されており、
前記第１の導電層と第２の導電層の第１のコンタクト部と、前記第２の導電層と前記第３の導電層の第２のコンタクト部が、平面方向で同一の位置に配置されている
表示装置。
【請求項２】
前記第１のコンタクト部は、平坦面を有し、その平坦面上に、前記第２のコンタクト部が配置される
請求項１に記載の表示装置。
【請求項３】
前記第１のコンタクト部の開口幅は、前記第２のコンタクト部の開口幅よりも大である
請求項２に記載の表示装置。
【請求項４】
前記画素は、
ダイオード特性を有し、駆動電流に応じて発光する発光素子と、
映像信号をサンプリングするサンプリング用トランジスタと、
前記駆動電流を前記発光素子に供給する駆動用トランジスタと、
前記発光素子のアノード側と前記駆動用トランジスタのゲートに接続され、所定の電位を保持する蓄積容量と
を少なくとも有する
請求項３に記載の表示装置。
【請求項５】
前記第１の導電層は、半導体層であり、
前記第２の導電層は、前記駆動用トランジスタのソース電極およびドレイン電極を形成する金属層であり、
前記第３の導電層は、前記発光素子のアノード電極を形成する金属層である
請求項４に記載の表示装置。
【請求項６】
前記第３の導電層の材料には、銀を含む
請求項５に記載の表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１０−２４９９３５（Ｐ２０１０−２４９９３５Ａ）
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願番号】特願２００９−９７０８３（Ｐ２００９−９７０８３）
【出願日】平成２１年４月１３日（２００９．４．１３）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願日】平成２１年４月１３日（２００９．４．１３）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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