表示装置
【課題】スタティックメモリを有する画素回路構成を採用し、低消費電力の表示装置を提供する。
【解決手段】第１乃至第３のトランジスタ、第１及び第２のインバータを用いて、画素電極に電位を供給することで表示する表示装置により、静止画表示の場合に、ドライバやコントローラなどを停止させても、表示を維持することができ、低消費電力化をはかることができる。
【解決手段】第１乃至第３のトランジスタ、第１及び第２のインバータを用いて、画素電極に電位を供給することで表示する表示装置により、静止画表示の場合に、ドライバやコントローラなどを停止させても、表示を維持することができ、低消費電力化をはかることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に発光素子を有する表示装置に関する。また、発光素子
を有する表示装置を含んだ電子機器に関する。
【背景技術】
【０００２】
近年、通信技術の進歩に伴って、携帯電話が普及している。今後は更に動画の伝送やよ
り多くの情報伝達が予想される。一方、パーソナルコンピュータ（ＰＣ）もその軽量化に
よって、モバイル対応の製品が生産されている。電子手帳に始まったＰＤＡと呼ばれる情
報端末も多数生産され普及しつつある。また、表示装置の発展により、それらの携帯情報
機器のほとんどにはフラットパネルディスプレイが装備されている。
【０００３】
また、アクティブマトリクス型の表示装置の中でも、近年、低温ポリシリコン薄膜トラ
ンジスタ（以下薄膜トランジスタをＴＦＴと表記する）を用いた表示装置の製品化が進め
られている。低温ポリシリコンでは画素だけでなく、画素部の周囲に信号線駆動回路を一
体形成することが可能であるため、表示装置の小型化や、高精細化が可能であり、今後は
さらに普及が見込まれる。
【０００４】
このようなモバイル機器用の表示装置においては、電子ブックなどの表示をおこなう場
合が考えられる。そのような場合においては、画面を静止させ、そのときには、表示装置
を駆動するためのコントローラ、ドライバを停止することによって、消費電力の低減をは
かることが考えられてきた。そのための１つとして画素領域にスタティックメモリ（通常
はＳＲＡＭであるがＳＲＡＭでなくとも良い）を配置し、そのスタティックメモリに静止
画の情報を記憶することによって、静止画を表示し続けるものがあった。その例を以下の
特許文献１に示す。
【０００５】
また、携帯情報機器には小型液晶テレビ、デジタルスチルカメラ、ビデオカメラ等も含
まれる。このような自然画を表示する携帯情報機器のディスプレイにはデルタ配列のディ
スプレイが使用されることが多い。デルタ配列とは図２に示すように１行ごとに画素をず
らして配列する方法である。デルタ配列は自然画を表示することにおいて、過去からよく
使用される配列であった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２２２２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
前述した従来の表示装置には以下に示すような不具合があった。スタティックメモリを
構成するためには通常６個の素子が必要であり、１つの画素の中に、６個以上の素子を配
置しなければならなかった。
【０００８】
図２に従来のデルタ配列をおこなった画素の図を示す。図２において、画素部分は画素
電極２０１とそれを駆動する回路素子２０２によって構成される。
【０００９】
デルタ配列は主としてＡＶ機器に用いられ、自然画を少ない画素数で表示しやすいとい
う特徴があるが、画素を１列おきに、半分ずつずらして配置するため、画素の素子に信号
または電源を供給するための配線が複雑となり、画素電極間面積を多く必要とし、配線の
寄生抵抗、寄生容量が増加させていた。これは図２において、回路素子２０２の周囲には
並行配線が多数配置されることからも容易に想定できることである。
【００１０】
特に、前述した様にスタティックメモリを内蔵する場合はさらにこの効果が顕著となり
、寄生抵抗や寄生容量が増大し、信号の遅延時間を増加させる原因となっていた。また、
素子数は多くなくとも、容量素子などで多くの面積を必要とする場合においても同様に、
遅延時間を増加させる原因になっていた。
【００１１】
以上のような問題を鑑み本発明ではデルタ配列を用い、且つ、画素内部にスタティック
メモリなど複数の素子を配置しても、寄生抵抗や寄生容量を小さくし、遅延時間の増大し
にくい表示装置、およびそれらを用いた電子機器を提供することを課題とする。
【課題を解決するための手段】
【００１２】
以上のような問題を解決するため、本発明は、デルタ配置において、スタティックメモ
リなどの素子数が多い場合、または画素に含ませることが必要な素子の面積が大きい場合
に画素電極の形状を多角形として配列させることを特徴としている。
【００１３】
本発明の一は、基板上にデルタ配列された複数の発光素子と、発光素子の各に配置され
た画素駆動素子とを有している表示装置である。この表示装置において、発光素子の少な
くとも一方の電極形状は、多角形としている。
【００１４】
本発明の一は、基板上にデルタ配列された複数の発光素子と、発光素子の各に配置され
た画素駆動素子とを有している表示装置である。この表示装置において、発光素子の各に
対応して配置されたスタティックメモリを有し、該発光素子の少なくとも一方の電極形状
は、多角形としている。
【００１５】
この場合において、画素駆動素子またはスタティックメモリに信号または電力を供給す
る配線は、多角形の画素電極に沿った斜め配線で配設されている。
【００１６】
また、八辺を有し、ある一辺と、隣の一辺の長さの差が、ある一辺の長さの２０％以下
、好ましくは１０％以下となる辺により構成された多角形の形状を有する画素電極とする
ことが好ましい。すなわち、八角形若しくはそれに近い多角形とすることが好ましい。な
お、八角形若しくはそれに近い多角形が有する角部のうち、少なくとも一つの角部が丸み
を帯びていても良い。
【００１７】
本発明の一は、上記発明の構成において、高階調を表示する第１の表示モードと、低階
調を表示する第２の表示モードとを有し、当該複数の表示モードを切替可能とする表示装
置である。この場合において、第１の表示モードは６４階調以上の階調表示を可能とし、
第２の表示モードは２階調の表示を可能とする構成であってもよい。
【発明の効果】
【００１８】
以上に示したように、本発明は、画素電極の形状を八角形にすることによって、デルタ
配列を行いながら、素子の配列を有効におこない、スタティックメモリなどを１つの画素
に１つ以上配置したとしても、配線の寄生抵抗や配線の寄生容量を低減でき、遅延時間の
増加を抑えることができる。また素子、配線の配置が容易となる。
【図面の簡単な説明】
【００１９】
【図１】本発明のデルタ配列画素の概略図。
【図２】従来のデルタ配置画素の概略図。
【図３】本発明のデルタ配列画素の拡大図。
【図４】本発明の画素の実施例の等価回路を示す図。
【図５】本発明のサブフレームの実施例を示す図。
【図６】本発明のサブフレームの実施例を示す図。
【図７】コントローラのブロック図。
【図８】コントローラのブロック図。
【図９】本発明を用いた電子機器の実施例を示す図。
【図１０】本発明の実施例を用いた携帯電話のブロック図。
【図１１】本発明の実施例を用いたフォーマット変換回路のブロック図。
【図１２】画素フォーマットの変換を示す図。
【図１３】画素フォーマットの変換を示す図。
【図１４】画素フォーマットの変換を示す図。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の態様について、図面を参照して説明する。但し、本発明は多くの
異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従
って、本実施の形態の記載内容に限定して解釈されるものではない。
【００２１】
図１に八角形の画素電極を持つ画素の例を示す。１０１が１つの画素を表し、１０２が
画素を駆動する回路を配置する場所を表す。図１に示すように回路を配置する領域１０２
を都合良く得ることが可能になり、前述した従来の正方形または長方形の画素に比べて効
率的な配置が可能になる。
【００２２】
図３に図１の画素を拡大した場合の構成例を示す。図３は図１の領域１０２を表してい
る。図３の３１０は画素電極を表し、３１１が画素電極３１０の電位を制御する回路を表
している。３０２は３１１に接続されるデータ線、３０７は他の画素電極を制御する回路
につながるデータ線、３０４は第１の走査線、３０５は第２の走査線である。また、３０
８、３０９は他の画素を制御する走査線である。３０３は電源供給線、３０６は他の画素
の電源供給線である。３０１は配線を含めた画素回路を表している。また、３１２は低電
位側電源線である。
【００２３】
ここで、データ線３０２、３０７、走査線３０４、３０５、３０８、３０９、低電位側
電源線３１２は図３にあるように八角形の画素の斜めの辺に沿った形で形成されている。
このような形状をとることによって、配線クロスによる不要な寄生容量の発生や、配線長
の増加による寄生抵抗の増加を防ぐことが可能になる。また素子、配線の配置を容易にす
ることが可能になる。
【００２４】
以上、本実施の形態では、八角形の画素電極を持つ画素の例について説明したが、本発
明はこれに限定されず多角形の画素電極を適用することができる。特に、八辺を有し、あ
る一辺と、隣の一辺の長さの差が、ある一辺の長さの２０％以下、好ましくは１０％以下
となる辺により構成された多角形の形状を有する画素電極とすることが好ましい。すなわ
ち、八角形若しくはそれに近い多角形とすることが好ましい。
【実施例１】
【００２５】
図４に図３の３０１の回路構成例を示す。図４の４０１が図３の３１１に対応する。図
４の４０２はデータ線、４２１は第１の走査線、４０４は第２の走査線、４０３は電源供
給線、４０５はスイッチングＴＦＴ、４０９は駆動ＴＦＴ、４１５は発光素子、４１７は
発光素子の第１の電極、４１６は発光素子の第２の電極を表す。また４１０から４１３の
ＴＦＴはスタティックメモリを構成している。４０６はスタティックメモリに書き込みを
おこないやすくするためのスイッチＴＦＴで、スイッチングＴＦＴ４０５と逆極性のＴＦ
Ｔを用いる。また、４０７はスタティックメモリの出力を駆動ＴＦＴ４０９のゲートに入
力するためのスイッチＴＦＴである。スイッチＴＦＴ４０８は駆動ＴＦＴ４０９のゲート
を電源供給線４０３に接続するもので、駆動ＴＦＴ４０９をオフするために用いる。４１
４はスタティックメモリの低電位側電源である。
【００２６】
図４では、第１の走査線４２１の信号によりスイッチングＴＦＴ４０５をオンまたはオ
フすることで、データ線４０２のデータをスタティックメモリに記憶させるかどうかが決
まる。このスタティックメモリに記憶されたデータと第２の走査線４０４の信号によって
駆動ＴＦＴ４０９がオンまたはオフするかが決まり、オンの時には発光素子が発光する。
【００２７】
以下において、本実施形態における動作について説明をおこなう。
まず、発光素子を点灯させるデータを書き込む場合について説明する。データ線４０２
にはロウ電位の信号が入力される。次に、第１の走査線４２１がハイになるとスイッチン
グＴＦＴ４０５がオンして、データ線のロウ電位がＴＦＴ４１０、ＴＦＴ４１１で構成さ
れるインバータに入力され、ＴＦＴ４１０、４１１で構成されるインバータの出力はハイ
になる。このインバータ出力はＴＦＴ４１２、ＴＦＴ４１３で構成されるインバータに入
力される。ＴＦＴ４１２、４１３で構成されるインバータの出力はロウであり、スイッチ
ＴＦＴ４０７を介して、駆動ＴＦＴ４０９のゲートに入力される。
スイッチＴＦＴ４０６は第１の走査線がハイである間はオフとなっている。図４におい
て駆動ＴＦＴ４０９はＰ型ＴＦＴであるので、ロウ電位がゲートに入力されるとオンし、
発光素子の第１の電極４１７と電源供給線４０３は電気的に接続（短絡）し、発光素子に
電流が流れ、発光がおこなわれる。このとき、第２の走査線４０４はハイであるものとす
る。
【００２８】
次に、発光素子を点灯させないデータを書き込む場合について説明する。データ線４０
２にはハイ電位の信号が入力される。次に、第１の走査線４２１がハイになるとスイッチ
ングＴＦＴ４０５がオンして、データ線のハイ電位がＴＦＴ４１０、ＴＦＴ４１１で構成
されるインバータに入力され、ＴＦＴ４１０、４１１で構成されるインバータの出力はロ
ウになる。このインバータ出力はＴＦＴ４１２、ＴＦＴ４１３で構成されるインバータに
入力される。ＴＦＴ４１２、４１３で構成されるインバータの出力はハイであり、スイッ
チＴＦＴ４０７を介して、駆動ＴＦＴ４０９のゲートに入力される。
スイッチＴＦＴ４０６は第１の走査線４２１がハイである間はオフとなっている。図４
において、駆動ＴＦＴ４０９はＰ型ＴＦＴであるので、ハイ電位がゲートに入力されると
オフし、発光素子の第１の電極４１７と電源供給線４０３は電気的に接続（短絡）せず、
発光素子に電流が流れず、発光がおこなわれない。このとき、第２の走査線４０４はハイ
であるものとする。
【００２９】
次に、発光素子を消灯させる場合について説明する。消灯時には第１の走査線４２１は
ロウであるので、スイッチングＴＦＴ４０５はオフし、データ線４０２の電位は画素には
書き込まれない。スイッチＴＦＴ４０６がオンし、データはすでに書き込まれたものが保
持されている。第２の走査線４０４がロウとなり、スイッチＴＦＴ４０７はオフとなり、
駆動ＴＦＴ４０９とスタティックメモリは遮断される。スイッチＴＦＴ４０８を介して、
電源供給線４０３の電位が駆動ＴＦＴ４０９のゲートに入力される。
駆動ＴＦＴ４０９はＰ型ＴＦＴであるので、電源供給線４０３の電位がゲートに入力さ
れるとオフし、発光素子の第１の電極４１７と電源供給線４０３は電気的に接続（短絡）
接続せず、発光素子に電流が流れず、消灯される。
以上のように本実施例は動作する。尚、スタティックメモリを用いた回路構成は本実施
例に記載したものに限定されず他の構成をとったものでも良い。
また、スタティックメモリは電源を切断しない限り、記憶状態を保持できるためドライ
バや後述するコントローラなどをすべて停止させることが可能となり、静止画を表示する
場合には低消費電力化をはかることが可能である。
【実施例２】
【００３０】
スタティックメモリを用いた表示は、スタティックメモリの出力値が０または１を表す
デジタル値であるから、アナログ的な表示はできない。従って階調表示をおこなうときは
時間階調を用いる。時間階調の原理について説明をおこなう。
【００３１】
時間階調はある一定の輝度で発光する素子の点灯時間を変化させて、階調を表示するも
のである。たとえば、１フレーム期間中すべて点灯すれば点灯率は１００％となる。また
１フレーム期間中の半分の期間点灯すれば点灯率は５０％となる。フレーム周波数がある
程度高ければ、一般的には６０Ｈｚ以上であれば、人間の目では点滅が認識できず、中間
調として認識される。このようにして、点灯率を変化させることによって、階調を表現す
ることが可能である。
【００３２】
図５（Ａ）は横軸に時間をとり、縦軸に表示画面の画素の縦軸をとったものである。こ
の例では、表示画面は上から順に書き込みをおこなっており、そのため、表示が遅れるこ
とになる。この実施例では上から順に書き込みをおこなっているが、これには限定されな
い。以下４ビットを例にとり説明をおこなうが本発明は４ビットに限定されるものではな
い。
【００３３】
図５（Ａ）では、１フレームを４つのサブフレーム（Ｔｓ１、Ｔｓ２、Ｔｓ３、Ｔｓ４
）に分けている。それぞれのサブフレームの期間の長さの比は、Ｔｓ１：Ｔｓ２：Ｔｓ３
：Ｔｓ４＝８：４：２：１となっている。これらのサブフレームを組み合わせることによ
って、点灯期間の長さを０〜１５までのいずれかに設定することが可能である。このよう
に１フレームを２のべき乗のサブフレームに区切って階調を表現できる。
【００３４】
また、Ｔｓ４では点灯期間が短いため、画面の下半分の書き込みが終了する前に、上半
分を消灯する必要があり、書き込みと消去を並行しておこなっている。
【００３５】
図５（Ｂ）は図５（Ａ）と異なる時間区分で階調表現をおこなったものである。図５（
Ａ）の階調表現手段では上位ビットが変化したときに、疑似輪郭と呼ばれる不具合が発生
する。これは人間の目が、例えば７階調目と８階調目を交互に見たときに映像が本来の階
調とは異なって見えるように錯覚をする、というものである。
【００３６】
従って、図５（Ｂ）では上位ビットを分割し、上述した疑似輪郭現象を軽減しているも
のである。具体的には、最上位ビット（ここではＴｓ１）を４つに分割し、１フレーム内
部に配置している。また、第２ビット（ここではＴｓ２）を２分割し、１フレーム内部に
配置している。このようにして、時間的に長いビットを分割し、疑似輪郭の軽減をおこな
っている。
【００３７】
図６（Ａ）は疑似輪郭が発生しないように、サブフレームを２のべき乗ではなく等間隔
で区分したものである。この方式では大きなビットの区切りがないので、疑似輪郭は発生
しないが、階調自体は荒くなる。すなわち、階調がサブフレームの倍数で表現されてしま
うため、サブフレームの倍数以外の階調をうまく表示できない。従って、ＦＲＣ（フレー
ムレートコントロール）またはディザなどを用いて、階調補完をおこなう必要がある。
【００３８】
図６（Ｂ）は２値表示のみをおこなう場合のものである。この場合は１フレーム中に１
サブフレームのみ存在するので、書き換え回数も１フレームに１回となり、コントローラ
、ドライバの消費電力を低減することが可能になる。
自然画を表示しない場合には、階調数は多くなくても良いので、消費電力を優先した表
示が可能となる。このような表示と前述した図５（Ａ）、図５（Ｂ）、図６（Ａ）などを
組み合わせることによって、大きな階調数が必要な場合と、少ない階調で十分な場合を使
い分けて、消費電力の削減が可能になる。
【００３９】
図６（Ｃ）は４階調を表現するもので１フレーム期間に３回の書き込みをおこなって表
示をおこなう。これは図６（Ｂ）よりは階調数が多く必要であるが、図６（Ａ）ほど多く
を必要としない場合などに適応される。
【００４０】
このようにサブフレームの構成方法は多数あり、ここに記載されている方法には限定さ
れない。時間階調方式ではコントローラから入力する信号で上記の方式が設定できるので
ディスプレイが多くの切り替え機能を持たなくとも、上記のいずれかから選択が可能にな
る。
【００４１】
本実施例は、発明を実施するための最良の形態、及び、実施例１と自由に組み合わせる
ことが可能である。
【実施例３】
【００４２】
時間階調方式の駆動方法を行うための信号を、ディスプレイのソース信号線駆動回路及
びゲート信号線駆動回路に供給する回路について、図７及び図８を用いて説明する。
【００４３】
本明細書中では、表示装置に入力される映像信号を、デジタルビデオ信号と呼ぶことに
する。なおここでは、４ビットのデジタルビデオ信号を入力して、画像を表示する表示装
置を例に説明する。ただし、本発明は４ビットに限定されるものではない。
【００４４】
信号制御回路７０１にデジタルビデオ信号が読み込まれ、ディスプレイ７００にデジタ
ル映像信号（ＶＤ）を出力する。また、本明細書中では、信号制御回路においてデジタル
ビデオ信号を編集し、ディスプレイに入力する信号に変換したものを、デジタル映像信号
と呼ぶ。ディスプレイ７００の、ソース信号線駆動回路７０７及びゲート信号線駆動回路
７０８を駆動するための信号は、ディスプレイコントローラ７０２によって入力されてい
る。
【００４５】
信号制御回路７０１及びディスプレイコントローラ７０２の構成について説明する。な
お、ディスプレイ７００のソース信号線駆動回路７０７は、シフトレジスタ７１０、ＬＡ
Ｔ（Ａ）７１１、ＬＡＴ（Ｂ）７１２によって構成される。他に、図示していないが、レ
ベルシフタやバッファ等を設けてもよい。また、本発明はこのような構成に限定するもの
ではない。
【００４６】
信号制御回路７０１は、ＣＰＵ７０４、メモリ７０５、メモリ７０６及びメモリコント
ローラ７０３によって構成されている。信号制御回路７０１の詳細は図８に示す。
【００４７】
信号制御回路７０１に入力されたデジタルビデオ信号は、メモリコントローラ７０３に
よって制御されるスイッチ７１３を介してメモリ７０５に入力される。ここで、メモリ７
０５は、ディスプレイ７００の画素部７０９の全画素分の４ビットのデジタルビデオ信号
を、記憶可能な容量を有する。メモリ７０５に１フレーム期間分の信号が記憶されると、
メモリコントローラ７０３によって、各ビットの信号が順に読み出される。デジタル映像
信号ＶＤはスイッチ７１４を介して、ディスプレイ７００に入力される。
【００４８】
メモリ７０５に記憶された信号の読み出しが始まると、今度は、メモリ７０６に、スイ
ッチ７１３を介して、次のフレーム期間に対応するデジタルビデオ信号が入力され、記憶
され始める。メモリ７０６もメモリ７０５と同様に、表示装置の全画素分の４ビットのデ
ジタルビデオ信号を記憶可能な容量を有するとする。メモリ７０６に１フレーム期間分の
信号が記憶されると、メモリコントローラ７０３によって、各ビットの信号が順に読み出
される。デジタル映像信号ＶＤはスイッチ７１４を介して、ディスプレイ７００に入力さ
れる。メモリ７０６に記憶された信号の読み出しが始まると、メモリ７０５には次の書き
込みがはじまる。これを繰り返すことによって、ディスプレイに信号を供給する。
【００４９】
このように、信号制御回路７０１は、それぞれ１フレーム期間分ずつの４ビットのデジ
タルビデオ信号を記憶することができるメモリ７０５及びメモリ７０６を有し、このメモ
リ７０５とメモリ７０６とを交互に用いて、デジタルビデオ信号をディスプレイ７００に
供給する。
【００５０】
ここでは、２つのメモリ７０５及びメモリ７０６を、交互に用いて信号を記憶する信号
制御回路７０１について示したが、一般に、複数フレーム分の情報を記憶することができ
るメモリを有し、これらのメモリを交互に用いることで時間階調表示に必要な信号を得る
ことが可能である。
【００５１】
本実施例は、発明を実施するための最良の形態、実施例１、及び、実施例２と自由に組
み合わせることが可能である。
【実施例４】
【００５２】
携帯電話ではＱＶＧＡのフォーマットが広く使用されている。従ってＱＶＧＡのフォー
マットが使用できれば、ＱＶＧＡ対応のソフトウエアがそのまま使用できるので、新たな
ソフト開発が不要となり、開発費の低減が可能になる。また、ユーザーも普段使用してい
る携帯電話と同様な機能を得ることが可能になり、利便性が向上する。
【００５３】
従って、本発明では、ＱＶＧＡのソフトで画像信号を処理し、その後、フォーマット変
換を用いて、ＱＶＧＡのデータをＨＶＧＡ（ハーフＶＧＡ）またはＶＧＡ、ＳＶＧＡなど
の高解像モードに展開することによって、高解像ディスプレイを用いて、ＱＶＧＡの画像
を得ることが可能になる。
【００５４】
図１０にセットのブロック図を示す。各ブロックはアンテナ１００１、ＲＦ回路１００
２、ベースバンド回路１００３、コントローラ１００４、ディスプレイ１００７によって
構成される。ベースバンド部をＱＶＧＡ対応のものとすることによって、携帯電話のシス
テムをそのまま使用することが可能になる。
コントローラの内部にはフォーマット変換回路１００５、クロック制御信号発生回路１
００６を有し、ベースバンド回路１００３から送られる信号をＱＶＧＡから、その他の信
号に変換する。
【００５５】
フォーマット変換の実施例として図１１のようなものがあげられる。図１１はメモリ１
１０１、メモリ１１０２、メモリ制御回路１１０３より構成される。ベースバンド回路か
ら送られた信号はまずメモリ１１０１に記憶される。次に配列を変えてメモリ１１０２に
データを転送する。メモリ制御回路１１０３はこれらメモリ１１０１、メモリ１１０２の
タイミングを制御する。
【００５６】
次に図１２に示すような変換をおこなうための動作について説明する。ＱＶＧＡからＶ
ＧＡに変換を行うためには、ＱＶＧＡの画素数が２４０×３２０であり、ＶＧＡの画素数
が４８０×６４０であるため、縦横とも２倍にする必要がある。その変換動作としては縦
横に対して、メモリ１１０１より同じデータを２回読み出し、メモリ１１０２に書き込む
ことでフォーマット変換が可能になる。
【００５７】
ＱＶＧＡの画面を図１２（Ａ）に示すような２画素×２画素の単位に分割する。それを
メモリ１１０１からメモリ１１０２に送る際には、それぞれの画素データを４回ずつ読み
出し、図１２（Ｂ）に示すように４×４のデータを作製する。このようにして縦横とも２
倍のデータをもつ表示に用いる画像データを構成することが可能である。
【００５８】
次にＱＶＧＡからＳＶＧＡに変換を行う場合、ＱＶＧＡの画素数が２４０×３２０であ
り、ＳＶＧＡの画素数が６００×８００であるため、縦横とも２．５倍にする必要がある
。この場合は単純に読み出し回数を増やした場合では整数倍しかできないため、以下の方
法をおこなう。
【００５９】
ＱＶＧＡの画面を図１３（Ａ）に示すような２画素×２画素の単位に分割する。それを
メモリ１１０１からメモリ１１０２に送る際には、フレームによって画素ごとの読み出し
回数を変えることで２．５倍を実現する。
【００６０】
まず、第１のフレームにおいては図１３（Ｂ）に示すようにメモリ１１０１から画素Ａ
のデータを９回、画素Ｂのデータを６回、画素Ｃのデータを６回、画素Ｄのデータを４回
読み出し、メモリ１１０２に記憶する。
【００６１】
次に第２のフレームにおいては図１３（Ｃ）に示すようにメモリ１１０１から画素Ａの
データを６回、画素Ｂのデータを９回、画素Ｃのデータを４回、画素Ｄのデータを６回読
み出し、メモリ１１０２に記憶する。
【００６２】
次に第３のフレームにおいては図１３（Ｄ）に示すようにメモリ１１０１から画素Ａの
データを６回、画素Ｂのデータを４回、画素Ｃのデータを９回、画素Ｄのデータを６回読
み出し、メモリ１１０２に記憶する。
【００６３】
次に第４のフレームにおいては図１３（Ｅ）に示すようにメモリ１１０１から画素Ａの
データを４回、画素Ｂのデータを６回、画素Ｃのデータを６回、画素Ｄのデータを９回読
み出し、メモリ１１０２に記憶する。
【００６４】
これによって、第１フレーム〜第４フレーム間において、どの画素も合計２５回の読み
出しがおこなわれ、平均６．２５回の読み出しがおこなわれる。縦横に関しては２．５倍
になっていることになる。このようにして縦横とも２．５倍のデータをもつ表示に用いる
画像データを構成することが可能である。
【００６５】
次にＱＶＧＡからＨＶＧＡに変換を行う場合、ＱＶＧＡの画素数が２４０×３２０であ
り、ＨＶＧＡの画素数が３２０×４８０であるため、縦横とも１．３３３倍以上にする必
要がある。この場合は単純に読み出し回数を増やした場合では整数倍しかできないため、
以下の方法をおこなう。また、ＨＶＧＡは画面アスペクト比が３：４でないため、一部表
示がおこなえない領域があるがこの場合はその部分を黒表示にするなどして対応する。
【００６６】
ＱＶＧＡの画面を図１４（Ａ）に示すような３画素×３画素の単位に分割する。それを
メモリ１１０１からメモリ１１０２に送る際には、フレームによって画素ごとに読み出し
回数を変えることで１．３３３倍を実現する。
【００６７】
まず、第１のフレームにおいては図１４（Ｂ）に示すようにメモリ１１０１から画素Ａ
のデータを４回、画素Ｂのデータを２回、画素Ｃのデータを２回、画素Ｄのデータを２回
、画素Ｅのデータを１回、画素Ｆのデータを１回、画素Ｇのデータを２回、画素Ｈのデー
タを１回、画素Ｉのデータを１回読み出し、メモリ１１０２に記憶する。
【００６８】
次に、第２のフレームにおいては図１４（Ｃ）に示すようにメモリ１１０１から画素Ａ
のデータを２回、画素Ｂのデータを４回、画素Ｃのデータを２回、画素Ｄのデータを１回
、画素Ｅのデータを２回、画素Ｆのデータを１回、画素Ｇのデータを１回、画素Ｈのデー
タを２回、画素Ｉのデータを１回読み出し、メモリ１１０２に記憶する。
【００６９】
次に、第３のフレームにおいては図１４（Ｄ）に示すようにメモリ１１０１から画素Ａ
のデータを２回、画素Ｂのデータを２回、画素Ｃのデータを４回、画素Ｄのデータを１回
、画素Ｅのデータを１回、画素Ｆのデータを２回、画素Ｇのデータを１回、画素Ｈのデー
タを１回、画素Ｉのデータを２回読み出し、メモリ１１０２に記憶する。
【００７０】
次に、第４のフレームにおいては図１４（Ｅ）に示すようにメモリ１１０１から画素Ａ
のデータを２回、画素Ｂのデータを１回、画素Ｃのデータを１回、画素Ｄのデータを４回
、画素Ｅのデータを２回、画素Ｆのデータを２回、画素Ｇのデータを２回、画素Ｈのデー
タを１回、画素Ｉのデータを１回読み出し、メモリ１１０２に記憶する。
【００７１】
次に、第５のフレームにおいては図１４（Ｆ）に示すようにメモリ１１０１から画素Ａ
のデータを１回、画素Ｂのデータを２回、画素Ｃのデータを１回、画素Ｄのデータを２回
、画素Ｅのデータを４回、画素Ｆのデータを２回、画素Ｇのデータを１回、画素Ｈのデー
タを２回、画素Ｉのデータを１回読み出し、メモリ１１０２に記憶する。
【００７２】
次に、第６のフレームにおいては図１４（Ｇ）に示すようにメモリ１１０１から画素Ａ
のデータを１回、画素Ｂのデータを１回、画素Ｃのデータを２回、画素Ｄのデータを２回
、画素Ｅのデータを２回、画素Ｆのデータを４回、画素Ｇのデータを１回、画素Ｈのデー
タを１回、画素Ｉのデータを２回読み出し、メモリ１１０２に記憶する。
【００７３】
次に、第７のフレームにおいては図１４（Ｈ）に示すようにメモリ１１０１から画素Ａ
のデータを２回、画素Ｂのデータを１回、画素Ｃのデータを１回、画素Ｄのデータを２回
、画素Ｅのデータを１回、画素Ｆのデータを１回、画素Ｇのデータを４回、画素Ｈのデー
タを２回、画素Ｉのデータを２回読み出し、メモリ１１０２に記憶する。
【００７４】
次に、第８のフレームにおいては図１４（Ｉ）に示すようにメモリ１１０１から画素Ａ
のデータを１回、画素Ｂのデータを２回、画素Ｃのデータを１回、画素Ｄのデータを１回
、画素Ｅのデータを２回、画素Ｆのデータを１回、画素Ｇのデータを２回、画素Ｈのデー
タを４回、画素Ｉのデータを２回読み出し、メモリ１１０２に記憶する。
【００７５】
次に、第９のフレームにおいては図１４（Ｊ）に示すようにメモリ１１０１から画素Ａ
のデータを１回、画素Ｂのデータを１回、画素Ｃのデータを２回、画素Ｄのデータを１回
、画素Ｅのデータを１回、画素Ｆのデータを２回、画素Ｇのデータを２回、画素Ｈのデー
タを２回、画素Ｉのデータを４回読み出し、メモリ１１０２に記憶する。
【００７６】
これによって、第１フレーム〜第９フレーム間において、どの画素も合計１６回の読み
出しがおこなわれ、平均１．７７７回の読み出しがおこなわれる。縦横に関しては１．３
３３倍になっていることになる。このようにして縦横とも１．３３３倍のデータをもつ表
示に用いる画像データを構成することが可能である。
【００７７】
以上によって、ＱＶＧＡからＶＧＡ、ＳＶＧＡ、ＨＶＧＡへの変換が可能となる。尚、
フォーマット変換の方式は以上に述べた方式には限定されず、他の方式を用いても良い。
【００７８】
本実施例は、発明を実施するための最良の形態、実施例１乃至実施例３と自由に組み合
わせることが可能である。
【実施例５】
【００７９】
本発明の電気機器について図９を参照して説明する。
【００８０】
図９（Ａ）はデジタルカメラであり、本体３１０１、表示部３１０２、受像部３１０３
、操作キー３１０４、外部接続ポート３１０５、シャッター３１０６等を含む。このデジ
タルカメラにおいて、表示部３１０２は、実施の形態若しくは実施例１乃至４で説明した
ものと同様の画素を備えている。すなわち、画素の構成として、デルタ配列をおこないな
がら、素子の配列を有効におこない、スタティックメモリなどを１つの画素に１つ以上配
置したとしても、配線の寄生抵抗や配線の寄生容量を低減でき、遅延時間の増加を抑える
ことができる。また素子及び配線の配置が容易となるという特徴を有している。このよう
な特徴により、デジタルカメラにおいて、低消費電力化を図ることができる。それにより
、バッテリーを小型化することができ、軽量薄型化されたデジタルカメラを提供すること
ができる。また、動画及び静止画のいずれについても高品位な画像を表示することができ
る。
【００８１】
図９（Ｂ）はコンピュータであり、本体３２０１、筐体３２０２、表示部３２０３、キ
ーボード３２０４、外部接続ポート３２０５、ポインティングマウス３２０６等を含む。
このコンピュータにおいて、表示部３２０３は、実施の形態若しくは実施例１乃至４で説
明したものと同様の画素を備えている。すなわち、画素の構成として、デルタ配列をおこ
ないながら、素子の配列を有効におこない、スタティックメモリなどを１つの画素に１つ
以上配置したとしても、配線の寄生抵抗や配線の寄生容量を低減でき、遅延時間の増加を
抑えることができる。また素子及び配線の配置が容易となるという特徴を有している。こ
のような特徴により、コンピュータにおいて、低消費電力化を図ることができる。それに
より、バッテリーを小型化することができ、軽量薄型化されたコンピュータを提供するこ
とができる。また、同じ用量のバッテリーを搭載した場合には、充電しないで使用するこ
とのできる時間を延ばすことができる。また、動画及び静止画のいずれについても高品位
な画像を表示することができる。
【００８２】
図９（Ｃ）は携帯情報端末装置であり、本体３３０１、表示部３３０２、スイッチ３３
０３、操作キー３３０４、赤外線ポート３３０５等を含む。この携帯情報端末において、
表示部３３０２は、実施の形態若しくは実施例１乃至４で説明したものと同様の画素を備
えている。すなわち、画素の構成として、デルタ配列をおこないながら、素子の配列を有
効におこない、スタティックメモリなどを１つの画素に１つ以上配置したとしても、配線
の寄生抵抗や配線の寄生容量を低減でき、遅延時間の増加を抑えることができる。また素
子及び配線の配置が容易となるという特徴を有している。このような特徴により、携帯情
報端末装置において、低消費電力化を図ることができる。それにより、バッテリーを小型
化することができ、小型軽量化された携帯情報端末装置を提供することができる。また、
同じ用量のバッテリーを搭載した場合には、充電しないで使用することのできる時間を延
ばすことができる。また、動画及び静止画のいずれについても高品位な画像を表示するこ
とができる。
【００８３】
図９（Ｄ）は記録媒体読み込み部を備えた画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体３４０１、筐体３４０２、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）読込部３
４０５、操作キー３４０６、表示部（ａ）３４０３、表示部（ｂ）３４０４等を含む。こ
の画像再生装置において、表示部（ａ）３４０３、表示部（ｂ）３４０４は、実施の形態
若しくは実施例１乃至４で説明したものと同様の画素を備えている。すなわち、画素の構
成として、デルタ配列をおこないながら、素子の配列を有効におこない、スタティックメ
モリなどを１つの画素に１つ以上配置したとしても、配線の寄生抵抗や配線の寄生容量を
低減でき、遅延時間の増加を抑えることができる。また素子及び配線の配置が容易となる
という特徴を有している。このような特徴により、画像再生装置において、低消費電力化
を図ることができる。それにより、バッテリーを小型化することができ、小型軽量化され
た画像再生装置を提供することができる。また、バッテリーモードで使用する場合には、
長時間の再生が可能であり、映像を鑑賞することのできる時間を延ばすことができる。
【００８４】
図９（Ｅ）は折りたたみ式携帯表示装置であり、本体３５０１に表示部３５０２が設け
られている。この携帯表示装置において、表示部３５０２は、実施の形態若しくは実施例
１乃至４で説明したものと同様の画素を備えている。すなわち、画素の構成として、デル
タ配列をおこないながら、素子の配列を有効におこない、スタティックメモリなどを１つ
の画素に１つ以上配置したとしても、配線の寄生抵抗や配線の寄生容量を低減でき、遅延
時間の増加を抑えることができる。また素子及び配線の配置が容易となるという特徴を有
している。このような特徴により、携帯表示装置において、低消費電力化を図ることがで
きる。それにより、バッテリーを小型化することができ、本体３５０１の小型軽量化を図
ることができる。
【００８５】
図９（Ｆ）は腕時計であり、ベルト３６０１、表示部３６０２、操作スイッチ３６０３
、音声出力部３６０４等を含む。この腕時計において、表示部３６０２は、実施の形態若
しくは実施例１乃至４で説明したものと同様の画素を備えている。すなわち、画素の構成
として、デルタ配列をおこないながら、素子の配列を有効におこない、スタティックメモ
リなどを１つの画素に１つ以上配置したとしても、配線の寄生抵抗や配線の寄生容量を低
減でき、遅延時間の増加を抑えることができる。また素子及び配線の配置が容易となると
いう特徴を有している。このような特徴により、腕時計において、低消費電力化を図るこ
とができる。それにより、バッテリーを小型化することができ、小型軽量化された腕時計
を提供することができる。
【００８６】
図９（Ｇ）は携帯電話機であり、本体３７０１は、筐体３７０２、表示部３７０３、音
声入力部３７０４、アンテナ３７０５、操作キー３７０６、外部接続ポート３７０７など
を含む。この携帯電話機において、表示部３７０３は、実施の形態若しくは実施例１乃至
４で説明したものと同様の画素を備えている。すなわち、画素の構成として、デルタ配列
をおこないながら、素子の配列を有効におこない、スタティックメモリなどを１つの画素
に１つ以上配置したとしても、配線の寄生抵抗や配線の寄生容量を低減でき、遅延時間の
増加を抑えることができる。また素子及び配線の配置が容易となるという特徴を有してい
る。このような特徴により、携帯電話機において、低消費電力化を図ることができる。そ
れにより、バッテリーを小型化することができ、軽量化された携帯電話機を提供すること
ができる。また、同じ用量のバッテリーを搭載した場合には、充電しないで使用すること
のできる時間を延ばすことができる。また、動画及び静止画のいずれについても高品位な
画像を表示することができる。
【００８７】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用すること
が可能である。
【００８８】
なお、本実施例は、発明を実施するための最良の形態、実施例１乃至実施例４と自由に
組み合わせることが可能である。
【技術分野】
【０００１】
本発明は、表示装置に関し、特に発光素子を有する表示装置に関する。また、発光素子
を有する表示装置を含んだ電子機器に関する。
【背景技術】
【０００２】
近年、通信技術の進歩に伴って、携帯電話が普及している。今後は更に動画の伝送やよ
り多くの情報伝達が予想される。一方、パーソナルコンピュータ（ＰＣ）もその軽量化に
よって、モバイル対応の製品が生産されている。電子手帳に始まったＰＤＡと呼ばれる情
報端末も多数生産され普及しつつある。また、表示装置の発展により、それらの携帯情報
機器のほとんどにはフラットパネルディスプレイが装備されている。
【０００３】
また、アクティブマトリクス型の表示装置の中でも、近年、低温ポリシリコン薄膜トラ
ンジスタ（以下薄膜トランジスタをＴＦＴと表記する）を用いた表示装置の製品化が進め
られている。低温ポリシリコンでは画素だけでなく、画素部の周囲に信号線駆動回路を一
体形成することが可能であるため、表示装置の小型化や、高精細化が可能であり、今後は
さらに普及が見込まれる。
【０００４】
このようなモバイル機器用の表示装置においては、電子ブックなどの表示をおこなう場
合が考えられる。そのような場合においては、画面を静止させ、そのときには、表示装置
を駆動するためのコントローラ、ドライバを停止することによって、消費電力の低減をは
かることが考えられてきた。そのための１つとして画素領域にスタティックメモリ（通常
はＳＲＡＭであるがＳＲＡＭでなくとも良い）を配置し、そのスタティックメモリに静止
画の情報を記憶することによって、静止画を表示し続けるものがあった。その例を以下の
特許文献１に示す。
【０００５】
また、携帯情報機器には小型液晶テレビ、デジタルスチルカメラ、ビデオカメラ等も含
まれる。このような自然画を表示する携帯情報機器のディスプレイにはデルタ配列のディ
スプレイが使用されることが多い。デルタ配列とは図２に示すように１行ごとに画素をず
らして配列する方法である。デルタ配列は自然画を表示することにおいて、過去からよく
使用される配列であった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２２２２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
前述した従来の表示装置には以下に示すような不具合があった。スタティックメモリを
構成するためには通常６個の素子が必要であり、１つの画素の中に、６個以上の素子を配
置しなければならなかった。
【０００８】
図２に従来のデルタ配列をおこなった画素の図を示す。図２において、画素部分は画素
電極２０１とそれを駆動する回路素子２０２によって構成される。
【０００９】
デルタ配列は主としてＡＶ機器に用いられ、自然画を少ない画素数で表示しやすいとい
う特徴があるが、画素を１列おきに、半分ずつずらして配置するため、画素の素子に信号
または電源を供給するための配線が複雑となり、画素電極間面積を多く必要とし、配線の
寄生抵抗、寄生容量が増加させていた。これは図２において、回路素子２０２の周囲には
並行配線が多数配置されることからも容易に想定できることである。
【００１０】
特に、前述した様にスタティックメモリを内蔵する場合はさらにこの効果が顕著となり
、寄生抵抗や寄生容量が増大し、信号の遅延時間を増加させる原因となっていた。また、
素子数は多くなくとも、容量素子などで多くの面積を必要とする場合においても同様に、
遅延時間を増加させる原因になっていた。
【００１１】
以上のような問題を鑑み本発明ではデルタ配列を用い、且つ、画素内部にスタティック
メモリなど複数の素子を配置しても、寄生抵抗や寄生容量を小さくし、遅延時間の増大し
にくい表示装置、およびそれらを用いた電子機器を提供することを課題とする。
【課題を解決するための手段】
【００１２】
以上のような問題を解決するため、本発明は、デルタ配置において、スタティックメモ
リなどの素子数が多い場合、または画素に含ませることが必要な素子の面積が大きい場合
に画素電極の形状を多角形として配列させることを特徴としている。
【００１３】
本発明の一は、基板上にデルタ配列された複数の発光素子と、発光素子の各に配置され
た画素駆動素子とを有している表示装置である。この表示装置において、発光素子の少な
くとも一方の電極形状は、多角形としている。
【００１４】
本発明の一は、基板上にデルタ配列された複数の発光素子と、発光素子の各に配置され
た画素駆動素子とを有している表示装置である。この表示装置において、発光素子の各に
対応して配置されたスタティックメモリを有し、該発光素子の少なくとも一方の電極形状
は、多角形としている。
【００１５】
この場合において、画素駆動素子またはスタティックメモリに信号または電力を供給す
る配線は、多角形の画素電極に沿った斜め配線で配設されている。
【００１６】
また、八辺を有し、ある一辺と、隣の一辺の長さの差が、ある一辺の長さの２０％以下
、好ましくは１０％以下となる辺により構成された多角形の形状を有する画素電極とする
ことが好ましい。すなわち、八角形若しくはそれに近い多角形とすることが好ましい。な
お、八角形若しくはそれに近い多角形が有する角部のうち、少なくとも一つの角部が丸み
を帯びていても良い。
【００１７】
本発明の一は、上記発明の構成において、高階調を表示する第１の表示モードと、低階
調を表示する第２の表示モードとを有し、当該複数の表示モードを切替可能とする表示装
置である。この場合において、第１の表示モードは６４階調以上の階調表示を可能とし、
第２の表示モードは２階調の表示を可能とする構成であってもよい。
【発明の効果】
【００１８】
以上に示したように、本発明は、画素電極の形状を八角形にすることによって、デルタ
配列を行いながら、素子の配列を有効におこない、スタティックメモリなどを１つの画素
に１つ以上配置したとしても、配線の寄生抵抗や配線の寄生容量を低減でき、遅延時間の
増加を抑えることができる。また素子、配線の配置が容易となる。
【図面の簡単な説明】
【００１９】
【図１】本発明のデルタ配列画素の概略図。
【図２】従来のデルタ配置画素の概略図。
【図３】本発明のデルタ配列画素の拡大図。
【図４】本発明の画素の実施例の等価回路を示す図。
【図５】本発明のサブフレームの実施例を示す図。
【図６】本発明のサブフレームの実施例を示す図。
【図７】コントローラのブロック図。
【図８】コントローラのブロック図。
【図９】本発明を用いた電子機器の実施例を示す図。
【図１０】本発明の実施例を用いた携帯電話のブロック図。
【図１１】本発明の実施例を用いたフォーマット変換回路のブロック図。
【図１２】画素フォーマットの変換を示す図。
【図１３】画素フォーマットの変換を示す図。
【図１４】画素フォーマットの変換を示す図。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の態様について、図面を参照して説明する。但し、本発明は多くの
異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従
って、本実施の形態の記載内容に限定して解釈されるものではない。
【００２１】
図１に八角形の画素電極を持つ画素の例を示す。１０１が１つの画素を表し、１０２が
画素を駆動する回路を配置する場所を表す。図１に示すように回路を配置する領域１０２
を都合良く得ることが可能になり、前述した従来の正方形または長方形の画素に比べて効
率的な配置が可能になる。
【００２２】
図３に図１の画素を拡大した場合の構成例を示す。図３は図１の領域１０２を表してい
る。図３の３１０は画素電極を表し、３１１が画素電極３１０の電位を制御する回路を表
している。３０２は３１１に接続されるデータ線、３０７は他の画素電極を制御する回路
につながるデータ線、３０４は第１の走査線、３０５は第２の走査線である。また、３０
８、３０９は他の画素を制御する走査線である。３０３は電源供給線、３０６は他の画素
の電源供給線である。３０１は配線を含めた画素回路を表している。また、３１２は低電
位側電源線である。
【００２３】
ここで、データ線３０２、３０７、走査線３０４、３０５、３０８、３０９、低電位側
電源線３１２は図３にあるように八角形の画素の斜めの辺に沿った形で形成されている。
このような形状をとることによって、配線クロスによる不要な寄生容量の発生や、配線長
の増加による寄生抵抗の増加を防ぐことが可能になる。また素子、配線の配置を容易にす
ることが可能になる。
【００２４】
以上、本実施の形態では、八角形の画素電極を持つ画素の例について説明したが、本発
明はこれに限定されず多角形の画素電極を適用することができる。特に、八辺を有し、あ
る一辺と、隣の一辺の長さの差が、ある一辺の長さの２０％以下、好ましくは１０％以下
となる辺により構成された多角形の形状を有する画素電極とすることが好ましい。すなわ
ち、八角形若しくはそれに近い多角形とすることが好ましい。
【実施例１】
【００２５】
図４に図３の３０１の回路構成例を示す。図４の４０１が図３の３１１に対応する。図
４の４０２はデータ線、４２１は第１の走査線、４０４は第２の走査線、４０３は電源供
給線、４０５はスイッチングＴＦＴ、４０９は駆動ＴＦＴ、４１５は発光素子、４１７は
発光素子の第１の電極、４１６は発光素子の第２の電極を表す。また４１０から４１３の
ＴＦＴはスタティックメモリを構成している。４０６はスタティックメモリに書き込みを
おこないやすくするためのスイッチＴＦＴで、スイッチングＴＦＴ４０５と逆極性のＴＦ
Ｔを用いる。また、４０７はスタティックメモリの出力を駆動ＴＦＴ４０９のゲートに入
力するためのスイッチＴＦＴである。スイッチＴＦＴ４０８は駆動ＴＦＴ４０９のゲート
を電源供給線４０３に接続するもので、駆動ＴＦＴ４０９をオフするために用いる。４１
４はスタティックメモリの低電位側電源である。
【００２６】
図４では、第１の走査線４２１の信号によりスイッチングＴＦＴ４０５をオンまたはオ
フすることで、データ線４０２のデータをスタティックメモリに記憶させるかどうかが決
まる。このスタティックメモリに記憶されたデータと第２の走査線４０４の信号によって
駆動ＴＦＴ４０９がオンまたはオフするかが決まり、オンの時には発光素子が発光する。
【００２７】
以下において、本実施形態における動作について説明をおこなう。
まず、発光素子を点灯させるデータを書き込む場合について説明する。データ線４０２
にはロウ電位の信号が入力される。次に、第１の走査線４２１がハイになるとスイッチン
グＴＦＴ４０５がオンして、データ線のロウ電位がＴＦＴ４１０、ＴＦＴ４１１で構成さ
れるインバータに入力され、ＴＦＴ４１０、４１１で構成されるインバータの出力はハイ
になる。このインバータ出力はＴＦＴ４１２、ＴＦＴ４１３で構成されるインバータに入
力される。ＴＦＴ４１２、４１３で構成されるインバータの出力はロウであり、スイッチ
ＴＦＴ４０７を介して、駆動ＴＦＴ４０９のゲートに入力される。
スイッチＴＦＴ４０６は第１の走査線がハイである間はオフとなっている。図４におい
て駆動ＴＦＴ４０９はＰ型ＴＦＴであるので、ロウ電位がゲートに入力されるとオンし、
発光素子の第１の電極４１７と電源供給線４０３は電気的に接続（短絡）し、発光素子に
電流が流れ、発光がおこなわれる。このとき、第２の走査線４０４はハイであるものとす
る。
【００２８】
次に、発光素子を点灯させないデータを書き込む場合について説明する。データ線４０
２にはハイ電位の信号が入力される。次に、第１の走査線４２１がハイになるとスイッチ
ングＴＦＴ４０５がオンして、データ線のハイ電位がＴＦＴ４１０、ＴＦＴ４１１で構成
されるインバータに入力され、ＴＦＴ４１０、４１１で構成されるインバータの出力はロ
ウになる。このインバータ出力はＴＦＴ４１２、ＴＦＴ４１３で構成されるインバータに
入力される。ＴＦＴ４１２、４１３で構成されるインバータの出力はハイであり、スイッ
チＴＦＴ４０７を介して、駆動ＴＦＴ４０９のゲートに入力される。
スイッチＴＦＴ４０６は第１の走査線４２１がハイである間はオフとなっている。図４
において、駆動ＴＦＴ４０９はＰ型ＴＦＴであるので、ハイ電位がゲートに入力されると
オフし、発光素子の第１の電極４１７と電源供給線４０３は電気的に接続（短絡）せず、
発光素子に電流が流れず、発光がおこなわれない。このとき、第２の走査線４０４はハイ
であるものとする。
【００２９】
次に、発光素子を消灯させる場合について説明する。消灯時には第１の走査線４２１は
ロウであるので、スイッチングＴＦＴ４０５はオフし、データ線４０２の電位は画素には
書き込まれない。スイッチＴＦＴ４０６がオンし、データはすでに書き込まれたものが保
持されている。第２の走査線４０４がロウとなり、スイッチＴＦＴ４０７はオフとなり、
駆動ＴＦＴ４０９とスタティックメモリは遮断される。スイッチＴＦＴ４０８を介して、
電源供給線４０３の電位が駆動ＴＦＴ４０９のゲートに入力される。
駆動ＴＦＴ４０９はＰ型ＴＦＴであるので、電源供給線４０３の電位がゲートに入力さ
れるとオフし、発光素子の第１の電極４１７と電源供給線４０３は電気的に接続（短絡）
接続せず、発光素子に電流が流れず、消灯される。
以上のように本実施例は動作する。尚、スタティックメモリを用いた回路構成は本実施
例に記載したものに限定されず他の構成をとったものでも良い。
また、スタティックメモリは電源を切断しない限り、記憶状態を保持できるためドライ
バや後述するコントローラなどをすべて停止させることが可能となり、静止画を表示する
場合には低消費電力化をはかることが可能である。
【実施例２】
【００３０】
スタティックメモリを用いた表示は、スタティックメモリの出力値が０または１を表す
デジタル値であるから、アナログ的な表示はできない。従って階調表示をおこなうときは
時間階調を用いる。時間階調の原理について説明をおこなう。
【００３１】
時間階調はある一定の輝度で発光する素子の点灯時間を変化させて、階調を表示するも
のである。たとえば、１フレーム期間中すべて点灯すれば点灯率は１００％となる。また
１フレーム期間中の半分の期間点灯すれば点灯率は５０％となる。フレーム周波数がある
程度高ければ、一般的には６０Ｈｚ以上であれば、人間の目では点滅が認識できず、中間
調として認識される。このようにして、点灯率を変化させることによって、階調を表現す
ることが可能である。
【００３２】
図５（Ａ）は横軸に時間をとり、縦軸に表示画面の画素の縦軸をとったものである。こ
の例では、表示画面は上から順に書き込みをおこなっており、そのため、表示が遅れるこ
とになる。この実施例では上から順に書き込みをおこなっているが、これには限定されな
い。以下４ビットを例にとり説明をおこなうが本発明は４ビットに限定されるものではな
い。
【００３３】
図５（Ａ）では、１フレームを４つのサブフレーム（Ｔｓ１、Ｔｓ２、Ｔｓ３、Ｔｓ４
）に分けている。それぞれのサブフレームの期間の長さの比は、Ｔｓ１：Ｔｓ２：Ｔｓ３
：Ｔｓ４＝８：４：２：１となっている。これらのサブフレームを組み合わせることによ
って、点灯期間の長さを０〜１５までのいずれかに設定することが可能である。このよう
に１フレームを２のべき乗のサブフレームに区切って階調を表現できる。
【００３４】
また、Ｔｓ４では点灯期間が短いため、画面の下半分の書き込みが終了する前に、上半
分を消灯する必要があり、書き込みと消去を並行しておこなっている。
【００３５】
図５（Ｂ）は図５（Ａ）と異なる時間区分で階調表現をおこなったものである。図５（
Ａ）の階調表現手段では上位ビットが変化したときに、疑似輪郭と呼ばれる不具合が発生
する。これは人間の目が、例えば７階調目と８階調目を交互に見たときに映像が本来の階
調とは異なって見えるように錯覚をする、というものである。
【００３６】
従って、図５（Ｂ）では上位ビットを分割し、上述した疑似輪郭現象を軽減しているも
のである。具体的には、最上位ビット（ここではＴｓ１）を４つに分割し、１フレーム内
部に配置している。また、第２ビット（ここではＴｓ２）を２分割し、１フレーム内部に
配置している。このようにして、時間的に長いビットを分割し、疑似輪郭の軽減をおこな
っている。
【００３７】
図６（Ａ）は疑似輪郭が発生しないように、サブフレームを２のべき乗ではなく等間隔
で区分したものである。この方式では大きなビットの区切りがないので、疑似輪郭は発生
しないが、階調自体は荒くなる。すなわち、階調がサブフレームの倍数で表現されてしま
うため、サブフレームの倍数以外の階調をうまく表示できない。従って、ＦＲＣ（フレー
ムレートコントロール）またはディザなどを用いて、階調補完をおこなう必要がある。
【００３８】
図６（Ｂ）は２値表示のみをおこなう場合のものである。この場合は１フレーム中に１
サブフレームのみ存在するので、書き換え回数も１フレームに１回となり、コントローラ
、ドライバの消費電力を低減することが可能になる。
自然画を表示しない場合には、階調数は多くなくても良いので、消費電力を優先した表
示が可能となる。このような表示と前述した図５（Ａ）、図５（Ｂ）、図６（Ａ）などを
組み合わせることによって、大きな階調数が必要な場合と、少ない階調で十分な場合を使
い分けて、消費電力の削減が可能になる。
【００３９】
図６（Ｃ）は４階調を表現するもので１フレーム期間に３回の書き込みをおこなって表
示をおこなう。これは図６（Ｂ）よりは階調数が多く必要であるが、図６（Ａ）ほど多く
を必要としない場合などに適応される。
【００４０】
このようにサブフレームの構成方法は多数あり、ここに記載されている方法には限定さ
れない。時間階調方式ではコントローラから入力する信号で上記の方式が設定できるので
ディスプレイが多くの切り替え機能を持たなくとも、上記のいずれかから選択が可能にな
る。
【００４１】
本実施例は、発明を実施するための最良の形態、及び、実施例１と自由に組み合わせる
ことが可能である。
【実施例３】
【００４２】
時間階調方式の駆動方法を行うための信号を、ディスプレイのソース信号線駆動回路及
びゲート信号線駆動回路に供給する回路について、図７及び図８を用いて説明する。
【００４３】
本明細書中では、表示装置に入力される映像信号を、デジタルビデオ信号と呼ぶことに
する。なおここでは、４ビットのデジタルビデオ信号を入力して、画像を表示する表示装
置を例に説明する。ただし、本発明は４ビットに限定されるものではない。
【００４４】
信号制御回路７０１にデジタルビデオ信号が読み込まれ、ディスプレイ７００にデジタ
ル映像信号（ＶＤ）を出力する。また、本明細書中では、信号制御回路においてデジタル
ビデオ信号を編集し、ディスプレイに入力する信号に変換したものを、デジタル映像信号
と呼ぶ。ディスプレイ７００の、ソース信号線駆動回路７０７及びゲート信号線駆動回路
７０８を駆動するための信号は、ディスプレイコントローラ７０２によって入力されてい
る。
【００４５】
信号制御回路７０１及びディスプレイコントローラ７０２の構成について説明する。な
お、ディスプレイ７００のソース信号線駆動回路７０７は、シフトレジスタ７１０、ＬＡ
Ｔ（Ａ）７１１、ＬＡＴ（Ｂ）７１２によって構成される。他に、図示していないが、レ
ベルシフタやバッファ等を設けてもよい。また、本発明はこのような構成に限定するもの
ではない。
【００４６】
信号制御回路７０１は、ＣＰＵ７０４、メモリ７０５、メモリ７０６及びメモリコント
ローラ７０３によって構成されている。信号制御回路７０１の詳細は図８に示す。
【００４７】
信号制御回路７０１に入力されたデジタルビデオ信号は、メモリコントローラ７０３に
よって制御されるスイッチ７１３を介してメモリ７０５に入力される。ここで、メモリ７
０５は、ディスプレイ７００の画素部７０９の全画素分の４ビットのデジタルビデオ信号
を、記憶可能な容量を有する。メモリ７０５に１フレーム期間分の信号が記憶されると、
メモリコントローラ７０３によって、各ビットの信号が順に読み出される。デジタル映像
信号ＶＤはスイッチ７１４を介して、ディスプレイ７００に入力される。
【００４８】
メモリ７０５に記憶された信号の読み出しが始まると、今度は、メモリ７０６に、スイ
ッチ７１３を介して、次のフレーム期間に対応するデジタルビデオ信号が入力され、記憶
され始める。メモリ７０６もメモリ７０５と同様に、表示装置の全画素分の４ビットのデ
ジタルビデオ信号を記憶可能な容量を有するとする。メモリ７０６に１フレーム期間分の
信号が記憶されると、メモリコントローラ７０３によって、各ビットの信号が順に読み出
される。デジタル映像信号ＶＤはスイッチ７１４を介して、ディスプレイ７００に入力さ
れる。メモリ７０６に記憶された信号の読み出しが始まると、メモリ７０５には次の書き
込みがはじまる。これを繰り返すことによって、ディスプレイに信号を供給する。
【００４９】
このように、信号制御回路７０１は、それぞれ１フレーム期間分ずつの４ビットのデジ
タルビデオ信号を記憶することができるメモリ７０５及びメモリ７０６を有し、このメモ
リ７０５とメモリ７０６とを交互に用いて、デジタルビデオ信号をディスプレイ７００に
供給する。
【００５０】
ここでは、２つのメモリ７０５及びメモリ７０６を、交互に用いて信号を記憶する信号
制御回路７０１について示したが、一般に、複数フレーム分の情報を記憶することができ
るメモリを有し、これらのメモリを交互に用いることで時間階調表示に必要な信号を得る
ことが可能である。
【００５１】
本実施例は、発明を実施するための最良の形態、実施例１、及び、実施例２と自由に組
み合わせることが可能である。
【実施例４】
【００５２】
携帯電話ではＱＶＧＡのフォーマットが広く使用されている。従ってＱＶＧＡのフォー
マットが使用できれば、ＱＶＧＡ対応のソフトウエアがそのまま使用できるので、新たな
ソフト開発が不要となり、開発費の低減が可能になる。また、ユーザーも普段使用してい
る携帯電話と同様な機能を得ることが可能になり、利便性が向上する。
【００５３】
従って、本発明では、ＱＶＧＡのソフトで画像信号を処理し、その後、フォーマット変
換を用いて、ＱＶＧＡのデータをＨＶＧＡ（ハーフＶＧＡ）またはＶＧＡ、ＳＶＧＡなど
の高解像モードに展開することによって、高解像ディスプレイを用いて、ＱＶＧＡの画像
を得ることが可能になる。
【００５４】
図１０にセットのブロック図を示す。各ブロックはアンテナ１００１、ＲＦ回路１００
２、ベースバンド回路１００３、コントローラ１００４、ディスプレイ１００７によって
構成される。ベースバンド部をＱＶＧＡ対応のものとすることによって、携帯電話のシス
テムをそのまま使用することが可能になる。
コントローラの内部にはフォーマット変換回路１００５、クロック制御信号発生回路１
００６を有し、ベースバンド回路１００３から送られる信号をＱＶＧＡから、その他の信
号に変換する。
【００５５】
フォーマット変換の実施例として図１１のようなものがあげられる。図１１はメモリ１
１０１、メモリ１１０２、メモリ制御回路１１０３より構成される。ベースバンド回路か
ら送られた信号はまずメモリ１１０１に記憶される。次に配列を変えてメモリ１１０２に
データを転送する。メモリ制御回路１１０３はこれらメモリ１１０１、メモリ１１０２の
タイミングを制御する。
【００５６】
次に図１２に示すような変換をおこなうための動作について説明する。ＱＶＧＡからＶ
ＧＡに変換を行うためには、ＱＶＧＡの画素数が２４０×３２０であり、ＶＧＡの画素数
が４８０×６４０であるため、縦横とも２倍にする必要がある。その変換動作としては縦
横に対して、メモリ１１０１より同じデータを２回読み出し、メモリ１１０２に書き込む
ことでフォーマット変換が可能になる。
【００５７】
ＱＶＧＡの画面を図１２（Ａ）に示すような２画素×２画素の単位に分割する。それを
メモリ１１０１からメモリ１１０２に送る際には、それぞれの画素データを４回ずつ読み
出し、図１２（Ｂ）に示すように４×４のデータを作製する。このようにして縦横とも２
倍のデータをもつ表示に用いる画像データを構成することが可能である。
【００５８】
次にＱＶＧＡからＳＶＧＡに変換を行う場合、ＱＶＧＡの画素数が２４０×３２０であ
り、ＳＶＧＡの画素数が６００×８００であるため、縦横とも２．５倍にする必要がある
。この場合は単純に読み出し回数を増やした場合では整数倍しかできないため、以下の方
法をおこなう。
【００５９】
ＱＶＧＡの画面を図１３（Ａ）に示すような２画素×２画素の単位に分割する。それを
メモリ１１０１からメモリ１１０２に送る際には、フレームによって画素ごとの読み出し
回数を変えることで２．５倍を実現する。
【００６０】
まず、第１のフレームにおいては図１３（Ｂ）に示すようにメモリ１１０１から画素Ａ
のデータを９回、画素Ｂのデータを６回、画素Ｃのデータを６回、画素Ｄのデータを４回
読み出し、メモリ１１０２に記憶する。
【００６１】
次に第２のフレームにおいては図１３（Ｃ）に示すようにメモリ１１０１から画素Ａの
データを６回、画素Ｂのデータを９回、画素Ｃのデータを４回、画素Ｄのデータを６回読
み出し、メモリ１１０２に記憶する。
【００６２】
次に第３のフレームにおいては図１３（Ｄ）に示すようにメモリ１１０１から画素Ａの
データを６回、画素Ｂのデータを４回、画素Ｃのデータを９回、画素Ｄのデータを６回読
み出し、メモリ１１０２に記憶する。
【００６３】
次に第４のフレームにおいては図１３（Ｅ）に示すようにメモリ１１０１から画素Ａの
データを４回、画素Ｂのデータを６回、画素Ｃのデータを６回、画素Ｄのデータを９回読
み出し、メモリ１１０２に記憶する。
【００６４】
これによって、第１フレーム〜第４フレーム間において、どの画素も合計２５回の読み
出しがおこなわれ、平均６．２５回の読み出しがおこなわれる。縦横に関しては２．５倍
になっていることになる。このようにして縦横とも２．５倍のデータをもつ表示に用いる
画像データを構成することが可能である。
【００６５】
次にＱＶＧＡからＨＶＧＡに変換を行う場合、ＱＶＧＡの画素数が２４０×３２０であ
り、ＨＶＧＡの画素数が３２０×４８０であるため、縦横とも１．３３３倍以上にする必
要がある。この場合は単純に読み出し回数を増やした場合では整数倍しかできないため、
以下の方法をおこなう。また、ＨＶＧＡは画面アスペクト比が３：４でないため、一部表
示がおこなえない領域があるがこの場合はその部分を黒表示にするなどして対応する。
【００６６】
ＱＶＧＡの画面を図１４（Ａ）に示すような３画素×３画素の単位に分割する。それを
メモリ１１０１からメモリ１１０２に送る際には、フレームによって画素ごとに読み出し
回数を変えることで１．３３３倍を実現する。
【００６７】
まず、第１のフレームにおいては図１４（Ｂ）に示すようにメモリ１１０１から画素Ａ
のデータを４回、画素Ｂのデータを２回、画素Ｃのデータを２回、画素Ｄのデータを２回
、画素Ｅのデータを１回、画素Ｆのデータを１回、画素Ｇのデータを２回、画素Ｈのデー
タを１回、画素Ｉのデータを１回読み出し、メモリ１１０２に記憶する。
【００６８】
次に、第２のフレームにおいては図１４（Ｃ）に示すようにメモリ１１０１から画素Ａ
のデータを２回、画素Ｂのデータを４回、画素Ｃのデータを２回、画素Ｄのデータを１回
、画素Ｅのデータを２回、画素Ｆのデータを１回、画素Ｇのデータを１回、画素Ｈのデー
タを２回、画素Ｉのデータを１回読み出し、メモリ１１０２に記憶する。
【００６９】
次に、第３のフレームにおいては図１４（Ｄ）に示すようにメモリ１１０１から画素Ａ
のデータを２回、画素Ｂのデータを２回、画素Ｃのデータを４回、画素Ｄのデータを１回
、画素Ｅのデータを１回、画素Ｆのデータを２回、画素Ｇのデータを１回、画素Ｈのデー
タを１回、画素Ｉのデータを２回読み出し、メモリ１１０２に記憶する。
【００７０】
次に、第４のフレームにおいては図１４（Ｅ）に示すようにメモリ１１０１から画素Ａ
のデータを２回、画素Ｂのデータを１回、画素Ｃのデータを１回、画素Ｄのデータを４回
、画素Ｅのデータを２回、画素Ｆのデータを２回、画素Ｇのデータを２回、画素Ｈのデー
タを１回、画素Ｉのデータを１回読み出し、メモリ１１０２に記憶する。
【００７１】
次に、第５のフレームにおいては図１４（Ｆ）に示すようにメモリ１１０１から画素Ａ
のデータを１回、画素Ｂのデータを２回、画素Ｃのデータを１回、画素Ｄのデータを２回
、画素Ｅのデータを４回、画素Ｆのデータを２回、画素Ｇのデータを１回、画素Ｈのデー
タを２回、画素Ｉのデータを１回読み出し、メモリ１１０２に記憶する。
【００７２】
次に、第６のフレームにおいては図１４（Ｇ）に示すようにメモリ１１０１から画素Ａ
のデータを１回、画素Ｂのデータを１回、画素Ｃのデータを２回、画素Ｄのデータを２回
、画素Ｅのデータを２回、画素Ｆのデータを４回、画素Ｇのデータを１回、画素Ｈのデー
タを１回、画素Ｉのデータを２回読み出し、メモリ１１０２に記憶する。
【００７３】
次に、第７のフレームにおいては図１４（Ｈ）に示すようにメモリ１１０１から画素Ａ
のデータを２回、画素Ｂのデータを１回、画素Ｃのデータを１回、画素Ｄのデータを２回
、画素Ｅのデータを１回、画素Ｆのデータを１回、画素Ｇのデータを４回、画素Ｈのデー
タを２回、画素Ｉのデータを２回読み出し、メモリ１１０２に記憶する。
【００７４】
次に、第８のフレームにおいては図１４（Ｉ）に示すようにメモリ１１０１から画素Ａ
のデータを１回、画素Ｂのデータを２回、画素Ｃのデータを１回、画素Ｄのデータを１回
、画素Ｅのデータを２回、画素Ｆのデータを１回、画素Ｇのデータを２回、画素Ｈのデー
タを４回、画素Ｉのデータを２回読み出し、メモリ１１０２に記憶する。
【００７５】
次に、第９のフレームにおいては図１４（Ｊ）に示すようにメモリ１１０１から画素Ａ
のデータを１回、画素Ｂのデータを１回、画素Ｃのデータを２回、画素Ｄのデータを１回
、画素Ｅのデータを１回、画素Ｆのデータを２回、画素Ｇのデータを２回、画素Ｈのデー
タを２回、画素Ｉのデータを４回読み出し、メモリ１１０２に記憶する。
【００７６】
これによって、第１フレーム〜第９フレーム間において、どの画素も合計１６回の読み
出しがおこなわれ、平均１．７７７回の読み出しがおこなわれる。縦横に関しては１．３
３３倍になっていることになる。このようにして縦横とも１．３３３倍のデータをもつ表
示に用いる画像データを構成することが可能である。
【００７７】
以上によって、ＱＶＧＡからＶＧＡ、ＳＶＧＡ、ＨＶＧＡへの変換が可能となる。尚、
フォーマット変換の方式は以上に述べた方式には限定されず、他の方式を用いても良い。
【００７８】
本実施例は、発明を実施するための最良の形態、実施例１乃至実施例３と自由に組み合
わせることが可能である。
【実施例５】
【００７９】
本発明の電気機器について図９を参照して説明する。
【００８０】
図９（Ａ）はデジタルカメラであり、本体３１０１、表示部３１０２、受像部３１０３
、操作キー３１０４、外部接続ポート３１０５、シャッター３１０６等を含む。このデジ
タルカメラにおいて、表示部３１０２は、実施の形態若しくは実施例１乃至４で説明した
ものと同様の画素を備えている。すなわち、画素の構成として、デルタ配列をおこないな
がら、素子の配列を有効におこない、スタティックメモリなどを１つの画素に１つ以上配
置したとしても、配線の寄生抵抗や配線の寄生容量を低減でき、遅延時間の増加を抑える
ことができる。また素子及び配線の配置が容易となるという特徴を有している。このよう
な特徴により、デジタルカメラにおいて、低消費電力化を図ることができる。それにより
、バッテリーを小型化することができ、軽量薄型化されたデジタルカメラを提供すること
ができる。また、動画及び静止画のいずれについても高品位な画像を表示することができ
る。
【００８１】
図９（Ｂ）はコンピュータであり、本体３２０１、筐体３２０２、表示部３２０３、キ
ーボード３２０４、外部接続ポート３２０５、ポインティングマウス３２０６等を含む。
このコンピュータにおいて、表示部３２０３は、実施の形態若しくは実施例１乃至４で説
明したものと同様の画素を備えている。すなわち、画素の構成として、デルタ配列をおこ
ないながら、素子の配列を有効におこない、スタティックメモリなどを１つの画素に１つ
以上配置したとしても、配線の寄生抵抗や配線の寄生容量を低減でき、遅延時間の増加を
抑えることができる。また素子及び配線の配置が容易となるという特徴を有している。こ
のような特徴により、コンピュータにおいて、低消費電力化を図ることができる。それに
より、バッテリーを小型化することができ、軽量薄型化されたコンピュータを提供するこ
とができる。また、同じ用量のバッテリーを搭載した場合には、充電しないで使用するこ
とのできる時間を延ばすことができる。また、動画及び静止画のいずれについても高品位
な画像を表示することができる。
【００８２】
図９（Ｃ）は携帯情報端末装置であり、本体３３０１、表示部３３０２、スイッチ３３
０３、操作キー３３０４、赤外線ポート３３０５等を含む。この携帯情報端末において、
表示部３３０２は、実施の形態若しくは実施例１乃至４で説明したものと同様の画素を備
えている。すなわち、画素の構成として、デルタ配列をおこないながら、素子の配列を有
効におこない、スタティックメモリなどを１つの画素に１つ以上配置したとしても、配線
の寄生抵抗や配線の寄生容量を低減でき、遅延時間の増加を抑えることができる。また素
子及び配線の配置が容易となるという特徴を有している。このような特徴により、携帯情
報端末装置において、低消費電力化を図ることができる。それにより、バッテリーを小型
化することができ、小型軽量化された携帯情報端末装置を提供することができる。また、
同じ用量のバッテリーを搭載した場合には、充電しないで使用することのできる時間を延
ばすことができる。また、動画及び静止画のいずれについても高品位な画像を表示するこ
とができる。
【００８３】
図９（Ｄ）は記録媒体読み込み部を備えた画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体３４０１、筐体３４０２、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）読込部３
４０５、操作キー３４０６、表示部（ａ）３４０３、表示部（ｂ）３４０４等を含む。こ
の画像再生装置において、表示部（ａ）３４０３、表示部（ｂ）３４０４は、実施の形態
若しくは実施例１乃至４で説明したものと同様の画素を備えている。すなわち、画素の構
成として、デルタ配列をおこないながら、素子の配列を有効におこない、スタティックメ
モリなどを１つの画素に１つ以上配置したとしても、配線の寄生抵抗や配線の寄生容量を
低減でき、遅延時間の増加を抑えることができる。また素子及び配線の配置が容易となる
という特徴を有している。このような特徴により、画像再生装置において、低消費電力化
を図ることができる。それにより、バッテリーを小型化することができ、小型軽量化され
た画像再生装置を提供することができる。また、バッテリーモードで使用する場合には、
長時間の再生が可能であり、映像を鑑賞することのできる時間を延ばすことができる。
【００８４】
図９（Ｅ）は折りたたみ式携帯表示装置であり、本体３５０１に表示部３５０２が設け
られている。この携帯表示装置において、表示部３５０２は、実施の形態若しくは実施例
１乃至４で説明したものと同様の画素を備えている。すなわち、画素の構成として、デル
タ配列をおこないながら、素子の配列を有効におこない、スタティックメモリなどを１つ
の画素に１つ以上配置したとしても、配線の寄生抵抗や配線の寄生容量を低減でき、遅延
時間の増加を抑えることができる。また素子及び配線の配置が容易となるという特徴を有
している。このような特徴により、携帯表示装置において、低消費電力化を図ることがで
きる。それにより、バッテリーを小型化することができ、本体３５０１の小型軽量化を図
ることができる。
【００８５】
図９（Ｆ）は腕時計であり、ベルト３６０１、表示部３６０２、操作スイッチ３６０３
、音声出力部３６０４等を含む。この腕時計において、表示部３６０２は、実施の形態若
しくは実施例１乃至４で説明したものと同様の画素を備えている。すなわち、画素の構成
として、デルタ配列をおこないながら、素子の配列を有効におこない、スタティックメモ
リなどを１つの画素に１つ以上配置したとしても、配線の寄生抵抗や配線の寄生容量を低
減でき、遅延時間の増加を抑えることができる。また素子及び配線の配置が容易となると
いう特徴を有している。このような特徴により、腕時計において、低消費電力化を図るこ
とができる。それにより、バッテリーを小型化することができ、小型軽量化された腕時計
を提供することができる。
【００８６】
図９（Ｇ）は携帯電話機であり、本体３７０１は、筐体３７０２、表示部３７０３、音
声入力部３７０４、アンテナ３７０５、操作キー３７０６、外部接続ポート３７０７など
を含む。この携帯電話機において、表示部３７０３は、実施の形態若しくは実施例１乃至
４で説明したものと同様の画素を備えている。すなわち、画素の構成として、デルタ配列
をおこないながら、素子の配列を有効におこない、スタティックメモリなどを１つの画素
に１つ以上配置したとしても、配線の寄生抵抗や配線の寄生容量を低減でき、遅延時間の
増加を抑えることができる。また素子及び配線の配置が容易となるという特徴を有してい
る。このような特徴により、携帯電話機において、低消費電力化を図ることができる。そ
れにより、バッテリーを小型化することができ、軽量化された携帯電話機を提供すること
ができる。また、同じ用量のバッテリーを搭載した場合には、充電しないで使用すること
のできる時間を延ばすことができる。また、動画及び静止画のいずれについても高品位な
画像を表示することができる。
【００８７】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用すること
が可能である。
【００８８】
なお、本実施例は、発明を実施するための最良の形態、実施例１乃至実施例４と自由に
組み合わせることが可能である。
【特許請求の範囲】
【請求項１】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１のインバータと、第２のインバータと、画素電極と、を各画素に有し、
前記第１のインバータは第４のトランジスタ及び第５のトランジスタを有し、
前記第２のインバータは第６のトランジスタ及び第７のトランジスタを有し、
前記第１のインバータの出力端子は前記第２のインバータの入力端子に電気的に接続され、
前記第１のトランジスタにおいて、ソース又はドレインの一方は第１の配線に電気的に接続され、ソース又はドレインの他方は前記第１のインバータの入力端子及び前記第２のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第２のトランジスタにおいて、ソース又はドレインの一方は前記第１のインバータの入力端子に電気的に接続され、ソース又はドレインの他方は前記第２のインバータの出力端子に電気的に接続され、
前記第３のトランジスタにおいて、ソース又はドレインの一方は第２の配線に電気的に接続され、ソース又はドレインの他方は前記画素電極に電気的に接続され、
前記第１のトランジスタは、前記第１の配線の電位を前記第１のインバータの入力端子に供給するかしないかを制御できる機能を有し、
前記第３のトランジスタは、前記第２の配線の電位を前記画素電極に供給するかしないかを制御できる機能を有し、
前記第２のインバータは、前記第２のインバータの出力端子の電位に応じて、前記第３のトランジスタのオン、オフを制御できる機能を有することを特徴とする表示装置。
【請求項２】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１のインバータと、第２のインバータと、画素電極と、を各画素に有し、
前記第１のインバータは第４のトランジスタ及び第５のトランジスタを有し、
前記第２のインバータは第６のトランジスタ及び第７のトランジスタを有し、
前記第１のインバータの出力端子は前記第２のインバータの入力端子に電気的に接続され、
前記第１のトランジスタにおいて、ソース又はドレインの一方は第１の配線に電気的に接続され、ソース又はドレインの他方は前記第１のインバータの入力端子及び前記第２のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第２のトランジスタにおいて、ソース又はドレインの一方は前記第１のインバータの入力端子に電気的に接続され、ソース又はドレインの他方は前記第２のインバータの出力端子に電気的に接続され、
前記第３のトランジスタにおいて、ソース又はドレインの一方は第２の配線に電気的に接続され、ソース又はドレインの他方は前記画素電極に電気的に接続され、
前記第１のトランジスタは、前記第１の配線の電位を前記第１のインバータの入力端子に供給するかしないかを制御できる機能を有し、
前記第３のトランジスタは、前記第２の配線の電位を前記画素電極に供給するかしないかを制御できる機能を有し、
前記第２のインバータは、前記第２のインバータの出力端子の電位に応じて、前記第３のトランジスタのオン、オフを制御できる機能を有し、
前記第１のトランジスタと前記第２のトランジスタとは、トランジスタの極性が逆であり、
前記第１のトランジスタがオンのとき、前記第２のトランジスタはオフであり、
前記第１のトランジスタがオフのとき、前記第２のトランジスタはオンであることを特徴とする表示装置。
【請求項３】
請求項１または請求項２において、
前記画素はメモリを有し、
前記メモリは、前記第１のインバータと前記第２のインバータとを有することを特徴とする表示装置。
【請求項４】
請求項３において、
前記メモリにデータを書き込む場合は、前記第１のトランジスタはオンしていることを特徴とする表示装置。
【請求項５】
請求項３または請求項４において、
前記メモリに書き込まれたデータを保持する場合は、前記第２のトランジスタはオンしていることを特徴とする表示装置。
【請求項１】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１のインバータと、第２のインバータと、画素電極と、を各画素に有し、
前記第１のインバータは第４のトランジスタ及び第５のトランジスタを有し、
前記第２のインバータは第６のトランジスタ及び第７のトランジスタを有し、
前記第１のインバータの出力端子は前記第２のインバータの入力端子に電気的に接続され、
前記第１のトランジスタにおいて、ソース又はドレインの一方は第１の配線に電気的に接続され、ソース又はドレインの他方は前記第１のインバータの入力端子及び前記第２のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第２のトランジスタにおいて、ソース又はドレインの一方は前記第１のインバータの入力端子に電気的に接続され、ソース又はドレインの他方は前記第２のインバータの出力端子に電気的に接続され、
前記第３のトランジスタにおいて、ソース又はドレインの一方は第２の配線に電気的に接続され、ソース又はドレインの他方は前記画素電極に電気的に接続され、
前記第１のトランジスタは、前記第１の配線の電位を前記第１のインバータの入力端子に供給するかしないかを制御できる機能を有し、
前記第３のトランジスタは、前記第２の配線の電位を前記画素電極に供給するかしないかを制御できる機能を有し、
前記第２のインバータは、前記第２のインバータの出力端子の電位に応じて、前記第３のトランジスタのオン、オフを制御できる機能を有することを特徴とする表示装置。
【請求項２】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１のインバータと、第２のインバータと、画素電極と、を各画素に有し、
前記第１のインバータは第４のトランジスタ及び第５のトランジスタを有し、
前記第２のインバータは第６のトランジスタ及び第７のトランジスタを有し、
前記第１のインバータの出力端子は前記第２のインバータの入力端子に電気的に接続され、
前記第１のトランジスタにおいて、ソース又はドレインの一方は第１の配線に電気的に接続され、ソース又はドレインの他方は前記第１のインバータの入力端子及び前記第２のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第２のトランジスタにおいて、ソース又はドレインの一方は前記第１のインバータの入力端子に電気的に接続され、ソース又はドレインの他方は前記第２のインバータの出力端子に電気的に接続され、
前記第３のトランジスタにおいて、ソース又はドレインの一方は第２の配線に電気的に接続され、ソース又はドレインの他方は前記画素電極に電気的に接続され、
前記第１のトランジスタは、前記第１の配線の電位を前記第１のインバータの入力端子に供給するかしないかを制御できる機能を有し、
前記第３のトランジスタは、前記第２の配線の電位を前記画素電極に供給するかしないかを制御できる機能を有し、
前記第２のインバータは、前記第２のインバータの出力端子の電位に応じて、前記第３のトランジスタのオン、オフを制御できる機能を有し、
前記第１のトランジスタと前記第２のトランジスタとは、トランジスタの極性が逆であり、
前記第１のトランジスタがオンのとき、前記第２のトランジスタはオフであり、
前記第１のトランジスタがオフのとき、前記第２のトランジスタはオンであることを特徴とする表示装置。
【請求項３】
請求項１または請求項２において、
前記画素はメモリを有し、
前記メモリは、前記第１のインバータと前記第２のインバータとを有することを特徴とする表示装置。
【請求項４】
請求項３において、
前記メモリにデータを書き込む場合は、前記第１のトランジスタはオンしていることを特徴とする表示装置。
【請求項５】
請求項３または請求項４において、
前記メモリに書き込まれたデータを保持する場合は、前記第２のトランジスタはオンしていることを特徴とする表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−７７０１４（Ｐ２０１３−７７０１４Ａ）
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願番号】特願２０１２−２５８１９９（Ｐ２０１２−２５８１９９）
【出願日】平成２４年１１月２７日（２０１２．１１．２７）
【分割の表示】特願２００６−８０５６３（Ｐ２００６−８０５６３）の分割
【原出願日】平成１８年３月２３日（２００６．３．２３）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願日】平成２４年１１月２７日（２０１２．１１．２７）
【分割の表示】特願２００６−８０５６３（Ｐ２００６−８０５６３）の分割
【原出願日】平成１８年３月２３日（２００６．３．２３）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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