計数回路を備えたバッテリ管理システム
【課題】従来のバッテリ管理チップはそのアドレス指示に特別のピンを必要とし、特別のピンはバッテリ管理チップの無効サイズおよびプリント回路ボードエリアを増大させ、バッテリ管理チップコストが増加する。
【解決手段】システムは複数のチップおよびホストプロセッサを含みうる。ホストプロセッサは複数のチップに接続し、計数コマンドを送信できる。複数のチップは計数コマンドを含む計数パケットをチップからチップへ伝達でき、各チップは計数パケットの情報を使用してそれ自体の固有アドレスを判断できる。
【解決手段】システムは複数のチップおよびホストプロセッサを含みうる。ホストプロセッサは複数のチップに接続し、計数コマンドを送信できる。複数のチップは計数コマンドを含む計数パケットをチップからチップへ伝達でき、各チップは計数パケットの情報を使用してそれ自体の固有アドレスを判断できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、計数回路（enumerating circuit）を備えたバッテリ管理システムに関する。
[関連出願の相互参照]
本願は本願と同時出願のＡ．フリッピン（A. Flippin）他による「垂直バス（vertical bus circuit）回路を伴うバッテリ管理システム」と題する書類番号Ｏ２−０７１７−１による出願に関係する。
【背景技術】
【０００２】
従来のバッテリ管理システムは複数のバッテリ管理チップおよびバッテリ管理チップに接続するホストプロセッサを含む。複数のバッテリ管理チップは複数のバッテリモジュールに接続でき、バッテリモジュールの状態を監視する。ホストプロセッサはバッテリ管理チップとの通信に使用できる。ホストプロセッサはバッテリ管理チップのアドレスを取得し、その後バッテリ管理チップにアクセスする。従来のバッテリ管理チップはそのアドレスの指示に特別のピン、例えば３本のピンを必要とする。である。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかし、特別のピンはバッテリ管理チップの無効サイズおよびプリント回路ボード（ＰＣＢ、printed circuit board）エリアを増大させ、それ故バッテリ管理チップコストが従って増加する。
その上幾つかのアプリケーションでは、ホストプロセッサはブロードキャストコマンドを送信し、全てのバッテリ管理チップにコマンドの同時実行を指令する。しかし通信遅延により、全てのバッテリ管理チップにとりブロードキャストコマンドの同時実行は不可能
【課題を解決するための手段】
【０００４】
一実施形態で、システムは複数のチップおよびホストプロセッサを含む。ホストプロセッサは複数のチップに接続し、計数コマンドを送信する。複数のチップは計数コマンドを含む計数パケットをチップからチップへ伝達し、各チップは計数パケットにおける情報を使用してそれ自体の固有アドレスを判断する。
【０００５】
別の実施形態で、バッテリ管理チップはバッテリ管理ユニットおよび計数回路を含む。バッテリ管理ユニットはバッテリ管理チップに接続するバッテリモジュールの電池状態を監視し、サンプリングする。計数回路はバッテリ管理ユニットに接続し、計数パケットを受信する。計数パケットは計数コマンドおよび第１の番号を含む。計数回路は計数コマンドに応じ、第１の番号に基づき第２の番号を発生する。 特許請求主題の実施形態が持つ特徴および利点は以下の詳細な説明の進展に従い、同じ番号が同じ部分を表す図面の参照に応じて明らかになろう。
【図面の簡単な説明】
【０００６】
【図１】は本発明の一実施形態に従う計数回路を伴うバッテリ管理システム例のブロック図を示す。
【図２】は本発明の一実施形態に従う計数回路例のブロック図を示す。
【図３】は本発明の一実施形態に従う計数回路に関連する信号タイミング図を示す。
【図４】は本発明の一実施形態に従う計数回路を伴うバッテリ管理システム例のブロック図を示す。
【図５Ａ】は本発明の一実施形態に従うバッテリ管理チップにおける垂直バス回路例のブロック図を示す。
【図５Ｂ】は本発明の一実施形態に従う垂直バス回路の受信機と関連する信号例を示す。
【図５Ｃ】は本発明の一実施形態に従う垂直バス回路の受信機と関連する信号例を示す。
【図６】本発明の一実施形態に従うバッテリ管理システムの動作タイミング図を示す。
【図７】本発明の一実施形態に従うバッテリ管理システムにより実行する動作フローチャートを示す。
【発明を実施するための形態】
【０００７】
次に、本発明の実施形態を詳細に参照することにする。本発明をこれらの実施形態と共に説明することにするが、これらの実施形態はそれら自体に本発明を制限すると考えないことが理解されよう。逆に添付する特許請求の範囲により規定するように、本発明は本発明の精神および範囲内に含みうる代替、修正および等価物を包含すると考える。
【０００８】
ここで説明する実施形態はプログラムモジュールのようなある形態のコンピュータ使用可能媒体に所在し、１台以上のコンピュータまたはその他のデバイスにより実行する汎用コンテキストコンピュータ実行可能命令において考察できる。一般にプログラムモジュールは、特定のタスクを実行するか、または特定の抽象データタイプを実装するルーティン、プログラム、オブジェクト、構成要素、データ構造などを含む。プログラムモジュールの機能は種々の実施形態において所望の如く結合または分散できる。
【０００９】
以下の詳細な説明のある部分をコンピュータメモリ内のデータビット演算に関する手順、論理ブロック、処理およびその他のシンボリック表現により提示する。これらの説明および表現は当業者の作業内容を他の当業者に最も効率的に伝達するのにデータ処理技術の当業者により使用する手段である。本出願で、手順、論理ブロック、処理または同類は所望の結果に導くステップ若しくは命令の自己完結シーケンスであると考える。ステップは物理量の物理的操作を必要とするものである。必然的ではないが通常、これらの量はコンピュータシステムにおいて蓄積、伝送、結合、比較およびその他の操作を行いうる電気的または磁気的信号の形態を取る。
【００１０】
とはいえ、全てのこれらおよび類似の用語は適する物理量に関連すべきであり、これらの量に適用する単に便利なラベルであることを留意すべきである。以下の考察から明らかなように別途特に記述しない限り、本出願を通じて「送信」、「検出」、「変換」、「比較」、「判断」または同類のような用語を利用する考察は、コンピュータシステムレジスタおよびメモリ内において物理（電子）量として表すデータを操作し、コンピュータシステムメモリまたはレジスタ若しくは他のそのような情報蓄積、伝送または表示デバイス内の物理量として同様に表す他のデータに変換する、コンピュータシステムまたは類似の電子計算デバイスの動作および処理に関連すると認識する。
【００１１】
制限するのではなく例として、コンピュータ使用可能媒体はコンピュータ蓄積媒体および通信媒体を含みうる。コンピュータ蓄積媒体はコンピュータ可読命令、データ構造、プログラムモジュールまたはその他のデータのような任意の情報蓄積方法若しくは技術において実装する揮発性並びに不揮発性、取り外し可能および取り外し不可能媒体を含む。コンピュータ蓄積媒体は以下に限らないが、所望の情報の蓄積に使用できるランダムアクセスメモリ（ＲＡＭ、random access memory）、読み出し専用メモリ（ＲＯＭ、read only memory）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ、electrically erasa-ble programmable ROM）、フラッシュメモリまたはその他のメモリ技術、コンパクトディスクＲＯＭ（ＣＤ−ＲＯＭ、compact disk ROM）、ディジタル多用途ディスク（ＤＶＤ、digital versatile disks）若しくはその他の光学的蓄積装置、磁気カセット、磁気テープ、磁気ディスク蓄積装置またはその他の磁気蓄積デバイス、若しくは任意の他の媒体を含む。
【００１２】
通信媒体はコンピュータ可読命令、データ構造、プログラムモジュールまたは搬送波若しくは他の伝送機構のような変調データ信号における他のデータを表すことができ、任意の情報配信媒体を含む。用語「変調データ信号」は１つ以上のその特徴セットを有するか、若しくは情報を信号に符号化するように変化した信号を意味する。制限するのではなく例として、通信媒体は有線ネットワーク若しくは直接有線接続のような有線媒体および音響、無線周波数（ＲＦ、radio frequency）、赤外線並びにその他の無線媒体のような無線媒体を含む。任意の上記の組み合わせもコンピュータ可読媒体の範囲内に含むべきである。
【００１３】
その上さらに本発明の以下の詳細な説明で、本発明の完全な理解をもたらすため、多くの特定の詳細を示す。しかし、本発明をこれらの特定の詳細以外において実行しうることは当業者により認識されよう。その他の場合、本発明の態様を不要に不明確にしないため、周知の方法、手順、構成要素および回路は詳細に説明していない。
【００１４】
図１は本発明の一実施形態に従う計数回路を伴うバッテリ管理システム例１００のブロック図を示す。一実施形態で、バッテリ管理システム１００は直列に接続する複数のバッテリモジュール１０２−ｉ、例えば１０２−１、１０２−２および１０２−３、バッテリモジュール１０２−１、１０２−２および１０２−３にそれぞれ接続するバッテリ管理チップ１１０−ｉ、例えば１１０−１、１１０−２および１１０−３並びにバッテリ管理チップ１１０−１に接続するホストプロセッサ１２０を含む。図１に示す実施形態は例証を目的とするのみであるので、バッテリ管理チップ数はバッテリ管理チップを使用する特定アプリケーションの要求に応じて任意の数でありうる。
【００１５】
バッテリモジュール１０２−ｉは１個以上のバッテリ電池、例えば図１の例に示すように４個のバッテリ電池をさらに含む。バッテリ管理チップ１１０−１、１１０−２および１１０−３はバスを介して互いに直列に接続する。各バッテリ管理チップ１１０−ｉは対応バッテリ管理ユニット１１１−ｉおよび対応バス回路１１２−ｉを含む。バッテリ管理ユニット１１１−ｉはホストプロセッサ１２０から受信する命令に従い対応バッテリモジュール１０２−ｉにおける各バッテリ電池の状態（例えば、電池電圧）を監視し、サンプリングできる。バス回路１１２−ｉは計数回路１１６−ｉを含み、バッテリ管理ユニット１１１−ｉとホストプロセッサ１２０間の信号を伝送する。
【００１６】
一実施形態で、ホストプロセッサ１２０は計数コマンドをバッテリ管理チップに送信し、各バッテリ管理チップにそれ自体のアドレスの判断を可能にする。一実施形態で、固有チップ番号を各バッテリ管理チップ１１０−ｉに割り当て、バッテリ管理チップ１１０−ｉのアドレスを表す。このような一実施形態で、ホストプロセッサ１２０は計数コマンドおよび初期チップ番号を含む計数パケットを送信する。計数パケットを受信すると、バス回路１１２−ｉにおける計数回路１１６−ｉは受信計数パケットにおけるチップ番号に基づき、例えば新規チップ番号を発生するため１だけ受信チップ番号を増進させることにより新規チップ番号を発生できる。一実施形態で、バッテリ管理チップ１１０−ｉのアドレスを表すのに発生する新規チップ番号を使用できる。別の実施形態で、バッテリ管理チップ１１０−ｉのアドレスを表すのに受信チップ番号を使用でき、上方バッテリ管理チップ１１０−（ｉ＋１）のアドレスを表すのに発生する新規チップ番号を使用できる。このような一実施形態では図１の例に示すように、バッテリ管理チップ１１０−３は最上位チップである。それ故、最上位バッテリ管理チップ１１０−３における計数回路１１６−３は新規チップ番号を発生しない。
【００１７】
一実施形態で、計数パケットはチェックデータをさらに含み、計数回路１１６−ｉはチェックデータに従い、例えばチェックデータの受信チップ番号との比較により、受信チップ番号をチェックする。受信チップ番号に誤りがあれば、バッテリ管理チップ１１０−ｉは受信計数パケットを廃棄でき、ホストプロセッサ１２０はこの場合新規計数パケットを再送し、そのバッテリ管理チップ１１０−ｉのアドレスを判断できる。
【００１８】
有利には各バッテリ管理チップ１１０−ｉのアドレスを表す固有チップ番号の使用により、バッテリ管理チップ１１０−ｉのアドレスの指示に従来使用するピンを除去する。従って、バッテリ管理チップ１１０−ｉのピン数は減少する。それ故、無効サイズおよびバッテリ管理チップのプリント回路ボード（ＰＣＢ）エリアは減少し、バッテリ管理チップコストは従って減少する。
【００１９】
図２は、本発明の一実施形態に従う図１の計数回路例１１６−ｉのブロック図を示す。計数回路１１６−ｉはチェック回路２１０、チップ番号発生器２２０およびマルチプレクサ（ＭＵＸ、multiplexer）２３０を含む。チップ番号発生器２２０は計数パケットを受信する第１の端子ＤＡＴＡ＿ＩＮ（データ＿イン）並びに信号ＦＩＲＳＴ＿ＣＨＩＰ＿ＢＩＴ（第１の＿チップ＿ビット）を受信する第２の端子を含む。一実施形態で、計数パケットにおけるチップ番号の第１のビットを端子ＤＡＴＡ＿ＩＮで受信する場合、信号ＦＩＲＳＴ＿ＣＨＩＰ＿ＢＩＴはハイである。チップ番号発生器２２０は計数パケットのチップ番号を受信し、例えば１だけ受信チップ番号を増進させることにより新規チップ番号をマルチプレクサ２３０に出力する。図２の例で、チップ番号発生器２２０はＸＯＲゲート２２１、ＯＲゲート２２２、ＡＮＤゲート２２３およびフリップフロップ２２４を含む。
【００２０】
チェック回路２１０は計数パケットのチップ番号を受信する端子ＣＨＩＰ＿ＩＮ「ｎ」およびチップ番号発生器２２０により発生する新規チップ番号を受信する端子ＣＨＩＰ＿ＯＵＴ「ｎ」を含む。一実施形態で、チェック回路２１０はチェック処理において端子ＤＡＴＡ＿ＩＮを介して計数パケットにおけるチェックデータをさらに受信する。チップ番号発生器２２０が新規チップ番号を発生後、チェック回路２１０により受信する信号ＳＴＡＲＴ＿ＣＨＥＣＫはハイである。次いで、チェック回路２１０は端子ＤＡＴＡ＿ＩＮで受信するチェックデータを端子ＣＨＩＰ＿ＩＮ「ｎ」で受信するチップ番号と比較し、誤りが受信チップ番号に生じたかを示す信号ＣＨＥＣＫ＿ＯＫを発生する。その上、チェック回路２１０はＭＵＸ２３０に対する新規チェックデータを発生でき、新規チェックデータを使用してチップ番号発生器２２０により発生する新規チップ番号における誤りをチェックする。一実施形態で、チェックデータは計数回路１１６−ｉにより受信するチップ番号の反転である。図２の例で、チェック回路２１０はＸＯＲゲート２１１および２１６、インバータ２１２、ＡＮＤゲート２１３、ＯＲゲート２１４およびフリップフロップ２１５を含む。
【００２１】
ＭＵＸ２３０はチップ番号発生器２２０により発生する新規チップ番号およびチェック回路２１０により発生する新規チェックデータを受信する。より明確には、ＭＵＸ２３０の第１の入力端子Ａはチップ番号発生器２２０に接続し、ＭＵＸ２３０の第２の入力端子Ｂはチェック回路２１０に接続する。ＭＵＸ２３０の選択端子Ｓは発生処理とチェック処理間の選択信号ＣＨＥＣＫＩＮＧ＿ＷＩＮＤＯＷ（チェック中＿ウインドウ）を受信する。発生処理過程で、ＭＵＸ２３０はチップ番号発生器２２０により発生する新規チップ番号を提供する。チェック処理過程で、ＭＵＸ２３０はチェック回路２１０により発生する新規チェックデータを提供する。
【００２２】
図３は本発明の一実施形態に従う図２の計数回路１１６−ｉに関連する信号タイミング図を示す。図３を図２と組み合わせて説明する。計数パケットを端子ＤＡＴＡ＿ＩＮで受信する。図３の例で、計数パケットは幾つかのアイドルビット、プレアンブルＰ、計数コマンド、チップ番号（例えば、ＣＨＩＰ＿ＮＵＭ（チップ＿番号）［０：５］、ここでＣＨＩＰ＿ＮＵＭ［０］は最下位ビットであり、ＣＨＩＰ＿ＮＵＭ［５］は最上位ビットである）およびチェックデータ（例えば、ＣＨＥＣＫ（チェック）［０：５］、ここでＣＨＥＣＫ［０］は最下位ビットであり、ＣＨＥＣＫ［５］は最上位ビットである）を含む。一実施形態で、計数コマンドをホストプロセッサ１２０により送信し、ホストプロセッサ１２０に接続するバッテリ管理チップ総数を判断し、各バッテリ管理チップにそれ自体のアドレスの判断を可能にする。一実施形態で、チェックデータＣＨＥＣＫ［０：５］はチップ番号ＣＨＩＰ＿ＮＵＭ［０：５］の反転である。
【００２３】
一実施形態で、チップ番号、例えばＣＨＩＰ＿ＮＵＭ［０：５］を計数コマンドの後で受信する。チップ番号ＣＨＩＰ＿ＮＵＭ［０］の第１のビットを端子ＤＡＴＡ＿ＩＮで受信すると、信号ＦＩＲＳＴ＿ＣＨＩＰ＿ＢＩＴはハイになり、これは発生処理を開始したことを示す。従って、ＯＲゲート２２２の出力信号ＣＡＲＲＹ（キャリー）はサイクル（時間ピリオド）Ｔ０中にハイになる。サイクルＴｎ＋１（例えば、ｎ＝０、１、２、３および４）中の信号ＣＡＲＲＹは対応入力ビットＣＨＩＰ＿ＮＵＭ［ｎ］に依存する。例えば入力ビットＣＨＩＰ＿ＮＵＭ［ｎ］がディジタルの１であれば、信号ＣＡＲＲＹはクロックＢＩＴ_ＣＬＫ（ビット＿クロック）の次サイクルＴｎ＋１の間ハイである。しかし入力ビットＣＨＩＰ＿ＮＵＭ［ｎ］がディジタルの０であれば、入力ビットＣＨＩＰ＿ＮＵＭ［ｎ＋１：５］がディジタルの０または１であるかにかわらず、信号ＣＡＲＲＹは次サイクルＴｎ＋１からＴ５迄の間ローに留まる。それ故ＸＯＲゲート２２１の使用により、チップ番号発生器２２０は、例えば受信チップ番号ＣＨＩＰ＿ＮＵＭ［０：５］を１だけ増進させたに等しい新規チップ番号を発生する。例えばチップ番号ＣＨＩＰ＿ＮＵＭ［０：５］がＴ０乃至Ｔ５の間１１００１０であれば、信号ＣＡＲＲＹはＴ０乃至Ｔ５の間１１１０００であり、チップ番号発生器２２０は新規チップ番号ＣＨＩＰ＿ＮＵＭ‘［０：５］００１０１０（ＣＨＩＰ＿ＮＵＭ’［０］は最下位ビットであり、ＣＨＩＰ＿ＮＵＭ‘［５］は最上位ビットである）を発生する。（垂直バスで、最下位ビットを最初に伝送し、ＣＨＩＰ＿ＮＵＭ［０］は最下位ビットであり、ＣＨＩＰ＿ＮＵＭ［５］は最上位ビットである。ＣＨＩＰ＿ＮＵＭ［０：５］が１１００１０であれば、新規発生番号ＣＨＩＰ＿ＮＵＭ’［０：５］は００１０１０であり、これは実際にチップ番号が０１００１１であることを意味し、新規発生チップ番号は０１０１００であり、これは０１００１１を１だけ増進させたものである。）発生処理過程で、ＭＵＸ２３０の選択端子Ｓで受信する信号ＣＨＥＣＫ＿ＷＩＮＤＯＷ（チェック＿ウインドウ）はローになる。結果として、ＭＵＸ２３０の出力ＤＡＴＡ＿ＯＵＴ（データ＿出口）はチップ番号発生器２２０の出力である。
【００２４】
信号ＳＴＡＲＴ＿ＣＨＥＣＫ（開始＿チェック）がハイになると、チェック処理が始まる。結果として、ＯＲゲート２１４の出力信号ＣＨＥＣＫ＿ＯＫ（チェック＿ＯＫ）がハイになる。クロックＢＩＴ_ＣＬＫの次サイクルＴ０‘の間に信号ＳＴＡＲＴ＿ＣＨＥＣＫはローになる。従って、信号ＣＨＥＣＫ＿ＯＫはＡＮＤゲート２１３の出力により決定する。チェックデータＣＨＥＣＫ［０：５］をＴ０‘からＴ５‘の間に入力端子ＤＡＴＡ＿ＩＮで受信する。チェック処理が完了するまで、信号ＥＮＤ＿ＣＨＥＣＫ（終了＿チェック）はローに留まる。結果として、インバータ２１２の出力はハイに留まる。チェックデータＣＨＥＣＫ［０：５］は一実施形態ではチップ番号ＣＨＩＰ＿ＮＵＭ［０：５］の反転である。結果として、信号ＣＨＥＣＫ＿ＯＫはＴ０‘乃至Ｔ５‘の間ハイに留まり、これはチップ番号ＣＨＩＰ＿ＮＵＭ［０：５］において誤りが生じなかったことを示す。その間に、入力端子ＣＨＩＰ＿ＯＵＴ（チップ＿出口）「ｎ」はチップ番号発生器２２０により発生する新規チップ番号ＣＨＩＰ＿ＮＵＭ’［０：５］を受信する。チップ番号ＣＨＩＰ＿ＮＵＭ［ｎ］に誤りがなければ、信号ＣＨＥＣＫ＿ＯＫはＴｎ‘の間ハイに留まり、ＸＯＲゲート２１６は端子ＣＨＩＰ＿ＯＵＴ「ｎ」で受信するデータビットの反転である新規チェックデータビットを発生する。従って新規チェックデータを発生し、これはチップ番号発生器２２０により発生する新規チップ番号の反転である。Ｔ０‘からＴ５‘のチェック処理の間、ＭＵＸ２３０の選択端子Ｓで受信する信号ＣＨＥＣＫ＿ＷＩＮＤＯＷはハイに留まる。結果として、ＭＵＸ２３０の出力ＤＡＴＡ＿ＯＵＴはチェック回路２１０の出力である。サイクルＴ５‘の後、信号ＣＨＥＣＫ＿ＷＩＮＤＯＷは再びローになり、これはチェック処理が完了したことを示す。
【００２５】
一実施形態で、バス回路１１２−ｉは計数コマンド、新規チップ番号および新規対応チェックデータを含む新規計数パケットを対応バッテリ管理チップ１１０−（ｉ＋１）の上方バス回路１１２−（ｉ＋１）に次いで送信する。一実施形態で、バッテリ管理チップ１１０−ｉが最上位バッテリ管理チップであれば、バッテリ管理チップ１１０−ｉはホストプロセッサ１２０にも送信しうる応答をバッテリ管理チップ１１０−（ｉ−１）に送信する。応答は計数コマンドおよびバッテリ管理チップ１１０−ｉのチップ番号を含みえ、ホストプロセッサ１２０は応答のチップ番号に従いバッテリ管理システムのバッテリ管理チップ総数を判断できる。しかし信号ＣＨＥＣＫ＿ＯＫがＴ０‘乃至Ｔ５‘の間何時もローであることをバス回路１１２−ｉが検出すれば、チェック回路２１０はチップ番号発生器２２０により発生する新規チップ番号の反転でないチェックデータを発生する。この場合、上位バッテリ管理１１０−（ｉ＋１）はチップ番号またはチェックデータに誤りが発生したことを検出でき、計数パケットを廃棄でき、ホストプロセッサ１２０は新規計数コマンドを再送でき、ホストプロセッサ１２０に接続するバッテリ管理チップ総数を判断し、各バッテリ管理チップにそれ自体のアドレスの判断を可能にするようにする。
【００２６】
図４は本発明の一実施形態に従う図２の計数回路を伴うバッテリ管理システム例４００のブロック図を示す。一実施形態で、バッテリ管理システム４００は直列に接続するバッテリモジュール４０２−ｉ、例えば４０２−１、４０２−２および４０２−３、バッテリモジュール４０２−１、４０２−２および４０２−３にそれぞれ接続するバッテリ管理チップ４１０−ｉ、例えば４１０−１、４１０−２および４１０−３およびバッテリ管理チップ４１０−１に接続するホストプロセッサ４４０を含む。図４に示す実施形態は例証を目的とするのみであるので、バッテリ管理チップ数は特定アプリケーションの要求に応じて任意の数でありうる。
【００２７】
バッテリモジュール４０２−ｉは１個以上のバッテリ電池、例えば図４の例に示すように６個のバッテリ電池をさらに含む。バッテリ管理チップ４１０−１、４１０−２および４１０−３は１個以上の直流絶縁器を介して互いに接続する。一実施形態で、直流絶縁器はパッシブ絶縁器であり、従って直流絶縁器に電力を供給する追加電力供給を必要としない。例えば、複数個のキャパシタＣ１乃至Ｃ１０はバッテリ管理システム４００においてバッテリ管理チップ４１０−１乃至４１０−３の直流絶縁に使用できる。図４の例に示すように、バッテリ管理チップ４１０−３はキャパシタＣ６乃至Ｃ１０を介してバッテリ管理チップ４１０−２に接続し、バッテリ管理チップ４１０−２はキャパシタＣ１乃至Ｃ５を介してバッテリ管理チップ４１０−１に接続する。別の実施形態では、複数の変圧器即ちインダクタもバッテリ管理システム４００においてバッテリ管理チップ４１０−１乃至４１０−３の直流絶縁に使用できる。隣接バッテリ管理チップ間における直流絶縁器の使用により、バッテリ管理チップを直流絶縁し、隣接バッテリモジュール間に接続断が生じれば損傷から保護しうる。その上パッシブ直流絶縁器の使用により、バッテリ管理システムコストを削減する。
【００２８】
一実施形態で、各バッテリ管理チップ４１０−ｉは対応バッテリ管理ユニット４１１−ｉおよび対応垂直バス回路４１２−ｉを含む。バッテリ管理ユニット４１１−ｉはホストプロセッサ４４０から受信する命令により対応バッテリモジュール４０２−ｉにおける各バッテリ電池の状態（例えば、電池電圧）を監視し、サンプリングできる。垂直バス回路４１２−ｉはバッテリ管理ユニット４１１−ｉとホストプロセッサ４４０間の信号を伝送する。一実施形態で、垂直バス回路４１２−ｉは計数回路４１６−ｉをさらに含む。図４に示すように、計数回路４１６−ｉの構成及び動作は図２の計数回路１１６−ｉに類似し、従って繰り返す説明は簡潔さおよび明快さのためここでは省略する。
【００２９】
一実施形態で、垂直バス回路４１２−ｉはピンＩＮ（入口）（ｉ−１）’＋およびＩＮ（ｉ−１）’を介して下位バッテリ管理チップ４１０−（ｉ−１）から第１の差分入力データ信号対（例えば、正差分信号ＩＮＰＵＴ（入力）＋および負差分信号ＩＮＰＵＴ−）を受信し、それぞれピンＯＵＴ（出口）ｉ＋およびＯＵＴｉ−を介して上位バッテリ管理チップ４１０−（ｉ＋１）に第１の差分出力データ信号対（例えば、正差分信号ＯＵＴＰＵＴ（出力）＋および負差分信号ＯＵＴＰＵＴ−）を出力する。垂直バス回路４１２−ｉはピンＩＮｉ＋およびＩＮｉ−を介して上位バッテリ管理チップ４１０−（ｉ＋１）から第２の差分入力データ信号対をさらに受信し、ピンＯＵＴ（ｉ−１）’＋およびＯＵＴ（ｉ−１）’を介して下位バッテリ管理チップ４１０−（ｉ−１）に第２の差分出力データ信号対を出力する。一実施形態で、バッテリ管理チップ４１０−３のピンＩＮ３＋、ＩＮ３−，ＯＵＴ３＋、およびＯＵＴ３−を接地する、これはバッテリ管理チップ４１０−３が最上位チップであることを示す。それ故、バッテリ管理チップ４１０−３はピンＩＮ３＋およびＩＮ３−を介して第２の差分入力データ信号対を受信しないが、バッテリ管理チップ４１０−３はピンＯＵＴ２‘＋およびＯＵＴ２’−を介して下位バッテリ管理チップ４１０−２に第２の差分出力データ信号対を出力できる。一実施形態で、最下位バッテリ管理回路４１０−１の垂直バス回路４１２−１はピンＩＮ０‘＋およびＩＮ０’−を介してコンバータ４１３から第１の差分入力データ信号対を受信し、ピンＯＵＴ１＋およびＯＵＴ１−を介して上位バッテリ管理チップ４１０−２に第１の差分出力データ信号対を出力する。垂直バス回路４１２−１はピンＩＮ１＋およびＩＮ１−を介してバッテリ管理チップ４１０−２から第２の差分入力データ信号対をさらに受信し、ピンＯＵＴ０‘＋およびＯＵＴ０’−を介してコンバータ４１３に第２の差分出力データ信号対を出力する。垂直バス回路４１２−ｉはホストプロセッサ４４０に対応バッテリ管理チップ４１０−ｉの状態（例えば、バッテリ管理チップ４１０−ｉの自己テストが完了しているか）を通報し、ホストプロセッサ４４０からサービスを要求する警報信号をピンＡＬＴ（警報）（ｉ−１）‘を介してさらに提供できる。警報信号を下位バッテリ管理チップ４１０−（ｉ−１）に送信し、ホストプロセッサ４４０にさらに伝送する。
【００３０】
有利には差分入力／出力データ信号の使用により、垂直バスにおける雑音を削減または除去する。その上一実施形態で差分データ信号を伝送中の任意のバスにおける異常状態（例えば、回路開放または回路短絡）の場合、他の差分信号対の単一線路の使用により通信を継続できる。別の実施形態で丁度説明するような異常状態が生じれば、差分入力／出力データ信号の送信に他の線路対を使用することにより通信を継続できる。このように、差分入力／出力データ信号の伝送線路は両方向モードで動作できる。
【００３１】
一実施形態で図４の例に示すように、コンバータ４１３はホストプロセッサ４４０および垂直バス回路４１２−１に接続する。コンバータ４１３は第１のタイプのプロトコル、例えば直列周辺インタフェース（ＳＰＩ、Serial Peripheral Interface）バスプロトコルを使用してホストプロセッサ４４０と通信する。コンバータ４１３とホストプロセッサ４４０間で伝送する信号はピンＳＤＯを介してコンバータ４１３からホストプロセッサ４４０に伝送する出力データ信号、ピンＩＲＱを介してコンバータ４１３からホストプロセッサ４４０に伝送する要求信号、ピンＳＤＩを介してホストプロセッサ４４０からコンバータ４１３に伝送する入力データ信号並びにピンＳＣＫおよびピン／ＣＳをそれぞれ介してホストプロセッサ４４０からコンバータ４１３に伝送するクロック信号並びに稼働信号を含む。一実施形態で、コンバータ４１３は第２のタイプのプロトコル、例えば垂直バスプロトコルを使用して垂直バス回路４１２−１と通信し、バッテリ管理チップ４１０−ｉは第２のタイプのプロトコル、例えば垂直バスプロトコルを使用して隣接バッテリ管理チップ４１０−（ｉ＋１）および４１０−（ｉ−１）と通信する。コンバータ４１３は第１のタイプのプロトコルを使用して通信し、ピンＳＤＩを介してホストプロセッサ４４０から受信するデータを第２のタイプのプロトコルを使用して通信でき、ピンＩＮ０‘−およびＩＮ０’＋を介して垂直バス回路４１２−１に伝送できる差分データ信号対に変換できる。同様に、コンバータ４１３は第２のタイプのプロトコルにより通信し、ピンＯＵＴ０‘−およびＯＵＴ０’＋を介して垂直バス回路４１２−１から受信する差分データ信号対を第１のタイプのプロトコルにより通信でき、ピンＳＤＯを介してホストプロセッサ４４０に伝送できるデータへの変換もできる。図４の例で、コンバータ４１３はバッテリ管理チップ４１０−１に統合する。とはいえ、コンバータ４１３はバッテリ管理チップ４１０−１の外部に位置することもできる。
【００３２】
動作では、ホストプロセッサ４４０はピンＳＤＩを介してバッテリ管理チップ４１０−１に計数コマンドを送信し、ホストプロセッサ４４０に接続するバッテリ管理チップ総数を判断し、各バッテリ管理チップ４１０−ｉにそれ自体のアドレスの判断を可能にする。一実施形態で、各バッテリ管理チップ４１０−ｉに対応バッテリ管理チップのアドレスを表す固有チップ番号を割り当てる。例えばホストプロセッサ４４０から計数コマンドを受信すると、コンバータ４１３は初期化チップ番号、例えば００００００を発生する。コンバータ４１３は計数誤りチェックのためチェックデータも発生でき、例えばチェックデータは初期化チップ番号の反転、例えば１１１１１１である。一実施形態で、コンバータ４１３は計数コマンド、初期化チップ番号およびチェックデータを含む計数パケットをバッテリ管理チップ４１０−１の垂直バス回路４１２−１に送信する。コンバータ４１３により送信する計数パケットは垂直バスプロトコルに準拠する。
【００３３】
コンバータ４１３から計数パケットを受信すると、垂直バス回路４１２−１は計数パケットの初期化チップ番号を垂直バス回路４１２−１のレジスタに蓄積できる。垂直バス回路４１２−１の計数回路４１６−１は例えば受信計数パケットにおける初期化チップ番号の増進により新規チップ番号（例えば、０００００１）をさらに発生し、対応チェックデータ（例えば、１１１１１０）、例えば新規チップ番号の反転を発生し、計数コマンド、新規チップ番号および対応チェックデータを含む計数パケットを一実施形態ではバッテリ管理チップ４１０−２の垂直バス回路４１２−２に送信する。垂直バス回路４１２−２および４１２−３の動作は垂直バス回路４１２−１の動作と同じであり、従って繰り返す説明は簡潔さおよび明快さのためここでは省略する。
【００３４】
一実施形態で、対応バッテリ管理チップ４１０−ｉの垂直バス回路４１２−ｉにより受信するチップ番号を使用してバッテリ管理チップ４１０−ｉのアドレスを表す。このような一実施形態では図４の例に示すように、バッテリ管理チップ４１０−３における垂直バス回路４１２−３のピンＩＮ３＋、ＩＮ３−，ＯＵＴ３＋、ＯＵＴ３−およびＡＬＴ３を接地する、これはバッテリ管理チップ４１０−３が最上位チップであることを示す。それ故、最上位バッテリ管理チップ４１０−３の垂直バス回路４１２−３は新規チップ番号を発生しない。とはいえ別の実施形態では、垂直バス回路４１２−ｉにより発生するチップ番号を使用してバッテリ管理チップ４１０−ｉのアドレスを表し、従って最上位バッテリ管理チップ４１０−３の垂直バス回路４１２−３はバッテリ管理チップ４１０−３のアドレスを表す新規チップ番号を発生する。
【００３５】
一実施形態で最上位バッテリ管理チップ４１０−３が計数パケットを受信（そして新規チップ番号を使用してバッテリ管理チップ４１０−ｉのアドレスを表すのであれば、新規チップ番号を発生）後、最上位バッテリ管理チップ４１０−３は他のバッテリ管理チップ４１０−１および４１０−２並びにホストプロセッサ４４０にも応答を送信する。一実施形態では、応答は計数コマンドおよび最上位バッテリ管理チップのチップ番号（例えば、図４の例に示すようにバッテリ管理チップ４１０−３）を含む。ホストプロセッサ４４０が応答を受信後、例えば最上位バッテリ管理チップのチップ番号により、ホストプロセッサ４４０はホストプロセッサ４４０に接続するバッテリ管理チップ総数を判断できる。
【００３６】
図５Ａは本発明の一実施形態に従う図４のバッテリ管理チップ４１０−ｉにおける垂直バス回路例４１２−ｉのブロック図を示す。図５Ａを図４と組み合わせて説明する。
【００３７】
一実施形態で、垂直バス回路４１２−ｉは下方データ経路、上方データ経路および警報データ経路を含む。上方データ経路は受信機５３２−ｉ、ディジタル位相ロックループ（ＰＬＬ、phase-locked loop）５１７−ｉ、コマンドプロセッサ５１０−ｉ並びに送信機５３３−ｉを含む。コマンドプロセッサ５１０−ｉは計数回路５１６−ｉをさらに含みうる。下方データ経路は受信機５３１−ｉ、ディジタル位相ロックループ（ＰＬＬ）５０５−ｉ、応答発生器５０７−ｉおよび送信機５３４−ｉを含む。警報データ経路は受信機５２１−ｉ、警報論理５２２−ｉ並びに変調器５２３−ｉを含む。
【００３８】
受信機５３２−ｉはピンＩＮ（ｉ−１）‘＋およびＩＮ（ｉ−１）‘−を介して第１の差分入力データ信号対ＩＮＰＵＴ＋並びにＩＮＰＵＴ−を受信する比較器対５１２−ｉおよび５１４−ｉを含む。例えば、ピンＩＮ（ｉ−１）‘＋は差分信号の正差分信号ＩＮＰＵＴ＋を受信し、ピンＩＮ（ｉ−１）‘−は差分信号の負差分信号ＩＮＰＵＴ−を受信する。共通モード電圧ＶＣＭ１をノード５６２で電圧ソース５６６−ｉにより供給し、それぞれキャパシタＣ４およびＣ３を介して受信機５３２−ｉにより受信する（図５Ａの例には図示しない）信号ＩＮ＋並びにＩＮ−に定常状態電圧を供給する。
【００３９】
一実施形態で、オフセット電圧Ｖｏｆｆｓｅｔを提供し、受信機５３２−ｉの出力信号ＤＯＵＴおよびさらに雑音排除並びに高周波信号排除ヒステリシスエリアを規定する。図５Ａの例に示すように、比較器５１２−ｉの非反転端子は埋め込みオフセット電圧発生器、例えば電圧ソース５４３−ｉを通じて比較器５１４−ｉの反転端子に接続する。比較器５１４−ｉの非反転端子は埋め込みオフセット電圧発生器、例えば電圧ソース５４４−ｉを通じて、図５Ａの例に示すように比較器５１２−ｉの反転端子に接続する。電圧ソース５４３−ｉおよび電圧ソース５４４−ｉそれぞれを跨ぐ電圧はＶｏｆｆｓｅｔに等しい。図５Ａの例に示すように、電圧ソース５４４−ｉの負端子は比較器５１２−ｉの反転端子に接続し、電圧ソース５４３−ｉの負端子は比較器５１４−ｉの反転端子に接続する。別の実施形態で、電圧ソース５４４−ｉの正端子は比較器５１２−ｉの非反転端子に接続することもできる。電圧ソースの正端子は比較器５１４−ｉの非反転端子に接続できる。
【００４０】
一実施形態で図５Ａの例に示すように、埋め込みオフセット電圧発生器は電圧ソースにより実装できる。別の実施形態で、埋め込みオフセット電圧発生器は抵抗を通じて流れる電流を有する抵抗により代わって実装できる。
【００４１】
図５Ａの例に示すように、比較器５１２−ｉおよび５１４−ｉのそれぞれはＮＡＮＤゲートに接続する。例えば、比較器５１２−ｉの出力はＮＡＮＤゲート５４２−ｉに接続し、比較器５１４−ｉの出力はＮＡＮＤゲート５４１−ｉに接続する。ＮＡＮＤゲート５４１−ｉの出力はディジタルＰＬＬ５１７−ｉに接続し、ピンＩＮ（ｉ−１）‘＋で受信する正差分データ信号ＩＮＰＵＴ＋を示すデータ信号ＤＯＵＴ（Ｄ出口）を同期のためディジタルＰＬＬ５１７−ｉに提供する。別の実施形態で、ＮＡＮＤ５４２−ｉの出力はディジタルＰＬＬ５１７−ｉに接続でき、ピンＩＮ（ｉ−１）‘−で受信する負差分データ信号ＩＮＰＵＴ−を示す出力データ信号をディジタルＰＬＬ５１７−ｉに提供する。一実施形態で、比較器５１２−ｉおよび５１４−ｉは差分入力比較器に統合できる。
【００４２】
一実施形態で図５Ａの例に示すように、比較器５１２−ｉおよび５１４−ｉ、オフセット電圧発生器５４４−ｉ並びに５４３−ｉおよびＮＡＮＤゲート５４１−ｉ並びに５４２−ｉは受信機５３２−ｉの出力信号ＤＯＵＴのヒステリシスユニットとして実装できる。信号ＩＮ＋とＩＮ−間の差分がオフセット電圧Ｖｏｆｆｓｅｔより大きければ、出力信号ＤＯＵＴは論理的ローまたは論理的ハイでありうる。より明確には、出力信号ＤＯＵＴは式（１）により与えるように論理的ハイでありうる：
ＶＩＮ＋−ＶＩＮ−＞Ｖｏｆｆｓｅｔ （１）
出力信号ＤＯＵＴは式（２）により与えるように論理的ローでありうる：
ＶＩＮ＋−ＶＩＮ−＜−Ｖｏｆｆｓｅｔ （２）
式（３）で示すように信号ＩＮ＋とＩＮ−間の差分がオフセット電圧Ｖｏｆｆｓｅｔより小さければ、出力信号ＤＯＵＴはその前の状態を維持し、変化しない。
｜ＶＩＮ＋−ＶＩＮ−｜＜Ｖｏｆｆｓｅｔ （３）
【００４３】
図５Ａに示すように、図５Ｂは垂直バス回路４１２−ｉの受信機５３２−ｉに関連する信号例を示す。信号ＩＮＰＵＴ＋およびＩＮＰＵＴ−は下位バッテリ管理チップ４１０−（ｉ−１）からそれぞれキャパシタＣ４並びにＣ３に送信する差分入力データ信号を表す。別の実施形態で、バッテリ管理チップが最下位バッテリ管理チップ４１０−１であれば、信号ＩＮＰＵＴ＋およびＩＮＰＵＴ−はコンバータ４１３からの差分入力データ信号を表す。信号ＩＮ＋並びにＩＮ−はそれぞれキャパシタＣ４およびＣ３を介して受信機５３２−ｉにより受信する信号である。信号ＤＯＵＴはＮＡＮＤゲート５４１−ｉにより出力し、受信機５３２−ｉの出力を表す。一実施形態で、ＤＯＵＴはキャパシタＣ４により受信する正差分データ信号ＩＮＰＵＴ＋を示す。図５Ｂの例に示すように、時間ＴｎにおいてピンＩＮ（ｉ−１）‘＋およびＩＮ（ｉ−１）‘−に雑音があり、差分信号ＩＮ＋とＩＮ−の差がオフセット電圧Ｖｏｆｆｓｅｔにより規定するヒステリシスエリア内にあれば、その場合その雑音は信号ＤＯＵＴにおいて削除できる。
【００４４】
戻って図５Ａを参照すると、ディジタルＰＬＬ５１７−ｉはバッテリ管理チップ４１０−ｉのクロックと受信データ信号を同期させ、同期データをコマンドプロセッサ５１０−ｉに送信する。コマンドプロセッサ５１０−ｉは同期データを処理できる。一実施形態で同期データがホストプロセッサ４４０からの命令、例えば対応バッテリモジュール４０２−ｉの電池電圧をサンプリングするバッテリ管理チップ４１０−ｉへの命令である場合、コマンドプロセッサ５１０−ｉは同期データのアドレスを対応バッテリ管理チップ４１０−ｉのアドレスと比較できる。一実施形態で、アドレスは計数過程で各バッテリ管理チップに割り当てる固有チップ番号でありうる。アドレスが整合すれば、コマンドプロセッサ５１０−ｉは応答発生器５０７−ｉにデータを送信する。このような一実施形態で、応答発生器５０７−ｉはバッテリ管理チップ４１０−ｉに命令の実行を指令する、例えばバッテリ管理ユニット４１１−ｉに対応バッテリモジュール４０２−ｉの電池電圧のサンプリングを指令し、ホストプロセッサ４４０への応答を発生する。アドレスが整合しなければ、コマンドプロセッサ５１０−ｉは同期データを送信機５３３−ｉに送信する。図５Ａの例に示すように、送信機５３３−ｉは複数のインバータ５１１−ｉ、５１３−ｉおよび５１５−ｉを含む。インバータ５１１−ｉおよび５１５−ｉは正差分信号を駆動し、出力でき、５１３−ｉは負差分信号を駆動し、出力できる。このように、送信機５３３−ｉはピンＯＵＴｉ＋およびＯＵＴｉ−を介して同期データを示す差分出力データ信号対をバッテリ管理チップ４１０−（ｉ＋１）の垂直バス回路４１２−（ｉ＋１）に出力する。
【００４５】
下方データ経路における受信機５３１−ｉの要素および構成は受信機５３２−ｉにおいて示すのと同じである。それ故、受信機５３２−ｉにおけるのと類似の機能を有する受信機５３１−ｉの要素は簡潔さおよび明快さのためここでは繰り返して説明しないことにする。
【００４６】
図５Ａに示すように、図５Ｃは、垂直バス回路４１２−ｉの受信機５３１−ｉと関連する信号例を示す。信号ＩＮＰＵＴ‘＋およびＩＮＰＵＴ’−は上位バッテリ管理チップ４１０−（ｉ＋１）からそれぞれキャパシタＣ６およびＣ７に送信する差分入力データ信号を表す。信号ＩＮ ‘＋およびＩＮ’−はそれぞれキャパシタＣ６およびＣ７を介して受信機５３１−ｉにより受信する信号である。信号ＤＯＵＴ‘はＮＡＮＤゲート５５２−ｉにより出力し、受信機５３１−ｉの出力を表す。一実施形態で、信号ＤＯＵＴ’はキャパシタＣ６により受信する正差分データ信号ＩＮＰＵＴ‘＋を示す。図５Ｃの例に示すように、時間Ｔｎ’においてピンＩＮｉ＋およびＩＮｉ−に存在する雑音があり、差分信号ＩＮ’＋とＩＮ‘−の差がオフセット電圧Ｖｏｆｆｓｅｔにより規定するヒステリシスエリア内にあれば、その場合その雑音は信号ＤＯＵＴ’において削除できる。
【００４７】
戻って図５Ａを参照すると、受信機５３１−ｉの出力データ信号をディジタルＰＬＬ５０５−ｉに送信する。ディジタルＰＬＬ５０５−ｉはバッテリ管理チップ４１０−ｉのクロックと受信データ信号を同期させ、同期データを応答発生器５０７−ｉに送信する。一実施形態で、応答発生器５０７−ｉは同期データを受信し、同期データを送信機５３４−ｉに伝送する。別の実施形態で、応答発生器５０７−ｉはホストプロセッサ４４０からの命令に応じて応答を発生し、送信機５３４−ｉを介してホストプロセッサ４４０に応答を送信する。図５Ａの例に示すように、送信機５３４−ｉは複数のインバータ５０４−ｉ、５０６−ｉおよび５０８−ｉを含む。インバータ５０４−ｉ並びに５０６−ｉは正差分信号を駆動し、出力でき、インバータ５０８−ｉは負差分信号を駆動し、出力できる。このように、送信機５３４−ｉはピンＯＵＴ（ｉ−１）‘＋およびＯＵＴ（ｉ−１）’−を介してバッテリ管理チップ４１０−（ｉ−１）の垂直バス回路４１２−（ｉ−１）に応答発生器５０７−ｉから受信するデータを示す差分出力データ信号対を出力する。しかしバッテリ管理チップ４１０−ｉが最下位バッテリ管理チップ４１０−１であれば、送信機５３４−１はピンＯＵＴ０‘＋およびＯＵＴ０’−を介してコンバータ４１３に差分出力データ信号対を出力する。コンバータ４１３は受信差分データ信号対を第１のタイプのプロトコル、例えばＳＰＩバスプロトコルに準拠するデータに変換でき、変換データをホストプロセッサ４４０に送信できる。
【００４８】
有利には図５Ａの例に示すように、受信機５３１−ｉおよび５３２−ｉは比較的低電力消費および簡単な回路を有する。その上、受信機５３２−ｉ／５３１−ｉの差分入力信号の差がオフセット電圧Ｖｏｆｆｓｅｔにより規定するヒステリシスエリア内にあれば、ピン（例えば、ピンＩＮ（ｉ−１）’＋、ＩＮ（ｉ−１）‘−、ＩＮ＋およびＩＮ−）に存在する雑音を削除できる。
【００４９】
一実施形態で、垂直バス回路４１２−ｉの警報論理５２２−ｉは対応バッテリ管理チップ４１０−ｉの状態、例えばバッテリ管理チップ４１０−ｉの自己テストが完了しているかをホストプロセッサ４４０に通報し、ホストプロセッサ４４０からサービスを要求する警報信号を提供できる。警報信号は符号化のため変調器５２３−ｉに伝送する。符号化警報信号はピンＡＬＴ（ｉ−１）‘を介してバッテリ管理チップ４１０−（ｉ−１）の垂直バス回路４１２−（ｉ−１）に送信する。一実施形態で符号化警報信号を垂直バス回路４１２−（ｉ−１）の受信機５２１−（ｉ−１）により受信する場合、受信機５２１−（ｉ−１）は受信符号化警報信号を警報論理５２２−（ｉ−１）に伝送する。警報論理５２２−（ｉ−１）は受信符号化警報信号を符号化解除し、符号化解除警報信号を符号化のため変調器５２３−（ｉ−１）に送信する。符号化後、新規符号化警報信号をピンＡＬＴ（ｉ−２）‘を介して垂直バス回路４１２−（ｉ−２）に送信し、ホストプロセッサ４４０にさらに伝送する。別の実施形態で変調器５２３−１が最下位バッテリ管理チップ４１０−１にあれば、変調器５２３−１はピンＡＬＴ０‘を介して符号化警報信号をコンバータ４１３に送信できる。コンバータ４１３は第２のタイプのプロトコルにより通信する受信符号化警報信号を第１のタイプのプロトコルにより通信でき、ピンＩＲＱを介してホストプロセッサ４４０に伝送できるデータに変換する。
【００５０】
図６は本発明の一実施形態に従う図４のバッテリ管理システム４００の動作タイミング図６００を示す。図６を図４と組み合わせて説明する。ｔ０で、コマンド、例えば計数コマンドをホストプロセッサ４４０により送信する。計数コマンドを使用してホストプロセッサ１２０に接続するバッテリ管理チップ総数を判断し、各バッテリ管理チップにそれ自体のアドレスの判断を可能にする。ｔ１で、計数コマンド、初期チップ番号およびチェックデータを含む計数パケットを、コンバータ４１３を介して最下位バッテリ管理チップ４１０−１の垂直バス回路４１２−１により受信する。時間ｔ２で、バッテリ管理チップ４１０−１の垂直バス回路４１２−１は計数コマンド、計数回路４１６−１により発生する新規チップ番号および対応チェックデータを含む計数パケットを発生し、計数パケットをバッテリ管理チップ４１０−２に送信する。時間ｔ３で、バッテリ管理チップ４１０−２はバッテリ管理チップ４１０−１により送信する計数パケットを受信する。時間ｔ４で、バッテリ管理チップ４１０−２は計数コマンド、計数回路４１６−２により発生する新規チップ番号および対応チェックデータを含む計数パケットを発生し、その計数パケットをバッテリ管理チップ４１０−３に送信する。バッテリ管理チップ４１０−３は時間ｔ５でバッテリ管理チップ４１０−２により送信する計数パケットを受信する。
【００５１】
図４の例に示すように、バッテリ管理チップ４１０−３は最上位チップである。最上位バッテリ管理チップ４１０−３がバッテリ管理チップ４１０−２から計数パケットを受信後時間ｔ６で、最上位バッテリ管理チップ４１０−３はバッテリ管理チップ４１０−１、４１０−２およびホストプロセッサ４４０に応答を送信する。一実施形態で、応答は計数コマンド並びにバッテリ管理チップ４１０−３のチップ番号を含みうる。時間ｔ７で、バッテリ管理チップ４１０−２は応答を受信し、バッテリ管理チップ４１０−１に応答をさらに送信する。時間ｔ８で、バッテリ管理チップ４１０−１は応答を受信する。時間ｔ９で、ホストプロセッサ４４０は応答を受信する。応答を受信すると、最上位バッテリ管理チップのチップ番号に基づき、ホストプロセッサ４４０はホストプロセッサ４４０に接続するバッテリ管理チップ総数を判断できる。
【００５２】
その上一実施形態で、時間ｔ２でバッテリ管理チップ４１０−１がバッテリ管理チップ４１０−２に計数パケットを送信すると、時間ｔ８でバッテリ管理チップ４１０−１が最上位バッテリ管理チップ４１０−３から応答を受信するまでに、例えばバッテリ管理チップ４１０−１のタイマＴＩＭＥＲ１は走行を開始する。このようにして、時間ピリオドＴ１（Ｔ１＝ｔ８−ｔ２）を計算する。時間ｔ４でバッテリ管理チップ４１０−２がバッテリ管理チップ４１０−３に計数パケットを送信すると、時間ｔ７でバッテリ管理チップ４１０−２がバッテリ管理チップ４１０−３から応答を受信するまでに、例えばバッテリ管理チップ４１０−２のタイマＴＩＭＥＲ２は走行を開始する。このようにして、時間ピリオドＴ２を計算する（Ｔ２＝ｔ７−ｔ４）。
【００５３】
時間ピリオドＴ１およびＴ２を使用して以下のようにバッテリ管理チップ間の通信遅延を補償する。一実施形態で、ホストプロセッサ４４０はバッテリ管理チップにブロードキャストコマンドを送信でき、バッテリ管理チップにバッテリモジュールの各電池状態のサンプリングを指令する。例えば時間ｔ１０で、ブロードキャストコマンド、例えば電池電圧をサンプリングするサンプリングコマンドをホストプロセッサ４４０により送信し、各バッテリ管理チップ４１０−ｉに対応バッテリモジュール４０２−ｉの各電池の電池電圧のサンプリングを指令する。時間ｔ１１で、バッテリ管理チップ４１０−１はサンプリングコマンドを受信する。例えばバッテリ管理チップ４１０−１の補償タイマは時間ピリオドＴＤ１の間に走行を開始する。一実施形態で、ＴＤ１＝Ｔ１／２である。従って、時間ｔ１３で、即ち時間ｔ１１の後遅延時間ＴＤ１で、バッテリ管理チップ４１０−１はバッテリモジュール４０２−１の電池の電池電圧をサンプリングする。同様に時間ｔ１２で、バッテリ管理チップ４１０−２はサンプリングコマンドを受信する。例えばバッテリ管理チップ４１０−２の補償タイマは時間ピリオドＴＤ２の間に走行を開始する。一実施形態で、ＴＤ２＝Ｔ２／２である。従って、時間ｔ１３で、即ち時間ｔ１２の後遅延時間ＴＤ２で、バッテリ管理チップ４１０−２もバッテリモジュール４０２−２の電池電圧をサンプリングする。時間ｔ１３で、最上位バッテリ管理チップ４１０−３はサンプリングコマンドを受信し、バッテリモジュール４０２−３の電池電圧をまたサンプリングする。有利には、全てのバッテリ管理チップ４１０−１乃至４１０−３は同時（ｔ１３）に電池状態をサンプリングする。
【００５４】
従って、バッテリ管理チップが計数パケットを送信し、計数処理過程で応答を受信する時間の間の遅延（例えば、図６の例でＴ１およびＴ２）の計算により、対応時間補償パラメータ（例えば、図６の例でＴＤ１およびＴＤ２）を入手できる。それ故ホストプロセッサ４４０により送信するブロードキャストコマンドを受信すると、バッテリ管理チップ４１０−ｉは遅延の補償後にコマンド、例えば電池電圧のサンプリングを実行できる。有利には、各バッテリ管理チップ４１０−ｉはそれ故同時にブロードキャストコマンドを実行できる。
【００５５】
図７は本発明の一実施形態に従うバッテリ管理システムにより実行する動作フローチャート７００を示す。図７を図４と組み合わせて説明する。特定ステップを図７で開示するが、このようなステップは例示的である。即ち、本発明は種々の他のステップまたは図７で列挙するステップの変形の実行によく適す。
【００５６】
図４の例に示すようにブロック７０２で、ホストプロセッサ、例えばホストプロセッサ４４０は計数コマンドを発生し、複数のチップ、例えばバッテリ管理チップ４１０−１乃至４１０−３に送信し、バッテリ管理チップ総数を判断し、各バッテリ管理チップ４１０−ｉにそれ自体のアドレスの判断を可能にする。
【００５７】
ブロック７０４で、バッテリ管理チップは計数コマンドを含む対応計数パケットをチップからチップへ伝達する。より明確には、第１の計数パケットはコンバータ４１３により発生できる。一実施形態で、第１の計数パケットは計数コマンド、第１のチップ番号および第１のチェックデータを含みうる。第１のチェックデータを使用して前記第１のチップ番号の誤りをチェックできる。第１のバッテリ管理チップ４１０−１は第１の計数コマンドを受信し、第２のチップ番号および第２のチェックデータを含む第２の計数コマンドパケットを発生し、上方バッテリ管理チップ４１０−２に第２の計数コマンドパケットを送信する。バッテリ管理チップ４１０−２は第２の計数パケットを受信し、計数コマンド、第３のチップ番号および第３のチェックデータを含む第３の計数パケットを発生し、上方バッテリ管理チップ４１０−３に第３の計数パケットを送信する。図４の例に示すように、バッテリ管理チップ４１０−３は最上位チップである。従って、バッテリ管理チップ４１０−３は第３の計数パケットを受信するが、一実施形態では対応計数パケットを送信しない。
【００５８】
ブロック７０６で受信計数パケットの情報を使用して、各チップはそれ自体の固有アドレスを判断する。より明確には一実施形態で、対応バッテリ管理チップ４１０−ｉにより受信するチップ番号を使用してバッテリ管理チップ４１０−ｉのアドレスを表す。そのような一実施形態で図４の例に示すように、バッテリ管理チップ４１０−３は最上位チップである。それ故、最上位バッテリ管理チップ４１０−３は新規チップ番号を発生しない。しかし別の実施形態では、バッテリ管理チップ４１０−ｉにより発生するチップ番号を使用してその固有アドレスを表すことができ、従って最上位バッテリ管理チップ４１０−３はバッテリ管理チップ４１０−３のアドレスを表す新規チップ番号を発生する。
【００５９】
一実施形態で、最上位バッテリ管理チップ４１０−３は他のバッテリ管理チップ４１０−１および４１０−２並びにホストプロセッサ４４０にも応答を送信できる。一実施形態で、応答は計数コマンドおよびバッテリ管理チップ４１０−３のチップ番号を含む。本チップ番号はバッテリ管理チップ４１０−３のアドレスを表す。ホストプロセッサ４４０が応答を受信後、ホストプロセッサ４４０は、例えばバッテリ管理チップ４１０−３のチップ番号によりホストプロセッサ４４０に接続するバッテリ管理チップ総数を判断できる。
【００６０】
以上の説明および図面は本発明の実施形態を表すが、添付する特許請求の範囲で規定するように本発明の原理の精神並びに範囲を逸脱することなく、種々の追加、修正並びに置換を本発明において為し得ることが理解されよう。本発明の実施において使用する形態、構成、配置、規模、材料、部品および構成要素他の多くの修正により、本発明を使用することができ、これらは本発明の原理を逸脱することなく、特定の環境並びに動作要求条件に特に適合することを当業者は認識するであろう。ここに開示する実施形態はそれ故あらゆる点で例証的であり、限定的でないと考えるべきであり、本発明の範囲は添付する特許請求の範囲およびその法的等価物により示し、以上の説明に制限されない。
【符号の説明】
【００６１】
１０２−１，１０２−２，１０２−３、４０１−１、４０１−２、４０１−３ バッテリモジュール
１１０−１，１１０−２，１１０−３、４１０−１、４１０−２、４１０−３ バッテリ管理チップ
１１１−１、１１１−２、１１１−３、４１１−１、 ４１１−２、４１１−３
バッテリ管理ユニット
１１２−１、１１２−２、１１２−３、４１２−１、４１２−２、４１２−３
（垂直）バス回路
１１６−１、１１６−２、１１６−３、１１６−ｉ、４１６−１、４１６−２、
４１６−３ 計数回路（ＥＭ）
１２０、４４０ ホストプロセッサ
２１０ チェック回路
２１１、２１６、２２１ ＸＯＲゲート
２１２、５０４−ｉ、５０６−ｉ、５０８−ｉ、５１１−ｉ、５１３−ｉ、
５１５−ｉ インバータ
２１３、２２３ ＡＮＤゲート
２１４、２２２ ＯＲゲート
２１５、２２４ フリップフロップ
２２０ チップ番号発生器
２３０ マルチプレクサ
４００ バッテリ管理システム
５００、４１２−１、４１２−２、４１２−３ 垂直バス回路
５１２−ｉ、５１４−ｉ（５０１−ｉ、５０３−ｉ） 比較器対
５３１−ｉ、５３２−ｉ 受信機
５３３−ｉ、５３４−ｉ 送信機
５４１−ｉ、５４２−ｉ（５５１−ｉ）、５５２−ｉ ＮＡＮＤゲート
５４３−ｉ、５４４−ｉ、（５５３−ｉ、５５４−ｉ）、５６６−ｉ、
（５６８−ｉ） 電圧ソース
５６２（５６４） ノード
６００ バッテリ管理システムの動作タイミング図
７００ バッテリ管理システムにより実行する動作フローチャート
７０２ ホストプロセッサで計数コマンドを発生
７０４ 計数コマンドを含む対応計数パケットをホストプロセッサに接続する複数の
チップの中のチップからチップへ伝達
７０６ 計数コマンドパケットの情報を使用して各チップはそれ自体の固有アドレス
を判断
【技術分野】
【０００１】
本発明は、計数回路（enumerating circuit）を備えたバッテリ管理システムに関する。
[関連出願の相互参照]
本願は本願と同時出願のＡ．フリッピン（A. Flippin）他による「垂直バス（vertical bus circuit）回路を伴うバッテリ管理システム」と題する書類番号Ｏ２−０７１７−１による出願に関係する。
【背景技術】
【０００２】
従来のバッテリ管理システムは複数のバッテリ管理チップおよびバッテリ管理チップに接続するホストプロセッサを含む。複数のバッテリ管理チップは複数のバッテリモジュールに接続でき、バッテリモジュールの状態を監視する。ホストプロセッサはバッテリ管理チップとの通信に使用できる。ホストプロセッサはバッテリ管理チップのアドレスを取得し、その後バッテリ管理チップにアクセスする。従来のバッテリ管理チップはそのアドレスの指示に特別のピン、例えば３本のピンを必要とする。である。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかし、特別のピンはバッテリ管理チップの無効サイズおよびプリント回路ボード（ＰＣＢ、printed circuit board）エリアを増大させ、それ故バッテリ管理チップコストが従って増加する。
その上幾つかのアプリケーションでは、ホストプロセッサはブロードキャストコマンドを送信し、全てのバッテリ管理チップにコマンドの同時実行を指令する。しかし通信遅延により、全てのバッテリ管理チップにとりブロードキャストコマンドの同時実行は不可能
【課題を解決するための手段】
【０００４】
一実施形態で、システムは複数のチップおよびホストプロセッサを含む。ホストプロセッサは複数のチップに接続し、計数コマンドを送信する。複数のチップは計数コマンドを含む計数パケットをチップからチップへ伝達し、各チップは計数パケットにおける情報を使用してそれ自体の固有アドレスを判断する。
【０００５】
別の実施形態で、バッテリ管理チップはバッテリ管理ユニットおよび計数回路を含む。バッテリ管理ユニットはバッテリ管理チップに接続するバッテリモジュールの電池状態を監視し、サンプリングする。計数回路はバッテリ管理ユニットに接続し、計数パケットを受信する。計数パケットは計数コマンドおよび第１の番号を含む。計数回路は計数コマンドに応じ、第１の番号に基づき第２の番号を発生する。 特許請求主題の実施形態が持つ特徴および利点は以下の詳細な説明の進展に従い、同じ番号が同じ部分を表す図面の参照に応じて明らかになろう。
【図面の簡単な説明】
【０００６】
【図１】は本発明の一実施形態に従う計数回路を伴うバッテリ管理システム例のブロック図を示す。
【図２】は本発明の一実施形態に従う計数回路例のブロック図を示す。
【図３】は本発明の一実施形態に従う計数回路に関連する信号タイミング図を示す。
【図４】は本発明の一実施形態に従う計数回路を伴うバッテリ管理システム例のブロック図を示す。
【図５Ａ】は本発明の一実施形態に従うバッテリ管理チップにおける垂直バス回路例のブロック図を示す。
【図５Ｂ】は本発明の一実施形態に従う垂直バス回路の受信機と関連する信号例を示す。
【図５Ｃ】は本発明の一実施形態に従う垂直バス回路の受信機と関連する信号例を示す。
【図６】本発明の一実施形態に従うバッテリ管理システムの動作タイミング図を示す。
【図７】本発明の一実施形態に従うバッテリ管理システムにより実行する動作フローチャートを示す。
【発明を実施するための形態】
【０００７】
次に、本発明の実施形態を詳細に参照することにする。本発明をこれらの実施形態と共に説明することにするが、これらの実施形態はそれら自体に本発明を制限すると考えないことが理解されよう。逆に添付する特許請求の範囲により規定するように、本発明は本発明の精神および範囲内に含みうる代替、修正および等価物を包含すると考える。
【０００８】
ここで説明する実施形態はプログラムモジュールのようなある形態のコンピュータ使用可能媒体に所在し、１台以上のコンピュータまたはその他のデバイスにより実行する汎用コンテキストコンピュータ実行可能命令において考察できる。一般にプログラムモジュールは、特定のタスクを実行するか、または特定の抽象データタイプを実装するルーティン、プログラム、オブジェクト、構成要素、データ構造などを含む。プログラムモジュールの機能は種々の実施形態において所望の如く結合または分散できる。
【０００９】
以下の詳細な説明のある部分をコンピュータメモリ内のデータビット演算に関する手順、論理ブロック、処理およびその他のシンボリック表現により提示する。これらの説明および表現は当業者の作業内容を他の当業者に最も効率的に伝達するのにデータ処理技術の当業者により使用する手段である。本出願で、手順、論理ブロック、処理または同類は所望の結果に導くステップ若しくは命令の自己完結シーケンスであると考える。ステップは物理量の物理的操作を必要とするものである。必然的ではないが通常、これらの量はコンピュータシステムにおいて蓄積、伝送、結合、比較およびその他の操作を行いうる電気的または磁気的信号の形態を取る。
【００１０】
とはいえ、全てのこれらおよび類似の用語は適する物理量に関連すべきであり、これらの量に適用する単に便利なラベルであることを留意すべきである。以下の考察から明らかなように別途特に記述しない限り、本出願を通じて「送信」、「検出」、「変換」、「比較」、「判断」または同類のような用語を利用する考察は、コンピュータシステムレジスタおよびメモリ内において物理（電子）量として表すデータを操作し、コンピュータシステムメモリまたはレジスタ若しくは他のそのような情報蓄積、伝送または表示デバイス内の物理量として同様に表す他のデータに変換する、コンピュータシステムまたは類似の電子計算デバイスの動作および処理に関連すると認識する。
【００１１】
制限するのではなく例として、コンピュータ使用可能媒体はコンピュータ蓄積媒体および通信媒体を含みうる。コンピュータ蓄積媒体はコンピュータ可読命令、データ構造、プログラムモジュールまたはその他のデータのような任意の情報蓄積方法若しくは技術において実装する揮発性並びに不揮発性、取り外し可能および取り外し不可能媒体を含む。コンピュータ蓄積媒体は以下に限らないが、所望の情報の蓄積に使用できるランダムアクセスメモリ（ＲＡＭ、random access memory）、読み出し専用メモリ（ＲＯＭ、read only memory）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ、electrically erasa-ble programmable ROM）、フラッシュメモリまたはその他のメモリ技術、コンパクトディスクＲＯＭ（ＣＤ−ＲＯＭ、compact disk ROM）、ディジタル多用途ディスク（ＤＶＤ、digital versatile disks）若しくはその他の光学的蓄積装置、磁気カセット、磁気テープ、磁気ディスク蓄積装置またはその他の磁気蓄積デバイス、若しくは任意の他の媒体を含む。
【００１２】
通信媒体はコンピュータ可読命令、データ構造、プログラムモジュールまたは搬送波若しくは他の伝送機構のような変調データ信号における他のデータを表すことができ、任意の情報配信媒体を含む。用語「変調データ信号」は１つ以上のその特徴セットを有するか、若しくは情報を信号に符号化するように変化した信号を意味する。制限するのではなく例として、通信媒体は有線ネットワーク若しくは直接有線接続のような有線媒体および音響、無線周波数（ＲＦ、radio frequency）、赤外線並びにその他の無線媒体のような無線媒体を含む。任意の上記の組み合わせもコンピュータ可読媒体の範囲内に含むべきである。
【００１３】
その上さらに本発明の以下の詳細な説明で、本発明の完全な理解をもたらすため、多くの特定の詳細を示す。しかし、本発明をこれらの特定の詳細以外において実行しうることは当業者により認識されよう。その他の場合、本発明の態様を不要に不明確にしないため、周知の方法、手順、構成要素および回路は詳細に説明していない。
【００１４】
図１は本発明の一実施形態に従う計数回路を伴うバッテリ管理システム例１００のブロック図を示す。一実施形態で、バッテリ管理システム１００は直列に接続する複数のバッテリモジュール１０２−ｉ、例えば１０２−１、１０２−２および１０２−３、バッテリモジュール１０２−１、１０２−２および１０２−３にそれぞれ接続するバッテリ管理チップ１１０−ｉ、例えば１１０−１、１１０−２および１１０−３並びにバッテリ管理チップ１１０−１に接続するホストプロセッサ１２０を含む。図１に示す実施形態は例証を目的とするのみであるので、バッテリ管理チップ数はバッテリ管理チップを使用する特定アプリケーションの要求に応じて任意の数でありうる。
【００１５】
バッテリモジュール１０２−ｉは１個以上のバッテリ電池、例えば図１の例に示すように４個のバッテリ電池をさらに含む。バッテリ管理チップ１１０−１、１１０−２および１１０−３はバスを介して互いに直列に接続する。各バッテリ管理チップ１１０−ｉは対応バッテリ管理ユニット１１１−ｉおよび対応バス回路１１２−ｉを含む。バッテリ管理ユニット１１１−ｉはホストプロセッサ１２０から受信する命令に従い対応バッテリモジュール１０２−ｉにおける各バッテリ電池の状態（例えば、電池電圧）を監視し、サンプリングできる。バス回路１１２−ｉは計数回路１１６−ｉを含み、バッテリ管理ユニット１１１−ｉとホストプロセッサ１２０間の信号を伝送する。
【００１６】
一実施形態で、ホストプロセッサ１２０は計数コマンドをバッテリ管理チップに送信し、各バッテリ管理チップにそれ自体のアドレスの判断を可能にする。一実施形態で、固有チップ番号を各バッテリ管理チップ１１０−ｉに割り当て、バッテリ管理チップ１１０−ｉのアドレスを表す。このような一実施形態で、ホストプロセッサ１２０は計数コマンドおよび初期チップ番号を含む計数パケットを送信する。計数パケットを受信すると、バス回路１１２−ｉにおける計数回路１１６−ｉは受信計数パケットにおけるチップ番号に基づき、例えば新規チップ番号を発生するため１だけ受信チップ番号を増進させることにより新規チップ番号を発生できる。一実施形態で、バッテリ管理チップ１１０−ｉのアドレスを表すのに発生する新規チップ番号を使用できる。別の実施形態で、バッテリ管理チップ１１０−ｉのアドレスを表すのに受信チップ番号を使用でき、上方バッテリ管理チップ１１０−（ｉ＋１）のアドレスを表すのに発生する新規チップ番号を使用できる。このような一実施形態では図１の例に示すように、バッテリ管理チップ１１０−３は最上位チップである。それ故、最上位バッテリ管理チップ１１０−３における計数回路１１６−３は新規チップ番号を発生しない。
【００１７】
一実施形態で、計数パケットはチェックデータをさらに含み、計数回路１１６−ｉはチェックデータに従い、例えばチェックデータの受信チップ番号との比較により、受信チップ番号をチェックする。受信チップ番号に誤りがあれば、バッテリ管理チップ１１０−ｉは受信計数パケットを廃棄でき、ホストプロセッサ１２０はこの場合新規計数パケットを再送し、そのバッテリ管理チップ１１０−ｉのアドレスを判断できる。
【００１８】
有利には各バッテリ管理チップ１１０−ｉのアドレスを表す固有チップ番号の使用により、バッテリ管理チップ１１０−ｉのアドレスの指示に従来使用するピンを除去する。従って、バッテリ管理チップ１１０−ｉのピン数は減少する。それ故、無効サイズおよびバッテリ管理チップのプリント回路ボード（ＰＣＢ）エリアは減少し、バッテリ管理チップコストは従って減少する。
【００１９】
図２は、本発明の一実施形態に従う図１の計数回路例１１６−ｉのブロック図を示す。計数回路１１６−ｉはチェック回路２１０、チップ番号発生器２２０およびマルチプレクサ（ＭＵＸ、multiplexer）２３０を含む。チップ番号発生器２２０は計数パケットを受信する第１の端子ＤＡＴＡ＿ＩＮ（データ＿イン）並びに信号ＦＩＲＳＴ＿ＣＨＩＰ＿ＢＩＴ（第１の＿チップ＿ビット）を受信する第２の端子を含む。一実施形態で、計数パケットにおけるチップ番号の第１のビットを端子ＤＡＴＡ＿ＩＮで受信する場合、信号ＦＩＲＳＴ＿ＣＨＩＰ＿ＢＩＴはハイである。チップ番号発生器２２０は計数パケットのチップ番号を受信し、例えば１だけ受信チップ番号を増進させることにより新規チップ番号をマルチプレクサ２３０に出力する。図２の例で、チップ番号発生器２２０はＸＯＲゲート２２１、ＯＲゲート２２２、ＡＮＤゲート２２３およびフリップフロップ２２４を含む。
【００２０】
チェック回路２１０は計数パケットのチップ番号を受信する端子ＣＨＩＰ＿ＩＮ「ｎ」およびチップ番号発生器２２０により発生する新規チップ番号を受信する端子ＣＨＩＰ＿ＯＵＴ「ｎ」を含む。一実施形態で、チェック回路２１０はチェック処理において端子ＤＡＴＡ＿ＩＮを介して計数パケットにおけるチェックデータをさらに受信する。チップ番号発生器２２０が新規チップ番号を発生後、チェック回路２１０により受信する信号ＳＴＡＲＴ＿ＣＨＥＣＫはハイである。次いで、チェック回路２１０は端子ＤＡＴＡ＿ＩＮで受信するチェックデータを端子ＣＨＩＰ＿ＩＮ「ｎ」で受信するチップ番号と比較し、誤りが受信チップ番号に生じたかを示す信号ＣＨＥＣＫ＿ＯＫを発生する。その上、チェック回路２１０はＭＵＸ２３０に対する新規チェックデータを発生でき、新規チェックデータを使用してチップ番号発生器２２０により発生する新規チップ番号における誤りをチェックする。一実施形態で、チェックデータは計数回路１１６−ｉにより受信するチップ番号の反転である。図２の例で、チェック回路２１０はＸＯＲゲート２１１および２１６、インバータ２１２、ＡＮＤゲート２１３、ＯＲゲート２１４およびフリップフロップ２１５を含む。
【００２１】
ＭＵＸ２３０はチップ番号発生器２２０により発生する新規チップ番号およびチェック回路２１０により発生する新規チェックデータを受信する。より明確には、ＭＵＸ２３０の第１の入力端子Ａはチップ番号発生器２２０に接続し、ＭＵＸ２３０の第２の入力端子Ｂはチェック回路２１０に接続する。ＭＵＸ２３０の選択端子Ｓは発生処理とチェック処理間の選択信号ＣＨＥＣＫＩＮＧ＿ＷＩＮＤＯＷ（チェック中＿ウインドウ）を受信する。発生処理過程で、ＭＵＸ２３０はチップ番号発生器２２０により発生する新規チップ番号を提供する。チェック処理過程で、ＭＵＸ２３０はチェック回路２１０により発生する新規チェックデータを提供する。
【００２２】
図３は本発明の一実施形態に従う図２の計数回路１１６−ｉに関連する信号タイミング図を示す。図３を図２と組み合わせて説明する。計数パケットを端子ＤＡＴＡ＿ＩＮで受信する。図３の例で、計数パケットは幾つかのアイドルビット、プレアンブルＰ、計数コマンド、チップ番号（例えば、ＣＨＩＰ＿ＮＵＭ（チップ＿番号）［０：５］、ここでＣＨＩＰ＿ＮＵＭ［０］は最下位ビットであり、ＣＨＩＰ＿ＮＵＭ［５］は最上位ビットである）およびチェックデータ（例えば、ＣＨＥＣＫ（チェック）［０：５］、ここでＣＨＥＣＫ［０］は最下位ビットであり、ＣＨＥＣＫ［５］は最上位ビットである）を含む。一実施形態で、計数コマンドをホストプロセッサ１２０により送信し、ホストプロセッサ１２０に接続するバッテリ管理チップ総数を判断し、各バッテリ管理チップにそれ自体のアドレスの判断を可能にする。一実施形態で、チェックデータＣＨＥＣＫ［０：５］はチップ番号ＣＨＩＰ＿ＮＵＭ［０：５］の反転である。
【００２３】
一実施形態で、チップ番号、例えばＣＨＩＰ＿ＮＵＭ［０：５］を計数コマンドの後で受信する。チップ番号ＣＨＩＰ＿ＮＵＭ［０］の第１のビットを端子ＤＡＴＡ＿ＩＮで受信すると、信号ＦＩＲＳＴ＿ＣＨＩＰ＿ＢＩＴはハイになり、これは発生処理を開始したことを示す。従って、ＯＲゲート２２２の出力信号ＣＡＲＲＹ（キャリー）はサイクル（時間ピリオド）Ｔ０中にハイになる。サイクルＴｎ＋１（例えば、ｎ＝０、１、２、３および４）中の信号ＣＡＲＲＹは対応入力ビットＣＨＩＰ＿ＮＵＭ［ｎ］に依存する。例えば入力ビットＣＨＩＰ＿ＮＵＭ［ｎ］がディジタルの１であれば、信号ＣＡＲＲＹはクロックＢＩＴ_ＣＬＫ（ビット＿クロック）の次サイクルＴｎ＋１の間ハイである。しかし入力ビットＣＨＩＰ＿ＮＵＭ［ｎ］がディジタルの０であれば、入力ビットＣＨＩＰ＿ＮＵＭ［ｎ＋１：５］がディジタルの０または１であるかにかわらず、信号ＣＡＲＲＹは次サイクルＴｎ＋１からＴ５迄の間ローに留まる。それ故ＸＯＲゲート２２１の使用により、チップ番号発生器２２０は、例えば受信チップ番号ＣＨＩＰ＿ＮＵＭ［０：５］を１だけ増進させたに等しい新規チップ番号を発生する。例えばチップ番号ＣＨＩＰ＿ＮＵＭ［０：５］がＴ０乃至Ｔ５の間１１００１０であれば、信号ＣＡＲＲＹはＴ０乃至Ｔ５の間１１１０００であり、チップ番号発生器２２０は新規チップ番号ＣＨＩＰ＿ＮＵＭ‘［０：５］００１０１０（ＣＨＩＰ＿ＮＵＭ’［０］は最下位ビットであり、ＣＨＩＰ＿ＮＵＭ‘［５］は最上位ビットである）を発生する。（垂直バスで、最下位ビットを最初に伝送し、ＣＨＩＰ＿ＮＵＭ［０］は最下位ビットであり、ＣＨＩＰ＿ＮＵＭ［５］は最上位ビットである。ＣＨＩＰ＿ＮＵＭ［０：５］が１１００１０であれば、新規発生番号ＣＨＩＰ＿ＮＵＭ’［０：５］は００１０１０であり、これは実際にチップ番号が０１００１１であることを意味し、新規発生チップ番号は０１０１００であり、これは０１００１１を１だけ増進させたものである。）発生処理過程で、ＭＵＸ２３０の選択端子Ｓで受信する信号ＣＨＥＣＫ＿ＷＩＮＤＯＷ（チェック＿ウインドウ）はローになる。結果として、ＭＵＸ２３０の出力ＤＡＴＡ＿ＯＵＴ（データ＿出口）はチップ番号発生器２２０の出力である。
【００２４】
信号ＳＴＡＲＴ＿ＣＨＥＣＫ（開始＿チェック）がハイになると、チェック処理が始まる。結果として、ＯＲゲート２１４の出力信号ＣＨＥＣＫ＿ＯＫ（チェック＿ＯＫ）がハイになる。クロックＢＩＴ_ＣＬＫの次サイクルＴ０‘の間に信号ＳＴＡＲＴ＿ＣＨＥＣＫはローになる。従って、信号ＣＨＥＣＫ＿ＯＫはＡＮＤゲート２１３の出力により決定する。チェックデータＣＨＥＣＫ［０：５］をＴ０‘からＴ５‘の間に入力端子ＤＡＴＡ＿ＩＮで受信する。チェック処理が完了するまで、信号ＥＮＤ＿ＣＨＥＣＫ（終了＿チェック）はローに留まる。結果として、インバータ２１２の出力はハイに留まる。チェックデータＣＨＥＣＫ［０：５］は一実施形態ではチップ番号ＣＨＩＰ＿ＮＵＭ［０：５］の反転である。結果として、信号ＣＨＥＣＫ＿ＯＫはＴ０‘乃至Ｔ５‘の間ハイに留まり、これはチップ番号ＣＨＩＰ＿ＮＵＭ［０：５］において誤りが生じなかったことを示す。その間に、入力端子ＣＨＩＰ＿ＯＵＴ（チップ＿出口）「ｎ」はチップ番号発生器２２０により発生する新規チップ番号ＣＨＩＰ＿ＮＵＭ’［０：５］を受信する。チップ番号ＣＨＩＰ＿ＮＵＭ［ｎ］に誤りがなければ、信号ＣＨＥＣＫ＿ＯＫはＴｎ‘の間ハイに留まり、ＸＯＲゲート２１６は端子ＣＨＩＰ＿ＯＵＴ「ｎ」で受信するデータビットの反転である新規チェックデータビットを発生する。従って新規チェックデータを発生し、これはチップ番号発生器２２０により発生する新規チップ番号の反転である。Ｔ０‘からＴ５‘のチェック処理の間、ＭＵＸ２３０の選択端子Ｓで受信する信号ＣＨＥＣＫ＿ＷＩＮＤＯＷはハイに留まる。結果として、ＭＵＸ２３０の出力ＤＡＴＡ＿ＯＵＴはチェック回路２１０の出力である。サイクルＴ５‘の後、信号ＣＨＥＣＫ＿ＷＩＮＤＯＷは再びローになり、これはチェック処理が完了したことを示す。
【００２５】
一実施形態で、バス回路１１２−ｉは計数コマンド、新規チップ番号および新規対応チェックデータを含む新規計数パケットを対応バッテリ管理チップ１１０−（ｉ＋１）の上方バス回路１１２−（ｉ＋１）に次いで送信する。一実施形態で、バッテリ管理チップ１１０−ｉが最上位バッテリ管理チップであれば、バッテリ管理チップ１１０−ｉはホストプロセッサ１２０にも送信しうる応答をバッテリ管理チップ１１０−（ｉ−１）に送信する。応答は計数コマンドおよびバッテリ管理チップ１１０−ｉのチップ番号を含みえ、ホストプロセッサ１２０は応答のチップ番号に従いバッテリ管理システムのバッテリ管理チップ総数を判断できる。しかし信号ＣＨＥＣＫ＿ＯＫがＴ０‘乃至Ｔ５‘の間何時もローであることをバス回路１１２−ｉが検出すれば、チェック回路２１０はチップ番号発生器２２０により発生する新規チップ番号の反転でないチェックデータを発生する。この場合、上位バッテリ管理１１０−（ｉ＋１）はチップ番号またはチェックデータに誤りが発生したことを検出でき、計数パケットを廃棄でき、ホストプロセッサ１２０は新規計数コマンドを再送でき、ホストプロセッサ１２０に接続するバッテリ管理チップ総数を判断し、各バッテリ管理チップにそれ自体のアドレスの判断を可能にするようにする。
【００２６】
図４は本発明の一実施形態に従う図２の計数回路を伴うバッテリ管理システム例４００のブロック図を示す。一実施形態で、バッテリ管理システム４００は直列に接続するバッテリモジュール４０２−ｉ、例えば４０２−１、４０２−２および４０２−３、バッテリモジュール４０２−１、４０２−２および４０２−３にそれぞれ接続するバッテリ管理チップ４１０−ｉ、例えば４１０−１、４１０−２および４１０−３およびバッテリ管理チップ４１０−１に接続するホストプロセッサ４４０を含む。図４に示す実施形態は例証を目的とするのみであるので、バッテリ管理チップ数は特定アプリケーションの要求に応じて任意の数でありうる。
【００２７】
バッテリモジュール４０２−ｉは１個以上のバッテリ電池、例えば図４の例に示すように６個のバッテリ電池をさらに含む。バッテリ管理チップ４１０−１、４１０−２および４１０−３は１個以上の直流絶縁器を介して互いに接続する。一実施形態で、直流絶縁器はパッシブ絶縁器であり、従って直流絶縁器に電力を供給する追加電力供給を必要としない。例えば、複数個のキャパシタＣ１乃至Ｃ１０はバッテリ管理システム４００においてバッテリ管理チップ４１０−１乃至４１０−３の直流絶縁に使用できる。図４の例に示すように、バッテリ管理チップ４１０−３はキャパシタＣ６乃至Ｃ１０を介してバッテリ管理チップ４１０−２に接続し、バッテリ管理チップ４１０−２はキャパシタＣ１乃至Ｃ５を介してバッテリ管理チップ４１０−１に接続する。別の実施形態では、複数の変圧器即ちインダクタもバッテリ管理システム４００においてバッテリ管理チップ４１０−１乃至４１０−３の直流絶縁に使用できる。隣接バッテリ管理チップ間における直流絶縁器の使用により、バッテリ管理チップを直流絶縁し、隣接バッテリモジュール間に接続断が生じれば損傷から保護しうる。その上パッシブ直流絶縁器の使用により、バッテリ管理システムコストを削減する。
【００２８】
一実施形態で、各バッテリ管理チップ４１０−ｉは対応バッテリ管理ユニット４１１−ｉおよび対応垂直バス回路４１２−ｉを含む。バッテリ管理ユニット４１１−ｉはホストプロセッサ４４０から受信する命令により対応バッテリモジュール４０２−ｉにおける各バッテリ電池の状態（例えば、電池電圧）を監視し、サンプリングできる。垂直バス回路４１２−ｉはバッテリ管理ユニット４１１−ｉとホストプロセッサ４４０間の信号を伝送する。一実施形態で、垂直バス回路４１２−ｉは計数回路４１６−ｉをさらに含む。図４に示すように、計数回路４１６−ｉの構成及び動作は図２の計数回路１１６−ｉに類似し、従って繰り返す説明は簡潔さおよび明快さのためここでは省略する。
【００２９】
一実施形態で、垂直バス回路４１２−ｉはピンＩＮ（入口）（ｉ−１）’＋およびＩＮ（ｉ−１）’を介して下位バッテリ管理チップ４１０−（ｉ−１）から第１の差分入力データ信号対（例えば、正差分信号ＩＮＰＵＴ（入力）＋および負差分信号ＩＮＰＵＴ−）を受信し、それぞれピンＯＵＴ（出口）ｉ＋およびＯＵＴｉ−を介して上位バッテリ管理チップ４１０−（ｉ＋１）に第１の差分出力データ信号対（例えば、正差分信号ＯＵＴＰＵＴ（出力）＋および負差分信号ＯＵＴＰＵＴ−）を出力する。垂直バス回路４１２−ｉはピンＩＮｉ＋およびＩＮｉ−を介して上位バッテリ管理チップ４１０−（ｉ＋１）から第２の差分入力データ信号対をさらに受信し、ピンＯＵＴ（ｉ−１）’＋およびＯＵＴ（ｉ−１）’を介して下位バッテリ管理チップ４１０−（ｉ−１）に第２の差分出力データ信号対を出力する。一実施形態で、バッテリ管理チップ４１０−３のピンＩＮ３＋、ＩＮ３−，ＯＵＴ３＋、およびＯＵＴ３−を接地する、これはバッテリ管理チップ４１０−３が最上位チップであることを示す。それ故、バッテリ管理チップ４１０−３はピンＩＮ３＋およびＩＮ３−を介して第２の差分入力データ信号対を受信しないが、バッテリ管理チップ４１０−３はピンＯＵＴ２‘＋およびＯＵＴ２’−を介して下位バッテリ管理チップ４１０−２に第２の差分出力データ信号対を出力できる。一実施形態で、最下位バッテリ管理回路４１０−１の垂直バス回路４１２−１はピンＩＮ０‘＋およびＩＮ０’−を介してコンバータ４１３から第１の差分入力データ信号対を受信し、ピンＯＵＴ１＋およびＯＵＴ１−を介して上位バッテリ管理チップ４１０−２に第１の差分出力データ信号対を出力する。垂直バス回路４１２−１はピンＩＮ１＋およびＩＮ１−を介してバッテリ管理チップ４１０−２から第２の差分入力データ信号対をさらに受信し、ピンＯＵＴ０‘＋およびＯＵＴ０’−を介してコンバータ４１３に第２の差分出力データ信号対を出力する。垂直バス回路４１２−ｉはホストプロセッサ４４０に対応バッテリ管理チップ４１０−ｉの状態（例えば、バッテリ管理チップ４１０−ｉの自己テストが完了しているか）を通報し、ホストプロセッサ４４０からサービスを要求する警報信号をピンＡＬＴ（警報）（ｉ−１）‘を介してさらに提供できる。警報信号を下位バッテリ管理チップ４１０−（ｉ−１）に送信し、ホストプロセッサ４４０にさらに伝送する。
【００３０】
有利には差分入力／出力データ信号の使用により、垂直バスにおける雑音を削減または除去する。その上一実施形態で差分データ信号を伝送中の任意のバスにおける異常状態（例えば、回路開放または回路短絡）の場合、他の差分信号対の単一線路の使用により通信を継続できる。別の実施形態で丁度説明するような異常状態が生じれば、差分入力／出力データ信号の送信に他の線路対を使用することにより通信を継続できる。このように、差分入力／出力データ信号の伝送線路は両方向モードで動作できる。
【００３１】
一実施形態で図４の例に示すように、コンバータ４１３はホストプロセッサ４４０および垂直バス回路４１２−１に接続する。コンバータ４１３は第１のタイプのプロトコル、例えば直列周辺インタフェース（ＳＰＩ、Serial Peripheral Interface）バスプロトコルを使用してホストプロセッサ４４０と通信する。コンバータ４１３とホストプロセッサ４４０間で伝送する信号はピンＳＤＯを介してコンバータ４１３からホストプロセッサ４４０に伝送する出力データ信号、ピンＩＲＱを介してコンバータ４１３からホストプロセッサ４４０に伝送する要求信号、ピンＳＤＩを介してホストプロセッサ４４０からコンバータ４１３に伝送する入力データ信号並びにピンＳＣＫおよびピン／ＣＳをそれぞれ介してホストプロセッサ４４０からコンバータ４１３に伝送するクロック信号並びに稼働信号を含む。一実施形態で、コンバータ４１３は第２のタイプのプロトコル、例えば垂直バスプロトコルを使用して垂直バス回路４１２−１と通信し、バッテリ管理チップ４１０−ｉは第２のタイプのプロトコル、例えば垂直バスプロトコルを使用して隣接バッテリ管理チップ４１０−（ｉ＋１）および４１０−（ｉ−１）と通信する。コンバータ４１３は第１のタイプのプロトコルを使用して通信し、ピンＳＤＩを介してホストプロセッサ４４０から受信するデータを第２のタイプのプロトコルを使用して通信でき、ピンＩＮ０‘−およびＩＮ０’＋を介して垂直バス回路４１２−１に伝送できる差分データ信号対に変換できる。同様に、コンバータ４１３は第２のタイプのプロトコルにより通信し、ピンＯＵＴ０‘−およびＯＵＴ０’＋を介して垂直バス回路４１２−１から受信する差分データ信号対を第１のタイプのプロトコルにより通信でき、ピンＳＤＯを介してホストプロセッサ４４０に伝送できるデータへの変換もできる。図４の例で、コンバータ４１３はバッテリ管理チップ４１０−１に統合する。とはいえ、コンバータ４１３はバッテリ管理チップ４１０−１の外部に位置することもできる。
【００３２】
動作では、ホストプロセッサ４４０はピンＳＤＩを介してバッテリ管理チップ４１０−１に計数コマンドを送信し、ホストプロセッサ４４０に接続するバッテリ管理チップ総数を判断し、各バッテリ管理チップ４１０−ｉにそれ自体のアドレスの判断を可能にする。一実施形態で、各バッテリ管理チップ４１０−ｉに対応バッテリ管理チップのアドレスを表す固有チップ番号を割り当てる。例えばホストプロセッサ４４０から計数コマンドを受信すると、コンバータ４１３は初期化チップ番号、例えば００００００を発生する。コンバータ４１３は計数誤りチェックのためチェックデータも発生でき、例えばチェックデータは初期化チップ番号の反転、例えば１１１１１１である。一実施形態で、コンバータ４１３は計数コマンド、初期化チップ番号およびチェックデータを含む計数パケットをバッテリ管理チップ４１０−１の垂直バス回路４１２−１に送信する。コンバータ４１３により送信する計数パケットは垂直バスプロトコルに準拠する。
【００３３】
コンバータ４１３から計数パケットを受信すると、垂直バス回路４１２−１は計数パケットの初期化チップ番号を垂直バス回路４１２−１のレジスタに蓄積できる。垂直バス回路４１２−１の計数回路４１６−１は例えば受信計数パケットにおける初期化チップ番号の増進により新規チップ番号（例えば、０００００１）をさらに発生し、対応チェックデータ（例えば、１１１１１０）、例えば新規チップ番号の反転を発生し、計数コマンド、新規チップ番号および対応チェックデータを含む計数パケットを一実施形態ではバッテリ管理チップ４１０−２の垂直バス回路４１２−２に送信する。垂直バス回路４１２−２および４１２−３の動作は垂直バス回路４１２−１の動作と同じであり、従って繰り返す説明は簡潔さおよび明快さのためここでは省略する。
【００３４】
一実施形態で、対応バッテリ管理チップ４１０−ｉの垂直バス回路４１２−ｉにより受信するチップ番号を使用してバッテリ管理チップ４１０−ｉのアドレスを表す。このような一実施形態では図４の例に示すように、バッテリ管理チップ４１０−３における垂直バス回路４１２−３のピンＩＮ３＋、ＩＮ３−，ＯＵＴ３＋、ＯＵＴ３−およびＡＬＴ３を接地する、これはバッテリ管理チップ４１０−３が最上位チップであることを示す。それ故、最上位バッテリ管理チップ４１０−３の垂直バス回路４１２−３は新規チップ番号を発生しない。とはいえ別の実施形態では、垂直バス回路４１２−ｉにより発生するチップ番号を使用してバッテリ管理チップ４１０−ｉのアドレスを表し、従って最上位バッテリ管理チップ４１０−３の垂直バス回路４１２−３はバッテリ管理チップ４１０−３のアドレスを表す新規チップ番号を発生する。
【００３５】
一実施形態で最上位バッテリ管理チップ４１０−３が計数パケットを受信（そして新規チップ番号を使用してバッテリ管理チップ４１０−ｉのアドレスを表すのであれば、新規チップ番号を発生）後、最上位バッテリ管理チップ４１０−３は他のバッテリ管理チップ４１０−１および４１０−２並びにホストプロセッサ４４０にも応答を送信する。一実施形態では、応答は計数コマンドおよび最上位バッテリ管理チップのチップ番号（例えば、図４の例に示すようにバッテリ管理チップ４１０−３）を含む。ホストプロセッサ４４０が応答を受信後、例えば最上位バッテリ管理チップのチップ番号により、ホストプロセッサ４４０はホストプロセッサ４４０に接続するバッテリ管理チップ総数を判断できる。
【００３６】
図５Ａは本発明の一実施形態に従う図４のバッテリ管理チップ４１０−ｉにおける垂直バス回路例４１２−ｉのブロック図を示す。図５Ａを図４と組み合わせて説明する。
【００３７】
一実施形態で、垂直バス回路４１２−ｉは下方データ経路、上方データ経路および警報データ経路を含む。上方データ経路は受信機５３２−ｉ、ディジタル位相ロックループ（ＰＬＬ、phase-locked loop）５１７−ｉ、コマンドプロセッサ５１０−ｉ並びに送信機５３３−ｉを含む。コマンドプロセッサ５１０−ｉは計数回路５１６−ｉをさらに含みうる。下方データ経路は受信機５３１−ｉ、ディジタル位相ロックループ（ＰＬＬ）５０５−ｉ、応答発生器５０７−ｉおよび送信機５３４−ｉを含む。警報データ経路は受信機５２１−ｉ、警報論理５２２−ｉ並びに変調器５２３−ｉを含む。
【００３８】
受信機５３２−ｉはピンＩＮ（ｉ−１）‘＋およびＩＮ（ｉ−１）‘−を介して第１の差分入力データ信号対ＩＮＰＵＴ＋並びにＩＮＰＵＴ−を受信する比較器対５１２−ｉおよび５１４−ｉを含む。例えば、ピンＩＮ（ｉ−１）‘＋は差分信号の正差分信号ＩＮＰＵＴ＋を受信し、ピンＩＮ（ｉ−１）‘−は差分信号の負差分信号ＩＮＰＵＴ−を受信する。共通モード電圧ＶＣＭ１をノード５６２で電圧ソース５６６−ｉにより供給し、それぞれキャパシタＣ４およびＣ３を介して受信機５３２−ｉにより受信する（図５Ａの例には図示しない）信号ＩＮ＋並びにＩＮ−に定常状態電圧を供給する。
【００３９】
一実施形態で、オフセット電圧Ｖｏｆｆｓｅｔを提供し、受信機５３２−ｉの出力信号ＤＯＵＴおよびさらに雑音排除並びに高周波信号排除ヒステリシスエリアを規定する。図５Ａの例に示すように、比較器５１２−ｉの非反転端子は埋め込みオフセット電圧発生器、例えば電圧ソース５４３−ｉを通じて比較器５１４−ｉの反転端子に接続する。比較器５１４−ｉの非反転端子は埋め込みオフセット電圧発生器、例えば電圧ソース５４４−ｉを通じて、図５Ａの例に示すように比較器５１２−ｉの反転端子に接続する。電圧ソース５４３−ｉおよび電圧ソース５４４−ｉそれぞれを跨ぐ電圧はＶｏｆｆｓｅｔに等しい。図５Ａの例に示すように、電圧ソース５４４−ｉの負端子は比較器５１２−ｉの反転端子に接続し、電圧ソース５４３−ｉの負端子は比較器５１４−ｉの反転端子に接続する。別の実施形態で、電圧ソース５４４−ｉの正端子は比較器５１２−ｉの非反転端子に接続することもできる。電圧ソースの正端子は比較器５１４−ｉの非反転端子に接続できる。
【００４０】
一実施形態で図５Ａの例に示すように、埋め込みオフセット電圧発生器は電圧ソースにより実装できる。別の実施形態で、埋め込みオフセット電圧発生器は抵抗を通じて流れる電流を有する抵抗により代わって実装できる。
【００４１】
図５Ａの例に示すように、比較器５１２−ｉおよび５１４−ｉのそれぞれはＮＡＮＤゲートに接続する。例えば、比較器５１２−ｉの出力はＮＡＮＤゲート５４２−ｉに接続し、比較器５１４−ｉの出力はＮＡＮＤゲート５４１−ｉに接続する。ＮＡＮＤゲート５４１−ｉの出力はディジタルＰＬＬ５１７−ｉに接続し、ピンＩＮ（ｉ−１）‘＋で受信する正差分データ信号ＩＮＰＵＴ＋を示すデータ信号ＤＯＵＴ（Ｄ出口）を同期のためディジタルＰＬＬ５１７−ｉに提供する。別の実施形態で、ＮＡＮＤ５４２−ｉの出力はディジタルＰＬＬ５１７−ｉに接続でき、ピンＩＮ（ｉ−１）‘−で受信する負差分データ信号ＩＮＰＵＴ−を示す出力データ信号をディジタルＰＬＬ５１７−ｉに提供する。一実施形態で、比較器５１２−ｉおよび５１４−ｉは差分入力比較器に統合できる。
【００４２】
一実施形態で図５Ａの例に示すように、比較器５１２−ｉおよび５１４−ｉ、オフセット電圧発生器５４４−ｉ並びに５４３−ｉおよびＮＡＮＤゲート５４１−ｉ並びに５４２−ｉは受信機５３２−ｉの出力信号ＤＯＵＴのヒステリシスユニットとして実装できる。信号ＩＮ＋とＩＮ−間の差分がオフセット電圧Ｖｏｆｆｓｅｔより大きければ、出力信号ＤＯＵＴは論理的ローまたは論理的ハイでありうる。より明確には、出力信号ＤＯＵＴは式（１）により与えるように論理的ハイでありうる：
ＶＩＮ＋−ＶＩＮ−＞Ｖｏｆｆｓｅｔ （１）
出力信号ＤＯＵＴは式（２）により与えるように論理的ローでありうる：
ＶＩＮ＋−ＶＩＮ−＜−Ｖｏｆｆｓｅｔ （２）
式（３）で示すように信号ＩＮ＋とＩＮ−間の差分がオフセット電圧Ｖｏｆｆｓｅｔより小さければ、出力信号ＤＯＵＴはその前の状態を維持し、変化しない。
｜ＶＩＮ＋−ＶＩＮ−｜＜Ｖｏｆｆｓｅｔ （３）
【００４３】
図５Ａに示すように、図５Ｂは垂直バス回路４１２−ｉの受信機５３２−ｉに関連する信号例を示す。信号ＩＮＰＵＴ＋およびＩＮＰＵＴ−は下位バッテリ管理チップ４１０−（ｉ−１）からそれぞれキャパシタＣ４並びにＣ３に送信する差分入力データ信号を表す。別の実施形態で、バッテリ管理チップが最下位バッテリ管理チップ４１０−１であれば、信号ＩＮＰＵＴ＋およびＩＮＰＵＴ−はコンバータ４１３からの差分入力データ信号を表す。信号ＩＮ＋並びにＩＮ−はそれぞれキャパシタＣ４およびＣ３を介して受信機５３２−ｉにより受信する信号である。信号ＤＯＵＴはＮＡＮＤゲート５４１−ｉにより出力し、受信機５３２−ｉの出力を表す。一実施形態で、ＤＯＵＴはキャパシタＣ４により受信する正差分データ信号ＩＮＰＵＴ＋を示す。図５Ｂの例に示すように、時間ＴｎにおいてピンＩＮ（ｉ−１）‘＋およびＩＮ（ｉ−１）‘−に雑音があり、差分信号ＩＮ＋とＩＮ−の差がオフセット電圧Ｖｏｆｆｓｅｔにより規定するヒステリシスエリア内にあれば、その場合その雑音は信号ＤＯＵＴにおいて削除できる。
【００４４】
戻って図５Ａを参照すると、ディジタルＰＬＬ５１７−ｉはバッテリ管理チップ４１０−ｉのクロックと受信データ信号を同期させ、同期データをコマンドプロセッサ５１０−ｉに送信する。コマンドプロセッサ５１０−ｉは同期データを処理できる。一実施形態で同期データがホストプロセッサ４４０からの命令、例えば対応バッテリモジュール４０２−ｉの電池電圧をサンプリングするバッテリ管理チップ４１０−ｉへの命令である場合、コマンドプロセッサ５１０−ｉは同期データのアドレスを対応バッテリ管理チップ４１０−ｉのアドレスと比較できる。一実施形態で、アドレスは計数過程で各バッテリ管理チップに割り当てる固有チップ番号でありうる。アドレスが整合すれば、コマンドプロセッサ５１０−ｉは応答発生器５０７−ｉにデータを送信する。このような一実施形態で、応答発生器５０７−ｉはバッテリ管理チップ４１０−ｉに命令の実行を指令する、例えばバッテリ管理ユニット４１１−ｉに対応バッテリモジュール４０２−ｉの電池電圧のサンプリングを指令し、ホストプロセッサ４４０への応答を発生する。アドレスが整合しなければ、コマンドプロセッサ５１０−ｉは同期データを送信機５３３−ｉに送信する。図５Ａの例に示すように、送信機５３３−ｉは複数のインバータ５１１−ｉ、５１３−ｉおよび５１５−ｉを含む。インバータ５１１−ｉおよび５１５−ｉは正差分信号を駆動し、出力でき、５１３−ｉは負差分信号を駆動し、出力できる。このように、送信機５３３−ｉはピンＯＵＴｉ＋およびＯＵＴｉ−を介して同期データを示す差分出力データ信号対をバッテリ管理チップ４１０−（ｉ＋１）の垂直バス回路４１２−（ｉ＋１）に出力する。
【００４５】
下方データ経路における受信機５３１−ｉの要素および構成は受信機５３２−ｉにおいて示すのと同じである。それ故、受信機５３２−ｉにおけるのと類似の機能を有する受信機５３１−ｉの要素は簡潔さおよび明快さのためここでは繰り返して説明しないことにする。
【００４６】
図５Ａに示すように、図５Ｃは、垂直バス回路４１２−ｉの受信機５３１−ｉと関連する信号例を示す。信号ＩＮＰＵＴ‘＋およびＩＮＰＵＴ’−は上位バッテリ管理チップ４１０−（ｉ＋１）からそれぞれキャパシタＣ６およびＣ７に送信する差分入力データ信号を表す。信号ＩＮ ‘＋およびＩＮ’−はそれぞれキャパシタＣ６およびＣ７を介して受信機５３１−ｉにより受信する信号である。信号ＤＯＵＴ‘はＮＡＮＤゲート５５２−ｉにより出力し、受信機５３１−ｉの出力を表す。一実施形態で、信号ＤＯＵＴ’はキャパシタＣ６により受信する正差分データ信号ＩＮＰＵＴ‘＋を示す。図５Ｃの例に示すように、時間Ｔｎ’においてピンＩＮｉ＋およびＩＮｉ−に存在する雑音があり、差分信号ＩＮ’＋とＩＮ‘−の差がオフセット電圧Ｖｏｆｆｓｅｔにより規定するヒステリシスエリア内にあれば、その場合その雑音は信号ＤＯＵＴ’において削除できる。
【００４７】
戻って図５Ａを参照すると、受信機５３１−ｉの出力データ信号をディジタルＰＬＬ５０５−ｉに送信する。ディジタルＰＬＬ５０５−ｉはバッテリ管理チップ４１０−ｉのクロックと受信データ信号を同期させ、同期データを応答発生器５０７−ｉに送信する。一実施形態で、応答発生器５０７−ｉは同期データを受信し、同期データを送信機５３４−ｉに伝送する。別の実施形態で、応答発生器５０７−ｉはホストプロセッサ４４０からの命令に応じて応答を発生し、送信機５３４−ｉを介してホストプロセッサ４４０に応答を送信する。図５Ａの例に示すように、送信機５３４−ｉは複数のインバータ５０４−ｉ、５０６−ｉおよび５０８−ｉを含む。インバータ５０４−ｉ並びに５０６−ｉは正差分信号を駆動し、出力でき、インバータ５０８−ｉは負差分信号を駆動し、出力できる。このように、送信機５３４−ｉはピンＯＵＴ（ｉ−１）‘＋およびＯＵＴ（ｉ−１）’−を介してバッテリ管理チップ４１０−（ｉ−１）の垂直バス回路４１２−（ｉ−１）に応答発生器５０７−ｉから受信するデータを示す差分出力データ信号対を出力する。しかしバッテリ管理チップ４１０−ｉが最下位バッテリ管理チップ４１０−１であれば、送信機５３４−１はピンＯＵＴ０‘＋およびＯＵＴ０’−を介してコンバータ４１３に差分出力データ信号対を出力する。コンバータ４１３は受信差分データ信号対を第１のタイプのプロトコル、例えばＳＰＩバスプロトコルに準拠するデータに変換でき、変換データをホストプロセッサ４４０に送信できる。
【００４８】
有利には図５Ａの例に示すように、受信機５３１−ｉおよび５３２−ｉは比較的低電力消費および簡単な回路を有する。その上、受信機５３２−ｉ／５３１−ｉの差分入力信号の差がオフセット電圧Ｖｏｆｆｓｅｔにより規定するヒステリシスエリア内にあれば、ピン（例えば、ピンＩＮ（ｉ−１）’＋、ＩＮ（ｉ−１）‘−、ＩＮ＋およびＩＮ−）に存在する雑音を削除できる。
【００４９】
一実施形態で、垂直バス回路４１２−ｉの警報論理５２２−ｉは対応バッテリ管理チップ４１０−ｉの状態、例えばバッテリ管理チップ４１０−ｉの自己テストが完了しているかをホストプロセッサ４４０に通報し、ホストプロセッサ４４０からサービスを要求する警報信号を提供できる。警報信号は符号化のため変調器５２３−ｉに伝送する。符号化警報信号はピンＡＬＴ（ｉ−１）‘を介してバッテリ管理チップ４１０−（ｉ−１）の垂直バス回路４１２−（ｉ−１）に送信する。一実施形態で符号化警報信号を垂直バス回路４１２−（ｉ−１）の受信機５２１−（ｉ−１）により受信する場合、受信機５２１−（ｉ−１）は受信符号化警報信号を警報論理５２２−（ｉ−１）に伝送する。警報論理５２２−（ｉ−１）は受信符号化警報信号を符号化解除し、符号化解除警報信号を符号化のため変調器５２３−（ｉ−１）に送信する。符号化後、新規符号化警報信号をピンＡＬＴ（ｉ−２）‘を介して垂直バス回路４１２−（ｉ−２）に送信し、ホストプロセッサ４４０にさらに伝送する。別の実施形態で変調器５２３−１が最下位バッテリ管理チップ４１０−１にあれば、変調器５２３−１はピンＡＬＴ０‘を介して符号化警報信号をコンバータ４１３に送信できる。コンバータ４１３は第２のタイプのプロトコルにより通信する受信符号化警報信号を第１のタイプのプロトコルにより通信でき、ピンＩＲＱを介してホストプロセッサ４４０に伝送できるデータに変換する。
【００５０】
図６は本発明の一実施形態に従う図４のバッテリ管理システム４００の動作タイミング図６００を示す。図６を図４と組み合わせて説明する。ｔ０で、コマンド、例えば計数コマンドをホストプロセッサ４４０により送信する。計数コマンドを使用してホストプロセッサ１２０に接続するバッテリ管理チップ総数を判断し、各バッテリ管理チップにそれ自体のアドレスの判断を可能にする。ｔ１で、計数コマンド、初期チップ番号およびチェックデータを含む計数パケットを、コンバータ４１３を介して最下位バッテリ管理チップ４１０−１の垂直バス回路４１２−１により受信する。時間ｔ２で、バッテリ管理チップ４１０−１の垂直バス回路４１２−１は計数コマンド、計数回路４１６−１により発生する新規チップ番号および対応チェックデータを含む計数パケットを発生し、計数パケットをバッテリ管理チップ４１０−２に送信する。時間ｔ３で、バッテリ管理チップ４１０−２はバッテリ管理チップ４１０−１により送信する計数パケットを受信する。時間ｔ４で、バッテリ管理チップ４１０−２は計数コマンド、計数回路４１６−２により発生する新規チップ番号および対応チェックデータを含む計数パケットを発生し、その計数パケットをバッテリ管理チップ４１０−３に送信する。バッテリ管理チップ４１０−３は時間ｔ５でバッテリ管理チップ４１０−２により送信する計数パケットを受信する。
【００５１】
図４の例に示すように、バッテリ管理チップ４１０−３は最上位チップである。最上位バッテリ管理チップ４１０−３がバッテリ管理チップ４１０−２から計数パケットを受信後時間ｔ６で、最上位バッテリ管理チップ４１０−３はバッテリ管理チップ４１０−１、４１０−２およびホストプロセッサ４４０に応答を送信する。一実施形態で、応答は計数コマンド並びにバッテリ管理チップ４１０−３のチップ番号を含みうる。時間ｔ７で、バッテリ管理チップ４１０−２は応答を受信し、バッテリ管理チップ４１０−１に応答をさらに送信する。時間ｔ８で、バッテリ管理チップ４１０−１は応答を受信する。時間ｔ９で、ホストプロセッサ４４０は応答を受信する。応答を受信すると、最上位バッテリ管理チップのチップ番号に基づき、ホストプロセッサ４４０はホストプロセッサ４４０に接続するバッテリ管理チップ総数を判断できる。
【００５２】
その上一実施形態で、時間ｔ２でバッテリ管理チップ４１０−１がバッテリ管理チップ４１０−２に計数パケットを送信すると、時間ｔ８でバッテリ管理チップ４１０−１が最上位バッテリ管理チップ４１０−３から応答を受信するまでに、例えばバッテリ管理チップ４１０−１のタイマＴＩＭＥＲ１は走行を開始する。このようにして、時間ピリオドＴ１（Ｔ１＝ｔ８−ｔ２）を計算する。時間ｔ４でバッテリ管理チップ４１０−２がバッテリ管理チップ４１０−３に計数パケットを送信すると、時間ｔ７でバッテリ管理チップ４１０−２がバッテリ管理チップ４１０−３から応答を受信するまでに、例えばバッテリ管理チップ４１０−２のタイマＴＩＭＥＲ２は走行を開始する。このようにして、時間ピリオドＴ２を計算する（Ｔ２＝ｔ７−ｔ４）。
【００５３】
時間ピリオドＴ１およびＴ２を使用して以下のようにバッテリ管理チップ間の通信遅延を補償する。一実施形態で、ホストプロセッサ４４０はバッテリ管理チップにブロードキャストコマンドを送信でき、バッテリ管理チップにバッテリモジュールの各電池状態のサンプリングを指令する。例えば時間ｔ１０で、ブロードキャストコマンド、例えば電池電圧をサンプリングするサンプリングコマンドをホストプロセッサ４４０により送信し、各バッテリ管理チップ４１０−ｉに対応バッテリモジュール４０２−ｉの各電池の電池電圧のサンプリングを指令する。時間ｔ１１で、バッテリ管理チップ４１０−１はサンプリングコマンドを受信する。例えばバッテリ管理チップ４１０−１の補償タイマは時間ピリオドＴＤ１の間に走行を開始する。一実施形態で、ＴＤ１＝Ｔ１／２である。従って、時間ｔ１３で、即ち時間ｔ１１の後遅延時間ＴＤ１で、バッテリ管理チップ４１０−１はバッテリモジュール４０２−１の電池の電池電圧をサンプリングする。同様に時間ｔ１２で、バッテリ管理チップ４１０−２はサンプリングコマンドを受信する。例えばバッテリ管理チップ４１０−２の補償タイマは時間ピリオドＴＤ２の間に走行を開始する。一実施形態で、ＴＤ２＝Ｔ２／２である。従って、時間ｔ１３で、即ち時間ｔ１２の後遅延時間ＴＤ２で、バッテリ管理チップ４１０−２もバッテリモジュール４０２−２の電池電圧をサンプリングする。時間ｔ１３で、最上位バッテリ管理チップ４１０−３はサンプリングコマンドを受信し、バッテリモジュール４０２−３の電池電圧をまたサンプリングする。有利には、全てのバッテリ管理チップ４１０−１乃至４１０−３は同時（ｔ１３）に電池状態をサンプリングする。
【００５４】
従って、バッテリ管理チップが計数パケットを送信し、計数処理過程で応答を受信する時間の間の遅延（例えば、図６の例でＴ１およびＴ２）の計算により、対応時間補償パラメータ（例えば、図６の例でＴＤ１およびＴＤ２）を入手できる。それ故ホストプロセッサ４４０により送信するブロードキャストコマンドを受信すると、バッテリ管理チップ４１０−ｉは遅延の補償後にコマンド、例えば電池電圧のサンプリングを実行できる。有利には、各バッテリ管理チップ４１０−ｉはそれ故同時にブロードキャストコマンドを実行できる。
【００５５】
図７は本発明の一実施形態に従うバッテリ管理システムにより実行する動作フローチャート７００を示す。図７を図４と組み合わせて説明する。特定ステップを図７で開示するが、このようなステップは例示的である。即ち、本発明は種々の他のステップまたは図７で列挙するステップの変形の実行によく適す。
【００５６】
図４の例に示すようにブロック７０２で、ホストプロセッサ、例えばホストプロセッサ４４０は計数コマンドを発生し、複数のチップ、例えばバッテリ管理チップ４１０−１乃至４１０−３に送信し、バッテリ管理チップ総数を判断し、各バッテリ管理チップ４１０−ｉにそれ自体のアドレスの判断を可能にする。
【００５７】
ブロック７０４で、バッテリ管理チップは計数コマンドを含む対応計数パケットをチップからチップへ伝達する。より明確には、第１の計数パケットはコンバータ４１３により発生できる。一実施形態で、第１の計数パケットは計数コマンド、第１のチップ番号および第１のチェックデータを含みうる。第１のチェックデータを使用して前記第１のチップ番号の誤りをチェックできる。第１のバッテリ管理チップ４１０−１は第１の計数コマンドを受信し、第２のチップ番号および第２のチェックデータを含む第２の計数コマンドパケットを発生し、上方バッテリ管理チップ４１０−２に第２の計数コマンドパケットを送信する。バッテリ管理チップ４１０−２は第２の計数パケットを受信し、計数コマンド、第３のチップ番号および第３のチェックデータを含む第３の計数パケットを発生し、上方バッテリ管理チップ４１０−３に第３の計数パケットを送信する。図４の例に示すように、バッテリ管理チップ４１０−３は最上位チップである。従って、バッテリ管理チップ４１０−３は第３の計数パケットを受信するが、一実施形態では対応計数パケットを送信しない。
【００５８】
ブロック７０６で受信計数パケットの情報を使用して、各チップはそれ自体の固有アドレスを判断する。より明確には一実施形態で、対応バッテリ管理チップ４１０−ｉにより受信するチップ番号を使用してバッテリ管理チップ４１０−ｉのアドレスを表す。そのような一実施形態で図４の例に示すように、バッテリ管理チップ４１０−３は最上位チップである。それ故、最上位バッテリ管理チップ４１０−３は新規チップ番号を発生しない。しかし別の実施形態では、バッテリ管理チップ４１０−ｉにより発生するチップ番号を使用してその固有アドレスを表すことができ、従って最上位バッテリ管理チップ４１０−３はバッテリ管理チップ４１０−３のアドレスを表す新規チップ番号を発生する。
【００５９】
一実施形態で、最上位バッテリ管理チップ４１０−３は他のバッテリ管理チップ４１０−１および４１０−２並びにホストプロセッサ４４０にも応答を送信できる。一実施形態で、応答は計数コマンドおよびバッテリ管理チップ４１０−３のチップ番号を含む。本チップ番号はバッテリ管理チップ４１０−３のアドレスを表す。ホストプロセッサ４４０が応答を受信後、ホストプロセッサ４４０は、例えばバッテリ管理チップ４１０−３のチップ番号によりホストプロセッサ４４０に接続するバッテリ管理チップ総数を判断できる。
【００６０】
以上の説明および図面は本発明の実施形態を表すが、添付する特許請求の範囲で規定するように本発明の原理の精神並びに範囲を逸脱することなく、種々の追加、修正並びに置換を本発明において為し得ることが理解されよう。本発明の実施において使用する形態、構成、配置、規模、材料、部品および構成要素他の多くの修正により、本発明を使用することができ、これらは本発明の原理を逸脱することなく、特定の環境並びに動作要求条件に特に適合することを当業者は認識するであろう。ここに開示する実施形態はそれ故あらゆる点で例証的であり、限定的でないと考えるべきであり、本発明の範囲は添付する特許請求の範囲およびその法的等価物により示し、以上の説明に制限されない。
【符号の説明】
【００６１】
１０２−１，１０２−２，１０２−３、４０１−１、４０１−２、４０１−３ バッテリモジュール
１１０−１，１１０−２，１１０−３、４１０−１、４１０−２、４１０−３ バッテリ管理チップ
１１１−１、１１１−２、１１１−３、４１１−１、 ４１１−２、４１１−３
バッテリ管理ユニット
１１２−１、１１２−２、１１２−３、４１２−１、４１２−２、４１２−３
（垂直）バス回路
１１６−１、１１６−２、１１６−３、１１６−ｉ、４１６−１、４１６−２、
４１６−３ 計数回路（ＥＭ）
１２０、４４０ ホストプロセッサ
２１０ チェック回路
２１１、２１６、２２１ ＸＯＲゲート
２１２、５０４−ｉ、５０６−ｉ、５０８−ｉ、５１１−ｉ、５１３−ｉ、
５１５−ｉ インバータ
２１３、２２３ ＡＮＤゲート
２１４、２２２ ＯＲゲート
２１５、２２４ フリップフロップ
２２０ チップ番号発生器
２３０ マルチプレクサ
４００ バッテリ管理システム
５００、４１２−１、４１２−２、４１２−３ 垂直バス回路
５１２−ｉ、５１４−ｉ（５０１−ｉ、５０３−ｉ） 比較器対
５３１−ｉ、５３２−ｉ 受信機
５３３−ｉ、５３４−ｉ 送信機
５４１−ｉ、５４２−ｉ（５５１−ｉ）、５５２−ｉ ＮＡＮＤゲート
５４３−ｉ、５４４−ｉ、（５５３−ｉ、５５４−ｉ）、５６６−ｉ、
（５６８−ｉ） 電圧ソース
５６２（５６４） ノード
６００ バッテリ管理システムの動作タイミング図
７００ バッテリ管理システムにより実行する動作フローチャート
７０２ ホストプロセッサで計数コマンドを発生
７０４ 計数コマンドを含む対応計数パケットをホストプロセッサに接続する複数の
チップの中のチップからチップへ伝達
７０６ 計数コマンドパケットの情報を使用して各チップはそれ自体の固有アドレス
を判断
【特許請求の範囲】
【請求項１】
複数のチップおよび
ホストプロセッサ
を含み、前記ホストプロセッサは前記複数のチップに接続し、計数コマンドを送信するように動作可能であり、前記チップは前記計数コマンドを含む計数パケットをチップからチップへ伝達し、各チップは前記計数パケットにおける情報を使用してそれ自体の固有アドレスを判断するシステム。
【請求項２】
請求項１に記載のシステムであって、前記複数のチップの第１のチップは、前記計数コマンドと、第１のチップ番号と、前記第１のチップ番号における誤りをチェックする第１のチェックデータとを含む第１の計数パケットを受信し、前記計数コマンドと、第２のチップ番号と、前記第２のチップ番号における誤りをチェックする第２のチェックデータとを含む第２の計数パケットを前記複数のチップの第２のチップに送信するシステム。
【請求項３】
請求項２に記載のシステムであって、前記第２のチップは前記第２のパケットを受信し、前記第１のチップに応答を送信し、前記ホストプロセッサも前記応答を受信し、前記応答に従い前記システムにおけるチップ総数を判断するシステム。
【請求項４】
請求項３に記載のシステムであって、前記第１のチップは前記第１のチップが前記第２のパケットを前記第２のチップに送信する時間と前記第１のチップが前記応答を受信する時間の間の第１の時間遅延を計算するように動作可能であるシステム。
【請求項５】
請求項４に記載のシステムであって、前記ホストプロセッサは前記複数のチップにブロードキャストコマンドを送信し、前記第１のチップは第２の時間遅延後に前記ブロードキャストコマンドを受信すると前記ブロードキャストコマンドを実行し、前記第２の時間遅延を前記第１の時間遅延に基づいて判断するシステム。
【請求項６】
請求項５に記載のシステムであって、前記第２の時間遅延は前記第１の時間遅延の半分であるシステム。
【請求項７】
請求項２に記載のシステムであって、前記第１のチップは前記第１のチップ番号に従い前記第２のチップ番号を発生するように動作可能であるシステム。
【請求項８】
請求項２に記載のシステムであって、前記第１のチップは前記第２のチェックデータを発生するように動作可能であり、前記第２のチェックデータは前記第２のチップ番号の反転であるシステム。
【請求項９】
請求項２に記載のシステムであって、前記第１のチェックデータは前記第１のチップ番号の反転であるシステム。
【請求項１０】
請求項２に記載のシステムであって、前記第１のチップ番号は前記第１のチップのアドレスを示し、前記第２のチップ番号は前記第２のチップのアドレスを示すシステム。
【請求項１１】
請求項２に記載のシステムであって、前記第２のチップ番号は前記第１のチップのアドレスを示すシステム。
【請求項１２】
バッテリ管理チップであって、
前記バッテリ管理チップに接続するバッテリモジュールの複数の電池状態を監視、サンプリングするように動作可能なバッテリ管理ユニットおよび
前記バッテリ管理ユニットに接続し、計数パケットを受信するように動作可能な計数回路
を含み、
前記計数パケットは計数コマンドおよび第１の番号を含み、
前記計数回路は前記計数コマンドに応じて前記第１の番号に基づき第２の番号を発生する、
バッテリ管理チップ。
【請求項１３】
請求項１２に記載のバッテリ管理チップであって、前記計数パケットは前記第１の番号における誤りをチェックする第１のチェックデータをさらに含む、バッテリ管理チップ。
【請求項１４】
請求項１３に記載のバッテリ管理チップであって、前記計数回路は、
前記第２の番号を発生するように動作可能なチップ番号発生器、および
前記第１のチェックデータに従い前記第１の番号における前記誤りをチェックするように動作可能であり、また前記第２の番号における誤りをチェックする第２のチェックデータを発生するように動作可能なチェック回路
を含み、
前記チェック回路は前記第２の番号に基づき前記第２のチェックデータを発生する、
バッテリ管理チップ。
【請求項１５】
請求項１４に記載のバッテリ管理チップであって、前記第１のチェックデータは前記第１の番号の反転であり、前記第２のチェックデータは前記第２の番号の反転である、バッテリ管理チップ。
【請求項１６】
請求項１４に記載のバッテリ管理チップであって、前記計数回路は前記チップ番号発生器および前記チェック回路に接続するマルチプレクサをさらに含み、前記マルチプレクサは発生処理過程において前記第２の番号を提供し、チェック処理過程において前記第２のチェックデータを提供する、バッテリ管理チップ。
【請求項１７】
請求項１４に記載のバッテリ管理チップであって、前記チップ番号発生器は前記第１の番号を受信する第１の端子を含み、前記チップ番号発生器は前記第１の番号を１だけ増進させ、前記第２の番号を発生する、バッテリ管理チップ。
【請求項１８】
請求項１４に記載のバッテリ管理チップであって、前記チェック回路は前記第２の番号を受信する第１の端子を含み、前記第２の番号に基づき前記第２のチェックデータを発生する、バッテリ管理チップ。
【請求項１９】
請求項１２に記載のバッテリ管理チップであって、前記第１の番号は前記バッテリ管理チップのアドレスを示す、バッテリ管理チップ。
【請求項２０】
請求項１２に記載のバッテリ管理チップであって、前記第２の番号は前記バッテリ管理チップのアドレスを示す、バッテリ管理チップ。
【請求項２１】
請求項１２に記載のバッテリ管理チップであって、前記バッテリ管理ユニットはホストプロセッサから命令を受信し、前記命令におけるアドレスが前記バッテリ管理チップのアドレスと整合すれば前記命令を実行する、バッテリ管理チップ。
【請求項２２】
ホストプロセッサにおいて計数コマンドを発生するステップ、
前記ホストプロセッサに接続する複数のチップの中のチップからチップへ前記計数コマンドを含む対応計数パケットを伝達するステップ、および
前記計数コマンドパケットにおける情報を使用して前記チップのそれぞれがそれ自体の固有アドレスを判断するステップ
を含む方法。
【請求項２３】
請求項２２に記載の方法であって、
前記チップの第１のチップにおいて、前記計数コマンドと、第１のチップ番号と、前記第１のチップ番号における誤りをチェックする第１のチェックデータとを含む第１の計数パケットを受信するステップおよび
前記第１のチップから前記チップの第２のチップに前記計数コマンドと、前記第２のチップ番号と、前記第２のチップ番号における誤りをチェックする第２のチェックデータとを含む第２の計数パケットを送信するステップ
をさらに含む、方法。
【請求項２４】
請求項２３に記載の方法であって、
前記第２のチップにおいて前記第２の計数パケットを受信するステップ、
前記第２のチップが前記チップおよび前記ホストプロセッサに応答を送信するステップおよび
前記ホストプロセッサが前記応答に従い前記チップ総数を判断するステップ
をさらに含む、方法。
【請求項２５】
請求項２３に記載の方法であって、前記第１のチップ番号は前記第１のチップのアドレスを示し、前記第２のチップ番号は前記第２のチップのアドレスを示す、方法。
【請求項２６】
請求項２３に記載の方法であって、前記第２のチップ番号は前記第１のチップのアドレスを示す、方法。
【請求項１】
複数のチップおよび
ホストプロセッサ
を含み、前記ホストプロセッサは前記複数のチップに接続し、計数コマンドを送信するように動作可能であり、前記チップは前記計数コマンドを含む計数パケットをチップからチップへ伝達し、各チップは前記計数パケットにおける情報を使用してそれ自体の固有アドレスを判断するシステム。
【請求項２】
請求項１に記載のシステムであって、前記複数のチップの第１のチップは、前記計数コマンドと、第１のチップ番号と、前記第１のチップ番号における誤りをチェックする第１のチェックデータとを含む第１の計数パケットを受信し、前記計数コマンドと、第２のチップ番号と、前記第２のチップ番号における誤りをチェックする第２のチェックデータとを含む第２の計数パケットを前記複数のチップの第２のチップに送信するシステム。
【請求項３】
請求項２に記載のシステムであって、前記第２のチップは前記第２のパケットを受信し、前記第１のチップに応答を送信し、前記ホストプロセッサも前記応答を受信し、前記応答に従い前記システムにおけるチップ総数を判断するシステム。
【請求項４】
請求項３に記載のシステムであって、前記第１のチップは前記第１のチップが前記第２のパケットを前記第２のチップに送信する時間と前記第１のチップが前記応答を受信する時間の間の第１の時間遅延を計算するように動作可能であるシステム。
【請求項５】
請求項４に記載のシステムであって、前記ホストプロセッサは前記複数のチップにブロードキャストコマンドを送信し、前記第１のチップは第２の時間遅延後に前記ブロードキャストコマンドを受信すると前記ブロードキャストコマンドを実行し、前記第２の時間遅延を前記第１の時間遅延に基づいて判断するシステム。
【請求項６】
請求項５に記載のシステムであって、前記第２の時間遅延は前記第１の時間遅延の半分であるシステム。
【請求項７】
請求項２に記載のシステムであって、前記第１のチップは前記第１のチップ番号に従い前記第２のチップ番号を発生するように動作可能であるシステム。
【請求項８】
請求項２に記載のシステムであって、前記第１のチップは前記第２のチェックデータを発生するように動作可能であり、前記第２のチェックデータは前記第２のチップ番号の反転であるシステム。
【請求項９】
請求項２に記載のシステムであって、前記第１のチェックデータは前記第１のチップ番号の反転であるシステム。
【請求項１０】
請求項２に記載のシステムであって、前記第１のチップ番号は前記第１のチップのアドレスを示し、前記第２のチップ番号は前記第２のチップのアドレスを示すシステム。
【請求項１１】
請求項２に記載のシステムであって、前記第２のチップ番号は前記第１のチップのアドレスを示すシステム。
【請求項１２】
バッテリ管理チップであって、
前記バッテリ管理チップに接続するバッテリモジュールの複数の電池状態を監視、サンプリングするように動作可能なバッテリ管理ユニットおよび
前記バッテリ管理ユニットに接続し、計数パケットを受信するように動作可能な計数回路
を含み、
前記計数パケットは計数コマンドおよび第１の番号を含み、
前記計数回路は前記計数コマンドに応じて前記第１の番号に基づき第２の番号を発生する、
バッテリ管理チップ。
【請求項１３】
請求項１２に記載のバッテリ管理チップであって、前記計数パケットは前記第１の番号における誤りをチェックする第１のチェックデータをさらに含む、バッテリ管理チップ。
【請求項１４】
請求項１３に記載のバッテリ管理チップであって、前記計数回路は、
前記第２の番号を発生するように動作可能なチップ番号発生器、および
前記第１のチェックデータに従い前記第１の番号における前記誤りをチェックするように動作可能であり、また前記第２の番号における誤りをチェックする第２のチェックデータを発生するように動作可能なチェック回路
を含み、
前記チェック回路は前記第２の番号に基づき前記第２のチェックデータを発生する、
バッテリ管理チップ。
【請求項１５】
請求項１４に記載のバッテリ管理チップであって、前記第１のチェックデータは前記第１の番号の反転であり、前記第２のチェックデータは前記第２の番号の反転である、バッテリ管理チップ。
【請求項１６】
請求項１４に記載のバッテリ管理チップであって、前記計数回路は前記チップ番号発生器および前記チェック回路に接続するマルチプレクサをさらに含み、前記マルチプレクサは発生処理過程において前記第２の番号を提供し、チェック処理過程において前記第２のチェックデータを提供する、バッテリ管理チップ。
【請求項１７】
請求項１４に記載のバッテリ管理チップであって、前記チップ番号発生器は前記第１の番号を受信する第１の端子を含み、前記チップ番号発生器は前記第１の番号を１だけ増進させ、前記第２の番号を発生する、バッテリ管理チップ。
【請求項１８】
請求項１４に記載のバッテリ管理チップであって、前記チェック回路は前記第２の番号を受信する第１の端子を含み、前記第２の番号に基づき前記第２のチェックデータを発生する、バッテリ管理チップ。
【請求項１９】
請求項１２に記載のバッテリ管理チップであって、前記第１の番号は前記バッテリ管理チップのアドレスを示す、バッテリ管理チップ。
【請求項２０】
請求項１２に記載のバッテリ管理チップであって、前記第２の番号は前記バッテリ管理チップのアドレスを示す、バッテリ管理チップ。
【請求項２１】
請求項１２に記載のバッテリ管理チップであって、前記バッテリ管理ユニットはホストプロセッサから命令を受信し、前記命令におけるアドレスが前記バッテリ管理チップのアドレスと整合すれば前記命令を実行する、バッテリ管理チップ。
【請求項２２】
ホストプロセッサにおいて計数コマンドを発生するステップ、
前記ホストプロセッサに接続する複数のチップの中のチップからチップへ前記計数コマンドを含む対応計数パケットを伝達するステップ、および
前記計数コマンドパケットにおける情報を使用して前記チップのそれぞれがそれ自体の固有アドレスを判断するステップ
を含む方法。
【請求項２３】
請求項２２に記載の方法であって、
前記チップの第１のチップにおいて、前記計数コマンドと、第１のチップ番号と、前記第１のチップ番号における誤りをチェックする第１のチェックデータとを含む第１の計数パケットを受信するステップおよび
前記第１のチップから前記チップの第２のチップに前記計数コマンドと、前記第２のチップ番号と、前記第２のチップ番号における誤りをチェックする第２のチェックデータとを含む第２の計数パケットを送信するステップ
をさらに含む、方法。
【請求項２４】
請求項２３に記載の方法であって、
前記第２のチップにおいて前記第２の計数パケットを受信するステップ、
前記第２のチップが前記チップおよび前記ホストプロセッサに応答を送信するステップおよび
前記ホストプロセッサが前記応答に従い前記チップ総数を判断するステップ
をさらに含む、方法。
【請求項２５】
請求項２３に記載の方法であって、前記第１のチップ番号は前記第１のチップのアドレスを示し、前記第２のチップ番号は前記第２のチップのアドレスを示す、方法。
【請求項２６】
請求項２３に記載の方法であって、前記第２のチップ番号は前記第１のチップのアドレスを示す、方法。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６】
【図７】
【公開番号】特開２０１３−２７２９９（Ｐ２０１３−２７２９９Ａ）
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願番号】特願２０１２−７９４２２（Ｐ２０１２−７９４２２）
【出願日】平成２４年３月３０日（２０１２．３．３０）
【出願人】（５００５２１８４３）オーツー マイクロ， インコーポレーテッド (138)
【Ｆターム（参考）】
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願日】平成２４年３月３０日（２０１２．３．３０）
【出願人】（５００５２１８４３）オーツー マイクロ， インコーポレーテッド (138)
【Ｆターム（参考）】
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