説明

記憶装置、記憶装置の駆動方法

【課題】書き込み速度を損なうことなく、消費電力の低減された記憶装置を提供する。
【解決手段】書き込み信号に応じて、第1のノードに電源電位を入力するか、電位を保持させるか、接地させるかを選択するコントローラと、一方の電極が前記第1のノードに接続する第1の容量素子と、第1の容量素子の他方の電極に、書き込み信号を遅延して出力する遅延回路と、第1のノードと接続されるゲート電極と、入力データ信号が入力される第1の電極と、入力データ信号を記憶する第2のノードと接続される第2の電極とを備える第1のトランジスタと、第2のノードと接続され、読み出し信号に応じて第2のノードの電位に応じた信号を出力する読み出し回路と、を有し、第2のノードは、一方の電極が接地された第2の容量素子の他方の電極と、読み出し回路が備える第2のトランジスタのゲート電極と、が接続される記憶装置を提供すること。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は記憶装置及び記憶装置の駆動方法に関する。
【背景技術】
【0002】
半導体を用いた記憶装置には多くの種類がある。例えば、ダイナミックランダムアクセスメモリ(DRAM)やスタティックランダムアクセスメモリ(SRAM)、電子的消去可能プログラマブルリードオンリーメモリー(EEPROM)やフラッシュメモリ等である。
【0003】
DRAMは揮発性記憶装置の代表的な例である。DRAMの記憶セルは書き込み及び読み出し用のトランジスタと容量素子からなり、記憶セルに設けた容量素子に電荷を保持することによってデータを記憶する(非特許文献1参照)。しかし、スイッチングに用いられているトランジスタは、オフ状態であってもリーク電流が生じるため、データ保持のためには数十ミリ秒間隔で再書き込み(リフレッシュ)動作を行う必要があり、消費電力の増大を招いている。
【0004】
非特許文献1に記載のDRAMでは、メモリセルを構成するトランジスタを3次元に形成し、一つのメモリセルが占める面積を縮小しつつ、トランジスタの実効的なチャネル長を短チャネル効果が生じない程度に維持する方法が考えられている。例えば、トランジスタのチャネル部が形成される領域にU字状の縦長溝を形成し、その溝の壁面に沿ってゲート絶縁層を形成し、さらにその溝にゲート電極を埋め込んだ構造が開示されている。
【0005】
しかしながら、従来のDRAMは、データを保持するために数十ミリ秒間隔でリフレッシュ動作を行う必要があり、消費電力の増大を招いている。また、頻繁にトランジスタのオン状態オフ状態が切り替わるのでトランジスタの劣化が問題となっている。
【0006】
不揮発性の記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行う。そのため、データの保持期間は長く、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している(特許文献1参照)。
【0007】
しかし、書き込みの際のトンネル電流によって記憶装置を構成するゲート絶縁層が劣化するため、多くの書き込み操作によって記憶装置が機能しなくなるという問題が生じる。また、フローティングゲートに電荷を注入する、またはその電荷を除去するためには、比較的高い電圧と長い時間を要するので、書き込みまたは消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開昭57―105889号公報
【非特許文献】
【0009】
【非特許文献1】Kinam Kim、「Technology for sub−50nm DRAM and NAND Flash Manufacturing」、International Electron Devices Meeting, 2005. IEDMTechnical Digest、2005年12月、p. 333 − 336
【発明の概要】
【発明が解決しようとする課題】
【0010】
半導体を用いた記憶装置の多くは、複数の電源電位を用いて駆動する構成とすることで、データの書き込み速度を高めている。
【0011】
例えば、スイッチとして機能するトランジスタを介して容量素子に電荷を蓄積してデータを書き込む記憶装置において、該記憶装置にデータを高速に書き込むには、該トランジスタのソース・ゲート間の電位差を十分に大きくする必要がある。したがって、該トランジスタのゲートを駆動する電源電位と、該容量素子にデータを書き込む信号の電源電位とが必要となり、ゲートを駆動する電源電位は容量素子にデータを書き込む信号の電源電位よりも高い必要がある。
【0012】
複数の電源電位は、電圧変換器(コンバータともいう)を用いて生成するが、電圧変換器の変換効率は1より小さいため、記憶装置に用いる変換器の数が多いほど記憶装置の電力の利用効率は悪くなってしまうという問題がある。
【0013】
本発明はこのような技術的背景のもとでなされたものである。したがって本発明の一態様は、書き込み速度を損なうことなく、消費電力の低減された記憶装置を提供することを課題の一とする。また、該記憶装置の駆動方法を提供することを課題の一とする。
【課題を解決するための手段】
【0014】
そこで、電圧変換器を用いずに、ブートストラップ回路を用いることで、データとして書き込まれる信号と等しい電位だけで動作する記憶装置とする。具体的には、トランジスタのゲートと、第1の容量素子の一方の電極が接続された第1のノードに、電源から電源電圧を与えて電荷を蓄積し、続いて第1の容量素子の他方の電極に該電源電位と等しい電位を印加することにより、該トランジスタのゲートの電位を容量結合によって該電源電位よりも上昇させる。ゲートの電位の上昇によってトランジスタがオンとなり、そして該電源電圧と等しい電位あるいは接地電位を入力データ信号としてトランジスタを介して第2のノードに与えることでデータを書き込む。このデータ書き込みメカニズムを採用することで、単一の電位で記憶装置が駆動でき、トランジスタのゲートの電位を該電源電位より高い状態とすることで書き込み速度を向上させつつ、電圧変換器を削減することにより、記憶装置が消費する電力を削減できる。
【0015】
したがって、本発明の一態様は、書き込み信号に応じて、第1のノードに電源電位を入力するか、電位を保持させるか、接地させるかを選択するコントローラと、一方の電極が第1のノードに接続する第1の容量素子と、第1の容量素子の他方の電極に、書き込み信号を遅延して出力する遅延回路と、第1のノードと接続されるゲート電極と、入力データ信号が入力される第1の電極と、入力データ信号を記憶する第2のノードと接続される第2の電極とを備える第1のトランジスタ(nチャネル型のノーマリーオフ型トランジスタ)と、第2のノードと接続される読み出し回路と、を有し、第2のノードは、一方の電極が接地された第2の容量素子の他方の電極と、読み出し回路が備える第2のトランジスタのゲート電極と、が接続され、読み出し回路は、読み出し信号に応じて前記第2のノードの電位に応じた信号を出力する記憶装置である。
【0016】
本発明の一態様の記憶装置は、データとして書き込まれる信号と等しい電位を用いて、高速に書き込み動作を行うことができる構成となっている。したがって、電圧変換器を削減することができ、消費電力が低減された記憶装置を提供することができる。
【0017】
本発明の記憶装置に用いるコントローラは電源と第1のノードとの間に、書き込み信号に応じて第1のノードに電源電位又は接地電位を入力するスイッチと、電源とスイッチとの間に、電源から第1のノードに向かって順方向となるように接続されたダイオードと、を有する記憶装置であることが好ましい。
【0018】
コントローラが上記のような回路構成をとると、比較的、簡単な回路でコントローラを構成することができ、複雑な回路を用いることなく、消費電力の低減された記憶装置を提供することができる。
【0019】
また、該記憶装置に用いる第1のトランジスタのソース電極及びドレイン電極の一方は、データを保持する第2のノードと電気的に接続している。そのため、第1のトランジスタはオフ電流が低減されたトランジスタであることが好ましい。例えば、第1のトランジスタのオフ状態におけるチャネル幅1μmあたりの電流が1×10―17A/μm以下であると好ましい。
【0020】
また、第1のトランジスタに、半導体層に酸化物半導体を有するトランジスタを用いることが好ましい。酸化物半導体層にチャネルが形成されるトランジスタは、キャリアが少なく、オフ電流を極めて小さくすることができる。
【0021】
また、本発明の記憶装置の駆動方法は、コントローラ及び遅延回路に、電源電位と等しい電位を有する第1の書き込み信号を入力し、第1の書き込み信号に応じてコントローラが第1のノードに電源電位を入力し、第1の容量素子の一方の電極が接続された第1のノードに電源電位に応じた電荷を保持させる第1のステップと、第1の容量素子の他方の電極に、遅延回路が遅延した第1の書き込み信号を入力し、第1のトランジスタのゲート電極と接続された第1のノードの電位を電源電位よりも高くする第2のステップと、第1のトランジスタの第1の電極に入力データ信号を入力し、第1のトランジスタの第2の電極と、一方の電極が接地した第2の容量素子の他方の電極と、が接続された第2のノードに、入力データ信号の電位に応じた電荷を書き込む第3のステップと、コントローラ及び遅延回路に、接地電位を有する第2の書き込み信号を入力してゲート電極を接地し、接地した第1のトランジスタを用いて第2のノードに入力データ信号を保持させる第4のステップと、ゲート電極が第2のノードに接続された第2のトランジスタを備える読み出し回路に読み出し信号を入力し、第2のトランジスタのオン−オフを判別することで、第2のノードの電位を読み出す第5のステップと、を有する記憶装置の駆動方法である。
【発明の効果】
【0022】
本発明によれば、書き込み速度を損なうことなく、消費電力の低減された記憶装置を提供することができる。また、該記憶装置の駆動方法を提供することができる。
【図面の簡単な説明】
【0023】
【図1】本発明の一態様の記憶装置を示す図。
【図2】本発明の一態様の記憶装置の一部を示す図。
【図3】本発明の一態様の記憶装置の一部を示す図。
【図4】本発明の記憶装置のタイミングチャートを示す図。
【図5】本発明の一態様の記憶装置の一部を示す図。
【図6】本発明の一態様の記憶装置の一部を示す図。
【図7】酸化物材料の結晶構造を示す図。
【図8】酸化物材料の結晶構造を示す図。
【図9】酸化物材料の結晶構造を示す図。
【図10】酸化物材料の結晶構造を示す図。
【図11】計算によって得られた移動度のゲート電圧依存性を示す図。
【図12】計算によって得られたドレイン電流と移動度のゲート電圧依存性を示す図。
【図13】計算によって得られたドレイン電流と移動度のゲート電圧依存性を示す図。
【図14】計算によって得られたドレイン電流と移動度のゲート電圧依存性を示す図。
【図15】計算に用いたトランジスタの断面構造を示す図。
【図16】本発明の一態様に用いるトランジスタの断面構造を示す図。
【発明を実施するための形態】
【0024】
以下に本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の主旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更しうることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【0025】
また、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【0026】
また、ソースやドレインの機能は異なる極性のトランジスタを採用する場合や、回路動作において、電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は入れ替えて用いることが出来るものとする。さらに、本明細書ではトランジスタのソース、またはドレインのどちらか一方のことを第1の電極と呼び、ソース、またはドレインの他方を第2の電極と呼ぶことがある。
【0027】
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、コイル、容量素子、その他の各種機能を有する素子などが含まれる。
【0028】
なお、本明細書等においてノードとは、回路を構成する素子の電気的な接続を可能とする素子(例えば、配線など)のことをいう。したがって、”Aが接続されたノード”とは、Aと電気的に接続され、且つAと同電位と見なせる配線のことをいう。なお、配線の途中に電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなど)が1個以上配置されていても、Aと同電位と見なせれば同じノードであるとする。
【0029】
なお、一般的に電圧とは、ある二点間における電位の差(電位差ともいう)のことをいう。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト(V)で表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位(基準電位ともいう)との電位差を、該一点の電圧として用いる場合がある。
【0030】
(実施の形態1)
本実施の形態では、本発明の一態様の記憶装置について説明する。図1に本実施の形態の記憶装置を示す。
【0031】
図1に示す記憶装置は、コントローラ151、遅延回路153、読み出し回路155、第1の容量素子157、第1のトランジスタ159、第2の容量素子161を有する。
【0032】
コントローラ151の出力端子、第1の容量素子157の一方の電極、及び第1のトランジスタ159のゲート電極は互いに電気的に接続され、電荷が保持される第1のノード(M1)を形成する。また、第1のトランジスタ159の第2の電極、一方の電極が接地されている第2の容量素子161の他方の電極、及び読み出し回路155の入力端子は互いに電気的に接続され、電荷が保持される第2のノード(M2)を形成する。
【0033】
コントローラ151には書き込み信号(OS_WE)が入力され、書き込み信号の電位に応じて、第1のノードに電源電位(Vdd)または接地電位を入力する。第1のノードに電源電位が入力されると、第1のノードと接続する第1の容量素子に電源電位に応じた電荷が蓄積される。なお、本明細書においてコントローラ151が第1のノードに電源電位を入力してから、第1のノード及び第1の容量素子に電源電位に応じた電荷が蓄積されるまでの期間をプリチャージ期間と呼ぶ。
【0034】
本実施の形態のコントローラ151は書き込み信号(OS_WE)としてHレベルの信号が入力されると第1のノードを電源と接続し、書き込み信号(OS_WE)としてLレベルの信号が入力されると、第1のノードを接地するものとする。また、コントローラ151は第1のノードと電気的に接続する第1の容量素子に蓄積された電荷を保持する機能も有する。本発明の記憶装置に用いることのできるコントローラはこれに限られず、書き込み信号としてHレベルの信号が入力された際に、第1のノードを接地し、Lレベルの信号が入力された際に第1のノードを電源と接続する構成であってもよい。
【0035】
なお、ここでいうHレベル、Lレベルの信号とは、それぞれ電源電位、接地電位と等しい電位の信号とする。Hレベルの信号として電源電位と等しい電位の信号を入力し、Lレベルの信号として接地電位と等しい信号を入力することによって、記憶装置内の電圧変換器の数を減らし、消費電力を低減することができる。また、ここで、電源電位または接地電位と等しい電位とは、電源電位または接地電位に対して、電圧変換器等の電圧を変化させるための回路を用いて、電位を変化させた電位ではないことを意味する。したがって、電源電位として入力された電位が配線抵抗等によって電圧降下し、電源電位と正確に一致する電位とはならなくとも、ここでは電源電位と等しい電位として扱う。なお、本実施の形態で示す他の信号についても以下同様である。
【0036】
記憶装置に入力データ信号として、Hレベルの信号が入力されると、記憶装置は電源電位に応じた電荷を保持することでデータを記憶する。
【0037】
遅延回路153には書き込み信号(OS_WE)が入力される。遅延回路153は入力された書き込み信号を遅延し、遅延された書き込み信号を第1の容量素子157の他方の電極に出力する。遅延回路153が書き込み信号を遅延する時間は、少なくとも、コントローラ151に入力された書き込み信号に応じて第1のノードに電源電位が入力され、第1のノードに電源電位に応じた電荷が蓄積されるだけの時間であればよい。
【0038】
図2にコントローラ151及び遅延回路153の具体的な回路構成の一例を示す。
【0039】
図2に示すコントローラ151はダイオード201と、反転素子202と、第1のスイッチングトランジスタ203と、を有する。ダイオード201は電源と第1のノードの間にあり、電源から第1のノードに向かって順方向となるように接続されている。ダイオード201は第1のノードと電気的に接続する第1の容量素子に蓄積された電荷を保持する役割を果たしている。反転素子202には書き込み信号(OS_WE)が入力され、書き込み信号を反転した値を第1のスイッチングトランジスタ203のゲート電極に出力する。第1のスイッチングトランジスタ203の第1の電極は接地され、第2の電極はダイオード201のカソードと電気的に接続している。
【0040】
書き込み信号(OS_WE)としてHレベルの信号が入力されているとき、第1のスイッチングトランジスタ203のゲート電極には反転素子202によって反転されたLレベルの信号が入力され、第1のスイッチングトランジスタはオフとなる。したがって、第1のノード(M1)には電源電位が入力され、第1のノードの電位は電源電位と等しい。書き込み信号にLレベルの信号が入力されているとき、第1のスイッチングトランジスタ203には、反転素子によって反転されたHレベルの信号が入力され、第1のスイッチングトランジスタがオンとなるため、第1のノードには接地電位が入力され、また、蓄積されていた電荷が放出される。
【0041】
図2に示す遅延回路153は抵抗205と容量素子207と、バッファ回路209と、を有する。書き込み信号(OS_WE)は抵抗205に入力され、抵抗205は、一方の電極が接地された容量素子207及びバッファ回路209の入力端子と電気的に接続し、バッファ回路209の出力端子は、第1の容量素子157と電気的に接続する。
【0042】
図1に示すように、第1の容量素子157は、一方の電極がコントローラ151の出力端子及び第1のトランジスタ159のゲート電極と電気的に接続し、コントローラ151を介して第1の容量素子157の一方の電極に電源電位が入力される。第1の容量素子157の他方の電極は遅延回路153の出力端子と電気的に接続し、遅延回路153を介して、遅延された書き込み信号が入力される。
【0043】
第1のトランジスタ159の第1の電極には入力データ信号(Data)が入力される。
【0044】
第1のトランジスタ159の第2の電極は入力データ信号を保持する第2のノード(M2)を形成する。そのため、第1のトランジスタ159の第1の電極と、第2の電極との間のオフ電流は低い方が好ましい。好ましくは、トランジスタをオフにした時のリーク電流がチャネル幅1μmあたり、10aA(1×10―17A)以下、好ましくはチャネル幅1μmあたり1aA(1×10―18A)以下、さらに好ましくはチャネル幅1μmあたり1zA(1×10−21A)以下、さらに好ましくはチャネル幅1μmあたり100yA(1×10−22A)以下である。
【0045】
ここで、第1のトランジスタ159には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、第1のトランジスタ159をオフ状態とすることで、第2のノードの電位を極めて長期間にわたって保持することが可能である。そして、第2の容量素子161を有することによって、第2のノードに与えられた電荷の保持がさらに容易となる。図中では、酸化物半導体を用いたトランジスタであることを示すため、第1のトランジスタ159にOSの文字を付した。
【0046】
第2のノードには、第1のトランジスタ159を介して、入力データ信号(Data)が入力され、第2の容量素子161には、入力データ信号に応じた電荷が蓄積される。
【0047】
読み出し回路155は第2のノードと電気的に接続し、読み出し信号(OS_RD)に応じて、第2のノードに保持されている電荷に応じた信号を読み出し、読み出された信号を出力信号Qとして出力する回路である。なお、図示していないが、読み出し回路155は電源と接続しており、電源電位によって駆動する。そのため、本実施の形態の記憶装置は、読み出し回路を駆動するために、電位を生成する電圧変換器等を設ける必要がなく、消費電力を低減することができる。
【0048】
本実施の形態の読み出し回路155は、第1のトランジスタ159の第2の電極及び、一方の電極が接地されている第2の容量素子161の他方の電極と電気的に接続するゲート電極を備えるトランジスタを有している。このような構成とすることで、読み出し回路が有する該トランジスタのゲート電極が第2のノードと接続し、第2のノードから読み出し回路へ流れるオフ電流が極めて少なく、第2のノードが電荷を長期間保持することができる。
【0049】
読み出し回路155は例えば図3のような回路構成とすることができる。
【0050】
図3に示す読み出し回路155は、ゲート電極が第2のノード(M2)と電気的に接続する第2のトランジスタ301と、第2のトランジスタ301と等しい導電型の第3のトランジスタ303と、第2のトランジスタ301及び第3のトランジスタ303とは異なる導電型の第4のトランジスタ305を有する。本実施の形態では、第2のトランジスタ301及び第3のトランジスタ303をn型のトランジスタとし、第4のトランジスタ305をp型のトランジスタとする。
【0051】
第2のトランジスタ301のゲート電極は第1のトランジスタ159の第2の電極、及び第2の容量素子161の他方の電極と電気的に接続し、電荷を保持する第2のノード(M2)を形成している。第2のトランジスタ301の第1の電極は接地され、第2の電極は第3のトランジスタ303の第1の電極と電気的に接続している。
【0052】
第3のトランジスタ303の第2の電極は第4のトランジスタ305の第1の電極と電気的に接続しており、第4のトランジスタ305の第2の電極は電源と電気的に接続している。
【0053】
第3のトランジスタ303のゲート電極及び第4のトランジスタ305のゲート電極には読み出し信号(OS_RD)が入力される。第3のトランジスタ303と第4のトランジスタ305の導電型は異なるため、第3のトランジスタ303と第4のトランジスタ305はどちらか一方がオンのときには他方はオフとなる。
【0054】
第3の容量素子307の一方の電極は接地され、他方の電極は第3のトランジスタ303の第2の電極、第4のトランジスタ305の第1の電極及び反転素子309と電気的に接続し、第3のノード(M3)を形成している。
【0055】
反転素子309の入力端子は第3のノード(M3)と電気的に接続している。したがって、反転素子309には第3のノードの電位が入力される。反転素子309の出力端子は、読み出し回路155の出力端子となっているため、反転素子309から出力された値が記憶装置に保持されていた値として読み出される。
【0056】
読み出し回路155の構成は上記の回路に限定されず、この他にも比較器を用いた回路等、第2のノード(M2)が保持している電荷を判別することができる回路であればよい。
【0057】
続いて、本実施の形態の記憶装置の駆動方法について説明する。図4に本発明の記憶装置を駆動する際のタイミングチャートについて示す。
【0058】
図4(A)は本実施の形態の記憶装置が書き込み動作を行う際のタイミングチャートである。タイミングチャート内のVsは電源からコントローラに入力される電位、OS_WEは書き込み信号の電位を示す。また、A1は第1の容量素子157の他方の電極の電位を、Dataは入力データ信号の電位を示し、M1は第1のノードの電位を、M2は第2のノードの電位を示す。
【0059】
なお、初期状態では、第1のノードは接地されており、第1のノードに接続する第1の容量素子157には電荷が蓄積されておらず、第1のノードの電位は接地電位となる。同様に、第2のノード(M2)の電位も接地電位であるとする。電源は初期状態においてオン(Hレベルの電位)となっている。なお、Hレベルの信号の電位は電源電位Vddである。
【0060】
記憶装置へのデータの書き込み方法について示す。
【0061】
記憶装置への書き込みには、まず第1のステップとして、書き込み信号(OS_WE)をHレベルの信号とし、コントローラ151及び遅延回路153にHレベルの信号を入力する。Hレベルの信号がコントローラに入力されると、電源電位が第1のノードに入力されるため、第1のノードの電位(M1)が電源電位Vddまで上昇する(図4(A)の期間T1参照)。
【0062】
第1のノードに入力された電源電位Vddによって、第1のノードと接続する第1の容量素子157には電源電位Vddに応じた電荷が蓄積され、上記プリチャージ期間(図4(A)の期間T1)が終了する。
【0063】
続く第2のステップでは、遅延回路153に入力された書き込み信号(Hレベルの信号)が、遅延回路によって遅延された後、前記第1の容量素子157の他方の電極(A1)に入力される(図4(A)の期間T2参照)。
【0064】
第1の容量素子157の他方の電極にHレベルの信号が入力されることで、第1の容量素子157の他方の電極の電位が、入力された信号の電位、つまりHレベルの信号の電位(=電源電位Vdd)と等しい分だけ上昇する。それに伴い、第1の容量素子157の一方の電極も、第1の容量素子157の他方の電極との容量結合によって電源電位Vddだけ電位が上昇する。
【0065】
このとき、第1の容量素子157には、プリチャージ期間に蓄積された電源電位に応じた電荷が蓄積されている。また、第1のノードに蓄積された電荷はコントローラ151が有するダイオードによって保持されている。したがって、遅延回路153から遅延した信号が入力した際、第1の容量素子157の一方の電極の電位は、プリチャージ期間に蓄積した電源電位Vddに応じた電荷に、遅延された書き込み信号を加算した電位となり、理想的には2Vddとなる。つまり、第2のステップでは、容量結合を利用して第1のノードの電位を上昇させるブートストラップ動作が行われる。
【0066】
続く、第3のステップでは、第1のノードの電位の上昇に応じて第1のトランジスタ159がオンとなり、第1のトランジスタ159を介して入力データ信号が第2のノード(M2)に入力される(図4(A)期間T2および期間T3参照)。
【0067】
第1のトランジスタ159の第1の電極(ソース電極)には、入力データ信号として電源電位または接地電位が入力されている。したがって、第1のトランジスタ159をオンとするためには、電源電位よりも高い電位を第1のトランジスタ159のゲート電極に与える必要がある。
【0068】
しかし、高電位を入力するための電圧変換器を用いると消費電力が増大する。また、電圧変換器の変換効率は100%ではないため、電圧変換器を用いたことによる、電力の損失が生じる。
【0069】
本実施の形態の記憶装置は、上記のように、ブートストラップ動作を利用することで、電圧変換器を用いずに、第1のトランジスタ159のゲート電極に高電位を入力するので、高速動作を行わせることができる。また、電圧変換器の数が低減されるため、消費電力を低減した回路を構成することができる。
【0070】
第1のトランジスタ159がオンとなると、入力データ信号が第1のトランジスタ159を介して第2のノードに入力され、第2の容量素子に入力データ信号に応じた電荷が蓄積される。
【0071】
入力データ信号としては電源電位か接地電位が入力される。ここでは、電源電位(Hレベルの信号)が入力されたときに、データ”1”が書き込まれたとし、接地電位(Lレベルの電位)が入力されたときにデータ”0”が書き込まれたとする。いずれかが選択的に与えられることで、記憶装置に1ビットの情報を書き込むことができる。
【0072】
なお、このとき第1のトランジスタ159のゲート電極の電位は、ブートストラップ動作によって2Vddとなっているので、入力データ信号として電源電位、接地電位のどちらが入力されていても、第1のトランジスタ159の第1の電極(ソース電極)とゲート電極との電位差を、第1のトランジスタ159を高速でオンとするのに十分な電位差とすることができる。したがって、記憶装置への書き込み動作を高速に行うことが出来る。
【0073】
なお、第1のトランジスタ159の第1の電極に入力データ信号を入力するタイミングは、ブートストラップ動作によって、第1のノードの電位が上昇する期間より前であればいつでもよい。本実施の形態では、第1のステップの書き込み信号(OS_WE)の電位をHレベルとするタイミングと等しいタイミングで入力データ信号を入力した。
【0074】
ここまでで、記憶装置へのデータの書き込みは終了する。続くステップでは、記憶装置にデータの保持を行わせて、電源を落とす動作について説明する。
【0075】
続く、第4のステップで、書き込み信号としてLレベルの信号をコントローラ151及び遅延回路153に入力する。書き込み信号のLレベルの信号がコントローラに入力されることで、コントローラ151が第1のノードに接地電位を入力する。したがって、第1のノードに蓄積されていた電荷は放出されて、第1のノードの電位は接地電位となる(図4(A)の期間T4参照)。
【0076】
したがって、第1のノードと電気的に接続されている第1のトランジスタ159のゲート電極の電位も接地電位となり、第1のトランジスタ159がオフとなる。第1のトランジスタ159がオフとなったことで、第2のノードに対する入力データ信号の入力は停止する。
【0077】
第1のトランジスタ159はチャネルが酸化物半導体に形成されるトランジスタである。したがって、該トランジスタのオフ電流は極めて小さく、第1のトランジスタ159がオフとなり、第2のノードに対して入力データ信号の入力が停止しても、第2のノードに蓄積されていた電荷は長時間に渡って保持される。
【0078】
そのため、電源を切って、記憶装置への電力の入力がなくなっても、第2のノードは書き込まれたデータを長時間保持することができる。データの保持に電力の供給を必要としないため、消費電力を低減することができる。
【0079】
以上の動作によって、記憶装置はデータを保持することができる。
【0080】
続いて、記憶装置に保持されているデータを読み出す動作について説明する。図4(B)に、記憶装置が保持されているデータを読み出す際のタイミングチャートを示す。なお、本実施の形態では、読み出し回路155として、図3に示す回路を用いて、読み出し動作を説明する。
【0081】
図4(B)のタイミングチャートおいて、Vsは電源の電位、OS_RDは読み出し信号の電位、M3は第3の容量素子307の他方の電極の電位、Qは記憶装置の出力の電位を示している。記憶装置は第2のノードに保持されている電荷に応じた信号を出力する。なお、図4(B)のタイミングチャートでは記憶装置にHレベルの信号が書き込まれているときの動作について示す。
【0082】
読み出し動作を行う前は、読み出し信号(OS_RD)としてLレベルの信号が入力されている。そのため、n型トランジスタである第3のトランジスタ303は、オフ状態である。反対に、p型トランジスタである第4のトランジスタ305はオンとなる。第4のトランジスタ305がオンであると、電源と第3の容量素子307が導通するため、第3の容量素子307には電源電位に応じた電荷が蓄積される(図4(B)の期間T5参照)。
【0083】
なお、電源のスイッチが入るまでは、第3の容量素子307に蓄積された電荷量は不明であるため、タイミングチャート上では、点線で示し、不定状態(X)として示した。
【0084】
記憶装置に記憶されたデータを読み出すためには、まず読み出し信号(OS_RD)をHレベルの信号とする(期間T6)。Hレベルの信号が入力されると、p型トランジスタである第4のトランジスタ305がオフとなり、n型トランジスタである第3のトランジスタ303がオンとなる。したがって、第3の容量素子307と電源との導通が切れて、第3の容量素子307に蓄積されている電荷が、第3のトランジスタ303へ流れ込む。
【0085】
このとき、第3のトランジスタ303はオンであるため、第3の容量素子307に蓄積されている電荷は、第3のトランジスタ303を介して第2のトランジスタ301へと流れ込む。このとき、第2のノードM2にHレベルの信号が保持され、第2のトランジスタ301のゲート電極にHレベルの信号が入力されていると、第2のトランジスタ301はオンとなり、第3の容量素子307に蓄積されている電荷は第2のトランジスタ301を通じて接地電位へと流れ込み放出される。したがって、第3の容量素子307の他方の電極の電位はLレベルとなる(図4(B)の期間T6参照)。
【0086】
したがって、反転素子309にはLレベルの信号が入力され、反転素子309の出力はHレベルの信号となる。反転素子309の出力を記憶装置の出力として取り出しているため、Hレベルの信号が記憶装置の出力として取り出される。
【0087】
ここで、反対に第2のノードにLレベルの信号が保持されていた場合を考える。
【0088】
第2のノードにLレベルの信号が保持されていた場合、第2のトランジスタ301はオフとなる。そのため、読み出し信号にHレベルの信号を入力し、第3のトランジスタ303をオンとしても、第3の容量素子307は接地電位とは接続せず、蓄積されていた電荷を保持する。
【0089】
したがって、反転素子309には、第3の容量素子が蓄積していた電荷(電源電位=Hレベルの信号)が入力され、反転素子309の出力はLレベルとなり、記憶装置がLレベルの信号を読み出す。
【0090】
上記の動作より、読み出し回路155は第2のトランジスタ301のゲート電極に保持されている電荷を第2のトランジスタ301のオン・オフ状態から判別し、第2のノードに保持されているデータに応じた信号を読み出す。
【0091】
以上の動作により、記憶装置はデータの読み出しを行う。
【0092】
読み出し動作が終了したら、読み出し信号をLレベルへと戻す(図4(B)の期間T7参照)。読み出し信号として、Lレベルの信号が入力されることで、p型トランジスタである、第4のトランジスタ305がオンとなり、第3の容量素子307には電源電位に応じた電荷が蓄積される。
【0093】
読み出し信号として、Lレベルの信号が入力されているとき、記憶装置の出力は第2のノードに保持されている電位にかかわらず、Lレベルである。したがって、記憶装置のデータを読む際には、読み出し信号がHレベルとなっているときの、信号のみを読み込む。したがって、タイミングチャート上では、読み出し信号にHレベルの信号が入力されていないときの記憶装置の出力は不定(x)とした。
【0094】
読み出し回路155は、電源と第4のトランジスタ305との間にスイッチを設けて、読み出し信号がLレベルとなっているとき、すなわち、読み出し動作を行っていないときは、電源と他の電気素子との接続を切ることで、消費電力をさらに低減する構成としてもよい。
【0095】
本実施の形態の記憶装置は、ブートストラップ回路を用いることで、データを書き込む信号と等しい電位のみで動作する記憶装置である。具体的には、トランジスタのゲートと、第1の容量素子の一方の電極が接続された第1のノードに、電源から電源電位を与えて電荷を蓄積し、続いて第1の容量素子の他方の電極に前記電源電位と等しい電位を印加することにより、該トランジスタのゲートの電位を前記電源電位よりも高くする。トランジスタのゲートの電位を前記電源電位より高い状態とすることで高速で書き込みができ、また、電圧変換器を削減することができるので、記憶装置が消費する電力を削減できる。
【0096】
また、本実施の形態の記憶装置は、データを保持するノードを構成するトランジスタに、チャネル層が酸化物半導体層に形成されるトランジスタを用いることで、オフ電流が低減され、長時間、記憶を保持することができる記憶装置を提供することができる。
【0097】
本実施の形態の記憶装置は、遅延回路を用いて、一つの信号で、ブートストラップ回路と、データの入力回路を制御することで、比較的シンプルな回路構成で、消費電力の低減された回路を構成することができる。
【0098】
本実施の形態の記憶装置は、他の実施の形態と適宜組み合わせて用いることができる。
【0099】
(実施の形態2)
本実施の形態では、実施の形態1に示した記憶装置が有するコントローラの、実施の形態1とは異なる構成について示す。
【0100】
本実施の形態の記憶装置が用いるコントローラの回路図を図5に示す。なお、本実施の形態では実施の形態1と重複する説明は省略し、実施の形態1とは異なる点について主に説明する。
【0101】
図5に示すコントローラ151は、図2に示すコントローラ151と比較して、ダイオード201と電源との間に、第1のスイッチングトランジスタ203とは異なる導電型の第2のスイッチングトランジスタ503が接続されている。
【0102】
第2のスイッチングトランジスタ503のゲート電極には反転素子202を介して書き込み信号(OS_WE)が入力され、第1の電極は電源と電気的に接続し、第2の電極はダイオード201を介して第1のノードM1と電気的に接続している。
【0103】
第1のスイッチングトランジスタ203は第1のノードと接地するかどうか決定するスイッチであり、第2のスイッチングトランジスタ503は第1のノードと電源との接続状態を決定するスイッチである。
【0104】
第1のスイッチングトランジスタ203のゲート電極にも、反転素子202を介して書き込み信号が入力される。また、第1のスイッチングトランジスタ203と第2のスイッチングトランジスタ503はそれぞれ異なる導電型のトランジスタであるため、第1のスイッチングトランジスタ203と第2のスイッチングトランジスタ503とはどちらか一方がオンであるとき、他方はオフである。
【0105】
したがって、第1のノードが接地されて電荷を放出している際には、第1のノードと電源との電気的な接続は切断され、第1のノードが電源と接続されているときは、接地電位は入力されない。
【0106】
このような構成とすることで、第1のノードが接地しているときに、電源から第1のノードへ電荷が与えられることがなくなり、記憶装置の消費電力を低減することができる。
【0107】
続いて、図6に、さらに形態の異なるコントローラ回路を示す。
【0108】
図6に示したコントローラは、図5に示したコントローラと比較すると、反転素子202の代わりにNOR回路701が設けられ、書き込み信号が第1のスイッチングトランジスタ203及び第2のスイッチングトランジスタ503にNOR回路701を介して入力される。NOR回路701には書き込み信号の他に、抵抗と容量素子を有する遅延回路703によって遅延した書き込み信号と、遅延回路153によって書き込み信号が遅延した信号も入力されている。
【0109】
遅延回路703は遅延回路153よりも、遅延時間が長い回路とする。遅延回路が入力された信号を遅延する時間は、公知の設計方法によって調整することが可能であるが、本実施の形態で示すような遅延回路では、該遅延回路の容量素子の静電容量を変えることによって調整することが好ましい。抵抗の抵抗値を変えることで遅延回路の遅延時間を変えることもできるが、静電容量を変化させる方が、より回路の遅延時間を安定に調整することができる。
【0110】
NOR回路701は入力している3つの信号のうち、どれかひとつでもHレベルの信号となっていれば、Lレベルの信号を出力する。したがって、上記の信号のうちのどれか一つでもHレベルの信号となれば、第2のスイッチングトランジスタ503がオンとなり、第1のノードと電源とが電気的に接続する。
【0111】
実施の形態1で示したとおり、遅延回路153によって書き込み信号が遅延した信号が第1の容量素子157に入力されると、容量結合により、第1のノード(M1)の電位が上昇する。このとき、第1のノードとゲート電極が接続している第1のトランジスタ159をオンとするためには、第1のノードが電源電位に応じた電荷を保持していなくてはならない、言い換えれば、遅延回路153から第1の容量素子157に信号が入力される際には、第1のノードには接地電位ではなく、電源電位が入力されている必要がある。
【0112】
そこで、図6に示す回路のように、書き込み信号OS_WEを直接NOR回路701に入力するだけでなく、遅延回路153によって遅延した書き込み信号と、遅延回路703によって遅延した書き込み信号をNOR回路701に入力することで、NOR回路がLを出力している時間を延ばすことができる。また、第1の容量素子157に遅延回路153によって遅延した信号が入力されている時に、NOR回路701には、該信号の少なくともいずれか一つが入力されているため、第1の容量素子157に遅延回路153によって遅延された信号が入力されるとき、第1のノードに確実に電源電位を入力することができる。
【0113】
また、遅延回路153よりも遅延時間の長い遅延回路703を設けることで、第1の容量素子157に遅延回路153からの信号が入力された後にも、NOR回路701に信号が入力されているため、確実に容量結合による電位の上昇で、第1のトランジスタ159をオンとして、記憶装置にデータを書き込むことができる。
【0114】
本実施の形態で示したコントローラは、実施の形態1に示したコントローラと比較して、スイッチングトランジスタが多く設けられているため、電源からの電位が入力されていない期間には、第1のノードM1と電源との接続を切断することができ、実施の形態1に示す記憶装置よりもさらに、消費電力の低減された記憶装置である。
【0115】
本実施の形態では、複数の遅延回路を用いることで、書き込み信号(遅延回路153及び703によって遅延した信号も含む)がNOR回路701に入力されている時間が延びる。したがって、第1のトランジスタ159に電源電位が入力されている時間が延びるため、ブートストラップ動作が完了するまで確実に第1のトランジスタ159に電源電位を入力することができる。
【0116】
本実施の形態は他の実施の形態と適宜組み合わせて用いることができる。
【0117】
(実施の形態3)
本実施の形態では、上記実施の形態で示した記憶装置(不揮発性のランダムアクセルメモリ)に用いる、チャネルが酸化物半導体層に形成されるトランジスタについて説明する。まず、酸化物半導体について詳述する。
【0118】
酸化物半導体は、少なくともIn、Ga、Sn及びZnから選ばれた一種以上の元素を含有する。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の酸化物であるSn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、In−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用いることができる。
【0119】
なお、ここで、例えば、In−Ga−Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。
【0120】
例えば、In:Ga:Zn=1:1:1(=1/3:1/3:1/3)あるいはIn:Ga:Zn=2:2:1(=2/5:2/5:1/5)の原子比のIn−Ga−Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の原子比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
【0121】
しかし、これらに限られず、必要とする半導体特性(移動度、しきい値、ばらつき等)に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【0122】
例えば、In−Sn−Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【0123】
なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:c(a+b+c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C=1)の酸化物の組成の近傍であるとは、a、b、cが、(a―A)+(b―B)+(c―C)≦rを満たすことをいい、rは、例えば、0.05とすればよい。他の酸化物でも同様である。
【0124】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【0125】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【0126】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下の表面上に形成するとよい。
【0127】
なお、Raは、JIS B0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式(1)にて定義される。
【0128】
【数1】

【0129】
なお、上記において、Sは、測定面(座標(x,y)(x,y)(x,y)(x,y)の4点で表される四角形の領域)の面積を指し、Zは測定面の平均高さを指す。Raは原子間力顕微鏡(AFM:Atomic Force Microscope)にて評価可能である。
【0130】
ここで、酸化物半導体の結晶構造の一態様である、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)膜について説明する。
【0131】
CAAC−OS膜は、完全な単結晶ではなく、完全な非晶質でもない。CAAC−OS膜は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡(TEM:Transmission Electron Microscope)による観察像では、CAAC−OS膜に含まれる非晶質部と結晶部との境界は明確ではない。また、TEMによってCAAC−OS膜には粒界(グレインバウンダリーともいう)は確認できない。そのため、CAAC−OS膜は、粒界に起因する電子移動度の低下が抑制される。
【0132】
CAAC−OS膜に含まれる結晶部は、c軸がCAAC−OS膜の被形成面の法線ベクトルまたは上表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸及びb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、85°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−5°以上5°以下の範囲も含まれることとする。
【0133】
なお、CAAC−OS膜において、結晶部の分布が一様でなくてもよい。例えば、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し上表面の近傍では結晶部の占める割合が高くなることがある。また、CAAC−OS膜へ不純物等を添加することにより結晶部が非晶質化することもある。
【0134】
CAAC−OS膜に含まれる結晶部のc軸は、CAAC−OS膜が形成される時の被形成面の法線ベクトルまたは膜の上表面の法線ベクトルに平行な方向に揃うため、CAAC−OS膜の形状(被形成面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【0135】
CAAC−OS膜を用いることで、可視光や紫外光の照射によるトランジスタの電気特性の変動を低減することが可能である。よって、信頼性の高いトランジスタを得ることができる。
【0136】
次いで、CAAC−OS膜の結晶構造について図7乃至9を参照して詳述する。なお、図7乃至図9において、上方向がc軸方向であり、c軸方向と直交する面がab面である。
【0137】
本実施の形態において、上半分、下半分とは、ab面を境にした場合の上半分、下半分をいう。また、図7において、丸で囲まれたOは4配位のOを示し、二重丸は3配位のOを示す。
【0138】
図7(A)に、1個の6配位のInと、Inに近接の6個の4配位の酸素原子(以下4配位のO)と、を有する構造Aを示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。構造Aは、八面体構造をとるが、簡単のため平面構造で示している。なお、構造Aは上半分および下半分にはそれぞれ3個ずつ4配位のOがある。構造Aに示す小グループは電荷が0である。
【0139】
図7(B)に、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子(以下3配位のO)と、Gaに近接の2個の4配位のOと、を有する構造Bを示す。3配位のOは、いずれもab面に存在する。構造Bの上半分および下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、構造Bをとりうる。構造Bの小グループは電荷が0である。
【0140】
図7(C)に、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造Cを示す。構造Cの上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。または、構造Cの上半分に3個の4配位のOがあり、下半分に1個の4配位のOがあってもよい。構造Cの小グループは電荷が0である。
【0141】
図7(D)に、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造Dを示す。構造Dの上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。構造Dの小グループは電荷が+1となる。
【0142】
図7(E)に、2個のZnを含む構造Eを示す。構造Eの上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。構造Eの小グループは電荷が−1となる。
【0143】
本実施の形態では複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ(ユニットセルともいう。)と呼ぶ。
【0144】
ここで、これらの小グループ同士が結合する規則について説明する。
【0145】
図7(A)に示す6配位のInの上半分の3個のOは下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは上方向にそれぞれ3個の近接Inを有する。図7(B)に示す5配位のGaの上半分の1個のOは下方向に1個の近接Gaを有し、下半分の1個のOは上方向に1個の近接Gaを有する。図7(C)に示す4配位のZnの上半分の1個のOは下方向に1個の近接Znを有し、下半分の3個のOは上方向にそれぞれ3個の近接Znを有する。
【0146】
この様に、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。
【0147】
Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。
【0148】
従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。
【0149】
例えば、6配位の金属原子(InまたはSn)が下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子(GaまたはIn)、または4配位の金属原子(Zn)のいずれかと結合することになる。
【0150】
これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。
【0151】
図8(A)に、In−Sn−Zn−O系の層構造を構成する中グループAのモデル図を、図8(B)に、3つの中グループで構成される大グループBを示す。
【0152】
なお、図8(C)は、図8(B)の層構造をc軸方向から観察した場合の原子配列を示す。
【0153】
中グループAでは、3配位のOは省略し、4配位のOは個数のみである。例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、中グループAにおいて、Inの上半分および下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。
【0154】
また、中グループAにおいて、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。
【0155】
In−Sn−Zn−O系の層構造を構成する中グループAは、上から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上半分および下半分にあるInと結合する。なお、SnとInの間に存在する、丸枠の1と丸枠の3で示した合計4つの4配位の酸素の内の一つは、SnとInで共有される。このことは他の金属−酸素−金属結合でも同様である。
【0156】
Inが4配位の酸素を介して、上半分に3個の4配位のOがあるZnと結合する。そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるInと結合する。そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと4配位の酸素を介して結合する。
【0157】
このZnを含む小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ−0.667、−0.5と考えることができる。
【0158】
例えば、In(6配位または5配位)、Zn(4配位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。従って、Snを含む小グループは電荷が+1となる。そのため、Snを含む層構造を形成するためには、電荷+1を打ち消す電荷−1が必要となる。
【0159】
電荷−1をとる構造として、構造Eに示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。
【0160】
具体的には、大グループBが繰り返されることで、In−Sn−Zn−O系の結晶(InSnZn)を得ることができる。
【0161】
得られるIn−Sn−Zn−O系の層構造は、InSnZn(ZnO)(mは0または自然数。)とする組成式で表すことができる。
【0162】
In−Sn−Zn−O系以外の酸化物半導体を用いた場合も同様である。
【0163】
例えば、図9(A)に、In−Ga−Zn−O系の層構造を構成する中グループLのモデル図を示す。
【0164】
In−Ga−Zn−O系の層構造を構成する中グループLは、上から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位の酸素を介して4配位のOが1個上半分にあるZnと結合する。
【0165】
そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分および下半分にあるGaと結合する。そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分および下半分にあるInと結合する。この中グループが複数結合して大グループを構成する。
【0166】
図9(B)に3つの中グループで構成される大グループMを示す。
【0167】
なお、図9(C)は、図9(B)の層構造をc軸方向から観察した場合の原子配列を示している。ここで、In(6配位または5配位)、Zn(4配位)、Ga(5配位)の電荷は、それぞれ+3、+2、+3であるため、In、ZnおよびGaのいずれかを含む小グループは、電荷が0となる。
【0168】
そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。また、In−Ga−Zn−O系の層構造を構成する中グループは、中グループLに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。
【0169】
具体的には、図9(B)に示した大グループが繰り返されることで、In−Ga−Zn系酸化物の結晶を得ることができる。なお、得られるIn−Ga−Zn系酸化物の層構造は、InGaO(ZnO)(nは自然数。)とする組成式で表すことができる。n=1(InGaZnO)の場合は、例えば、図10(A)に示す結晶構造を取りうる。なお、図10(A)に示す結晶構造において、図7(B)で説明したように、Ga及びInは5配位をとるため、GaがInに置き換わった構造も取りうる。
【0170】
また、n=2(InGaZn)の場合は、例えば、図10(B)に示す結晶構造を取りうる。なお、図10(B)に示す結晶構造において、図7(B)で説明したように、Ga及びInは5配位をとるため、GaがInに置き換わった構造も取りうる。
【0171】
また、酸化物半導体としてIn−Zn−O系の材料を用いる場合、原子数比で、In/Zn=0.5〜50、好ましくはIn/Zn=1〜20、さらに好ましくはIn/Zn=1.5〜15とする。Znの原子数比を好ましい前記範囲とすることで、上述の半導体素子における電界効果移動度を向上させることができる。ここで、化合物の原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5X+Yとする。
【0172】
また、酸化物半導体層としては、電子供与体(ドナー)となる水分又は水素などの不純物が低減されて高純度化されることが好ましい。具体的には、高純度化された酸化物半導体層は、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)による水素濃度の測定値が、5×1019/cm以下、好ましくは5×1018/cm以下、より好ましくは5×1017/cm以下、更に好ましくは1×1016/cm以下である。また、ホール効果測定により測定できる酸化物半導体層のキャリア密度は、1×1014/cm未満、好ましくは1×1012/cm未満、更に好ましくは1×1011/cm未満である。
【0173】
ここで、酸化物半導体層中の、水素濃度の分析について触れておく。半導体層中の水素濃度測定は、二次イオン質量分析法で行う。SIMS分析は、その原理上、試料表面近傍や、材質が異なる層との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、層中における水素濃度の厚さ方向の分布をSIMSで分析する場合、対象となる層が存在する範囲において、値に極端な変動がなく、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる層の厚さが小さい場合、隣接する層内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該層が存在する領域における、水素濃度の極大値又は極小値を、当該層中の水素濃度として採用する。更に、当該層が存在する領域において、極大値、極小値が存在しない場合、変曲点の値を水素濃度として採用する。
【0174】
スパッタリング法を用いて酸化物半導体層を作製する場合には、ターゲット中の水素濃度のみならず、チャンバー内に存在する水、水素を極力低減しておくことが重要である。具体的には、当該形成以前にチャンバー内をベークする、チャンバー内に導入されるガス中の水、水素濃度を低減する、及びチャンバーからガスの排気する排気系における逆流を防止するなどを行うことが効果的である。
【0175】
酸化物半導体層は、好ましくはスパッタリング法により、基板加熱温度を100℃以上600℃以下、好ましくは150℃以上550℃以下、さらに好ましくは200℃以上500℃以下とし、酸素ガス雰囲気で成膜する。酸化物半導体層の厚さは、1nm以上40nm以下、好ましくは3nm以上20nm以下とする。成膜時の基板加熱温度が高いほど、得られる酸化物半導体層の不純物濃度は低くなる。また、酸化物半導体層中の原子配列が整い、高密度化され、多結晶または、CAACが形成されやすくなる。さらに、希ガスを含まない酸素ガス雰囲気で成膜することで、酸化物半導体層中に希ガスなどの余分な原子が含まれないため、多結晶またはCAACが形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は30体積%以上、好ましくは50体積%以上、さらに好ましくは80体積%以上とする。なお、酸化物半導体層は薄いほど、トランジスタの短チャネル効果が低減される。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。
【0176】
酸化物半導体層としてIn−Ga−Zn−O系材料をスパッタリング法で成膜する場合、好ましくは、原子数比がIn:Ga:Zn=1:1:1、4:2:3、3:1:2、1:1:2、2:1:3、または3:1:4で示されるIn−Ga−Zn−Oターゲットを用いる。前述の原子数比を有するIn−Ga−Zn−Oターゲットを用いて酸化物半導体層を成膜することで、多結晶またはCAACが形成されやすくなる。
【0177】
酸化物半導体層としてIn−Sn−Zn−O系材料をスパッタリング法で成膜する場合、好ましくは、原子数比がIn:Sn:Zn=1:1:1、4:2:3、3:1:2、1:1:2、3:1:4、2:1:3、1:2:2、または20:45:35で示されるIn−Sn−Zn−Oターゲットを用いる。前述の組成比を有するIn−Sn−Zn−Oターゲットを用いて酸化物半導体層を成膜することで、多結晶またはCAACが形成されやすくなる。
【0178】
次に、加熱処理を行う。加熱処理は、減圧雰囲気、不活性雰囲気または酸化性雰囲気で行う。加熱処理により、酸化物半導体層中の不純物濃度を低減することができる。
【0179】
加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不活性雰囲気にて加熱処理を行うと、酸化物半導体層中の不純物濃度を低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
【0180】
酸化物半導体層は、成膜時の基板加熱に加え、加熱処理を行うことで、膜中の不純物準位を極めて小さくすることが可能となる。その結果、トランジスタの電界効果移動度を後述する理想的な電界効果移動度近くまで高めることが可能となる。
【0181】
<チャネルが酸化物半導体層に形成されるトランジスタについて>
チャネルが酸化物半導体層に形成されるトランジスタについて図16(A)〜(D)を参照して説明する。なお、図16(A)〜(D)は、トランジスタの構造例を示す断面模式図である。
【0182】
図16(A)に示すトランジスタは、導電層601(a)と、絶縁層602(a)と、酸化物半導体層603(a)と、導電層605a(a)と、導電層605b(a)と、絶縁層606(a)と、を含んでいる。
【0183】
導電層601(a)は、被素子形成層600(a)の上に設けられている。被素子形成層600(a)には、埋め込み絶縁物612a(a)及び埋め込み絶縁物612b(a)が埋め込まれている。
【0184】
絶縁層602(a)は、導電層601(a)の下に設けられている。
【0185】
酸化物半導体層603(a)は、絶縁層602(a)を介して導電層601(a)に重畳する。酸化物半導体層603(a)は、領域604a(a)及び領域604b(a)を含んでいる。領域604a(a)及び領域604b(a)は、互いに離間し、それぞれドーパントが添加された領域である。なお、領域604a(a)及び領域604b(a)の間の領域がチャネル形成領域になる。領域604a(a)は、導電層605a(a)及び絶縁層616a(a)と重畳し、領域604b(a)は導電層605b(a)及び絶縁層616b(a)と重畳する。
【0186】
導電層605a(a)及び導電層605b(a)のそれぞれは、酸化物半導体層603(a)の上に設けられ、酸化物半導体層603(a)に電気的に接続されている。
【0187】
絶縁層606(a)は、酸化物半導体層603(a)、絶縁層602(a)、及び導電層601(a)の上に設けられている。
【0188】
図16(B)に示すトランジスタは、導電層601(b)と、絶縁層602(b)と、酸化物半導体層603(b)と、導電層605a(b)と、導電層605b(b)と、絶縁層606(b)と、を含んでいる。
【0189】
導電層601(b)は、被素子形成層600(b)の上に設けられている。被素子形成層600(a)には、埋め込み絶縁物612a(b)及び埋め込み絶縁物612b(b)が埋め込まれている。
【0190】
絶縁層602(b)は、導電層601(b)の下に設けられている。
【0191】
導電層605a(b)及び導電層605b(b)のそれぞれは、酸化物半導体層603(b)上に設けられている。酸化物半導体層603(b)は、領域604a(b)及び領域604b(b)を含んでいる。領域604a(b)及び領域604b(b)は、互いに離間し、それぞれドーパントが添加された領域である。なお、領域604a(b)及び領域604b(b)の間の領域がチャネル形成領域になる。領域604a(b)及び領域604b(b)は、導電層605a(b)及び導電層605b(b)と重畳する。
【0192】
酸化物半導体層603(b)は、導電層605a(b)及び導電層605b(b)に電気的に接続されている。また、酸化物半導体層603(b)は、絶縁層602(b)を介して導電層601(b)に重畳する。
【0193】
絶縁層606(b)は、導電層601(b)の上に設けられている。
【0194】
図16(C)に示すトランジスタは、導電層601(c)と、絶縁層602(c)と、酸化物半導体層603(c)と、導電層605a(c)と、導電層605b(c)と、を含んでいる。
【0195】
酸化物半導体層603(c)は、領域604a(c)及び領域604b(c)を含んでいる。領域604a(c)及び領域604b(c)は、互いに離間し、それぞれドーパントが添加された領域である。なお、領域604a(c)及び領域604b(c)の間の領域がチャネル形成領域になる。酸化物半導体層603(c)は、被素子形成層600(c)の上に設けられる。なお、必ずしも領域604a(c)及び領域604b(c)を設けなくてもよい。
【0196】
導電層605a(c)及び導電層605b(c)は、酸化物半導体層603(c)の上に設けられ、酸化物半導体層603(c)に電気的に接続されている。また、互いに面する導電層605a(c)及び導電層605b(c)の側面は、テーパ状である。
【0197】
また、導電層605a(c)は、領域604a(c)の一部に重畳するが、必ずしもこれに限定されない。導電層605a(c)を領域604a(c)の一部に重畳させることにより、導電層605a(c)及び領域604a(c)の間の抵抗値を小さくすることができる。また、領域604a(c)の全てが導電層605a(c)と重畳してもよい。
【0198】
また、導電層605b(c)は、領域604b(c)の一部に重畳するが、必ずしもこれに限定されない。導電層605b(c)を領域604b(c)の一部に重畳させることにより、導電層605b(c)及び領域604b(c)の間の抵抗を小さくすることができる。また、領域604b(c)の全てが導電層605b(c)と重畳してもよい。
【0199】
絶縁層602(c)は、酸化物半導体層603(c)、導電層605a(c)、及び導電層605b(c)の上に設けられている。
【0200】
導電層601(c)は、絶縁層602(c)を介して酸化物半導体層603(c)に重畳する。絶縁層602(c)を介して導電層601(c)と重畳する酸化物半導体層603(c)の領域がチャネル形成領域になる。
【0201】
また、図16(D)に示すトランジスタは、導電層601(d)と、絶縁層602(d)と、酸化物半導体層603(d)と、導電層605a(d)と、導電層605b(d)と、を含んでいる。
【0202】
導電層605a(d)及び導電層605b(d)は、被素子形成層600(d)の上に設けられる。また、互いに面する導電層605a(d)及び導電層605b(d)の側面は、テーパ状である。
【0203】
酸化物半導体層603(d)は、領域604a(d)及び領域604b(d)と、を含んでいる。領域604a(d)及び領域604b(d)は、互いに離間し、それぞれドーパントが添加された領域である。また、領域604a(d)及び領域604b(d)の間の領域がチャネル形成領域になる。酸化物半導体層603(d)は、導電層605a(d)、導電層605b(d)、及び被素子形成層600(d)の上に設けられ、導電層605a(d)及び導電層605b(d)に電気的に接続される。なお、必ずしも領域604a(d)及び領域604b(d)を設けなくてもよい。
【0204】
領域604a(d)は、導電層605a(d)に電気的に接続されている。
【0205】
領域604b(d)は、導電層605b(d)に電気的に接続されている。
【0206】
絶縁層602(d)は、酸化物半導体層603(d)の上に設けられている。
【0207】
導電層601(d)は、絶縁層602(d)を介して酸化物半導体層603(d)に重畳する。絶縁層602(d)を介して導電層601(d)と重畳する酸化物半導体層603(d)の領域がチャネル形成領域になる。
【0208】
さらに、図16(A)乃至図16(D)に示す各構成要素について説明する。
【0209】
被素子形成層600(a)乃至被素子形成層600(d)としては、例えば絶縁層、又は絶縁表面を有する基板などを用いることができる。また、予め素子が形成された層を被素子形成層600(a)乃至被素子形成層600(d)として用いることもできる。
【0210】
導電層601(a)乃至導電層601(d)のそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する層をゲート電極又はゲート配線ともいう。
【0211】
導電層601(a)乃至導電層601(d)としては、例えばモリブデン、マグネシウム、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属、又はこれらを主成分とする合金の層を用いることができる。また、これらの材料の層の積層により、導電層601(a)乃至導電層601(d)を構成することもできる。
【0212】
絶縁層602(a)乃至絶縁層602(d)のそれぞれは、トランジスタのゲート絶縁層としての機能を有する。
【0213】
絶縁層602(a)乃至絶縁層602(d)としては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、酸化ハフニウム層、又は酸化ランタン層を用いることができる。また、これらの積層により絶縁層602(a)乃至絶縁層602(d)を構成することもできる。
【0214】
これらの中でも、第13族元素を含む絶縁層を用いることが好ましい。第13族元素を含む絶縁層を用いることにより、該絶縁層と酸化物半導体層との界面の状態を良好にすることができる。
【0215】
第13族元素を含む他の材料としては、例えば酸化ガリウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量(原子%)よりアルミニウムの含有量(原子%)が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量(原子%)がアルミニウムの含有量(原子%)以上の物質のことをいう。また、酸素過剰の材料、例えばAl(x=3+α、αは0より大きく1より小さい値)、Ga(x=3+α、αは0より大きく1より小さい値)、又はGaAl2−x3+α(xは0より大きく2より小さい値、αは0より大きく1より小さい値)で表記される材料を用いることもできる。
【0216】
絶縁層602(a)乃至絶縁層602(d)の積層構造としては、例えば、異なる組成を有する酸化ガリウムを含む二つの層の積層が挙げられる。また、Gaで表記される酸化ガリウムを含む絶縁層及びAlで表記される酸化アルミニウムを含む絶縁層の積層により絶縁層602(a)乃至絶縁層602(d)を構成してもよい。
【0217】
また、トランジスタのチャネル長を30nmとしたとき、酸化物半導体層603(a)乃至酸化物半導体層603(d)の厚さを例えば5nm程度にしてもよい。このとき、酸化物半導体層603(a)乃至酸化物半導体層603(d)がCAAC−OS膜の酸化物半導体層であれば、トランジスタにおける短チャネル効果を抑制することができる。
【0218】
領域604a(a)乃至領域604a(d)及び、領域604b(a)乃至領域604b(d)は、N型又はP型の導電型を付与するドーパントが添加され、トランジスタのソース又はドレインとしての機能を有する。ドーパントとしては、例えば元素周期表における13族の元素(例えば硼素など)、元素周期表における15族の元素(例えば窒素、リン、及び砒素)、及び希ガス元素(例えばヘリウム、アルゴン、及びキセノン)の一つ又は複数を用いることができる。なお、トランジスタのソースとしての機能を有する領域をソース領域ともいい、トランジスタのドレインとしての機能を有する領域をドレイン領域ともいう。領域604a(a)乃至領域604a(d)及び、領域604b(a)乃至領域604b(d)にドーパントを添加することにより導電層との接続抵抗を小さくすることができるため、トランジスタを微細化することができる。
【0219】
導電層605a(a)乃至導電層605a(d)、及び導電層605b(a)乃至導電層605b(d)のそれぞれは、トランジスタのソース電極又はドレイン電極としての機能を有する。なお、ソース電極はソース配線ともいい、ドレイン電極はドレイン配線ともいう。
【0220】
導電層605a(a)乃至導電層605a(d)、及び導電層605b(a)乃至導電層605b(d)としては、例えばアルミニウム、マグネシウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属、又はこれらの金属を主成分とする合金の層を用いることができる。例えば、銅、マグネシウム、及びアルミニウムを含む合金の層により、導電層605a(a)乃至導電層605a(d)、及び導電層605b(a)乃至導電層605b(d)を構成することができる。また、これらの材料の層の積層により、導電層605a(a)乃至導電層605a(d)、及び導電層605b(a)乃至導電層605b(d)を構成することもできる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層と銅を含む層の積層により、導電層605a(a)乃至導電層605a(d)、及び導電層605b(a)乃至導電層605b(d)を構成することができる。
【0221】
また、導電層605a(a)乃至導電層605a(d)、及び導電層605b(a)乃至導電層605b(d)としては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム、酸化スズ、酸化亜鉛、インジウムスズ酸化物、又はインジウム亜鉛酸化物を用いることができる。なお、これらの導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【0222】
絶縁層606(a)及び絶縁層606(b)としては、絶縁層602(a)乃至絶縁層602(d)に適用可能な材料の層を用いることができる。また、絶縁層606(a)及び絶縁層606(b)に適用可能な材料の積層により、絶縁層606(a)及び絶縁層606(b)を構成してもよい。例えば、酸化シリコン層、酸化アルミニウム層などにより絶縁層606(a)及び絶縁層606(b)を構成してもよい。例えば、酸化アルミニウム層を用いることにより、酸化物半導体層603(a)及び酸化物半導体層603(b)への不純物(水)の侵入抑制効果をより高めることができ、また、酸化物半導体層603(a)及び酸化物半導体層603(b)中の酸素の脱離抑制効果を高めることができる。
【0223】
また、絶縁層602(a)乃至絶縁層602(d)に適用可能な材料の積層によりチャネル保護層としての機能を有する絶縁層を構成してもよい。
【0224】
また、被素子形成層600(a)乃至被素子形成層600(d)の上に下地層を形成し、該下地層の上にトランジスタを形成してもよい。このとき、下地層としては、例えば絶縁層602(a)乃至絶縁層602(d)に適用可能な材料の層を用いることができる。また、絶縁層602(a)乃至絶縁層602(d)に適用可能な材料の積層により下地層を構成してもよい。例えば、酸化アルミニウム層及び酸化シリコン層の積層により下地層を構成することにより、下地層に含まれる酸素が酸化物半導体層603(a)乃至酸化物半導体層603(d)を介して脱離するのを抑制することができる。
【0225】
また、酸化物半導体層603(a)乃至酸化物半導体層603(d)に接する絶縁層中の酸素を過剰にすることにより、酸化物半導体層603(a)乃至酸化物半導体層603(d)に供給されやすくなる。よって、酸化物半導体層603(a)乃至酸化物半導体層603(d)中、又は当該絶縁層と酸化物半導体層603(a)乃至酸化物半導体層603(d)の界面における酸素欠陥を低減することができるため、酸化物半導体層603(a)乃至酸化物半導体層603(d)のキャリア濃度をより低減することができる。また、酸素が過剰になるように酸化物半導体層603(a)乃至酸化物半導体層603(d)を作成した場合であっても、酸化物半導体層603(a)乃至酸化物半導体層603(d)に接する上記絶縁層により、酸化物半導体層603(a)乃至酸化物半導体層603(d)からの酸素の脱離を抑制することができる。
【0226】
次いで、チャネルが酸化物半導体層に形成されるトランジスタの電界効果移動度の理論値について、図11及び図12を参照して説明する。酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって理論的移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【0227】
理論的な移動度をμ、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁(粒界等)が存在すると仮定すると、理論的な移動度をμは以下の式(2)で表される。
【0228】
【数2】

【0229】
ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。
【0230】
また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルではポテンシャル障壁の高さEは以下の式(3)で表される。
【0231】
【数3】

【0232】
ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nはチャネルのキャリア面密度、Coxは単位面積当たりの容量、Vはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の酸化物半導体層であれば、チャネルの厚さは酸化物半導体層の厚さと同一として差し支えない。
【0233】
また、線形領域におけるドレイン電流Iは、以下の式(4)で表される。
【0234】
【数4】

【0235】
ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vはドレイン電圧である。
【0236】
上式(4)の両辺をVgで割り、更に両辺の対数を取ると、以下の様になる。
【0237】
【数5】

【0238】
数5の右辺はVの関数である。この式からわかるように、縦軸をln(Id/Vg)、横軸を1/Vgとし、実測値のプロットの傾きから欠陥密度Nが求められる。すなわち、トランジスタのI―V特性から、欠陥密度を評価できる。
【0239】
その結果、酸化物半導体としては、インジウム(In)、スズ(Sn)、亜鉛(Zn)の比率が、In:Sn:Zn=1:1:1のものでは、欠陥密度Nは1×1012/cm程度であった。
【0240】
このようにして求めた欠陥密度をもとに数2および数3よりμ=120cm/Vsが導出され、半導体内部および半導体と絶縁膜との界面の欠陥が無い理想的な酸化物半導体の移動度は120cm/Vsとなると予想できる。また、欠陥のあるIn―Sn―Zn酸化物で測定される移動度は40cm/Vs程度であった。
【0241】
ただし、酸化物半導体層内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からxだけ離れた場所における移動度μは、以下の式(6)で表される。
【0242】
【数6】

【0243】
ここで、Dはゲート方向の電界、B、lは定数である。Bおよびlは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×10cm/s、l=10nm(界面散乱が及ぶ深さ)であった。Dが増加する(すなわち、ゲート電圧が高くなる)と式6の第2項が増加するため、移動度μは低下することがわかる。
【0244】
酸化物半導体層内部に欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μの計算結果を図11に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Sentaurus Deviceを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁層の厚さは100nm、比誘電率は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vは0.1Vである。
【0245】
図11で示されるように、ゲート電圧1V強で移動度100cm/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること(Atomic Layer Flatness)が望ましい。
【0246】
このような移動度を有する酸化物半導体を用いて微細なトランジスタの特性の計算結果を図12乃至図14に示す。なお、計算に用いたトランジスタの断面構造を図15に示す。図15に示すトランジスタは酸化物半導体層にnの導電型を呈する半導体領域103a及び半導体領域103cを有する。半導体領域103a及び半導体領域103cの抵抗率は2×10―3Ωcmとする。
【0247】
図15(A)に示すトランジスタは、下地絶縁物101と、下地絶縁物101に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物102の上に形成される。トランジスタは半導体領域103a、半導体領域103cと、それらに挟まれ、チャネル形成領域となる真性の半導体領域103bと、ゲート105を有する。ゲート105の幅を33nmとする。
【0248】
ゲート105と半導体領域103bの間には、ゲート絶縁物104を有し、また、ゲート105の両側面には側壁絶縁物106aおよび側壁絶縁物106b、ゲート105の上部には、ゲート105と他の配線との短絡を防止するための絶縁物107を有する。側壁絶縁物の幅は5nmとする。また、半導体領域103aおよび半導体領域103cに接して、ソース108aおよびドレイン108bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。
【0249】
図15(B)に示すトランジスタは、下地絶縁物101と、酸化アルミニウムよりなる埋め込み絶縁物102の上に形成され、半導体領域103a、半導体領域103cと、それらに挟まれた真性の半導体領域103bと、幅33nmのゲート105とゲート絶縁物104と側壁絶縁物106aおよび側壁絶縁物106bと絶縁物107とソース108aおよびドレイン108bを有する点で図15(A)に示すトランジスタと同じである。
【0250】
図15(A)に示すトランジスタと図15(B)に示すトランジスタの相違点は、側壁絶縁物106aおよび側壁絶縁物106bの下の半導体領域の導電型である。図15(A)に示すトランジスタでは、側壁絶縁物106aおよび側壁絶縁物106bの下の半導体領域はnの導電型を呈する半導体領域103aおよび半導体領域103cであるが、図15(B)に示すトランジスタでは、真性の半導体領域103bである。すなわち、図15(B)に示す半導体装置において、真性の半導体領域103bとゲート105がLoffだけ重ならない領域ができている。この領域をオフセット領域と言い、その幅Loffをオフセット長という。図15(B)から明らかなように、オフセット長は、側壁絶縁物106a(側壁絶縁物106b)の幅と同じである。
【0251】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Sentaurus Deviceを使用した。図12は、図15(A)に示される構造のトランジスタのドレイン電流(Id、実線)および移動度(μ、点線)のゲート電圧(Vg、ゲートとソースの電位差)依存性を示す。ドレイン電流Idは、ドレイン電圧(ドレインとソースの電位差)を+1Vとし、移動度μはドレイン電圧を+0.1Vとして計算したものである。
【0252】
図12(A)はゲート絶縁層の厚さを15nmとしたものであり、図12(B)は10nmとしたものであり、図12(C)は5nmとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Id(オフ電流)が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Id(オン電流)には目立った変化が無い。ゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えることが示された。
【0253】
図13は、図15(B)に示される構造のトランジスタで、オフセット長Loffを5nmとしたもののドレイン電流Id(実線)および移動度μ(点線)のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧を+0.1Vとして計算したものである。図13(A)はゲート絶縁層の厚さを15nmとしたものであり、図13(B)は10nmとしたものであり、図13(C)は5nmとしたものである。
【0254】
また、図14は、図15(B)に示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id(実線)および移動度μ(点線)のゲート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧を+0.1Vとして計算したものである。図14(A)はゲート絶縁層の厚さを15nmとしたものであり、図14(B)は10nmとしたものであり、図14(C)は5nmとしたものである。
【0255】
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【0256】
なお、移動度μのピークは、図12では80cm/Vs程度であるが、図13では60cm/Vs程度、図14では40cm/Vs程度と、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えることが示された。
【0257】
本実施の形態に示した酸化物半導体層にチャネルが形成されるトランジスタは、オフ電流が低減されたトランジスタである。したがって、本発明の一態様の記憶装置に用いることで、記憶装置が長時間記憶を保持することが可能である。
【0258】
また、酸化物半導体がCAACを有するトランジスタを用いることにより、非晶質の酸化物半導体と比較して高い電界効果移動度を実現することが可能となる。ブートストラップ動作時にも、このような高移動度のトランジスタを用いることで記憶装置を高速に駆動させることができる。
【0259】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【符号の説明】
【0260】
101 下地絶縁物
102 絶縁物
103a 半導体領域
103b 半導体領域
103c 半導体領域
104 ゲート絶縁物
105 ゲート
106a 側壁絶縁物
106b 側壁絶縁物
107 絶縁物
108a ソース
108b ドレイン
151 コントローラ
153 遅延回路
155 回路
157 容量素子
159 トランジスタ
161 容量素子
201 ダイオード
202 反転素子
203 スイッチングトランジスタ
205 抵抗
207 容量素子
209 バッファ回路
301 トランジスタ
303 トランジスタ
305 トランジスタ
307 容量素子
309 反転素子
503 スイッチングトランジスタ
600 被素子形成層
601 導電層
602 絶縁層
603 酸化物半導体層
604a 領域
604b 領域
605a 導電層
605b 導電層
606 絶縁層
612a 絶縁物
612b 絶縁物
616a 絶縁層
616b 絶縁層
701 NOR回路
703 遅延回路

【特許請求の範囲】
【請求項1】
書き込み信号に応じて、第1のノードに電源電位を入力するか、電位を保持させるか、接地させるかを選択するコントローラと、
一方の電極が前記第1のノードに接続する第1の容量素子と、
前記第1の容量素子の他方の電極に、前記書き込み信号を遅延して出力する遅延回路と、
前記第1のノードと接続されるゲート電極と、入力データ信号が入力される第1の電極と、前記入力データ信号を記憶する第2のノードと接続される第2の電極とを備えるnチャネル型のノーマリーオフ型である第1のトランジスタと、
前記第2のノードと接続される読み出し回路と、を有し、
前記第2のノードは、一方の電極が接地された第2の容量素子の他方の電極と、前記読み出し回路が備える第2のトランジスタのゲート電極と、が接続され、
前記読み出し回路は、読み出し信号に応じて前記第2のノードの電位に応じた信号を出力する記憶装置。
【請求項2】
請求項1において、
前記コントローラは前記電源と前記第1のノードとの間に、書き込み信号に応じて前記第1のノードに電源電位又は接地電位を入力するスイッチと、
前記電源と前記スイッチとの間に、前記電源から前記第1のノードに向かって順方向となるように接続されたダイオードと、を有する記憶装置。
【請求項3】
請求項1または請求項2において、
前記第1のトランジスタはチャネル形成領域に酸化物半導体を含む記憶装置。
【請求項4】
請求項1乃至請求項3において、
前記第1のトランジスタのオフ状態における、チャネル幅1μmあたりの電流密度が1yA/μm以下である記憶装置。
【請求項5】
コントローラ及び遅延回路に、書き込み信号の第1の電位として接地電位より大きく電源電位以下の電位を入力し、前記第1の電位に応じて前記コントローラが第1の容量素子の一方の電極と接続された第1のノードに前記電源電位に応じた電荷を蓄積し、かつ前記電荷を保持させる第1のステップと、
前記第1の容量素子の他方の電極に、前記遅延回路が遅延した前記書き込み信号の第1の電位を入力し、第1のトランジスタのゲート電極と接続された前記第1のノードの電位を前記電源電位よりも高くする第2のステップと、
前記第1のトランジスタの第1の電極に、前記電源電位よりも電位の低い入力データ信号を入力し、前記第1のトランジスタの第2の電極と、一方の電極が接地した第2の容量素子の他方の電極と、が接続された第2のノードに前記入力データ信号の電位に応じた電荷を書き込む第3のステップと、
前記コントローラ及び前記遅延回路に、前記書き込み信号の第2の電位として接地電位以上第1の電位よりも低い電位を入力し、前記第2の電位に応じて前記コントローラが前記第1のトランジスタのゲート電極を接地して、前記第2のノードに前記入力データ信号を保持させる第4のステップと、
読み出し回路に読み出し信号を入力し、読み出し回路が有する、ゲート電極が前記第2のノードに接続された第2のトランジスタの抵抗状態を判別することで前記第2のノードの電位を読み出す第5のステップと、を有する記憶装置の駆動方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図8】
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【図9】
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【図10】
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【公開番号】特開2013−8438(P2013−8438A)
【公開日】平成25年1月10日(2013.1.10)
【国際特許分類】
【出願番号】特願2012−113044(P2012−113044)
【出願日】平成24年5月17日(2012.5.17)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】