記憶装置
【課題】記憶装置において、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高める。
【解決手段】基板に設けられた駆動回路と、駆動回路上に設けられ、駆動回路によって駆動される複数のメモリセルアレイと、を有し、複数のメモリセルアレイはそれぞれ複数のメモリセルを有し、複数のメモリセルはそれぞれ、酸化物半導体層と重畳する第１のゲート電極と、を有する第１のトランジスタと、ソース電極又はドレイン電極と、第１のゲート絶縁層と、導電層と、を有する容量素子と、を有し、複数のメモリセルアレイは重ねて配置される。こうして、記憶装置において、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高める。
【解決手段】基板に設けられた駆動回路と、駆動回路上に設けられ、駆動回路によって駆動される複数のメモリセルアレイと、を有し、複数のメモリセルアレイはそれぞれ複数のメモリセルを有し、複数のメモリセルはそれぞれ、酸化物半導体層と重畳する第１のゲート電極と、を有する第１のトランジスタと、ソース電極又はドレイン電極と、第１のゲート絶縁層と、導電層と、を有する容量素子と、を有し、複数のメモリセルアレイは重ねて配置される。こうして、記憶装置において、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高める。
【発明の詳細な説明】
【技術分野】
【０００１】
記憶装置と、当該記憶装置を用いた半導体装置に関する。
【背景技術】
【０００２】
近年、ポリシリコンや微結晶シリコンによって得られる高い移動度と、アモルファスシリコンによって得られる均一な素子特性とを兼ね備えた新たな半導体材料として、酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。金属酸化物は様々な用途に用いられており、例えば、よく知られた金属酸化物である酸化インジウムは、液晶表示装置において画素電極の材料として用いられている。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域に用いるトランジスタが、既に知られている（特許文献１及び特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、半導体記憶装置（以下、単に記憶装置とする）には、揮発性メモリに分類されるＤＲＡＭ、ＳＲＡＭ、不揮発性メモリに分類されるマスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、強誘電体メモリなどがあり、単結晶の半導体基板を用いて形成されたこれらのメモリの多くは既に実用化されている。上記の記憶装置の中でも、ＤＲＡＭは、トランジスタと容量素子でメモリセルを構成する単純な構造を有しており、ＳＲＡＭ等の他の記憶装置に比べてメモリセルを構成するための半導体素子が少ない。よって、他の記憶装置と比べて単位面積あたりの記憶容量を高めることができ、低コスト化に優れている。
【０００５】
上述したように、ＤＲＡＭは大記憶容量化に適しているが、チップサイズの増大を抑えつつ、集積度のより高い集積回路を実現するためには、他の記憶装置と同様にもっと単位面積あたりの記憶容量を高めなくてはならない。そのためには、電荷を保持するために各メモリセルに設けられた容量素子の面積を小さくし、各メモリセルの面積を縮小化せざるを得ない。
【０００６】
しかし、容量素子の面積縮小化によりその容量値が小さくなると、各デジタル値どうしの電荷量の差（例えば、”１”に対応する電荷量と、”０”に対応する電荷量との差）が小さくなるため、トランジスタに微少なオフ電流が存在するとデータの正確さを維持するのが難しく、保持期間が短くなる傾向にある。よって、リフレッシュ動作の頻度が増加し、消費電力が嵩んでしまう。
【０００７】
上述の課題に鑑み、本発明は、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高めることができる記憶装置の提案を、目的の一とする。或いは、本発明は、上記記憶装置を用いた半導体装置の提案を、目的の一とする。
【課題を解決するための手段】
【０００８】
開示する発明では、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて記憶装置を構成する。酸化物半導体材料としては、Ｉｎ、Ｇａ及びＺｎを含んでなる酸化物半導体材料が好ましい。酸化物半導体をチャネル形成領域に用いたトランジスタはオフ電流が非常に小さい。そこで、当該トランジスタを用いてメモリセルを形成することによって、長期間にわたって情報を保持することが可能である。
【０００９】
また、多層配線技術を用いて、記憶装置が有するメモリセルを複数重ねて配置し、更にメモリセルとメモリセルを駆動する駆動回路とを重ねて配置する。
【００１０】
本発明の一態様は、基板に設けられた駆動回路と、駆動回路上に設けられ、駆動回路によって駆動される複数のメモリセルアレイと、を有し、複数のメモリセルアレイそれぞれは、マトリクス状に配置された複数のメモリセルを有し、複数のメモリセルそれぞれは、酸化物半導体層と、ソース電極及びドレイン電極と、第１のゲート絶縁層と、第１のゲート絶縁層を挟んで酸化物半導体層と重畳する第１のゲート電極と、を有する第１のトランジスタと、ソース電極及びドレイン電極の一方と、第１のゲート絶縁層と、第１のゲート絶縁層を挟んでソース電極及びドレイン電極の一方と重畳する導電層と、を有する容量素子と、を有し、複数のメモリセルアレイは重ねて配置されることを特徴とする記憶装置である。
【００１１】
複数のメモリセルアレイそれぞれは、第１のトランジスタのソース電極及びドレイン電極の他方と電気的に接続されるビット線と、第１のトランジスタの第１のゲート電極と電気的に接続されるワード線と、容量素子の導電層と電気的に接続される容量線とを有してもよい。
【００１２】
複数のメモリセルアレイ間で、ビット線が電気的に接続されていてもよい。
【００１３】
複数のメモリセルアレイ間で、ワード線が電気的に接続されていてもよい。
【００１４】
複数のメモリセルアレイ間で、容量線が電気的に接続されていてもよい。
【００１５】
複数のメモリセルアレイのうち隣接するメモリセルアレイ間において、ビット線は重ならないように配置されていてもよい。
【００１６】
複数のメモリセルアレイうち隣接するメモリセルアレイ間において、ワード線は重ならないように配置されていてもよい。
【００１７】
駆動回路は、第２のトランジスタを用いて形成することができる。第２のトランジスタは、酸化物半導体以外の半導体材料でなる基板に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた一対の不純物領域と、チャネル形成領域上の第２のゲート絶縁層と、チャネル形成領域と重畳して第２のゲート絶縁層上に設けられた第２のゲート電極と、を有する構成とすることができる。ここで、一対の不純物領域の一方がソースとなり他方がドレインとなる。
【００１８】
また別の例としては、第２のトランジスタは、絶縁表面上に形成され、酸化物半導体以外の半導体材料でなる半導体層に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた一対の不純物領域と、チャネル形成領域と重なる第２のゲート絶縁層と、第２のゲート絶縁層を挟んでチャネル形成領域と重畳するように設けられた第２のゲート電極と、を有する構成とすることができる。ここで、一対の不純物領域の一方がソースとなり他方がドレインとなる。
【００１９】
なお、半導体材料を用いた基板は、単結晶半導体基板またはＳＯＩ基板とすることが好ましい。また、酸化物半導体以外の半導体材料はシリコンであることが好ましい。
【００２０】
上記において、駆動回路は、ビット線を駆動するビット線駆動回路と、ワード線を駆動するワード線駆動回路とを有し、ビット線駆動回路は第１の駆動回路及び第２の駆動回路を有し、第１の駆動回路及び第２の駆動回路はそれぞれ、コラムデコーダ及びセンスアンプ部を有し、ワード線駆動回路は第３の駆動回路及び第４の駆動回路を有し、第３の駆動回路及び第４の駆動回路はそれぞれ、ローデコーダを有し、第１の駆動回路乃至第４の駆動回路は、複数のメモリセルアレイの下に配置されることが好ましい。
【００２１】
なお、上記において、酸化物半導体を用いて第１のトランジスタを構成しているが、開示する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
【発明の効果】
【００２２】
酸化物半導体をチャネル形成領域に用いたトランジスタ（第１のトランジスタ）はオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【００２３】
また、開示する発明に係る記憶装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【００２４】
また、多層配線技術を用いて、記憶装置が有するメモリセルを複数重ねて配置し、更にメモリセルとメモリセルを駆動する駆動回路とを重ねて配置する。こうして、単位面積あたりの記憶容量を高めることができる。
【００２５】
例えば、多層配線技術を用いず、メモリセルアレイが１つのみで記憶装置を形成した場合、メモリセル面積は８〜１０Ｆ２となる（Ｆは設計ルールで定まるハーフピッチ）。一方、メモリセルアレイを８〜１０層重ねて配置することによって、メモリセル面積を１Ｆ２とすることが可能である。
【００２６】
なお、複数のメモリセルアレイのうち隣接するメモリセルアレイ間において、ビット線が重ならないように配置することによって、ビット線の寄生容量を低減し、情報の読み出しの精度を向上させることができる。情報の書き込み及び読み出しの速度を向上させることができる。ビット線を駆動する駆動回路の負荷を低減することができる。
【００２７】
複数のメモリセルアレイうち隣接するメモリセルアレイ間において、ワード線は重ならないように配置することができる。こうして、ワード線の寄生容量を低減し、情報の書き込み及び読み出しの速度を向上させることができる。また、ワード線を駆動する駆動回路の負荷を低減することができる。
【００２８】
また、酸化物半導体以外の材料をチャネル形成領域に用いたトランジスタ（第２のトランジスタ）は、十分な高速動作が可能であるため、これを、酸化物半導体をチャネル形成領域に用いたトランジスタ（第１のトランジスタ）と組み合わせて用いることにより、記憶装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料をチャネル形成領域に用いたトランジスタ（第２のトランジスタ）により、高速動作が要求される各駆動回路を好適に実現することが可能である。
【００２９】
更に、ビット線駆動回路を第１の駆動回路と第２の駆動回路に分割し、ワード線駆動回路を第３の駆動回路と第４の駆動回路に分割することによって、多層配線技術によって１つあたりのメモリセルアレイの面積が小さくなっても、当該メモリセルアレイと重なる領域に駆動回路の全てを配置することができる。こうして、記憶装置を小型化することができる。
【図面の簡単な説明】
【００３０】
【図１】記憶装置の構成を示す図。
【図２】記憶装置の駆動回路等の配置の仕方を示す図。
【図３】記憶装置のメモリセルアレイの分割方法を示す模式図。
【図４】記憶装置の駆動回路等の配置の仕方を示す図。
【図５】記憶装置のメモリセルの構成を示す回路図。
【図６】記憶装置のメモリセルアレイ及び駆動回路の構成を示す回路図。
【図７】記憶装置の駆動回路の構成を示す回路図。
【図８】記憶装置の駆動方法を示す図。
【図９】記憶装置の構成を示す断面図。
【図１０】メモリセルの構成を示す断面図及び上面図。
【図１１】メモリセルの構成を示す断面図。
【図１２】メモリセルの構成を示す断面図。
【図１３】メモリセルの作製方法を示す図。
【図１４】メモリセルの作製方法を示す図。
【図１５】半導体装置を示す図。
【図１６】記憶装置の構成を示す断面図。
【図１７】メモリセルの構成を示す断面図。
【図１８】メモリセルの構成を示す断面図。
【図１９】記憶装置の構成を示す断面図。
【図２０】酸化物材料の構造を説明する図。
【図２１】酸化物材料の構造を説明する図。
【図２２】酸化物材料の構造を説明する図。
【図２３】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図２４】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２５】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２６】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２７】計算に用いたトランジスタの断面構造を説明する図。
【図２８】酸化物半導体膜を用いたトランジスタ特性のグラフ。
【図２９】試料１のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。
【図３０】試料２のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。
【図３１】試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。
【図３２】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図３３】Ｉｄおよび電界効果移動度のＶｇ依存性を示す図。
【図３４】基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。
【図３５】半導体装置の上面図及び断面図。
【図３６】半導体装置の上面図及び断面図。
【図３７】記憶装置の構成を示す断面図。
【発明を実施するための形態】
【００３１】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。また、便宜上、絶縁層は上面図には表さない場合がある。
【００３２】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３３】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３４】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００３５】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００３６】
例えば、ワード線の一部が第１のトランジスタの第１のゲート電極として用いられてもよい。容量線の一部が容量素子の電極層として用いられてもよい。
【００３７】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００３８】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００３９】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００４０】
（実施の形態１）
本発明の一態様に係る記憶装置の構成について、図１乃至図８を参照して説明する。
【００４１】
〈記憶装置の構成〉
図１は、記憶装置の構成の一例を示す概念図である。本発明の一態様に係る記憶装置は、上部に複数のメモリセルアレイ（図１では、２つのメモリセルアレイを代表的に図示した）を有し、下部に複数のメモリセルアレイを駆動させるために高速動作が必要な駆動回路や制御回路などの周辺回路を有する、積層構造の記憶装置である。なお、駆動回路や制御回路は、論理回路を有していてもよいし、アナログ回路を有していても構わない。また、演算回路を有していてもよい。
【００４２】
図１に示す記憶装置は、上部に複数のメモリセルを有するメモリセルアレイ２０１ａ、複数のメモリセルを有するメモリセルアレイ２０１ｂを有し、下部に、第１の駆動回路２１１、第２の駆動回路２１２、第３の駆動回路２１３、第４の駆動回路２１４、第５の駆動回路２１５、コントローラ２１８、アドレスバッファ２２１、Ｉ／Ｏバッファ２２０、などのメモリセルアレイ２０１ａ及びメモリセルアレイ２０１ｂを動作させるために必要な周辺回路２１０を有する。第１の駆動回路２１１は、コラムデコーダ２１７ａ及びセンスアンプ群２１６ａを有し、第２の駆動回路２１２は、コラムデコーダ２１７ｂ及びセンスアンプ群２１６ｂを有する。
【００４３】
メモリセルアレイ２０１ａとメモリセルアレイ２０１ｂは重ねて配置される。よって、単位面積あたりの記憶容量を高めることができる。なお、図１では、２つのメモリセルアレイ（メモリセルアレイ２０１ａとメモリセルアレイ２０１ｂ）を重ねて配置する例を示したが、本発明において重ねて配置するメモリセルアレイの数は２つに限定されない。
【００４４】
本発明の特徴は、多層配線技術を用いて複数のメモリセルアレイを重ねて配置する構成にある。ここで、メモリセルアレイを１層とした場合（多層配線技術を用いない場合）に対して、当該メモリセルアレイを分割し、多層に重ねて配置する方法について、模式図を用いて説明する。
【００４５】
〈メモリセルアレイ分割及び重ね方〉
図３は、メモリセルアレイの分割、及び多層に重ねて配置する方法について模式的に示した図である。
【００４６】
図３（Ａ）に示すとおり、メモリセルアレイ６０１は、ビット線駆動回路６１１と、ワード線駆動回路６１２とによって駆動される。メモリセルアレイ６０１はマトリクス状に配置された複数のメモリセルを有し、各メモリセルはビット線及びワード線と電気的に接続されている。ここでは、ビット線は行方向（図面の左右の方向）に延びて配置されているものとする。また、ワード線は列方向（図面の上下の方向）に延びて配置されているものとする。そして、ビット線はビット線駆動回路６１１によって駆動され、ワード線はワード線駆動回路６１２によって駆動される。図３（Ａ）は、メモリセルアレイを１層とした場合（多層配線技術を用いない場合）の構成を示している。
【００４７】
本発明は、単位面積あたりの記憶容量を高めるために、メモリセルアレイ６０１を分割し、分割したメモリセルアレイを重ねて配置することが特徴である。
【００４８】
メモリセルアレイ６０１を２つに分割する方法の例としては、図３（Ｂ）や図３（Ｃ）に示す方法がある。図３（Ｂ）に示すように、メモリセルアレイ６０１の１列を２つに分割する方法がある。また、図３（Ｃ）に示すようにメモリセルアレイ６０１の１行を２つに分割する方法がある。そして、メモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｂを重ねて配置する。更に、ビット線駆動回路６１１及びワード線駆動回路６１２も、メモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｂに重ねて配置する。
【００４９】
ここで、図３（Ｂ）に示した分割方法では、重ね合わされたメモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｂとでは、ワード線が電気的に接続された構成とすることができる。図３（Ｃ）に示した分割方法では、重ね合わされたメモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｂとでは、ビット線が電気的に接続された構成とすることができる。この際、メモリセルアレイ６０１Ａのワード線とメモリセルアレイ６０１Ｂのワード線とが互いに重ならないように配置するとよい。また、メモリセルアレイ６０１Ａのビット線とメモリセルアレイ６０１Ｂのビット線とが互いに重ならないように配置するとよい。こうして、ワード線及びビット線の寄生容量を低減することができる。
【００５０】
なお、メモリセルアレイを２分割する方法は、図３（Ｂ）及び図３（Ｃ）に示した方法に限定されない。例えば、メモリセルアレイの奇数行目をメモリセルアレイ６０１Ａとし、偶数行目をメモリセルアレイ６０１Ｂとすることができる。また、メモリセルアレイの奇数列目をメモリセルアレイ６０１Ａとし、偶数列目をメモリセルアレイ６０１Ｂとすることもできる。
【００５１】
メモリセルアレイ６０１を３つに分割する方法の例としては、図３（Ｄ）や図３（Ｅ）に示す方法がある。図３（Ｄ）に示すように、メモリセルアレイ６０１の１列を３つに分割する方法がある。また、図３（Ｅ）に示すようにメモリセルアレイ６０１の１行を３つに分割する方法がある。そして、メモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｂとメモリセルアレイ６０１Ｃを重ねて配置する。更に、ビット線駆動回路６１１及びワード線駆動回路６１２も、メモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｂとメモリセルアレイ６０１Ｃに重ねて配置する。
【００５２】
ここで、図３（Ｄ）に示した分割方法では、重ね合わされたメモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｂとメモリセルアレイ６０１Ｃとでは、ワード線が電気的に接続された構成とすることができる。図３（Ｅ）に示した分割方法では、重ね合わされたメモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｂとメモリセルアレイ６０１Ｃとでは、ビット線が電気的に接続された構成とすることができる。この際、メモリセルアレイ６０１Ａのワード線とメモリセルアレイ６０１Ｂのワード線、メモリセルアレイ６０１Ｂのワード線とメモリセルアレイ６０１Ｃのワード線が互いに重ならないように配置するとよい。また、メモリセルアレイ６０１Ａのビット線とメモリセルアレイ６０１Ｂのビット線、メモリセルアレイ６０１Ｂのビット線とメモリセルアレイ６０１Ｃのビット線が互いに重ならないように配置するとよい。こうして、ワード線及びビット線の寄生容量を低減することができる。
【００５３】
メモリセルアレイ６０１を４つに分割する方法の例としては、図３（Ｆ）や図３（Ｇ）や図３（Ｈ）に示す方法がある。図３（Ｆ）に示すように、メモリセルアレイ６０１の一列を２つに分割し、更に１行を２つに分割する方法がある。図３（Ｇ）に示すように、メモリセルアレイ６０１の１列を４つに分割する方法がある。また、図３（Ｈ）に示すようにメモリセルアレイ６０１の１行を４つに分割する方法がある。そして、メモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｂとメモリセルアレイ６０１Ｃとメモリセルアレイ６０１Ｄを重ねて配置する。更に、ビット線駆動回路６１１及びワード線駆動回路６１２も、メモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｂとメモリセルアレイ６０１Ｃとメモリセルアレイ６０１Ｄに重ねて配置する。
【００５４】
ここで、図３（Ｆ）に示した分割方法では、重ね合わされたメモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｂとでは、ビット線が電気的に接続され、重ね合わされたメモリセルアレイ６０１Ｃとメモリセルアレイ６０１Ｄとでは、ビット線が電気的に接続され、重ね合わされたメモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｃとでは、ワード線が電気的に接続され、重ね合わされたメモリセルアレイ６０１Ｂとメモリセルアレイ６０１Ｄとでは、ワード線が電気的に接続された構成とすることができる。図３（Ｇ）に示した分割方法では、重ね合わされたメモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｂとメモリセルアレイ６０１Ｃとメモリセルアレイ６０１Ｄとでは、ワード線が電気的に接続された構成とすることができる。図３（Ｈ）に示した分割方法では、重ね合わされたメモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｂとメモリセルアレイ６０１Ｃとメモリセルアレイ６０１Ｄとでは、ビット線が電気的に接続された構成とすることができる。この際、メモリセルアレイ６０１Ａのワード線とメモリセルアレイ６０１Ｂのワード線、メモリセルアレイ６０１Ｂのワード線とメモリセルアレイ６０１Ｃのワード線、メモリセルアレイ６０１Ｃのワード線とメモリセルアレイ６０１Ｄのワード線が互いに重ならないように配置するとよい。また、メモリセルアレイ６０１Ａのビット線とメモリセルアレイ６０１Ｂのビット線、メモリセルアレイ６０１Ｂのビット線とメモリセルアレイ６０１Ｃのビット線、メモリセルアレイ６０１Ｃのビット線とメモリセルアレイ６０１Ｄのビット線が互いに重ならないように配置するとよい。こうして、ワード線及びビット線の寄生容量を低減することができる。
【００５５】
なお、メモリセルアレイを分割する方法は、図３（Ｂ）乃至図３（Ｈ）に示した方法に限定されない。メモリセルアレイを５以上に分割してもよい。
【００５６】
なお、分割された個々のメモリセルアレイの縦横比が１対１に近くなるように、メモリセルアレイ６０１を分割することが好ましい。また、分割された各メモリセルアレイに含まれるメモリセルの数が同じになるようにメモリセルアレイ６０１を分割することが好ましい。こうして、単位面積あたりの記憶容量を更に高めることができる。
【００５７】
例えば、多層配線技術を用いず、メモリセルアレイが１つのみで記憶装置を形成した場合（図３（Ａ）に対応）、メモリセル面積は８〜１０Ｆ２となる（Ｆは設計ルールで定まるハーフピッチ）。一方、メモリセルアレイを８〜１０層重ねて配置することによって、メモリセル面積を１Ｆ２とすることが可能である。
【００５８】
次いで、各メモリセルの構成について説明する。
【００５９】
〈メモリセルの構成〉
図５に、メモリセルアレイ（図１のメモリセルアレイ２０１ａ、メモリセルアレイ２０１ｂ、図３のメモリセルアレイ６０１、メモリセルアレイ６０１Ａ〜メモリセルアレイ６０１Ｄ等）に適用することができるメモリセルの回路構成の一例を示す。メモリセル１７０は、酸化物半導体をチャネル形成領域に用いたトランジスタ１６２と、容量素子１６４によって構成される。
【００６０】
図５に示すメモリセル１７０において、ビット線ＢＬとトランジスタ１６２のソース電極又はドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極とは電気的に接続され、トランジスタ１６２のソース電極又はドレイン電極と容量素子１６４の第１の端子とは電気的に接続されている。
【００６１】
酸化物半導体をチャネル形成領域に用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子１６４の第１の端子の電位（あるいは、容量素子１６４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。また、酸化物半導体をチャネル形成領域に用いたトランジスタ１６２では、短チャネル効果が現れにくいというメリットもある。
【００６２】
次に、図５に示すメモリセル１７０に、情報の書き込みおよび保持を行う場合について説明する。
【００６３】
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子１６４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子１６４の第１の端子の電位が保持される（保持）。
【００６４】
トランジスタ１６２のオフ電流は極めて小さいから、容量素子１６４の第１の端子の電位（あるいは容量素子１６４に蓄積された電荷）を長時間にわたって保持することができる。
【００６５】
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子１６４とが導通し、ビット線ＢＬと容量素子１６４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子１６４の第１の端子の電位（あるいは容量素子１６４に蓄積された電荷）によって、異なる値をとる。
【００６６】
例えば、容量素子１６４の第１の端子の電位をＶ、容量素子１６４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル１７０の状態として、容量素子１６４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【００６７】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【００６８】
このように、図５に示すメモリセルは、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子１６４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、トランジスタ１６２をノーマリオフ（エンハンスメント型）のトランジスタとし、電力の供給がない場合において、トランジスタ１６２のゲートには接地電位が入力される構成とすることができる。こうして、電力の供給が無い場合においても、トランジスタ１６２はオフ状態を維持することができ、容量素子１６４に蓄積された電荷を保持し続けることができる。よって、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【００６９】
〈メモリセルアレイの回路構成及び駆動方法〉
次に、図６に、メモリセルアレイ２０１と周辺回路の一部の回路図を示す。なお、図６では、理解を容易にするために、回路図上では、メモリセルアレイ２０１と周辺回路の一部とが同一平面に設けられているように示している。しかし実際の記憶装置では、メモリセルアレイ２０１以外の周辺回路の一部は、メモリセルアレイ２０１の下部に設けられているものとする。また、メモリセルアレイ２０１は複数のメモリセルアレイに分割され、それら複数のメモリセルアレイは互いに重なるように設けられているものとする。図６に示すメモリセルアレイ２０１には、図５に示すメモリセル１７０が適用されている。
【００７０】
図６に示すメモリセルアレイ２０１は、ｍ本のワード線ＷＬと、ｎ本のビット線ＢＬａ及びビット線ＢＬｂと、メモリセル１７０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に設けられた複数のメモリセル１７０を有する。ワード線ＷＬ（１）〜ＷＬ（ｉ）は、第４の駆動回路２１４に電気的に接続され、ワード線ＷＬ（ｉ＋１）〜ＷＬ（ｍ）は、第３の駆動回路２１３に電気的に接続されている。また、ビット線ＢＬａ（１）〜ＢＬａ（ｊ）及びビット線ＢＬｂ（１）〜ＢＬｂ（ｊ）は、第２の駆動回路２１２に電気的に接続され、ビット線ＢＬａ（ｊ＋１）〜ＢＬａ（ｎ）及びビット線ＢＬｂ（ｊ＋１）〜ＢＬｂ（ｎ）は、第１の駆動回路２１１に電気的に接続される。また、第１の駆動回路２１１及び第２の駆動回路２１２は、それぞれ第５の駆動回路２１５に電気的に接続される。
【００７１】
第１の駆動回路２１１は、コラムデコーダ２１７ａ及びセンスアンプ群２１６ａを有し、センスアンプ群２１６ａは、センスアンプ２２２（ｊ＋１）〜２２２（ｎ）を有する。コラムデコーダ２１７ａは、センスアンプ２２２（ｊ＋１）〜２２２（ｎ）と、コラムアドレス線ＣＡ（ｊ＋１）〜ＣＡ（ｎ）を介して電気的に接続されており、センスアンプ２２２（ｊ＋１）〜２２２（ｎ）は、メモリセルアレイ２０１と、ビット線ＢＬａ（ｊ＋１）〜ＢＬａ（ｎ）及びビット線ＢＬｂ（ｊ＋１）〜ＢＬｂ（ｎ）を介して電気的に接続されている。また、第２の駆動回路２１２も同様に、コラムデコーダ２１７ｂ及びセンスアンプ群２１６ｂを有し、センスアンプ群２１６ｂは、センスアンプ２２２（１）〜２２２（ｊ）を有する。コラムデコーダ２１７ｂは、センスアンプ２２２（１）〜２２２（ｊ）と、コラムアドレス線ＣＡ（１）〜ＣＡ（ｊ）を介して電気的に接続されており、センスアンプ２２２（１）〜２２２（ｊ）は、メモリセルアレイ２０１と、ビット線ＢＬａ（１）〜ＢＬａ（ｊ）及びビット線ＢＬｂ（１）〜ＢＬｂ（ｊ）を介して電気的に接続されている。
【００７２】
図７に、センスアンプ群２１６ａ、２１６ｂに適用されるセンスアンプの回路構成を示す。
【００７３】
図７に示すセンスアンプは、信号線φｐｃにトランジスタ４０１のゲート電極、トランジスタ４０２のゲート電極、及びトランジスタ４０３のゲート電極が電気的に接続されている。また、トランジスタ４０２のソース電極及びドレイン電極の一方と、トランジスタ４０３のソース電極及びドレイン電極の一方は、信号線Ｖｐｃに電気的に接続されている。トランジスタ４０２のソース電極及びドレイン電極の他方は、信号線ＢＬａと電気的に接続されている。トランジスタ４０３のソース電極及びドレイン電極の他方は、信号線ＢＬｂと電気的に接続されている。トランジスタ４０１のソース電極及びドレイン電極の一方は、信号線ＢＬａと電気的に接続されており、トランジスタ４０１のソース電極及びドレイン電極の他方は、信号線ＢＬｂと電気的に接続されている。また、トランジスタ４０４のゲート電極と、トランジスタ４０５のゲート電極と、トランジスタ４０６のソース電極及びドレイン電極の一方と、トランジスタ４０７のソース電極及びドレイン電極の一方と、信号線ＢＬａとは電気的に接続されており、トランジスタ４０６のゲート電極と、トランジスタ４０７のゲート電極と、トランジスタ４０４のソース電極及びドレイン電極の一方と、トランジスタ４０５のソース電極及びドレイン電極の一方と、信号線ＢＬｂとは電気的に接続されている。また、トランジスタ４０４のソース電極及びドレイン電極の他方と、トランジスタ４０６のソース電極及びドレイン電極の他方と、トランジスタ４０８のソース電極及びドレイン電極の一方とは電気的に接続されており、トランジスタ４０５のソース電極及びドレイン電極の他方と、トランジスタ４０７のソース電極及びドレイン電極の他方と、トランジスタ４０９のソース電極及びドレイン電極の一方とは電気的に接続されている。また、トランジスタ４１０のソース電極及びドレイン電極の一方と、信号線ＢＬａとは電気的に接続されており、トランジスタ４１０のソース電極及びドレイン電極の他方と、信号線ＩＯａとは電気的に接続されている。また、トランジスタ４１１のソース電極及びドレイン電極の一方と、信号線ＢＬｂとは電気的に接続されており、トランジスタ４１１のソース電極及びドレイン電極の他方と、信号線ＩＯｂとは電気的に接続されている。また、トランジスタ４１０のゲート電極と、トランジスタ４１１のゲート電極と、信号線ＣＡｉとは電気的に接続されている。トランジスタ４０９のソース電極及びドレイン電極の他方には電位ＶＨが与えられ、トランジスタ４０８のソース電極及びドレイン電極の他方には電位ＶＬが与えられる。
【００７４】
なお、図７に示すセンスアンプにおいて、トランジスタ４０５、トランジスタ４０７及びトランジスタ４０９は、ｐチャネル型トランジスタであり、トランジスタ４０１〜４０４、トランジスタ４０６、トランジスタ４０８、トランジスタ４１０及びトランジスタ４１１は、ｎチャネル型トランジスタである。
【００７５】
次に、メモリセルアレイ２０１に、情報の書き込み、保持、読み出しを行う場合について図６、図７、及び図８を参照して説明する。なお、メモリセル１７０は、容量素子１６４の第１の端子に電位ＶＤＤもしくは電位ＶＳＳの２状態を保持するとし、電位ＶＤＤを保持している状態をデータ”１”、電位ＶＳＳを保持している状態をデータ”０”とする。ここでは、図６に示すメモリセルアレイ２０１のメモリセル１７０（１，１）にデータ”１”を書き込む場合、およびメモリセル１７０（１，１）からデータ”１”を読み出す場合について説明する。つまり、メモリセルアレイ２０１に含まれるメモリセルのうち、第１行第１列のメモリセル１７０（１，１）を選択してデータの書き込み及び読み出しを行う場合について説明する。ここで、データの書き込みまたは読み出しを行う行を選択行、データの書き込みまたは読み出しを行う列を選択列ともいう。よって以下では、１行目を選択行とし、１列目を選択列とした場合について説明する。
【００７６】
図６に示すメモリセル１７０（１，１）にデータを書き込む場合は、１列目の信号線ＣＡ（１）に電位ＶＤＤを与える（信号線ＣＡ（１）をアクティブにするともいう）。その結果、ビット線ＢＬａ（１）とビット線ＢＬｂ（１）が、信号線ＩＯａと信号線ＩＯｂとそれぞれ導通する。また、図７に示すセンスアンプにおいて、信号線φｎに与えられる電位をＶＤＤ、信号線φｐに与えられる電位をＶＳＳとする。こうして、センスアンプに所定の電源電圧（電位ＶＬと電位ＶＨの電位差）が入力される状態とする（センスアンプを活性化するともいう）。このとき、信号線φｐｃに与えられる電位はＶＳＳとする。ここで、電位ＶＨをＶＤＤとし、電位ＶＬをＶＳＳとすることができる。
【００７７】
そして、図６に示す第５の駆動回路２１５が有する読み出し回路、書き込み回路およびラッチ回路群は、信号線ＩＯａ及び信号線ＩＯｂに書き込むデータに対応した電位を与える。例えば、メモリセル１７０（１，１）にデータ”１”を書き込む場合には、信号線ＩＯａにＶＤＤを、信号線ＩＯｂにＶＳＳを与える。その結果、ビット線ＢＬａ（１）にはＶＤＤが、ビット線ＢＬｂ（１）にはＶＳＳが与えられる。なお、ビット線ＢＬａ（１）およびビット線ＢＬｂ（１）の電位は、センスアンプが活性化された状態であれば、信号線ＣＡ（１）を非アクティブ（ここでは電位ＶＳＳを与える）としても、ＶＤＤもしくはＶＳＳに保たれる。
【００７８】
次に、選択行である１行目のワード線ＷＬ（１）をアクティブにして、メモリセル１７０（１，１）のトランジスタ１６２をオン状態とする。ここでは、ワード線ＷＬ（１）に電位ＶＤＤより高い電位ＶＤＤＨを与えることとする。その結果、メモリセル１７０（１，１）の容量素子１６４の第１の端子にはＶＤＤが与えられる。その後、ワード線ＷＬ（１）を非アクティブ（ここでは電位ＶＳＳを与える）にして、メモリセル１７０（１，１）のトランジスタ１６２をオフ状態とする。このようにして、メモリセル１７０（１，１）にデータ”１”を書き込むことができる。また、メモリセル１７０（１，１）のトランジスタ１６２をオフ状態とすることで、容量素子１６４の第１の端子の電位（あるいは容量素子１６４に蓄積された電荷）は保持される。
【００７９】
なお、ここでは、データ”１”を書き込む場合を説明したが、データ”０”を書き込む場合も同様である。
【００８０】
次に、メモリセル１７０（１，１）からデータを読み出す場合について、図８に示すタイミングチャートを参照して説明する。
【００８１】
メモリセル１７０（１，１）からデータを読み出すためには、まず、信号線φｐｃに与えられる電位をＶＤＤとし、ビット線ＢＬａ（１）およびビット線ＢＬｂ（１）をプリチャージして、ビット線ＢＬａ（１）およびビット線ＢＬｂ（１）に電位Ｖｐｃを与えておく。ここでは、電位ＶｐｃをＶＤＤ／２とした。そして、信号線φｐｃに与えられる電位をＶＳＳとし、プリチャージを終了する。
【００８２】
次に、選択行である１行目のワード線ＷＬ（１）をアクティブにして、メモリセル１７０（１，１）が有するトランジスタ１６２をオン状態とする。ここでは、ワード線ＷＬ（１）に電位ＶＤＤより高い電位ＶＤＤＨを与えることとする。その結果、ビット線ＢＬａ（１）とメモリセル１７０（１，１）の容量素子１６４間で電荷が再分配され、ビット線ＢＬａ（１）の電位はわずかに上昇する。
【００８３】
次に、センスアンプを活性化させる。ここでは、まず、信号線φｎに与えられる電位をＶＳＳからＶＤＤとすることで、センスアンプが有するｎチャネル型のトランジスタ４０８に電位ＶＬを与える。その結果、ビット線ＢＬａ（１）の電位がビット線ＢＬｂ（１）よりわずかに高くなっているため、センスアンプはこの差を増幅し、ビット線ＢＬｂ（１）の電位を電位ＶＬまで低下させる。続いて、信号線φｐに与えられる電位をＶＤＤからＶＳＳとすることで、センスアンプが有するｐチャネル型のトランジスタ４０９に電位ＶＨを与える。その結果、ビット線ＢＬｂ（１）の電位がビット線ＢＬａ（１）より低い電位ＶＬとなっているため、センスアンプはこの差を増幅し、ビット線ＢＬａ（１）の電位を電位ＶＨまで上昇させる。その結果、ビット線ＢＬａ（１）には電位ＶＨが、ビット線ＢＬｂ（１）には電位ＶＬが、それぞれ与えられる。ここで図８では、電位ＶＨをＶＤＤとし、電位ＶＬをＶＳＳとした例を示す。
【００８４】
次に、選択列である１列目の信号線ＣＡ（１）をアクティブにする。ここでは、信号線ＣＡ（１）に電位ＶＤＤを与えることとする。その結果、ビット線ＢＬａ（１）とビット線ＢＬｂ（１）が、第５の駆動回路２１５が有する読み出し回路、書き込み回路およびラッチ回路群と電気的に接続される信号線ＩＯａと信号線ＩＯｂとそれぞれ導通し、ビット線ＢＬａ（１）とビット線ＢＬｂ（１）の電位が読み出される。
【００８５】
このようにして、メモリセル１７０（１，１）からデータが読み出される。
【００８６】
メモリセル１７０（１，１）に格納されたデータが、読み出し回路、書き込み回路およびラッチ回路群に読み出された後、信号線ＣＡ（１）を非アクティブ（ここでは電位ＶＳＳを与える）として、ビット線ＢＬａ（１）及びビット線ＢＬｂ（１）と、信号線ＩＯａ及び信号線ＩＯｂとを非導通とする。そして、ワード線ＷＬ（１）を非アクティブ（ここでは電位ＶＳＳを与える）として、メモリセル１７０（１，１）が有するトランジスタ１６２をオフ状態とする。このとき、メモリセル１７０（１，１）には再びデータ”１”が格納されることになる。その後、信号線φｎに与えられる電位をＶＤＤからＶＳＳとし、信号線φｐに与えられる電位をＶＳＳからＶＤＤとすることで、センスアンプを非活性としてもよい。また、信号線φｐｃに与えられる電位をＶＤＤとし、ビット線ＢＬａ（１）およびビット線ＢＬｂ（１）をプリチャージしてもよい。
【００８７】
以上のようにして、メモリセル１７０（１，１）からデータ”１”を読み出すことができる。
【００８８】
なお、ここでは、メモリセル１７０（１，１）からデータ”１”を読み出す場合を説明したが、データ”０”を読み出す場合も、読み出し動作は同様である。その場合、ビット線ＢＬａ（１）とメモリセル１７０（１，１）の容量素子１６４間で電荷が再分配され、ビット線ＢＬａ（１）の電位はわずかに低下する。センスアンプはこの差を増幅し、ビット線ＢＬａ（１）の電位を電位ＶＬまで低下させ、ビット線ＢＬｂ（１）の電位を電位ＶＨまで上昇させることになる。
【００８９】
以上が、メモリセルアレイの回路構成及び駆動方法である。
【００９０】
本発明では、多層配線技術を用いてメモリセルアレイ２０１を複数の層に重ねて形成することが特徴である。例えば、図６に示した回路図において、メモリセルアレイ２０１のうち、第１の駆動回路２１１と第３の駆動回路２１３で駆動される領域（第１のメモリセルアレイ）、第１の駆動回路２１１と第４の駆動回路２１４で駆動される領域（第２のメモリセルアレイ）、第２の駆動回路２１２と第３の駆動回路２１３で駆動される領域（第３のメモリセルアレイ）、第２の駆動回路２１２と第４の駆動回路２１４で駆動される領域（第４のメモリセルアレイ）とに分割し、第１のメモリセルアレイ乃至第４のメモリセルアレイを重ねて配置することができる。このようなメモリセルアレイ２０１の分割構成は、図３（Ｆ）の模式図で示した構成に対応する。第１の駆動回路２１１乃至第４の駆動回路２１４のうち、同じ駆動回路の組み合わせによって駆動される領域を同じ層に形成する例を示したがこれに限定されず、同じ駆動回路の組み合わせによって駆動されるメモリセルを別の層に形成することもできる。
【００９１】
次に、メモリセルアレイと重ねて配置される周辺回路の配置方法の一例について説明する。
【００９２】
〈駆動回路の配置〉
図２（Ａ）に、図１に示す記憶装置の下部における周辺回路２１０のブロック図を示し、図２（Ｂ）に、メモリセルアレイ２０１ａの中心点２５０に関する対称性について示す。また、図２（Ａ）では、周辺回路２１０は、メモリセルアレイ２０１ａの直下に配置されている場合について示す。
【００９３】
図２に示す周辺回路２１０は、第１の駆動回路２１１、第２の駆動回路２１２、第３の駆動回路２１３、第４の駆動回路２１４、第５の駆動回路２１５、コントローラ２１８、アドレスバッファ２２１、Ｉ／Ｏバッファ２２０を有する。第１の駆動回路２１１は、コラムデコーダ２１７ａ及びセンスアンプ群２１６ａを有し、第２の駆動回路２１２は、コラムデコーダ２１７ｂ及びセンスアンプ群２１６ｂを有する。また、第３の駆動回路２１３及び第４の駆動回路２１４は、それぞれローデコーダ２２３ａ、及びローデコーダ２２３ｂを有する。第５の駆動回路２１５は、書き込み回路と、読み出し回路と、ラッチ回路群と、を有する。また、コントローラ２１８は、モードレジスタ２１９を有する。
【００９４】
図２に示す周辺回路２１０が設けられる基板としては、例えば、シリコンやゲルマニウム、シリコンゲルマニウム、炭化シリコンなどの第１４族元素でなる半導体基板、また、ガリウムヒ素やインジウムリン等の化合物半導体基板、ＳＯＩ基板などを適用することができる。なお、一般に「ＳＯＩ基板」とは、絶縁表面上にシリコン層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。上述の基板を用いて、周辺回路２１０を形成することにより、周辺回路２１０を高速動作させることができるため、好ましい。
【００９５】
アドレスバッファ２２１は、外部よりアドレス信号ＡＤＲが入力されると、各種制御信号に従って、ローデコーダ２２３ａおよびローデコーダ２２３ｂにローアドレス信号を出力するか、コラムデコーダ２１７ａおよびコラムデコーダ２１７ｂにコラムアドレス信号を出力する。ローデコーダ２２３ａおよびローデコーダ２２３ｂは、入力されたローアドレス信号に基づいて、ローアドレスが指定する行を選択する。また、コラムデコーダ２１７ａおよびコラムデコーダ２１７ｂは、入力されたコラムアドレス信号に基づいて、コラムアドレスが指定する列を選択する。
【００９６】
センスアンプ群２１６ａ、２１６ｂはビット線ＢＬと電気的に接続され、ビット線ＢＬの電位を検出し、増幅する。
【００９７】
第５の駆動回路２１５は、読み出し回路、書き込み回路及びラッチ回路群を有し、センスアンプ群２１６ａ、２１６ｂと電気的に接続される。読み出し回路は、コラムアドレスが指定する列のセンスアンプの出力信号を入力信号として、メモリセルに格納されたデータを読み出す。書き込み回路は、コラムアドレスが指定する列のビット線ＢＬへ書き込むデータに対応する信号を出力する。ラッチ回路群は、メモリセルから読み出したデータやメモリセルへ書き込むデータを格納する。
【００９８】
Ｉ／Ｏバッファ２２０は、データ信号線を介して外部よりデータが入力され、第５の駆動回路２１５が有する書き込み回路やラッチ回路群へデータを出力する。また、読み出し回路からのデータやラッチ回路群が格納するデータが入力され、外部へデータを出力する。
【００９９】
コントローラ２１８は、コマンドデコーダ、モードレジスタ２１９等を有し、各種制御信号（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥなど）が入力される。コマンドデコーダは、各種制御信号を介して入力されたコマンドをデコードする。モードレジスタ２１９は、半導体装置の動作モードの設定を行うレジスタである。モードレジスタ２１９への書き込みは、コマンドに従って行われ、書き込むデータはアドレス信号を介して与えられる。また、コントローラ２１８は、コマンドデコーダの出力に基づいて、様々な制御信号を生成し、各種回路に出力する。
【０１００】
ここで、第１の駆動回路２１１と、第２の駆動回路２１２とは、メモリセルアレイ２０１ａの中心点２５０に対して点対称となるように配置されている。また、第３の駆動回路２１３と、第４の駆動回路２１４とは、メモリセルアレイ２０１ａの中心点２５０に対して点対称となるように配置されている。このとき、第３の駆動回路２１３及び第４の駆動回路２１４において異なる行に対応する回路部分が並んだ方向（図２（Ａ）では紙面左右の方向に相当）と、第１の駆動回路２１１及び第２の駆動回路２１２において異なる列に対応する回路部分が並んだ方向（図２（Ａ）では紙面上下の方向に相当）とは、交差する、例えば直交するように配置されている。本発明の一態様において、点対称とは、図１及び図２に示す第１の駆動回路２１１と第２の駆動回路２１２の配置のように、第１の駆動回路２１１を中心点２５０に対して１８０度回転させることで、第２の駆動回路２１２と重なる位置関係をいう。なお、点対称とは、完全な点対称ではなく、概ね点対称であればよい。
【０１０１】
図１や図２に示すように、コラムデコーダ及びローデコーダをそれぞれ分割して、周辺回路２１０に配置することで、周辺回路２１０の面積を縮小化することができる。また、コラムデコーダ及びローデコーダをそれぞれ分割して周辺回路２１０に配置することで、周辺回路２１０をメモリセルアレイ２０１ａの直下に設けることができ、記憶装置の小型化を図ることができる。特に、メモリセルアレイ２０１ａの面積と、周辺回路２１０の面積とをほぼ同じにすることで、無駄な領域をなくすことができるため、記憶装置の面積の縮小化及び小型化を図ることができる。さらに、周辺回路２１０の面積をメモリセルアレイ２０１ａの面積以下とすることで、周辺回路２１０による回路面積の増大を抑制することができ、記憶装置の面積の縮小化及び小型化を図ることができる。周辺回路２１０の面積がメモリセルアレイ２０１ａの面積よりも大幅に小さい場合は、周辺回路２１０の規模を増やして、記憶装置のインターフェースやコマンドの種類などにおいて、機能を向上させてもよい。なお、コラムデコーダ及びローデコーダを用いて説明したが、コラムデコーダ及びローデコーダに限定されず、メモリセルアレイに沿って端から端まで設ける必要のある回路、つまり、メモリセルアレイの各行に対して設ける必要がある回路やメモリセルアレイの各列に対して設ける必要がある回路において、同様の構成とすることによって上述の効果が得られる。
【０１０２】
なお、図２（Ａ）では、周辺回路２１０は、メモリセルアレイ２０１ａの直下に配置されている場合について示したが、必ずしも直下に設ける必要はない。しかし、記憶装置の面積の縮小化や小型化を図るためには、第１の駆動回路２１１乃至第４の駆動回路２１４などの周辺回路２１０がメモリセルアレイ２０１ａの直下に設けられていることが好ましい。
【０１０３】
図４に、第１の駆動回路２１１乃至第４の駆動回路２１４の配置について示す。なお、理解を容易にするために、図４においては、第１の駆動回路２１１乃至第４の駆動回路２１４以外の回路は省略する。
【０１０４】
第１の駆動回路２１１とメモリセルアレイ（図１では、メモリセルアレイ２０１ａまたはメモリセルアレイ２０１ｂ）とを電気的に接続する配線の数と、第２の駆動回路２１２とメモリセルアレイ（図１では、メモリセルアレイ２０１ａまたはメモリセルアレイ２０１ｂ）とを電気的に接続する配線の数は、異なっていてもよい（図４（Ａ）、図４（Ｂ）参照）。つまり、第１の駆動回路２１１の面積と、第２の駆動回路２１２の面積は、異なっていてもよい。
【０１０５】
一方、第１の駆動回路２１１とメモリセルアレイ（図１では、メモリセルアレイ２０１ａまたはメモリセルアレイ２０１ｂ）とを電気的に接続する配線の数と、第２の駆動回路２１２とメモリセルアレイ（図１では、メモリセルアレイ２０１ａまたはメモリセルアレイ２０１ｂ）とを電気的に接続する配線の数は、等しいことが好ましい。これにより、第１の駆動回路２１１や第２の駆動回路２１２と接続されたアドレス信号線を減らすことが可能となる。その結果、回路規模を小さくすることができ、記憶装置の面積の縮小化及び小型化を図ることができる。
【０１０６】
また、第１の駆動回路２１１とメモリセルアレイ（図１では、メモリセルアレイ２０１ａまたはメモリセルアレイ２０１ｂ）とを電気的に接続する配線の数と、第２の駆動回路２１２とメモリセルアレイ（図１では、メモリセルアレイ２０１ａまたはメモリセルアレイ２０１ｂ）とを電気的に接続する配線の数を等しくし、第１の駆動回路２１１と第２の駆動回路２１２とが、メモリセルアレイ２０１ａの中心点に対して概ね点対称となるように配置することで、ビット線やワード線などの配線の寄生抵抗や寄生容量のばらつきを低減することができ、安定に動作させることができる。
【０１０７】
なお、第１の駆動回路２１１及び第２の駆動回路２１２について説明したが、第３の駆動回路２１３及び第４の駆動回路２１４についても同様の効果が得られる。
【０１０８】
図１及び図２において、第１の駆動回路２１１乃至第４の駆動回路２１４が１つずつ配置される場合について説明したが、図４（Ｃ）において、第１の駆動回路２１１乃至第４の駆動回路２１４がそれぞれ分割され、２つずつ配置される場合について説明する。
【０１０９】
図４（Ｃ）に示すように、第１の駆動回路２１１ａと、第２の駆動回路２１２ａとは、メモリセルアレイ２０１ａの中心点２５０に対して点対称となるように配置されており、第１の駆動回路２１１ｂと、第２の駆動回路２１２ｂとは、メモリセルアレイ２０１ａの中心点２５０に対して点対称となるように配置されている。同様に、第３の駆動回路２１３ａと、第４の駆動回路２１４ａとは、メモリセルアレイ２０１ａの中心点２５０に対して点対称となるように配置されており、第３の駆動回路２１３ｂと、第４の駆動回路２１４ｂとは、メモリセルアレイ２０１ａの中心点２５０に対して点対称となるように配置されている。
【０１１０】
第１の駆動回路２１１及び第２の駆動回路２１２をそれぞれ分割して、分割された第１の駆動回路２１１及び分割された第２の駆動回路２１２同士が、メモリセルアレイの２０１ａの中心点に対して、点対称となるように配置する。また、第３の駆動回路２１３及び第４の駆動回路２１４をそれぞれ分割して、分割された第３の駆動回路２１３及び分割された第４の駆動回路２１４同士が、メモリセルアレイ２０１ａの中心点に対して、点対称となるように配置する。これにより、無駄な領域をなくすことができるため、周辺回路２１０の面積を縮小化することができる。また、周辺回路２１０をメモリセルアレイ２０１ａの直下に設けることができるため、記憶装置の小型化を図ることができる。さらに、メモリセルアレイ２０１ａの面積と、周辺回路２１０の面積とをほぼ同じにすることで、無駄な領域をなくすことができるため、記憶装置の面積の縮小化及び小型化を図ることができる。
【０１１１】
なお、図４（Ｃ）においては、第１の駆動回路２１１乃至第４の駆動回路２１４が分割され、それぞれ２つずつ配置される場合について説明したが、本発明の一態様はこれに限定されず、第１の駆動回路２１１乃至第４の駆動回路２１４が、それぞれ３つ以上分割されたものであってもよい。いずれにせよ、第１の駆動回路２１１乃至第４の駆動回路２１４がメモリセルアレイ２０１ａの中心点２５０に対して点対称となるように配置することで、上述の効果が得られる。
【０１１２】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１１３】
（実施の形態２）
本実施の形態では、本発明の一態様に係る記憶装置の構成及びその作製方法について、図９乃至図１４、図１６を参照して説明する。
【０１１４】
〈記憶装置の断面構成〉
図９（Ａ）及び図１６（Ａ）は、記憶装置の断面図である。図９（Ａ）において、Ｂ１−Ｂ２は、トランジスタのチャネル長方向と平行な断面図である。図１６（Ａ）において、Ｃ１−Ｃ２は、トランジスタのチャネル幅方向と平行な断面図である。図９（Ａ）及び図１６（Ａ）に示す記憶装置は上部にメモリセルアレイ２０１ａ及びメモリセルアレイ２０１ｂを有し、下部に周辺回路２１０を有する。メモリセルアレイ２０１ａ及びメモリセルアレイ２０１ｂが有する複数のメモリセルのうち、メモリセルアレイ２０１ａに含まれるメモリセル１７０ａと、メモリセルアレイ２０１ｂに含まれるメモリセル１７０ｂを代表で示す。図９（Ｂ）及び図１６（Ｂ）は、図９（Ａ）及び図１６（Ａ）におけるメモリセル１７０ａ及びメモリセル１７０ｂの構成（メモリセル１７０の構成という）を詳細に示した図である。メモリセル１７０ａ及びメモリセル１７０ｂは同様の構成とすることができる。上部のメモリセルアレイ２０１ａ及びメモリセルアレイ２０１ｂでは、酸化物半導体をチャネル形成領域として用いたトランジスタ１６２を有し、下部の周辺回路２１０では、酸化物半導体以外の半導体材料をチャネル形成領域として用いたトランジスタ１６０を有する。なお、記憶装置の上部に設けられるメモリセルアレイ２０１ａ及びメモリセルアレイ２０１ｂおよび周辺回路２１０の詳細については、実施の形態１を参酌できる。なお、図９（Ａ）、図１６（Ａ）では、２つのメモリセルアレイ（メモリセルアレイ２０１ａ及びメモリセルアレイ２０１ｂ）が積層された構成を例として示したが、積層するメモリセルアレイの数はこれに限定されない。
【０１１５】
トランジスタ１６０、トランジスタ１６２には、ｎチャネル型トランジスタ、ｐチャネル型トランジスタのいずれも用いることができる。ここでは、トランジスタ１６０、トランジスタ１６２は、いずれもｎチャネル型トランジスタとして説明する。また、本発明の一態様において、技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２のチャネル形成領域に用いる点にあるから、記憶装置に用いられる材料や記憶装置の構造など、記憶装置の具体的な構成をここで示すものに限定する必要はない。
【０１１６】
トランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、金属化合物領域１２４と電気的に接続するソース電極又はドレイン電極１３０ａ、１３０ｂと、を有する。また、トランジスタ１６０を覆うように、絶縁層１２８が設けられている。ソース電極又はドレイン電極１３０ａ、１３０ｂは、絶縁層１２８に形成された開口を通じて、金属化合物領域１２４と電気的に接続されている。また、絶縁層１２８上には、ソース電極又はドレイン電極１３０ａに接して電極１３６ａが形成され、ソース電極又はドレイン電極１３０ｂに接して電極１３６ｂが形成されている。
【０１１７】
また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０上に絶縁層１２８が設けられている。なお、高集積化を実現するためには、図９（Ａ）に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域１２０を設けても良い。
【０１１８】
トランジスタ１６２は、絶縁層１２８などの上に設けられた酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続されている電極１４２ａ、および電極１４２ｂと、酸化物半導体層１４４、電極１４２ａ、および電極１４２ｂ、を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられた電極１４８ａと、を有する。電極１４８ａは、トランジスタ１６２のゲート電極として機能する。電極１４２ａおよび電極１４２ｂの一方はトランジスタ１６２のドレイン電極として機能し、他方はソース電極として機能する。
【０１１９】
ここで、酸化物半導体層１４４など、トランジスタに用いられる酸化物半導体層は水素などの不純物が十分に除去され、その後、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。このように、水素濃度が十分に低減され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ（トランジスタ１６２）を得ることができる。
【０１２０】
また、酸化物半導体層１４４は、アルカリ金属、及びアルカリ土類金属の濃度が充分に低減されたものであることが望ましい。ＳＩＭＳ分析法により測定されるアルカリ金属又はアルカリ土類金属の濃度は、例えば、Ｎａの場合、５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、さらに好ましくは１×１０１５ｃｍ−３以下、Ｌｉの場合、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、Ｋの場合、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とする。
【０１２１】
酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属、及びアルカリ土類金属は酸化物半導体にとっては悪性の不純物であり、少ないほうがよい。特にアルカリ金属のうち、Ｎａは酸化物半導体に接する絶縁膜が酸化物であった場合、その中に拡散し、Ｎａ＋となる。また、酸化物半導体内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化（例えば、ノーマリオン化（しきい値の負へのシフト）、移動度の低下等）をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体中の水素の濃度が５×１０１９ｃｍ−３以下、特に５×１０１８ｃｍ−３以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求められる。
【０１２２】
なお、酸化物半導体層１４４に錫（Ｓｎ）等のｐ型を付与する不純物を添加することによって、酸化物半導体層１４４が若干（弱い）ｐ型の導電性を示すようにしてもよい。上記のように高純度化された酸化物半導体層は、ｉ型化（真性化）または実質的にｉ型化されているので、価電子制御をするための不純物を微量に添加することによって、弱いｐ型の導電性を示す酸化物半導体層１４４を得ることができる。こうして、トランジスタ１６２のしきい値を若干正へシフトさせることができる。そのため、トランジスタ１６２のノーマリオン化を抑制し、オフ電流を更に低減することもできる。また、トランジスタ１６２のノーマリオン化を防ぐには、トランジスタ１６２の酸化物半導体層１４４に対し、ゲート電極（電極１４８ａ）と反対側の面にも絶縁層を介して第２のゲート電極を設け、当該第２のゲート電極によってしきい値電圧を制御するようにしても良い。
【０１２３】
なお、トランジスタ１６２には、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層の汚染を防止できる。
【０１２４】
容量素子１６４は、電極１４２ｂ、ゲート絶縁層１４６、および導電層１４８ｂ、とで構成される。すなわち、電極１４２ｂは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層１４４とゲート絶縁層１４６とを積層させる場合には、電極１４２ｂと、導電層１４８ｂとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子１６４を設けない構成とすることもできる。
【０１２５】
なお、トランジスタ１６２および容量素子１６４において、電極１４２ａ、および電極１４２ｂの端部は、テーパー形状であることが好ましい。電極１４２ａ、電極１４２ｂの端部をテーパー形状とすることにより、ゲート絶縁層１４６の被覆性を向上させ、段切れを防止することができる。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、電極１４２ａ）を、その断面（基板の表面に垂直な面）から観察した際に、当該層の側面と底面がなす傾斜角を示す。
【０１２６】
トランジスタ１６２および容量素子１６４の上には絶縁層１５０および絶縁層１５２が設けられている。そして、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５２などに形成された開口には、電極１５４ａが設けられ、絶縁層１５２上には、電極１５４ａと電気的に接続する配線１５６が形成される。配線１５６は、各メモリセルアレイ（同じ層に配置されたメモリセルアレイ）において、メモリセルの一と他のメモリセルとを電気的に接続する配線であり、例えば、ビット線とすることができる。また、電極１４８ａはＣ１−Ｃ２の方向に延びて存在し、各メモリセルアレイ（同じ層に配置されたメモリセルアレイ）において、メモリセルの一と他のメモリセルとを電気的に接続する配線であり、例えば、ワード線とすることができる（図１６（Ａ）参照）。また図示しないが、導電層１４８ｂはＣ１−Ｃ２の方向に延びて存在し、各メモリセルアレイ（同じ層に配置されたメモリセルアレイ）において、メモリセルの一と他のメモリセルとを電気的に接続する配線であり、例えば、容量線とすることができる。
【０１２７】
また、メモリセルアレイ２０１ａが有する配線１５６は、電極５０２ａと、電極５０１ａと、電極１２６と、を介して電極１３６ｃと電気的に接続されている。これにより、下層の周辺回路２１０と、上層のメモリセルアレイ２０１ａのビット線とを電気的に接続することができる。なお、図９（Ａ）において、電極５０１ａは、電極１２６を介して電極１３６ｃと電気的に接続する場合について示したがこれに限定されない。メモリセルアレイ２０１ａの直下の絶縁層１４０に電極１３６ｃに達する開口を設けた後、電極５０１ａを形成することによって、電極５０１ａと電極１３６ｃとが直接接する構造としてもよい。
【０１２８】
また、電極１４８ａは、電極５５７を介して電極５５６と電気的に接続されている。これにより、下層の周辺回路２１０と、上層のメモリセルアレイ２０１ａのワード線とを電気的に接続することができる。なお、図１６（Ａ）において、電極１４８ａは、電極５５７を介して電極５５６と電気的に接続する場合について示したがこれに限定されない。メモリセルアレイ２０１ａの直下の絶縁層１４０に電極５５６に達する開口を設けた後、電極１４８ａを形成することによって、電極１４８ａと電極５５６とが直接接する構造としてもよい。
【０１２９】
また図示しないが、メモリセルアレイ２０１ａのワード線と同様に、容量線として機能する導電層１４８ｂも下層の周辺回路２１０と電気的に接続することができる。
【０１３０】
次いで、複数のメモリセルアレイ間の配線の電気的に接続方法について説明する。
【０１３１】
メモリセルアレイ２０１ａの有するビット線と、メモリセルアレイ２０１ｂの有するビット線とを電気的に接続する場合について、図９（Ａ）を用いて説明する。
【０１３２】
メモリセルアレイ２０１ａの有するビット線として機能する配線１５６とメモリセルアレイ２０１ｂの有するビット線として機能する配線１５６とは、電極５００、電極５０１ｂ、電極５０２ｂ、を介して電気的に接続される。なお、図９（Ａ）において、メモリセルアレイ２０１ｂの直下の絶縁層１４０にメモリセルアレイ２０１ａの配線１５６に達する開口を設けた後、電極５０１ｂを形成することによって、電極５０１ｂとメモリセルアレイ２０１ａの配線１５６とが直接接する構造としてもよい。
【０１３３】
なお、図９（Ａ）において、メモリセルアレイ２０１ａのビット線と周辺回路２１０との電気的接続を行う電極を形成する位置と、メモリセルアレイ２０１ａのビット線とメモリセルアレイ２０１ｂのビット線との電気的接続を行う電極を形成する位置とを、平面レイアウト上で大きく異ならせる例を示したがこれに限定されない。複数のメモリセルアレイ間でのビット線の接続位置は、様々な位置とすることができる。例えば、メモリセルアレイ２０１ａのビット線と周辺回路２１０との電気的接続を行う電極と重ねて、メモリセルアレイ２０１ａのビット線とメモリセルアレイ２０１ｂのビット線との電気的接続を行う電極を形成してもよい。また例えば、３つ以上のメモリセルアレイを重ねて配置する場合に、複数のメモリセルアレイ間でのビット線の接続位置を重ねてもよい。接続位置を重ねる平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、記憶装置の集積度を高めることができる。
【０１３４】
メモリセルアレイ２０１ａの有するワード線と、メモリセルアレイ２０１ｂの有するワード線とを電気的に接続する場合について、図１６（Ａ）を用いて説明する。
【０１３５】
メモリセルアレイ２０１ａの有するワード線として機能する電極１４８ａとメモリセルアレイ２０１ｂの有するワード線として機能する電極１４８ａとは、電極５５１、電極５５２、電極５５３を介して電気的に接続される。なお、図１６（Ａ）において、メモリセルアレイ２０１ｂの直下の絶縁層１４０にメモリセルアレイ２０１ａの電極５５２に達する開口を設けた後、メモリセルアレイ２０１ｂの電極１４８ａを形成することによって、メモリセルアレイ２０１ｂの電極１４８ａとメモリセルアレイ２０１ａの電極５５２とが直接接する構造としてもよい。
【０１３６】
なお、図１６（Ａ）において、メモリセルアレイ２０１ａのワード線と周辺回路２１０との電気的接続を行う電極を形成する位置と、メモリセルアレイ２０１ａのワード線とメモリセルアレイ２０１ｂのワード線との電気的接続を行う電極を形成する位置とを、平面レイアウト上で大きく異ならせる例を示したがこれに限定されない。複数のメモリセルアレイ間でのワード線の接続位置は、様々な位置とすることができる。例えば、メモリセルアレイ２０１ａのワード線と周辺回路２１０との電気的接続を行う電極と重ねて、メモリセルアレイ２０１ａのワード線とメモリセルアレイ２０１ｂのワード線との電気的接続を行う電極を形成してもよい。また例えば、３つ以上のメモリセルアレイを重ねて配置する場合に、複数のメモリセルアレイ間でのワード線の接続位置を重ねてもよい。接続位置を重ねる平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、記憶装置の集積度を高めることができる。
【０１３７】
また、図示していないが、複数のメモリセルアレイ間での容量線の電気的接続についても、上記ワード線の接続と同様に行うことができる。
【０１３８】
図９（Ａ）や図１６（Ａ）に示す記憶装置において、上部のメモリセルアレイ２０１ａと下部の周辺回路２１０との間に絶縁層１４０が設けられている。本発明は、複数のメモリセルアレイを積層することが特徴である。そのため、絶縁層１４０の表面、絶縁層１５２の表面はＣＭＰ等を用いて平坦化されていることが望ましい。
【０１３９】
トランジスタ１６０のチャネル形成領域には、酸化物半導体以外の半導体材料が用いられている。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０１４０】
一方で、トランジスタ１６２のチャネル形成領域には、酸化物半導体材料が用いられている。本明細書等に開示される酸化物半導体材料を用いたトランジスタは、極めて小さいオフ電流を実現できる。この特性により、メモリセル１７０において、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。ここで、トランジスタ１６２をノーマリオフ（エンハンスメント型）のトランジスタとし、電力の供給がない場合において、トランジスタ１６２のゲートには接地電位が入力される構成とすることができる。こうして、電力の供給が無い場合において、トランジスタ１６２はオフ状態を維持することができ、記憶内容を保持し続けることができる。
【０１４１】
また、メモリセル１７０では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、メモリセル１７０では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタ１６２のオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
【０１４２】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた駆動回路などの周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する記憶装置を実現することができる。
【０１４３】
また、図９に示す周辺回路２１０が有する駆動回路や制御回路は、図１又は図２に示すように配置されている。これにより、記憶装置の面積の縮小化及び小型化を図ることができる。
【０１４４】
〈メモリセルの断面構成及び平面構成〉
図１０は、メモリセルの構成の一例である。図１０（Ａ）には、メモリセルの断面を、図１０（Ｂ）には、メモリセルの平面を、それぞれ示す。ここで、図１０（Ａ）は、図１０（Ｂ）のＡ１−Ａ２における断面に相当する。図１０に示すメモリセルは、酸化物半導体を用いたトランジスタ１６２を有する。酸化物半導体を用いたトランジスタ１６２は、その特性により長時間の電荷保持を可能とする。なお、図１０に示すメモリセルは、図５に示すメモリセルの回路図に相当する。
【０１４５】
図１０に示したメモリセルの構成は、図９（Ｂ）や図１６（Ｂ）を用いて説明した構成と同様であるので、同じ部分は同じ符号を用いて示し、説明は省略する。
【０１４６】
図１１、図１２、図１７、及び図１８に、図１０とは異なるメモリセルの構成例を示す。
【０１４７】
図１１（Ａ）に示すトランジスタ１６２は、酸化物半導体層１４４と、電極１４２ａ、電極１４２ｂとの間に、ソース領域又はドレイン領域として機能する酸化物導電層１４３ａ、酸化物導電層１４３ｂが設けられている。酸化物半導体層１４４と、電極１４２ａ、電極１４２ｂとの間に、ソース領域又はドレイン領域として機能する酸化物導電層１４３ａ、酸化物導電層１４３ｂを設けることにより、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ１６２を高速動作させることができる。また、酸化物半導体層１４４と、酸化物導電層と、ソース電極又はドレイン電極とを積層することにより、トランジスタ１６２の耐圧を向上させることができる。また、容量素子１６４は、酸化物導電層１４３ｂと、電極１４２ｂと、ゲート絶縁層１４６と、導電層１４８ｂと、で構成されている。
【０１４８】
図１１（Ｂ）に示すトランジスタ１６２は、酸化物半導体層１４４と、電極１４２ａ、電極１４２ｂとの間に、ソース領域又はドレイン領域として機能する酸化物導電層１４３ａ、酸化物導電層１４３ｂが設けられている点で、図１１（Ａ）と共通している。図１１（Ａ）に示すトランジスタ１６２では、酸化物導電層１４３ａ、酸化物導電層１４３ｂが酸化物半導体層１４４の上面及び側面で接しているのに対し、図１１（Ｂ）に示すトランジスタ１６２では、酸化物導電層１４３ａ、酸化物導電層１４３ｂが酸化物半導体層１４４の上面で接している。このような構成とする場合であっても、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ１６２を高速動作させることができる。また、酸化物半導体層１４４と、酸化物導電層と、ソース電極又はドレイン電極とを積層することにより、トランジスタ１６２の耐圧を向上させることができる。また、容量素子１６４の構成については、図１０等の記載を参酌することができる。
【０１４９】
図１２（Ａ）に示すトランジスタ１６２は、絶縁層１４０上に、電極１４２ａ、電極１４２ｂ、酸化物半導体層１４４、ゲート絶縁層１４６、電極１４８ａを含む点で、図１０に示すトランジスタ１６２と共通している。図１２（Ａ）に示すトランジスタ１６２と、図１０に示すトランジスタ１６２との相違は、酸化物半導体層１４４と、電極１４２ａ、電極１４２ｂと、が電気的に接続する位置である。すなわち、図１０（Ａ）に示すトランジスタ１６２は、酸化物半導体層１４４を形成後に、電極１４２ａ、電極１４２ｂを形成することで、少なくとも酸化物半導体層１４４の上面の一部が、電極１４２ａ、電極１４２ｂと接している。これに対して、図１２（Ａ）に示すトランジスタ１６２は、電極１４２ａ、電極１４２ｂの上面の一部が、酸化物半導体層１４４と接している。また、容量素子１６４の構成については、図１０等の記載を参酌することができる。
【０１５０】
図１０、図１１及び図１２（Ａ）では、トップゲート構造のトランジスタを示したが、ボトムゲート構造としてもよい。図１２（Ｂ）及び図１２（Ｃ）に、ボトムゲート構造のトランジスタを示す。
【０１５１】
図１２（Ｂ）に示すトランジスタ１６２は、絶縁層１４０上に、電極１４８ａが設けられ、電極１４８ａ上にゲート絶縁層１４６が設けられ、ゲート絶縁層１４６上に電極１４２ａ、電極１４２ｂが設けられ、ゲート絶縁層１４６、電極１４２ａ、及び電極１４２ｂ上に、電極１４８ａと重畳するように酸化物半導体層１４４が設けられている。また、容量素子１６４は、絶縁層１４０上に設けられた導電層１４８ｂと、ゲート絶縁層１４６と、電極１４２ｂとで、構成されている。
【０１５２】
また、トランジスタ１６２及び容量素子１６４上に、絶縁層１５０及び絶縁層１５１が設けられている。図１０（Ａ）における絶縁層１５２は、絶縁層１５１上に設けられる。
【０１５３】
図１２（Ｃ）に示すトランジスタ１６２は、絶縁層１４０上に、電極１４８ａ、ゲート絶縁層１４６、電極１４２ａ、電極１４２ｂ、酸化物半導体層１４４を含む点で、図１２（Ｂ）に示すトランジスタ１６２と共通している。図１２（Ｃ）に示すトランジスタ１６２と、図１２（Ｂ）に示すトランジスタ１６２との相違は、酸化物半導体層１４４と、電極１４２ａ、電極１４２ｂと、が接する位置である。すなわち、図１２（Ｂ）に示すトランジスタ１６２は、電極１４２ａ、電極１４２ｂを形成後に、酸化物半導体層１４４を形成することで、少なくとも酸化物半導体層１４４の下面の一部が、電極１４２ａ、電極１４２ｂと接している。これに対して、図１２（Ｃ）に示すトランジスタ１６２は、電極１４２ａ、電極１４２ｂの下面の一部が、酸化物半導体層１４４と接している。また、容量素子１６４の構成等については、図１２（Ｂ）の記載を参酌することができる。
【０１５４】
また、トランジスタ１６２の構造は、チャネル形成領域の上下にゲート絶縁層を介して配置された２つのゲート電極を有する、デュアルゲート構造としてもよい。図１２（Ｄ）に、デュアルゲート構造のトランジスタを示す。
【０１５５】
図１２（Ｄ）に示すトランジスタ１６２は、絶縁層１４０上に、電極１４８ａ、ゲート絶縁層１４６、電極１４２ａ、電極１４２ｂ、酸化物半導体層１４４を含む点で、図１２（Ｂ）に示すトランジスタ１６２と共通している。図１２（Ｄ）では、さらに、電極１４２ａ、電極１４２ｂ、及び酸化物半導体層１４４を覆うように絶縁層１５０が設けられており、絶縁層１５０上には、酸化物半導体層１４４と重畳するように導電層１５９が設けられている。絶縁層１５０は、トランジスタ１６２の第２のゲート絶縁層として機能し、導電層１５９は、トランジスタ１６２の第２のゲート電極として機能する。このような構造とすることにより、トランジスタ１６２の信頼性を調べるためのバイアス−熱ストレス試験（以下、ＢＴ試験という）において、ＢＴ試験前後におけるトランジスタ１６２のしきい値電圧の変化量をより低減することができる。導電層１５９は、電位が電極１４８ａと同じでもよいし、異なっていても良い。また、導電層１５９の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
【０１５６】
また、図１１や、図１２では、導電層１４８ｂと、ゲート絶縁層１４６と、電極１４２ｂとで容量素子１６４を形成する構成を例示したが、これに限定されない。容量素子１６４と、トランジスタ１６２が重なるように容量素子１６４を設けることによって、メモリセルの面積を低減することができる。こうして、記憶装置の単位面積あたりの記憶容量を高めることができる。また、配線間容量等で寄生容量が生じる場合、それを容量素子１６４の代わりにすることもできる。
【０１５７】
例えば、図１７（Ａ）に示す様に、容量素子１６４は、電極１４２ｂと、絶縁層８４２を挟んで重なる電極８４０によって形成することができる。なお、図１７（Ａ）においてその他の構成は図１２（Ａ）と同様である。
【０１５８】
例えば、図１７（Ｂ）に示す様に、容量素子１６４は、電極１４２ｂと、絶縁層１５０及びゲート絶縁層１４６を挟んで重なる電極８４１によって形成することができる。なお、図１７（Ｂ）においてその他の構成は図１２（Ａ）と同様である。なお、図１７（Ｂ）において、電極８４１と電極１４８ａは、互いに重ならないように設けられることが望ましい。
【０１５９】
例えば、図１７（Ｃ）に示す様に、容量素子１６４は、電極１４２ｂと、絶縁層８４２及びゲート絶縁層１４６を挟んで重なる電極８４０によって形成することができる。なお、図１７（Ｃ）においてその他の構成は図１２（Ｂ）と同様である。なお、図１７（Ｃ）において、電極８４０と電極１４８ａは、互いに重ならないように設けられることが望ましい。
【０１６０】
例えば、図１７（Ｄ）に示す様に、容量素子１６４は、電極１４２ｂと、絶縁層１５０及び絶縁層１５１を挟んで重なる電極８４１によって形成することができる。なお、図１７（Ｄ）においてその他の構成は図１２（Ｂ）と同様である。なお図１７（Ｄ）では、容量素子１６４の誘電層として絶縁層１５０及び絶縁層１５１の両方を用いる例を示したがこれに限定されず、容量素子１６４の誘電層として絶縁層１５０のみを用いてもよい。
【０１６１】
例えば、図１８（Ａ）に示す様に、容量素子１６４は、電極１４２ｂと、絶縁層８４２及びゲート絶縁層１４６を挟んで重なる電極８４０によって形成することができる。なお、図１８（Ａ）においてその他の構成は図１２（Ｃ）と同様である。なお、図１８（Ａ）において、電極８４０と電極１４８ａは、互いに重ならないように設けられることが望ましい。
【０１６２】
例えば、図１８（Ｂ）に示す様に、容量素子１６４は、電極１４２ｂと、絶縁層１５０及び絶縁層１５１を挟んで重なる電極８４１によって形成することができる。なお、図１８（Ｂ）においてその他の構成は図１２（Ｃ）と同様である。なお図１８（Ｂ）では、容量素子１６４の誘電層として絶縁層１５０及び絶縁層１５１の両方を用いる例を示したがこれに限定されず、容量素子１６４の誘電層として絶縁層１５０のみを用いてもよい。
【０１６３】
例えば、図１８（Ｃ）に示す様に、容量素子１６４は、電極１４２ｂと、絶縁層８４２及びゲート絶縁層１４６を挟んで重なる電極８４０によって形成することができる。なお、図１８（Ｃ）においてその他の構成は図１２（Ｄ）と同様である。なお、図１８（Ｃ）において、電極８４０と電極１４８ａは、互いに重ならないように設けられることが望ましい。
【０１６４】
例えば、図１８（Ｄ）に示す様に、容量素子１６４は、電極１４２ｂと、絶縁層１５０を挟んで重なる電極８４１によって形成することができる。なお、図１８（Ｄ）においてその他の構成は図１２（Ｄ）と同様である。
【０１６５】
なお、図１７及び図１８で示したメモリセルの容量素子１６４の構成は、図１１で示したメモリセルの構成にも適用することができる。
【０１６６】
また、図３７（Ａ）や図３７（Ｂ）に示すように、隣り合うメモリセル１７０ｃとメモリセル１７０ｄにおいて、電極１５４ａを共有することができる。電極１５４ａ（及び当該電極が設けられた開口）を隣り合うメモリセルにおいて共有することによって、メモリセルアレイを高集積化することができる。
【０１６７】
図３７（Ａ）は、図１２（Ａ）に示したトランジスタ１６２と同様の構成のトランジスタ１６２と、図１２（Ａ）に示した容量素子１６４において酸化物半導体層１４４もその誘電層とした構成の容量素子１６４とを有するメモリセル１７０ｃ及びメモリセル１７０ｄにおいて、ビット線として機能する配線１５６と、トランジスタ１６２のソースまたはドレインとの電気的接続を行う電極１５４ａを共有した構成に相当する。
【０１６８】
図３７（Ｂ）は、図１８（Ｂ）に示したトランジスタ１６２と同様の構成のトランジスタ１６２と、図１８（Ｂ）に示した容量素子１６４と同様の構成の容量素子１６４とを有するメモリセル１７０ｃ及びメモリセル１７０ｄにおいて、ビット線として機能する配線１５６と、トランジスタ１６２のソースまたはドレインとの電気的接続を行う電極１５４ａを共有した構成に相当する。
【０１６９】
更に、図９で示した記憶装置の構成において、メモリセル１７０として、図１８（Ｂ）で示したメモリセルを適用した例を、図１９に示す。図１９において、図９や図１８（Ｂ）と同じ部分は同じ符号を用いて示し、説明は省略する。図１８（Ｂ）で示したメモリセルでは、メモリセルの面積を低減することができる。そのため、図１９に示す記憶装置では、単位面積あたりの記憶容量を高めることができる。
【０１７０】
なお、積層するメモリセルは、図１８（Ｂ）のみに限定されるものではなく、図１７、図１８に示したいずれの構成のメモリセルであってもよい。また、図１７、図１８に示したメモリセルの構成とは別の容量素子の構成を有するメモリセルであってもよい。
【０１７１】
〈メモリセルアレイの作製方法〉
次に、メモリセルアレイの作製方法について、図１３を参照して説明する。図１３では、１つのメモリセルを例示するが、複数のメモリセルを同時に作製し、メモリセルアレイを作製することができる。また、図１３で示した方法と同様の方法を繰り返すことによって、多層に積層された複数のメモリセルアレイを形成することができる。
【０１７２】
まず、絶縁層１４０の上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層１４４を形成する（図１３（Ａ）参照）。
【０１７３】
絶縁層１４０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成する。絶縁層１４０に、誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能となるため好ましい。なお、絶縁層１４０には、上述の材料を用いた多孔性の絶縁層を適用してもよい。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１４０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。絶縁層１４０は、上述の材料を用いて単層構造または積層構造で形成することができる。本実施の形態では、絶縁層１４０として、酸化シリコンを用いる場合について説明する。
【０１７４】
酸化物半導体層１４４に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【０１７５】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１７６】
例えば、酸化物半導体層１４４として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１７７】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０１７８】
また、酸化物半導体層１４４として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１７９】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１８０】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１８１】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０１８２】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０１８３】
酸化物半導体層１４４は、単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【０１８４】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【０１８５】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０１８６】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【０１８７】
【数１】
【０１８８】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０１８９】
また、酸化物半導体層１４４の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半導体層を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリーオンとなってしまう恐れがあるためである。
【０１９０】
酸化物半導体層１４４は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。酸化物半導体層は、例えば、スパッタリング法などを用いて作製することができる。
【０１９１】
本実施の形態では、酸化物半導体層１４４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットを用いたスパッタリング法により形成する。
【０１９２】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比の酸化物ターゲットを用いることもできる。
【０１９３】
また、ＩＴＺＯと呼ばれるＩｎ−Ｓｎ−Ｚｎ系酸化物を形成する場合は、用いるターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなる酸化物ターゲットを用いる。
【０１９４】
酸化物ターゲットの充填率は、９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができるためである。
【０１９５】
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
【０１９６】
例えば、酸化物半導体層１４４は、次のように形成することができる。
【０１９７】
まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、２００℃を超えて５００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上４５０℃以下となるように加熱する。
【０１９８】
次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物（より好ましくは炭素原子を含む化合物も）などが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。
【０１９９】
成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。
【０２００】
成膜条件の一例として、基板とターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ、直流（ＤＣ）電源を０．５ｋＷ、基板温度を４００℃、成膜雰囲気を酸素（酸素流量比率１００％）雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるため好ましい。
【０２０１】
なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
【０２０２】
また、酸化物半導体層を加工することによって、酸化物半導体層１４４を形成する。酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
【０２０３】
その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行ってもよい。熱処理を行うことによって、酸化物半導体層１４４中に含まれる水素原子を含む物質をさらに除去することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０２０４】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触れさせず、水や水素の混入が生じないようにする。
【０２０５】
熱処理を行うことによって不純物を低減し、極めて優れた特性のトランジスタを実現することができる。
【０２０６】
なお、酸化物半導体層１４４に錫（Ｓｎ）等のｐ型を付与する不純物を添加することによって、酸化物半導体層１４４が若干（弱い）ｐ型の導電性を示すようにしてもよい。上記のように高純度化された酸化物半導体層に、価電子制御をするための不純物を微量に添加することによって、弱いｐ型の導電性を示す酸化物半導体層１４４を得ることができる。こうして、トランジスタ１６２のしきい値を若干正へシフトさせることができる。そのため、トランジスタ１６２のノーマリオン化を抑制し、オフ電流を更に低減することもできる。
【０２０７】
ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０２０８】
次に、酸化物半導体層１４４などの上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、電極１４２ａ、電極１４２ｂを形成する（図１３（Ｂ）参照）。
【０２０９】
導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０２１０】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有する電極１４２ａ、電極１４２ｂへの加工が容易であるというメリットがある。
【０２１１】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【０２１２】
導電層のエッチングは、形成される電極１４２ａ、電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。電極１４２ａ、電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
【０２１３】
上部のトランジスタのチャネル長（Ｌ）は、電極１４２ａ、及び電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、記憶装置の消費電力を低減することも可能である。
【０２１４】
次に、電極１４２ａ、電極１４２ｂを覆い、かつ、酸化物半導体層１４４の一部と接するように、ゲート絶縁層１４６を形成する（図１３（Ｃ）参照）。
【０２１５】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、記憶装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０２１６】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０２１７】
また、酸化物半導体層１４４に接する絶縁層（本実施の形態においては、絶縁層１４０及びゲート絶縁層１４６）は、第１３族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
【０２１８】
ここで、第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０２１９】
例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
【０２２０】
また、酸化物半導体層１４４に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
【０２２１】
例えば、酸化物半導体層１４４に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２Ｏｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。また、酸化物半導体層１４４に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。または、酸化物半導体層１４４に接する絶縁層として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
【０２２２】
酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層をｉ型化またはｉ型に限りなく近い酸化物半導体とすることができる。
【０２２３】
なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層１４６に代えて、酸化物半導体層１４４の下地膜として形成する絶縁層１４０に適用しても良く、ゲート絶縁層１４６および下地の絶縁層１４０の双方に適用しても良い。
【０２２４】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０２２５】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【０２２６】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その水素原子を含む物質が極力含まれないように高純度化することができる。
【０２２７】
次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、電極１４８ａおよび導電層１４８ｂを形成する（図１３（Ｄ）参照）。
【０２２８】
電極１４８ａおよび導電層１４８ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、電極１４８ａおよび導電層１４８ｂは、単層構造としても良いし、積層構造としても良い。
【０２２９】
次に、ゲート絶縁層１４６、電極１４８ａ、および導電層１４８ｂ上に、絶縁層１５０を形成する（図１３（Ｅ）参照）。絶縁層１５０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層１５０には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層１５０の単層構造としているが、開示する発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
【０２３０】
次に、絶縁層１５０上に、絶縁層１５２を形成する（図１３（Ｅ）参照）。なお、本発明の特徴は、メモリセルを複数積層する点にある。そのため、絶縁層１５２の表面はＣＭＰ等で平坦化されていることが望ましい。
【０２３１】
次に、ゲート絶縁層１４６、絶縁層１５０及び絶縁層１５２に、電極１４２ａにまで達する開口を形成する。開口に電極１５４ａを形成する。その後、絶縁層１５２上に電極１５４ａと接する配線１５６を形成する（図１３（Ｅ）参照）。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０２３２】
配線１５６は、ＰＶＤ法や、ＣＶＤ法を用いて導電層を形成した後、当該導電層をエッチング加工することによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０２３３】
より具体的には、例えば、電極１５４ａは、絶縁層１５０及び絶縁層１５２の開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用して作製することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは電極１４２ａ）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０２３４】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する（図１３（Ｅ）参照）。
【０２３５】
ここで、図１３（Ｅ）に示したメモリセル上にメモリセルを積層する構成では、配線１５６を覆うように絶縁層１４０を形成する。そして、絶縁層１４０に開口を形成し、図９（Ａ）の電極５００や図１６（Ａ）の電極５５３を形成する。その後、図１３（Ａ）乃至図１３（Ｅ）で示した作製工程を繰り返すことのよって、複数のメモリセルが積層された構成を実現することができる。
【０２３６】
絶縁層１４０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料、ポリイミド、アクリル等の有機材料を含む材料を用いて、単層又は積層で形成することができる。
【０２３７】
なお、図９（Ａ）に示した、電極５０１ａ及び電極５０１ｂは、電極１４２ａ及び電極１４２ｂと同様に作製することができる。図９（Ａ）に示した、電極５０２ａ及び電極５０２ｂは、電極１５４ａと同様に作製することができる。
【０２３８】
なお、図１６（Ａ）に示した、電極５５２は、配線１５６と同様に作製することができる。図１６（Ａ）に示した、電極５５１は、電極１５４ａと同様に作製することができる。
【０２３９】
なお、図１２（Ａ）に示すトランジスタ１６２及び容量素子１６４を形成する場合、絶縁層１４０上に電極１４２ａ、電極１４２ｂを形成し、絶縁層１４０及び電極１４２ａ、電極１４２ｂ上に酸化物半導体層１４４を形成する。次に、電極１４２ａ、電極１４２ｂ、及び酸化物半導体層１４４上にゲート絶縁層１４６を形成する。その後、ゲート絶縁層１４６上に、酸化物半導体層１４４と重畳するように電極１４８ａを形成し、電極１４２ｂと重畳するように導電層１４８ｂを形成する。
【０２４０】
また、図１２（Ｂ）に示すトランジスタ１６２及び容量素子１６４を形成する場合、絶縁層１４０上に電極１４８ａ、導電層１４８ｂを形成し、絶縁層１４０、電極１４８ａ及び導電層１４８ｂ上にゲート絶縁層１４６を形成する。次に、ゲート絶縁層１４６上に、電極１４２ａ、電極１４２ｂを形成する。その後、ゲート絶縁層１４６上に、電極１４８ａと重畳するように酸化物半導体層１４４を形成することで、トランジスタ１６２及び容量素子１６４が完成する。なお、トランジスタ１６２及び容量素子１６４を覆うように絶縁層１５０及び絶縁層１５１を形成してもよい。例えば、絶縁層１５０は、酸素雰囲気下による熱処理や、酸素ドープにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましく、絶縁層１５１は、水や水素を透過しにくい状態とすることが好ましい。絶縁層１５１は、水や水素を透過しにくい状態とすることで、酸化物半導体層１４４に水や水素が浸入することを防止し、絶縁層１５０を化学量論的組成比より酸素が多い状態とすることで、酸化物半導体層１４４の酸素欠損を補填して、ｉ型またはｉ型に限りなく近い酸化物半導体層１４４を形成することができるからである。
【０２４１】
また、図１２（Ｃ）に示すトランジスタ１６２及び容量素子１６４を形成する場合、絶縁層１４０上に電極１４８ａ、導電層１４８ｂを形成し、絶縁層１４０、電極１４８ａ及び導電層１４８ｂ上にゲート絶縁層１４６を形成する。次に、ゲート絶縁層１４６上に、電極１４８ａと重畳するように酸化物半導体層１４４を形成する。その後、酸化物半導体層１４４上に電極１４２ａ、電極１４２ｂを形成することで、トランジスタ１６２及び容量素子１６４が完成する。なお、絶縁層１５０及び絶縁層１５１については、図１２（Ｂ）の記載を参酌できる。
【０２４２】
また、図１２（Ｄ）に示すトランジスタ１６２及び容量素子１６４を形成する場合、絶縁層１４０上に電極１４８ａ、導電層１４８ｂを形成し、絶縁層１４０、電極１４８ａ（図１２（Ｄ）においては第１のゲート電極）及び電極層１４８上にゲート絶縁層１４６（図１２（Ｄ）においては第１のゲート絶縁層）を形成する。次に、ゲート絶縁層１４６上に、電極１４８ａと重畳するように酸化物半導体層１４４を形成し、酸化物半導体層１４４上に電極１４２ａ、電極１４２ｂを形成する。その後、酸化物半導体層１４４及び電極１４２ａ、電極１４２ｂ上に絶縁層１５０（図１２（Ｄ）においては第２のゲート絶縁層）を形成し、酸化物半導体層１４４と重畳するように導電層１５９（図１２（Ｄ）においては第２のゲート電極）を形成することで、トランジスタ１６２及び容量素子１６４が完成する。なお、導電層１５９の材料や作製方法は、電極１４８ａの材料や作製方法の記載を参酌できる。
【０２４３】
次に、図１１（Ａ）及び図１１（Ｂ）に示すトランジスタ１６２及び容量素子１６４の作製方法について説明する。
【０２４４】
図１１（Ａ）に示すトランジスタ１６２及び容量素子１６４の作製方法について説明する。
【０２４５】
まず、絶縁層１４０上に酸化物半導体層１４４を形成し、絶縁層１４０及び酸化物半導体層１４４上に、酸化物導電層及び導電層の積層を成膜する。
【０２４６】
酸化物導電層の成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸化窒化亜鉛アルミニウム、酸化亜鉛ガリウム、インジウム錫酸化物などを適用することができる。また、上記の材料に酸化シリコンを含ませてもよい。なお、導電層の成膜方法及び材料については、電極１４２ａ、電極１４２ｂを形成するための導電層の記載を参酌できる。
【０２４７】
次に、導電層上にマスクを形成し、導電層及び酸化物導電層を選択的にエッチングすることによって、電極１４２ａ、電極１４２ｂ、及び酸化物導電層１４３ａ、１４３ｂを形成する。
【０２４８】
なお、導電層及び酸化物導電層のエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチング時間等）を適宜調整する。
【０２４９】
次に、電極１４２ａ、電極１４２ｂ、及び酸化物半導体層１４４上にゲート絶縁層１４６を形成する。その後、ゲート絶縁層１４６上に、酸化物半導体層１４４と重畳するように電極１４８ａを形成し、電極１４２ｂと重畳するように導電層１４８ｂを形成する。
【０２５０】
以上により、トランジスタ１６２及び容量素子１６４が完成する（図１１（Ａ）参照）。
【０２５１】
図１１（Ｂ）に示すトランジスタ１６２及び容量素子１６４を作製する場合、酸化物半導体層と酸化物導電層の積層を形成し、酸化物半導体層と酸化物導電層との積層を同じフォトリソグラフィ工程によって形状を加工して、島状の酸化物半導体層及び酸化物導電層を形成する。次に、島状の酸化物導電層上に電極１４２ａ、電極１４２ｂを形成した後、電極１４２ａ、電極１４２ｂをマスクとして、島状の酸化物導電層をエッチングすることで、ソース領域又はドレイン領域となる酸化物導電層１４３ａ、１４３ｂを形成する。
【０２５２】
次に、電極１４２ａ、電極１４２ｂ、及び酸化物半導体層１４４上にゲート絶縁層１４６を形成する。その後、ゲート絶縁層１４６上に、酸化物半導体層１４４と重畳するように電極１４８ａを形成し、電極１４２ｂと重畳するように導電層１４８ｂを形成する。
【０２５３】
以上により、トランジスタ１６２及び容量素子１６４が完成する（図１１（Ｂ）参照）。
【０２５４】
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、トランジスタ１６２のオフ電流も十分に小さくなる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。
【０２５５】
また、酸化物半導体層１４４は、アルカリ金属、及びアルカリ土類金属の濃度が充分に低減されており、アルカリ金属又はアルカリ土類金属の濃度は、例えば、Ｎａの場合、５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、さらに好ましくは１×１０１５ｃｍ−３以下、Ｌｉの場合、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、Ｋの場合、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下となる。
【０２５６】
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタ１６２のオフ電流を十分に低減することが容易になる。そして、このようなトランジスタ１６２を用いることで、極めて長期にわたり記憶内容を保持することが可能な記憶装置が得られる。
【０２５７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２５８】
（実施の形態３）
上記実施の形態において、トランジスタ１６２のチャネル形成領域として用いることのできる酸化物半導体層の一形態を、図１４を用いて説明する。
【０２５９】
本実施の形態の酸化物半導体層は、第１の結晶性酸化物半導体層上に第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を有する積層構造である。
【０２６０】
次に、絶縁層１４０上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体膜を形成する。
【０２６１】
本実施の形態では、絶縁層１４０として、ＰＣＶＤ法またはスパッタリング法を用いて、５０ｎｍ以上６００ｎｍ以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。
【０２６２】
第１の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とする。本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚５ｎｍの第１の酸化物半導体膜を成膜する。
【０２６３】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。第１の加熱処理によって第１の結晶性酸化物半導体層１４５ａを形成する（図１４（Ａ）参照）。
【０２６４】
第１の加熱処理の温度にもよるが、第１の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、ｃ軸配向した結晶が得られる。第１の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に１層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。
【０２６５】
第１の加熱処理によって、酸化物絶縁層である絶縁層１４０中の酸素を第１の結晶性酸化物半導体層１４５ａとの界面またはその近傍（界面からプラスマイナス５ｎｍ）に拡散させて、第１の結晶性酸化物半導体層の酸素欠損を低減する。従って、第１の結晶性酸化物半導体層の下地絶縁層として用いられる絶縁層１４０は、絶縁層１４０中（バルク中）、第１の結晶性酸化物半導体層１４５ａと絶縁層１４０の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。
【０２６６】
次いで、第１の結晶性酸化物半導体層１４５ａ上に１０ｎｍよりも厚い第２の酸化物半導体膜を形成する。第２の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時における基板温度は２００℃以上４００℃以下とする。成膜時における基板温度を２００℃以上４００℃以下とすることにより、第１の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体膜にプリカーサの整列が起き、所謂、秩序性を持たせることができる。
【０２６７】
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚２５ｎｍの第２の酸化物半導体膜を成膜する。
【０２６８】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第２の加熱処理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。第２の加熱処理によって第２の結晶性酸化物半導体層１４５ｂを形成する（図１４（Ｂ）参照）。第２の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第２の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第２の加熱処理によって、第１の結晶性酸化物半導体層１４５ａを核として膜厚方向、即ち底部から内部に結晶成長が進行して第２の結晶性酸化物半導体層１４５ｂが形成される。
【０２６９】
また、絶縁層１４０の形成から第２の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層１４０の形成から第２の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に制御することが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。
【０２７０】
次いで、第１の結晶性酸化物半導体層１４５ａと第２の結晶性酸化物半導体層１４５ｂからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層１４５を形成する（図１４（Ｃ）参照）。図１４（Ｃ）では、第１の結晶性酸化物半導体層１４５ａと第２の結晶性酸化物半導体層１４５ｂの界面を点線で示し、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層の積層構造で示しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。
【０２７１】
酸化物半導体層の積層の加工は、所望の形状のマスクを酸化物半導体層の積層上に形成した後、当該酸化物半導体層の積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。
【０２７２】
なお、酸化物半導体層の積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
【０２７３】
また、上記作製方法により、得られる第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、ｃ軸配向を有していることを特徴の一つとしている。ただし、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、ｃ軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ； ＣＡＡＣとも呼ぶ）を含む酸化物を有する。なお、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、一部に結晶粒界を有している。
【０２７４】
ここで、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ；Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう）を含む酸化物について説明する。
【０２７５】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【０２７６】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０２７７】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０２７８】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０２７９】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０２８０】
ＣＡＡＣに含まれる結晶構造の一例について図２０乃至図２２を用いて詳細に説明する。なお、特に断りがない限り、図２０乃至図２２は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図２０において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０２８１】
図２０（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図２０（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図２０（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図２０（Ａ）に示す小グループは電荷が０である。
【０２８２】
図２０（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図２０（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図２０（Ｂ）に示す構造をとりうる。図２０（Ｂ）に示す小グループは電荷が０である。
【０２８３】
図２０（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図２０（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図２０（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図２０（Ｃ）に示す小グループは電荷が０である。
【０２８４】
図２０（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図２０（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図２０（Ｄ）に示す小グループは電荷が＋１となる。
【０２８５】
図２０（Ｅ）に、２個のＺｎを含む小グループを示す。図２０（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図２０（Ｅ）に示す小グループは電荷が−１となる。
【０２８６】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０２８７】
ここで、これらの小グループ同士が結合する規則について説明する。図２０（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図２０（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図２０（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０２８８】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０２８９】
図２１（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図２１（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図２１（Ｃ）は、図２１（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０２９０】
図２１（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図２１（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図２１（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０２９１】
図２１（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２９２】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図２０（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０２９３】
具体的には、図２１（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０２９４】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、などを用いた場合も同様である。
【０２９５】
例えば、図２２（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０２９６】
図２２（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２９７】
図２２（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２２（Ｃ）は、図２２（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０２９８】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０２９９】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図２２（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０３００】
いずれにしても、ＣＡＡＣを得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。
【０３０１】
従って、第１及び第２の結晶性酸化物半導体層は、少なくともＺｎを有する酸化物材料であり、四元系金属酸化物であるＩｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料や、Ｚｎ−Ｏ系の材料などがある。また、Ｉｎ−Ｓｉ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｂ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｂ−Ｚｎ−Ｏ系の材料を用いても良い。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【０３０２】
また、第１の結晶性酸化物半導体層上に第２の結晶性酸化物半導体層を形成する２層構造に限定されず、第２の結晶性酸化物半導体層の形成後に第３の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、３層以上の積層構造としてもよい。
【０３０３】
その後、電極１４２ａ、電極１４２ｂ、ゲート絶縁層１４６、電極１４８ａ、導電層１４８ｂを形成することにより、トランジスタ１６２及び容量素子１６４が完成する（図１４（Ｄ）参照）。電極１４２ａ、電極１４２ｂ、ゲート絶縁層１４６、電極１４８ａ、導電層１４８ｂの材料及び形成方法は、実施の形態２を参酌できる。
【０３０４】
上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層１４５を、実施の形態２に示すトランジスタ１６２に、適宜用いることができる。
【０３０５】
また、酸化物半導体層１４４として本実施の形態の酸化物半導体積層を用いたトランジスタ１６２においては、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタ１６２に光照射が行われ、またはＢＴストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。
【０３０６】
酸化物半導体層１４５のような第１の結晶性酸化物半導体層と第２の結晶性酸化物半導体層の積層をトランジスタ１６２に用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。
【０３０７】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０３０８】
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した記憶装置を電子機器等の半導体装置に適用する場合について、図１５を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の記憶装置を適用する場合について説明する。
【０３０９】
図１５（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０３１０】
図１５（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０３１１】
図１５（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源スイッチ７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０３１２】
図１５（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１５（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０３１３】
図１５（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０３１４】
図１５（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す記憶装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０３１５】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る記憶装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【０３１６】
（実施の形態５）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。そこで、本実施の形態では、半導体内部に欠陥がない理想的な酸化物半導体の電界効果移動度を理論的に導き出すとともに、このような酸化物半導体を用いて微細なトランジスタを作製した場合の特性の計算結果を示す。
【０３１７】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。
【０３１８】
【数２】
【０３１９】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表現できる。
【０３２０】
【数３】
【０３２１】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、以下の式で表現できる。
【０３２２】
【数４】
【０３２３】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。
【０３２４】
【数５】
【０３２５】
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０３２６】
このようにして求めた欠陥密度等をもとに数２および数３よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０３２７】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離れた場所における移動度μ１は、以下の式で表現できる。
【０３２８】
【数６】
【０３２９】
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ１は低下することがわかる。
【０３３０】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図２３に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０３３１】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０３３２】
図２３で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
【０３３３】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図２４乃至図２６に示す。なお、計算に用いたトランジスタの断面構造を図２７に示す。図２７に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域８１０３ａおよび半導体領域８１０３ｃを有する。半導体領域８１０３ａおよび半導体領域８１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０３３４】
図２７（Ａ）に示すトランジスタは、下地絶縁層８１０１と、下地絶縁層８１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物８１０２の上に形成される。トランジスタは半導体領域８１０３ａ、半導体領域８１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域８１０３ｂと、ゲート８１０５を有する。
【０３３５】
ゲート８１０５と半導体領域８１０３ｂの間には、ゲート絶縁層８１０４を有し、また、ゲート８１０５の両側面には側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂ、ゲート８１０５の上部には、ゲート８１０５と他の配線との短絡を防止するための絶縁物８１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域８１０３ａおよび半導体領域８１０３ｃに接して、ソース８１０８ａおよびドレイン８１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０３３６】
図２７（Ｂ）に示すトランジスタは、下地絶縁層８１０１と、酸化アルミニウムよりなる埋め込み絶縁物８１０２の上に形成され、半導体領域８１０３ａ、半導体領域８１０３ｃと、それらに挟まれた真性の半導体領域８１０３ｂと、幅３３ｎｍのゲート８１０５とゲート絶縁層８１０４と側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂと絶縁物８１０７とソース８１０８ａおよびドレイン８１０８ｂを有する点で図２７（Ａ）に示すトランジスタと同じである。
【０３３７】
図２７（Ａ）に示すトランジスタと図２７（Ｂ）に示すトランジスタの相違点は、側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂの下の半導体領域の導電型である。図２７（Ａ）に示すトランジスタでは、側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域８１０３ａおよび半導体領域８１０３ｃであるが、図２７（Ｂ）に示すトランジスタでは、真性の半導体領域８１０３ｂである。すなわち、図２７（Ｂ）に示す半導体層において、半導体領域８１０３ａ（半導体領域８１０３ｃ）とゲート８１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物８１０６ａ（側壁絶縁物８１０６ｂ）の幅と同じである。
【０３３８】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図２４は、図２７（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０３３９】
図２４（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２４（Ｂ）は１０ｎｍとしたものであり、図２４（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリセル等で必要とされる１０μＡを超えることが示された。
【０３４０】
図２５は、図２７（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２５（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２５（Ｂ）は１０ｎｍとしたものであり、図２５（Ｃ）は５ｎｍとしたものである。
【０３４１】
また、図２６は、図２７（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２６（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２６（Ｂ）は１０ｎｍとしたものであり、図２６（Ｃ）は５ｎｍとしたものである。
【０３４２】
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０３４３】
なお、移動度μのピークは、図２４では８０ｃｍ２／Ｖｓ程度であるが、図２５では６０ｃｍ２／Ｖｓ程度、図２６では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリセル等で必要とされる１０μＡを超えることが示された。
【０３４４】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０３４５】
（実施の形態６）
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。そこで、本実施の形態では、酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させた場合について、図２８乃至図３４を用いて説明する。
【０３４６】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０３４７】
例えば、図２８（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０３４８】
図２８（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２８（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０３４９】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２８（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０３５０】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０３５１】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０３５２】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２８（Ａ）と図２８（Ｂ）の対比からも確認することができる。
【０３５３】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０３５４】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０３５５】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０３５６】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０３５７】
まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。なお、Ｖｄｓはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０３５８】
同様に、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
【０３５９】
試料１のプラスＢＴ試験の結果を図２９（Ａ）に、マイナスＢＴ試験の結果を図２９（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図３０（Ａ）に、マイナスＢＴ試験の結果を図３０（Ｂ）に示す。
【０３６０】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０３６１】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
【０３６２】
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０３６３】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０３６４】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０３６５】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０３６６】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０３６７】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０３６８】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０３６９】
図３１に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０３７０】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０３７１】
図３２に、トランジスタのオフ電流と測定時の基板温度（絶対温度）Ｔの逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０３７２】
具体的には、図３２に示すように、オフ電流は、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。オフ電流は、好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。これらのオフ電流値は、Ｓｉを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。
【０３７３】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０３７４】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０３７５】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄｓは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０３７６】
図３３に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図３４（Ａ）に基板温度としきい値電圧の関係を、図３４（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０３７７】
図３４（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０３７８】
また、図３４（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０３７９】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【０３８０】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０３８１】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例１】
【０３８２】
本実施例では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例について、図３５などを用いて説明する。
【０３８３】
図３５は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図３５（Ａ）にトランジスタの上面図を示す。また、図３５（Ｂ）に図３５（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
【０３８４】
図３５（Ｂ）に示すトランジスタは、基板１１０１と、基板１１０１上に設けられた下地絶縁層１１０２と、下地絶縁層１１０２の周辺に設けられた保護絶縁膜１１０４と、下地絶縁層１１０２および保護絶縁膜１１０４上に設けられた高抵抗領域１１０６ａおよび低抵抗領域１１０６ｂを有する酸化物半導体膜１１０６と、酸化物半導体膜１１０６上に設けられたゲート絶縁膜１１０８と、ゲート絶縁膜１１０８を介して酸化物半導体膜１１０６と重畳して設けられたゲート電極１１１０と、ゲート電極１１１０の側面と接して設けられた側壁絶縁膜１１１２と、少なくとも低抵抗領域１１０６ｂと接して設けられた一対の電極１１１４と、少なくとも酸化物半導体膜１１０６、ゲート電極１１１０および一対の電極１１１４を覆って設けられた層間絶縁膜１１１６と、層間絶縁膜１１１６に設けられた開口部を介して少なくとも一対の電極１１１４の一方と電気的に接続して設けられた配線１１１８と、を有する。
【０３８５】
なお、図示しないが、層間絶縁膜１１１６および配線１１１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜１１１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【０３８６】
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例２】
【０３８７】
本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。
【０３８８】
図３６は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図３６（Ａ）はトランジスタの上面図である。また、図３６（Ｂ）は図３６（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
【０３８９】
図３６（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁層６０２と、下地絶縁層６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜６０６と接する一対の電極６１４と、酸化物半導体膜６０６および一対の電極６１４上に設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８を介して酸化物半導体膜６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁膜６０８およびゲート電極６１０を覆って設けられた層間絶縁膜６１６と、ゲート絶縁膜６０８および層間絶縁膜６１６に設けられた開口部を介して一対の電極６１４と電気的に接続する配線６１８と、層間絶縁膜６１６および配線６１８を覆って設けられた保護膜６２０と、を有する。
【０３９０】
基板６００としてはガラス基板を、下地絶縁層６０２としては酸化シリコン膜を、酸化物半導体膜６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングステン膜を、ゲート絶縁膜６０８としては酸化シリコン膜を、ゲート電極６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それぞれ用いた。
【０３９１】
なお、図３６（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の電極６１４のはみ出しをｄＷと呼ぶ。
【０３９２】
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０３９３】
１００ 基板
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２４ 金属化合物領域
１２６ 電極
１２８ 絶縁層
１４０ 絶縁層
１４４ 酸化物半導体層
１４５ 酸化物半導体層
１４６ ゲート絶縁層
１４８ 電極層
１５０ 絶縁層
１５１ 絶縁層
１５２ 絶縁層
１５６ 配線
１５９ 導電層
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１７０ メモリセル
２０１ メモリセルアレイ
２１０ 周辺回路
２１１ 駆動回路
２１２ 駆動回路
２１３ 駆動回路
２１４ 駆動回路
２１５ 駆動回路
２１８ コントローラ
２１９ モードレジスタ
２２０ Ｉ／Ｏバッファ
２２１ アドレスバッファ
２２２ センスアンプ
２５０ 中心点
４０１ トランジスタ
４０２ トランジスタ
４０３ トランジスタ
４０４ トランジスタ
４０５ トランジスタ
４０６ トランジスタ
４０７ トランジスタ
４０８ トランジスタ
４０９ トランジスタ
４１０ トランジスタ
４１１ トランジスタ
５００ 電極
５５１ 電極
５５２ 電極
５５３ 電極
５５６ 電極
５５７ 電極
６０１ メモリセルアレイ
６１１ ビット線駆動回路
６１２ ワード線駆動回路
６００ 基板
６０２ 下地絶縁層
６０４ 一対の電極
６０６ 酸化物半導体膜
６０８ ゲート絶縁膜
６１０ ゲート電極
６１４ 一対の電極
６１６ 層間絶縁膜
６１８ 配線
６２０ 保護膜
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源スイッチ
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
８４０ 電極
８４１ 電極
８４２ 絶縁層
１３０ａ ドレイン電極
１３０ｂ ドレイン電極
１３６ａ 電極
１３６ｂ 電極
１３６ｃ 電極
１４２ａ 電極
１４２ｂ 電極
１４３ａ 酸化物導電層
１４３ｂ 酸化物導電層
１４５ａ 結晶性酸化物半導体層
１４５ｂ 結晶性酸化物半導体層
１４８ａ 電極
１４８ｂ 導電層
１５４ａ 電極
１７０ａ メモリセル
１７０ｂ メモリセル
１７０ｃ メモリセル
１７０ｄ メモリセル
２０１ａ メモリセルアレイ
２０１ｂ メモリセルアレイ
２１１ａ 駆動回路
２１１ｂ 駆動回路
２１２ａ 駆動回路
２１２ｂ 駆動回路
２１３ａ 駆動回路
２１３ｂ 駆動回路
２１４ａ 駆動回路
２１４ｂ 駆動回路
２１６ａ センスアンプ群
２１６ｂ センスアンプ群
２１７ａ コラムデコーダ
２１７ｂ コラムデコーダ
２２３ａ ローデコーダ
２２３ｂ ローデコーダ
５０１ａ 電極
５０１ｂ 電極
５０２ａ 電極
５０２ｂ 電極
６０１Ａ メモリセルアレイ
６０１Ｂ メモリセルアレイ
６０１Ｃ メモリセルアレイ
６０１Ｄ メモリセルアレイ
１１０１ 基板
１１０２ 下地絶縁層
１１０４ 保護絶縁膜
１１０６ａ 高抵抗領域
１１０６ｂ 低抵抗領域
１１０６ 酸化物半導体膜
１１０８ ゲート絶縁膜
１１１０ ゲート電極
１１１２ 側壁絶縁膜
１１１４ 一対の電極
１１１６ 層間絶縁膜
１１１８ 配線
８１０１ 下地絶縁層
８１０２ 埋め込み絶縁物
８１０３ａ 半導体領域
８１０３ｂ 半導体領域
８１０３ｃ 半導体領域
８１０４ ゲート絶縁層
８１０５ ゲート
８１０６ａ 側壁絶縁物
８１０６ｂ 側壁絶縁物
８１０７ 絶縁物
８１０８ａ ソース
８１０８ｂ ドレイン
【技術分野】
【０００１】
記憶装置と、当該記憶装置を用いた半導体装置に関する。
【背景技術】
【０００２】
近年、ポリシリコンや微結晶シリコンによって得られる高い移動度と、アモルファスシリコンによって得られる均一な素子特性とを兼ね備えた新たな半導体材料として、酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。金属酸化物は様々な用途に用いられており、例えば、よく知られた金属酸化物である酸化インジウムは、液晶表示装置において画素電極の材料として用いられている。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域に用いるトランジスタが、既に知られている（特許文献１及び特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、半導体記憶装置（以下、単に記憶装置とする）には、揮発性メモリに分類されるＤＲＡＭ、ＳＲＡＭ、不揮発性メモリに分類されるマスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、強誘電体メモリなどがあり、単結晶の半導体基板を用いて形成されたこれらのメモリの多くは既に実用化されている。上記の記憶装置の中でも、ＤＲＡＭは、トランジスタと容量素子でメモリセルを構成する単純な構造を有しており、ＳＲＡＭ等の他の記憶装置に比べてメモリセルを構成するための半導体素子が少ない。よって、他の記憶装置と比べて単位面積あたりの記憶容量を高めることができ、低コスト化に優れている。
【０００５】
上述したように、ＤＲＡＭは大記憶容量化に適しているが、チップサイズの増大を抑えつつ、集積度のより高い集積回路を実現するためには、他の記憶装置と同様にもっと単位面積あたりの記憶容量を高めなくてはならない。そのためには、電荷を保持するために各メモリセルに設けられた容量素子の面積を小さくし、各メモリセルの面積を縮小化せざるを得ない。
【０００６】
しかし、容量素子の面積縮小化によりその容量値が小さくなると、各デジタル値どうしの電荷量の差（例えば、”１”に対応する電荷量と、”０”に対応する電荷量との差）が小さくなるため、トランジスタに微少なオフ電流が存在するとデータの正確さを維持するのが難しく、保持期間が短くなる傾向にある。よって、リフレッシュ動作の頻度が増加し、消費電力が嵩んでしまう。
【０００７】
上述の課題に鑑み、本発明は、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高めることができる記憶装置の提案を、目的の一とする。或いは、本発明は、上記記憶装置を用いた半導体装置の提案を、目的の一とする。
【課題を解決するための手段】
【０００８】
開示する発明では、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて記憶装置を構成する。酸化物半導体材料としては、Ｉｎ、Ｇａ及びＺｎを含んでなる酸化物半導体材料が好ましい。酸化物半導体をチャネル形成領域に用いたトランジスタはオフ電流が非常に小さい。そこで、当該トランジスタを用いてメモリセルを形成することによって、長期間にわたって情報を保持することが可能である。
【０００９】
また、多層配線技術を用いて、記憶装置が有するメモリセルを複数重ねて配置し、更にメモリセルとメモリセルを駆動する駆動回路とを重ねて配置する。
【００１０】
本発明の一態様は、基板に設けられた駆動回路と、駆動回路上に設けられ、駆動回路によって駆動される複数のメモリセルアレイと、を有し、複数のメモリセルアレイそれぞれは、マトリクス状に配置された複数のメモリセルを有し、複数のメモリセルそれぞれは、酸化物半導体層と、ソース電極及びドレイン電極と、第１のゲート絶縁層と、第１のゲート絶縁層を挟んで酸化物半導体層と重畳する第１のゲート電極と、を有する第１のトランジスタと、ソース電極及びドレイン電極の一方と、第１のゲート絶縁層と、第１のゲート絶縁層を挟んでソース電極及びドレイン電極の一方と重畳する導電層と、を有する容量素子と、を有し、複数のメモリセルアレイは重ねて配置されることを特徴とする記憶装置である。
【００１１】
複数のメモリセルアレイそれぞれは、第１のトランジスタのソース電極及びドレイン電極の他方と電気的に接続されるビット線と、第１のトランジスタの第１のゲート電極と電気的に接続されるワード線と、容量素子の導電層と電気的に接続される容量線とを有してもよい。
【００１２】
複数のメモリセルアレイ間で、ビット線が電気的に接続されていてもよい。
【００１３】
複数のメモリセルアレイ間で、ワード線が電気的に接続されていてもよい。
【００１４】
複数のメモリセルアレイ間で、容量線が電気的に接続されていてもよい。
【００１５】
複数のメモリセルアレイのうち隣接するメモリセルアレイ間において、ビット線は重ならないように配置されていてもよい。
【００１６】
複数のメモリセルアレイうち隣接するメモリセルアレイ間において、ワード線は重ならないように配置されていてもよい。
【００１７】
駆動回路は、第２のトランジスタを用いて形成することができる。第２のトランジスタは、酸化物半導体以外の半導体材料でなる基板に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた一対の不純物領域と、チャネル形成領域上の第２のゲート絶縁層と、チャネル形成領域と重畳して第２のゲート絶縁層上に設けられた第２のゲート電極と、を有する構成とすることができる。ここで、一対の不純物領域の一方がソースとなり他方がドレインとなる。
【００１８】
また別の例としては、第２のトランジスタは、絶縁表面上に形成され、酸化物半導体以外の半導体材料でなる半導体層に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた一対の不純物領域と、チャネル形成領域と重なる第２のゲート絶縁層と、第２のゲート絶縁層を挟んでチャネル形成領域と重畳するように設けられた第２のゲート電極と、を有する構成とすることができる。ここで、一対の不純物領域の一方がソースとなり他方がドレインとなる。
【００１９】
なお、半導体材料を用いた基板は、単結晶半導体基板またはＳＯＩ基板とすることが好ましい。また、酸化物半導体以外の半導体材料はシリコンであることが好ましい。
【００２０】
上記において、駆動回路は、ビット線を駆動するビット線駆動回路と、ワード線を駆動するワード線駆動回路とを有し、ビット線駆動回路は第１の駆動回路及び第２の駆動回路を有し、第１の駆動回路及び第２の駆動回路はそれぞれ、コラムデコーダ及びセンスアンプ部を有し、ワード線駆動回路は第３の駆動回路及び第４の駆動回路を有し、第３の駆動回路及び第４の駆動回路はそれぞれ、ローデコーダを有し、第１の駆動回路乃至第４の駆動回路は、複数のメモリセルアレイの下に配置されることが好ましい。
【００２１】
なお、上記において、酸化物半導体を用いて第１のトランジスタを構成しているが、開示する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
【発明の効果】
【００２２】
酸化物半導体をチャネル形成領域に用いたトランジスタ（第１のトランジスタ）はオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【００２３】
また、開示する発明に係る記憶装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【００２４】
また、多層配線技術を用いて、記憶装置が有するメモリセルを複数重ねて配置し、更にメモリセルとメモリセルを駆動する駆動回路とを重ねて配置する。こうして、単位面積あたりの記憶容量を高めることができる。
【００２５】
例えば、多層配線技術を用いず、メモリセルアレイが１つのみで記憶装置を形成した場合、メモリセル面積は８〜１０Ｆ２となる（Ｆは設計ルールで定まるハーフピッチ）。一方、メモリセルアレイを８〜１０層重ねて配置することによって、メモリセル面積を１Ｆ２とすることが可能である。
【００２６】
なお、複数のメモリセルアレイのうち隣接するメモリセルアレイ間において、ビット線が重ならないように配置することによって、ビット線の寄生容量を低減し、情報の読み出しの精度を向上させることができる。情報の書き込み及び読み出しの速度を向上させることができる。ビット線を駆動する駆動回路の負荷を低減することができる。
【００２７】
複数のメモリセルアレイうち隣接するメモリセルアレイ間において、ワード線は重ならないように配置することができる。こうして、ワード線の寄生容量を低減し、情報の書き込み及び読み出しの速度を向上させることができる。また、ワード線を駆動する駆動回路の負荷を低減することができる。
【００２８】
また、酸化物半導体以外の材料をチャネル形成領域に用いたトランジスタ（第２のトランジスタ）は、十分な高速動作が可能であるため、これを、酸化物半導体をチャネル形成領域に用いたトランジスタ（第１のトランジスタ）と組み合わせて用いることにより、記憶装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料をチャネル形成領域に用いたトランジスタ（第２のトランジスタ）により、高速動作が要求される各駆動回路を好適に実現することが可能である。
【００２９】
更に、ビット線駆動回路を第１の駆動回路と第２の駆動回路に分割し、ワード線駆動回路を第３の駆動回路と第４の駆動回路に分割することによって、多層配線技術によって１つあたりのメモリセルアレイの面積が小さくなっても、当該メモリセルアレイと重なる領域に駆動回路の全てを配置することができる。こうして、記憶装置を小型化することができる。
【図面の簡単な説明】
【００３０】
【図１】記憶装置の構成を示す図。
【図２】記憶装置の駆動回路等の配置の仕方を示す図。
【図３】記憶装置のメモリセルアレイの分割方法を示す模式図。
【図４】記憶装置の駆動回路等の配置の仕方を示す図。
【図５】記憶装置のメモリセルの構成を示す回路図。
【図６】記憶装置のメモリセルアレイ及び駆動回路の構成を示す回路図。
【図７】記憶装置の駆動回路の構成を示す回路図。
【図８】記憶装置の駆動方法を示す図。
【図９】記憶装置の構成を示す断面図。
【図１０】メモリセルの構成を示す断面図及び上面図。
【図１１】メモリセルの構成を示す断面図。
【図１２】メモリセルの構成を示す断面図。
【図１３】メモリセルの作製方法を示す図。
【図１４】メモリセルの作製方法を示す図。
【図１５】半導体装置を示す図。
【図１６】記憶装置の構成を示す断面図。
【図１７】メモリセルの構成を示す断面図。
【図１８】メモリセルの構成を示す断面図。
【図１９】記憶装置の構成を示す断面図。
【図２０】酸化物材料の構造を説明する図。
【図２１】酸化物材料の構造を説明する図。
【図２２】酸化物材料の構造を説明する図。
【図２３】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図２４】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２５】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２６】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２７】計算に用いたトランジスタの断面構造を説明する図。
【図２８】酸化物半導体膜を用いたトランジスタ特性のグラフ。
【図２９】試料１のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。
【図３０】試料２のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。
【図３１】試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。
【図３２】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図３３】Ｉｄおよび電界効果移動度のＶｇ依存性を示す図。
【図３４】基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。
【図３５】半導体装置の上面図及び断面図。
【図３６】半導体装置の上面図及び断面図。
【図３７】記憶装置の構成を示す断面図。
【発明を実施するための形態】
【００３１】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。また、便宜上、絶縁層は上面図には表さない場合がある。
【００３２】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３３】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３４】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００３５】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００３６】
例えば、ワード線の一部が第１のトランジスタの第１のゲート電極として用いられてもよい。容量線の一部が容量素子の電極層として用いられてもよい。
【００３７】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００３８】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００３９】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００４０】
（実施の形態１）
本発明の一態様に係る記憶装置の構成について、図１乃至図８を参照して説明する。
【００４１】
〈記憶装置の構成〉
図１は、記憶装置の構成の一例を示す概念図である。本発明の一態様に係る記憶装置は、上部に複数のメモリセルアレイ（図１では、２つのメモリセルアレイを代表的に図示した）を有し、下部に複数のメモリセルアレイを駆動させるために高速動作が必要な駆動回路や制御回路などの周辺回路を有する、積層構造の記憶装置である。なお、駆動回路や制御回路は、論理回路を有していてもよいし、アナログ回路を有していても構わない。また、演算回路を有していてもよい。
【００４２】
図１に示す記憶装置は、上部に複数のメモリセルを有するメモリセルアレイ２０１ａ、複数のメモリセルを有するメモリセルアレイ２０１ｂを有し、下部に、第１の駆動回路２１１、第２の駆動回路２１２、第３の駆動回路２１３、第４の駆動回路２１４、第５の駆動回路２１５、コントローラ２１８、アドレスバッファ２２１、Ｉ／Ｏバッファ２２０、などのメモリセルアレイ２０１ａ及びメモリセルアレイ２０１ｂを動作させるために必要な周辺回路２１０を有する。第１の駆動回路２１１は、コラムデコーダ２１７ａ及びセンスアンプ群２１６ａを有し、第２の駆動回路２１２は、コラムデコーダ２１７ｂ及びセンスアンプ群２１６ｂを有する。
【００４３】
メモリセルアレイ２０１ａとメモリセルアレイ２０１ｂは重ねて配置される。よって、単位面積あたりの記憶容量を高めることができる。なお、図１では、２つのメモリセルアレイ（メモリセルアレイ２０１ａとメモリセルアレイ２０１ｂ）を重ねて配置する例を示したが、本発明において重ねて配置するメモリセルアレイの数は２つに限定されない。
【００４４】
本発明の特徴は、多層配線技術を用いて複数のメモリセルアレイを重ねて配置する構成にある。ここで、メモリセルアレイを１層とした場合（多層配線技術を用いない場合）に対して、当該メモリセルアレイを分割し、多層に重ねて配置する方法について、模式図を用いて説明する。
【００４５】
〈メモリセルアレイ分割及び重ね方〉
図３は、メモリセルアレイの分割、及び多層に重ねて配置する方法について模式的に示した図である。
【００４６】
図３（Ａ）に示すとおり、メモリセルアレイ６０１は、ビット線駆動回路６１１と、ワード線駆動回路６１２とによって駆動される。メモリセルアレイ６０１はマトリクス状に配置された複数のメモリセルを有し、各メモリセルはビット線及びワード線と電気的に接続されている。ここでは、ビット線は行方向（図面の左右の方向）に延びて配置されているものとする。また、ワード線は列方向（図面の上下の方向）に延びて配置されているものとする。そして、ビット線はビット線駆動回路６１１によって駆動され、ワード線はワード線駆動回路６１２によって駆動される。図３（Ａ）は、メモリセルアレイを１層とした場合（多層配線技術を用いない場合）の構成を示している。
【００４７】
本発明は、単位面積あたりの記憶容量を高めるために、メモリセルアレイ６０１を分割し、分割したメモリセルアレイを重ねて配置することが特徴である。
【００４８】
メモリセルアレイ６０１を２つに分割する方法の例としては、図３（Ｂ）や図３（Ｃ）に示す方法がある。図３（Ｂ）に示すように、メモリセルアレイ６０１の１列を２つに分割する方法がある。また、図３（Ｃ）に示すようにメモリセルアレイ６０１の１行を２つに分割する方法がある。そして、メモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｂを重ねて配置する。更に、ビット線駆動回路６１１及びワード線駆動回路６１２も、メモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｂに重ねて配置する。
【００４９】
ここで、図３（Ｂ）に示した分割方法では、重ね合わされたメモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｂとでは、ワード線が電気的に接続された構成とすることができる。図３（Ｃ）に示した分割方法では、重ね合わされたメモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｂとでは、ビット線が電気的に接続された構成とすることができる。この際、メモリセルアレイ６０１Ａのワード線とメモリセルアレイ６０１Ｂのワード線とが互いに重ならないように配置するとよい。また、メモリセルアレイ６０１Ａのビット線とメモリセルアレイ６０１Ｂのビット線とが互いに重ならないように配置するとよい。こうして、ワード線及びビット線の寄生容量を低減することができる。
【００５０】
なお、メモリセルアレイを２分割する方法は、図３（Ｂ）及び図３（Ｃ）に示した方法に限定されない。例えば、メモリセルアレイの奇数行目をメモリセルアレイ６０１Ａとし、偶数行目をメモリセルアレイ６０１Ｂとすることができる。また、メモリセルアレイの奇数列目をメモリセルアレイ６０１Ａとし、偶数列目をメモリセルアレイ６０１Ｂとすることもできる。
【００５１】
メモリセルアレイ６０１を３つに分割する方法の例としては、図３（Ｄ）や図３（Ｅ）に示す方法がある。図３（Ｄ）に示すように、メモリセルアレイ６０１の１列を３つに分割する方法がある。また、図３（Ｅ）に示すようにメモリセルアレイ６０１の１行を３つに分割する方法がある。そして、メモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｂとメモリセルアレイ６０１Ｃを重ねて配置する。更に、ビット線駆動回路６１１及びワード線駆動回路６１２も、メモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｂとメモリセルアレイ６０１Ｃに重ねて配置する。
【００５２】
ここで、図３（Ｄ）に示した分割方法では、重ね合わされたメモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｂとメモリセルアレイ６０１Ｃとでは、ワード線が電気的に接続された構成とすることができる。図３（Ｅ）に示した分割方法では、重ね合わされたメモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｂとメモリセルアレイ６０１Ｃとでは、ビット線が電気的に接続された構成とすることができる。この際、メモリセルアレイ６０１Ａのワード線とメモリセルアレイ６０１Ｂのワード線、メモリセルアレイ６０１Ｂのワード線とメモリセルアレイ６０１Ｃのワード線が互いに重ならないように配置するとよい。また、メモリセルアレイ６０１Ａのビット線とメモリセルアレイ６０１Ｂのビット線、メモリセルアレイ６０１Ｂのビット線とメモリセルアレイ６０１Ｃのビット線が互いに重ならないように配置するとよい。こうして、ワード線及びビット線の寄生容量を低減することができる。
【００５３】
メモリセルアレイ６０１を４つに分割する方法の例としては、図３（Ｆ）や図３（Ｇ）や図３（Ｈ）に示す方法がある。図３（Ｆ）に示すように、メモリセルアレイ６０１の一列を２つに分割し、更に１行を２つに分割する方法がある。図３（Ｇ）に示すように、メモリセルアレイ６０１の１列を４つに分割する方法がある。また、図３（Ｈ）に示すようにメモリセルアレイ６０１の１行を４つに分割する方法がある。そして、メモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｂとメモリセルアレイ６０１Ｃとメモリセルアレイ６０１Ｄを重ねて配置する。更に、ビット線駆動回路６１１及びワード線駆動回路６１２も、メモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｂとメモリセルアレイ６０１Ｃとメモリセルアレイ６０１Ｄに重ねて配置する。
【００５４】
ここで、図３（Ｆ）に示した分割方法では、重ね合わされたメモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｂとでは、ビット線が電気的に接続され、重ね合わされたメモリセルアレイ６０１Ｃとメモリセルアレイ６０１Ｄとでは、ビット線が電気的に接続され、重ね合わされたメモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｃとでは、ワード線が電気的に接続され、重ね合わされたメモリセルアレイ６０１Ｂとメモリセルアレイ６０１Ｄとでは、ワード線が電気的に接続された構成とすることができる。図３（Ｇ）に示した分割方法では、重ね合わされたメモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｂとメモリセルアレイ６０１Ｃとメモリセルアレイ６０１Ｄとでは、ワード線が電気的に接続された構成とすることができる。図３（Ｈ）に示した分割方法では、重ね合わされたメモリセルアレイ６０１Ａとメモリセルアレイ６０１Ｂとメモリセルアレイ６０１Ｃとメモリセルアレイ６０１Ｄとでは、ビット線が電気的に接続された構成とすることができる。この際、メモリセルアレイ６０１Ａのワード線とメモリセルアレイ６０１Ｂのワード線、メモリセルアレイ６０１Ｂのワード線とメモリセルアレイ６０１Ｃのワード線、メモリセルアレイ６０１Ｃのワード線とメモリセルアレイ６０１Ｄのワード線が互いに重ならないように配置するとよい。また、メモリセルアレイ６０１Ａのビット線とメモリセルアレイ６０１Ｂのビット線、メモリセルアレイ６０１Ｂのビット線とメモリセルアレイ６０１Ｃのビット線、メモリセルアレイ６０１Ｃのビット線とメモリセルアレイ６０１Ｄのビット線が互いに重ならないように配置するとよい。こうして、ワード線及びビット線の寄生容量を低減することができる。
【００５５】
なお、メモリセルアレイを分割する方法は、図３（Ｂ）乃至図３（Ｈ）に示した方法に限定されない。メモリセルアレイを５以上に分割してもよい。
【００５６】
なお、分割された個々のメモリセルアレイの縦横比が１対１に近くなるように、メモリセルアレイ６０１を分割することが好ましい。また、分割された各メモリセルアレイに含まれるメモリセルの数が同じになるようにメモリセルアレイ６０１を分割することが好ましい。こうして、単位面積あたりの記憶容量を更に高めることができる。
【００５７】
例えば、多層配線技術を用いず、メモリセルアレイが１つのみで記憶装置を形成した場合（図３（Ａ）に対応）、メモリセル面積は８〜１０Ｆ２となる（Ｆは設計ルールで定まるハーフピッチ）。一方、メモリセルアレイを８〜１０層重ねて配置することによって、メモリセル面積を１Ｆ２とすることが可能である。
【００５８】
次いで、各メモリセルの構成について説明する。
【００５９】
〈メモリセルの構成〉
図５に、メモリセルアレイ（図１のメモリセルアレイ２０１ａ、メモリセルアレイ２０１ｂ、図３のメモリセルアレイ６０１、メモリセルアレイ６０１Ａ〜メモリセルアレイ６０１Ｄ等）に適用することができるメモリセルの回路構成の一例を示す。メモリセル１７０は、酸化物半導体をチャネル形成領域に用いたトランジスタ１６２と、容量素子１６４によって構成される。
【００６０】
図５に示すメモリセル１７０において、ビット線ＢＬとトランジスタ１６２のソース電極又はドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極とは電気的に接続され、トランジスタ１６２のソース電極又はドレイン電極と容量素子１６４の第１の端子とは電気的に接続されている。
【００６１】
酸化物半導体をチャネル形成領域に用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子１６４の第１の端子の電位（あるいは、容量素子１６４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。また、酸化物半導体をチャネル形成領域に用いたトランジスタ１６２では、短チャネル効果が現れにくいというメリットもある。
【００６２】
次に、図５に示すメモリセル１７０に、情報の書き込みおよび保持を行う場合について説明する。
【００６３】
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子１６４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子１６４の第１の端子の電位が保持される（保持）。
【００６４】
トランジスタ１６２のオフ電流は極めて小さいから、容量素子１６４の第１の端子の電位（あるいは容量素子１６４に蓄積された電荷）を長時間にわたって保持することができる。
【００６５】
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子１６４とが導通し、ビット線ＢＬと容量素子１６４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子１６４の第１の端子の電位（あるいは容量素子１６４に蓄積された電荷）によって、異なる値をとる。
【００６６】
例えば、容量素子１６４の第１の端子の電位をＶ、容量素子１６４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル１７０の状態として、容量素子１６４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【００６７】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【００６８】
このように、図５に示すメモリセルは、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子１６４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、トランジスタ１６２をノーマリオフ（エンハンスメント型）のトランジスタとし、電力の供給がない場合において、トランジスタ１６２のゲートには接地電位が入力される構成とすることができる。こうして、電力の供給が無い場合においても、トランジスタ１６２はオフ状態を維持することができ、容量素子１６４に蓄積された電荷を保持し続けることができる。よって、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【００６９】
〈メモリセルアレイの回路構成及び駆動方法〉
次に、図６に、メモリセルアレイ２０１と周辺回路の一部の回路図を示す。なお、図６では、理解を容易にするために、回路図上では、メモリセルアレイ２０１と周辺回路の一部とが同一平面に設けられているように示している。しかし実際の記憶装置では、メモリセルアレイ２０１以外の周辺回路の一部は、メモリセルアレイ２０１の下部に設けられているものとする。また、メモリセルアレイ２０１は複数のメモリセルアレイに分割され、それら複数のメモリセルアレイは互いに重なるように設けられているものとする。図６に示すメモリセルアレイ２０１には、図５に示すメモリセル１７０が適用されている。
【００７０】
図６に示すメモリセルアレイ２０１は、ｍ本のワード線ＷＬと、ｎ本のビット線ＢＬａ及びビット線ＢＬｂと、メモリセル１７０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に設けられた複数のメモリセル１７０を有する。ワード線ＷＬ（１）〜ＷＬ（ｉ）は、第４の駆動回路２１４に電気的に接続され、ワード線ＷＬ（ｉ＋１）〜ＷＬ（ｍ）は、第３の駆動回路２１３に電気的に接続されている。また、ビット線ＢＬａ（１）〜ＢＬａ（ｊ）及びビット線ＢＬｂ（１）〜ＢＬｂ（ｊ）は、第２の駆動回路２１２に電気的に接続され、ビット線ＢＬａ（ｊ＋１）〜ＢＬａ（ｎ）及びビット線ＢＬｂ（ｊ＋１）〜ＢＬｂ（ｎ）は、第１の駆動回路２１１に電気的に接続される。また、第１の駆動回路２１１及び第２の駆動回路２１２は、それぞれ第５の駆動回路２１５に電気的に接続される。
【００７１】
第１の駆動回路２１１は、コラムデコーダ２１７ａ及びセンスアンプ群２１６ａを有し、センスアンプ群２１６ａは、センスアンプ２２２（ｊ＋１）〜２２２（ｎ）を有する。コラムデコーダ２１７ａは、センスアンプ２２２（ｊ＋１）〜２２２（ｎ）と、コラムアドレス線ＣＡ（ｊ＋１）〜ＣＡ（ｎ）を介して電気的に接続されており、センスアンプ２２２（ｊ＋１）〜２２２（ｎ）は、メモリセルアレイ２０１と、ビット線ＢＬａ（ｊ＋１）〜ＢＬａ（ｎ）及びビット線ＢＬｂ（ｊ＋１）〜ＢＬｂ（ｎ）を介して電気的に接続されている。また、第２の駆動回路２１２も同様に、コラムデコーダ２１７ｂ及びセンスアンプ群２１６ｂを有し、センスアンプ群２１６ｂは、センスアンプ２２２（１）〜２２２（ｊ）を有する。コラムデコーダ２１７ｂは、センスアンプ２２２（１）〜２２２（ｊ）と、コラムアドレス線ＣＡ（１）〜ＣＡ（ｊ）を介して電気的に接続されており、センスアンプ２２２（１）〜２２２（ｊ）は、メモリセルアレイ２０１と、ビット線ＢＬａ（１）〜ＢＬａ（ｊ）及びビット線ＢＬｂ（１）〜ＢＬｂ（ｊ）を介して電気的に接続されている。
【００７２】
図７に、センスアンプ群２１６ａ、２１６ｂに適用されるセンスアンプの回路構成を示す。
【００７３】
図７に示すセンスアンプは、信号線φｐｃにトランジスタ４０１のゲート電極、トランジスタ４０２のゲート電極、及びトランジスタ４０３のゲート電極が電気的に接続されている。また、トランジスタ４０２のソース電極及びドレイン電極の一方と、トランジスタ４０３のソース電極及びドレイン電極の一方は、信号線Ｖｐｃに電気的に接続されている。トランジスタ４０２のソース電極及びドレイン電極の他方は、信号線ＢＬａと電気的に接続されている。トランジスタ４０３のソース電極及びドレイン電極の他方は、信号線ＢＬｂと電気的に接続されている。トランジスタ４０１のソース電極及びドレイン電極の一方は、信号線ＢＬａと電気的に接続されており、トランジスタ４０１のソース電極及びドレイン電極の他方は、信号線ＢＬｂと電気的に接続されている。また、トランジスタ４０４のゲート電極と、トランジスタ４０５のゲート電極と、トランジスタ４０６のソース電極及びドレイン電極の一方と、トランジスタ４０７のソース電極及びドレイン電極の一方と、信号線ＢＬａとは電気的に接続されており、トランジスタ４０６のゲート電極と、トランジスタ４０７のゲート電極と、トランジスタ４０４のソース電極及びドレイン電極の一方と、トランジスタ４０５のソース電極及びドレイン電極の一方と、信号線ＢＬｂとは電気的に接続されている。また、トランジスタ４０４のソース電極及びドレイン電極の他方と、トランジスタ４０６のソース電極及びドレイン電極の他方と、トランジスタ４０８のソース電極及びドレイン電極の一方とは電気的に接続されており、トランジスタ４０５のソース電極及びドレイン電極の他方と、トランジスタ４０７のソース電極及びドレイン電極の他方と、トランジスタ４０９のソース電極及びドレイン電極の一方とは電気的に接続されている。また、トランジスタ４１０のソース電極及びドレイン電極の一方と、信号線ＢＬａとは電気的に接続されており、トランジスタ４１０のソース電極及びドレイン電極の他方と、信号線ＩＯａとは電気的に接続されている。また、トランジスタ４１１のソース電極及びドレイン電極の一方と、信号線ＢＬｂとは電気的に接続されており、トランジスタ４１１のソース電極及びドレイン電極の他方と、信号線ＩＯｂとは電気的に接続されている。また、トランジスタ４１０のゲート電極と、トランジスタ４１１のゲート電極と、信号線ＣＡｉとは電気的に接続されている。トランジスタ４０９のソース電極及びドレイン電極の他方には電位ＶＨが与えられ、トランジスタ４０８のソース電極及びドレイン電極の他方には電位ＶＬが与えられる。
【００７４】
なお、図７に示すセンスアンプにおいて、トランジスタ４０５、トランジスタ４０７及びトランジスタ４０９は、ｐチャネル型トランジスタであり、トランジスタ４０１〜４０４、トランジスタ４０６、トランジスタ４０８、トランジスタ４１０及びトランジスタ４１１は、ｎチャネル型トランジスタである。
【００７５】
次に、メモリセルアレイ２０１に、情報の書き込み、保持、読み出しを行う場合について図６、図７、及び図８を参照して説明する。なお、メモリセル１７０は、容量素子１６４の第１の端子に電位ＶＤＤもしくは電位ＶＳＳの２状態を保持するとし、電位ＶＤＤを保持している状態をデータ”１”、電位ＶＳＳを保持している状態をデータ”０”とする。ここでは、図６に示すメモリセルアレイ２０１のメモリセル１７０（１，１）にデータ”１”を書き込む場合、およびメモリセル１７０（１，１）からデータ”１”を読み出す場合について説明する。つまり、メモリセルアレイ２０１に含まれるメモリセルのうち、第１行第１列のメモリセル１７０（１，１）を選択してデータの書き込み及び読み出しを行う場合について説明する。ここで、データの書き込みまたは読み出しを行う行を選択行、データの書き込みまたは読み出しを行う列を選択列ともいう。よって以下では、１行目を選択行とし、１列目を選択列とした場合について説明する。
【００７６】
図６に示すメモリセル１７０（１，１）にデータを書き込む場合は、１列目の信号線ＣＡ（１）に電位ＶＤＤを与える（信号線ＣＡ（１）をアクティブにするともいう）。その結果、ビット線ＢＬａ（１）とビット線ＢＬｂ（１）が、信号線ＩＯａと信号線ＩＯｂとそれぞれ導通する。また、図７に示すセンスアンプにおいて、信号線φｎに与えられる電位をＶＤＤ、信号線φｐに与えられる電位をＶＳＳとする。こうして、センスアンプに所定の電源電圧（電位ＶＬと電位ＶＨの電位差）が入力される状態とする（センスアンプを活性化するともいう）。このとき、信号線φｐｃに与えられる電位はＶＳＳとする。ここで、電位ＶＨをＶＤＤとし、電位ＶＬをＶＳＳとすることができる。
【００７７】
そして、図６に示す第５の駆動回路２１５が有する読み出し回路、書き込み回路およびラッチ回路群は、信号線ＩＯａ及び信号線ＩＯｂに書き込むデータに対応した電位を与える。例えば、メモリセル１７０（１，１）にデータ”１”を書き込む場合には、信号線ＩＯａにＶＤＤを、信号線ＩＯｂにＶＳＳを与える。その結果、ビット線ＢＬａ（１）にはＶＤＤが、ビット線ＢＬｂ（１）にはＶＳＳが与えられる。なお、ビット線ＢＬａ（１）およびビット線ＢＬｂ（１）の電位は、センスアンプが活性化された状態であれば、信号線ＣＡ（１）を非アクティブ（ここでは電位ＶＳＳを与える）としても、ＶＤＤもしくはＶＳＳに保たれる。
【００７８】
次に、選択行である１行目のワード線ＷＬ（１）をアクティブにして、メモリセル１７０（１，１）のトランジスタ１６２をオン状態とする。ここでは、ワード線ＷＬ（１）に電位ＶＤＤより高い電位ＶＤＤＨを与えることとする。その結果、メモリセル１７０（１，１）の容量素子１６４の第１の端子にはＶＤＤが与えられる。その後、ワード線ＷＬ（１）を非アクティブ（ここでは電位ＶＳＳを与える）にして、メモリセル１７０（１，１）のトランジスタ１６２をオフ状態とする。このようにして、メモリセル１７０（１，１）にデータ”１”を書き込むことができる。また、メモリセル１７０（１，１）のトランジスタ１６２をオフ状態とすることで、容量素子１６４の第１の端子の電位（あるいは容量素子１６４に蓄積された電荷）は保持される。
【００７９】
なお、ここでは、データ”１”を書き込む場合を説明したが、データ”０”を書き込む場合も同様である。
【００８０】
次に、メモリセル１７０（１，１）からデータを読み出す場合について、図８に示すタイミングチャートを参照して説明する。
【００８１】
メモリセル１７０（１，１）からデータを読み出すためには、まず、信号線φｐｃに与えられる電位をＶＤＤとし、ビット線ＢＬａ（１）およびビット線ＢＬｂ（１）をプリチャージして、ビット線ＢＬａ（１）およびビット線ＢＬｂ（１）に電位Ｖｐｃを与えておく。ここでは、電位ＶｐｃをＶＤＤ／２とした。そして、信号線φｐｃに与えられる電位をＶＳＳとし、プリチャージを終了する。
【００８２】
次に、選択行である１行目のワード線ＷＬ（１）をアクティブにして、メモリセル１７０（１，１）が有するトランジスタ１６２をオン状態とする。ここでは、ワード線ＷＬ（１）に電位ＶＤＤより高い電位ＶＤＤＨを与えることとする。その結果、ビット線ＢＬａ（１）とメモリセル１７０（１，１）の容量素子１６４間で電荷が再分配され、ビット線ＢＬａ（１）の電位はわずかに上昇する。
【００８３】
次に、センスアンプを活性化させる。ここでは、まず、信号線φｎに与えられる電位をＶＳＳからＶＤＤとすることで、センスアンプが有するｎチャネル型のトランジスタ４０８に電位ＶＬを与える。その結果、ビット線ＢＬａ（１）の電位がビット線ＢＬｂ（１）よりわずかに高くなっているため、センスアンプはこの差を増幅し、ビット線ＢＬｂ（１）の電位を電位ＶＬまで低下させる。続いて、信号線φｐに与えられる電位をＶＤＤからＶＳＳとすることで、センスアンプが有するｐチャネル型のトランジスタ４０９に電位ＶＨを与える。その結果、ビット線ＢＬｂ（１）の電位がビット線ＢＬａ（１）より低い電位ＶＬとなっているため、センスアンプはこの差を増幅し、ビット線ＢＬａ（１）の電位を電位ＶＨまで上昇させる。その結果、ビット線ＢＬａ（１）には電位ＶＨが、ビット線ＢＬｂ（１）には電位ＶＬが、それぞれ与えられる。ここで図８では、電位ＶＨをＶＤＤとし、電位ＶＬをＶＳＳとした例を示す。
【００８４】
次に、選択列である１列目の信号線ＣＡ（１）をアクティブにする。ここでは、信号線ＣＡ（１）に電位ＶＤＤを与えることとする。その結果、ビット線ＢＬａ（１）とビット線ＢＬｂ（１）が、第５の駆動回路２１５が有する読み出し回路、書き込み回路およびラッチ回路群と電気的に接続される信号線ＩＯａと信号線ＩＯｂとそれぞれ導通し、ビット線ＢＬａ（１）とビット線ＢＬｂ（１）の電位が読み出される。
【００８５】
このようにして、メモリセル１７０（１，１）からデータが読み出される。
【００８６】
メモリセル１７０（１，１）に格納されたデータが、読み出し回路、書き込み回路およびラッチ回路群に読み出された後、信号線ＣＡ（１）を非アクティブ（ここでは電位ＶＳＳを与える）として、ビット線ＢＬａ（１）及びビット線ＢＬｂ（１）と、信号線ＩＯａ及び信号線ＩＯｂとを非導通とする。そして、ワード線ＷＬ（１）を非アクティブ（ここでは電位ＶＳＳを与える）として、メモリセル１７０（１，１）が有するトランジスタ１６２をオフ状態とする。このとき、メモリセル１７０（１，１）には再びデータ”１”が格納されることになる。その後、信号線φｎに与えられる電位をＶＤＤからＶＳＳとし、信号線φｐに与えられる電位をＶＳＳからＶＤＤとすることで、センスアンプを非活性としてもよい。また、信号線φｐｃに与えられる電位をＶＤＤとし、ビット線ＢＬａ（１）およびビット線ＢＬｂ（１）をプリチャージしてもよい。
【００８７】
以上のようにして、メモリセル１７０（１，１）からデータ”１”を読み出すことができる。
【００８８】
なお、ここでは、メモリセル１７０（１，１）からデータ”１”を読み出す場合を説明したが、データ”０”を読み出す場合も、読み出し動作は同様である。その場合、ビット線ＢＬａ（１）とメモリセル１７０（１，１）の容量素子１６４間で電荷が再分配され、ビット線ＢＬａ（１）の電位はわずかに低下する。センスアンプはこの差を増幅し、ビット線ＢＬａ（１）の電位を電位ＶＬまで低下させ、ビット線ＢＬｂ（１）の電位を電位ＶＨまで上昇させることになる。
【００８９】
以上が、メモリセルアレイの回路構成及び駆動方法である。
【００９０】
本発明では、多層配線技術を用いてメモリセルアレイ２０１を複数の層に重ねて形成することが特徴である。例えば、図６に示した回路図において、メモリセルアレイ２０１のうち、第１の駆動回路２１１と第３の駆動回路２１３で駆動される領域（第１のメモリセルアレイ）、第１の駆動回路２１１と第４の駆動回路２１４で駆動される領域（第２のメモリセルアレイ）、第２の駆動回路２１２と第３の駆動回路２１３で駆動される領域（第３のメモリセルアレイ）、第２の駆動回路２１２と第４の駆動回路２１４で駆動される領域（第４のメモリセルアレイ）とに分割し、第１のメモリセルアレイ乃至第４のメモリセルアレイを重ねて配置することができる。このようなメモリセルアレイ２０１の分割構成は、図３（Ｆ）の模式図で示した構成に対応する。第１の駆動回路２１１乃至第４の駆動回路２１４のうち、同じ駆動回路の組み合わせによって駆動される領域を同じ層に形成する例を示したがこれに限定されず、同じ駆動回路の組み合わせによって駆動されるメモリセルを別の層に形成することもできる。
【００９１】
次に、メモリセルアレイと重ねて配置される周辺回路の配置方法の一例について説明する。
【００９２】
〈駆動回路の配置〉
図２（Ａ）に、図１に示す記憶装置の下部における周辺回路２１０のブロック図を示し、図２（Ｂ）に、メモリセルアレイ２０１ａの中心点２５０に関する対称性について示す。また、図２（Ａ）では、周辺回路２１０は、メモリセルアレイ２０１ａの直下に配置されている場合について示す。
【００９３】
図２に示す周辺回路２１０は、第１の駆動回路２１１、第２の駆動回路２１２、第３の駆動回路２１３、第４の駆動回路２１４、第５の駆動回路２１５、コントローラ２１８、アドレスバッファ２２１、Ｉ／Ｏバッファ２２０を有する。第１の駆動回路２１１は、コラムデコーダ２１７ａ及びセンスアンプ群２１６ａを有し、第２の駆動回路２１２は、コラムデコーダ２１７ｂ及びセンスアンプ群２１６ｂを有する。また、第３の駆動回路２１３及び第４の駆動回路２１４は、それぞれローデコーダ２２３ａ、及びローデコーダ２２３ｂを有する。第５の駆動回路２１５は、書き込み回路と、読み出し回路と、ラッチ回路群と、を有する。また、コントローラ２１８は、モードレジスタ２１９を有する。
【００９４】
図２に示す周辺回路２１０が設けられる基板としては、例えば、シリコンやゲルマニウム、シリコンゲルマニウム、炭化シリコンなどの第１４族元素でなる半導体基板、また、ガリウムヒ素やインジウムリン等の化合物半導体基板、ＳＯＩ基板などを適用することができる。なお、一般に「ＳＯＩ基板」とは、絶縁表面上にシリコン層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。上述の基板を用いて、周辺回路２１０を形成することにより、周辺回路２１０を高速動作させることができるため、好ましい。
【００９５】
アドレスバッファ２２１は、外部よりアドレス信号ＡＤＲが入力されると、各種制御信号に従って、ローデコーダ２２３ａおよびローデコーダ２２３ｂにローアドレス信号を出力するか、コラムデコーダ２１７ａおよびコラムデコーダ２１７ｂにコラムアドレス信号を出力する。ローデコーダ２２３ａおよびローデコーダ２２３ｂは、入力されたローアドレス信号に基づいて、ローアドレスが指定する行を選択する。また、コラムデコーダ２１７ａおよびコラムデコーダ２１７ｂは、入力されたコラムアドレス信号に基づいて、コラムアドレスが指定する列を選択する。
【００９６】
センスアンプ群２１６ａ、２１６ｂはビット線ＢＬと電気的に接続され、ビット線ＢＬの電位を検出し、増幅する。
【００９７】
第５の駆動回路２１５は、読み出し回路、書き込み回路及びラッチ回路群を有し、センスアンプ群２１６ａ、２１６ｂと電気的に接続される。読み出し回路は、コラムアドレスが指定する列のセンスアンプの出力信号を入力信号として、メモリセルに格納されたデータを読み出す。書き込み回路は、コラムアドレスが指定する列のビット線ＢＬへ書き込むデータに対応する信号を出力する。ラッチ回路群は、メモリセルから読み出したデータやメモリセルへ書き込むデータを格納する。
【００９８】
Ｉ／Ｏバッファ２２０は、データ信号線を介して外部よりデータが入力され、第５の駆動回路２１５が有する書き込み回路やラッチ回路群へデータを出力する。また、読み出し回路からのデータやラッチ回路群が格納するデータが入力され、外部へデータを出力する。
【００９９】
コントローラ２１８は、コマンドデコーダ、モードレジスタ２１９等を有し、各種制御信号（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥなど）が入力される。コマンドデコーダは、各種制御信号を介して入力されたコマンドをデコードする。モードレジスタ２１９は、半導体装置の動作モードの設定を行うレジスタである。モードレジスタ２１９への書き込みは、コマンドに従って行われ、書き込むデータはアドレス信号を介して与えられる。また、コントローラ２１８は、コマンドデコーダの出力に基づいて、様々な制御信号を生成し、各種回路に出力する。
【０１００】
ここで、第１の駆動回路２１１と、第２の駆動回路２１２とは、メモリセルアレイ２０１ａの中心点２５０に対して点対称となるように配置されている。また、第３の駆動回路２１３と、第４の駆動回路２１４とは、メモリセルアレイ２０１ａの中心点２５０に対して点対称となるように配置されている。このとき、第３の駆動回路２１３及び第４の駆動回路２１４において異なる行に対応する回路部分が並んだ方向（図２（Ａ）では紙面左右の方向に相当）と、第１の駆動回路２１１及び第２の駆動回路２１２において異なる列に対応する回路部分が並んだ方向（図２（Ａ）では紙面上下の方向に相当）とは、交差する、例えば直交するように配置されている。本発明の一態様において、点対称とは、図１及び図２に示す第１の駆動回路２１１と第２の駆動回路２１２の配置のように、第１の駆動回路２１１を中心点２５０に対して１８０度回転させることで、第２の駆動回路２１２と重なる位置関係をいう。なお、点対称とは、完全な点対称ではなく、概ね点対称であればよい。
【０１０１】
図１や図２に示すように、コラムデコーダ及びローデコーダをそれぞれ分割して、周辺回路２１０に配置することで、周辺回路２１０の面積を縮小化することができる。また、コラムデコーダ及びローデコーダをそれぞれ分割して周辺回路２１０に配置することで、周辺回路２１０をメモリセルアレイ２０１ａの直下に設けることができ、記憶装置の小型化を図ることができる。特に、メモリセルアレイ２０１ａの面積と、周辺回路２１０の面積とをほぼ同じにすることで、無駄な領域をなくすことができるため、記憶装置の面積の縮小化及び小型化を図ることができる。さらに、周辺回路２１０の面積をメモリセルアレイ２０１ａの面積以下とすることで、周辺回路２１０による回路面積の増大を抑制することができ、記憶装置の面積の縮小化及び小型化を図ることができる。周辺回路２１０の面積がメモリセルアレイ２０１ａの面積よりも大幅に小さい場合は、周辺回路２１０の規模を増やして、記憶装置のインターフェースやコマンドの種類などにおいて、機能を向上させてもよい。なお、コラムデコーダ及びローデコーダを用いて説明したが、コラムデコーダ及びローデコーダに限定されず、メモリセルアレイに沿って端から端まで設ける必要のある回路、つまり、メモリセルアレイの各行に対して設ける必要がある回路やメモリセルアレイの各列に対して設ける必要がある回路において、同様の構成とすることによって上述の効果が得られる。
【０１０２】
なお、図２（Ａ）では、周辺回路２１０は、メモリセルアレイ２０１ａの直下に配置されている場合について示したが、必ずしも直下に設ける必要はない。しかし、記憶装置の面積の縮小化や小型化を図るためには、第１の駆動回路２１１乃至第４の駆動回路２１４などの周辺回路２１０がメモリセルアレイ２０１ａの直下に設けられていることが好ましい。
【０１０３】
図４に、第１の駆動回路２１１乃至第４の駆動回路２１４の配置について示す。なお、理解を容易にするために、図４においては、第１の駆動回路２１１乃至第４の駆動回路２１４以外の回路は省略する。
【０１０４】
第１の駆動回路２１１とメモリセルアレイ（図１では、メモリセルアレイ２０１ａまたはメモリセルアレイ２０１ｂ）とを電気的に接続する配線の数と、第２の駆動回路２１２とメモリセルアレイ（図１では、メモリセルアレイ２０１ａまたはメモリセルアレイ２０１ｂ）とを電気的に接続する配線の数は、異なっていてもよい（図４（Ａ）、図４（Ｂ）参照）。つまり、第１の駆動回路２１１の面積と、第２の駆動回路２１２の面積は、異なっていてもよい。
【０１０５】
一方、第１の駆動回路２１１とメモリセルアレイ（図１では、メモリセルアレイ２０１ａまたはメモリセルアレイ２０１ｂ）とを電気的に接続する配線の数と、第２の駆動回路２１２とメモリセルアレイ（図１では、メモリセルアレイ２０１ａまたはメモリセルアレイ２０１ｂ）とを電気的に接続する配線の数は、等しいことが好ましい。これにより、第１の駆動回路２１１や第２の駆動回路２１２と接続されたアドレス信号線を減らすことが可能となる。その結果、回路規模を小さくすることができ、記憶装置の面積の縮小化及び小型化を図ることができる。
【０１０６】
また、第１の駆動回路２１１とメモリセルアレイ（図１では、メモリセルアレイ２０１ａまたはメモリセルアレイ２０１ｂ）とを電気的に接続する配線の数と、第２の駆動回路２１２とメモリセルアレイ（図１では、メモリセルアレイ２０１ａまたはメモリセルアレイ２０１ｂ）とを電気的に接続する配線の数を等しくし、第１の駆動回路２１１と第２の駆動回路２１２とが、メモリセルアレイ２０１ａの中心点に対して概ね点対称となるように配置することで、ビット線やワード線などの配線の寄生抵抗や寄生容量のばらつきを低減することができ、安定に動作させることができる。
【０１０７】
なお、第１の駆動回路２１１及び第２の駆動回路２１２について説明したが、第３の駆動回路２１３及び第４の駆動回路２１４についても同様の効果が得られる。
【０１０８】
図１及び図２において、第１の駆動回路２１１乃至第４の駆動回路２１４が１つずつ配置される場合について説明したが、図４（Ｃ）において、第１の駆動回路２１１乃至第４の駆動回路２１４がそれぞれ分割され、２つずつ配置される場合について説明する。
【０１０９】
図４（Ｃ）に示すように、第１の駆動回路２１１ａと、第２の駆動回路２１２ａとは、メモリセルアレイ２０１ａの中心点２５０に対して点対称となるように配置されており、第１の駆動回路２１１ｂと、第２の駆動回路２１２ｂとは、メモリセルアレイ２０１ａの中心点２５０に対して点対称となるように配置されている。同様に、第３の駆動回路２１３ａと、第４の駆動回路２１４ａとは、メモリセルアレイ２０１ａの中心点２５０に対して点対称となるように配置されており、第３の駆動回路２１３ｂと、第４の駆動回路２１４ｂとは、メモリセルアレイ２０１ａの中心点２５０に対して点対称となるように配置されている。
【０１１０】
第１の駆動回路２１１及び第２の駆動回路２１２をそれぞれ分割して、分割された第１の駆動回路２１１及び分割された第２の駆動回路２１２同士が、メモリセルアレイの２０１ａの中心点に対して、点対称となるように配置する。また、第３の駆動回路２１３及び第４の駆動回路２１４をそれぞれ分割して、分割された第３の駆動回路２１３及び分割された第４の駆動回路２１４同士が、メモリセルアレイ２０１ａの中心点に対して、点対称となるように配置する。これにより、無駄な領域をなくすことができるため、周辺回路２１０の面積を縮小化することができる。また、周辺回路２１０をメモリセルアレイ２０１ａの直下に設けることができるため、記憶装置の小型化を図ることができる。さらに、メモリセルアレイ２０１ａの面積と、周辺回路２１０の面積とをほぼ同じにすることで、無駄な領域をなくすことができるため、記憶装置の面積の縮小化及び小型化を図ることができる。
【０１１１】
なお、図４（Ｃ）においては、第１の駆動回路２１１乃至第４の駆動回路２１４が分割され、それぞれ２つずつ配置される場合について説明したが、本発明の一態様はこれに限定されず、第１の駆動回路２１１乃至第４の駆動回路２１４が、それぞれ３つ以上分割されたものであってもよい。いずれにせよ、第１の駆動回路２１１乃至第４の駆動回路２１４がメモリセルアレイ２０１ａの中心点２５０に対して点対称となるように配置することで、上述の効果が得られる。
【０１１２】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１１３】
（実施の形態２）
本実施の形態では、本発明の一態様に係る記憶装置の構成及びその作製方法について、図９乃至図１４、図１６を参照して説明する。
【０１１４】
〈記憶装置の断面構成〉
図９（Ａ）及び図１６（Ａ）は、記憶装置の断面図である。図９（Ａ）において、Ｂ１−Ｂ２は、トランジスタのチャネル長方向と平行な断面図である。図１６（Ａ）において、Ｃ１−Ｃ２は、トランジスタのチャネル幅方向と平行な断面図である。図９（Ａ）及び図１６（Ａ）に示す記憶装置は上部にメモリセルアレイ２０１ａ及びメモリセルアレイ２０１ｂを有し、下部に周辺回路２１０を有する。メモリセルアレイ２０１ａ及びメモリセルアレイ２０１ｂが有する複数のメモリセルのうち、メモリセルアレイ２０１ａに含まれるメモリセル１７０ａと、メモリセルアレイ２０１ｂに含まれるメモリセル１７０ｂを代表で示す。図９（Ｂ）及び図１６（Ｂ）は、図９（Ａ）及び図１６（Ａ）におけるメモリセル１７０ａ及びメモリセル１７０ｂの構成（メモリセル１７０の構成という）を詳細に示した図である。メモリセル１７０ａ及びメモリセル１７０ｂは同様の構成とすることができる。上部のメモリセルアレイ２０１ａ及びメモリセルアレイ２０１ｂでは、酸化物半導体をチャネル形成領域として用いたトランジスタ１６２を有し、下部の周辺回路２１０では、酸化物半導体以外の半導体材料をチャネル形成領域として用いたトランジスタ１６０を有する。なお、記憶装置の上部に設けられるメモリセルアレイ２０１ａ及びメモリセルアレイ２０１ｂおよび周辺回路２１０の詳細については、実施の形態１を参酌できる。なお、図９（Ａ）、図１６（Ａ）では、２つのメモリセルアレイ（メモリセルアレイ２０１ａ及びメモリセルアレイ２０１ｂ）が積層された構成を例として示したが、積層するメモリセルアレイの数はこれに限定されない。
【０１１５】
トランジスタ１６０、トランジスタ１６２には、ｎチャネル型トランジスタ、ｐチャネル型トランジスタのいずれも用いることができる。ここでは、トランジスタ１６０、トランジスタ１６２は、いずれもｎチャネル型トランジスタとして説明する。また、本発明の一態様において、技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２のチャネル形成領域に用いる点にあるから、記憶装置に用いられる材料や記憶装置の構造など、記憶装置の具体的な構成をここで示すものに限定する必要はない。
【０１１６】
トランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、金属化合物領域１２４と電気的に接続するソース電極又はドレイン電極１３０ａ、１３０ｂと、を有する。また、トランジスタ１６０を覆うように、絶縁層１２８が設けられている。ソース電極又はドレイン電極１３０ａ、１３０ｂは、絶縁層１２８に形成された開口を通じて、金属化合物領域１２４と電気的に接続されている。また、絶縁層１２８上には、ソース電極又はドレイン電極１３０ａに接して電極１３６ａが形成され、ソース電極又はドレイン電極１３０ｂに接して電極１３６ｂが形成されている。
【０１１７】
また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０上に絶縁層１２８が設けられている。なお、高集積化を実現するためには、図９（Ａ）に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域１２０を設けても良い。
【０１１８】
トランジスタ１６２は、絶縁層１２８などの上に設けられた酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続されている電極１４２ａ、および電極１４２ｂと、酸化物半導体層１４４、電極１４２ａ、および電極１４２ｂ、を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられた電極１４８ａと、を有する。電極１４８ａは、トランジスタ１６２のゲート電極として機能する。電極１４２ａおよび電極１４２ｂの一方はトランジスタ１６２のドレイン電極として機能し、他方はソース電極として機能する。
【０１１９】
ここで、酸化物半導体層１４４など、トランジスタに用いられる酸化物半導体層は水素などの不純物が十分に除去され、その後、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。このように、水素濃度が十分に低減され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ（トランジスタ１６２）を得ることができる。
【０１２０】
また、酸化物半導体層１４４は、アルカリ金属、及びアルカリ土類金属の濃度が充分に低減されたものであることが望ましい。ＳＩＭＳ分析法により測定されるアルカリ金属又はアルカリ土類金属の濃度は、例えば、Ｎａの場合、５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、さらに好ましくは１×１０１５ｃｍ−３以下、Ｌｉの場合、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、Ｋの場合、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とする。
【０１２１】
酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属、及びアルカリ土類金属は酸化物半導体にとっては悪性の不純物であり、少ないほうがよい。特にアルカリ金属のうち、Ｎａは酸化物半導体に接する絶縁膜が酸化物であった場合、その中に拡散し、Ｎａ＋となる。また、酸化物半導体内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化（例えば、ノーマリオン化（しきい値の負へのシフト）、移動度の低下等）をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体中の水素の濃度が５×１０１９ｃｍ−３以下、特に５×１０１８ｃｍ−３以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求められる。
【０１２２】
なお、酸化物半導体層１４４に錫（Ｓｎ）等のｐ型を付与する不純物を添加することによって、酸化物半導体層１４４が若干（弱い）ｐ型の導電性を示すようにしてもよい。上記のように高純度化された酸化物半導体層は、ｉ型化（真性化）または実質的にｉ型化されているので、価電子制御をするための不純物を微量に添加することによって、弱いｐ型の導電性を示す酸化物半導体層１４４を得ることができる。こうして、トランジスタ１６２のしきい値を若干正へシフトさせることができる。そのため、トランジスタ１６２のノーマリオン化を抑制し、オフ電流を更に低減することもできる。また、トランジスタ１６２のノーマリオン化を防ぐには、トランジスタ１６２の酸化物半導体層１４４に対し、ゲート電極（電極１４８ａ）と反対側の面にも絶縁層を介して第２のゲート電極を設け、当該第２のゲート電極によってしきい値電圧を制御するようにしても良い。
【０１２３】
なお、トランジスタ１６２には、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層の汚染を防止できる。
【０１２４】
容量素子１６４は、電極１４２ｂ、ゲート絶縁層１４６、および導電層１４８ｂ、とで構成される。すなわち、電極１４２ｂは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層１４４とゲート絶縁層１４６とを積層させる場合には、電極１４２ｂと、導電層１４８ｂとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子１６４を設けない構成とすることもできる。
【０１２５】
なお、トランジスタ１６２および容量素子１６４において、電極１４２ａ、および電極１４２ｂの端部は、テーパー形状であることが好ましい。電極１４２ａ、電極１４２ｂの端部をテーパー形状とすることにより、ゲート絶縁層１４６の被覆性を向上させ、段切れを防止することができる。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、電極１４２ａ）を、その断面（基板の表面に垂直な面）から観察した際に、当該層の側面と底面がなす傾斜角を示す。
【０１２６】
トランジスタ１６２および容量素子１６４の上には絶縁層１５０および絶縁層１５２が設けられている。そして、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５２などに形成された開口には、電極１５４ａが設けられ、絶縁層１５２上には、電極１５４ａと電気的に接続する配線１５６が形成される。配線１５６は、各メモリセルアレイ（同じ層に配置されたメモリセルアレイ）において、メモリセルの一と他のメモリセルとを電気的に接続する配線であり、例えば、ビット線とすることができる。また、電極１４８ａはＣ１−Ｃ２の方向に延びて存在し、各メモリセルアレイ（同じ層に配置されたメモリセルアレイ）において、メモリセルの一と他のメモリセルとを電気的に接続する配線であり、例えば、ワード線とすることができる（図１６（Ａ）参照）。また図示しないが、導電層１４８ｂはＣ１−Ｃ２の方向に延びて存在し、各メモリセルアレイ（同じ層に配置されたメモリセルアレイ）において、メモリセルの一と他のメモリセルとを電気的に接続する配線であり、例えば、容量線とすることができる。
【０１２７】
また、メモリセルアレイ２０１ａが有する配線１５６は、電極５０２ａと、電極５０１ａと、電極１２６と、を介して電極１３６ｃと電気的に接続されている。これにより、下層の周辺回路２１０と、上層のメモリセルアレイ２０１ａのビット線とを電気的に接続することができる。なお、図９（Ａ）において、電極５０１ａは、電極１２６を介して電極１３６ｃと電気的に接続する場合について示したがこれに限定されない。メモリセルアレイ２０１ａの直下の絶縁層１４０に電極１３６ｃに達する開口を設けた後、電極５０１ａを形成することによって、電極５０１ａと電極１３６ｃとが直接接する構造としてもよい。
【０１２８】
また、電極１４８ａは、電極５５７を介して電極５５６と電気的に接続されている。これにより、下層の周辺回路２１０と、上層のメモリセルアレイ２０１ａのワード線とを電気的に接続することができる。なお、図１６（Ａ）において、電極１４８ａは、電極５５７を介して電極５５６と電気的に接続する場合について示したがこれに限定されない。メモリセルアレイ２０１ａの直下の絶縁層１４０に電極５５６に達する開口を設けた後、電極１４８ａを形成することによって、電極１４８ａと電極５５６とが直接接する構造としてもよい。
【０１２９】
また図示しないが、メモリセルアレイ２０１ａのワード線と同様に、容量線として機能する導電層１４８ｂも下層の周辺回路２１０と電気的に接続することができる。
【０１３０】
次いで、複数のメモリセルアレイ間の配線の電気的に接続方法について説明する。
【０１３１】
メモリセルアレイ２０１ａの有するビット線と、メモリセルアレイ２０１ｂの有するビット線とを電気的に接続する場合について、図９（Ａ）を用いて説明する。
【０１３２】
メモリセルアレイ２０１ａの有するビット線として機能する配線１５６とメモリセルアレイ２０１ｂの有するビット線として機能する配線１５６とは、電極５００、電極５０１ｂ、電極５０２ｂ、を介して電気的に接続される。なお、図９（Ａ）において、メモリセルアレイ２０１ｂの直下の絶縁層１４０にメモリセルアレイ２０１ａの配線１５６に達する開口を設けた後、電極５０１ｂを形成することによって、電極５０１ｂとメモリセルアレイ２０１ａの配線１５６とが直接接する構造としてもよい。
【０１３３】
なお、図９（Ａ）において、メモリセルアレイ２０１ａのビット線と周辺回路２１０との電気的接続を行う電極を形成する位置と、メモリセルアレイ２０１ａのビット線とメモリセルアレイ２０１ｂのビット線との電気的接続を行う電極を形成する位置とを、平面レイアウト上で大きく異ならせる例を示したがこれに限定されない。複数のメモリセルアレイ間でのビット線の接続位置は、様々な位置とすることができる。例えば、メモリセルアレイ２０１ａのビット線と周辺回路２１０との電気的接続を行う電極と重ねて、メモリセルアレイ２０１ａのビット線とメモリセルアレイ２０１ｂのビット線との電気的接続を行う電極を形成してもよい。また例えば、３つ以上のメモリセルアレイを重ねて配置する場合に、複数のメモリセルアレイ間でのビット線の接続位置を重ねてもよい。接続位置を重ねる平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、記憶装置の集積度を高めることができる。
【０１３４】
メモリセルアレイ２０１ａの有するワード線と、メモリセルアレイ２０１ｂの有するワード線とを電気的に接続する場合について、図１６（Ａ）を用いて説明する。
【０１３５】
メモリセルアレイ２０１ａの有するワード線として機能する電極１４８ａとメモリセルアレイ２０１ｂの有するワード線として機能する電極１４８ａとは、電極５５１、電極５５２、電極５５３を介して電気的に接続される。なお、図１６（Ａ）において、メモリセルアレイ２０１ｂの直下の絶縁層１４０にメモリセルアレイ２０１ａの電極５５２に達する開口を設けた後、メモリセルアレイ２０１ｂの電極１４８ａを形成することによって、メモリセルアレイ２０１ｂの電極１４８ａとメモリセルアレイ２０１ａの電極５５２とが直接接する構造としてもよい。
【０１３６】
なお、図１６（Ａ）において、メモリセルアレイ２０１ａのワード線と周辺回路２１０との電気的接続を行う電極を形成する位置と、メモリセルアレイ２０１ａのワード線とメモリセルアレイ２０１ｂのワード線との電気的接続を行う電極を形成する位置とを、平面レイアウト上で大きく異ならせる例を示したがこれに限定されない。複数のメモリセルアレイ間でのワード線の接続位置は、様々な位置とすることができる。例えば、メモリセルアレイ２０１ａのワード線と周辺回路２１０との電気的接続を行う電極と重ねて、メモリセルアレイ２０１ａのワード線とメモリセルアレイ２０１ｂのワード線との電気的接続を行う電極を形成してもよい。また例えば、３つ以上のメモリセルアレイを重ねて配置する場合に、複数のメモリセルアレイ間でのワード線の接続位置を重ねてもよい。接続位置を重ねる平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、記憶装置の集積度を高めることができる。
【０１３７】
また、図示していないが、複数のメモリセルアレイ間での容量線の電気的接続についても、上記ワード線の接続と同様に行うことができる。
【０１３８】
図９（Ａ）や図１６（Ａ）に示す記憶装置において、上部のメモリセルアレイ２０１ａと下部の周辺回路２１０との間に絶縁層１４０が設けられている。本発明は、複数のメモリセルアレイを積層することが特徴である。そのため、絶縁層１４０の表面、絶縁層１５２の表面はＣＭＰ等を用いて平坦化されていることが望ましい。
【０１３９】
トランジスタ１６０のチャネル形成領域には、酸化物半導体以外の半導体材料が用いられている。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０１４０】
一方で、トランジスタ１６２のチャネル形成領域には、酸化物半導体材料が用いられている。本明細書等に開示される酸化物半導体材料を用いたトランジスタは、極めて小さいオフ電流を実現できる。この特性により、メモリセル１７０において、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。ここで、トランジスタ１６２をノーマリオフ（エンハンスメント型）のトランジスタとし、電力の供給がない場合において、トランジスタ１６２のゲートには接地電位が入力される構成とすることができる。こうして、電力の供給が無い場合において、トランジスタ１６２はオフ状態を維持することができ、記憶内容を保持し続けることができる。
【０１４１】
また、メモリセル１７０では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、メモリセル１７０では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタ１６２のオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
【０１４２】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた駆動回路などの周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する記憶装置を実現することができる。
【０１４３】
また、図９に示す周辺回路２１０が有する駆動回路や制御回路は、図１又は図２に示すように配置されている。これにより、記憶装置の面積の縮小化及び小型化を図ることができる。
【０１４４】
〈メモリセルの断面構成及び平面構成〉
図１０は、メモリセルの構成の一例である。図１０（Ａ）には、メモリセルの断面を、図１０（Ｂ）には、メモリセルの平面を、それぞれ示す。ここで、図１０（Ａ）は、図１０（Ｂ）のＡ１−Ａ２における断面に相当する。図１０に示すメモリセルは、酸化物半導体を用いたトランジスタ１６２を有する。酸化物半導体を用いたトランジスタ１６２は、その特性により長時間の電荷保持を可能とする。なお、図１０に示すメモリセルは、図５に示すメモリセルの回路図に相当する。
【０１４５】
図１０に示したメモリセルの構成は、図９（Ｂ）や図１６（Ｂ）を用いて説明した構成と同様であるので、同じ部分は同じ符号を用いて示し、説明は省略する。
【０１４６】
図１１、図１２、図１７、及び図１８に、図１０とは異なるメモリセルの構成例を示す。
【０１４７】
図１１（Ａ）に示すトランジスタ１６２は、酸化物半導体層１４４と、電極１４２ａ、電極１４２ｂとの間に、ソース領域又はドレイン領域として機能する酸化物導電層１４３ａ、酸化物導電層１４３ｂが設けられている。酸化物半導体層１４４と、電極１４２ａ、電極１４２ｂとの間に、ソース領域又はドレイン領域として機能する酸化物導電層１４３ａ、酸化物導電層１４３ｂを設けることにより、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ１６２を高速動作させることができる。また、酸化物半導体層１４４と、酸化物導電層と、ソース電極又はドレイン電極とを積層することにより、トランジスタ１６２の耐圧を向上させることができる。また、容量素子１６４は、酸化物導電層１４３ｂと、電極１４２ｂと、ゲート絶縁層１４６と、導電層１４８ｂと、で構成されている。
【０１４８】
図１１（Ｂ）に示すトランジスタ１６２は、酸化物半導体層１４４と、電極１４２ａ、電極１４２ｂとの間に、ソース領域又はドレイン領域として機能する酸化物導電層１４３ａ、酸化物導電層１４３ｂが設けられている点で、図１１（Ａ）と共通している。図１１（Ａ）に示すトランジスタ１６２では、酸化物導電層１４３ａ、酸化物導電層１４３ｂが酸化物半導体層１４４の上面及び側面で接しているのに対し、図１１（Ｂ）に示すトランジスタ１６２では、酸化物導電層１４３ａ、酸化物導電層１４３ｂが酸化物半導体層１４４の上面で接している。このような構成とする場合であっても、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ１６２を高速動作させることができる。また、酸化物半導体層１４４と、酸化物導電層と、ソース電極又はドレイン電極とを積層することにより、トランジスタ１６２の耐圧を向上させることができる。また、容量素子１６４の構成については、図１０等の記載を参酌することができる。
【０１４９】
図１２（Ａ）に示すトランジスタ１６２は、絶縁層１４０上に、電極１４２ａ、電極１４２ｂ、酸化物半導体層１４４、ゲート絶縁層１４６、電極１４８ａを含む点で、図１０に示すトランジスタ１６２と共通している。図１２（Ａ）に示すトランジスタ１６２と、図１０に示すトランジスタ１６２との相違は、酸化物半導体層１４４と、電極１４２ａ、電極１４２ｂと、が電気的に接続する位置である。すなわち、図１０（Ａ）に示すトランジスタ１６２は、酸化物半導体層１４４を形成後に、電極１４２ａ、電極１４２ｂを形成することで、少なくとも酸化物半導体層１４４の上面の一部が、電極１４２ａ、電極１４２ｂと接している。これに対して、図１２（Ａ）に示すトランジスタ１６２は、電極１４２ａ、電極１４２ｂの上面の一部が、酸化物半導体層１４４と接している。また、容量素子１６４の構成については、図１０等の記載を参酌することができる。
【０１５０】
図１０、図１１及び図１２（Ａ）では、トップゲート構造のトランジスタを示したが、ボトムゲート構造としてもよい。図１２（Ｂ）及び図１２（Ｃ）に、ボトムゲート構造のトランジスタを示す。
【０１５１】
図１２（Ｂ）に示すトランジスタ１６２は、絶縁層１４０上に、電極１４８ａが設けられ、電極１４８ａ上にゲート絶縁層１４６が設けられ、ゲート絶縁層１４６上に電極１４２ａ、電極１４２ｂが設けられ、ゲート絶縁層１４６、電極１４２ａ、及び電極１４２ｂ上に、電極１４８ａと重畳するように酸化物半導体層１４４が設けられている。また、容量素子１６４は、絶縁層１４０上に設けられた導電層１４８ｂと、ゲート絶縁層１４６と、電極１４２ｂとで、構成されている。
【０１５２】
また、トランジスタ１６２及び容量素子１６４上に、絶縁層１５０及び絶縁層１５１が設けられている。図１０（Ａ）における絶縁層１５２は、絶縁層１５１上に設けられる。
【０１５３】
図１２（Ｃ）に示すトランジスタ１６２は、絶縁層１４０上に、電極１４８ａ、ゲート絶縁層１４６、電極１４２ａ、電極１４２ｂ、酸化物半導体層１４４を含む点で、図１２（Ｂ）に示すトランジスタ１６２と共通している。図１２（Ｃ）に示すトランジスタ１６２と、図１２（Ｂ）に示すトランジスタ１６２との相違は、酸化物半導体層１４４と、電極１４２ａ、電極１４２ｂと、が接する位置である。すなわち、図１２（Ｂ）に示すトランジスタ１６２は、電極１４２ａ、電極１４２ｂを形成後に、酸化物半導体層１４４を形成することで、少なくとも酸化物半導体層１４４の下面の一部が、電極１４２ａ、電極１４２ｂと接している。これに対して、図１２（Ｃ）に示すトランジスタ１６２は、電極１４２ａ、電極１４２ｂの下面の一部が、酸化物半導体層１４４と接している。また、容量素子１６４の構成等については、図１２（Ｂ）の記載を参酌することができる。
【０１５４】
また、トランジスタ１６２の構造は、チャネル形成領域の上下にゲート絶縁層を介して配置された２つのゲート電極を有する、デュアルゲート構造としてもよい。図１２（Ｄ）に、デュアルゲート構造のトランジスタを示す。
【０１５５】
図１２（Ｄ）に示すトランジスタ１６２は、絶縁層１４０上に、電極１４８ａ、ゲート絶縁層１４６、電極１４２ａ、電極１４２ｂ、酸化物半導体層１４４を含む点で、図１２（Ｂ）に示すトランジスタ１６２と共通している。図１２（Ｄ）では、さらに、電極１４２ａ、電極１４２ｂ、及び酸化物半導体層１４４を覆うように絶縁層１５０が設けられており、絶縁層１５０上には、酸化物半導体層１４４と重畳するように導電層１５９が設けられている。絶縁層１５０は、トランジスタ１６２の第２のゲート絶縁層として機能し、導電層１５９は、トランジスタ１６２の第２のゲート電極として機能する。このような構造とすることにより、トランジスタ１６２の信頼性を調べるためのバイアス−熱ストレス試験（以下、ＢＴ試験という）において、ＢＴ試験前後におけるトランジスタ１６２のしきい値電圧の変化量をより低減することができる。導電層１５９は、電位が電極１４８ａと同じでもよいし、異なっていても良い。また、導電層１５９の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
【０１５６】
また、図１１や、図１２では、導電層１４８ｂと、ゲート絶縁層１４６と、電極１４２ｂとで容量素子１６４を形成する構成を例示したが、これに限定されない。容量素子１６４と、トランジスタ１６２が重なるように容量素子１６４を設けることによって、メモリセルの面積を低減することができる。こうして、記憶装置の単位面積あたりの記憶容量を高めることができる。また、配線間容量等で寄生容量が生じる場合、それを容量素子１６４の代わりにすることもできる。
【０１５７】
例えば、図１７（Ａ）に示す様に、容量素子１６４は、電極１４２ｂと、絶縁層８４２を挟んで重なる電極８４０によって形成することができる。なお、図１７（Ａ）においてその他の構成は図１２（Ａ）と同様である。
【０１５８】
例えば、図１７（Ｂ）に示す様に、容量素子１６４は、電極１４２ｂと、絶縁層１５０及びゲート絶縁層１４６を挟んで重なる電極８４１によって形成することができる。なお、図１７（Ｂ）においてその他の構成は図１２（Ａ）と同様である。なお、図１７（Ｂ）において、電極８４１と電極１４８ａは、互いに重ならないように設けられることが望ましい。
【０１５９】
例えば、図１７（Ｃ）に示す様に、容量素子１６４は、電極１４２ｂと、絶縁層８４２及びゲート絶縁層１４６を挟んで重なる電極８４０によって形成することができる。なお、図１７（Ｃ）においてその他の構成は図１２（Ｂ）と同様である。なお、図１７（Ｃ）において、電極８４０と電極１４８ａは、互いに重ならないように設けられることが望ましい。
【０１６０】
例えば、図１７（Ｄ）に示す様に、容量素子１６４は、電極１４２ｂと、絶縁層１５０及び絶縁層１５１を挟んで重なる電極８４１によって形成することができる。なお、図１７（Ｄ）においてその他の構成は図１２（Ｂ）と同様である。なお図１７（Ｄ）では、容量素子１６４の誘電層として絶縁層１５０及び絶縁層１５１の両方を用いる例を示したがこれに限定されず、容量素子１６４の誘電層として絶縁層１５０のみを用いてもよい。
【０１６１】
例えば、図１８（Ａ）に示す様に、容量素子１６４は、電極１４２ｂと、絶縁層８４２及びゲート絶縁層１４６を挟んで重なる電極８４０によって形成することができる。なお、図１８（Ａ）においてその他の構成は図１２（Ｃ）と同様である。なお、図１８（Ａ）において、電極８４０と電極１４８ａは、互いに重ならないように設けられることが望ましい。
【０１６２】
例えば、図１８（Ｂ）に示す様に、容量素子１６４は、電極１４２ｂと、絶縁層１５０及び絶縁層１５１を挟んで重なる電極８４１によって形成することができる。なお、図１８（Ｂ）においてその他の構成は図１２（Ｃ）と同様である。なお図１８（Ｂ）では、容量素子１６４の誘電層として絶縁層１５０及び絶縁層１５１の両方を用いる例を示したがこれに限定されず、容量素子１６４の誘電層として絶縁層１５０のみを用いてもよい。
【０１６３】
例えば、図１８（Ｃ）に示す様に、容量素子１６４は、電極１４２ｂと、絶縁層８４２及びゲート絶縁層１４６を挟んで重なる電極８４０によって形成することができる。なお、図１８（Ｃ）においてその他の構成は図１２（Ｄ）と同様である。なお、図１８（Ｃ）において、電極８４０と電極１４８ａは、互いに重ならないように設けられることが望ましい。
【０１６４】
例えば、図１８（Ｄ）に示す様に、容量素子１６４は、電極１４２ｂと、絶縁層１５０を挟んで重なる電極８４１によって形成することができる。なお、図１８（Ｄ）においてその他の構成は図１２（Ｄ）と同様である。
【０１６５】
なお、図１７及び図１８で示したメモリセルの容量素子１６４の構成は、図１１で示したメモリセルの構成にも適用することができる。
【０１６６】
また、図３７（Ａ）や図３７（Ｂ）に示すように、隣り合うメモリセル１７０ｃとメモリセル１７０ｄにおいて、電極１５４ａを共有することができる。電極１５４ａ（及び当該電極が設けられた開口）を隣り合うメモリセルにおいて共有することによって、メモリセルアレイを高集積化することができる。
【０１６７】
図３７（Ａ）は、図１２（Ａ）に示したトランジスタ１６２と同様の構成のトランジスタ１６２と、図１２（Ａ）に示した容量素子１６４において酸化物半導体層１４４もその誘電層とした構成の容量素子１６４とを有するメモリセル１７０ｃ及びメモリセル１７０ｄにおいて、ビット線として機能する配線１５６と、トランジスタ１６２のソースまたはドレインとの電気的接続を行う電極１５４ａを共有した構成に相当する。
【０１６８】
図３７（Ｂ）は、図１８（Ｂ）に示したトランジスタ１６２と同様の構成のトランジスタ１６２と、図１８（Ｂ）に示した容量素子１６４と同様の構成の容量素子１６４とを有するメモリセル１７０ｃ及びメモリセル１７０ｄにおいて、ビット線として機能する配線１５６と、トランジスタ１６２のソースまたはドレインとの電気的接続を行う電極１５４ａを共有した構成に相当する。
【０１６９】
更に、図９で示した記憶装置の構成において、メモリセル１７０として、図１８（Ｂ）で示したメモリセルを適用した例を、図１９に示す。図１９において、図９や図１８（Ｂ）と同じ部分は同じ符号を用いて示し、説明は省略する。図１８（Ｂ）で示したメモリセルでは、メモリセルの面積を低減することができる。そのため、図１９に示す記憶装置では、単位面積あたりの記憶容量を高めることができる。
【０１７０】
なお、積層するメモリセルは、図１８（Ｂ）のみに限定されるものではなく、図１７、図１８に示したいずれの構成のメモリセルであってもよい。また、図１７、図１８に示したメモリセルの構成とは別の容量素子の構成を有するメモリセルであってもよい。
【０１７１】
〈メモリセルアレイの作製方法〉
次に、メモリセルアレイの作製方法について、図１３を参照して説明する。図１３では、１つのメモリセルを例示するが、複数のメモリセルを同時に作製し、メモリセルアレイを作製することができる。また、図１３で示した方法と同様の方法を繰り返すことによって、多層に積層された複数のメモリセルアレイを形成することができる。
【０１７２】
まず、絶縁層１４０の上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層１４４を形成する（図１３（Ａ）参照）。
【０１７３】
絶縁層１４０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成する。絶縁層１４０に、誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能となるため好ましい。なお、絶縁層１４０には、上述の材料を用いた多孔性の絶縁層を適用してもよい。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１４０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。絶縁層１４０は、上述の材料を用いて単層構造または積層構造で形成することができる。本実施の形態では、絶縁層１４０として、酸化シリコンを用いる場合について説明する。
【０１７４】
酸化物半導体層１４４に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【０１７５】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１７６】
例えば、酸化物半導体層１４４として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１７７】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０１７８】
また、酸化物半導体層１４４として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１７９】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１８０】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１８１】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０１８２】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０１８３】
酸化物半導体層１４４は、単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【０１８４】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【０１８５】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０１８６】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【０１８７】
【数１】
【０１８８】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０１８９】
また、酸化物半導体層１４４の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半導体層を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリーオンとなってしまう恐れがあるためである。
【０１９０】
酸化物半導体層１４４は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。酸化物半導体層は、例えば、スパッタリング法などを用いて作製することができる。
【０１９１】
本実施の形態では、酸化物半導体層１４４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットを用いたスパッタリング法により形成する。
【０１９２】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比の酸化物ターゲットを用いることもできる。
【０１９３】
また、ＩＴＺＯと呼ばれるＩｎ−Ｓｎ−Ｚｎ系酸化物を形成する場合は、用いるターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなる酸化物ターゲットを用いる。
【０１９４】
酸化物ターゲットの充填率は、９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができるためである。
【０１９５】
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
【０１９６】
例えば、酸化物半導体層１４４は、次のように形成することができる。
【０１９７】
まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、２００℃を超えて５００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上４５０℃以下となるように加熱する。
【０１９８】
次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物（より好ましくは炭素原子を含む化合物も）などが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。
【０１９９】
成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。
【０２００】
成膜条件の一例として、基板とターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ、直流（ＤＣ）電源を０．５ｋＷ、基板温度を４００℃、成膜雰囲気を酸素（酸素流量比率１００％）雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるため好ましい。
【０２０１】
なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
【０２０２】
また、酸化物半導体層を加工することによって、酸化物半導体層１４４を形成する。酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
【０２０３】
その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行ってもよい。熱処理を行うことによって、酸化物半導体層１４４中に含まれる水素原子を含む物質をさらに除去することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０２０４】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触れさせず、水や水素の混入が生じないようにする。
【０２０５】
熱処理を行うことによって不純物を低減し、極めて優れた特性のトランジスタを実現することができる。
【０２０６】
なお、酸化物半導体層１４４に錫（Ｓｎ）等のｐ型を付与する不純物を添加することによって、酸化物半導体層１４４が若干（弱い）ｐ型の導電性を示すようにしてもよい。上記のように高純度化された酸化物半導体層に、価電子制御をするための不純物を微量に添加することによって、弱いｐ型の導電性を示す酸化物半導体層１４４を得ることができる。こうして、トランジスタ１６２のしきい値を若干正へシフトさせることができる。そのため、トランジスタ１６２のノーマリオン化を抑制し、オフ電流を更に低減することもできる。
【０２０７】
ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０２０８】
次に、酸化物半導体層１４４などの上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、電極１４２ａ、電極１４２ｂを形成する（図１３（Ｂ）参照）。
【０２０９】
導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０２１０】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有する電極１４２ａ、電極１４２ｂへの加工が容易であるというメリットがある。
【０２１１】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【０２１２】
導電層のエッチングは、形成される電極１４２ａ、電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。電極１４２ａ、電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
【０２１３】
上部のトランジスタのチャネル長（Ｌ）は、電極１４２ａ、及び電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、記憶装置の消費電力を低減することも可能である。
【０２１４】
次に、電極１４２ａ、電極１４２ｂを覆い、かつ、酸化物半導体層１４４の一部と接するように、ゲート絶縁層１４６を形成する（図１３（Ｃ）参照）。
【０２１５】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、記憶装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０２１６】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０２１７】
また、酸化物半導体層１４４に接する絶縁層（本実施の形態においては、絶縁層１４０及びゲート絶縁層１４６）は、第１３族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
【０２１８】
ここで、第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０２１９】
例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
【０２２０】
また、酸化物半導体層１４４に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
【０２２１】
例えば、酸化物半導体層１４４に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２Ｏｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。また、酸化物半導体層１４４に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。または、酸化物半導体層１４４に接する絶縁層として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
【０２２２】
酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層をｉ型化またはｉ型に限りなく近い酸化物半導体とすることができる。
【０２２３】
なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層１４６に代えて、酸化物半導体層１４４の下地膜として形成する絶縁層１４０に適用しても良く、ゲート絶縁層１４６および下地の絶縁層１４０の双方に適用しても良い。
【０２２４】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０２２５】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【０２２６】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その水素原子を含む物質が極力含まれないように高純度化することができる。
【０２２７】
次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、電極１４８ａおよび導電層１４８ｂを形成する（図１３（Ｄ）参照）。
【０２２８】
電極１４８ａおよび導電層１４８ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、電極１４８ａおよび導電層１４８ｂは、単層構造としても良いし、積層構造としても良い。
【０２２９】
次に、ゲート絶縁層１４６、電極１４８ａ、および導電層１４８ｂ上に、絶縁層１５０を形成する（図１３（Ｅ）参照）。絶縁層１５０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層１５０には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層１５０の単層構造としているが、開示する発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
【０２３０】
次に、絶縁層１５０上に、絶縁層１５２を形成する（図１３（Ｅ）参照）。なお、本発明の特徴は、メモリセルを複数積層する点にある。そのため、絶縁層１５２の表面はＣＭＰ等で平坦化されていることが望ましい。
【０２３１】
次に、ゲート絶縁層１４６、絶縁層１５０及び絶縁層１５２に、電極１４２ａにまで達する開口を形成する。開口に電極１５４ａを形成する。その後、絶縁層１５２上に電極１５４ａと接する配線１５６を形成する（図１３（Ｅ）参照）。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０２３２】
配線１５６は、ＰＶＤ法や、ＣＶＤ法を用いて導電層を形成した後、当該導電層をエッチング加工することによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０２３３】
より具体的には、例えば、電極１５４ａは、絶縁層１５０及び絶縁層１５２の開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用して作製することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは電極１４２ａ）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０２３４】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する（図１３（Ｅ）参照）。
【０２３５】
ここで、図１３（Ｅ）に示したメモリセル上にメモリセルを積層する構成では、配線１５６を覆うように絶縁層１４０を形成する。そして、絶縁層１４０に開口を形成し、図９（Ａ）の電極５００や図１６（Ａ）の電極５５３を形成する。その後、図１３（Ａ）乃至図１３（Ｅ）で示した作製工程を繰り返すことのよって、複数のメモリセルが積層された構成を実現することができる。
【０２３６】
絶縁層１４０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料、ポリイミド、アクリル等の有機材料を含む材料を用いて、単層又は積層で形成することができる。
【０２３７】
なお、図９（Ａ）に示した、電極５０１ａ及び電極５０１ｂは、電極１４２ａ及び電極１４２ｂと同様に作製することができる。図９（Ａ）に示した、電極５０２ａ及び電極５０２ｂは、電極１５４ａと同様に作製することができる。
【０２３８】
なお、図１６（Ａ）に示した、電極５５２は、配線１５６と同様に作製することができる。図１６（Ａ）に示した、電極５５１は、電極１５４ａと同様に作製することができる。
【０２３９】
なお、図１２（Ａ）に示すトランジスタ１６２及び容量素子１６４を形成する場合、絶縁層１４０上に電極１４２ａ、電極１４２ｂを形成し、絶縁層１４０及び電極１４２ａ、電極１４２ｂ上に酸化物半導体層１４４を形成する。次に、電極１４２ａ、電極１４２ｂ、及び酸化物半導体層１４４上にゲート絶縁層１４６を形成する。その後、ゲート絶縁層１４６上に、酸化物半導体層１４４と重畳するように電極１４８ａを形成し、電極１４２ｂと重畳するように導電層１４８ｂを形成する。
【０２４０】
また、図１２（Ｂ）に示すトランジスタ１６２及び容量素子１６４を形成する場合、絶縁層１４０上に電極１４８ａ、導電層１４８ｂを形成し、絶縁層１４０、電極１４８ａ及び導電層１４８ｂ上にゲート絶縁層１４６を形成する。次に、ゲート絶縁層１４６上に、電極１４２ａ、電極１４２ｂを形成する。その後、ゲート絶縁層１４６上に、電極１４８ａと重畳するように酸化物半導体層１４４を形成することで、トランジスタ１６２及び容量素子１６４が完成する。なお、トランジスタ１６２及び容量素子１６４を覆うように絶縁層１５０及び絶縁層１５１を形成してもよい。例えば、絶縁層１５０は、酸素雰囲気下による熱処理や、酸素ドープにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましく、絶縁層１５１は、水や水素を透過しにくい状態とすることが好ましい。絶縁層１５１は、水や水素を透過しにくい状態とすることで、酸化物半導体層１４４に水や水素が浸入することを防止し、絶縁層１５０を化学量論的組成比より酸素が多い状態とすることで、酸化物半導体層１４４の酸素欠損を補填して、ｉ型またはｉ型に限りなく近い酸化物半導体層１４４を形成することができるからである。
【０２４１】
また、図１２（Ｃ）に示すトランジスタ１６２及び容量素子１６４を形成する場合、絶縁層１４０上に電極１４８ａ、導電層１４８ｂを形成し、絶縁層１４０、電極１４８ａ及び導電層１４８ｂ上にゲート絶縁層１４６を形成する。次に、ゲート絶縁層１４６上に、電極１４８ａと重畳するように酸化物半導体層１４４を形成する。その後、酸化物半導体層１４４上に電極１４２ａ、電極１４２ｂを形成することで、トランジスタ１６２及び容量素子１６４が完成する。なお、絶縁層１５０及び絶縁層１５１については、図１２（Ｂ）の記載を参酌できる。
【０２４２】
また、図１２（Ｄ）に示すトランジスタ１６２及び容量素子１６４を形成する場合、絶縁層１４０上に電極１４８ａ、導電層１４８ｂを形成し、絶縁層１４０、電極１４８ａ（図１２（Ｄ）においては第１のゲート電極）及び電極層１４８上にゲート絶縁層１４６（図１２（Ｄ）においては第１のゲート絶縁層）を形成する。次に、ゲート絶縁層１４６上に、電極１４８ａと重畳するように酸化物半導体層１４４を形成し、酸化物半導体層１４４上に電極１４２ａ、電極１４２ｂを形成する。その後、酸化物半導体層１４４及び電極１４２ａ、電極１４２ｂ上に絶縁層１５０（図１２（Ｄ）においては第２のゲート絶縁層）を形成し、酸化物半導体層１４４と重畳するように導電層１５９（図１２（Ｄ）においては第２のゲート電極）を形成することで、トランジスタ１６２及び容量素子１６４が完成する。なお、導電層１５９の材料や作製方法は、電極１４８ａの材料や作製方法の記載を参酌できる。
【０２４３】
次に、図１１（Ａ）及び図１１（Ｂ）に示すトランジスタ１６２及び容量素子１６４の作製方法について説明する。
【０２４４】
図１１（Ａ）に示すトランジスタ１６２及び容量素子１６４の作製方法について説明する。
【０２４５】
まず、絶縁層１４０上に酸化物半導体層１４４を形成し、絶縁層１４０及び酸化物半導体層１４４上に、酸化物導電層及び導電層の積層を成膜する。
【０２４６】
酸化物導電層の成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸化窒化亜鉛アルミニウム、酸化亜鉛ガリウム、インジウム錫酸化物などを適用することができる。また、上記の材料に酸化シリコンを含ませてもよい。なお、導電層の成膜方法及び材料については、電極１４２ａ、電極１４２ｂを形成するための導電層の記載を参酌できる。
【０２４７】
次に、導電層上にマスクを形成し、導電層及び酸化物導電層を選択的にエッチングすることによって、電極１４２ａ、電極１４２ｂ、及び酸化物導電層１４３ａ、１４３ｂを形成する。
【０２４８】
なお、導電層及び酸化物導電層のエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチング時間等）を適宜調整する。
【０２４９】
次に、電極１４２ａ、電極１４２ｂ、及び酸化物半導体層１４４上にゲート絶縁層１４６を形成する。その後、ゲート絶縁層１４６上に、酸化物半導体層１４４と重畳するように電極１４８ａを形成し、電極１４２ｂと重畳するように導電層１４８ｂを形成する。
【０２５０】
以上により、トランジスタ１６２及び容量素子１６４が完成する（図１１（Ａ）参照）。
【０２５１】
図１１（Ｂ）に示すトランジスタ１６２及び容量素子１６４を作製する場合、酸化物半導体層と酸化物導電層の積層を形成し、酸化物半導体層と酸化物導電層との積層を同じフォトリソグラフィ工程によって形状を加工して、島状の酸化物半導体層及び酸化物導電層を形成する。次に、島状の酸化物導電層上に電極１４２ａ、電極１４２ｂを形成した後、電極１４２ａ、電極１４２ｂをマスクとして、島状の酸化物導電層をエッチングすることで、ソース領域又はドレイン領域となる酸化物導電層１４３ａ、１４３ｂを形成する。
【０２５２】
次に、電極１４２ａ、電極１４２ｂ、及び酸化物半導体層１４４上にゲート絶縁層１４６を形成する。その後、ゲート絶縁層１４６上に、酸化物半導体層１４４と重畳するように電極１４８ａを形成し、電極１４２ｂと重畳するように導電層１４８ｂを形成する。
【０２５３】
以上により、トランジスタ１６２及び容量素子１６４が完成する（図１１（Ｂ）参照）。
【０２５４】
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、トランジスタ１６２のオフ電流も十分に小さくなる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。
【０２５５】
また、酸化物半導体層１４４は、アルカリ金属、及びアルカリ土類金属の濃度が充分に低減されており、アルカリ金属又はアルカリ土類金属の濃度は、例えば、Ｎａの場合、５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、さらに好ましくは１×１０１５ｃｍ−３以下、Ｌｉの場合、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、Ｋの場合、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下となる。
【０２５６】
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタ１６２のオフ電流を十分に低減することが容易になる。そして、このようなトランジスタ１６２を用いることで、極めて長期にわたり記憶内容を保持することが可能な記憶装置が得られる。
【０２５７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２５８】
（実施の形態３）
上記実施の形態において、トランジスタ１６２のチャネル形成領域として用いることのできる酸化物半導体層の一形態を、図１４を用いて説明する。
【０２５９】
本実施の形態の酸化物半導体層は、第１の結晶性酸化物半導体層上に第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を有する積層構造である。
【０２６０】
次に、絶縁層１４０上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体膜を形成する。
【０２６１】
本実施の形態では、絶縁層１４０として、ＰＣＶＤ法またはスパッタリング法を用いて、５０ｎｍ以上６００ｎｍ以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。
【０２６２】
第１の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とする。本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚５ｎｍの第１の酸化物半導体膜を成膜する。
【０２６３】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。第１の加熱処理によって第１の結晶性酸化物半導体層１４５ａを形成する（図１４（Ａ）参照）。
【０２６４】
第１の加熱処理の温度にもよるが、第１の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、ｃ軸配向した結晶が得られる。第１の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に１層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。
【０２６５】
第１の加熱処理によって、酸化物絶縁層である絶縁層１４０中の酸素を第１の結晶性酸化物半導体層１４５ａとの界面またはその近傍（界面からプラスマイナス５ｎｍ）に拡散させて、第１の結晶性酸化物半導体層の酸素欠損を低減する。従って、第１の結晶性酸化物半導体層の下地絶縁層として用いられる絶縁層１４０は、絶縁層１４０中（バルク中）、第１の結晶性酸化物半導体層１４５ａと絶縁層１４０の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。
【０２６６】
次いで、第１の結晶性酸化物半導体層１４５ａ上に１０ｎｍよりも厚い第２の酸化物半導体膜を形成する。第２の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時における基板温度は２００℃以上４００℃以下とする。成膜時における基板温度を２００℃以上４００℃以下とすることにより、第１の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体膜にプリカーサの整列が起き、所謂、秩序性を持たせることができる。
【０２６７】
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚２５ｎｍの第２の酸化物半導体膜を成膜する。
【０２６８】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第２の加熱処理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。第２の加熱処理によって第２の結晶性酸化物半導体層１４５ｂを形成する（図１４（Ｂ）参照）。第２の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第２の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第２の加熱処理によって、第１の結晶性酸化物半導体層１４５ａを核として膜厚方向、即ち底部から内部に結晶成長が進行して第２の結晶性酸化物半導体層１４５ｂが形成される。
【０２６９】
また、絶縁層１４０の形成から第２の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層１４０の形成から第２の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に制御することが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。
【０２７０】
次いで、第１の結晶性酸化物半導体層１４５ａと第２の結晶性酸化物半導体層１４５ｂからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層１４５を形成する（図１４（Ｃ）参照）。図１４（Ｃ）では、第１の結晶性酸化物半導体層１４５ａと第２の結晶性酸化物半導体層１４５ｂの界面を点線で示し、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層の積層構造で示しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。
【０２７１】
酸化物半導体層の積層の加工は、所望の形状のマスクを酸化物半導体層の積層上に形成した後、当該酸化物半導体層の積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。
【０２７２】
なお、酸化物半導体層の積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
【０２７３】
また、上記作製方法により、得られる第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、ｃ軸配向を有していることを特徴の一つとしている。ただし、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、ｃ軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ； ＣＡＡＣとも呼ぶ）を含む酸化物を有する。なお、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、一部に結晶粒界を有している。
【０２７４】
ここで、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ；Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう）を含む酸化物について説明する。
【０２７５】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【０２７６】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０２７７】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０２７８】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０２７９】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０２８０】
ＣＡＡＣに含まれる結晶構造の一例について図２０乃至図２２を用いて詳細に説明する。なお、特に断りがない限り、図２０乃至図２２は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図２０において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０２８１】
図２０（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図２０（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図２０（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図２０（Ａ）に示す小グループは電荷が０である。
【０２８２】
図２０（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図２０（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図２０（Ｂ）に示す構造をとりうる。図２０（Ｂ）に示す小グループは電荷が０である。
【０２８３】
図２０（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図２０（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図２０（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図２０（Ｃ）に示す小グループは電荷が０である。
【０２８４】
図２０（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図２０（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図２０（Ｄ）に示す小グループは電荷が＋１となる。
【０２８５】
図２０（Ｅ）に、２個のＺｎを含む小グループを示す。図２０（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図２０（Ｅ）に示す小グループは電荷が−１となる。
【０２８６】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０２８７】
ここで、これらの小グループ同士が結合する規則について説明する。図２０（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図２０（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図２０（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０２８８】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０２８９】
図２１（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図２１（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図２１（Ｃ）は、図２１（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０２９０】
図２１（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図２１（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図２１（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０２９１】
図２１（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２９２】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図２０（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０２９３】
具体的には、図２１（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０２９４】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、などを用いた場合も同様である。
【０２９５】
例えば、図２２（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０２９６】
図２２（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２９７】
図２２（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２２（Ｃ）は、図２２（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０２９８】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０２９９】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図２２（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０３００】
いずれにしても、ＣＡＡＣを得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。
【０３０１】
従って、第１及び第２の結晶性酸化物半導体層は、少なくともＺｎを有する酸化物材料であり、四元系金属酸化物であるＩｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料や、Ｚｎ−Ｏ系の材料などがある。また、Ｉｎ−Ｓｉ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｂ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｂ−Ｚｎ−Ｏ系の材料を用いても良い。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【０３０２】
また、第１の結晶性酸化物半導体層上に第２の結晶性酸化物半導体層を形成する２層構造に限定されず、第２の結晶性酸化物半導体層の形成後に第３の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、３層以上の積層構造としてもよい。
【０３０３】
その後、電極１４２ａ、電極１４２ｂ、ゲート絶縁層１４６、電極１４８ａ、導電層１４８ｂを形成することにより、トランジスタ１６２及び容量素子１６４が完成する（図１４（Ｄ）参照）。電極１４２ａ、電極１４２ｂ、ゲート絶縁層１４６、電極１４８ａ、導電層１４８ｂの材料及び形成方法は、実施の形態２を参酌できる。
【０３０４】
上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層１４５を、実施の形態２に示すトランジスタ１６２に、適宜用いることができる。
【０３０５】
また、酸化物半導体層１４４として本実施の形態の酸化物半導体積層を用いたトランジスタ１６２においては、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタ１６２に光照射が行われ、またはＢＴストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。
【０３０６】
酸化物半導体層１４５のような第１の結晶性酸化物半導体層と第２の結晶性酸化物半導体層の積層をトランジスタ１６２に用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。
【０３０７】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０３０８】
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した記憶装置を電子機器等の半導体装置に適用する場合について、図１５を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の記憶装置を適用する場合について説明する。
【０３０９】
図１５（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０３１０】
図１５（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０３１１】
図１５（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源スイッチ７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０３１２】
図１５（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１５（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０３１３】
図１５（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０３１４】
図１５（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す記憶装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０３１５】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る記憶装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【０３１６】
（実施の形態５）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。そこで、本実施の形態では、半導体内部に欠陥がない理想的な酸化物半導体の電界効果移動度を理論的に導き出すとともに、このような酸化物半導体を用いて微細なトランジスタを作製した場合の特性の計算結果を示す。
【０３１７】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。
【０３１８】
【数２】
【０３１９】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表現できる。
【０３２０】
【数３】
【０３２１】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、以下の式で表現できる。
【０３２２】
【数４】
【０３２３】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。
【０３２４】
【数５】
【０３２５】
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０３２６】
このようにして求めた欠陥密度等をもとに数２および数３よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０３２７】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離れた場所における移動度μ１は、以下の式で表現できる。
【０３２８】
【数６】
【０３２９】
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ１は低下することがわかる。
【０３３０】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図２３に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０３３１】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０３３２】
図２３で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
【０３３３】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図２４乃至図２６に示す。なお、計算に用いたトランジスタの断面構造を図２７に示す。図２７に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域８１０３ａおよび半導体領域８１０３ｃを有する。半導体領域８１０３ａおよび半導体領域８１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０３３４】
図２７（Ａ）に示すトランジスタは、下地絶縁層８１０１と、下地絶縁層８１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物８１０２の上に形成される。トランジスタは半導体領域８１０３ａ、半導体領域８１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域８１０３ｂと、ゲート８１０５を有する。
【０３３５】
ゲート８１０５と半導体領域８１０３ｂの間には、ゲート絶縁層８１０４を有し、また、ゲート８１０５の両側面には側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂ、ゲート８１０５の上部には、ゲート８１０５と他の配線との短絡を防止するための絶縁物８１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域８１０３ａおよび半導体領域８１０３ｃに接して、ソース８１０８ａおよびドレイン８１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０３３６】
図２７（Ｂ）に示すトランジスタは、下地絶縁層８１０１と、酸化アルミニウムよりなる埋め込み絶縁物８１０２の上に形成され、半導体領域８１０３ａ、半導体領域８１０３ｃと、それらに挟まれた真性の半導体領域８１０３ｂと、幅３３ｎｍのゲート８１０５とゲート絶縁層８１０４と側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂと絶縁物８１０７とソース８１０８ａおよびドレイン８１０８ｂを有する点で図２７（Ａ）に示すトランジスタと同じである。
【０３３７】
図２７（Ａ）に示すトランジスタと図２７（Ｂ）に示すトランジスタの相違点は、側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂの下の半導体領域の導電型である。図２７（Ａ）に示すトランジスタでは、側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域８１０３ａおよび半導体領域８１０３ｃであるが、図２７（Ｂ）に示すトランジスタでは、真性の半導体領域８１０３ｂである。すなわち、図２７（Ｂ）に示す半導体層において、半導体領域８１０３ａ（半導体領域８１０３ｃ）とゲート８１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物８１０６ａ（側壁絶縁物８１０６ｂ）の幅と同じである。
【０３３８】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図２４は、図２７（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０３３９】
図２４（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２４（Ｂ）は１０ｎｍとしたものであり、図２４（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリセル等で必要とされる１０μＡを超えることが示された。
【０３４０】
図２５は、図２７（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２５（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２５（Ｂ）は１０ｎｍとしたものであり、図２５（Ｃ）は５ｎｍとしたものである。
【０３４１】
また、図２６は、図２７（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２６（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２６（Ｂ）は１０ｎｍとしたものであり、図２６（Ｃ）は５ｎｍとしたものである。
【０３４２】
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０３４３】
なお、移動度μのピークは、図２４では８０ｃｍ２／Ｖｓ程度であるが、図２５では６０ｃｍ２／Ｖｓ程度、図２６では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリセル等で必要とされる１０μＡを超えることが示された。
【０３４４】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０３４５】
（実施の形態６）
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。そこで、本実施の形態では、酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させた場合について、図２８乃至図３４を用いて説明する。
【０３４６】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０３４７】
例えば、図２８（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０３４８】
図２８（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２８（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０３４９】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２８（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０３５０】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０３５１】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０３５２】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２８（Ａ）と図２８（Ｂ）の対比からも確認することができる。
【０３５３】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０３５４】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０３５５】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０３５６】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０３５７】
まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。なお、Ｖｄｓはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０３５８】
同様に、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
【０３５９】
試料１のプラスＢＴ試験の結果を図２９（Ａ）に、マイナスＢＴ試験の結果を図２９（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図３０（Ａ）に、マイナスＢＴ試験の結果を図３０（Ｂ）に示す。
【０３６０】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０３６１】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
【０３６２】
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０３６３】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０３６４】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０３６５】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０３６６】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０３６７】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０３６８】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０３６９】
図３１に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０３７０】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０３７１】
図３２に、トランジスタのオフ電流と測定時の基板温度（絶対温度）Ｔの逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０３７２】
具体的には、図３２に示すように、オフ電流は、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。オフ電流は、好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。これらのオフ電流値は、Ｓｉを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。
【０３７３】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０３７４】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０３７５】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄｓは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０３７６】
図３３に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図３４（Ａ）に基板温度としきい値電圧の関係を、図３４（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０３７７】
図３４（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０３７８】
また、図３４（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０３７９】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【０３８０】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０３８１】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例１】
【０３８２】
本実施例では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例について、図３５などを用いて説明する。
【０３８３】
図３５は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図３５（Ａ）にトランジスタの上面図を示す。また、図３５（Ｂ）に図３５（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
【０３８４】
図３５（Ｂ）に示すトランジスタは、基板１１０１と、基板１１０１上に設けられた下地絶縁層１１０２と、下地絶縁層１１０２の周辺に設けられた保護絶縁膜１１０４と、下地絶縁層１１０２および保護絶縁膜１１０４上に設けられた高抵抗領域１１０６ａおよび低抵抗領域１１０６ｂを有する酸化物半導体膜１１０６と、酸化物半導体膜１１０６上に設けられたゲート絶縁膜１１０８と、ゲート絶縁膜１１０８を介して酸化物半導体膜１１０６と重畳して設けられたゲート電極１１１０と、ゲート電極１１１０の側面と接して設けられた側壁絶縁膜１１１２と、少なくとも低抵抗領域１１０６ｂと接して設けられた一対の電極１１１４と、少なくとも酸化物半導体膜１１０６、ゲート電極１１１０および一対の電極１１１４を覆って設けられた層間絶縁膜１１１６と、層間絶縁膜１１１６に設けられた開口部を介して少なくとも一対の電極１１１４の一方と電気的に接続して設けられた配線１１１８と、を有する。
【０３８５】
なお、図示しないが、層間絶縁膜１１１６および配線１１１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜１１１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【０３８６】
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例２】
【０３８７】
本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。
【０３８８】
図３６は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図３６（Ａ）はトランジスタの上面図である。また、図３６（Ｂ）は図３６（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
【０３８９】
図３６（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁層６０２と、下地絶縁層６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜６０６と接する一対の電極６１４と、酸化物半導体膜６０６および一対の電極６１４上に設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８を介して酸化物半導体膜６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁膜６０８およびゲート電極６１０を覆って設けられた層間絶縁膜６１６と、ゲート絶縁膜６０８および層間絶縁膜６１６に設けられた開口部を介して一対の電極６１４と電気的に接続する配線６１８と、層間絶縁膜６１６および配線６１８を覆って設けられた保護膜６２０と、を有する。
【０３９０】
基板６００としてはガラス基板を、下地絶縁層６０２としては酸化シリコン膜を、酸化物半導体膜６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングステン膜を、ゲート絶縁膜６０８としては酸化シリコン膜を、ゲート電極６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それぞれ用いた。
【０３９１】
なお、図３６（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の電極６１４のはみ出しをｄＷと呼ぶ。
【０３９２】
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０３９３】
１００ 基板
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２４ 金属化合物領域
１２６ 電極
１２８ 絶縁層
１４０ 絶縁層
１４４ 酸化物半導体層
１４５ 酸化物半導体層
１４６ ゲート絶縁層
１４８ 電極層
１５０ 絶縁層
１５１ 絶縁層
１５２ 絶縁層
１５６ 配線
１５９ 導電層
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１７０ メモリセル
２０１ メモリセルアレイ
２１０ 周辺回路
２１１ 駆動回路
２１２ 駆動回路
２１３ 駆動回路
２１４ 駆動回路
２１５ 駆動回路
２１８ コントローラ
２１９ モードレジスタ
２２０ Ｉ／Ｏバッファ
２２１ アドレスバッファ
２２２ センスアンプ
２５０ 中心点
４０１ トランジスタ
４０２ トランジスタ
４０３ トランジスタ
４０４ トランジスタ
４０５ トランジスタ
４０６ トランジスタ
４０７ トランジスタ
４０８ トランジスタ
４０９ トランジスタ
４１０ トランジスタ
４１１ トランジスタ
５００ 電極
５５１ 電極
５５２ 電極
５５３ 電極
５５６ 電極
５５７ 電極
６０１ メモリセルアレイ
６１１ ビット線駆動回路
６１２ ワード線駆動回路
６００ 基板
６０２ 下地絶縁層
６０４ 一対の電極
６０６ 酸化物半導体膜
６０８ ゲート絶縁膜
６１０ ゲート電極
６１４ 一対の電極
６１６ 層間絶縁膜
６１８ 配線
６２０ 保護膜
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源スイッチ
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
８４０ 電極
８４１ 電極
８４２ 絶縁層
１３０ａ ドレイン電極
１３０ｂ ドレイン電極
１３６ａ 電極
１３６ｂ 電極
１３６ｃ 電極
１４２ａ 電極
１４２ｂ 電極
１４３ａ 酸化物導電層
１４３ｂ 酸化物導電層
１４５ａ 結晶性酸化物半導体層
１４５ｂ 結晶性酸化物半導体層
１４８ａ 電極
１４８ｂ 導電層
１５４ａ 電極
１７０ａ メモリセル
１７０ｂ メモリセル
１７０ｃ メモリセル
１７０ｄ メモリセル
２０１ａ メモリセルアレイ
２０１ｂ メモリセルアレイ
２１１ａ 駆動回路
２１１ｂ 駆動回路
２１２ａ 駆動回路
２１２ｂ 駆動回路
２１３ａ 駆動回路
２１３ｂ 駆動回路
２１４ａ 駆動回路
２１４ｂ 駆動回路
２１６ａ センスアンプ群
２１６ｂ センスアンプ群
２１７ａ コラムデコーダ
２１７ｂ コラムデコーダ
２２３ａ ローデコーダ
２２３ｂ ローデコーダ
５０１ａ 電極
５０１ｂ 電極
５０２ａ 電極
５０２ｂ 電極
６０１Ａ メモリセルアレイ
６０１Ｂ メモリセルアレイ
６０１Ｃ メモリセルアレイ
６０１Ｄ メモリセルアレイ
１１０１ 基板
１１０２ 下地絶縁層
１１０４ 保護絶縁膜
１１０６ａ 高抵抗領域
１１０６ｂ 低抵抗領域
１１０６ 酸化物半導体膜
１１０８ ゲート絶縁膜
１１１０ ゲート電極
１１１２ 側壁絶縁膜
１１１４ 一対の電極
１１１６ 層間絶縁膜
１１１８ 配線
８１０１ 下地絶縁層
８１０２ 埋め込み絶縁物
８１０３ａ 半導体領域
８１０３ｂ 半導体領域
８１０３ｃ 半導体領域
８１０４ ゲート絶縁層
８１０５ ゲート
８１０６ａ 側壁絶縁物
８１０６ｂ 側壁絶縁物
８１０７ 絶縁物
８１０８ａ ソース
８１０８ｂ ドレイン
【特許請求の範囲】
【請求項１】
基板に設けられた駆動回路と、前記駆動回路上に設けられ、前記駆動回路によって駆動される複数のメモリセルアレイと、を有し、
前記複数のメモリセルアレイそれぞれは、マトリクス状に配置された複数のメモリセルを有し、
前記複数のメモリセルそれぞれは、酸化物半導体層と、ソース電極及びドレイン電極と、第１のゲート絶縁層と、前記第１のゲート絶縁層を挟んで前記酸化物半導体層と重畳する第１のゲート電極と、を有する第１のトランジスタと、前記ソース電極及び前記ドレイン電極の一方と、前記第１のゲート絶縁層と、前記第１のゲート絶縁層を挟んで前記ソース電極及び前記ドレイン電極の一方と重畳する導電層と、を有する容量素子と、を有し、
前記複数のメモリセルアレイは重ねて配置されることを特徴とする記憶装置。
【請求項２】
請求項１において、
前記複数のメモリセルアレイそれぞれは、前記第１のトランジスタの前記ソース電極及び前記ドレイン電極の他方と電気的に接続されるビット線を有し、
前記複数のメモリセルアレイ間で、前記ビット線が電気的に接続されていることを特徴とする記憶装置。
【請求項３】
請求項１または請求項２において、
前記複数のメモリセルアレイそれぞれは、前記第１のトランジスタの前記第１のゲート電極と電気的に接続されるワード線を有し、
前記複数のメモリセルアレイ間で、前記ワード線が電気的に接続されていることを特徴とする記憶装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記複数のメモリセルアレイそれぞれは、前記容量素子の前記導電層と電気的に接続される容量線を有し、
前記複数のメモリセルアレイ間で、前記容量線が電気的に接続されていることを特徴とする記憶装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記複数のメモリセルアレイのうち隣接するメモリセルアレイ間において、前記ビット線は重ならないように配置されていることを特徴とする記憶装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記複数のメモリセルアレイうち隣接するメモリセルアレイ間において、前記ワード線は重ならないように配置されていることを特徴とする記憶装置。
【請求項７】
請求項１乃至請求項６のいずれか一において、
前記駆動回路は、第２のトランジスタを用いて形成され、
前記第２のトランジスタは、酸化物半導体以外の半導体材料でなる基板に設けられたチャネル形成領域と、前記チャネル形成領域を挟むように設けられた一対の不純物領域と、前記チャネル形成領域上の第２のゲート絶縁層と、前記チャネル形成領域と重畳して前記第２のゲート絶縁層上に設けられた第２のゲート電極と、を有することを特徴とする記憶装置。
【請求項８】
請求項１乃至請求項６のいずれか一において、
前記駆動回路は、第２のトランジスタを用いて形成され、
前記第２のトランジスタは、絶縁表面上に形成され、酸化物半導体以外の半導体材料でなる半導体層に設けられたチャネル形成領域と、前記チャネル形成領域を挟むように設けられた一対の不純物領域と、前記チャネル形成領域と重なる第２のゲート絶縁層と、前記第２のゲート絶縁層を挟んでチャネル形成領域と重畳するように設けられた第２のゲート電極と、を有することを特徴とする記憶装置。
【請求項９】
請求項７において、
前記酸化物半導体以外の半導体材料でなる基板は、単結晶半導体基板であることを特徴とする記憶装置。
【請求項１０】
請求項７乃至請求項９のいずれか一において、
前記酸化物半導体以外の半導体材料はシリコンであることを特徴とする記憶装置。
【請求項１１】
請求項１乃至請求項１０のいずれか一において、
前記駆動回路は、前記ビット線を駆動するビット線駆動回路と、前記ワード線を駆動するワード線駆動回路とを有し、
前記ビット線駆動回路は第１の駆動回路及び第２の駆動回路を有し、前記第１の駆動回路及び前記第２の駆動回路はそれぞれ、コラムデコーダ及びセンスアンプ部を有し、
前記ワード線駆動回路は第３の駆動回路及び第４の駆動回路を有し、前記第３の駆動回路及び前記第４の駆動回路はそれぞれ、ローデコーダを有し、
前記第１の駆動回路乃至前記第４の駆動回路は、前記複数のメモリセルアレイの下に配置されることを特徴とする記憶装置。
【請求項１】
基板に設けられた駆動回路と、前記駆動回路上に設けられ、前記駆動回路によって駆動される複数のメモリセルアレイと、を有し、
前記複数のメモリセルアレイそれぞれは、マトリクス状に配置された複数のメモリセルを有し、
前記複数のメモリセルそれぞれは、酸化物半導体層と、ソース電極及びドレイン電極と、第１のゲート絶縁層と、前記第１のゲート絶縁層を挟んで前記酸化物半導体層と重畳する第１のゲート電極と、を有する第１のトランジスタと、前記ソース電極及び前記ドレイン電極の一方と、前記第１のゲート絶縁層と、前記第１のゲート絶縁層を挟んで前記ソース電極及び前記ドレイン電極の一方と重畳する導電層と、を有する容量素子と、を有し、
前記複数のメモリセルアレイは重ねて配置されることを特徴とする記憶装置。
【請求項２】
請求項１において、
前記複数のメモリセルアレイそれぞれは、前記第１のトランジスタの前記ソース電極及び前記ドレイン電極の他方と電気的に接続されるビット線を有し、
前記複数のメモリセルアレイ間で、前記ビット線が電気的に接続されていることを特徴とする記憶装置。
【請求項３】
請求項１または請求項２において、
前記複数のメモリセルアレイそれぞれは、前記第１のトランジスタの前記第１のゲート電極と電気的に接続されるワード線を有し、
前記複数のメモリセルアレイ間で、前記ワード線が電気的に接続されていることを特徴とする記憶装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記複数のメモリセルアレイそれぞれは、前記容量素子の前記導電層と電気的に接続される容量線を有し、
前記複数のメモリセルアレイ間で、前記容量線が電気的に接続されていることを特徴とする記憶装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記複数のメモリセルアレイのうち隣接するメモリセルアレイ間において、前記ビット線は重ならないように配置されていることを特徴とする記憶装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記複数のメモリセルアレイうち隣接するメモリセルアレイ間において、前記ワード線は重ならないように配置されていることを特徴とする記憶装置。
【請求項７】
請求項１乃至請求項６のいずれか一において、
前記駆動回路は、第２のトランジスタを用いて形成され、
前記第２のトランジスタは、酸化物半導体以外の半導体材料でなる基板に設けられたチャネル形成領域と、前記チャネル形成領域を挟むように設けられた一対の不純物領域と、前記チャネル形成領域上の第２のゲート絶縁層と、前記チャネル形成領域と重畳して前記第２のゲート絶縁層上に設けられた第２のゲート電極と、を有することを特徴とする記憶装置。
【請求項８】
請求項１乃至請求項６のいずれか一において、
前記駆動回路は、第２のトランジスタを用いて形成され、
前記第２のトランジスタは、絶縁表面上に形成され、酸化物半導体以外の半導体材料でなる半導体層に設けられたチャネル形成領域と、前記チャネル形成領域を挟むように設けられた一対の不純物領域と、前記チャネル形成領域と重なる第２のゲート絶縁層と、前記第２のゲート絶縁層を挟んでチャネル形成領域と重畳するように設けられた第２のゲート電極と、を有することを特徴とする記憶装置。
【請求項９】
請求項７において、
前記酸化物半導体以外の半導体材料でなる基板は、単結晶半導体基板であることを特徴とする記憶装置。
【請求項１０】
請求項７乃至請求項９のいずれか一において、
前記酸化物半導体以外の半導体材料はシリコンであることを特徴とする記憶装置。
【請求項１１】
請求項１乃至請求項１０のいずれか一において、
前記駆動回路は、前記ビット線を駆動するビット線駆動回路と、前記ワード線を駆動するワード線駆動回路とを有し、
前記ビット線駆動回路は第１の駆動回路及び第２の駆動回路を有し、前記第１の駆動回路及び前記第２の駆動回路はそれぞれ、コラムデコーダ及びセンスアンプ部を有し、
前記ワード線駆動回路は第３の駆動回路及び第４の駆動回路を有し、前記第３の駆動回路及び前記第４の駆動回路はそれぞれ、ローデコーダを有し、
前記第１の駆動回路乃至前記第４の駆動回路は、前記複数のメモリセルアレイの下に配置されることを特徴とする記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図２１】
【図２２】
【公開番号】特開２０１２−２５６８２１（Ｐ２０１２−２５６８２１Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１１−１８４２９１（Ｐ２０１１−１８４２９１）
【出願日】平成２３年８月２６日（２０１１．８．２６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２３年８月２６日（２０１１．８．２６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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