記憶装置
【課題】高速動作が可能であり、且つ消費電力を低減することが可能な記憶装置、及び該記憶装置を有する半導体装置を提供する。
【解決手段】第１の入力端子、及び第１の入力端子の入力信号の反転信号が入力される第２の入力端子、並びに第１の信号が出力される第１の出力端子、及び第１の信号の反転信号が出力される第２の出力端子、を有するレベルシフタと、第１の信号が入力される第３の入力端子、及び第１の信号の反転信号が入力される第４の入力端子、並びに第３の出力端子を有する第１のバッファと、第１の信号の反転信号が入力される第５の入力端子、及び第１の信号が入力される第６の入力端子、並びに第４の出力端子を有する第２のバッファと、を有し、第１のバッファの第３の出力端子から出力される信号が、レベルシフタの第１の入力端子に入力され、第２のバッファの第４の出力端子から出力される信号が、レベルシフタの第２の入力端子に入力される。
【解決手段】第１の入力端子、及び第１の入力端子の入力信号の反転信号が入力される第２の入力端子、並びに第１の信号が出力される第１の出力端子、及び第１の信号の反転信号が出力される第２の出力端子、を有するレベルシフタと、第１の信号が入力される第３の入力端子、及び第１の信号の反転信号が入力される第４の入力端子、並びに第３の出力端子を有する第１のバッファと、第１の信号の反転信号が入力される第５の入力端子、及び第１の信号が入力される第６の入力端子、並びに第４の出力端子を有する第２のバッファと、を有し、第１のバッファの第３の出力端子から出力される信号が、レベルシフタの第１の入力端子に入力され、第２のバッファの第４の出力端子から出力される信号が、レベルシフタの第２の入力端子に入力される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性の記憶装置、及び当該記憶装置を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置において、高速動作が必要な場合、データを記憶する記憶部としてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の揮発性メモリが用いられている。一方、電源遮断時において、データを保持する必要が有る場合は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ等の不揮発性メモリが用いられている。
【０００３】
電源遮断時において、情報の保持を確実に行うため、半導体装置に電源が供給されている時は、ＳＲＡＭ等の高速動作が可能な揮発性メモリを使用し、電源が遮断される直前に低速動作である不揮発性メモリに情報を書き込むバックアップ方式がある。
【０００４】
また、揮発性メモリであるＳＲＡＭの電源を切ってもデータが保持されるＳＲＡＭの不揮発化（不揮発性ＳＲＡＭともいう）として、メモリセル内に強誘電体キャパシタを設けた不揮発性メモリの研究開発が進められている（特許文献１参照。）
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１４６０４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、バックアップ方式は、データを保持している揮発性メモリの数が多いと、データのバックアップに時間がかかり、電源遮断前と、電源復帰後にかかる消費電力が多くなる。
【０００７】
一方、強誘電体キャパシタ等の不揮発性の記憶素子をメモリセル内に有する記憶装置は、製造コストが高い、書き込み速度が遅いなどのデメリットがあるといった課題がある。
【０００８】
そこで、本発明の一態様は、高速動作が可能であり、且つ消費電力を低減することが可能な記憶装置、及び該記憶装置を有する半導体装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様は、第１の入力端子、及び第１の入力端子の入力信号の反転信号が入力される第２の入力端子、並びに第１の信号が出力される第１の出力端子、及び第１の信号の反転信号が出力される第２の出力端子、を有するレベルシフタと、第１の信号が入力される第３の入力端子、及び第１の信号の反転信号が入力される第４の入力端子、並びに第３の出力端子を有する第１のバッファと、第１の信号の反転信号が入力される第５の入力端子、及び第１の信号が入力される第６の入力端子、並びに第４の出力端子を有する第２のバッファと、を有し、第１のバッファの第３の出力端子から出力される信号が、レベルシフタの第１の入力端子に入力され、第２のバッファの第４の出力端子から出力される信号が、レベルシフタの第２の入力端子に入力される。
【００１０】
なお、第１のバッファの第３の出力端子と、レベルシフタの第１の入力端子とが接続される第１のノードにおいて、第１のデータを保持し、第２のバッファの第４の出力端子と、レベルシフタの第２の入力端子とが接続される第２のノードにおいて、第２のデータを保持する。また、第１のバッファ及び第２のバッファはそれぞれ、酸化物半導体膜にチャネル領域を有するトランジスタが直列接続されている。
【００１１】
本発明の一態様は、直列接続する第１のトランジスタ及び第２のトランジスタで構成される第１のバッファと、直列接続する第３のトランジスタ及び第４のトランジスタで構成される第２のバッファと、直列接続する第５のトランジスタ及び第６のトランジスタ、並びに直列接続する第７のトランジスタ及び第８のトランジスタで構成されるレベルシフタと、を有し、第１のトランジスタ、第４のトランジスタ、及び第７のトランジスタのゲート、並びに、第５のトランジスタのソース及びドレインの一方及び第６のトランジスタのソース及びドレインの一方の接続部が、第１の端子と接続し、第２のトランジスタ、第３のトランジスタ、及び第５のトランジスタのゲート、並びに、第７のトランジスタのソース及びドレインの一方及び第８のトランジスタのソース及びドレインの一方の接続部が、第２の端子と接続し、第６のトランジスタのゲートが、第３のトランジスタのソース及びドレインの一方及び第４のトランジスタのソース及びドレインの一方の接続部と接続する第１のノードと、第８のトランジスタのゲートが、第１のトランジスタのソース及びドレインの一方及び第２のトランジスタのソース及びドレインの一方の接続部と接続する第２のノードとを有し、第１のノード及び第２のノードにおいて、データを保持する記憶素子を有することを特徴とする。
【００１２】
第１のトランジスタ乃至第４のトランジスタは、酸化物半導体膜にチャネル領域を有するトランジスタであり、第５のトランジスタ及び第７のトランジスタは、ｐ型のトランジスタであり、第６のトランジスタ及び第８のトランジスタは、ｎ型のトランジスタである。
【００１３】
また、本発明の一態様は、直列接続する第１のトランジスタ及び第２のトランジスタで構成される第１のバッファと、直列接続する第３のトランジスタ及び第４のトランジスタで構成される第２のバッファと、直列接続する第５のトランジスタ乃至第７のトランジスタ、及び直列接続する第８のトランジスタ乃至第１０のトランジスタで構成されるレベルシフタと、を有し、第１のトランジスタ、第４のトランジスタ、及び第８のトランジスタのゲート、並びに、第６のトランジスタのソース及びドレインの一方及び第７のトランジスタのソース及びドレインの一方の接続部が、第１の端子と接続し、第２のトランジスタ、第３のトランジスタ、及び第５のトランジスタのゲート、並びに、第９のトランジスタのソース及びドレインの一方及び第１０のトランジスタのソース及びドレインの一方の接続部が、第２の端子と接続し、第６のトランジスタ及び第７のトランジスタのゲートが、第３のトランジスタのソース及びドレインの一方及び第４のトランジスタのソース及びドレインの一方の接続部と接続する第１のノードと、第９のトランジスタ及び第１０のトランジスタのゲートが、第１のトランジスタのソース及びドレインの一方及び第２のトランジスタのソース及びドレインの一方の接続部と接続する第２のノードにおいて、データを保持する記憶素子を有することを特徴とする。
【００１４】
上記記憶素子は、バッファの出力端子（トランジスタのソース及びドレインの一方）及びレベルシフタの入力端子（トランジスタのゲート）の接続部であるノードにおいて、データを保持する。バッファは、リーク電流が極めて低い酸化物半導体膜にチャネル領域を有するトランジスタで構成される。このため、電源電圧の供給が停止した後も、ノードの電圧を長期間に渡って保持することが可能となる。このため、記憶素子は不揮発性である。
【００１５】
また、長期の電源遮断によりノードにおける電位が変動しても、ノードの電位のリフレッシュが容易であるため、データ保持の誤動作を低減することができる。
【００１６】
また、電源遮断の後、電源が供給された場合、記憶装置のデータのバックアップをしなくともよいため、半導体装置の即時電源遮断や、電源供給後の高速復帰が可能であり、消費電力を低減できる。
【００１７】
また、上記記憶素子を複数有する記憶装置において、データの書込及び読み出しを行わない記憶素子は、電源を選択的に遮断できるため、半導体装置の消費電力を低減できる。
【００１８】
記憶素子は、酸化物半導体膜にチャネル領域を有するトランジスタと、当該トランジスタに接続する、半導体基板または絶縁性基板上に設けられた半導体膜を用いたトランジスタとで構成される。このため、半導体基板または絶縁性基板上に設けられた半導体膜を用いたトランジスタ上に、酸化物半導体膜にチャネル領域を有するトランジスタを積層することができ、半導体装置の高集積化が可能である。
【発明の効果】
【００１９】
本発明の一態様は、酸化物半導体膜にチャネル領域を有するトランジスタが直列接続されたバッファ、及びレベルシフタを用いて記憶素子を構成するため、電源が遮断されても記憶素子にデータを保持することができる。このため、起動時間を短縮することができると共に、低消費電力化が可能である。また、記憶素子において、半導体基板または絶縁性基板上に設けられた半導体膜を用いたトランジスタでレベルシフタを形成し、当該レベルシフタ上に酸化物半導体膜にチャネル領域を有するトランジスタでバッファを形成する。即ち、レベルシフタ及びバッファを積層させることができるため、高集積化が可能である。
【図面の簡単な説明】
【００２０】
【図１】本発明の一態様に係る記憶素子を説明するブロック図である。
【図２】本発明の一態様に係る記憶素子を説明する回路図である。
【図３】本発明の一態様に係る記憶素子を説明する回路図である。
【図４】本発明の一態様に係る記憶素子の動作を説明するタイミングチャートである。
【図５】本発明の一態様に係る記憶素子の動作を説明する回路図である。
【図６】本発明の一態様に係る記憶素子の動作を説明する回路図である。
【図７】本発明の一態様に係る記憶素子の動作を説明する回路図である。
【図８】本発明の一態様に係る記憶素子の動作を説明する回路図である。
【図９】本発明の一態様に係る記憶素子の動作を説明する回路図である。
【図１０】本発明の一態様に係る記憶素子の動作を説明する回路図である。
【図１１】本発明の一態様に係る記憶装置を説明する図である。
【図１２】本発明の一態様に係る記憶装置を説明する図である。
【図１３】本発明の一態様に係る記憶装置の作製方法を説明する断面図である。
【図１４】本発明の一態様に係る記憶装置の作製方法を説明する断面図である。
【図１５】本発明の一態様に係る記憶装置の作製方法を説明する断面図である。
【図１６】本発明の一態様に係る記憶装置の作製方法を説明する断面図である。
【図１７】本発明の一態様に係る酸化物材料の結晶構造を説明する図である。
【図１８】本発明の一態様に係る酸化物材料の結晶構造を説明する図である。
【図１９】本発明の一態様に係る酸化物材料の結晶構造を説明する図である。
【図２０】本発明の一態様に係る酸化物材料の結晶構造を説明する図である。
【図２１】計算によって得られた電界効果移動度のゲート電圧依存性を説明する図である。
【図２２】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図である。
【図２３】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図である。
【図２４】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図である。
【図２５】計算に用いたトランジスタの断面構造を説明する図である。
【図２６】酸化物半導体膜を用いたトランジスタによって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図である。
【図２７】試料１のトランジスタのＢＴストレス試験後のドレイン電流を説明する図である。
【図２８】試料２であるトランジスタのＢＴストレス試験後のドレイン電流を説明する図である。
【図２９】試料Ａ及び試料ＢのＸＲＤスペクトルを説明する図である。
【図３０】トランジスタのオフ電流と測定時基板温度との関係を説明する図である。
【図３１】ドレイン電流と電界効果移動度のゲート電圧依存性を説明する図である。
【図３２】基板温度としきい値電圧の関係及び基板温度と電界効果移動度の関係を説明する図である。
【発明を実施するための形態】
【００２１】
以下では、実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２２】
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることができるものとする。
【００２３】
「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。
【００２４】
回路図上は独立している構成要素どうしが電気的に接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００２５】
図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００２６】
「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものである。
【００２７】
（実施の形態１）
記憶装置に含まれる記憶素子の一形態について、図１乃至図３を用いて説明する。
【００２８】
図１は、本実施の形態に示す記憶素子を説明するブロック図である。
【００２９】
本実施の形態に示す記憶素子Ｍは、レベルシフタＬ、バッファＢ１、及びバッファＢ２を有する。
【００３０】
レベルシフタＬは、第１の入力端子ＩＮと、第２の入力端子ＩＮＢと、第１の出力端子ＯＵＴと、第２の出力端子ＯＵＴＢを有する。第２の入力端子ＩＮＢには、第１の入力端子ＩＮに入力される信号の反転信号が入力される。第１の出力端子ＯＵＴからは、信号Ｓ１が出力される。第２の出力端子ＯＵＴＢからは、第１の出力端子ＯＵＴから出力される信号Ｓ１の反転信号Ｓ１Ｂが出力される。
【００３１】
バッファＢ２は、第１の入力端子Ａ２と、第２の入力端子Ａ２Ｂと、出力端子Ｘ２とを有する。第２の入力端子Ａ２Ｂには、レベルシフタＬの第１の出力端子ＯＵＴから出力される信号Ｓ１が入力される。第１の入力端子Ａ２には、レベルシフタＬの第２の出力端子ＯＵＴＢから出力される信号Ｓ１の反転信号Ｓ１Ｂが入力される。出力端子Ｘ２からは、信号Ｓ２が出力され、当該信号Ｓ２がレベルシフタＬの第１の入力端子ＩＮに入力される。なお、信号Ｓ２は信号Ｓ１と論理値が同じ（例えば、信号Ｓ１及び信号Ｓ２の電位がＨｉｇｈ（または１を示す電位））である。
【００３２】
バッファＢ１は、第１の入力端子Ａ１と、第２の入力端子Ａ１Ｂと、出力端子Ｘ１とを有する。第２の入力端子Ａ１Ｂには、レベルシフタＬの第２の出力端子ＯＵＴＢから出力される信号Ｓ１の反転信号Ｓ１Ｂが入力される。第１の入力端子Ａ１には、レベルシフタＬの第１の出力端子ＯＵＴから出力される信号Ｓ１が入力される。出力端子Ｘ１からは、信号Ｓ２の反転信号Ｓ２Ｂが出力され、当該反転信号Ｓ２ＢがレベルシフタＬの第２の入力端子ＩＮに入力される。なお、反転信号Ｓ２Ｂも反転信号Ｓ１Ｂと論理値が同じ（例えば、反転信号Ｓ１Ｂ及び反転信号Ｓ２Ｂの電位がＬｏｗ（または０を示す電位））である。なお、バッファＢ１の第１の入力端子Ａ１、バッファＢ２の第２の入力端子Ａ２Ｂ、及びレベルシフタＬの第１の出力端子ＯＵＴが、図２に示す第１の端子Ｄと接続する。また、バッファＢ１の第２の入力端子Ａ１Ｂ、バッファＢ２の第１の入力端子Ａ２、及びレベルシフタＬの第２の出力端子ＯＵＴＢが、図２に示す第２の端子ＤＢと接続する。
【００３３】
バッファＢ１、Ｂ２は、オフ電流の極めて低いｎ型のトランジスタが直列接続している。また、オフ電流の極めて低いｎ型のトランジスタのソース及びドレイン一方の接続部において、出力端子Ｘ１、Ｘ２を構成する。オフ電流の低いトランジスタとは、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上と、エネルギーギャップの広い半導体膜でチャネル領域が形成されるトランジスタであり、代表的には、チャネル領域が、酸化物半導体膜、炭化シリコン、窒化ガリウム等で形成されるトランジスタである。
【００３４】
本実施の形態に示す記憶素子Ｍは、バッファＢ１の出力端子Ｘ１及びレベルシフタＬの第２の入力端子ＩＮＢの接続部（ノードＮ１）において電位（またはそれに対応する電荷量）をデータに応じて制御することにより、第１のデータを保持する。また、バッファＢ２の出力端子Ｘ２及びレベルシフタＬの第１の入力端子ＩＮの接続部（ノードＮ２）において電位（またはそれに対応する電荷量）をデータに応じて制御することにより、第１のデータと反転する第２のデータを保持する。例えば、ノードＮ２に所定の電位が充電された状態を「１」に対応させ、ノードＮ１に電位が充電されていない状態を「０」に対応させることによって、１ビットのデータを記憶することができる。
【００３５】
バッファＢ１及びバッファＢ２をそれぞれ、オフ電流が極めて低い、酸化物半導体膜にチャネル領域を有するトランジスタを直列接続して形成する。また、バッファＢ１、Ｂ２の出力端子Ｘ１、Ｘ２は、オフ電流の極めて低いｎ型のトランジスタのソース及びドレイン一方の接続部であり、当該接続部において、レベルシフタＬの入力端子の電位を制御している。このため、電源が遮断されても、第１のデータ及び第２のデータを保持することができることから、記憶素子Ｍは、不揮発性である。
【００３６】
また、レベルシフタＬから出力される信号は、バッファＢ１、Ｂ２を介して、レベルシフタＬに入力されるため、レベルシフタＬの出力データがフィードバックされる。即ち、記憶素子Ｍは、不揮発性のラッチとなる。また、長期の電源遮断時よりノードＮ１、Ｎ２で保持された電位の変動があっても、電源供給時にノードＮ１、Ｎ２の電位をリフレッシュすることが可能であり、記憶素子のデータの変動を低減することができる。
【００３７】
次に、図１に示す記憶素子Ｍの具体的な回路構成について、図２及び図３を用いて説明する。
【００３８】
図２は、記憶素子１００の一形態を示す回路図である。記憶素子１００は、直列接続する第１のトランジスタ１０１及び第２のトランジスタ１０２で構成されるバッファＢ１と、直列接続する第３のトランジスタ１０３及び第４のトランジスタ１０４で構成されるバッファＢ２と、レベルシフタ１０９とを有する。レベルシフタ１０９は、直列接続する第５のトランジスタ１０５及び第６のトランジスタ１０６と、直列接続する第７のトランジスタ１０７及び第８のトランジスタ１０８とを有する。
【００３９】
バッファＢ１において、第１のトランジスタ１０１のソース及びドレインの一方、並びに第２のトランジスタ１０２のソース及びドレインの一方が接続する。また、当該接続部がバッファＢ１の出力端子Ｘ１である。
【００４０】
バッファＢ２において、第３のトランジスタ１０３のソース及びドレインの一方、並びに第４のトランジスタ１０４のソース及びドレインの一方が接続する。また、当該接続部がバッファＢ２の出力端子Ｘ２である。
【００４１】
レベルシフタ１０９において、第５のトランジスタ１０５のソース及びドレインの一方、並びに第６のトランジスタ１０６のソース及びドレインの一方が接続する。また、当該接続部がレベルシフタ１０９の第２の出力端子ＯＵＴＢである。
【００４２】
レベルシフタ１０９において、第７のトランジスタ１０７のソース及びドレインの一方、並びに第８のトランジスタ１０８のソース及びドレインの一方が接続する。また、当該接続部がレベルシフタ１０９の第１の出力端子ＯＵＴである。
【００４３】
第１のトランジスタ１０１、第３のトランジスタ１０３、第５のトランジスタ１０５、及び第７のトランジスタ１０７のソース及びドレインの他方は、高電源電位Ｖｄｄを供給する配線に接続する。
【００４４】
第２のトランジスタ１０２、第４のトランジスタ１０４、第６のトランジスタ１０６、及び第８のトランジスタ１０８のソース及びドレインの他方は、低電源電位Ｖｓｓを供給する配線に接続する。
【００４５】
第２のトランジスタ１０２のゲート、第３のトランジスタ１０３のゲート、及び第５のトランジスタ１０５のゲート、並びに、第７のトランジスタ１０７のソース及びドレインの一方並びに第８のトランジスタ１０８のソース及びドレインの一方の接続部が、第１の端子Ｄと接続する。即ち、バッファＢ１の第１の入力端子Ａ１、バッファＢ２の第２の入力端子Ａ２Ｂ、及びレベルシフタの第１の出力端子ＯＵＴが、第１の端子Ｄと接続する。
【００４６】
また、第１のトランジスタ１０１のゲート、第４のトランジスタ１０４のゲート、及び第７のトランジスタ１０７のゲート、並びに、第５のトランジスタ１０５のソース及びドレインの一方並びに第６のトランジスタ１０６のソース及びドレインの一方の接続部が、第２の端子ＤＢと接続する。即ち、バッファＢ１の第２の入力端子Ａ１Ｂ、バッファＢ２の第１の入力端子Ａ２、及びレベルシフタの第２の出力端子ＯＵＴＢが、第２の端子ＤＢと接続する。
【００４７】
なお、第１の端子Ｄに入出力される信号は図１に示す信号Ｓ１に相当する。また、第２の端子ＤＢに入出力される信号は、図１に示す反転信号Ｓ１Ｂに相当する。即ち、第２の端子ＤＢに入力される信号は、第１の端子Ｄに入力される信号の反転信号である。また、第２の端子ＤＢから出力される信号は、第１の端子Ｄから出力される信号の反転信号である。第１の端子Ｄ及び第２の端子ＤＢは、外部から同時に信号が入力される。また、第１の端子Ｄ及び第２の端子ＤＢから同時に外部に信号を出力する。
【００４８】
また、第１のトランジスタ１０１のソース及びドレインの一方並びに第２のトランジスタ１０２のソース及びドレインの一方の接続部は、第８のトランジスタ１０８のゲートと接続する。即ち、バッファＢ１の出力端子Ｘ１と、レベルシフタの第２の入力端子ＩＮＢが接続する。なお、当該接続部をノードＮ１と示す。
【００４９】
また、第３のトランジスタ１０３のソース及びドレインの一方並びに第４のトランジスタ１０４のソース及びドレインの一方の接続部は、第６のトランジスタ１０６のゲートと接続する。即ち、バッファＢ２の出力端子Ｘ２と、レベルシフタの第１の入力端子ＩＮが接続する。なお、当該接続部をノードＮ２と示す。
【００５０】
第１のトランジスタ１０１乃至第４のトランジスタ１０４は、オフ電流の低いｎ型のトランジスタで形成される。オフ電流の低いトランジスタとは、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上と、エネルギーギャップの広い半導体膜でチャネル領域が形成されるトランジスタであり、代表的には、チャネル領域が、酸化物半導体、炭化シリコン、窒化ガリウム等で形成されるトランジスタである。
【００５１】
ここで、オフ電流の低いｎ型のトランジスタとして、酸化物半導体膜でチャネル領域が形成されるトランジスタを用いて説明する。なお、図中では、トランジスタのチャネル領域が酸化物半導体膜で形成されていることを示すため、「ＯＳ」の符号を付している。
【００５２】
また、第５のトランジスタ１０５及び第７のトランジスタ１０７は、ｐ型のトランジスタで形成される。第６のトランジスタ１０６及び第８のトランジスタ１０８は、ｎ型のトランジスタで形成される。第５のトランジスタ１０５乃至第８のトランジスタ１０８は、後述する半導体基板または絶縁性基板上に設けられた半導体膜を用いたトランジスタである。
【００５３】
次に、記憶装置に含まれる記憶素子の別形態について、図３を用いて説明する。本実施の形態で説明する記憶素子１１０は、図２に示す記憶素子１００と比較して、レベルシフタ回路の一部のトランジスタがインバータで構成されている点が異なる。
【００５４】
図３は、記憶素子１１０の一形態を示す回路図である。記憶素子１１０は、直列接続する第１のトランジスタ１１１及び第２のトランジスタ１１２で構成されるバッファＢ１と、直列接続する第３のトランジスタ１１３及び第４のトランジスタ１１４で構成されるバッファＢ２と、レベルシフタ１２９とを有する。レベルシフタ１２９は、直列接続する第５のトランジスタ１１５、第６のトランジスタ１１６、及び第７のトランジスタ１１７と、直列接続する第８のトランジスタ１１８、第９のトランジスタ１１９、及び第１０のトランジスタ１２０とを有する。
【００５５】
バッファＢ１において、第１のトランジスタ１１１のソース及びドレインの一方、並びに第２のトランジスタ１１２のソース及びドレインの一方が接続する。また、当該接続部がバッファＢ１の出力端子Ｘ１である。
【００５６】
バッファＢ２において、第３のトランジスタ１１３のソース及びドレインの一方、並びに第４のトランジスタ１１４のソース及びドレインの一方が接続する。また、当該接続部がバッファＢ２の出力端子Ｘ２である。
【００５７】
レベルシフタ１２９において、第６のトランジスタ１１６のソース及びドレインの一方、並びに第７のトランジスタ１１７のソース及びドレインの一方が接続する。また、当該接続部がレベルシフタ１２９の第２の出力端子ＯＵＴＢである。また、第５のトランジスタ１１５のソース及びドレインの一方と、第６のトランジスタ１１６のソース及びドレインの他方が接続する。
【００５８】
レベルシフタ１２９において、第９のトランジスタ１１９のソース及びドレインの一方、並びに第１０のトランジスタ１２０のソース及びドレインの一方が接続する。また、当該接続部がレベルシフタ１２９の第１の出力端子ＯＵＴである。また、第８のトランジスタ１１８のソース及びドレインの一方と、第９のトランジスタ１１９のソース及びドレインの他方が接続する。
【００５９】
第１のトランジスタ１１１、第３のトランジスタ１１３、第５のトランジスタ１１５、及び第８のトランジスタ１１８のソース及びドレインの他方は、高電源電位Ｖｄｄを供給する配線に接続する。
【００６０】
第２のトランジスタ１１２、第４のトランジスタ１１４、第７のトランジスタ１１７、及び第１０のトランジスタ１２０のソース及びドレインの他方は、低電源電位Ｖｓｓを供給する配線に接続する。
【００６１】
第２のトランジスタ１１２のゲート、第３のトランジスタ１１３のゲート、及び第５のトランジスタ１１５のゲート、並びに、第９のトランジスタ１１９のソース及びドレインの一方並びに第１０のトランジスタ１２０のソース及びドレインの一方の接続部が、第１の端子Ｄと接続する。即ち、バッファＢ１の第１の入力端子Ａ１、バッファＢ２の第２の入力端子Ａ２Ｂ、及びレベルシフタの第１の出力端子ＯＵＴが、第１の端子Ｄと接続する。
【００６２】
また、第１のトランジスタ１１１のゲート、第４のトランジスタ１１４のゲート、及び第８のトランジスタ１１８のゲート、並びに、第６のトランジスタ１１６のソース及びドレインの一方並びに第７のトランジスタ１１７のソース及びドレインの一方の接続部が、第２の端子ＤＢと接続する。即ち、バッファＢ１の第２の入力端子Ａ１Ｂ、バッファＢ２の第１の入力端子Ａ２、及びレベルシフタの第２の出力端子ＯＵＴＢが第２の端子ＤＢと接続する。
【００６３】
また、第１のトランジスタ１１１のソース及びドレインの一方並びに第２のトランジスタ１１２のソース及びドレインの一方の接続部は、第９のトランジスタ１１９及び第１０のトランジスタ１２０のゲートと接続する。即ち、バッファＢ１の出力端子Ｘ１と、レベルシフタの第２の入力端子ＩＮＢが接続する。なお、当該接続部をノードＮ１１と示す。
【００６４】
また、第３のトランジスタ１１３のソース及びドレインの一方並びに第４のトランジスタ１１４のソース及びドレインの一方の接続部は、第６のトランジスタ１１６及び第７のトランジスタ１１７のゲートと接続する。即ち、バッファＢ２の出力端子Ｘ２と、レベルシフタの第１の入力端子ＩＮが接続する。なお、当該接続部をノードＮ１２と示す。
【００６５】
第１のトランジスタ１１１乃至第４のトランジスタ１１４は、オフ電流の低いｎ型のトランジスタで形成される。オフ電流の低いｎ型のトランジスタとは、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上と、エネルギーギャップの広い半導体膜でチャネル領域が形成されるトランジスタであり、代表的には、チャネル領域が、酸化物半導体膜、炭化シリコン、窒化ガリウム等で形成されるトランジスタである。
【００６６】
また、第５のトランジスタ１１５、第６のトランジスタ１１６、第８のトランジスタ１１８、及び第９のトランジスタ１１９は、ｐ型のトランジスタで形成される。第７のトランジスタ１１７及び第１０のトランジスタ１２０は、ｎ型のトランジスタで形成される。また、第６のトランジスタ１１６及び第７のトランジスタ１１７でインバータを構成する。また、第９のトランジスタ１１９及び第１０のトランジスタ１２０でインバータを構成する。第５のトランジスタ１１５乃至第１０のトランジスタ１２０は、後述する半導体基板または絶縁性基板上に設けられた半導体膜を用いたトランジスタである。
【００６７】
図２及び図３に示す記憶素子１００、１１０は、長時間電源を遮断した状態により、ノードの電位が低下しても、レベルシフタにより当該電位を上昇させた電位を出力するため、ノードのデータを読み取ることができる。更に、当該データを元のノードにフィードバックすることで、ノードの電位をリフレッシュすることができる。
【００６８】
また、図３に示す記憶素子１１０は、レベルシフタ１２９において、高電源電位Ｖｄｄ及び低電源電位Ｖｓｓの間にインバータを有するため、高電源電位Ｖｄｄを供給する配線から低電源電位Ｖｓｓを供給する配線への貫通電流を低減することができ、図２と比較してさらに消費電力を低減することができる。
【００６９】
ここで、本実施の形態に示す記憶素子のリフレッシュ方法について説明する。ここでは、一例として、図２に示す記憶素子１００のリフレッシュ動作について、図４〜図１０を用いて説明する。
【００７０】
図４は、ノードＮ１にＬｏｗ（０Ｖ）、ノードＮ２にＶｈｏｌｄを印加した状態で電源を遮断した後の、リフレッシュ動作における、高電源電位Ｖｄｄ、第１の端子Ｄ、第２の端子ＤＢ、ノードＮ１、及びノードＮ２それぞれの電位を実線で示すタイミングチャート図である。また、図５〜図１０は、各期間ｔ１〜ｔ６における記憶素子を示す回路図である。図５〜図１０において、非導通状態のトランジスタにはバツ印を付す。なお、Ｖｈｏｌｄは高電源電位Ｖｄｄ（Ｈｉｇｈ）からｎ型のトランジスタのしきい値電圧（Ｖｔｈ＿ｎ）分下がった電圧のことをいい、Ｌｏｗ＜Ｖｔｈ＿ｎ＜Ｖｈｏｌｄ＜Ｈｉｇｈである。
【００７１】
＜電源遮断状態（期間ｔ１）＞
図４及び図５を用いて、記憶素子１００の電源遮断状態（期間ｔ１）について説明する。
【００７２】
例えば、ノードＮ１にＬｏｗ（０Ｖ）、ノードＮ２にＶｈｏｌｄの電位が書き込まれるが、長時間電源を遮断した状態により、ノードＮ２の電位が低下し、ノードＮ２がＬｏｗからｎ型のトランジスタのしきい値電圧（Ｖｔｈ＿ｎ）の間の電位となる。なお、電源が遮断されているため、高電源電位Ｖｄｄ及び低電源電位Ｖｓｓ、並びに第１の端子Ｄ及び第２の端子ＤＢの電位は、Ｌｏｗである。即ち、第１のトランジスタ１０１乃至第８のトランジスタ１０８は非導通状態である。
【００７３】
＜電源供給（期間ｔ２）＞
図４及び図６を用いて、記憶素子１００に電源を供給した状態（期間ｔ２）について説明する。
【００７４】
記憶装置に電源を供給すると、第１のトランジスタ１０１、第３のトランジスタ１０３、第５のトランジスタ１０５、及び第７のトランジスタ１０７のソース及びドレインの他方が接続する高電源電位Ｖｄｄを供給する配線にＨｉｇｈが印加される。
【００７５】
なお、記憶装置に電源を供給してもしばらくの間は、第１の端子Ｄ及び第２の端子ＤＢには電荷が充電されず、第１の端子Ｄ及び第２の端子ＤＢの電位はＬｏｗである。このため、ｐ型のトランジスタである第５のトランジスタ１０５及び第７のトランジスタ１０７は導通状態となるが、第１のトランジスタ１０１乃至第４のトランジスタ１０４、及びｎ型のトランジスタである第６のトランジスタ１０６及び第８のトランジスタ１０８は非導通状態のままである。
【００７６】
第５のトランジスタ１０５及び第７のトランジスタ１０７が導通状態となることで、第５のトランジスタ１０５のソース及びドレインの一方、第６のトランジスタ１０６のソース及びドレインの一方、第７のトランジスタ１０７のゲート、及び第２の端子ＤＢが接続するノードＮ３と、第７のトランジスタ１０７のソース及びドレインの一方、第８のトランジスタ１０８のソース及びドレインの一方、第５のトランジスタ１０５のゲート、及び第１の端子Ｄが接続するノードＮ４とに、電荷が充電され、ノードＮ３、Ｎ４の電位、即ち第１の端子Ｄ、及び第２の端子ＤＢの電位が上昇する。
【００７７】
＜ノードＮ１、Ｎ２での電荷充電状態（期間ｔ３）＞
図４及び図７を用いて、ノードＮ１、Ｎ２への電荷の充電状態（期間ｔ３）について説明する。
【００７８】
ノードＮ３は第２の端子ＤＢと接続し、ノードＮ４は第１の端子Ｄと接続するため、ノードＮ３、Ｎ４の電位（即ち、第１の端子Ｄ、第２の端子ＤＢの電位）が上昇し、第１のトランジスタ１０１〜第４のトランジスタ１０４のしきい値電圧（Ｖｔｈ＿ｏｓ）以上となると、第１のトランジスタ１０１乃至第４のトランジスタ１０４が導通状態となる。
【００７９】
第１のトランジスタ１０１及び第３のトランジスタ１０３のソース及びドレインの他方はＨｉｇｈが印加される高電源電位Ｖｄｄを供給する配線に接続するため、第１のトランジスタ１０１及び第３のトランジスタ１０３に電流が流れ、ノードＮ１、Ｎ２に電荷が充電され、ノードＮ１、Ｎ２の電位が上昇する。
【００８０】
＜ｐ型のトランジスタの非導通状態（期間ｔ４）＞
図４及び図８を用いて、ｐ型のトランジスタの非導通状態（期間ｔ４）について説明する。
【００８１】
期間ｔ３により第１の端子Ｄ、第２の端子ＤＢの電位がＨｉｇｈまで上昇する。この結果、ｐ型である第５のトランジスタ１０５及び第７のトランジスタ１０７が非導通となる。また、ｎ型である第６のトランジスタ１０６及び第８のトランジスタ１０８は非導通状態であるため、ノードＮ３と第２の端子ＤＢの電位、ノードＮ４と第１の端子Ｄの電位は、Ｈｉｇｈである。
【００８２】
＜第６のトランジスタの導通及び第１の端子Ｄの電位の低下（期間ｔ５）＞
図４及び図９を用いて、ｎ型である第６のトランジスタの導通及び第１の端子Ｄの電位の低下（期間ｔ５）について説明する。
【００８３】
第１の端子Ｄの電位及び第２の端子ＤＢの電位がそれぞれＨｉｇｈであるため、第１のトランジスタ１０１〜第４のトランジスタ１０４は導通状態となり、電流が流れる。この結果、ノードＮ１、Ｎ２の電位が上昇する。なお、電源遮断状態において、ノードＮ２はノードＮ１より電位が高いため、ノードＮ２の電位がノードＮ１の電位がｎ型である第８のトランジスタ１０８のしきい値電圧（Ｖｔｈ＿ｎ）以上に上昇するより先に、ｎ型である第６のトランジスタ１０６のしきい値電圧（Ｖｔｈ＿ｎ）以上に上昇する。ノードＮ２は第６のトランジスタ１０６のゲートと接続するため、第６のトランジスタ１０６が導通状態となる。
【００８４】
また、第６のトランジスタ１０６と直列接続する第５のトランジスタ１０５は非導通状態であるため、第５のトランジスタ１０５、第６のトランジスタ１０６、及び第２の端子ＤＢの接続部であるノードＮ３の電位が減少する。一方、第１の端子Ｄが接続するノードＮ４においては、第７のトランジスタ１０７及び第８のトランジスタ１０８が非導通状態であるため、電位は変化しない。
【００８５】
＜第１のトランジスタ及び第４のトランジスタの非導通、並びにリフレッシュの完了（期間ｔ６）＞
図４及び図１０を用いて、第１のトランジスタ及び第４のトランジスタの非導通、並びにリフレッシュの完了（期間ｔ６）について説明する。
【００８６】
第２の端子ＤＢの電位が減少し、第１のトランジスタ１０１及び第４のトランジスタ１０４のしきい値電圧（Ｖｔｈ＿ｏｓ）より低くなると、第２の端子ＤＢにゲートが接続する第１のトランジスタ１０１及び第４のトランジスタ１０４は非導通状態となる。このため、ノードＮ１の電位が減少する。また、ノードＮ２の電位は、期間ｔ３〜期間ｔ５と比較して、更に高くなる。
【００８７】
また、第２の端子ＤＢにゲートが接続する第７のトランジスタ１０７が導通状態となる。一方、ノードＮ１の電位が減少するため、第８のトランジスタ１０８が非導通状態である。これらのため、ノードＮ４の電位が上昇し、Ｈｉｇｈとなると、定常状態となる。
【００８８】
また、電位がＨｉｇｈである第１の端子Ｄにゲートが接続する第５のトランジスタ１０５は非導通状態となる。一方、ノードＮ２の電位は増加するため、第６のトランジスタ１０６が導通状態である。これらのため、ノードＮ３の電位が減少し、Ｌｏｗとなると、定常状態となる。
【００８９】
この結果、ノードＮ１はＬｏｗ（０Ｖ）となり、第２の端子ＤＢと同様の論理値（Ｌｏｗ）となる。また、ノードＮ２は、Ｖｈｏｌｄとなり、第１の端子Ｄと同様の論理値（Ｈｉｇｈ）となる。
【００９０】
本実施の形態に示す記憶素子は、酸化物半導体膜にチャネル領域を有するトランジスタのソース及びドレインの一方と、ｎ型のトランジスタまたはｐ型のトランジスタのゲートとが接続するノードにおいて、データを保持する。酸化物半導体膜にチャネル領域を有するトランジスタは、オフ電流が極めて低いため、電源電圧の供給が停止した後も、ノードの電圧を長期間に渡って保持することが可能となる。このため、記憶素子は不揮発性である。
【００９１】
また、電源供給後のリフレッシュが容易であるため、データ保持の誤動作を低減することができると共に、バックアップ動作を必要としないため、起動時間を短くすることができる。
【００９２】
ところで、不揮発性の記憶素子として磁気トンネル接合素子（ＭＴＪ素子）が知られている。ＭＴＪ素子は、絶縁膜を介して上下に配置している膜中のスピンの向きが平行であれば低抵抗状態、反平行であれば高抵抗状態となることで情報を記憶する素子である。したがって、本実施の形態で示す酸化物半導体を用いた記憶素子とは原理が全く異なっている。表１はＭＴＪ素子と、本実施の形態に係る半導体装置との対比を示す。
【００９３】
【表１】
【００９４】
ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると強磁性が失われてしまうという欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといった問題がある。
【００９５】
原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされるとスピンの向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。
【００９６】
さらに、ＭＴＪ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。ＭＴＪ素子はビット当たりの材料コストから見ても高価であると考えられる。
【００９７】
一方、本実施の形態で示す酸化物半導体を用いたトランジスタは、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性が良いといえる。
【００９８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００９９】
（実施の形態２）
本実施の形態では、実施の形態１に示す記憶素子を有する記憶装置について、図１１及び図１２を用いて説明する。
【０１００】
図１１に示す記憶装置は、メモリセルアレイ１５１、カラムデコーダ１５２、ローデコーダ１５３、インターフェース回路（図示しない。）を有する。メモリセルアレイ１５１は、マトリクス状に配置された複数のメモリセル１５５を有する。メモリセル１５５は、ワード線にゲートが接続する第１のスイッチ１５９及び第２のスイッチ１６１、並びに記憶素子１５７を有する。第１のスイッチ１５９のソース及びドレインの一方は第１のビット線ＢＬ１と接続し、ソース及びドレインの他方は記憶素子１５７の第１の端子Ｄと接続する。第２のスイッチ１６１のソース及びドレインの一方は第２のビット線ＢＬ２と接続し、ソース及びドレインの他方は記憶素子１５７の第２の端子ＤＢと接続する。なお、第２のビット線ＢＬ２には、第１のビット線ＢＬ１の反転信号が入力される。
【０１０１】
インターフェース回路は、外部信号からカラムデコーダ１５２及びローデコーダ１５３を駆動するための信号を生成すると共に、読出したメモリセル１５５のデータを外部に出力する。
【０１０２】
カラムデコーダ１５２は、インターフェース回路からメモリセル１５５を駆動するための信号を受け取り、ビット線ＢＬ１、ＢＬ２に送る書込みまたは読出しを行うための信号を生成する。ローデコーダ１５３は、インターフェース回路からメモリセル１５５を駆動するための信号を受け取り、ワード線ＷＬに送る書込みもしくは読出しを行うための信号を生成する。カラムデコーダ１５２からビット線ＢＬ１、ＢＬ２へ出力する信号及びローデコーダ１５３からワード線ＷＬへ出力する信号により、メモリセルアレイ１５１の中においてアクセスを行うメモリセルが一意に定まる。
【０１０３】
記憶素子１５７に実施の形態１で示した記憶素子Ｍ、１００、１１０を適宜用いることができる。
【０１０４】
図１１と異なる記憶装置について、図１２を用いて説明する。
【０１０５】
図１２に示す記憶装置は、メモリセルアレイ１８１、カラムデコーダ１５２、ローデコーダ１５３、インターフェース回路（図示しない。）を有する。メモリセルアレイ１８１は、マトリクス状に配置された複数のメモリセル１６５を有する。メモリセル１６５は、第１のワード線ＷＬ１にゲートが接続する第１のスイッチ１６９及び第２のスイッチ１７１、第２のワード線ＷＬ２にゲートが接続する第３のスイッチ１７０及び第４のスイッチ１７２、並びに記憶素子１６７を有する。
【０１０６】
第１のスイッチ１６９のソース及びドレインの一方は第１のビット線ＢＬ１と接続し、ソース及びドレインの他方は記憶素子１６７の第１の端子Ｄと接続する。第２のスイッチ１７１のソース及びドレインの一方は第２のビット線ＢＬ２と接続し、ソース及びドレインの他方は記憶素子１６７の第２の端子ＤＢと接続する。第３のスイッチ１７０のソース及びドレインの一方は第３のビット線ＢＬ３と接続し、ソース及びドレインの他方は記憶素子１６７の第１の端子Ｄと接続する。第４のスイッチ１７２のソース及びドレインの一方は第４のビット線ＢＬ４と接続し、ソース及びドレインの他方は記憶素子１６７の第２の端子ＤＢと接続する。なお、第２のビット線ＢＬ２には、第１のビット線ＢＬ１の反転信号が入力され、第３のビット線ＢＬ３には、第４のビット線ＢＬ４の反転信号が入力される。
【０１０７】
カラムデコーダ１５２は、インターフェース回路からメモリセル１６５を駆動するための信号を受け取り、第１のビット線ＢＬ１〜第４のＢＬ４に送る書込みまたは読出しを行うための信号を生成する。ローデコーダ１５３は、インターフェース回路からメモリセル１６５を駆動するための信号を受け取り、第１のワード線ＷＬ１及び第２のワード線ＷＬ２に送る書込みもしくは読出しを行うための信号を生成する。カラムデコーダ１５２から第１のビット線ＢＬ１〜第４のＢＬ４へ出力する信号、並びにローデコーダ１５３から第１のワード線ＷＬ１及び第２のワード線ＷＬ２へ出力する信号により、メモリセルアレイ１８１の中においてアクセスを行うメモリセルが一意に定まる。
【０１０８】
図１１及び図１２に示す記憶装置は、記憶素子以外の構成は従来のＳＲＡＭと同様である。また、記憶素子１５７、１６７が不揮発性であるため、本実施の形態に示す記憶装置は、不揮発性ＳＲＡＭである。
【０１０９】
ここで記憶装置の書込み及び読み出しについて、説明する。ここでは、代表例として図１１に示す記憶装置を用いて説明する。
【０１１０】
＜データの書込＞
ワード線ＷＬをＨｉｇｈにして、第１のスイッチ１５９及び第２のスイッチ１６１を導通状態とする。このとき、第１のビット線ＢＬ１をＨｉｇｈ、第２のビット線ＢＬ２をＬｏｗとする。この結果、第１のスイッチ１５９から記憶素子１５７の第１の端子ＤにＨｉｇｈを入力する。また、第２のスイッチ１６１から記憶素子１５７の第２の端子ＤＢにＬｏｗを入力する。この結果、記憶素子１５７のノードに電荷を保持し、データを書き込むことができる。例えば、図２の記憶素子１００においては、ノードＮ１に０を書込み、ノードＮ２に１を書き込むことができる。また、図３の記憶素子１１０においては、ノードＮ１１に０を書込み、ノードＮ１２に１を書き込むことができる。
【０１１１】
一方、ワード線ＷＬをＨｉｇｈにして、第１のスイッチ１５９及び第２のスイッチ１６１を導通状態とする。このとき、第１のビット線ＢＬ１をＬｏｗ、第２のビット線ＢＬ２をＨｉｇｈとする。この結果、例えば、図２の記憶素子１００においては、ノードＮ１に１を書込み、ノードＮ２に０を書き込むことができる。また、図３の記憶素子１１０においては、ノードＮ１１に１を書込み、ノードＮ１２に０を書き込むことができる。
【０１１２】
＜データの保持＞
実施の形態１に示す記憶素子は、不揮発性であるため、記憶装置の電源が遮断されても、ノードにデータを保持することができる。
【０１１３】
＜データの読み出し＞
一方、カラムデコーダ１５２内に設けられているプリチャージ回路が、ビット線ＢＬ１、ＢＬ２の電位を制御した後に、ワード線ＷＬをＨｉｇｈにして、第１のスイッチ１５９及び第２のスイッチ１６１を導通状態とする。このとき、図２の記憶素子１００においては、記憶素子１５７の第１の端子Ｄを介して、ノードＮ１に保持された電荷に基づいたデータを第１のビット線ＢＬ１から読出し、記憶素子１５７の第２の端子ＤＢを介して、ノードＮ２に保持された電荷に基づいたデータを第２のビット線ＢＬ２から読み出す。また、図３の記憶素子１１０においては、記憶素子１５７の第１の端子Ｄを介して、ノードＮ１１に保持された電荷に基づいたデータを第１のビット線ＢＬ１から読出し、記憶素子１５７の第２の端子ＤＢを介して、ノードＮ１２に保持された電荷に基づいたデータを第２のビット線ＢＬ２から読み出す。
【０１１４】
なお、第１のビット線ＢＬ１及び第２のビット線ＢＬ２は、増幅回路に接続され、読み出し回路からデータが出力される。
【０１１５】
実施の形態１に示す記憶素子は不揮発性であるため、記憶装置において、データの書込み及び読み出しを行わないメモリセルの電源を遮断することができる。このため、従来のＳＲＡＭと比較して、消費電力を低減することができる。
【０１１６】
また、図１２に示す記憶装置は、各メモリセルにおいて、それぞれ異なるワード線及びビット線に接続するスイッチを、記憶素子の第１の入力端子側及び第２の入力端子側にそれぞれ２つ設けている。このため、第１のワード線ＷＬ１、第１のビット線ＢＬ１、及び第２のビット線ＢＬ２に書込みデータを入力し、第４のワード線ＷＬ４、第３のビット線ＢＬ３、及び第４のビット線ＢＬ４に読出しデータを入力することで、異なるメモリセルにおいて書込み及び読み出しを同時に行うことができる。
【０１１７】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１１８】
（実施の形態３）
本実施の形態では、実施の形態２に示す記憶装置の作製方法について、図２及び図１３〜図１６を用いて説明する。ここでは、図２の回路図で示す、酸化物半導体膜にチャネル領域を有する第１のトランジスタ１０１、ｐ型である第７のトランジスタ１０７、及びｎ型である第８のトランジスタ１０８の作製方法について説明する。なお、図１３〜図１６において、Ａ−Ｂに示す断面図は、第１のトランジスタ１０１、第７のトランジスタ１０７、及び第８のトランジスタ１０８が形成される領域の断面図に相当し、Ｃ−Ｄに示す断面図は、第１のトランジスタ１０１のソース及びドレインの一方と、第８のトランジスタ１０８のゲートの接続領域の断面図に相当する。
【０１１９】
図１３（Ａ）に示すように、ｎ型の半導体基板２０１に素子分離領域２０３を形成した後、ｎ型の半導体基板２０１の一部にｐウェル領域２０５を形成する。
【０１２０】
ｎ型の半導体基板２０１としては、ｎ型の導電型を有する単結晶シリコン基板（シリコンウェハー）、化合物半導体基板（ＳｉＣ基板、サファイア基板、ＧａＮ基板等）を用いることができる。
【０１２１】
また、ｎ型の半導体基板２０１の代わりに、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法や、ＥＬＴＲＡＮ法（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ：キャノン社の登録商標）等を用いて形成したＳＯＩ基板を用いてもよい。また、ｎ型の半導体基板２０１の代わりに、絶縁性基板上に結晶性を有する半導体層が形成される基板を用いてもよい。
【０１２２】
素子分離領域２０３は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等を用いて形成する。
【０１２３】
ｐウェル領域２０５は、ホウ素等のｐ型を付与する不純物元素が、５×１０１５ｃｍ−３〜１×１０１６ｃｍ−３程度の濃度で添加されている。ｐウェル領域２０５は、半導体基板２０１の一部にマスクを形成したのち、半導体基板２０１の一部にｐ型を付与する不純物元素を添加して、形成される。
【０１２４】
なお、ここでは、ｎ型の半導体基板を用いているが、ｐ型の半導体基板を用い、ｐ型の半導体基板にｎ型を付与するリン、ヒ素等の不純物元素が添加されたｎウェル領域を形成してもよい。
【０１２５】
次に、図１３（Ｂ）に示すように、半導体基板２０１上にゲート絶縁膜２０７、２０８及びゲート電極２０９、２１０を形成する。
【０１２６】
熱処理を行い半導体基板２０１の表面を酸化した酸化シリコン膜を形成する。または、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有する膜（酸窒化シリコン膜）との積層構造で形成する。次に、酸化シリコン膜または酸窒化シリコン膜の一部を選択的にエッチングして、ゲート絶縁膜２０７、２０８を形成する。若しくは、厚さ５〜５０ｎｍの酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）であるタンタル酸化物、酸化ハフニウム、酸化ハフニウムシリケート、酸化ジルコニウム、酸化アルミニウム、酸化チタンなどの金属酸化物、または酸化ランタンなどの希土類酸化物等を、ＣＶＤ法、スパッタリング法等を用いて形成した後、選択的に一部をエッチングして、ゲート絶縁膜２０７、２０８を形成する。
【０１２７】
ゲート電極２０９、２１０は、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造でゲート電極２０９、２１０を形成してもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。
【０１２８】
ゲート電極２０９、２１０は、導電膜をスパッタリング法、ＣＶＤ法等により形成した後、該導電膜の一部を選択的にエッチングして形成される。
【０１２９】
ここでは、熱処理を行い、半導体基板２０１上の表面を酸化した酸化シリコン膜を形成し、該酸化シリコン膜上に窒化タンタル膜及びタングステン膜が積層された導電膜をスパッタリング法により形成した後、酸化シリコン膜及び導電膜のそれぞれ一部を選択的にエッチングして、ゲート絶縁膜２０７、２０８及びゲート電極２０９、２１０を形成する。
【０１３０】
次に、図１３（Ｃ）に示すように、半導体基板２０１にｐ型を付与する不純物元素を添加してｐ型の不純物領域２１３ａ、２１３ｂを形成する。また、ｐウェル領域２０５にｎ型を付与する不純物元素を添加して、ｎ型の不純物領域２１１ａ、２１１ｂを形成する。ｎ型の不純物領域２１１ａ、２１１ｂ、及びｐ型の不純物領域２１３ａ、２１３ｂにおけるｎ型を付与する不純物元素及びｐ型を付与する不純物元素の濃度は、１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下である。ｎ型を付与する不純物元素及びｐ型を付与する不純物元素は、イオンドーピング法、イオン注入法等を適宜用いて、半導体基板２０１及びｐウェル領域２０５に添加する。
【０１３１】
次に、図１３（Ｄ）に示すように、半導体基板２０１、素子分離領域２０３、ゲート絶縁膜２０７、２０８、及びゲート電極２０９、２１０上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２１５、２１７を形成する。
【０１３２】
絶縁膜２１５、２１７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜２１５をＣＶＤ法により形成することで、絶縁膜２１５の水素含有量が高まるため、加熱処理により、半導体基板を水素化し、水素によりダングリングボンドを終端させ、欠陥を低減することができる。
【０１３３】
また、絶縁膜２１７として、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）などの無機材料、または、ポリイミド、アクリルなどの有機材料を用いて形成することで、絶縁膜２１７の平坦性を高めることができる。
【０１３４】
絶縁膜２１５または絶縁膜２１７を形成した後、不純物領域２１１ａ、２１１ｂ、２１３ａ、２１３ｂに添加された不純物元素を活性化するための熱処理を行う。
【０１３５】
以上の工程により、図２に示すｐ型である第７のトランジスタ１０７及びｎ型である第８のトランジスタ１０８を作製することができる。
【０１３６】
次に、絶縁膜２１５、２１７の一部を選択的にエッチングして、開口部を形成する。次に、開口部にコンタクトプラグ２１９ａ〜２１９ｄを形成する。代表的には、スパッタリング法、ＣＶＤ法、メッキ法等により導電膜を形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化処理を行い、導電膜の表面の不要な部分を除去して、コンタクトプラグ２１９ａ〜２１９ｄを形成する。
【０１３７】
コンタクトプラグ２１９ａ〜２１９ｄとなる導電膜は、ＷＦ６ガスとＳｉＨ４ガスからＣＶＤ法でタングステンシリサイドを形成し、開口部に導電膜を埋め込むことで形成される。
【０１３８】
次に、絶縁膜２１７及びコンタクトプラグ２１９ａ〜２１９ｄ上に、スパッタリング法、ＣＶＤ法、メッキ法等により絶縁膜を形成した後、該絶縁膜の一部を選択的にエッチングし、溝部を有する絶縁膜２２１ａ〜２２１ｅを形成する。次に、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ法等により平坦化処理を行い、該導電膜の表面の不要な部分を除去して、配線２２３ａ〜２２３ｃを形成する（図１４（Ａ）参照）。
【０１３９】
絶縁膜２２１ａ〜２２１ｅは、絶縁膜２１５と同様の材料を用いて形成することができる。
【０１４０】
配線２２３ａ〜２２３ｃとして、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【０１４１】
平坦化された絶縁膜２２１ａ〜２２１ｅ及び配線２２３ａ〜２２３ｃを用いることで、後に形成する酸化物半導体膜を有するトランジスタにおける電気特性のばらつきを低減することができる。また、歩留まり高く酸化物半導体膜を有するトランジスタを形成することができる。
【０１４２】
次に、加熱処理またはプラズマ処理により、絶縁膜２２１ａ〜２２１ｅ及び配線２２３ａ〜２２３ｃに含まれる水素、水等を脱離させることが好ましい。この結果、後の加熱処理において、後に形成される絶縁膜及び酸化物半導体膜中に水素、水等が拡散することを防ぐことができる。なお、加熱処理は、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気にて、１００℃以上基板の歪み点未満で行う。また、プラズマ処理は、希ガス、酸素、窒素または酸化窒素（亜酸化窒素、一酸化窒素、二酸化窒素など）を用いる。
【０１４３】
次に、絶縁膜２２１ａ〜２２１ｅ及び配線２２３ａ〜２２３ｃ上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２２５を形成する。絶縁膜２２５としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウムを単層または積層して形成する。また、絶縁膜２２５として、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成することが好ましい。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いる。加熱により酸素の一部が脱離する酸化絶縁膜は、加熱により酸素が脱離するため、加熱により酸化物半導体膜に酸素を拡散させることができる。
【０１４４】
次に、絶縁膜２２５上に、スパッタリング法、塗布法、印刷法、パルスレーザー蒸着法等を用いて酸化物半導体膜２２７を形成する（図１４（Ｂ）参照）。ここでは、酸化物半導体膜２２７として、スパッタリング法により、１ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上３０ｎｍ以下の厚さで酸化物半導体膜を形成する。酸化物半導体膜２２７の厚さを上記厚さとすることで、トランジスタの短チャネル効果を抑制することができる。
【０１４５】
酸化物半導体膜２２７は、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【０１４６】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１４７】
例えば、酸化物半導体として、一元系金属酸化物である酸化インジウム、酸化スズ、酸化亜鉛、二元系金属酸化物であるＩｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｚｎ系金属酸化物、Ａｌ−Ｚｎ系金属酸化物、Ｚｎ−Ｍｇ系金属酸化物、Ｓｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｇａ系金属酸化物、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系金属酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｌａ−Ｚｎ系金属酸化物、Ｉｎ−Ｃｅ−Ｚｎ系金属酸化物、Ｉｎ−Ｐｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｎｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｕ−Ｚｎ系金属酸化物、Ｉｎ−Ｇｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｄｙ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｏ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｙｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｌｕ−Ｚｎ系金属酸化物、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系金属酸化物を用いることができる。
【０１４８】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。
【０１４９】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１５０】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系金属酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系金属酸化物やその組成の近傍の酸化物を用いるとよい。
【０１５１】
しかし、これらに限られず、必要とする半導体特性（電界効果移動度、しきい値電圧、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１５２】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物では比較的容易に高い電界効果移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物でも、バルク内欠陥密度を低減することにより電界効果移動度を上げることができる。
【０１５３】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０１５４】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【０１５５】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い電界効果移動度を得ることができる。
【０１５６】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の電界効果移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０１５７】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【０１５８】
【数１】
【０１５９】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０１６０】
なお、酸化物半導体膜２２７に形成することが可能な金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
【０１６１】
なお、酸化物半導体膜２２７において、アルカリ金属またはアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流の上昇の原因となるためである。
【０１６２】
また、酸化物半導体膜２２７には、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含まれてもよい。
【０１６３】
酸化物半導体膜２２７は、非晶質構造であってもよい。
【０１６４】
また、酸化物半導体膜２２７として、結晶化した部分を有するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう。）を用いてもよい。
【０１６５】
ＣＡＡＣ−ＯＳとは、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては、金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面（あるいは表面または界面）においては、ａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物半導体のことである。
【０１６６】
広義に、ＣＡＡＣ−ＯＳとは、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形もしくは六角形、または正三角形もしくは正六角形の原子配列を有し、かつｃ軸方向の断面において金属原子が層状または金属原子と酸素原子が層状に配列した相を含む材料をいう。
【０１６７】
ＣＡＡＣ−ＯＳは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ−ＯＳは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０１６８】
ＣＡＡＣ−ＯＳを構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面やＣＡＡＣ−ＯＳの表面や膜面、界面等に垂直な方向）に揃っていてもよい。あるいは、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、基板面、表面、膜面、界面等に垂直な方向）を向いていてもよい。
【０１６９】
ＣＡＡＣ−ＯＳは、その組成等に応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成等に応じて、可視光に対して透明であったり不透明であったりする。
【０１７０】
ＣＡＡＣ−ＯＳに含まれる結晶構造の一例について図１７乃至図１９を用いて詳細に説明する。なお、特に断りがない限り、図１７乃至図１９は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１７において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０１７１】
図１７（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１７（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１７（Ａ）の上半分及び下半分にはそれぞれ３個ずつ４配位のＯがある。図１７（Ａ）に示す小グループは電荷が０である。
【０１７２】
図１７（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａ近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１７（Ｂ）の上半分及び下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１７（Ｂ）に示す構造をとりうる。図１７（Ｂ）に示す小グループは電荷が０である。
【０１７３】
図１７（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１７（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１７（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１７（Ｃ）に示す小グループは電荷が０である。
【０１７４】
図１７（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１７（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１７（Ｄ）に示す小グループは電荷が＋１となる。
【０１７５】
図１７（Ｅ）に、２個のＺｎを含む小グループを示す。図１７（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１７（Ｅ）に示す小グループは電荷が−１となる。
【０１７６】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０１７７】
ここで、これらの小グループ同士が結合する規則について説明する。図１７（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図１７（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１７（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１７８】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０１７９】
図１８（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１８（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１８（Ｃ）は、図１８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１８０】
図１８（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分及び下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１８（Ａ）において、Ｉｎの上半分及び下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１８（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１８１】
図１８（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＳｎと結合している構成である。この中グループを複数結合して大グループを構成する。
【０１８２】
ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１７（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１８３】
具体的には、図１８（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０１８４】
また、このほかにも、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系金属酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｌａ−Ｚｎ系金属酸化物、Ｉｎ−Ｃｅ−Ｚｎ系金属酸化物、Ｉｎ−Ｐｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｎｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｕ−Ｚｎ系金属酸化物、Ｉｎ−Ｇｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｄｙ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｏ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｙｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｌｕ−Ｚｎ系金属酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｚｎ系金属酸化物、Ａｌ−Ｚｎ系金属酸化物、Ｚｎ−Ｍｇ系金属酸化物、Ｓｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｍｇ系金属酸化物や、Ｉｎ−Ｇａ系金属酸化物などを用いた場合も同様である。
【０１８５】
例えば、図１９（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０１８６】
図１９（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分及び下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１８７】
図１９（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１９（Ｃ）は、図１９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１８８】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１８９】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１９（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０１９０】
具体的には、図１９（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【０１９１】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図２０（Ａ）に示す結晶構造を取りうる。なお、図２０（Ａ）に示す結晶構造において、図１７（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１９２】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図２０（Ｂ）に示す結晶構造を取りうる。なお、図２０（Ｂ）に示す結晶構造において、図１７（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１９３】
ここでは、酸化物半導体膜２２７として非晶質構造の酸化物半導体膜をスパッタリング法により形成する。
【０１９４】
スパッタリング法に用いるターゲットとしては、亜鉛を含む金属酸化物ターゲットを用いることができる。ターゲットとしては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ系金属酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｚｎ系金属酸化物や、一元系金属酸化物であるＺｎ系金属酸化物、Ｓｎ系金属酸化物などのターゲットを用いることができる。
【０１９５】
ターゲットの一例として、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲットを、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比とする。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。また、Ｉｎ２Ｏ３：ＺｎＯ＝２５：１［ｍｏｌ数比］〜１：４の組成比を有するターゲットを用いることもできる。
【０１９６】
また、酸化物半導体膜２２７としてＩｎ−Ｇａ−Ｚｎ−Ｏ系材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜２２７を成膜することで、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。
【０１９７】
また、酸化物半導体膜２２７としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜２２７を成膜することで、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。
【０１９８】
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、スパッタリングガスには、水素を含む不純物が除去された高純度ガスを用いることが好ましい。
【０１９９】
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
【０２００】
なお、酸化物半導体膜を成膜する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。
【０２０１】
また、酸化物半導体膜を成膜する処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。さらに、水の排気能力の高いクライオポンプまたは水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。
【０２０２】
酸化物半導体膜を成膜する処理室の内側に存在する吸着物は、内壁に吸着しているために成膜室の圧力に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。
【０２０３】
このように、酸化物半導体膜の成膜工程において、更に好ましくは酸化絶縁膜の成膜工程において、処理室の圧力、処理室のリークレートなどにおいて、不純物の混入を極力抑えることによって、酸化物半導体膜に含まれる水素を含む不純物の混入を低減することができる。また、酸化絶縁膜から酸化物半導体膜への水素などの不純物の拡散を低減することができる。
【０２０４】
また、酸化物半導体膜をスパッタリング装置で成膜する前に、スパッタリング装置にダミー基板を搬入し、ダミー基板上に酸化物半導体膜を成膜して、ターゲット表面、または防着板に付着した水素、水を取り除く工程を行ってもよい。
【０２０５】
酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子（あるいは酸素が脱離した部分）には欠損が形成されてしまう。このため、酸化物半導体膜の成膜工程において、水素を含む不純物を極めて減らすことにより、酸化物半導体膜の欠損を低減することが可能である。このため、不純物をできるだけ除去し、高純度化させた酸化物半導体膜をチャネル領域とすることにより、トランジスタの信頼性を高めることができる。
【０２０６】
次に、酸化物半導体膜２２７より水素を放出させると共に、絶縁膜２２５に含まれる酸素の一部を、酸化物半導体膜と、絶縁膜２２５及び酸化物半導体膜の界面近傍に拡散させる。この結果、後に形成されるトランジスタにおいて、水素濃度、及び絶縁膜２２５との界面近傍における酸素欠損が低減された酸化物半導体膜２２８を形成することができる（図１４（Ｃ）参照）。
【０２０７】
該加熱処理の温度は、酸化物半導体膜２２７から水素を放出させると共に、絶縁膜２２５に含まれる酸素の一部を放出させ、さらには酸化物半導体膜２２７に拡散させる温度が好ましく、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
【０２０８】
また、該加熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、酸化物半導体膜からの水素の放出、及び絶縁膜２２５から酸化物半導体膜への酸素拡散の時間を短縮することができる。
【０２０９】
加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また、酸素雰囲気で行ってもよい。処理時間は３分〜２４時間とする。または、減圧雰囲気または不活性ガス雰囲気で加熱処理を行った後、酸素雰囲気で加熱処理を行ってもよい。これは、減圧雰囲気または不活性雰囲気にて加熱処理を行うと、酸化物半導体膜２２７中の不純物濃度を低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
【０２１０】
酸化物半導体膜２２７に加熱処理を行うことで、膜中の不純物準位を極めて小さくすることが可能となる。その結果、トランジスタの電界効果移動度を後述する理想的な電界効果移動度近くまで高めることが可能となる。
【０２１１】
次に、酸化物半導体膜２２８の一部を選択的にエッチングして、酸化物半導体膜２２９を形成する。次に、酸化物半導体膜２２９上に、スパッタリング法、ＣＶＤ法等により絶縁膜２３１を形成する。次に、絶縁膜２３１上にゲート電極２３３を形成する（図１５（Ａ）参照）。
【０２１２】
絶縁膜２３１は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ−Ｏ系金属酸化物膜などを用いればよく、積層または単層で設ける。また、絶縁膜２３１は、絶縁膜２２５に示すような、加熱により酸素が脱離する酸化絶縁膜を用いてもよい。絶縁膜２３１に加熱により酸素が脱離する膜を用いることで、後の加熱処理により酸化物半導体膜２２９に生じる酸素欠損を修復することができ、トランジスタの電気特性の劣化を抑制できる。
【０２１３】
また、絶縁膜２３１として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでゲート絶縁膜の厚さを薄くしてもゲートリークを低減できる。
【０２１４】
絶縁膜２３１の厚さは、１０ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下、より好ましくは１０ｎｍ以上３０ｎｍ以下とするとよい。
【０２１５】
ゲート電極２３３は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、上述した金属元素を成分とする合金、または上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極２３３は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０２１６】
また、ゲート電極２３３は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【０２１７】
ゲート電極２３３は、印刷法またはインクジェット法により形成される。若しくは、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエッチングして、形成される。
【０２１８】
なお、ゲート電極２３３と絶縁膜２３１との間に、絶縁膜２３１に接する材料層として、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリ・オフのスイッチング素子を実現できる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体膜２２９より高い窒素濃度、具体的には７原子％以上の窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
【０２１９】
この後、加熱処理を行うことが好ましい。当該加熱処理により、絶縁膜２２５及び絶縁膜２３１から酸化物半導体膜２２９に酸素を拡散させて、酸化物半導体膜２２９に含まれる酸素欠陥を補填し、酸素欠陥を低減することができる。
【０２２０】
次に、ゲート電極２３３をマスクとして、酸化物半導体膜２２９にドーパントを添加する処理を行う。この結果、図１５（Ｂ）に示すように、ゲート電極２３３に覆われ、ドーパントが添加されない第１の領域２３５ａと、ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃを形成する。ゲート電極２３３をマスクにしてドーパントを添加するため、セルフアラインで、ドーパントが添加されない第１の領域２３５ａ、及びドーパントを含む一対の第２の領域２３５ｂ、２３５ｃを形成することができる。なお、ゲート電極２３３と重畳する第１の領域２３５ａはチャネル領域として機能する。また、ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃにより、ソース−ドレイン耐圧を高めることができる。また、第１の領域２３５ａ、及びドーパントを含む一対の第２の領域２３５ｂ、２３５ｃを酸化物半導体膜２３５と示す。
【０２２１】
酸化物半導体膜２２９の第１の領域２３５ａは、水素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸化物半導体及び水素の結合により、水素の一部がドナーとなり、キャリアである電子が生じてしまう。これらのため、酸化物半導体膜２２９の第１の領域２３５ａ中の水素濃度を低減することで、しきい値電圧のマイナスシフトを低減することができる。
【０２２２】
ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃに含まれるドーパントの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満とする。
【０２２３】
ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃはドーパントを含むため、キャリア密度または欠陥を増加させることができる。このため、ドーパントを含まない第１の領域２３５ａと比較して導電性を高めることができる。なお、ドーパント濃度を増加させすぎると、ドーパントがキャリアの移動を阻害することになり、ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃの導電性を低下させることになる。
【０２２４】
ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃは、導電率が０．１Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とすることが好ましい。
【０２２５】
酸化物半導体膜２２９において、ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃを有することで、チャネル領域として機能する第１の領域２３５ａの端部に加わる電界を緩和させることができる。このため、トランジスタの短チャネル効果を抑制することができる。
【０２２６】
酸化物半導体膜２２９にドーパントを添加する方法として、イオンドーピング法またはイオンインプランテーション法を用いることができる。また、添加するドーパントとしては、ホウ素、窒素、リン、及びヒ素の少なくとも一以上がある。または、ドーパントとしては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの少なくとも一以上がある。または、ドーパントとしては、水素がある。なお、ドーパントとして、ホウ素、窒素、リン、及びヒ素の一以上と、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの一以上と、水素とを適宜組み合わしてもよい。
【０２２７】
また、酸化物半導体膜２２９へのドーパントの添加は、酸化物半導体膜２２９を覆って、絶縁膜などが形成されている状態を示したが、酸化物半導体膜２２９が露出している状態でドーパントの添加を行ってもよい。
【０２２８】
さらに、上記ドーパントの添加はイオンドーピング法またはイオンインプランテーション法などによる注入する以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって、ドーパントを添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やＣＶＤ装置などを用いることができる。
【０２２９】
この後、加熱処理を行ってもよい。当該加熱処理の温度は、代表的には、１５０℃以上４５０℃以下、好ましくは２５０℃以上３２５℃以下とする。または、２５０℃から３２５℃まで徐々に温度上昇させながら加熱してもよい。
【０２３０】
当該加熱処理により、ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃの抵抗を低減することができる。なお、当該加熱処理において、ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃは、結晶状態でも非晶質状態でもよい。
【０２３１】
次に、図１５（Ｃ）に示すように、ゲート電極２３３の側面にサイドウォール絶縁膜２３７、及びゲート絶縁膜２３９、並びに電極２４１ａ、２４１ｂを形成する。
【０２３２】
サイドウォール絶縁膜２３７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、サイドウォール絶縁膜２３７として、絶縁膜２２５と同様に、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成してもよい。
【０２３３】
ここで、サイドウォール絶縁膜２３７の形成方法について説明する。
【０２３４】
まず、絶縁膜２３１及びゲート電極２３３上に、後にサイドウォール絶縁膜２３７となる絶縁膜を形成する。絶縁膜は、スパッタリング法、ＣＶＤ法等により形成する。また、当該絶縁膜の厚さは特に限定はないが、ゲート電極２３３の形状に応じる被覆性を考慮して、適宜選択すればよい。
【０２３５】
次に、絶縁膜をエッチングすることによりサイドウォール絶縁膜２３７を形成する。該エッチングは、異方性の高いエッチングであり、サイドウォール絶縁膜２３７は、絶縁膜に異方性の高いエッチング工程を行うことでセルフアラインに形成することができる。
【０２３６】
また、ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃの幅は、サイドウォール絶縁膜２３７の幅に対応し、またサイドウォール絶縁膜２３７の幅は、ゲート電極２３３の厚さにも対応することから、第２の領域２３５ｂ、２３５ｃの範囲が、所望の範囲となるように、ゲート電極２３３の厚さを決めればよい。
【０２３７】
また、サイドウォール絶縁膜２３７の形成工程と共に、異方性の高いエッチングを用いて絶縁膜２５１をエッチングし、酸化物半導体膜２２９を露出させることで、ゲート絶縁膜２３９を形成することができる。
【０２３８】
一対の電極２４１ａ、２４１ｂは配線２２３ａ〜２２３ｃと同様の材料を適宜用いて形成することができる。なお、一対の電極２４１ａ、２４１ｂは配線としても機能させてもよい。
【０２３９】
一対の電極２４１ａ、２４１ｂは、印刷法またはインクジェット法を用いて形成される。または、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエッチングして、一対の電極２４１ａ、２４１ｂを形成する。
【０２４０】
一対の電極２４１ａ、２４１ｂは、サイドウォール絶縁膜２３７及びゲート絶縁膜２３９の側面と接するように、形成されることが好ましい。即ち、トランジスタの一対の電極２４１ａ、２４１ｂの端部がサイドウォール絶縁膜２３７上に位置し、酸化物半導体膜２２９において、ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃの露出部を全て覆っていることが好ましい。この結果、ドーパントが含まれる一対の第２の領域２３５ｂ、２３５ｃにおいて、一対の電極２４１ａ、２４１ｂと接する領域がソース領域及びドレイン領域として機能すると共に、サイドウォール絶縁膜２３７及びゲート絶縁膜２３９と重なる領域により、ソース−ドレイン耐圧を高めることができる。また、サイドウォール絶縁膜２３７の長さによりソース−ドレイン間の距離が制御できるため、酸化物半導体膜２２９と接する一対の電極２４１ａ、２４１ｂのチャネル側の端部を、マスクを用いずに形成させることができる。また、マスクを使用しないため、複数のトランジスタにおける加工ばらつきを低減することができる。
【０２４１】
以上の工程により、酸化物半導体膜を有するトランジスタ１０１を作製することができる。
【０２４２】
次に、図１６（Ａ）に示すように、スパッタリング法、ＣＶＤ法、塗布法、印刷法等により、絶縁膜２４３及び絶縁膜２４５を形成する。
【０２４３】
絶縁膜２４３、２４５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜２４５として、外部への酸素の拡散を防ぐ絶縁膜を用いることで、絶縁膜２４３から脱離する酸素を酸化物半導体膜に供給することができる。外部への酸素の拡散を防ぐ絶縁膜の代表例としては、酸化アルミニウム、酸化窒化アルミニウム等がある。また、絶縁膜２４５として、外部からの水素の拡散を防ぐ絶縁膜を用いることで、外部から酸化物半導体膜への水素の拡散を低減することが可能であり、酸化物半導体膜の欠損を低減することができる。外部からの水素の拡散を防ぐ絶縁膜の代表例としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。また、絶縁膜２４３として、絶縁膜２２５と同様に、加熱により酸素の一部が脱離する酸化絶縁膜と、外部への酸素の拡散を防ぐ絶縁膜と、酸化絶縁膜との３層構造とすることで、効率よく酸化物半導体膜へ酸素を拡散すると共に、外部への酸素の脱離を抑制することが可能であり、温度及び湿度の高い状態でも、トランジスタの特性の変動を低減することができる。
【０２４４】
以上の工程により、酸化物半導体膜を有するトランジスタを作製することができる。
【０２４５】
次に、絶縁膜２１５、２１７、２２１ｅ、２４３、２４５のそれぞれ一部を選択的にエッチングし、開口部を形成すると共に、ゲート電極２０９及び一対の電極の一方のそれぞれ一部を露出する。次に、開口部に導電膜を形成した後、該導電膜の一部を選択的にエッチングして、配線２４９を形成する。配線２４９は、コンタクトプラグ２１９ａ〜２１９ｄに示す材料を適宜用いることができる。
【０２４６】
以上の工程により、酸化物半導体膜を有する第１のトランジスタ１０１のソース及びドレインの他方と、ｎ型である第８のトランジスタ１０８のゲートを接続することができる。
【０２４７】
記憶装置を構成する記憶素子において、半導体基板または絶縁性基板上に設けられた半導体膜を用いたトランジスタ上に、酸化物半導体膜にチャネル領域を有するトランジスタを積層することができる。この結果、記憶装置の高集積化が可能である。
【０２４８】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２４９】
（実施の形態４）
本実施の形態では、実施の形態３に示す酸化物半導体膜２２９に、ＣＡＡＣ−ＯＳを用いて形成する方法について、説明する。
【０２５０】
ＣＡＡＣ−ＯＳを用いて酸化物半導体膜２２９を形成する第１の方法について、以下に説明する。
【０２５１】
ＣＡＡＣ−ＯＳを用いて酸化物半導体膜２２９を形成する方法は、実施の形態３の図１４（Ｂ）に示す酸化物半導体膜２２７となる酸化物半導体膜の方法において、スパッタリング法を用いる場合、基板温度を１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下とすることで、酸化物半導体膜中への水素、水等の混入を低減しつつ、ＣＡＡＣ−ＯＳを形成することができる。
【０２５２】
上記形成方法によりＣＡＡＣ−ＯＳを用いて酸化物半導体膜を形成した後に加熱することで、酸化物半導体膜２２７からより水素、水等を放出させると共に、絶縁膜２２５に含まれる酸素の一部を、酸化物半導体膜２２７と、絶縁膜２２５及び酸化物半導体膜２２７の界面近傍に拡散させることができると共に、当該加熱処理により、より結晶性の高いＣＡＡＣ−ＯＳを有する酸化物半導体膜２２８を形成することができる。この後、酸化物半導体膜２２８の一部を選択的にエッチングすることで、酸化物半導体膜２２９を形成することができる。
【０２５３】
次に、ＣＡＡＣ−ＯＳを用いて酸化物半導体膜２２９を形成する第２の方法について、以下に説明する。
【０２５４】
絶縁膜２２５上に第１の酸化物半導体膜を形成する。第１の酸化物半導体膜は、一原子層以上１０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下とする。
【０２５５】
第１の酸化物半導体膜は、基板温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。これにより、成膜時の基板加熱温度が高いほど、得られる酸化物半導体膜の不純物濃度は低くなる。また、形成した第１の酸化物半導体膜中に含まれる水素、水等の不純物の混入を低減させることができる。また、酸化物半導体膜中の原子配列が整い、高密度化され、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。なお、酸化物半導体膜は薄いほど、トランジスタの短チャネル効果が低減される。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。
【０２５６】
なお、第１の酸化物半導体膜の形成後、第１の加熱処理を行ってもよい。該第１の加熱処理により、第１の酸化物半導体膜から、より水素、水等を脱離させることができ、さらに結晶性も向上させることができる。該第１の加熱処理を行うことにより、配向性の高いＣＡＡＣ−ＯＳを形成することができる。また、該第１の加熱処理は、２００℃以上基板の歪み点未満、好ましくは２５０℃以上４５０℃以下とする。
【０２５７】
また該第１の加熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成するための時間を短縮することができる。
【０２５８】
該第１の加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また、酸素雰囲気及び減圧雰囲気で行ってもよい。処理時間は３分〜２４時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成することができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。
【０２５９】
次に、第１の酸化物半導体膜上に第２の酸化物半導体膜を成膜する。第２の酸化物半導体膜は、第１の酸化物半導体膜と同様の方法で成膜することができる。
【０２６０】
第２の酸化物半導体膜を成膜する際、基板加熱しながら成膜することで、第１の酸化物半導体膜を種結晶として、第２の酸化物半導体膜を結晶化させることができる。このとき、第１の酸化物半導体膜と第２の酸化物半導体膜が同一の元素から構成されることをホモ成長という。または、第１の酸化物半導体膜と第２の酸化物半導体膜とが、少なくとも一種以上異なる元素から構成されることをヘテロ成長という。
【０２６１】
なお、第２の酸化物半導体膜を成膜した後、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の方法で行えばよい。第２の加熱処理を行うことによって、非晶質領域に対して結晶領域の割合の多い酸化物半導体膜とすることができる。または、第２の加熱処理を行うことによって、第１の酸化物半導体膜を種結晶として、第２の酸化物半導体膜を結晶化させることができる。
【０２６２】
以上の方法により、酸化物半導体膜中への水素、水等などの混入を低減しつつ、ＣＡＡＣ−ＯＳからなる酸化物半導体膜２２７を形成した後の加熱処理により、酸化物半導体膜２２７からより水素、水等を放出させると共に、絶縁膜２２５に含まれる酸素の一部を、酸化物半導体膜２２７と、絶縁膜２２５及び酸化物半導体膜２２７の界面近傍とに拡散させることができると共に、当該加熱処理により、より結晶性の高いＣＡＡＣ−ＯＳを有する酸化物半導体膜２２８を形成することができる。この後、酸化物半導体膜２２８の一部を選択的にエッチングして、酸化物半導体膜２２９を形成することができる。
【０２６３】
酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子（あるいは酸素が脱離した部分）には欠損が形成されてしまう。このため、酸化物半導体膜の成膜工程において、不純物を極めて減らすことにより、酸化物半導体膜の欠損を低減することが可能である。このため、不純物をできるだけ除去し、高純度化させたＣＡＡＣ−ＯＳからなる酸化物半導体膜をチャネル領域とすることにより、トランジスタに対する光照射やＢＴ（Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験前後でのしきい値電圧の変化量が少ないため、安定した電気的特性を有することができる。
【０２６４】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２６５】
（実施の形態５）
本実施の形態では、酸化物半導体膜を用いてチャネル領域が形成されるトランジスタの電界効果移動度について説明する。
【０２６６】
酸化物半導体に限らず、実際に測定されるトランジスタの電界効果移動度は、さまざまな理由によって本来の電界効果移動度よりも低くなる。電界効果移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０２６７】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、電界効果移動度をμは以下の式で表される。
【０２６８】
【数２】
【０２６９】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、Ｅはポテンシャル障壁の高さを以下の式で表される。
【０２７０】
【数３】
【０２７１】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体膜であれば、チャネルの厚さは半導体膜の厚さと同一として差し支えない。線形領域におけるドレイン電流Ｉｄは、以下の式となる。
【０２７２】
【数４】
【０２７３】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。上式の両辺をＶｇで割り、更に両辺の対数を取ると、ドレイン電流Ｉｄは以下のようになる。
【０２７４】
【数５】
【０２７５】
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０２７６】
このようにして求めた欠陥密度等をもとに数２及び数３よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される電界効果移動度は４０ｃｍ２／Ｖｓ程度である。しかし、半導体内部及び半導体と絶縁膜との界面の欠陥が無い酸化物半導体の電界効果移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０２７７】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における電界効果移動度μ１は、以下の式で表される。
【０２７８】
【数６】
【０２７９】
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。Ｂ及びＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、電界効果移動度μ１は低下することがわかる。
【０２８０】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの電界効果移動度μ２を計算した結果を図２１に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０２８１】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長及びチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０２８２】
図２１で示されるように、ゲート電圧１Ｖ強で電界効果移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、電界効果移動度が低下する。なお、界面散乱を低減するためには、半導体膜表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
【０２８３】
このような電界効果移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図２２乃至図２４に示す。なお、計算に用いたトランジスタの断面構造を図２５に示す。図２５に示すトランジスタは酸化物半導体膜にｎ型の不純物半導体領域１１０３ａ及び不純物半導体領域１１０３ｃを有する。不純物半導体領域１１０３ａ及び不純物半導体領域１１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０２８４】
図２５（Ａ）に示すトランジスタは、下地絶縁膜１１０１、及び下地絶縁膜１１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成される。トランジスタは不純物半導体領域１１０３ａ、不純物半導体領域１１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１１０３ｂと、ゲート電極１１０５を有する。ゲート電極１１０５の幅（即ち、チャネル長）を３３ｎｍとする。
【０２８５】
ゲート電極１１０５と半導体領域１１０３ｂの間には、ゲート絶縁膜１１０４を有し、ゲート電極１１０５の両側面にはサイドウォール絶縁膜１１０６ａ及びサイドウォール絶縁膜１１０６ｂ、ゲート電極１１０５の上部には、ゲート電極１１０５と他の配線との短絡を防止するための絶縁物１１０７を有する。サイドウォール絶縁膜の幅は５ｎｍとする。また、不純物半導体領域１１０３ａ及び不純物半導体領域１１０３ｃに接して、ソース電極１１０８ａ及びドレイン電極１１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０２８６】
図２５（Ｂ）に示すトランジスタは、下地絶縁膜１１０１、及び酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成され、不純物半導体領域１１０３ａ、不純物半導体領域１１０３ｃと、それらに挟まれた真性の半導体領域１１０３ｂと、幅３３ｎｍのゲート電極１１０５とゲート絶縁膜１１０４とサイドウォール絶縁膜１１０６ａ及びサイドウォール絶縁膜１１０６ｂと絶縁物１１０７とソース電極１１０８ａ及びドレイン電極１１０８ｂを有する点で図２５（Ａ）に示すトランジスタと同じである。
【０２８７】
図２５（Ａ）に示すトランジスタと図２５（Ｂ）に示すトランジスタの相違点は、サイドウォール絶縁膜１１０６ａ及びサイドウォール絶縁膜１１０６ｂの下の半導体領域の導電型である。図２５（Ａ）に示すトランジスタでは、サイドウォール絶縁膜１１０６ａ及びサイドウォール絶縁膜１１０６ｂの下の半導体領域はｎ型の不純物半導体領域１１０３ａ及び不純物半導体領域１１０３ｃであるが、図２５（Ｂ）に示すトランジスタでは、真性の半導体領域１１０３ｂである。すなわち、不純物半導体領域１１０３ａ（不純物半導体領域１１０３ｃ）とゲート電極１１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、サイドウォール絶縁膜１１０６ａ（サイドウォール絶縁膜１１０６ｂ）の幅と同じである。
【０２８８】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図２２は、図２５（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）及び電界効果移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２８９】
図２２（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２２（Ｂ）はゲート絶縁膜の厚さを１０ｎｍとしたものであり、図２２（Ｃ）はゲート絶縁膜の厚さを５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、電界効果移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、１０μＡを超えることが示された。即ち、ＬＳＩで要求されるオン電流の値を満たすことができる。
【０２９０】
図２３は、図２５（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び電界効果移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２３（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２３（Ｂ）はゲート絶縁膜の厚さを１０ｎｍとしたものであり、図２３（Ｃ）はゲート絶縁膜の厚さを５ｎｍとしたものである。
【０２９１】
また、図２４は、図２５（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び電界効果移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２４（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２４（Ｂ）は１０ｎｍとしたものであり、図２４（Ｃ）は５ｎｍとしたものである。
【０２９２】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、電界効果移動度μのピーク値やオン電流には目立った変化が無い。
【０２９３】
なお、電界効果移動度μのピークは、図２２では８０ｃｍ２／Ｖｓ程度であるが、図２３では６０ｃｍ２／Ｖｓ程度、図２４では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流はオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、１０μＡを超えることが示された。即ち、ＬＳＩで要求されるオン電流の値を満たすことができる。
【実施例１】
【０２９４】
本実施例では、酸化物半導体としてＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル領域に用いたトランジスタの電気特性及び信頼性について説明する。
【０２９５】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０２９６】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜時または成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０２９７】
例えば、図２６（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖｄｓは１０Ｖとした。
【０２９８】
図２６（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２６（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓが得られている。
【０２９９】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２６（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓが得られている。
【０３００】
基板を意図的に加熱することでスパッタリング成膜中の水が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓを超える電界効果移動度を実現することも可能になると推定される。
【０３０１】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水を放出させ、その熱処理と同時にまたはその後の熱処理により酸化物半導体を結晶化させてもよい。このような結晶化若しくは再結晶化の処理により結晶性のよい非単結晶酸化物半導体を得ることができる。
【０３０２】
基板を意図的に加熱して成膜すること及び／または成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２６（Ａ）と図２６（Ｂ）の対比からも確認することができる。
【０３０３】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０３０４】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０３０５】
また、意図的に基板を加熱した成膜及び／または成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０３０６】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ（Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験を行った。
【０３０７】
まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行った。なお、Ｖｄｓはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇｓに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。これをプラスＢＴストレス試験と呼ぶ。
【０３０８】
同様に、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇｓに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。これをマイナスＢＴストレス試験と呼ぶ。
【０３０９】
試料１のプラスＢＴストレス試験の結果を図２７（Ａ）に、マイナスＢＴストレス試験の結果を図２７（Ｂ）に示す。また、試料２のプラスＢＴストレス試験の結果を図２８（Ａ）に、マイナスＢＴストレス試験の結果を図２８（Ｂ）に示す。
【０３１０】
試料１のプラスＢＴストレス試験及びマイナスＢＴストレス試験によるしきい値電圧の変動は、それぞれ１．８０Ｖ及び−０．４２Ｖであった。また、試料２のプラスＢＴストレス試験及びマイナスＢＴストレス試験によるしきい値電圧の変動は、それぞれ０．７９Ｖ及び０．７６Ｖであった。試料１及び試料２のいずれも、ＢＴストレス試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０３１１】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行ってもよい。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用してもよい。
【０３１２】
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０３１３】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０３１４】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０３１５】
ＸＲＤ分析を行った試料として、試料Ａ及び試料Ｂを用意した。以下に試料Ａ及び試料Ｂの作製方法を説明する。
【０３１６】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０３１７】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０３１８】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０３１９】
図２９に試料Ａ及び試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍及び３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０３２０】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／または成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０３２１】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素、水酸基、水等を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０３２２】
図３０に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０３２３】
具体的には、図３０に示すように、基板温度Ｔが１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。これらのオフ電流値は、Ｓｉを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。
【０３２４】
もっとも、酸化物半導体膜の成膜時に水素、水等が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素、水等の不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水の放出温度が高いため、好ましくは最初から水の含まれない膜を形成しておくことが好ましい。
【０３２５】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂのトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０３２６】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄｓは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃及び１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出し幅をｄＷと呼ぶ。
【０３２７】
図３１に、Ｉｄｓ（実線）及び電界効果移動度（点線）のＶｇｓ依存性を示す。また、図３２（Ａ）に基板温度としきい値電圧の関係を、図３２（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０３２８】
図３２（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０３２９】
また、図３２（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０３３０】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓ以上、好ましくは４０ｃｍ２／Ｖｓ以上、より好ましくは６０ｃｍ２／Ｖｓ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、シリコン半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【０３３１】
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
【技術分野】
【０００１】
本発明は、不揮発性の記憶装置、及び当該記憶装置を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置において、高速動作が必要な場合、データを記憶する記憶部としてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の揮発性メモリが用いられている。一方、電源遮断時において、データを保持する必要が有る場合は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ等の不揮発性メモリが用いられている。
【０００３】
電源遮断時において、情報の保持を確実に行うため、半導体装置に電源が供給されている時は、ＳＲＡＭ等の高速動作が可能な揮発性メモリを使用し、電源が遮断される直前に低速動作である不揮発性メモリに情報を書き込むバックアップ方式がある。
【０００４】
また、揮発性メモリであるＳＲＡＭの電源を切ってもデータが保持されるＳＲＡＭの不揮発化（不揮発性ＳＲＡＭともいう）として、メモリセル内に強誘電体キャパシタを設けた不揮発性メモリの研究開発が進められている（特許文献１参照。）
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１４６０４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、バックアップ方式は、データを保持している揮発性メモリの数が多いと、データのバックアップに時間がかかり、電源遮断前と、電源復帰後にかかる消費電力が多くなる。
【０００７】
一方、強誘電体キャパシタ等の不揮発性の記憶素子をメモリセル内に有する記憶装置は、製造コストが高い、書き込み速度が遅いなどのデメリットがあるといった課題がある。
【０００８】
そこで、本発明の一態様は、高速動作が可能であり、且つ消費電力を低減することが可能な記憶装置、及び該記憶装置を有する半導体装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様は、第１の入力端子、及び第１の入力端子の入力信号の反転信号が入力される第２の入力端子、並びに第１の信号が出力される第１の出力端子、及び第１の信号の反転信号が出力される第２の出力端子、を有するレベルシフタと、第１の信号が入力される第３の入力端子、及び第１の信号の反転信号が入力される第４の入力端子、並びに第３の出力端子を有する第１のバッファと、第１の信号の反転信号が入力される第５の入力端子、及び第１の信号が入力される第６の入力端子、並びに第４の出力端子を有する第２のバッファと、を有し、第１のバッファの第３の出力端子から出力される信号が、レベルシフタの第１の入力端子に入力され、第２のバッファの第４の出力端子から出力される信号が、レベルシフタの第２の入力端子に入力される。
【００１０】
なお、第１のバッファの第３の出力端子と、レベルシフタの第１の入力端子とが接続される第１のノードにおいて、第１のデータを保持し、第２のバッファの第４の出力端子と、レベルシフタの第２の入力端子とが接続される第２のノードにおいて、第２のデータを保持する。また、第１のバッファ及び第２のバッファはそれぞれ、酸化物半導体膜にチャネル領域を有するトランジスタが直列接続されている。
【００１１】
本発明の一態様は、直列接続する第１のトランジスタ及び第２のトランジスタで構成される第１のバッファと、直列接続する第３のトランジスタ及び第４のトランジスタで構成される第２のバッファと、直列接続する第５のトランジスタ及び第６のトランジスタ、並びに直列接続する第７のトランジスタ及び第８のトランジスタで構成されるレベルシフタと、を有し、第１のトランジスタ、第４のトランジスタ、及び第７のトランジスタのゲート、並びに、第５のトランジスタのソース及びドレインの一方及び第６のトランジスタのソース及びドレインの一方の接続部が、第１の端子と接続し、第２のトランジスタ、第３のトランジスタ、及び第５のトランジスタのゲート、並びに、第７のトランジスタのソース及びドレインの一方及び第８のトランジスタのソース及びドレインの一方の接続部が、第２の端子と接続し、第６のトランジスタのゲートが、第３のトランジスタのソース及びドレインの一方及び第４のトランジスタのソース及びドレインの一方の接続部と接続する第１のノードと、第８のトランジスタのゲートが、第１のトランジスタのソース及びドレインの一方及び第２のトランジスタのソース及びドレインの一方の接続部と接続する第２のノードとを有し、第１のノード及び第２のノードにおいて、データを保持する記憶素子を有することを特徴とする。
【００１２】
第１のトランジスタ乃至第４のトランジスタは、酸化物半導体膜にチャネル領域を有するトランジスタであり、第５のトランジスタ及び第７のトランジスタは、ｐ型のトランジスタであり、第６のトランジスタ及び第８のトランジスタは、ｎ型のトランジスタである。
【００１３】
また、本発明の一態様は、直列接続する第１のトランジスタ及び第２のトランジスタで構成される第１のバッファと、直列接続する第３のトランジスタ及び第４のトランジスタで構成される第２のバッファと、直列接続する第５のトランジスタ乃至第７のトランジスタ、及び直列接続する第８のトランジスタ乃至第１０のトランジスタで構成されるレベルシフタと、を有し、第１のトランジスタ、第４のトランジスタ、及び第８のトランジスタのゲート、並びに、第６のトランジスタのソース及びドレインの一方及び第７のトランジスタのソース及びドレインの一方の接続部が、第１の端子と接続し、第２のトランジスタ、第３のトランジスタ、及び第５のトランジスタのゲート、並びに、第９のトランジスタのソース及びドレインの一方及び第１０のトランジスタのソース及びドレインの一方の接続部が、第２の端子と接続し、第６のトランジスタ及び第７のトランジスタのゲートが、第３のトランジスタのソース及びドレインの一方及び第４のトランジスタのソース及びドレインの一方の接続部と接続する第１のノードと、第９のトランジスタ及び第１０のトランジスタのゲートが、第１のトランジスタのソース及びドレインの一方及び第２のトランジスタのソース及びドレインの一方の接続部と接続する第２のノードにおいて、データを保持する記憶素子を有することを特徴とする。
【００１４】
上記記憶素子は、バッファの出力端子（トランジスタのソース及びドレインの一方）及びレベルシフタの入力端子（トランジスタのゲート）の接続部であるノードにおいて、データを保持する。バッファは、リーク電流が極めて低い酸化物半導体膜にチャネル領域を有するトランジスタで構成される。このため、電源電圧の供給が停止した後も、ノードの電圧を長期間に渡って保持することが可能となる。このため、記憶素子は不揮発性である。
【００１５】
また、長期の電源遮断によりノードにおける電位が変動しても、ノードの電位のリフレッシュが容易であるため、データ保持の誤動作を低減することができる。
【００１６】
また、電源遮断の後、電源が供給された場合、記憶装置のデータのバックアップをしなくともよいため、半導体装置の即時電源遮断や、電源供給後の高速復帰が可能であり、消費電力を低減できる。
【００１７】
また、上記記憶素子を複数有する記憶装置において、データの書込及び読み出しを行わない記憶素子は、電源を選択的に遮断できるため、半導体装置の消費電力を低減できる。
【００１８】
記憶素子は、酸化物半導体膜にチャネル領域を有するトランジスタと、当該トランジスタに接続する、半導体基板または絶縁性基板上に設けられた半導体膜を用いたトランジスタとで構成される。このため、半導体基板または絶縁性基板上に設けられた半導体膜を用いたトランジスタ上に、酸化物半導体膜にチャネル領域を有するトランジスタを積層することができ、半導体装置の高集積化が可能である。
【発明の効果】
【００１９】
本発明の一態様は、酸化物半導体膜にチャネル領域を有するトランジスタが直列接続されたバッファ、及びレベルシフタを用いて記憶素子を構成するため、電源が遮断されても記憶素子にデータを保持することができる。このため、起動時間を短縮することができると共に、低消費電力化が可能である。また、記憶素子において、半導体基板または絶縁性基板上に設けられた半導体膜を用いたトランジスタでレベルシフタを形成し、当該レベルシフタ上に酸化物半導体膜にチャネル領域を有するトランジスタでバッファを形成する。即ち、レベルシフタ及びバッファを積層させることができるため、高集積化が可能である。
【図面の簡単な説明】
【００２０】
【図１】本発明の一態様に係る記憶素子を説明するブロック図である。
【図２】本発明の一態様に係る記憶素子を説明する回路図である。
【図３】本発明の一態様に係る記憶素子を説明する回路図である。
【図４】本発明の一態様に係る記憶素子の動作を説明するタイミングチャートである。
【図５】本発明の一態様に係る記憶素子の動作を説明する回路図である。
【図６】本発明の一態様に係る記憶素子の動作を説明する回路図である。
【図７】本発明の一態様に係る記憶素子の動作を説明する回路図である。
【図８】本発明の一態様に係る記憶素子の動作を説明する回路図である。
【図９】本発明の一態様に係る記憶素子の動作を説明する回路図である。
【図１０】本発明の一態様に係る記憶素子の動作を説明する回路図である。
【図１１】本発明の一態様に係る記憶装置を説明する図である。
【図１２】本発明の一態様に係る記憶装置を説明する図である。
【図１３】本発明の一態様に係る記憶装置の作製方法を説明する断面図である。
【図１４】本発明の一態様に係る記憶装置の作製方法を説明する断面図である。
【図１５】本発明の一態様に係る記憶装置の作製方法を説明する断面図である。
【図１６】本発明の一態様に係る記憶装置の作製方法を説明する断面図である。
【図１７】本発明の一態様に係る酸化物材料の結晶構造を説明する図である。
【図１８】本発明の一態様に係る酸化物材料の結晶構造を説明する図である。
【図１９】本発明の一態様に係る酸化物材料の結晶構造を説明する図である。
【図２０】本発明の一態様に係る酸化物材料の結晶構造を説明する図である。
【図２１】計算によって得られた電界効果移動度のゲート電圧依存性を説明する図である。
【図２２】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図である。
【図２３】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図である。
【図２４】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図である。
【図２５】計算に用いたトランジスタの断面構造を説明する図である。
【図２６】酸化物半導体膜を用いたトランジスタによって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図である。
【図２７】試料１のトランジスタのＢＴストレス試験後のドレイン電流を説明する図である。
【図２８】試料２であるトランジスタのＢＴストレス試験後のドレイン電流を説明する図である。
【図２９】試料Ａ及び試料ＢのＸＲＤスペクトルを説明する図である。
【図３０】トランジスタのオフ電流と測定時基板温度との関係を説明する図である。
【図３１】ドレイン電流と電界効果移動度のゲート電圧依存性を説明する図である。
【図３２】基板温度としきい値電圧の関係及び基板温度と電界効果移動度の関係を説明する図である。
【発明を実施するための形態】
【００２１】
以下では、実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２２】
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることができるものとする。
【００２３】
「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。
【００２４】
回路図上は独立している構成要素どうしが電気的に接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００２５】
図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００２６】
「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものである。
【００２７】
（実施の形態１）
記憶装置に含まれる記憶素子の一形態について、図１乃至図３を用いて説明する。
【００２８】
図１は、本実施の形態に示す記憶素子を説明するブロック図である。
【００２９】
本実施の形態に示す記憶素子Ｍは、レベルシフタＬ、バッファＢ１、及びバッファＢ２を有する。
【００３０】
レベルシフタＬは、第１の入力端子ＩＮと、第２の入力端子ＩＮＢと、第１の出力端子ＯＵＴと、第２の出力端子ＯＵＴＢを有する。第２の入力端子ＩＮＢには、第１の入力端子ＩＮに入力される信号の反転信号が入力される。第１の出力端子ＯＵＴからは、信号Ｓ１が出力される。第２の出力端子ＯＵＴＢからは、第１の出力端子ＯＵＴから出力される信号Ｓ１の反転信号Ｓ１Ｂが出力される。
【００３１】
バッファＢ２は、第１の入力端子Ａ２と、第２の入力端子Ａ２Ｂと、出力端子Ｘ２とを有する。第２の入力端子Ａ２Ｂには、レベルシフタＬの第１の出力端子ＯＵＴから出力される信号Ｓ１が入力される。第１の入力端子Ａ２には、レベルシフタＬの第２の出力端子ＯＵＴＢから出力される信号Ｓ１の反転信号Ｓ１Ｂが入力される。出力端子Ｘ２からは、信号Ｓ２が出力され、当該信号Ｓ２がレベルシフタＬの第１の入力端子ＩＮに入力される。なお、信号Ｓ２は信号Ｓ１と論理値が同じ（例えば、信号Ｓ１及び信号Ｓ２の電位がＨｉｇｈ（または１を示す電位））である。
【００３２】
バッファＢ１は、第１の入力端子Ａ１と、第２の入力端子Ａ１Ｂと、出力端子Ｘ１とを有する。第２の入力端子Ａ１Ｂには、レベルシフタＬの第２の出力端子ＯＵＴＢから出力される信号Ｓ１の反転信号Ｓ１Ｂが入力される。第１の入力端子Ａ１には、レベルシフタＬの第１の出力端子ＯＵＴから出力される信号Ｓ１が入力される。出力端子Ｘ１からは、信号Ｓ２の反転信号Ｓ２Ｂが出力され、当該反転信号Ｓ２ＢがレベルシフタＬの第２の入力端子ＩＮに入力される。なお、反転信号Ｓ２Ｂも反転信号Ｓ１Ｂと論理値が同じ（例えば、反転信号Ｓ１Ｂ及び反転信号Ｓ２Ｂの電位がＬｏｗ（または０を示す電位））である。なお、バッファＢ１の第１の入力端子Ａ１、バッファＢ２の第２の入力端子Ａ２Ｂ、及びレベルシフタＬの第１の出力端子ＯＵＴが、図２に示す第１の端子Ｄと接続する。また、バッファＢ１の第２の入力端子Ａ１Ｂ、バッファＢ２の第１の入力端子Ａ２、及びレベルシフタＬの第２の出力端子ＯＵＴＢが、図２に示す第２の端子ＤＢと接続する。
【００３３】
バッファＢ１、Ｂ２は、オフ電流の極めて低いｎ型のトランジスタが直列接続している。また、オフ電流の極めて低いｎ型のトランジスタのソース及びドレイン一方の接続部において、出力端子Ｘ１、Ｘ２を構成する。オフ電流の低いトランジスタとは、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上と、エネルギーギャップの広い半導体膜でチャネル領域が形成されるトランジスタであり、代表的には、チャネル領域が、酸化物半導体膜、炭化シリコン、窒化ガリウム等で形成されるトランジスタである。
【００３４】
本実施の形態に示す記憶素子Ｍは、バッファＢ１の出力端子Ｘ１及びレベルシフタＬの第２の入力端子ＩＮＢの接続部（ノードＮ１）において電位（またはそれに対応する電荷量）をデータに応じて制御することにより、第１のデータを保持する。また、バッファＢ２の出力端子Ｘ２及びレベルシフタＬの第１の入力端子ＩＮの接続部（ノードＮ２）において電位（またはそれに対応する電荷量）をデータに応じて制御することにより、第１のデータと反転する第２のデータを保持する。例えば、ノードＮ２に所定の電位が充電された状態を「１」に対応させ、ノードＮ１に電位が充電されていない状態を「０」に対応させることによって、１ビットのデータを記憶することができる。
【００３５】
バッファＢ１及びバッファＢ２をそれぞれ、オフ電流が極めて低い、酸化物半導体膜にチャネル領域を有するトランジスタを直列接続して形成する。また、バッファＢ１、Ｂ２の出力端子Ｘ１、Ｘ２は、オフ電流の極めて低いｎ型のトランジスタのソース及びドレイン一方の接続部であり、当該接続部において、レベルシフタＬの入力端子の電位を制御している。このため、電源が遮断されても、第１のデータ及び第２のデータを保持することができることから、記憶素子Ｍは、不揮発性である。
【００３６】
また、レベルシフタＬから出力される信号は、バッファＢ１、Ｂ２を介して、レベルシフタＬに入力されるため、レベルシフタＬの出力データがフィードバックされる。即ち、記憶素子Ｍは、不揮発性のラッチとなる。また、長期の電源遮断時よりノードＮ１、Ｎ２で保持された電位の変動があっても、電源供給時にノードＮ１、Ｎ２の電位をリフレッシュすることが可能であり、記憶素子のデータの変動を低減することができる。
【００３７】
次に、図１に示す記憶素子Ｍの具体的な回路構成について、図２及び図３を用いて説明する。
【００３８】
図２は、記憶素子１００の一形態を示す回路図である。記憶素子１００は、直列接続する第１のトランジスタ１０１及び第２のトランジスタ１０２で構成されるバッファＢ１と、直列接続する第３のトランジスタ１０３及び第４のトランジスタ１０４で構成されるバッファＢ２と、レベルシフタ１０９とを有する。レベルシフタ１０９は、直列接続する第５のトランジスタ１０５及び第６のトランジスタ１０６と、直列接続する第７のトランジスタ１０７及び第８のトランジスタ１０８とを有する。
【００３９】
バッファＢ１において、第１のトランジスタ１０１のソース及びドレインの一方、並びに第２のトランジスタ１０２のソース及びドレインの一方が接続する。また、当該接続部がバッファＢ１の出力端子Ｘ１である。
【００４０】
バッファＢ２において、第３のトランジスタ１０３のソース及びドレインの一方、並びに第４のトランジスタ１０４のソース及びドレインの一方が接続する。また、当該接続部がバッファＢ２の出力端子Ｘ２である。
【００４１】
レベルシフタ１０９において、第５のトランジスタ１０５のソース及びドレインの一方、並びに第６のトランジスタ１０６のソース及びドレインの一方が接続する。また、当該接続部がレベルシフタ１０９の第２の出力端子ＯＵＴＢである。
【００４２】
レベルシフタ１０９において、第７のトランジスタ１０７のソース及びドレインの一方、並びに第８のトランジスタ１０８のソース及びドレインの一方が接続する。また、当該接続部がレベルシフタ１０９の第１の出力端子ＯＵＴである。
【００４３】
第１のトランジスタ１０１、第３のトランジスタ１０３、第５のトランジスタ１０５、及び第７のトランジスタ１０７のソース及びドレインの他方は、高電源電位Ｖｄｄを供給する配線に接続する。
【００４４】
第２のトランジスタ１０２、第４のトランジスタ１０４、第６のトランジスタ１０６、及び第８のトランジスタ１０８のソース及びドレインの他方は、低電源電位Ｖｓｓを供給する配線に接続する。
【００４５】
第２のトランジスタ１０２のゲート、第３のトランジスタ１０３のゲート、及び第５のトランジスタ１０５のゲート、並びに、第７のトランジスタ１０７のソース及びドレインの一方並びに第８のトランジスタ１０８のソース及びドレインの一方の接続部が、第１の端子Ｄと接続する。即ち、バッファＢ１の第１の入力端子Ａ１、バッファＢ２の第２の入力端子Ａ２Ｂ、及びレベルシフタの第１の出力端子ＯＵＴが、第１の端子Ｄと接続する。
【００４６】
また、第１のトランジスタ１０１のゲート、第４のトランジスタ１０４のゲート、及び第７のトランジスタ１０７のゲート、並びに、第５のトランジスタ１０５のソース及びドレインの一方並びに第６のトランジスタ１０６のソース及びドレインの一方の接続部が、第２の端子ＤＢと接続する。即ち、バッファＢ１の第２の入力端子Ａ１Ｂ、バッファＢ２の第１の入力端子Ａ２、及びレベルシフタの第２の出力端子ＯＵＴＢが、第２の端子ＤＢと接続する。
【００４７】
なお、第１の端子Ｄに入出力される信号は図１に示す信号Ｓ１に相当する。また、第２の端子ＤＢに入出力される信号は、図１に示す反転信号Ｓ１Ｂに相当する。即ち、第２の端子ＤＢに入力される信号は、第１の端子Ｄに入力される信号の反転信号である。また、第２の端子ＤＢから出力される信号は、第１の端子Ｄから出力される信号の反転信号である。第１の端子Ｄ及び第２の端子ＤＢは、外部から同時に信号が入力される。また、第１の端子Ｄ及び第２の端子ＤＢから同時に外部に信号を出力する。
【００４８】
また、第１のトランジスタ１０１のソース及びドレインの一方並びに第２のトランジスタ１０２のソース及びドレインの一方の接続部は、第８のトランジスタ１０８のゲートと接続する。即ち、バッファＢ１の出力端子Ｘ１と、レベルシフタの第２の入力端子ＩＮＢが接続する。なお、当該接続部をノードＮ１と示す。
【００４９】
また、第３のトランジスタ１０３のソース及びドレインの一方並びに第４のトランジスタ１０４のソース及びドレインの一方の接続部は、第６のトランジスタ１０６のゲートと接続する。即ち、バッファＢ２の出力端子Ｘ２と、レベルシフタの第１の入力端子ＩＮが接続する。なお、当該接続部をノードＮ２と示す。
【００５０】
第１のトランジスタ１０１乃至第４のトランジスタ１０４は、オフ電流の低いｎ型のトランジスタで形成される。オフ電流の低いトランジスタとは、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上と、エネルギーギャップの広い半導体膜でチャネル領域が形成されるトランジスタであり、代表的には、チャネル領域が、酸化物半導体、炭化シリコン、窒化ガリウム等で形成されるトランジスタである。
【００５１】
ここで、オフ電流の低いｎ型のトランジスタとして、酸化物半導体膜でチャネル領域が形成されるトランジスタを用いて説明する。なお、図中では、トランジスタのチャネル領域が酸化物半導体膜で形成されていることを示すため、「ＯＳ」の符号を付している。
【００５２】
また、第５のトランジスタ１０５及び第７のトランジスタ１０７は、ｐ型のトランジスタで形成される。第６のトランジスタ１０６及び第８のトランジスタ１０８は、ｎ型のトランジスタで形成される。第５のトランジスタ１０５乃至第８のトランジスタ１０８は、後述する半導体基板または絶縁性基板上に設けられた半導体膜を用いたトランジスタである。
【００５３】
次に、記憶装置に含まれる記憶素子の別形態について、図３を用いて説明する。本実施の形態で説明する記憶素子１１０は、図２に示す記憶素子１００と比較して、レベルシフタ回路の一部のトランジスタがインバータで構成されている点が異なる。
【００５４】
図３は、記憶素子１１０の一形態を示す回路図である。記憶素子１１０は、直列接続する第１のトランジスタ１１１及び第２のトランジスタ１１２で構成されるバッファＢ１と、直列接続する第３のトランジスタ１１３及び第４のトランジスタ１１４で構成されるバッファＢ２と、レベルシフタ１２９とを有する。レベルシフタ１２９は、直列接続する第５のトランジスタ１１５、第６のトランジスタ１１６、及び第７のトランジスタ１１７と、直列接続する第８のトランジスタ１１８、第９のトランジスタ１１９、及び第１０のトランジスタ１２０とを有する。
【００５５】
バッファＢ１において、第１のトランジスタ１１１のソース及びドレインの一方、並びに第２のトランジスタ１１２のソース及びドレインの一方が接続する。また、当該接続部がバッファＢ１の出力端子Ｘ１である。
【００５６】
バッファＢ２において、第３のトランジスタ１１３のソース及びドレインの一方、並びに第４のトランジスタ１１４のソース及びドレインの一方が接続する。また、当該接続部がバッファＢ２の出力端子Ｘ２である。
【００５７】
レベルシフタ１２９において、第６のトランジスタ１１６のソース及びドレインの一方、並びに第７のトランジスタ１１７のソース及びドレインの一方が接続する。また、当該接続部がレベルシフタ１２９の第２の出力端子ＯＵＴＢである。また、第５のトランジスタ１１５のソース及びドレインの一方と、第６のトランジスタ１１６のソース及びドレインの他方が接続する。
【００５８】
レベルシフタ１２９において、第９のトランジスタ１１９のソース及びドレインの一方、並びに第１０のトランジスタ１２０のソース及びドレインの一方が接続する。また、当該接続部がレベルシフタ１２９の第１の出力端子ＯＵＴである。また、第８のトランジスタ１１８のソース及びドレインの一方と、第９のトランジスタ１１９のソース及びドレインの他方が接続する。
【００５９】
第１のトランジスタ１１１、第３のトランジスタ１１３、第５のトランジスタ１１５、及び第８のトランジスタ１１８のソース及びドレインの他方は、高電源電位Ｖｄｄを供給する配線に接続する。
【００６０】
第２のトランジスタ１１２、第４のトランジスタ１１４、第７のトランジスタ１１７、及び第１０のトランジスタ１２０のソース及びドレインの他方は、低電源電位Ｖｓｓを供給する配線に接続する。
【００６１】
第２のトランジスタ１１２のゲート、第３のトランジスタ１１３のゲート、及び第５のトランジスタ１１５のゲート、並びに、第９のトランジスタ１１９のソース及びドレインの一方並びに第１０のトランジスタ１２０のソース及びドレインの一方の接続部が、第１の端子Ｄと接続する。即ち、バッファＢ１の第１の入力端子Ａ１、バッファＢ２の第２の入力端子Ａ２Ｂ、及びレベルシフタの第１の出力端子ＯＵＴが、第１の端子Ｄと接続する。
【００６２】
また、第１のトランジスタ１１１のゲート、第４のトランジスタ１１４のゲート、及び第８のトランジスタ１１８のゲート、並びに、第６のトランジスタ１１６のソース及びドレインの一方並びに第７のトランジスタ１１７のソース及びドレインの一方の接続部が、第２の端子ＤＢと接続する。即ち、バッファＢ１の第２の入力端子Ａ１Ｂ、バッファＢ２の第１の入力端子Ａ２、及びレベルシフタの第２の出力端子ＯＵＴＢが第２の端子ＤＢと接続する。
【００６３】
また、第１のトランジスタ１１１のソース及びドレインの一方並びに第２のトランジスタ１１２のソース及びドレインの一方の接続部は、第９のトランジスタ１１９及び第１０のトランジスタ１２０のゲートと接続する。即ち、バッファＢ１の出力端子Ｘ１と、レベルシフタの第２の入力端子ＩＮＢが接続する。なお、当該接続部をノードＮ１１と示す。
【００６４】
また、第３のトランジスタ１１３のソース及びドレインの一方並びに第４のトランジスタ１１４のソース及びドレインの一方の接続部は、第６のトランジスタ１１６及び第７のトランジスタ１１７のゲートと接続する。即ち、バッファＢ２の出力端子Ｘ２と、レベルシフタの第１の入力端子ＩＮが接続する。なお、当該接続部をノードＮ１２と示す。
【００６５】
第１のトランジスタ１１１乃至第４のトランジスタ１１４は、オフ電流の低いｎ型のトランジスタで形成される。オフ電流の低いｎ型のトランジスタとは、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上と、エネルギーギャップの広い半導体膜でチャネル領域が形成されるトランジスタであり、代表的には、チャネル領域が、酸化物半導体膜、炭化シリコン、窒化ガリウム等で形成されるトランジスタである。
【００６６】
また、第５のトランジスタ１１５、第６のトランジスタ１１６、第８のトランジスタ１１８、及び第９のトランジスタ１１９は、ｐ型のトランジスタで形成される。第７のトランジスタ１１７及び第１０のトランジスタ１２０は、ｎ型のトランジスタで形成される。また、第６のトランジスタ１１６及び第７のトランジスタ１１７でインバータを構成する。また、第９のトランジスタ１１９及び第１０のトランジスタ１２０でインバータを構成する。第５のトランジスタ１１５乃至第１０のトランジスタ１２０は、後述する半導体基板または絶縁性基板上に設けられた半導体膜を用いたトランジスタである。
【００６７】
図２及び図３に示す記憶素子１００、１１０は、長時間電源を遮断した状態により、ノードの電位が低下しても、レベルシフタにより当該電位を上昇させた電位を出力するため、ノードのデータを読み取ることができる。更に、当該データを元のノードにフィードバックすることで、ノードの電位をリフレッシュすることができる。
【００６８】
また、図３に示す記憶素子１１０は、レベルシフタ１２９において、高電源電位Ｖｄｄ及び低電源電位Ｖｓｓの間にインバータを有するため、高電源電位Ｖｄｄを供給する配線から低電源電位Ｖｓｓを供給する配線への貫通電流を低減することができ、図２と比較してさらに消費電力を低減することができる。
【００６９】
ここで、本実施の形態に示す記憶素子のリフレッシュ方法について説明する。ここでは、一例として、図２に示す記憶素子１００のリフレッシュ動作について、図４〜図１０を用いて説明する。
【００７０】
図４は、ノードＮ１にＬｏｗ（０Ｖ）、ノードＮ２にＶｈｏｌｄを印加した状態で電源を遮断した後の、リフレッシュ動作における、高電源電位Ｖｄｄ、第１の端子Ｄ、第２の端子ＤＢ、ノードＮ１、及びノードＮ２それぞれの電位を実線で示すタイミングチャート図である。また、図５〜図１０は、各期間ｔ１〜ｔ６における記憶素子を示す回路図である。図５〜図１０において、非導通状態のトランジスタにはバツ印を付す。なお、Ｖｈｏｌｄは高電源電位Ｖｄｄ（Ｈｉｇｈ）からｎ型のトランジスタのしきい値電圧（Ｖｔｈ＿ｎ）分下がった電圧のことをいい、Ｌｏｗ＜Ｖｔｈ＿ｎ＜Ｖｈｏｌｄ＜Ｈｉｇｈである。
【００７１】
＜電源遮断状態（期間ｔ１）＞
図４及び図５を用いて、記憶素子１００の電源遮断状態（期間ｔ１）について説明する。
【００７２】
例えば、ノードＮ１にＬｏｗ（０Ｖ）、ノードＮ２にＶｈｏｌｄの電位が書き込まれるが、長時間電源を遮断した状態により、ノードＮ２の電位が低下し、ノードＮ２がＬｏｗからｎ型のトランジスタのしきい値電圧（Ｖｔｈ＿ｎ）の間の電位となる。なお、電源が遮断されているため、高電源電位Ｖｄｄ及び低電源電位Ｖｓｓ、並びに第１の端子Ｄ及び第２の端子ＤＢの電位は、Ｌｏｗである。即ち、第１のトランジスタ１０１乃至第８のトランジスタ１０８は非導通状態である。
【００７３】
＜電源供給（期間ｔ２）＞
図４及び図６を用いて、記憶素子１００に電源を供給した状態（期間ｔ２）について説明する。
【００７４】
記憶装置に電源を供給すると、第１のトランジスタ１０１、第３のトランジスタ１０３、第５のトランジスタ１０５、及び第７のトランジスタ１０７のソース及びドレインの他方が接続する高電源電位Ｖｄｄを供給する配線にＨｉｇｈが印加される。
【００７５】
なお、記憶装置に電源を供給してもしばらくの間は、第１の端子Ｄ及び第２の端子ＤＢには電荷が充電されず、第１の端子Ｄ及び第２の端子ＤＢの電位はＬｏｗである。このため、ｐ型のトランジスタである第５のトランジスタ１０５及び第７のトランジスタ１０７は導通状態となるが、第１のトランジスタ１０１乃至第４のトランジスタ１０４、及びｎ型のトランジスタである第６のトランジスタ１０６及び第８のトランジスタ１０８は非導通状態のままである。
【００７６】
第５のトランジスタ１０５及び第７のトランジスタ１０７が導通状態となることで、第５のトランジスタ１０５のソース及びドレインの一方、第６のトランジスタ１０６のソース及びドレインの一方、第７のトランジスタ１０７のゲート、及び第２の端子ＤＢが接続するノードＮ３と、第７のトランジスタ１０７のソース及びドレインの一方、第８のトランジスタ１０８のソース及びドレインの一方、第５のトランジスタ１０５のゲート、及び第１の端子Ｄが接続するノードＮ４とに、電荷が充電され、ノードＮ３、Ｎ４の電位、即ち第１の端子Ｄ、及び第２の端子ＤＢの電位が上昇する。
【００７７】
＜ノードＮ１、Ｎ２での電荷充電状態（期間ｔ３）＞
図４及び図７を用いて、ノードＮ１、Ｎ２への電荷の充電状態（期間ｔ３）について説明する。
【００７８】
ノードＮ３は第２の端子ＤＢと接続し、ノードＮ４は第１の端子Ｄと接続するため、ノードＮ３、Ｎ４の電位（即ち、第１の端子Ｄ、第２の端子ＤＢの電位）が上昇し、第１のトランジスタ１０１〜第４のトランジスタ１０４のしきい値電圧（Ｖｔｈ＿ｏｓ）以上となると、第１のトランジスタ１０１乃至第４のトランジスタ１０４が導通状態となる。
【００７９】
第１のトランジスタ１０１及び第３のトランジスタ１０３のソース及びドレインの他方はＨｉｇｈが印加される高電源電位Ｖｄｄを供給する配線に接続するため、第１のトランジスタ１０１及び第３のトランジスタ１０３に電流が流れ、ノードＮ１、Ｎ２に電荷が充電され、ノードＮ１、Ｎ２の電位が上昇する。
【００８０】
＜ｐ型のトランジスタの非導通状態（期間ｔ４）＞
図４及び図８を用いて、ｐ型のトランジスタの非導通状態（期間ｔ４）について説明する。
【００８１】
期間ｔ３により第１の端子Ｄ、第２の端子ＤＢの電位がＨｉｇｈまで上昇する。この結果、ｐ型である第５のトランジスタ１０５及び第７のトランジスタ１０７が非導通となる。また、ｎ型である第６のトランジスタ１０６及び第８のトランジスタ１０８は非導通状態であるため、ノードＮ３と第２の端子ＤＢの電位、ノードＮ４と第１の端子Ｄの電位は、Ｈｉｇｈである。
【００８２】
＜第６のトランジスタの導通及び第１の端子Ｄの電位の低下（期間ｔ５）＞
図４及び図９を用いて、ｎ型である第６のトランジスタの導通及び第１の端子Ｄの電位の低下（期間ｔ５）について説明する。
【００８３】
第１の端子Ｄの電位及び第２の端子ＤＢの電位がそれぞれＨｉｇｈであるため、第１のトランジスタ１０１〜第４のトランジスタ１０４は導通状態となり、電流が流れる。この結果、ノードＮ１、Ｎ２の電位が上昇する。なお、電源遮断状態において、ノードＮ２はノードＮ１より電位が高いため、ノードＮ２の電位がノードＮ１の電位がｎ型である第８のトランジスタ１０８のしきい値電圧（Ｖｔｈ＿ｎ）以上に上昇するより先に、ｎ型である第６のトランジスタ１０６のしきい値電圧（Ｖｔｈ＿ｎ）以上に上昇する。ノードＮ２は第６のトランジスタ１０６のゲートと接続するため、第６のトランジスタ１０６が導通状態となる。
【００８４】
また、第６のトランジスタ１０６と直列接続する第５のトランジスタ１０５は非導通状態であるため、第５のトランジスタ１０５、第６のトランジスタ１０６、及び第２の端子ＤＢの接続部であるノードＮ３の電位が減少する。一方、第１の端子Ｄが接続するノードＮ４においては、第７のトランジスタ１０７及び第８のトランジスタ１０８が非導通状態であるため、電位は変化しない。
【００８５】
＜第１のトランジスタ及び第４のトランジスタの非導通、並びにリフレッシュの完了（期間ｔ６）＞
図４及び図１０を用いて、第１のトランジスタ及び第４のトランジスタの非導通、並びにリフレッシュの完了（期間ｔ６）について説明する。
【００８６】
第２の端子ＤＢの電位が減少し、第１のトランジスタ１０１及び第４のトランジスタ１０４のしきい値電圧（Ｖｔｈ＿ｏｓ）より低くなると、第２の端子ＤＢにゲートが接続する第１のトランジスタ１０１及び第４のトランジスタ１０４は非導通状態となる。このため、ノードＮ１の電位が減少する。また、ノードＮ２の電位は、期間ｔ３〜期間ｔ５と比較して、更に高くなる。
【００８７】
また、第２の端子ＤＢにゲートが接続する第７のトランジスタ１０７が導通状態となる。一方、ノードＮ１の電位が減少するため、第８のトランジスタ１０８が非導通状態である。これらのため、ノードＮ４の電位が上昇し、Ｈｉｇｈとなると、定常状態となる。
【００８８】
また、電位がＨｉｇｈである第１の端子Ｄにゲートが接続する第５のトランジスタ１０５は非導通状態となる。一方、ノードＮ２の電位は増加するため、第６のトランジスタ１０６が導通状態である。これらのため、ノードＮ３の電位が減少し、Ｌｏｗとなると、定常状態となる。
【００８９】
この結果、ノードＮ１はＬｏｗ（０Ｖ）となり、第２の端子ＤＢと同様の論理値（Ｌｏｗ）となる。また、ノードＮ２は、Ｖｈｏｌｄとなり、第１の端子Ｄと同様の論理値（Ｈｉｇｈ）となる。
【００９０】
本実施の形態に示す記憶素子は、酸化物半導体膜にチャネル領域を有するトランジスタのソース及びドレインの一方と、ｎ型のトランジスタまたはｐ型のトランジスタのゲートとが接続するノードにおいて、データを保持する。酸化物半導体膜にチャネル領域を有するトランジスタは、オフ電流が極めて低いため、電源電圧の供給が停止した後も、ノードの電圧を長期間に渡って保持することが可能となる。このため、記憶素子は不揮発性である。
【００９１】
また、電源供給後のリフレッシュが容易であるため、データ保持の誤動作を低減することができると共に、バックアップ動作を必要としないため、起動時間を短くすることができる。
【００９２】
ところで、不揮発性の記憶素子として磁気トンネル接合素子（ＭＴＪ素子）が知られている。ＭＴＪ素子は、絶縁膜を介して上下に配置している膜中のスピンの向きが平行であれば低抵抗状態、反平行であれば高抵抗状態となることで情報を記憶する素子である。したがって、本実施の形態で示す酸化物半導体を用いた記憶素子とは原理が全く異なっている。表１はＭＴＪ素子と、本実施の形態に係る半導体装置との対比を示す。
【００９３】
【表１】
【００９４】
ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると強磁性が失われてしまうという欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといった問題がある。
【００９５】
原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされるとスピンの向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。
【００９６】
さらに、ＭＴＪ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。ＭＴＪ素子はビット当たりの材料コストから見ても高価であると考えられる。
【００９７】
一方、本実施の形態で示す酸化物半導体を用いたトランジスタは、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性が良いといえる。
【００９８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００９９】
（実施の形態２）
本実施の形態では、実施の形態１に示す記憶素子を有する記憶装置について、図１１及び図１２を用いて説明する。
【０１００】
図１１に示す記憶装置は、メモリセルアレイ１５１、カラムデコーダ１５２、ローデコーダ１５３、インターフェース回路（図示しない。）を有する。メモリセルアレイ１５１は、マトリクス状に配置された複数のメモリセル１５５を有する。メモリセル１５５は、ワード線にゲートが接続する第１のスイッチ１５９及び第２のスイッチ１６１、並びに記憶素子１５７を有する。第１のスイッチ１５９のソース及びドレインの一方は第１のビット線ＢＬ１と接続し、ソース及びドレインの他方は記憶素子１５７の第１の端子Ｄと接続する。第２のスイッチ１６１のソース及びドレインの一方は第２のビット線ＢＬ２と接続し、ソース及びドレインの他方は記憶素子１５７の第２の端子ＤＢと接続する。なお、第２のビット線ＢＬ２には、第１のビット線ＢＬ１の反転信号が入力される。
【０１０１】
インターフェース回路は、外部信号からカラムデコーダ１５２及びローデコーダ１５３を駆動するための信号を生成すると共に、読出したメモリセル１５５のデータを外部に出力する。
【０１０２】
カラムデコーダ１５２は、インターフェース回路からメモリセル１５５を駆動するための信号を受け取り、ビット線ＢＬ１、ＢＬ２に送る書込みまたは読出しを行うための信号を生成する。ローデコーダ１５３は、インターフェース回路からメモリセル１５５を駆動するための信号を受け取り、ワード線ＷＬに送る書込みもしくは読出しを行うための信号を生成する。カラムデコーダ１５２からビット線ＢＬ１、ＢＬ２へ出力する信号及びローデコーダ１５３からワード線ＷＬへ出力する信号により、メモリセルアレイ１５１の中においてアクセスを行うメモリセルが一意に定まる。
【０１０３】
記憶素子１５７に実施の形態１で示した記憶素子Ｍ、１００、１１０を適宜用いることができる。
【０１０４】
図１１と異なる記憶装置について、図１２を用いて説明する。
【０１０５】
図１２に示す記憶装置は、メモリセルアレイ１８１、カラムデコーダ１５２、ローデコーダ１５３、インターフェース回路（図示しない。）を有する。メモリセルアレイ１８１は、マトリクス状に配置された複数のメモリセル１６５を有する。メモリセル１６５は、第１のワード線ＷＬ１にゲートが接続する第１のスイッチ１６９及び第２のスイッチ１７１、第２のワード線ＷＬ２にゲートが接続する第３のスイッチ１７０及び第４のスイッチ１７２、並びに記憶素子１６７を有する。
【０１０６】
第１のスイッチ１６９のソース及びドレインの一方は第１のビット線ＢＬ１と接続し、ソース及びドレインの他方は記憶素子１６７の第１の端子Ｄと接続する。第２のスイッチ１７１のソース及びドレインの一方は第２のビット線ＢＬ２と接続し、ソース及びドレインの他方は記憶素子１６７の第２の端子ＤＢと接続する。第３のスイッチ１７０のソース及びドレインの一方は第３のビット線ＢＬ３と接続し、ソース及びドレインの他方は記憶素子１６７の第１の端子Ｄと接続する。第４のスイッチ１７２のソース及びドレインの一方は第４のビット線ＢＬ４と接続し、ソース及びドレインの他方は記憶素子１６７の第２の端子ＤＢと接続する。なお、第２のビット線ＢＬ２には、第１のビット線ＢＬ１の反転信号が入力され、第３のビット線ＢＬ３には、第４のビット線ＢＬ４の反転信号が入力される。
【０１０７】
カラムデコーダ１５２は、インターフェース回路からメモリセル１６５を駆動するための信号を受け取り、第１のビット線ＢＬ１〜第４のＢＬ４に送る書込みまたは読出しを行うための信号を生成する。ローデコーダ１５３は、インターフェース回路からメモリセル１６５を駆動するための信号を受け取り、第１のワード線ＷＬ１及び第２のワード線ＷＬ２に送る書込みもしくは読出しを行うための信号を生成する。カラムデコーダ１５２から第１のビット線ＢＬ１〜第４のＢＬ４へ出力する信号、並びにローデコーダ１５３から第１のワード線ＷＬ１及び第２のワード線ＷＬ２へ出力する信号により、メモリセルアレイ１８１の中においてアクセスを行うメモリセルが一意に定まる。
【０１０８】
図１１及び図１２に示す記憶装置は、記憶素子以外の構成は従来のＳＲＡＭと同様である。また、記憶素子１５７、１６７が不揮発性であるため、本実施の形態に示す記憶装置は、不揮発性ＳＲＡＭである。
【０１０９】
ここで記憶装置の書込み及び読み出しについて、説明する。ここでは、代表例として図１１に示す記憶装置を用いて説明する。
【０１１０】
＜データの書込＞
ワード線ＷＬをＨｉｇｈにして、第１のスイッチ１５９及び第２のスイッチ１６１を導通状態とする。このとき、第１のビット線ＢＬ１をＨｉｇｈ、第２のビット線ＢＬ２をＬｏｗとする。この結果、第１のスイッチ１５９から記憶素子１５７の第１の端子ＤにＨｉｇｈを入力する。また、第２のスイッチ１６１から記憶素子１５７の第２の端子ＤＢにＬｏｗを入力する。この結果、記憶素子１５７のノードに電荷を保持し、データを書き込むことができる。例えば、図２の記憶素子１００においては、ノードＮ１に０を書込み、ノードＮ２に１を書き込むことができる。また、図３の記憶素子１１０においては、ノードＮ１１に０を書込み、ノードＮ１２に１を書き込むことができる。
【０１１１】
一方、ワード線ＷＬをＨｉｇｈにして、第１のスイッチ１５９及び第２のスイッチ１６１を導通状態とする。このとき、第１のビット線ＢＬ１をＬｏｗ、第２のビット線ＢＬ２をＨｉｇｈとする。この結果、例えば、図２の記憶素子１００においては、ノードＮ１に１を書込み、ノードＮ２に０を書き込むことができる。また、図３の記憶素子１１０においては、ノードＮ１１に１を書込み、ノードＮ１２に０を書き込むことができる。
【０１１２】
＜データの保持＞
実施の形態１に示す記憶素子は、不揮発性であるため、記憶装置の電源が遮断されても、ノードにデータを保持することができる。
【０１１３】
＜データの読み出し＞
一方、カラムデコーダ１５２内に設けられているプリチャージ回路が、ビット線ＢＬ１、ＢＬ２の電位を制御した後に、ワード線ＷＬをＨｉｇｈにして、第１のスイッチ１５９及び第２のスイッチ１６１を導通状態とする。このとき、図２の記憶素子１００においては、記憶素子１５７の第１の端子Ｄを介して、ノードＮ１に保持された電荷に基づいたデータを第１のビット線ＢＬ１から読出し、記憶素子１５７の第２の端子ＤＢを介して、ノードＮ２に保持された電荷に基づいたデータを第２のビット線ＢＬ２から読み出す。また、図３の記憶素子１１０においては、記憶素子１５７の第１の端子Ｄを介して、ノードＮ１１に保持された電荷に基づいたデータを第１のビット線ＢＬ１から読出し、記憶素子１５７の第２の端子ＤＢを介して、ノードＮ１２に保持された電荷に基づいたデータを第２のビット線ＢＬ２から読み出す。
【０１１４】
なお、第１のビット線ＢＬ１及び第２のビット線ＢＬ２は、増幅回路に接続され、読み出し回路からデータが出力される。
【０１１５】
実施の形態１に示す記憶素子は不揮発性であるため、記憶装置において、データの書込み及び読み出しを行わないメモリセルの電源を遮断することができる。このため、従来のＳＲＡＭと比較して、消費電力を低減することができる。
【０１１６】
また、図１２に示す記憶装置は、各メモリセルにおいて、それぞれ異なるワード線及びビット線に接続するスイッチを、記憶素子の第１の入力端子側及び第２の入力端子側にそれぞれ２つ設けている。このため、第１のワード線ＷＬ１、第１のビット線ＢＬ１、及び第２のビット線ＢＬ２に書込みデータを入力し、第４のワード線ＷＬ４、第３のビット線ＢＬ３、及び第４のビット線ＢＬ４に読出しデータを入力することで、異なるメモリセルにおいて書込み及び読み出しを同時に行うことができる。
【０１１７】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１１８】
（実施の形態３）
本実施の形態では、実施の形態２に示す記憶装置の作製方法について、図２及び図１３〜図１６を用いて説明する。ここでは、図２の回路図で示す、酸化物半導体膜にチャネル領域を有する第１のトランジスタ１０１、ｐ型である第７のトランジスタ１０７、及びｎ型である第８のトランジスタ１０８の作製方法について説明する。なお、図１３〜図１６において、Ａ−Ｂに示す断面図は、第１のトランジスタ１０１、第７のトランジスタ１０７、及び第８のトランジスタ１０８が形成される領域の断面図に相当し、Ｃ−Ｄに示す断面図は、第１のトランジスタ１０１のソース及びドレインの一方と、第８のトランジスタ１０８のゲートの接続領域の断面図に相当する。
【０１１９】
図１３（Ａ）に示すように、ｎ型の半導体基板２０１に素子分離領域２０３を形成した後、ｎ型の半導体基板２０１の一部にｐウェル領域２０５を形成する。
【０１２０】
ｎ型の半導体基板２０１としては、ｎ型の導電型を有する単結晶シリコン基板（シリコンウェハー）、化合物半導体基板（ＳｉＣ基板、サファイア基板、ＧａＮ基板等）を用いることができる。
【０１２１】
また、ｎ型の半導体基板２０１の代わりに、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法や、ＥＬＴＲＡＮ法（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ：キャノン社の登録商標）等を用いて形成したＳＯＩ基板を用いてもよい。また、ｎ型の半導体基板２０１の代わりに、絶縁性基板上に結晶性を有する半導体層が形成される基板を用いてもよい。
【０１２２】
素子分離領域２０３は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等を用いて形成する。
【０１２３】
ｐウェル領域２０５は、ホウ素等のｐ型を付与する不純物元素が、５×１０１５ｃｍ−３〜１×１０１６ｃｍ−３程度の濃度で添加されている。ｐウェル領域２０５は、半導体基板２０１の一部にマスクを形成したのち、半導体基板２０１の一部にｐ型を付与する不純物元素を添加して、形成される。
【０１２４】
なお、ここでは、ｎ型の半導体基板を用いているが、ｐ型の半導体基板を用い、ｐ型の半導体基板にｎ型を付与するリン、ヒ素等の不純物元素が添加されたｎウェル領域を形成してもよい。
【０１２５】
次に、図１３（Ｂ）に示すように、半導体基板２０１上にゲート絶縁膜２０７、２０８及びゲート電極２０９、２１０を形成する。
【０１２６】
熱処理を行い半導体基板２０１の表面を酸化した酸化シリコン膜を形成する。または、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有する膜（酸窒化シリコン膜）との積層構造で形成する。次に、酸化シリコン膜または酸窒化シリコン膜の一部を選択的にエッチングして、ゲート絶縁膜２０７、２０８を形成する。若しくは、厚さ５〜５０ｎｍの酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）であるタンタル酸化物、酸化ハフニウム、酸化ハフニウムシリケート、酸化ジルコニウム、酸化アルミニウム、酸化チタンなどの金属酸化物、または酸化ランタンなどの希土類酸化物等を、ＣＶＤ法、スパッタリング法等を用いて形成した後、選択的に一部をエッチングして、ゲート絶縁膜２０７、２０８を形成する。
【０１２７】
ゲート電極２０９、２１０は、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造でゲート電極２０９、２１０を形成してもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。
【０１２８】
ゲート電極２０９、２１０は、導電膜をスパッタリング法、ＣＶＤ法等により形成した後、該導電膜の一部を選択的にエッチングして形成される。
【０１２９】
ここでは、熱処理を行い、半導体基板２０１上の表面を酸化した酸化シリコン膜を形成し、該酸化シリコン膜上に窒化タンタル膜及びタングステン膜が積層された導電膜をスパッタリング法により形成した後、酸化シリコン膜及び導電膜のそれぞれ一部を選択的にエッチングして、ゲート絶縁膜２０７、２０８及びゲート電極２０９、２１０を形成する。
【０１３０】
次に、図１３（Ｃ）に示すように、半導体基板２０１にｐ型を付与する不純物元素を添加してｐ型の不純物領域２１３ａ、２１３ｂを形成する。また、ｐウェル領域２０５にｎ型を付与する不純物元素を添加して、ｎ型の不純物領域２１１ａ、２１１ｂを形成する。ｎ型の不純物領域２１１ａ、２１１ｂ、及びｐ型の不純物領域２１３ａ、２１３ｂにおけるｎ型を付与する不純物元素及びｐ型を付与する不純物元素の濃度は、１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下である。ｎ型を付与する不純物元素及びｐ型を付与する不純物元素は、イオンドーピング法、イオン注入法等を適宜用いて、半導体基板２０１及びｐウェル領域２０５に添加する。
【０１３１】
次に、図１３（Ｄ）に示すように、半導体基板２０１、素子分離領域２０３、ゲート絶縁膜２０７、２０８、及びゲート電極２０９、２１０上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２１５、２１７を形成する。
【０１３２】
絶縁膜２１５、２１７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜２１５をＣＶＤ法により形成することで、絶縁膜２１５の水素含有量が高まるため、加熱処理により、半導体基板を水素化し、水素によりダングリングボンドを終端させ、欠陥を低減することができる。
【０１３３】
また、絶縁膜２１７として、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）などの無機材料、または、ポリイミド、アクリルなどの有機材料を用いて形成することで、絶縁膜２１７の平坦性を高めることができる。
【０１３４】
絶縁膜２１５または絶縁膜２１７を形成した後、不純物領域２１１ａ、２１１ｂ、２１３ａ、２１３ｂに添加された不純物元素を活性化するための熱処理を行う。
【０１３５】
以上の工程により、図２に示すｐ型である第７のトランジスタ１０７及びｎ型である第８のトランジスタ１０８を作製することができる。
【０１３６】
次に、絶縁膜２１５、２１７の一部を選択的にエッチングして、開口部を形成する。次に、開口部にコンタクトプラグ２１９ａ〜２１９ｄを形成する。代表的には、スパッタリング法、ＣＶＤ法、メッキ法等により導電膜を形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化処理を行い、導電膜の表面の不要な部分を除去して、コンタクトプラグ２１９ａ〜２１９ｄを形成する。
【０１３７】
コンタクトプラグ２１９ａ〜２１９ｄとなる導電膜は、ＷＦ６ガスとＳｉＨ４ガスからＣＶＤ法でタングステンシリサイドを形成し、開口部に導電膜を埋め込むことで形成される。
【０１３８】
次に、絶縁膜２１７及びコンタクトプラグ２１９ａ〜２１９ｄ上に、スパッタリング法、ＣＶＤ法、メッキ法等により絶縁膜を形成した後、該絶縁膜の一部を選択的にエッチングし、溝部を有する絶縁膜２２１ａ〜２２１ｅを形成する。次に、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ法等により平坦化処理を行い、該導電膜の表面の不要な部分を除去して、配線２２３ａ〜２２３ｃを形成する（図１４（Ａ）参照）。
【０１３９】
絶縁膜２２１ａ〜２２１ｅは、絶縁膜２１５と同様の材料を用いて形成することができる。
【０１４０】
配線２２３ａ〜２２３ｃとして、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【０１４１】
平坦化された絶縁膜２２１ａ〜２２１ｅ及び配線２２３ａ〜２２３ｃを用いることで、後に形成する酸化物半導体膜を有するトランジスタにおける電気特性のばらつきを低減することができる。また、歩留まり高く酸化物半導体膜を有するトランジスタを形成することができる。
【０１４２】
次に、加熱処理またはプラズマ処理により、絶縁膜２２１ａ〜２２１ｅ及び配線２２３ａ〜２２３ｃに含まれる水素、水等を脱離させることが好ましい。この結果、後の加熱処理において、後に形成される絶縁膜及び酸化物半導体膜中に水素、水等が拡散することを防ぐことができる。なお、加熱処理は、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気にて、１００℃以上基板の歪み点未満で行う。また、プラズマ処理は、希ガス、酸素、窒素または酸化窒素（亜酸化窒素、一酸化窒素、二酸化窒素など）を用いる。
【０１４３】
次に、絶縁膜２２１ａ〜２２１ｅ及び配線２２３ａ〜２２３ｃ上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２２５を形成する。絶縁膜２２５としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウムを単層または積層して形成する。また、絶縁膜２２５として、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成することが好ましい。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いる。加熱により酸素の一部が脱離する酸化絶縁膜は、加熱により酸素が脱離するため、加熱により酸化物半導体膜に酸素を拡散させることができる。
【０１４４】
次に、絶縁膜２２５上に、スパッタリング法、塗布法、印刷法、パルスレーザー蒸着法等を用いて酸化物半導体膜２２７を形成する（図１４（Ｂ）参照）。ここでは、酸化物半導体膜２２７として、スパッタリング法により、１ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上３０ｎｍ以下の厚さで酸化物半導体膜を形成する。酸化物半導体膜２２７の厚さを上記厚さとすることで、トランジスタの短チャネル効果を抑制することができる。
【０１４５】
酸化物半導体膜２２７は、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【０１４６】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１４７】
例えば、酸化物半導体として、一元系金属酸化物である酸化インジウム、酸化スズ、酸化亜鉛、二元系金属酸化物であるＩｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｚｎ系金属酸化物、Ａｌ−Ｚｎ系金属酸化物、Ｚｎ−Ｍｇ系金属酸化物、Ｓｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｇａ系金属酸化物、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系金属酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｌａ−Ｚｎ系金属酸化物、Ｉｎ−Ｃｅ−Ｚｎ系金属酸化物、Ｉｎ−Ｐｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｎｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｕ−Ｚｎ系金属酸化物、Ｉｎ−Ｇｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｄｙ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｏ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｙｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｌｕ−Ｚｎ系金属酸化物、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系金属酸化物を用いることができる。
【０１４８】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。
【０１４９】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１５０】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系金属酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系金属酸化物やその組成の近傍の酸化物を用いるとよい。
【０１５１】
しかし、これらに限られず、必要とする半導体特性（電界効果移動度、しきい値電圧、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１５２】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物では比較的容易に高い電界効果移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物でも、バルク内欠陥密度を低減することにより電界効果移動度を上げることができる。
【０１５３】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０１５４】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【０１５５】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い電界効果移動度を得ることができる。
【０１５６】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の電界効果移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０１５７】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【０１５８】
【数１】
【０１５９】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０１６０】
なお、酸化物半導体膜２２７に形成することが可能な金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
【０１６１】
なお、酸化物半導体膜２２７において、アルカリ金属またはアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流の上昇の原因となるためである。
【０１６２】
また、酸化物半導体膜２２７には、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含まれてもよい。
【０１６３】
酸化物半導体膜２２７は、非晶質構造であってもよい。
【０１６４】
また、酸化物半導体膜２２７として、結晶化した部分を有するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう。）を用いてもよい。
【０１６５】
ＣＡＡＣ−ＯＳとは、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては、金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面（あるいは表面または界面）においては、ａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物半導体のことである。
【０１６６】
広義に、ＣＡＡＣ−ＯＳとは、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形もしくは六角形、または正三角形もしくは正六角形の原子配列を有し、かつｃ軸方向の断面において金属原子が層状または金属原子と酸素原子が層状に配列した相を含む材料をいう。
【０１６７】
ＣＡＡＣ−ＯＳは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ−ＯＳは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０１６８】
ＣＡＡＣ−ＯＳを構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面やＣＡＡＣ−ＯＳの表面や膜面、界面等に垂直な方向）に揃っていてもよい。あるいは、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、基板面、表面、膜面、界面等に垂直な方向）を向いていてもよい。
【０１６９】
ＣＡＡＣ−ＯＳは、その組成等に応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成等に応じて、可視光に対して透明であったり不透明であったりする。
【０１７０】
ＣＡＡＣ−ＯＳに含まれる結晶構造の一例について図１７乃至図１９を用いて詳細に説明する。なお、特に断りがない限り、図１７乃至図１９は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１７において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０１７１】
図１７（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１７（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１７（Ａ）の上半分及び下半分にはそれぞれ３個ずつ４配位のＯがある。図１７（Ａ）に示す小グループは電荷が０である。
【０１７２】
図１７（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａ近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１７（Ｂ）の上半分及び下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１７（Ｂ）に示す構造をとりうる。図１７（Ｂ）に示す小グループは電荷が０である。
【０１７３】
図１７（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１７（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１７（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１７（Ｃ）に示す小グループは電荷が０である。
【０１７４】
図１７（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１７（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１７（Ｄ）に示す小グループは電荷が＋１となる。
【０１７５】
図１７（Ｅ）に、２個のＺｎを含む小グループを示す。図１７（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１７（Ｅ）に示す小グループは電荷が−１となる。
【０１７６】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０１７７】
ここで、これらの小グループ同士が結合する規則について説明する。図１７（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図１７（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１７（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１７８】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０１７９】
図１８（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１８（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１８（Ｃ）は、図１８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１８０】
図１８（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分及び下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１８（Ａ）において、Ｉｎの上半分及び下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１８（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１８１】
図１８（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＳｎと結合している構成である。この中グループを複数結合して大グループを構成する。
【０１８２】
ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１７（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１８３】
具体的には、図１８（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０１８４】
また、このほかにも、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系金属酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｌａ−Ｚｎ系金属酸化物、Ｉｎ−Ｃｅ−Ｚｎ系金属酸化物、Ｉｎ−Ｐｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｎｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｕ−Ｚｎ系金属酸化物、Ｉｎ−Ｇｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｄｙ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｏ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｙｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｌｕ−Ｚｎ系金属酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｚｎ系金属酸化物、Ａｌ−Ｚｎ系金属酸化物、Ｚｎ−Ｍｇ系金属酸化物、Ｓｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｍｇ系金属酸化物や、Ｉｎ−Ｇａ系金属酸化物などを用いた場合も同様である。
【０１８５】
例えば、図１９（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０１８６】
図１９（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分及び下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１８７】
図１９（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１９（Ｃ）は、図１９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１８８】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１８９】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１９（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０１９０】
具体的には、図１９（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【０１９１】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図２０（Ａ）に示す結晶構造を取りうる。なお、図２０（Ａ）に示す結晶構造において、図１７（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１９２】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図２０（Ｂ）に示す結晶構造を取りうる。なお、図２０（Ｂ）に示す結晶構造において、図１７（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１９３】
ここでは、酸化物半導体膜２２７として非晶質構造の酸化物半導体膜をスパッタリング法により形成する。
【０１９４】
スパッタリング法に用いるターゲットとしては、亜鉛を含む金属酸化物ターゲットを用いることができる。ターゲットとしては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ系金属酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｚｎ系金属酸化物や、一元系金属酸化物であるＺｎ系金属酸化物、Ｓｎ系金属酸化物などのターゲットを用いることができる。
【０１９５】
ターゲットの一例として、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲットを、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比とする。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。また、Ｉｎ２Ｏ３：ＺｎＯ＝２５：１［ｍｏｌ数比］〜１：４の組成比を有するターゲットを用いることもできる。
【０１９６】
また、酸化物半導体膜２２７としてＩｎ−Ｇａ−Ｚｎ−Ｏ系材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜２２７を成膜することで、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。
【０１９７】
また、酸化物半導体膜２２７としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜２２７を成膜することで、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。
【０１９８】
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、スパッタリングガスには、水素を含む不純物が除去された高純度ガスを用いることが好ましい。
【０１９９】
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
【０２００】
なお、酸化物半導体膜を成膜する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。
【０２０１】
また、酸化物半導体膜を成膜する処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。さらに、水の排気能力の高いクライオポンプまたは水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。
【０２０２】
酸化物半導体膜を成膜する処理室の内側に存在する吸着物は、内壁に吸着しているために成膜室の圧力に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。
【０２０３】
このように、酸化物半導体膜の成膜工程において、更に好ましくは酸化絶縁膜の成膜工程において、処理室の圧力、処理室のリークレートなどにおいて、不純物の混入を極力抑えることによって、酸化物半導体膜に含まれる水素を含む不純物の混入を低減することができる。また、酸化絶縁膜から酸化物半導体膜への水素などの不純物の拡散を低減することができる。
【０２０４】
また、酸化物半導体膜をスパッタリング装置で成膜する前に、スパッタリング装置にダミー基板を搬入し、ダミー基板上に酸化物半導体膜を成膜して、ターゲット表面、または防着板に付着した水素、水を取り除く工程を行ってもよい。
【０２０５】
酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子（あるいは酸素が脱離した部分）には欠損が形成されてしまう。このため、酸化物半導体膜の成膜工程において、水素を含む不純物を極めて減らすことにより、酸化物半導体膜の欠損を低減することが可能である。このため、不純物をできるだけ除去し、高純度化させた酸化物半導体膜をチャネル領域とすることにより、トランジスタの信頼性を高めることができる。
【０２０６】
次に、酸化物半導体膜２２７より水素を放出させると共に、絶縁膜２２５に含まれる酸素の一部を、酸化物半導体膜と、絶縁膜２２５及び酸化物半導体膜の界面近傍に拡散させる。この結果、後に形成されるトランジスタにおいて、水素濃度、及び絶縁膜２２５との界面近傍における酸素欠損が低減された酸化物半導体膜２２８を形成することができる（図１４（Ｃ）参照）。
【０２０７】
該加熱処理の温度は、酸化物半導体膜２２７から水素を放出させると共に、絶縁膜２２５に含まれる酸素の一部を放出させ、さらには酸化物半導体膜２２７に拡散させる温度が好ましく、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
【０２０８】
また、該加熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、酸化物半導体膜からの水素の放出、及び絶縁膜２２５から酸化物半導体膜への酸素拡散の時間を短縮することができる。
【０２０９】
加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また、酸素雰囲気で行ってもよい。処理時間は３分〜２４時間とする。または、減圧雰囲気または不活性ガス雰囲気で加熱処理を行った後、酸素雰囲気で加熱処理を行ってもよい。これは、減圧雰囲気または不活性雰囲気にて加熱処理を行うと、酸化物半導体膜２２７中の不純物濃度を低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
【０２１０】
酸化物半導体膜２２７に加熱処理を行うことで、膜中の不純物準位を極めて小さくすることが可能となる。その結果、トランジスタの電界効果移動度を後述する理想的な電界効果移動度近くまで高めることが可能となる。
【０２１１】
次に、酸化物半導体膜２２８の一部を選択的にエッチングして、酸化物半導体膜２２９を形成する。次に、酸化物半導体膜２２９上に、スパッタリング法、ＣＶＤ法等により絶縁膜２３１を形成する。次に、絶縁膜２３１上にゲート電極２３３を形成する（図１５（Ａ）参照）。
【０２１２】
絶縁膜２３１は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ−Ｏ系金属酸化物膜などを用いればよく、積層または単層で設ける。また、絶縁膜２３１は、絶縁膜２２５に示すような、加熱により酸素が脱離する酸化絶縁膜を用いてもよい。絶縁膜２３１に加熱により酸素が脱離する膜を用いることで、後の加熱処理により酸化物半導体膜２２９に生じる酸素欠損を修復することができ、トランジスタの電気特性の劣化を抑制できる。
【０２１３】
また、絶縁膜２３１として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでゲート絶縁膜の厚さを薄くしてもゲートリークを低減できる。
【０２１４】
絶縁膜２３１の厚さは、１０ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下、より好ましくは１０ｎｍ以上３０ｎｍ以下とするとよい。
【０２１５】
ゲート電極２３３は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、上述した金属元素を成分とする合金、または上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極２３３は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０２１６】
また、ゲート電極２３３は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【０２１７】
ゲート電極２３３は、印刷法またはインクジェット法により形成される。若しくは、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエッチングして、形成される。
【０２１８】
なお、ゲート電極２３３と絶縁膜２３１との間に、絶縁膜２３１に接する材料層として、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリ・オフのスイッチング素子を実現できる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体膜２２９より高い窒素濃度、具体的には７原子％以上の窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
【０２１９】
この後、加熱処理を行うことが好ましい。当該加熱処理により、絶縁膜２２５及び絶縁膜２３１から酸化物半導体膜２２９に酸素を拡散させて、酸化物半導体膜２２９に含まれる酸素欠陥を補填し、酸素欠陥を低減することができる。
【０２２０】
次に、ゲート電極２３３をマスクとして、酸化物半導体膜２２９にドーパントを添加する処理を行う。この結果、図１５（Ｂ）に示すように、ゲート電極２３３に覆われ、ドーパントが添加されない第１の領域２３５ａと、ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃを形成する。ゲート電極２３３をマスクにしてドーパントを添加するため、セルフアラインで、ドーパントが添加されない第１の領域２３５ａ、及びドーパントを含む一対の第２の領域２３５ｂ、２３５ｃを形成することができる。なお、ゲート電極２３３と重畳する第１の領域２３５ａはチャネル領域として機能する。また、ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃにより、ソース−ドレイン耐圧を高めることができる。また、第１の領域２３５ａ、及びドーパントを含む一対の第２の領域２３５ｂ、２３５ｃを酸化物半導体膜２３５と示す。
【０２２１】
酸化物半導体膜２２９の第１の領域２３５ａは、水素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸化物半導体及び水素の結合により、水素の一部がドナーとなり、キャリアである電子が生じてしまう。これらのため、酸化物半導体膜２２９の第１の領域２３５ａ中の水素濃度を低減することで、しきい値電圧のマイナスシフトを低減することができる。
【０２２２】
ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃに含まれるドーパントの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満とする。
【０２２３】
ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃはドーパントを含むため、キャリア密度または欠陥を増加させることができる。このため、ドーパントを含まない第１の領域２３５ａと比較して導電性を高めることができる。なお、ドーパント濃度を増加させすぎると、ドーパントがキャリアの移動を阻害することになり、ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃの導電性を低下させることになる。
【０２２４】
ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃは、導電率が０．１Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とすることが好ましい。
【０２２５】
酸化物半導体膜２２９において、ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃを有することで、チャネル領域として機能する第１の領域２３５ａの端部に加わる電界を緩和させることができる。このため、トランジスタの短チャネル効果を抑制することができる。
【０２２６】
酸化物半導体膜２２９にドーパントを添加する方法として、イオンドーピング法またはイオンインプランテーション法を用いることができる。また、添加するドーパントとしては、ホウ素、窒素、リン、及びヒ素の少なくとも一以上がある。または、ドーパントとしては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの少なくとも一以上がある。または、ドーパントとしては、水素がある。なお、ドーパントとして、ホウ素、窒素、リン、及びヒ素の一以上と、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの一以上と、水素とを適宜組み合わしてもよい。
【０２２７】
また、酸化物半導体膜２２９へのドーパントの添加は、酸化物半導体膜２２９を覆って、絶縁膜などが形成されている状態を示したが、酸化物半導体膜２２９が露出している状態でドーパントの添加を行ってもよい。
【０２２８】
さらに、上記ドーパントの添加はイオンドーピング法またはイオンインプランテーション法などによる注入する以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって、ドーパントを添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やＣＶＤ装置などを用いることができる。
【０２２９】
この後、加熱処理を行ってもよい。当該加熱処理の温度は、代表的には、１５０℃以上４５０℃以下、好ましくは２５０℃以上３２５℃以下とする。または、２５０℃から３２５℃まで徐々に温度上昇させながら加熱してもよい。
【０２３０】
当該加熱処理により、ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃの抵抗を低減することができる。なお、当該加熱処理において、ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃは、結晶状態でも非晶質状態でもよい。
【０２３１】
次に、図１５（Ｃ）に示すように、ゲート電極２３３の側面にサイドウォール絶縁膜２３７、及びゲート絶縁膜２３９、並びに電極２４１ａ、２４１ｂを形成する。
【０２３２】
サイドウォール絶縁膜２３７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、サイドウォール絶縁膜２３７として、絶縁膜２２５と同様に、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成してもよい。
【０２３３】
ここで、サイドウォール絶縁膜２３７の形成方法について説明する。
【０２３４】
まず、絶縁膜２３１及びゲート電極２３３上に、後にサイドウォール絶縁膜２３７となる絶縁膜を形成する。絶縁膜は、スパッタリング法、ＣＶＤ法等により形成する。また、当該絶縁膜の厚さは特に限定はないが、ゲート電極２３３の形状に応じる被覆性を考慮して、適宜選択すればよい。
【０２３５】
次に、絶縁膜をエッチングすることによりサイドウォール絶縁膜２３７を形成する。該エッチングは、異方性の高いエッチングであり、サイドウォール絶縁膜２３７は、絶縁膜に異方性の高いエッチング工程を行うことでセルフアラインに形成することができる。
【０２３６】
また、ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃの幅は、サイドウォール絶縁膜２３７の幅に対応し、またサイドウォール絶縁膜２３７の幅は、ゲート電極２３３の厚さにも対応することから、第２の領域２３５ｂ、２３５ｃの範囲が、所望の範囲となるように、ゲート電極２３３の厚さを決めればよい。
【０２３７】
また、サイドウォール絶縁膜２３７の形成工程と共に、異方性の高いエッチングを用いて絶縁膜２５１をエッチングし、酸化物半導体膜２２９を露出させることで、ゲート絶縁膜２３９を形成することができる。
【０２３８】
一対の電極２４１ａ、２４１ｂは配線２２３ａ〜２２３ｃと同様の材料を適宜用いて形成することができる。なお、一対の電極２４１ａ、２４１ｂは配線としても機能させてもよい。
【０２３９】
一対の電極２４１ａ、２４１ｂは、印刷法またはインクジェット法を用いて形成される。または、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエッチングして、一対の電極２４１ａ、２４１ｂを形成する。
【０２４０】
一対の電極２４１ａ、２４１ｂは、サイドウォール絶縁膜２３７及びゲート絶縁膜２３９の側面と接するように、形成されることが好ましい。即ち、トランジスタの一対の電極２４１ａ、２４１ｂの端部がサイドウォール絶縁膜２３７上に位置し、酸化物半導体膜２２９において、ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃの露出部を全て覆っていることが好ましい。この結果、ドーパントが含まれる一対の第２の領域２３５ｂ、２３５ｃにおいて、一対の電極２４１ａ、２４１ｂと接する領域がソース領域及びドレイン領域として機能すると共に、サイドウォール絶縁膜２３７及びゲート絶縁膜２３９と重なる領域により、ソース−ドレイン耐圧を高めることができる。また、サイドウォール絶縁膜２３７の長さによりソース−ドレイン間の距離が制御できるため、酸化物半導体膜２２９と接する一対の電極２４１ａ、２４１ｂのチャネル側の端部を、マスクを用いずに形成させることができる。また、マスクを使用しないため、複数のトランジスタにおける加工ばらつきを低減することができる。
【０２４１】
以上の工程により、酸化物半導体膜を有するトランジスタ１０１を作製することができる。
【０２４２】
次に、図１６（Ａ）に示すように、スパッタリング法、ＣＶＤ法、塗布法、印刷法等により、絶縁膜２４３及び絶縁膜２４５を形成する。
【０２４３】
絶縁膜２４３、２４５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜２４５として、外部への酸素の拡散を防ぐ絶縁膜を用いることで、絶縁膜２４３から脱離する酸素を酸化物半導体膜に供給することができる。外部への酸素の拡散を防ぐ絶縁膜の代表例としては、酸化アルミニウム、酸化窒化アルミニウム等がある。また、絶縁膜２４５として、外部からの水素の拡散を防ぐ絶縁膜を用いることで、外部から酸化物半導体膜への水素の拡散を低減することが可能であり、酸化物半導体膜の欠損を低減することができる。外部からの水素の拡散を防ぐ絶縁膜の代表例としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。また、絶縁膜２４３として、絶縁膜２２５と同様に、加熱により酸素の一部が脱離する酸化絶縁膜と、外部への酸素の拡散を防ぐ絶縁膜と、酸化絶縁膜との３層構造とすることで、効率よく酸化物半導体膜へ酸素を拡散すると共に、外部への酸素の脱離を抑制することが可能であり、温度及び湿度の高い状態でも、トランジスタの特性の変動を低減することができる。
【０２４４】
以上の工程により、酸化物半導体膜を有するトランジスタを作製することができる。
【０２４５】
次に、絶縁膜２１５、２１７、２２１ｅ、２４３、２４５のそれぞれ一部を選択的にエッチングし、開口部を形成すると共に、ゲート電極２０９及び一対の電極の一方のそれぞれ一部を露出する。次に、開口部に導電膜を形成した後、該導電膜の一部を選択的にエッチングして、配線２４９を形成する。配線２４９は、コンタクトプラグ２１９ａ〜２１９ｄに示す材料を適宜用いることができる。
【０２４６】
以上の工程により、酸化物半導体膜を有する第１のトランジスタ１０１のソース及びドレインの他方と、ｎ型である第８のトランジスタ１０８のゲートを接続することができる。
【０２４７】
記憶装置を構成する記憶素子において、半導体基板または絶縁性基板上に設けられた半導体膜を用いたトランジスタ上に、酸化物半導体膜にチャネル領域を有するトランジスタを積層することができる。この結果、記憶装置の高集積化が可能である。
【０２４８】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２４９】
（実施の形態４）
本実施の形態では、実施の形態３に示す酸化物半導体膜２２９に、ＣＡＡＣ−ＯＳを用いて形成する方法について、説明する。
【０２５０】
ＣＡＡＣ−ＯＳを用いて酸化物半導体膜２２９を形成する第１の方法について、以下に説明する。
【０２５１】
ＣＡＡＣ−ＯＳを用いて酸化物半導体膜２２９を形成する方法は、実施の形態３の図１４（Ｂ）に示す酸化物半導体膜２２７となる酸化物半導体膜の方法において、スパッタリング法を用いる場合、基板温度を１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下とすることで、酸化物半導体膜中への水素、水等の混入を低減しつつ、ＣＡＡＣ−ＯＳを形成することができる。
【０２５２】
上記形成方法によりＣＡＡＣ−ＯＳを用いて酸化物半導体膜を形成した後に加熱することで、酸化物半導体膜２２７からより水素、水等を放出させると共に、絶縁膜２２５に含まれる酸素の一部を、酸化物半導体膜２２７と、絶縁膜２２５及び酸化物半導体膜２２７の界面近傍に拡散させることができると共に、当該加熱処理により、より結晶性の高いＣＡＡＣ−ＯＳを有する酸化物半導体膜２２８を形成することができる。この後、酸化物半導体膜２２８の一部を選択的にエッチングすることで、酸化物半導体膜２２９を形成することができる。
【０２５３】
次に、ＣＡＡＣ−ＯＳを用いて酸化物半導体膜２２９を形成する第２の方法について、以下に説明する。
【０２５４】
絶縁膜２２５上に第１の酸化物半導体膜を形成する。第１の酸化物半導体膜は、一原子層以上１０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下とする。
【０２５５】
第１の酸化物半導体膜は、基板温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。これにより、成膜時の基板加熱温度が高いほど、得られる酸化物半導体膜の不純物濃度は低くなる。また、形成した第１の酸化物半導体膜中に含まれる水素、水等の不純物の混入を低減させることができる。また、酸化物半導体膜中の原子配列が整い、高密度化され、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。なお、酸化物半導体膜は薄いほど、トランジスタの短チャネル効果が低減される。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。
【０２５６】
なお、第１の酸化物半導体膜の形成後、第１の加熱処理を行ってもよい。該第１の加熱処理により、第１の酸化物半導体膜から、より水素、水等を脱離させることができ、さらに結晶性も向上させることができる。該第１の加熱処理を行うことにより、配向性の高いＣＡＡＣ−ＯＳを形成することができる。また、該第１の加熱処理は、２００℃以上基板の歪み点未満、好ましくは２５０℃以上４５０℃以下とする。
【０２５７】
また該第１の加熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成するための時間を短縮することができる。
【０２５８】
該第１の加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また、酸素雰囲気及び減圧雰囲気で行ってもよい。処理時間は３分〜２４時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成することができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。
【０２５９】
次に、第１の酸化物半導体膜上に第２の酸化物半導体膜を成膜する。第２の酸化物半導体膜は、第１の酸化物半導体膜と同様の方法で成膜することができる。
【０２６０】
第２の酸化物半導体膜を成膜する際、基板加熱しながら成膜することで、第１の酸化物半導体膜を種結晶として、第２の酸化物半導体膜を結晶化させることができる。このとき、第１の酸化物半導体膜と第２の酸化物半導体膜が同一の元素から構成されることをホモ成長という。または、第１の酸化物半導体膜と第２の酸化物半導体膜とが、少なくとも一種以上異なる元素から構成されることをヘテロ成長という。
【０２６１】
なお、第２の酸化物半導体膜を成膜した後、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の方法で行えばよい。第２の加熱処理を行うことによって、非晶質領域に対して結晶領域の割合の多い酸化物半導体膜とすることができる。または、第２の加熱処理を行うことによって、第１の酸化物半導体膜を種結晶として、第２の酸化物半導体膜を結晶化させることができる。
【０２６２】
以上の方法により、酸化物半導体膜中への水素、水等などの混入を低減しつつ、ＣＡＡＣ−ＯＳからなる酸化物半導体膜２２７を形成した後の加熱処理により、酸化物半導体膜２２７からより水素、水等を放出させると共に、絶縁膜２２５に含まれる酸素の一部を、酸化物半導体膜２２７と、絶縁膜２２５及び酸化物半導体膜２２７の界面近傍とに拡散させることができると共に、当該加熱処理により、より結晶性の高いＣＡＡＣ−ＯＳを有する酸化物半導体膜２２８を形成することができる。この後、酸化物半導体膜２２８の一部を選択的にエッチングして、酸化物半導体膜２２９を形成することができる。
【０２６３】
酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子（あるいは酸素が脱離した部分）には欠損が形成されてしまう。このため、酸化物半導体膜の成膜工程において、不純物を極めて減らすことにより、酸化物半導体膜の欠損を低減することが可能である。このため、不純物をできるだけ除去し、高純度化させたＣＡＡＣ−ＯＳからなる酸化物半導体膜をチャネル領域とすることにより、トランジスタに対する光照射やＢＴ（Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験前後でのしきい値電圧の変化量が少ないため、安定した電気的特性を有することができる。
【０２６４】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２６５】
（実施の形態５）
本実施の形態では、酸化物半導体膜を用いてチャネル領域が形成されるトランジスタの電界効果移動度について説明する。
【０２６６】
酸化物半導体に限らず、実際に測定されるトランジスタの電界効果移動度は、さまざまな理由によって本来の電界効果移動度よりも低くなる。電界効果移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０２６７】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、電界効果移動度をμは以下の式で表される。
【０２６８】
【数２】
【０２６９】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、Ｅはポテンシャル障壁の高さを以下の式で表される。
【０２７０】
【数３】
【０２７１】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体膜であれば、チャネルの厚さは半導体膜の厚さと同一として差し支えない。線形領域におけるドレイン電流Ｉｄは、以下の式となる。
【０２７２】
【数４】
【０２７３】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。上式の両辺をＶｇで割り、更に両辺の対数を取ると、ドレイン電流Ｉｄは以下のようになる。
【０２７４】
【数５】
【０２７５】
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０２７６】
このようにして求めた欠陥密度等をもとに数２及び数３よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される電界効果移動度は４０ｃｍ２／Ｖｓ程度である。しかし、半導体内部及び半導体と絶縁膜との界面の欠陥が無い酸化物半導体の電界効果移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０２７７】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における電界効果移動度μ１は、以下の式で表される。
【０２７８】
【数６】
【０２７９】
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。Ｂ及びＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、電界効果移動度μ１は低下することがわかる。
【０２８０】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの電界効果移動度μ２を計算した結果を図２１に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０２８１】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長及びチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０２８２】
図２１で示されるように、ゲート電圧１Ｖ強で電界効果移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、電界効果移動度が低下する。なお、界面散乱を低減するためには、半導体膜表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
【０２８３】
このような電界効果移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図２２乃至図２４に示す。なお、計算に用いたトランジスタの断面構造を図２５に示す。図２５に示すトランジスタは酸化物半導体膜にｎ型の不純物半導体領域１１０３ａ及び不純物半導体領域１１０３ｃを有する。不純物半導体領域１１０３ａ及び不純物半導体領域１１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０２８４】
図２５（Ａ）に示すトランジスタは、下地絶縁膜１１０１、及び下地絶縁膜１１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成される。トランジスタは不純物半導体領域１１０３ａ、不純物半導体領域１１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１１０３ｂと、ゲート電極１１０５を有する。ゲート電極１１０５の幅（即ち、チャネル長）を３３ｎｍとする。
【０２８５】
ゲート電極１１０５と半導体領域１１０３ｂの間には、ゲート絶縁膜１１０４を有し、ゲート電極１１０５の両側面にはサイドウォール絶縁膜１１０６ａ及びサイドウォール絶縁膜１１０６ｂ、ゲート電極１１０５の上部には、ゲート電極１１０５と他の配線との短絡を防止するための絶縁物１１０７を有する。サイドウォール絶縁膜の幅は５ｎｍとする。また、不純物半導体領域１１０３ａ及び不純物半導体領域１１０３ｃに接して、ソース電極１１０８ａ及びドレイン電極１１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０２８６】
図２５（Ｂ）に示すトランジスタは、下地絶縁膜１１０１、及び酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成され、不純物半導体領域１１０３ａ、不純物半導体領域１１０３ｃと、それらに挟まれた真性の半導体領域１１０３ｂと、幅３３ｎｍのゲート電極１１０５とゲート絶縁膜１１０４とサイドウォール絶縁膜１１０６ａ及びサイドウォール絶縁膜１１０６ｂと絶縁物１１０７とソース電極１１０８ａ及びドレイン電極１１０８ｂを有する点で図２５（Ａ）に示すトランジスタと同じである。
【０２８７】
図２５（Ａ）に示すトランジスタと図２５（Ｂ）に示すトランジスタの相違点は、サイドウォール絶縁膜１１０６ａ及びサイドウォール絶縁膜１１０６ｂの下の半導体領域の導電型である。図２５（Ａ）に示すトランジスタでは、サイドウォール絶縁膜１１０６ａ及びサイドウォール絶縁膜１１０６ｂの下の半導体領域はｎ型の不純物半導体領域１１０３ａ及び不純物半導体領域１１０３ｃであるが、図２５（Ｂ）に示すトランジスタでは、真性の半導体領域１１０３ｂである。すなわち、不純物半導体領域１１０３ａ（不純物半導体領域１１０３ｃ）とゲート電極１１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、サイドウォール絶縁膜１１０６ａ（サイドウォール絶縁膜１１０６ｂ）の幅と同じである。
【０２８８】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図２２は、図２５（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）及び電界効果移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２８９】
図２２（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２２（Ｂ）はゲート絶縁膜の厚さを１０ｎｍとしたものであり、図２２（Ｃ）はゲート絶縁膜の厚さを５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、電界効果移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、１０μＡを超えることが示された。即ち、ＬＳＩで要求されるオン電流の値を満たすことができる。
【０２９０】
図２３は、図２５（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び電界効果移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２３（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２３（Ｂ）はゲート絶縁膜の厚さを１０ｎｍとしたものであり、図２３（Ｃ）はゲート絶縁膜の厚さを５ｎｍとしたものである。
【０２９１】
また、図２４は、図２５（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び電界効果移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２４（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２４（Ｂ）は１０ｎｍとしたものであり、図２４（Ｃ）は５ｎｍとしたものである。
【０２９２】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、電界効果移動度μのピーク値やオン電流には目立った変化が無い。
【０２９３】
なお、電界効果移動度μのピークは、図２２では８０ｃｍ２／Ｖｓ程度であるが、図２３では６０ｃｍ２／Ｖｓ程度、図２４では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流はオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、１０μＡを超えることが示された。即ち、ＬＳＩで要求されるオン電流の値を満たすことができる。
【実施例１】
【０２９４】
本実施例では、酸化物半導体としてＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル領域に用いたトランジスタの電気特性及び信頼性について説明する。
【０２９５】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０２９６】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜時または成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０２９７】
例えば、図２６（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖｄｓは１０Ｖとした。
【０２９８】
図２６（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２６（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓが得られている。
【０２９９】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２６（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓが得られている。
【０３００】
基板を意図的に加熱することでスパッタリング成膜中の水が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓを超える電界効果移動度を実現することも可能になると推定される。
【０３０１】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水を放出させ、その熱処理と同時にまたはその後の熱処理により酸化物半導体を結晶化させてもよい。このような結晶化若しくは再結晶化の処理により結晶性のよい非単結晶酸化物半導体を得ることができる。
【０３０２】
基板を意図的に加熱して成膜すること及び／または成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２６（Ａ）と図２６（Ｂ）の対比からも確認することができる。
【０３０３】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０３０４】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０３０５】
また、意図的に基板を加熱した成膜及び／または成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０３０６】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ（Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験を行った。
【０３０７】
まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行った。なお、Ｖｄｓはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇｓに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。これをプラスＢＴストレス試験と呼ぶ。
【０３０８】
同様に、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇｓに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。これをマイナスＢＴストレス試験と呼ぶ。
【０３０９】
試料１のプラスＢＴストレス試験の結果を図２７（Ａ）に、マイナスＢＴストレス試験の結果を図２７（Ｂ）に示す。また、試料２のプラスＢＴストレス試験の結果を図２８（Ａ）に、マイナスＢＴストレス試験の結果を図２８（Ｂ）に示す。
【０３１０】
試料１のプラスＢＴストレス試験及びマイナスＢＴストレス試験によるしきい値電圧の変動は、それぞれ１．８０Ｖ及び−０．４２Ｖであった。また、試料２のプラスＢＴストレス試験及びマイナスＢＴストレス試験によるしきい値電圧の変動は、それぞれ０．７９Ｖ及び０．７６Ｖであった。試料１及び試料２のいずれも、ＢＴストレス試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０３１１】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行ってもよい。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用してもよい。
【０３１２】
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０３１３】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０３１４】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０３１５】
ＸＲＤ分析を行った試料として、試料Ａ及び試料Ｂを用意した。以下に試料Ａ及び試料Ｂの作製方法を説明する。
【０３１６】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０３１７】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０３１８】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０３１９】
図２９に試料Ａ及び試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍及び３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０３２０】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／または成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０３２１】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素、水酸基、水等を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０３２２】
図３０に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０３２３】
具体的には、図３０に示すように、基板温度Ｔが１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。これらのオフ電流値は、Ｓｉを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。
【０３２４】
もっとも、酸化物半導体膜の成膜時に水素、水等が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素、水等の不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水の放出温度が高いため、好ましくは最初から水の含まれない膜を形成しておくことが好ましい。
【０３２５】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂのトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０３２６】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄｓは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃及び１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出し幅をｄＷと呼ぶ。
【０３２７】
図３１に、Ｉｄｓ（実線）及び電界効果移動度（点線）のＶｇｓ依存性を示す。また、図３２（Ａ）に基板温度としきい値電圧の関係を、図３２（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０３２８】
図３２（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０３２９】
また、図３２（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０３３０】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓ以上、好ましくは４０ｃｍ２／Ｖｓ以上、より好ましくは６０ｃｍ２／Ｖｓ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、シリコン半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【０３３１】
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
【特許請求の範囲】
【請求項１】
第１の入力端子、及び前記第１の入力端子の入力信号の反転信号が入力される第２の入力端子、並びに第１の信号が出力される第１の出力端子、及び前記第１の信号の反転信号が出力される第２の出力端子、を有するレベルシフタと、
前記第１の信号が入力される第３の入力端子、及び前記第１の信号の反転信号が入力される第４の入力端子、並びに第３の出力端子を有する第１のバッファと、
前記第１の信号の反転信号が入力される第５の入力端子、及び前記第１の信号が入力される第６の入力端子、並びに第４の出力端子を有する第２のバッファと、を有し、
前記第１のバッファの第３の出力端子から出力される信号が、前記レベルシフタの第１の入力端子に入力され、
前記第２のバッファの第４の出力端子から出力される信号が、前記レベルシフタの第２の入力端子に入力されることを特徴とする記憶装置。
【請求項２】
請求項１において、
前記第１のバッファの第３の出力端子と、前記レベルシフタの第１の入力端子とが接続される第１のノードにおいて、第１のデータを保持し、
前記第２のバッファの第４の出力端子と、前記レベルシフタの第２の入力端子とが接続される第２のノードにおいて、第２のデータを保持することを特徴とする記憶装置。
【請求項３】
請求項１または請求項２において、
前記第１のバッファ及び前記第２のバッファはそれぞれ、酸化物半導体膜にチャネル領域を有するトランジスタが直列接続されていることを特徴とする記憶装置。
【請求項４】
直列接続する第１のトランジスタ及び第２のトランジスタで構成される第１のバッファと、
直列接続する第３のトランジスタ及び第４のトランジスタで構成される第２のバッファと、
直列接続する第５のトランジスタ及び第６のトランジスタ、並びに直列接続する第７のトランジスタ及び第８のトランジスタで構成されるレベルシフタ、とを有し、
前記第１のトランジスタ、前記第４のトランジスタ、及び前記第７のトランジスタのゲート、並びに、前記第５のトランジスタのソース及びドレインの一方及び前記第６のトランジスタのソース及びドレインの一方の接続部が、第１の信号が入力される第１の端子と接続し、
前記第２のトランジスタ、前記第３のトランジスタ、及び前記第５のトランジスタのゲート、並びに、前記第７のトランジスタのソース及びドレインの一方及び前記第８のトランジスタのソース及びドレインの一方の接続部が、前記第１の信号の反転信号が入力される第２の端子と接続し、
前記第６のトランジスタのゲートが、前記第３のトランジスタのソース及びドレインの一方及び前記第４のトランジスタのソース及びドレインの一方の接続部と接続する第１のノードと、
前記第８のトランジスタのゲートが、前記第１のトランジスタのソース及びドレインの一方及び前記第２のトランジスタのソース及びドレインの一方の接続部と接続する第２のノードと、を有することを特徴とする記憶装置。
【請求項５】
請求項４において、
前記第１のトランジスタ乃至前記第４のトランジスタは、酸化物半導体膜にチャネル領域を有するトランジスタであり、
前記第５のトランジスタ及び前記第７のトランジスタは、ｐ型のトランジスタであり、
前記第６のトランジスタ及び前記第８のトランジスタは、ｎ型のトランジスタであることを特徴とする記憶装置。
【請求項６】
請求項４または請求項５において、
前記第１のトランジスタ、前記第３のトランジスタ、前記第５のトランジスタ、及び前記第７のトランジスタのソース及びドレインの他方は、高電源電位を供給する配線に接続し、
前記第２のトランジスタ、前記第４のトランジスタ、前記第６のトランジスタ、及び前記第８のトランジスタのソース及びドレインの他方は、低電源電位を供給する配線に接続することを特徴とする記憶装置。
【請求項７】
直列接続する第１のトランジスタ及び第２のトランジスタで構成される第１のバッファと、
直列接続する第３のトランジスタ及び第４のトランジスタで構成される第２のバッファと、
直列接続する第５のトランジスタ乃至第７のトランジスタと、並びに直列接続する第８のトランジスタ乃至第１０のトランジスタで構成されるレベルシフタと、を有し、
前記第１のトランジスタ、前記第４のトランジスタ、及び前記第８のトランジスタのゲート、並びに、前記第６のトランジスタのソース及びドレインの一方及び前記第７のトランジスタのソース及びドレインの一方の接続部が、第１の端子と接続し、
前記第２のトランジスタ、前記第３のトランジスタ、及び前記第５のトランジスタのゲート、並びに、前記第９のトランジスタのソース及びドレインの一方及び前記第１０のトランジスタのソース及びドレインの一方の接続部が、第２の端子と接続し、
前記第６のトランジスタ及び前記第７のトランジスタのゲートが、前記第３のトランジスタのソース及びドレインの一方及び前記第４のトランジスタのソース及びドレインの一方の接続部と接続する第１のノードと、
前記第９のトランジスタ及び前記第１０のトランジスタのゲートが、前記第１のトランジスタのソース及びドレインの一方及び前記第２のトランジスタのソース及びドレインの一方の接続部と接続する第２のノードと、を有することを特徴とする記憶装置。
【請求項８】
請求項７において、
前記第１のトランジスタ乃至前記第４のトランジスタは、酸化物半導体膜にチャネル領域を有するトランジスタであり、
前記第５のトランジスタ、前記第６のトランジスタ、前記第８のトランジスタ、及び前記第９のトランジスタは、ｐ型のトランジスタであり、
前記第７のトランジスタ及び前記第１０のトランジスタは、ｎ型のトランジスタであることを特徴とする記憶装置。
【請求項９】
請求項７または請求項８において、
前記第１のトランジスタ、前記第３のトランジスタ、前記第５のトランジスタ、及び前記第８のトランジスタのソース及びドレインの他方は、高電源電位を供給する配線に接続し、
前記第２のトランジスタ、前記第４のトランジスタ、前記第７のトランジスタ、及び前記第１０のトランジスタのソース及びドレインの他方は、低電源電位を供給する配線に接続することを特徴とする記憶装置。
【請求項１０】
請求項４乃至請求項９のいずれか一項において、
前記第１のノードで第１のデータを保持し、
前記第２のノードで第２のデータを保持することを特徴とする記憶装置。
【請求項１】
第１の入力端子、及び前記第１の入力端子の入力信号の反転信号が入力される第２の入力端子、並びに第１の信号が出力される第１の出力端子、及び前記第１の信号の反転信号が出力される第２の出力端子、を有するレベルシフタと、
前記第１の信号が入力される第３の入力端子、及び前記第１の信号の反転信号が入力される第４の入力端子、並びに第３の出力端子を有する第１のバッファと、
前記第１の信号の反転信号が入力される第５の入力端子、及び前記第１の信号が入力される第６の入力端子、並びに第４の出力端子を有する第２のバッファと、を有し、
前記第１のバッファの第３の出力端子から出力される信号が、前記レベルシフタの第１の入力端子に入力され、
前記第２のバッファの第４の出力端子から出力される信号が、前記レベルシフタの第２の入力端子に入力されることを特徴とする記憶装置。
【請求項２】
請求項１において、
前記第１のバッファの第３の出力端子と、前記レベルシフタの第１の入力端子とが接続される第１のノードにおいて、第１のデータを保持し、
前記第２のバッファの第４の出力端子と、前記レベルシフタの第２の入力端子とが接続される第２のノードにおいて、第２のデータを保持することを特徴とする記憶装置。
【請求項３】
請求項１または請求項２において、
前記第１のバッファ及び前記第２のバッファはそれぞれ、酸化物半導体膜にチャネル領域を有するトランジスタが直列接続されていることを特徴とする記憶装置。
【請求項４】
直列接続する第１のトランジスタ及び第２のトランジスタで構成される第１のバッファと、
直列接続する第３のトランジスタ及び第４のトランジスタで構成される第２のバッファと、
直列接続する第５のトランジスタ及び第６のトランジスタ、並びに直列接続する第７のトランジスタ及び第８のトランジスタで構成されるレベルシフタ、とを有し、
前記第１のトランジスタ、前記第４のトランジスタ、及び前記第７のトランジスタのゲート、並びに、前記第５のトランジスタのソース及びドレインの一方及び前記第６のトランジスタのソース及びドレインの一方の接続部が、第１の信号が入力される第１の端子と接続し、
前記第２のトランジスタ、前記第３のトランジスタ、及び前記第５のトランジスタのゲート、並びに、前記第７のトランジスタのソース及びドレインの一方及び前記第８のトランジスタのソース及びドレインの一方の接続部が、前記第１の信号の反転信号が入力される第２の端子と接続し、
前記第６のトランジスタのゲートが、前記第３のトランジスタのソース及びドレインの一方及び前記第４のトランジスタのソース及びドレインの一方の接続部と接続する第１のノードと、
前記第８のトランジスタのゲートが、前記第１のトランジスタのソース及びドレインの一方及び前記第２のトランジスタのソース及びドレインの一方の接続部と接続する第２のノードと、を有することを特徴とする記憶装置。
【請求項５】
請求項４において、
前記第１のトランジスタ乃至前記第４のトランジスタは、酸化物半導体膜にチャネル領域を有するトランジスタであり、
前記第５のトランジスタ及び前記第７のトランジスタは、ｐ型のトランジスタであり、
前記第６のトランジスタ及び前記第８のトランジスタは、ｎ型のトランジスタであることを特徴とする記憶装置。
【請求項６】
請求項４または請求項５において、
前記第１のトランジスタ、前記第３のトランジスタ、前記第５のトランジスタ、及び前記第７のトランジスタのソース及びドレインの他方は、高電源電位を供給する配線に接続し、
前記第２のトランジスタ、前記第４のトランジスタ、前記第６のトランジスタ、及び前記第８のトランジスタのソース及びドレインの他方は、低電源電位を供給する配線に接続することを特徴とする記憶装置。
【請求項７】
直列接続する第１のトランジスタ及び第２のトランジスタで構成される第１のバッファと、
直列接続する第３のトランジスタ及び第４のトランジスタで構成される第２のバッファと、
直列接続する第５のトランジスタ乃至第７のトランジスタと、並びに直列接続する第８のトランジスタ乃至第１０のトランジスタで構成されるレベルシフタと、を有し、
前記第１のトランジスタ、前記第４のトランジスタ、及び前記第８のトランジスタのゲート、並びに、前記第６のトランジスタのソース及びドレインの一方及び前記第７のトランジスタのソース及びドレインの一方の接続部が、第１の端子と接続し、
前記第２のトランジスタ、前記第３のトランジスタ、及び前記第５のトランジスタのゲート、並びに、前記第９のトランジスタのソース及びドレインの一方及び前記第１０のトランジスタのソース及びドレインの一方の接続部が、第２の端子と接続し、
前記第６のトランジスタ及び前記第７のトランジスタのゲートが、前記第３のトランジスタのソース及びドレインの一方及び前記第４のトランジスタのソース及びドレインの一方の接続部と接続する第１のノードと、
前記第９のトランジスタ及び前記第１０のトランジスタのゲートが、前記第１のトランジスタのソース及びドレインの一方及び前記第２のトランジスタのソース及びドレインの一方の接続部と接続する第２のノードと、を有することを特徴とする記憶装置。
【請求項８】
請求項７において、
前記第１のトランジスタ乃至前記第４のトランジスタは、酸化物半導体膜にチャネル領域を有するトランジスタであり、
前記第５のトランジスタ、前記第６のトランジスタ、前記第８のトランジスタ、及び前記第９のトランジスタは、ｐ型のトランジスタであり、
前記第７のトランジスタ及び前記第１０のトランジスタは、ｎ型のトランジスタであることを特徴とする記憶装置。
【請求項９】
請求項７または請求項８において、
前記第１のトランジスタ、前記第３のトランジスタ、前記第５のトランジスタ、及び前記第８のトランジスタのソース及びドレインの他方は、高電源電位を供給する配線に接続し、
前記第２のトランジスタ、前記第４のトランジスタ、前記第７のトランジスタ、及び前記第１０のトランジスタのソース及びドレインの他方は、低電源電位を供給する配線に接続することを特徴とする記憶装置。
【請求項１０】
請求項４乃至請求項９のいずれか一項において、
前記第１のノードで第１のデータを保持し、
前記第２のノードで第２のデータを保持することを特徴とする記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１３−８４３３（Ｐ２０１３−８４３３Ａ）
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願番号】特願２０１２−１０６１２５（Ｐ２０１２−１０６１２５）
【出願日】平成２４年５月７日（２０１２．５．７）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願日】平成２４年５月７日（２０１２．５．７）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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