試験装置
【課題】プローブ検査においても、理想の電源環境を提供する。
【解決手段】試験装置は、ウエハ上に形成されたＤＵＴ１を試験する。電源補償回路２０は、制御信号ＳＣＮＴ１、ＳＣＮＴ２に応じて制御されるソーススイッチＳＷ１、シンクスイッチＳＷ２を含み、それぞれがオンした状態において補償パルス電流ＩＳＲＣ、ＩＳＩＮＫを生成し、補償パルス電流ＩＳＲＣをメイン電源とは別経路からＤＵＴ１の電源端子Ｐ１に注入し、またはメイン電源からＤＵＴ１へ流れる電源電流から、補償パルス電流ＩＳＩＮＫをＤＵＴ１とは別経路に引きこむ。電源補償回路２０のうち、ソーススイッチＳＷ１、シンクスイッチＳＷ２を含む一部は、ウエハＷ上に形成される。ウエハには、ウエハ上に形成される電源補償回路２０の一部に信号を印加するためのパッドＰ５〜Ｐ７が設けられる。
【解決手段】試験装置は、ウエハ上に形成されたＤＵＴ１を試験する。電源補償回路２０は、制御信号ＳＣＮＴ１、ＳＣＮＴ２に応じて制御されるソーススイッチＳＷ１、シンクスイッチＳＷ２を含み、それぞれがオンした状態において補償パルス電流ＩＳＲＣ、ＩＳＩＮＫを生成し、補償パルス電流ＩＳＲＣをメイン電源とは別経路からＤＵＴ１の電源端子Ｐ１に注入し、またはメイン電源からＤＵＴ１へ流れる電源電流から、補償パルス電流ＩＳＩＮＫをＤＵＴ１とは別経路に引きこむ。電源補償回路２０のうち、ソーススイッチＳＷ１、シンクスイッチＳＷ２を含む一部は、ウエハＷ上に形成される。ウエハには、ウエハ上に形成される電源補償回路２０の一部に信号を印加するためのパッドＰ５〜Ｐ７が設けられる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源の安定化技術に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）テクノロジを用いたＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、メモリなどの半導体集積回路（以下、ＤＵＴという）を試験する際、ＤＵＴ内のフリップフロップやラッチは、クロックが供給される動作中は電流が流れ、クロックが停止すると回路が静的な状態となって電流が減少する。したがって、ＤＵＴの動作電流（負荷電流）の合計は、試験の内容などに応じて時々刻々と変動する。
【０００３】
ＤＵＴに電力を供給する電源回路はたとえばレギュレータを用いて構成され、理想的には負荷電流にかかわらず一定の電力を供給可能である。しかしながら実際の電源回路は、無視できない出力インピーダンスを有し、また電源回路とＤＵＴの間にも無視できないインピーダンス成分が存在するため、負荷変動によって電源電圧が変動してしまう。
【０００４】
電源電圧の変動は、ＤＵＴの試験マージンに深刻な影響を及ぼす。また電源電圧の変動は、試験装置内のその他の回路ブロック、たとえばＤＵＴに供給するパターンを生成するパターン発生器や、パターンの遷移タイミングを制御するためのタイミング発生器の動作に影響を及ぼし、試験精度を悪化させる。
【０００５】
特許文献２に記載の技術では、被試験デバイスに電源電圧を供給するメインの電源に加えて、ドライバの出力によってオン、オフが制御されるスイッチを含む補償回路が設けられる。そして、被試験デバイスに供給されるテストパターンに応じて発生しうる電源電圧の変動をキャンセルするように、スイッチ素子に対する補償用の制御パターンをテストパターンに対応付けて定義しておく。実試験時には、テストパターンを被試験デバイスに供給しつつ、補償回路のスイッチを制御パターンに応じてスイッチングすることにより、電源電圧を一定に保つことができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２０５８１３号公報
【特許文献２】国際公開第１０／０２９７０９Ａ１号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者らは、特許文献２の試験装置について検討し、以下の課題を認識するに至った。 半導体デバイスの試験には、組み立て工程後のパッケージされた被試験デバイスを対象とする検査（Ｆ検）と、組み立て工程前のウエハ状態の被試験デバイスを対象とするプローブ検査（Ｐ検）が存在する。そして、電源環境は、Ｐ検のときの方がＦ検のときよりも厳しいため、電源電圧の補償技術は、Ｆ検のみならずＰ検においても重要となる。
【０００８】
ここでＰ検は、ウエハ状態の被試験デバイスに設けられたパッドに、プローブを接触させて行われる。したがって、プローブ自身の抵抗成分、インダクタンス成分、あるいはプローブとチップの間の接触抵抗の影響によって、補償電流による補正が影響を受け、電源電圧を一定に保ち、あるいは所望の電源環境をエミュレートすることが困難となる。
【０００９】
本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、Ｐ検時においても、理想の電源環境、あるいは任意の電源環境をエミュレート可能な試験装置の提供にある。
【課題を解決するための手段】
【００１０】
本発明のある態様は、ウエハ上に形成された被試験デバイスを試験する試験装置に関する。被試験デバイスの電源端子に電力を供給するメイン電源と、制御信号に応じて制御されるスイッチ素子を含み、スイッチ素子がオンした状態において補償パルス電流を生成し、補償パルス電流をメイン電源とは別経路から電源端子に注入し、またはメイン電源から被試験デバイスへ流れる電源電流から、補償パルス電流を被試験デバイスとは別経路に引きこむ電源補償回路と、そのひとつがスイッチ素子に割り当てられ、別の少なくともひとつがそれぞれ被試験デバイスの少なくともひとつの入出力端子に割り当てられる、複数のドライバと、それぞれがドライバごとに設けられた複数のインタフェース回路であって、それぞれが入力されたパターン信号を整形して対応するドライバへと出力する、複数のインタフェース回路と、被試験デバイスの入出力端子に割り当てられたドライバが出力すべき試験信号を記述するテストパターンを、そのドライバに対応するインタフェース回路に対して出力するとともに、テストパターンに応じて定められた制御パターンを、スイッチ素子に割り当てられたドライバに対応するインタフェース回路に対して出力するパターン発生器と、を備える。電源補償回路のうち、スイッチ素子を含む少なくとも一部は、ウエハ上に形成される。ウエハには、ウエハ上に形成される電源補償回路の一部に信号を印加するための補償用パッドが設けられる。
【００１１】
この態様によると、ウエハ上に電源補償回路の一部を形成することにより、プローブ検査時において、補償パルス電流をウエハ上、つまり被試験デバイスの直近で生成することができる。その結果、プローブのインピーダンスの影響を抑えつつ、電源補償を行うことができる。
また、ウエハに形成される電源補償回路の素子は、被試験デバイスの素子と同様のばらつきを有することになる。したがって、被試験デバイスのばらつきに追従した適切な補償電流を供給することができる。
【００１２】
ウエハ上に形成される電源補償回路の少なくとも一部および補償用パッドは、被試験デバイスが形成されるチップの内部に形成されてもよい。
【００１３】
補償用パッドは、プローブは接触可能なサイズであって、被試験デバイスがパッケージングされるときに、外部接続用の端子と接続される機能パッドよりも小さなサイズを有してもよい。
チップ内部に形成される電源補償回路が、プローブ検査時のみに必要である場合、補償用パッドを十分小さく形成することにより、チップサイズの増大を抑制できる。
【００１４】
補償用パッドは、被試験デバイスがパッケージングされるときに、外部接続用の端子と接続されてもよい。この場合、組み立て工程後の試験においても、チップ内部に形成される電源補償回路を利用して、電源補償を行うことができる。
【００１５】
ウエハ上に形成される電源補償回路の少なくとも一部および補償用パッドは、被試験デバイスが形成されるチップの外部のダイシングエリアに形成されてもよい。
ウエハに形成される電源補償回路が、プローブ検査のみに必要である場合、それをダイシングエリアに形成することにより、チップ面積の増大を抑制できる。
【００１６】
ウエハ上に形成される電源補償回路の少なくとも一部および補償用パッドは、被試験デバイスが形成されるチップとは別の電源補償用のチップに形成されてもよい。
ウエハ上に形成される電源補償回路の少なくとも一部および補償用パッドは、複数の被試験デバイスにより共有されてもよい。電源補償回路用のチップを設けると、それにより製品の取れ数が減少するところ、複数のチップで電源補償回路用のチップを共有すれば、取れ数の減少を抑制できる。
【００１７】
ウエハ上に形成される電源補償回路の一部および補償用パッドに接続される配線のうち、チップの境界を跨ぐ配線は、アルミ配線であってもよい。配線がダイシングラインを横切る場合、ダイシング後に配線の断面が空気や水分にさらされ、長期的信頼性が低下するおそれがある。そこでこのような配線に、第１層のアルミ配線を用いることにより、信頼性の低下を抑えることができる。
【００１８】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１９】
本発明のある態様によれば、Ｐ検時おいても、理想の電源環境、あるいは任意の電源環境をエミュレートできる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態に係る試験装置の構成を示す回路図である。
【図２】制御パターンを計算する方法の一例を示すフローチャートである。
【図３】動作電流ＩＯＰ、電源電流ＩＤＤ、ソース補償電流ＩＣＭＰおよびソースパルス電流ＩＳＲＣの一例を示す波形図である。
【図４】図４（ａ）、（ｂ）は、電源補償回路の構成例を示す回路図である。
【図５】図５（ａ）〜（ｃ）は、電源補償回路の別の構成例を示す回路図である。
【図６】図４（ａ）の電源補償回路の一部がウエハ上に形成される第１の例を示す図である。
【図７】図４（ａ）の電源補償回路の一部がウエハ上に形成される第２の例を示す図である。
【図８】図４（ａ）の電源補償回路の一部がウエハ上に形成される第３の例を示す図である。
【発明を実施するための形態】
【００２１】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２２】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２３】
図１は、実施の形態に係る試験装置２の構成を示す回路図である。図１には試験装置２に加えて、試験対象の半導体デバイス（以下、ＤＵＴと称す）１が示される。
【００２４】
ＤＵＴ１は、複数のピンを備え、その中の少なくともひとつが電源電圧ＶＤＤを受けるための電源端子Ｐ１であり、別の少なくともひとつが接地端子Ｐ２である。複数の入出力（Ｉ／Ｏ）端子Ｐ３は、外部からのデータを受け、あるいは外部にデータを出力するために設けられており、試験時においては、試験装置２から出力される試験信号（テストパターン）ＳＴＥＳＴを受け、あるいは試験信号ＳＴＥＳＴに応じたデータを試験装置２に対して出力する。図１には、試験装置２の構成のうち、ＤＵＴ１に対して試験信号を与える構成が示されており、ＤＵＴ１からの信号を評価するための構成は省略されている。
【００２５】
試験装置２は、メイン電源１０、パターン発生器ＰＧ、複数のタイミング発生器ＴＧおよび波形整形器ＦＣ、複数のドライバＤＲ、電源補償回路２０を備える。
【００２６】
試験装置２は複数ｎ個のチャンネルＣＨ１〜ＣＨｎを備えており、その中のいくつか（ＣＨ１〜ＣＨ４）がＤＵＴ１の複数のＩ／Ｏ端子Ｐ３に割り当てられる。図１では、ｎ＝６の場合が示されるが、実際の試験装置２のチャンネル数は、数百〜数千のオーダーである。
【００２７】
メイン電源１０は、ＤＵＴ１の電源端子Ｐ１に供給すべき電源電圧ＶＤＤを生成する。たとえばメイン電源１０は、リニアレギュレータやスイッチングレギュレータなどで構成され、電源端子Ｐ１に供給される電源電圧ＶＤＤを、目標値と一致するようにフィードバック制御する。キャパシタＣｓは、電源電圧ＶＤＤを平滑化するために設けられる。メイン電源１０は、ＤＵＴ１に対する電源電圧の他、試験装置２内部のその他のブロックに対する電源電圧も生成する。メイン電源１０からＤＵＴ１の電源端子Ｐ１への出力電流を、電源電流ＩＤＤと称する。
【００２８】
メイン電源１０は、有限の応答速度を有する電圧・電流源であるため、その負荷電流、つまりＤＵＴ１の動作電流ＩＯＰの急峻な変化に追従できない場合がある。たとえば動作電流ＩＯＰがステップ状に変化するとき、電源電圧ＶＤＤはオーバーシュート、あるいはアンダーシュートしたり、その後のリンギングをともなったりする。電源電圧ＶＤＤの変動は、ＤＵＴ１の正確な試験を妨げる。なぜならＤＵＴ１にエラーが検出されたとき、それがＤＵＴ１の製造不良によるものなのか、電源電圧ＶＤＤの変動によるものなのかを区別することができないからである。
【００２９】
電源補償回路２０は、メイン電源１０の応答速度を補うために設けられる。ＤＵＴ１の設計者は、ある既知の試験信号ＳＴＥＳＴ（テストパターンＳＰＴＮ）が供給された状態において、ＤＵＴ１の内部回路の動作率などの時間推移を推定可能であるから、ＤＵＴ１の動作電流ＩＯＰの時間波形を正確に予測することができる。ここでの予測とは、コンピュータシミュレーションを用いた計算や、同じ構成を有するデバイスを対象とした実測などが含まれ、特にその手法は限定されない。
【００３０】
一方、メイン電源１０の応答速度（利得、フィードバック帯域）が既知であれば、予測される動作電流ＩＯＰに応答してメイン電源１０が生成する電源電流ＩＤＤもまた予測することができる。そうすると、予測される動作電流ＩＯＰと電源電流ＩＤＤの差分を、電源補償回路２０によって補うことにより、電源電圧ＶＤＤを安定化することができる。
なお電源電圧ＶＤＤ’と電源電流ＩＤＤの間には微分、もしくは積分関係が成り立つ。具体的には、メイン電源１０ならびにメイン電源１０から電源端子Ｐ１までの経路のインピーダンスが、容量性、誘導性、抵抗性のいずれが支配的であるかによって、電圧と電流の微分、積分の関係が定まる。
【００３１】
電源補償回路２０は、ソース補償回路２０ａおよびシンク補償回路２０ｂを備える。ソース補償回路２０ａは、制御信号ＳＣＮＴ１に応じてオン、オフが切りかえ可能となっている。ソース補償回路２０ａが制御信号ＳＣＮＴ１に応じてオンすると、補償パルス電流（ソースパルス電流ともいう）ＩＳＲＣが生成される。電源補償回路２０は、ソースパルス電流ＩＳＲＣをメイン電源１０とは別経路から電源端子Ｐ１に注入する。
【００３２】
同様にシンク補償回路２０ｂは制御信号ＳＣＮＴ２に応じてオン、オフが切りかえ可能となっている。シンク補償回路２０ｂが制御信号ＳＣＮＴ２に応じてオンすると、補償パルス電流ＩＳＩＮＫ（シンクパルス電流ともいう）が生成される。電源補償回路２０は、電源端子Ｐ１に流れ込む電源電流ＩＤＤから、シンクパルス電流ＩＳＩＮＫを、ＤＵＴ１とは別経路に引きこむ。
【００３３】
ＤＵＴ１の電源端子Ｐ１に流れ込む動作電流ＩＯＰ、メイン電源１０が出力する電源電流ＩＤＤ、および電源補償回路２０が出力する補償電流ＩＣＭＰの間には、電流保存則から、式（１）、（２）が成り立つ。
ＩＯＰ＝ＩＤＤ＋ＩＣＭＰ …（１）
ＩＣＭＰ＝ＩＳＲＣ−ＩＳＩＮＫ …（２）
つまり、補償電流ＩＣＭＰの正の成分が、ソースパルス電流ＩＳＲＣとしてソース補償回路２０ａから供給され、補償電流ＩＣＭＰの負の成分が、シンクパルス電流ＩＳＩＮＫとしてシンク補償回路２０ｂから供給される。
【００３４】
ドライバＤＲ１〜ＤＲ６のうち、ドライバＤＲ６は、ソース補償回路２０ａに割り当てられ、ドライバＤＲ５はシンク補償回路２０ｂに割り当てられる。別の少なくともひとつのドライバＤＲ１〜ＤＲ４は、それぞれ、ＤＵＴ１の少なくともひとつのＩ／Ｏ端子Ｐ３に割り当てられる。パターン発生器ＰＧおよびドライバＤＲ５、ＤＲ６、インタフェース回路４５、４６は、電源補償回路２０を制御する制御回路と把握することができる。
【００３５】
波形整形器ＦＣおよびタイミング発生器ＴＧをインタフェース回路４と総称する。複数の４１〜４６は、チャンネルＣＨ１〜ＣＨ６ごと、言い換えればドライバＤＲ１〜ＤＲ６ごとに設けられる。ｉ番目（１≦ｉ≦６）のインタフェース回路４ｉは、入力されたパターン信号ＳＰＴＮｉをドライバＤＲに適した信号形式に整形し、対応するドライバＤＲｉへと出力する。
【００３６】
パターン発生器ＰＧは、テストプログラムにもとづき、インタフェース回路４１〜４６に対するパターン信号ＳＰＴＮを生成する。具体的にパターン発生器ＰＧは、ＤＵＴ１のＩ／Ｏ端子Ｐ３に割り当てられたドライバＤＲ１〜ＤＲ４に対しては、各ドライバＤＲｉが生成すべき試験信号ＳＴＥＳＴｉを記述するテストパターンＳＰＴＮｉを、そのドライバＤＲｉに対応するインタフェース回路４ｉに対して出力する。テストパターンＳＰＴＮｉは、試験信号ＳＴＥＳＴｉの各サイクル（ユニットインターバル）におけるレベルを示すデータと、信号レベルが遷移するタイミングを記述するデータを含む。
【００３７】
またパターン発生器ＰＧは、必要な補償電流ＩＣＭＰに応じて定められた補償用の制御パターンＳＰＴＮ＿ＣＭＰを生成する。制御パターンＳＰＴＮ＿ＣＭＰは、ソース補償回路２０ａに割り当てられたドライバＤＲ６が生成すべき制御信号ＳＣＮＴ１を記述する制御パターンＳＰＴＮ＿ＣＭＰ１と、シンク補償回路２０ｂに割り当てられたドライバＤＲ５が生成すべき制御信号ＳＣＮＴ２を記述する制御パターンＳＰＴＮ＿ＣＭＰ２を含む。制御パターンＳＰＴＮ＿ＣＭＰ１、ＳＰＴＮ＿ＣＭＰ２はそれぞれ、各サイクルにおけるソース補償回路２０ａ、シンク補償回路２０ｂのオン、オフ状態を指定するデータと、オンオフを切りかえるタイミングを記述するデータを含む。
【００３８】
パターン発生器ＰＧは、テストパターンＳＰＴＮ１〜ＳＰＴＮ４にもとづいて、つまりＤＵＴ１の動作電流の変動に応じて、それを補償しうる制御パターンＳＰＴＮ＿ＣＭＰ１、ＳＰＴＮ＿ＣＭＰ２を生成し、対応するインタフェース回路４６、４５に出力する。
【００３９】
上述のように、テストパターンＳＰＴＮ１〜ＳＰＴＮ４が既知であれば、ＤＵＴ１の動作電流ＩＯＰの時間波形が予測でき、電源電圧ＶＤＤを一定に保つために発生すべき補償電流ＩＣＭＰ、すなわちＩＳＲＣ、ＩＳＩＮＫの時間波形を計算することができる。
予測される動作電流ＩＯＰが電源電流ＩＤＤより大きい場合、電源補償回路２０はソース補償電流ＩＳＲＣを発生して不足する電流を補う。ソース補償電流ＩＳＲＣに必要な電流波形は予測可能であるから、それが適切に得られるようにソース補償回路２０ａを制御する。たとえばソース補償回路２０ａを、パルス幅変調によって制御してもよい。あるいはパルス振幅変調、ΔΣ変調、パルス密度変調、パルス周波数変調などを利用してもよい。
【００４０】
図２は、制御パターンを計算する方法の一例を示すフローチャートである。ＤＵＴ１に入力されるテストパターンや回路情報にもとづいて、ＤＵＴ１の動作電流ＩＯＰが推定される（Ｓ１００）。またメイン電源１０に負荷としてＤＵＴ１が接続された状態において、ＤＵＴ１にそのイベントが発生したときに、メイン電源１０から出力される電源電流ＩＤＤを計算する（Ｓ１０２）。そして、理想電源を実現したい場合には、推定される動作電流ＩＯＰと電源電流ＩＤＤの差分を、電源補償回路２０によって生成すべき補償電流ＩＣＭＰとする（Ｓ１０４）。
【００４１】
そして、生成すべき補償電流ＩＣＭＰの波形に、ΔΣ変調、ＰＷＭ（パルス幅変調）、ＰＤＭ（パルス密度変調）、ＰＡＭ（パルス振幅変調）、ＰＦＭ（パルス周波数変調）などを施すことにより、ビットストリームの制御パターンＳＰＴＮ＿ＣＭＰを生成する（Ｓ１０６）。たとえば、補償電流ＩＣＭＰをテストサイクルごとにサンプリングし、サンプリングされた補償電流ＩＣＭＰをパルス変調してもよい。
【００４２】
図３は、動作電流ＩＯＰ、電源電流ＩＤＤ、ソース補償電流ＩＣＭＰおよびソースパルス電流ＩＳＲＣの一例を示す波形図である。ある試験信号ＳＴＥＳＴが供給されたＤＵＴ１の動作電流ＩＯＰがステップ状に増加したとする。これに応答して、メイン電源１０から電源電流ＩＤＤが供給されるが、それは応答速度の制限から、理想的なステップ波形とはならず、ＤＵＴ１に供給すべき電流が不足する。その結果、補償電流ＩＳＲＣを供給しなければ、電源電圧ＶＤＤは破線で示すように低下する。
【００４３】
電源補償回路２０は、動作電流ＩＯＰと電源電流ＩＤＤの差分に対応するソース補償電流ＩＣＭＰを生成する。ソース補償電流ＩＣＭＰは、制御信号ＳＣＮＴ１に応じて生成されるソースパルス電流ＩＳＲＣで与えられる。ソース補償電流ＩＣＭＰは、動作電流ＩＯＰの変化直後に最大量必要であり、その後、徐々に低下させる必要がある。そこで、たとえばＰＷＭ（パルス幅変調）を用いてソース補償回路２０ａのオン時間（デューティ比）を、時間とともに低下させることにより、必要なソース補償電流ＩＣＭＰを生成できる。
【００４４】
試験装置２のすべてのチャンネルがテストレートに応じて同期動作する場合、制御信号ＳＣＮＴ１の周期は、ＤＵＴ１に供給されるデータの周期（ユニットインターバル）、もしくはその整数倍、あるいは整数分の１に相当する。たとえばユニットインターバルが４ｎｓのシステムにおいて、制御信号ＳＣＮＴ１の周期が４ｎｓであれば、制御信号ＳＣＮＴ１に含まれる各パルスのオン期間ＴＯＮが、０〜４ｎｓの間で調節されうる。メイン電源１０の応答速度は数百ｎｓ〜数μｓのオーダーであるため、補償電流ＩＣＭＰの波形は、制御信号ＳＣＮＴ１に含まれる数百個のパルスによって制御できる。ソース補償電流ＩＳＲＣの波形から、それを生成するために必要な制御信号ＳＣＮＴ１を導出する方法については後述する。
【００４５】
反対に動作電流ＩＯＰが電源電流ＩＤＤより小さい場合、電源補償回路２０はシンク補償電流ＩＣＭＰが得られるように、シンクパルス電流ＩＳＩＮＫを発生して、過剰な電流を引き抜く。
【００４６】
電源補償回路２０を設けることにより、メイン電源１０の応答速度の不足を補い、図３に実線で示すように、電源電圧ＶＤＤを一定に保つことができる。また上述したように、電源補償回路２０は安定した振幅のパルス電流を生成できるため、高い精度で電源電圧を補償できる。
【００４７】
以上が試験装置２の全体の説明である。
【００４８】
続いて電源補償回路２０の具体的な構成例について説明する。
図４（ａ）、（ｂ）は、電源補償回路２０の構成例を示す回路図である。
図４（ａ）を参照する。ソース補償回路２０ａは、電源電圧ＶＤＤより高い電圧Ｖｘを生成する電圧源２２と、ソーススイッチＳＷ１を含む。ソーススイッチＳＷ１は、電圧源２２の出力端子と電源端子Ｐ１の間に設けられる。
電圧Ｖｘおよび電源電圧ＶＤＤが一定であれば、ソーススイッチＳＷ１がオンの状態において、ソース電流ＩＳＲＣの振幅は、
ＩＳＲＣ＝（Ｖｘ−ＶＤＤ）／ＲＯＮ１
で与えられる。ＲＯＮ１はソーススイッチＳＷ１のオン抵抗である。図４（ａ）、（ｂ）では、電源補償回路２０を小さく構成できるという利点がある。
【００４９】
シンク補償回路２０ｂは、電源端子Ｐ１と接地端子の間に設けられたシンクスイッチＳＷ２を含む。電源電圧ＶＤＤが一定であれば、シンクスイッチＳＷ２がオンした状態において、シンク電流ＩＳＩＮＫの振幅は、
ＩＳＩＮＫ＝ＶＤＤ／ＲＯＮ２
で与えられる。ＲＯＮ２はシンクスイッチＳＷ２のオン抵抗である。
【００５０】
図４（ｂ）に移る。ソース補償回路２０ａは、ソース電流源２４ａおよびソーススイッチＳＷ１を含む。ソース電流源２４ａは、ソースパルス電流ＩＳＲＣの振幅を規定する基準電流を生成する。ソーススイッチＳＷ１はソース電流源２４ａからの基準電流の経路上に設けられる。
シンク補償回路２０ｂは、シンクスイッチＳＷ２およびシンク電流源２４ｂを含む。シンク電流源２４ｂは、シンクパルス電流ＩＳＩＮＫの振幅を規定する基準電流を生成する。シンクスイッチＳＷ２は、シンク電流源２４ｂからの基準電流の経路上に設けられる。
【００５１】
ソースパルス電流ＩＳＲＣ、シンクパルス電流ＩＳＩＮＫの振幅は、数Ａ程度が必要とされる場合がある。この場合、図４（ａ）、（ｂ）におけるソーススイッチＳＷ１、シンクスイッチＳＷ２のサイズは大きくなり、そのゲート容量も大きくなる。このゲート容量によってソーススイッチＳＷ１、シンクスイッチＳＷ２のスイッチングの応答速度が低下し、所望の電流を生成できなくなる可能性がある。
また、ソーススイッチＳＷ１、シンクスイッチＳＷ２のオン抵抗ＲＯＮ１、ＲＯＮ２がばらついたり、制御信号ＳＣＮＴ１、ＳＣＮＴ２の振幅が変動すると、各スイッチのオンの程度が変動し、パルス電流ＩＳＲＣ、ＩＳＩＮＫの振幅が変動するおそれがある。
【００５２】
このよう問題が顕著となる場合、それを解決するために以下の技術を用いてもよい。図５（ａ）〜（ｃ）は、電源補償回路２０の別の構成例を示す回路図である。
図５（ａ）のソース補償回路２０ａは、電流Ｄ／Ａコンバータ２６ａ、第１トランジスタＭ１ａ、第２トランジスタＭ２ａ、ソーススイッチＳＷ１を備える。
【００５３】
電流Ｄ／Ａコンバータ２６ａは、デジタル設定信号ＤＳＥＴに応じた基準電流ＩＲＥＦを生成する。第１トランジスタＭ１ａおよび第２トランジスタＭ２ａは、カレントミラー回路を形成し、基準電流ＩＲＥＦを所定係数（ミラー比Ｋ）倍したシンクパルス電流ＩＳＩＮＫを生成する。
【００５４】
具体的に第１トランジスタＭ１ａは、ＰチャンネルＭＯＳＦＥＴであり、基準電流ＩＲＥＦの経路上に設けられる。第２トランジスタＭ２もＰチャンネルＭＯＳＦＥＴであり、そのゲートは、第１トランジスタＭ１ａのゲートおよびドレインと共通に接続される。
【００５５】
図５（ａ）において、ソーススイッチＳＷ１は、第１トランジスタＭ１ａのゲートと、第２トランジスタＭ２ａのゲートの間に設けられる。たとえばソーススイッチＳＷ１は、図５（ａ）のようなトランスファゲートで構成してもよいし、ＮチャンネルＭＯＳＦＥＴのみで構成してもよいし、ＰチャンネルＭＯＳＦＥＴのみで構成してもよい。ソーススイッチＳＷ１のオン、オフ状態は、制御信号ＳＣＮＴ１に応じて切りかえられる。
【００５６】
図５（ａ）において、第１トランジスタＭ１ａのドレインＮ２は、ソーススイッチＳＷ１の第１トランジスタＭ１ａのゲート側の端子Ｎ１と接続される。
【００５７】
制御信号ＳＣＮＴ１がハイレベルの期間、ソーススイッチＳＷ１がオンとなる。そうするとソース補償回路２０ａの出力端子Ｐ４から、基準電流ＩＲＥＦに比例したソースパルス電流ＩＳＲＣが吐き出される。制御信号ＳＣＮＴ１がローレベルの期間、ソーススイッチＳＷ１がオフとなり、カレントミラー回路が動作しなくなるため、ソースパルス電流ＩＳＲＣがゼロとなる。
【００５８】
このように図５（ａ）のソース補償回路２０ａによれば、制御信号ＳＣＮＴ１に応じてスイッチングするソースパルス電流ＩＳＲＣを生成できる。
図５（ａ）のソース補償回路２０ａによれば、ソースパルス電流ＩＳＲＣの振幅の安定性を高めることができる。また、ドライバＤＲの駆動対象は、大電流が流れるスイッチではなく、カレントミラー回路のゲートに設けられたスイッチであるため、高速なスイッチングが可能となる。
【００５９】
また、図５（ａ）のソース補償回路２０ａでは、ソーススイッチＳＷ１がオフ状態においても、基準電流ＩＲＥＦが第１トランジスタＭ１ａに流れ続け、第１トランジスタＭ１ａのバイアス状態が維持される。したがって、ソーススイッチＳＷ１のスイッチングに対するソース補償回路２０ａのスイッチングの応答速度が高いという利点がある。
【００６０】
シンク補償回路２０ｂは、ソース補償回路２０ａのトランジスタの導電性を入れ替え、天地反転することで構成できる。図５（ａ）には、シンク補償回路２０ｂの構成例が示される。シンク補償回路２０ｂは、電流Ｄ／Ａコンバータ２６ｂ、ＮチャンネルＭＯＳＦＥＴのトランジスタＭ１ｂ、Ｍ２ｂおよびシンクスイッチＳＷ２を含む。シンク補償回路２０ｂは、ソース補償回路２０ａと同様の利点を有する。
【００６１】
図５（ｂ）、（ｃ）には、シンク補償回路２０ｂの構成のみが示され、ソース補償回路２０ａは省略されている。
図５（ｂ）では、シンクスイッチＳＷ２の位置が、図５（ａ）と異なっている。図５（ｂ）では、第１トランジスタＭ１ｂのドレインＮ２は、シンクスイッチＳＷ２の第２トランジスタＭ２ｂのゲート側の端子Ｎ３と接続される。
この構成によっても、図５（ａ）の構成と同様に、安定した振幅を有し、高速にスイッチングするシンクパルス電流ＩＳＩＮＫを生成できる。
また、図５（ｂ）では、シンクスイッチＳＷ２がオフのとき、基準電流ＩＲＥＦは遮断される。したがって回路の消費電流を低減できるという利点がある。
【００６２】
図５（ｃ）において、シンクスイッチＳＷ２は、第１トランジスタＭ１ｂおよび第２トランジスタＭ２ｂの共通接続されるゲートＮ４と、接地端子をはじめとする固定電圧端子の間に設けられる。制御信号ＳＣＮＴ２＃（＃は論理反転を示す）がハイレベルの期間、シンクスイッチＳＷ２がオンすると、第１トランジスタＭ１、第２トランジスタＭ２のゲート電圧が接地電圧となるため、カレントミラー回路がオフし、シンクパルス電流ＩＳＩＮＫが遮断する。制御信号ＳＣＮＴ２＃がローレベルのとき、シンクスイッチＳＷ２がオフすると、カレントミラー回路がオンし、シンクパルス電流ＩＳＩＮＫが流れる。
【００６３】
図５（ｃ）の構成によれば、図５（ａ）、（ｂ）と同様に、安定した振幅を有し、高速にスイッチングするシンクパルス電流ＩＳＩＮＫを生成できる。図５（ｂ）、（ｃ）の変形が、ソース補償回路２０ａにも適用可能であることはいうまでもない。
さらに図５（ｃ）の構成を、図５（ａ）もしくは（ｂ）の構成と組み合わせてもよい。
【００６４】
また、ＤＵＴ１を構成する内部素子に流れる電流、つまり動作電流ＩＯＰは、プロセスばらつきによって変動する。つまり、あるテストパターンが供給されたＤＵＴ１の動作電流の波形は、プロセスばらつきによって増減する。そこで、ＤＵＴ１の試験工程に先立ち、キャリブレーション工程を行いって補償パルス電流の振幅を調節することにより、プロセスばらつきによってＤＵＴ１の動作電流ＩＯＰがばらついたとしても、電源環境を一定に保つことができる。このキャリブレーションは、電流Ｄ／Ａコンバータ２６ａ、２６ｂに対するデジタル設定値ＤＳＥＴの値を変更することで実現できる。
【００６５】
以上が電源補償回路２０の構成例である。
【００６６】
半導体デバイスの試験には、組み立て工程後のパッケージされた被試験デバイスを対象とする検査（Ｆ検）と、組み立て工程前のウエハ状態の被試験デバイスを対象とするプローブ検査（Ｐ検）が存在する。そして、電源環境は、Ｐ検のときの方がＦ検のときよりも厳しいため、電源電圧の補償技術は、Ｆ検のみならずＰ検においても重要となる。
【００６７】
ここでＰ検は、ウエハ状態の被試験デバイスに設けられたパッドに、プローブを接触させて行われる。したがって、プローブ自身の抵抗成分、インダクタンス成分、あるいはプローブとチップの間の接触抵抗の影響によって、補償電流による補正が影響を受け、電源電圧を一定に保つことが困難となる。
【００６８】
そこで、プローブ検査における電源補償をより正確に行うために、図４（ａ）、（ｂ）および図５（ａ）〜（ｃ）に例示される電源補償回路２０の少なくとも一部を、ウエハ上に形成する。
【００６９】
図６は、図４（ａ）の電源補償回路２０の一部がウエハ上に形成される第１の例を示す図である。図６において、電源補償回路２０の一部は、ＤＵＴ１のチップ内に形成される。ＤＵＴ１のチップは、本来の機能のために必要な電源端子Ｐ１、接地端子Ｐ２およびＩ／Ｏ端子Ｐ３それぞれに対応するパッド（以下、機能パッドとも称する）と、内部回路３を備える。さらに、ＤＵＴ１のチップには、ソーススイッチＳＷ１、シンクスイッチＳＷ２と、補償用パッドＰ５〜Ｐ７が形成される。
補償用パッドＰ５、Ｐ６はそれぞれ、ソーススイッチＳＷ１、シンクスイッチＳＷ２それぞれのゲートに接続され、制御信号ＳＣＮＴ１、ＳＣＮＴ２を印加するために設けられる。補償用パッドＰ７はソーススイッチＳＷ１の一端に接続され、電圧Ｖｘを印加するために設けられる。
【００７０】
機能パッドＰ１〜Ｐ３および補償用パッドＰ５〜Ｐ７にはプローブＰＲＢを介して、各種信号が印加される。機能パッドＰ１〜Ｐ３は、パッケージングされた状態において、リードやバンプなどの外部接続用の端子と接続される。一方、補償用パッドＰ５〜Ｐ７は、ＤＵＴ１の本来の機能には不要なものであり、外部接続用の端子とは接続する必要はない。そこで、ＤＵＴ１のチップ面積を小さくするために、補償用パッドＰ５〜Ｐ７のサイズを、プローブは接触可能であるが、ＤＵＴ１がパッケージングされるときに、外部接続用の端子とは接続できない程度に小さくすることが望ましい。
【００７１】
この構成によれば、ウエハ上に電源補償回路２０の一部を形成することにより、プローブ検査時において、補償パルス電流ＩＳＲＣ、ＩＳＩＮＫをウエハ上、つまりＤＵＴ１の内部回路３の直近で生成することができる。その結果、プローブのインピーダンスの影響を抑えつつ、電源補償を行うことができる。
【００７２】
また、電源補償回路２０の一部をウエハに形成することにより、電源補償回路２０の素子ばらつきと、ＤＵＴ１の素子ばらつきは連動する。したがって、ＤＵＴ１の動作電流ＩＯＰが大きくなるようにばらつくときには、ソーススイッチＳＷ１、シンクスイッチＳＷ２に流れる電流ＩＳＲＣ、ＩＳＩＮＫも同様に大きくなる方向にばらつくため、正確な電流補償が可能となる。
【００７３】
さらにチップ内に形成される電源補償回路２０の一部が、プローブ検査時のみに必要である場合、補償用パッドＰ５〜Ｐ７を十分小さく形成することにより、チップサイズの増大を抑えることができる。
【００７４】
なお、チップサイズに余裕がある場合には、補償用パッドＰ５〜Ｐ７を、通常の機能パッドと同程度のサイズとしてもよい。さらに補償用パッドＰ５〜Ｐ７を、それぞれに対応する外部接続用の端子と接続してもよい。この場合、パッケージング後の検査（Ｆ検）においても、ＤＵＴ１のチップ内部に形成された電源補償回路２０を用いて電源補償を行うことができる。
【００７５】
図７は、図４（ａ）の電源補償回路２０の一部がウエハＷ上に形成される第２の例を示す図である。ウエハからダイシングされる前のチップの周辺には、ダイシングエリア（スクライブ領域）ＤＡが存在する。図７では、電源補償回路２０の一部（ソーススイッチＳＷ１、シンクスイッチＳＷ２、補償用パッドＰ５〜Ｐ７）は、ＤＵＴ１のチップの外部の、ダイシングエリアＤＡに形成される。
【００７６】
電源補償回路２０の一部および補償用パッドＰ５〜Ｐ７に接続される配線のうち、チップの境界を跨ぐ配線Ｗ１は、アルミ配線とすることが望ましい。配線Ｗ１がチップの境界を横切る場合、ダイシング後に配線Ｗ１の断面が空気や水分にさらされ、長期的信頼性が低下するおそれがある。そこでこのような配線に、Ｃｕ配線ではなく、第１層のアルミ配線を用いることにより、信頼性の低下を抑えることができる。
【００７７】
ウエハＷに形成される電源補償回路２０が、プローブ検査のみに必要である場合、それをダイシングエリアに形成することにより、チップ面積の増大を抑制できる。
【００７８】
図８は、図４（ａ）の電源補償回路２０の一部がウエハＷ上に形成される第３の例を示す図である。図８において、ウエハ上に形成される電源補償回路２０の一部（ＳＷ１、ＳＷ２）および補償用パッドＰ５〜Ｐ７は、ＤＵＴ１が形成されるチップＣ１とは別のチップＣ２に形成される。
【００７９】
チップＣ１の機能パッドＰ１、Ｐ２と、電源補償回路２０の間は、ダイシングエリアＤＡに形成される配線Ｗ２を介して接続される。
【００８０】
好ましくは、ウエハのあるチップＣ２に形成される電源補償回路２０の少なくとも一部（ＳＷ１、ＳＷ２）および補償用パッドＰ５〜Ｐ７は、それと隣接する複数のチップによって共有されてもよい。図８では、チップＣ２の電源補償回路が、チップＣ１、Ｃ３により共有される場合が示されるが、さらに多くのチップ、たとえば縦横に隣接する４個のチップ、あるいは縦横斜めに隣接する８個のチップ、あるいはさらに多くのチップによって、ひとつの電源補償用チップＣ２を共有してもよい。
【００８１】
また図８には、チップＣ２の電源補償回路がチップＣ１、Ｃ３により共有され、補償電流がチップＣ１、Ｃ２それぞれに供給される場合を示すが、本発明はそれに限定されない。チップＣ２の電源補償回路からチップＣ１、Ｃ２それぞれに至る経路上に、さらに制御スイッチを追加し、それぞれの制御スイッチを制御することにより、補償電流を供給するチップを選択／切りかえできるようにしてもよい。この場合、制御スイッチの状態を切りかえるための制御信号を与えるための補償用パッドは、チップＣ２のエリア内に配置してもよい。
【００８２】
電源補償回路用のチップＣ２を設けると、それにより製品の取れ数が減少するところ、複数のチップで電源補償回路用のチップＣ２を共有すれば、取れ数の減少を抑制できる。プローブ検査においては、複数のチップが同時測定される場合がある。
【００８３】
図８のように電源補償用のチップＣ２を設ける場合、電源補償用のチップＣ２と、被試験デバイスのチップＣ１、Ｃ３との間の配線は省略し、プローブを介して接続するようにしてもよい。この場合、電源補償がプローブの影響を受けることになるが、電源補償回路２０とＤＵＴ１が同様にばらつくという利点は享受することができる。
【００８４】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【００８５】
図６〜図８では、図４（ａ）の電源補償回路２０を例に説明したが、図４（ｂ）、図５（ａ）〜（ｃ）の電源補償回路２０についても、その一部、あるいは全部を、ウエハ上に形成することができる。
たとえば、図４（ｂ）の電源補償回路２０の場合、ソーススイッチＳＷ１、シンクスイッチＳＷ２をウエハ上に形成し、ソース電流源２４ａ、シンク電流源２４ｂをウエハの外部に設けてもよい。反対に、ソース電流源２４ａ、シンク電流源２４ｂをウエハ上に形成し、ソーススイッチＳＷ１、シンクスイッチＳＷ２をウエハの外側に形成してもよい。あるいは全部をウエハに形成してもよい。
【００８６】
図５（ａ）〜（ｃ）の電源補償回路２０の場合、第１トランジスタＭ１、第２トランジスタＭ２およびソーススイッチＳＷ１、シンクスイッチＳＷ２をウエハ上に形成するとよい。これにより、第１トランジスタＭ１、第２トランジスタＭ２が、ＤＵＴ１と同様のばらつきを有するため、電源補償の精度を高めることができる。さらに電流Ｄ／Ａコンバータ２６ａ、２６ｂをウエハ上に形成してもよい。
【００８７】
電源補償回路２０が、その他の構成であっても、その一部、あるいは全部をウエハ上に形成することにより、プローブ検査における電源補償を正確に行うことが可能となる。
【００８８】
実施の形態では、補償電流ＩＣＭＰによって、電源電圧の変動がゼロであるような、つまり出力インピーダンスがゼロの理想電源の環境を実現する場合を説明したが、本発明はそれに限定されない。つまり、意図的な電源電圧変動を引き起こすような補償電流ＩＣＭＰの波形を計算し、その補償電流波形が得られるように制御パターンＳＰＴＮ＿ＣＭＰを規定しておいてもよい。この場合、制御パターンＳＰＴＮ＿ＣＭＰに応じて任意の電源環境をエミュレートすることが可能となる。
【００８９】
実施の形態では、電源補償回路２０がソース補償回路２０ａとシンク補償回路２０ｂを含む場合を説明したが本発明はそれには限定されず、いずれか一方のみの構成としてもよい。
【００９０】
ソース補償回路２０ａのみ設ける場合、ソース補償回路２０ａに定常的な電流ＩＤＣを発生させてもよい。そして、電源電流ＩＤＤが動作電流ＩＯＰに対して不足するときは、ソース補償回路２０ａが発生する電流ＩＳＲＣを、定常的な電流ＩＤＣから相対的に増加させてもよい。反対に、電源電流ＩＤＤが動作電流ＩＯＰに対して過剰なときは、ソース補償回路２０ａが発生する電流ＩＳＲＣを、定常的な電流ＩＤＣから相対的に減少させてもよい。
シンク補償回路２０ｂのみ設ける場合、シンク補償回路２０ｂに定常的な電流ＩＤＣを発生させてもよい。そして、電源電流ＩＤＤが動作電流ＩＯＰに対して不足するときは、シンク補償回路２０ｂが発生する電流ＩＳＩＮＫを、定常的な電流ＩＤＣから相対的に減少させてもよい。反対に、電源電流ＩＤＤが動作電流ＩＯＰに対して過剰なときは、シンク補償回路２０ｂが発生する電流ＩＳＩＮＫを、定常的な電流ＩＤＣから相対的に増加させてもよい。
これにより、試験装置全体の消費電流は、定常的な電流ＩＤＣ分増加するが、それと引きかえに、単一のスイッチのみで、補償電流ＩＳＲＣ、ＩＳＩＮＫを発生させることができる。
【符号の説明】
【００９１】
１…ＤＵＴ、２…試験装置、ＰＧ…パターン発生器、ＴＧ…タイミング発生器、ＦＣ…波形整形器、４…インタフェース回路、ＤＲ…ドライバ、１０…メイン電源、１２…電源補償回路、２０ａ…ソース補償回路、２０ｂ…シンク補償回路、Ｐ１…電源端子、Ｐ２…接地端子、Ｐ３…Ｉ／Ｏ端子、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ。
【技術分野】
【０００１】
本発明は、電源の安定化技術に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）テクノロジを用いたＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、メモリなどの半導体集積回路（以下、ＤＵＴという）を試験する際、ＤＵＴ内のフリップフロップやラッチは、クロックが供給される動作中は電流が流れ、クロックが停止すると回路が静的な状態となって電流が減少する。したがって、ＤＵＴの動作電流（負荷電流）の合計は、試験の内容などに応じて時々刻々と変動する。
【０００３】
ＤＵＴに電力を供給する電源回路はたとえばレギュレータを用いて構成され、理想的には負荷電流にかかわらず一定の電力を供給可能である。しかしながら実際の電源回路は、無視できない出力インピーダンスを有し、また電源回路とＤＵＴの間にも無視できないインピーダンス成分が存在するため、負荷変動によって電源電圧が変動してしまう。
【０００４】
電源電圧の変動は、ＤＵＴの試験マージンに深刻な影響を及ぼす。また電源電圧の変動は、試験装置内のその他の回路ブロック、たとえばＤＵＴに供給するパターンを生成するパターン発生器や、パターンの遷移タイミングを制御するためのタイミング発生器の動作に影響を及ぼし、試験精度を悪化させる。
【０００５】
特許文献２に記載の技術では、被試験デバイスに電源電圧を供給するメインの電源に加えて、ドライバの出力によってオン、オフが制御されるスイッチを含む補償回路が設けられる。そして、被試験デバイスに供給されるテストパターンに応じて発生しうる電源電圧の変動をキャンセルするように、スイッチ素子に対する補償用の制御パターンをテストパターンに対応付けて定義しておく。実試験時には、テストパターンを被試験デバイスに供給しつつ、補償回路のスイッチを制御パターンに応じてスイッチングすることにより、電源電圧を一定に保つことができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２０５８１３号公報
【特許文献２】国際公開第１０／０２９７０９Ａ１号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者らは、特許文献２の試験装置について検討し、以下の課題を認識するに至った。 半導体デバイスの試験には、組み立て工程後のパッケージされた被試験デバイスを対象とする検査（Ｆ検）と、組み立て工程前のウエハ状態の被試験デバイスを対象とするプローブ検査（Ｐ検）が存在する。そして、電源環境は、Ｐ検のときの方がＦ検のときよりも厳しいため、電源電圧の補償技術は、Ｆ検のみならずＰ検においても重要となる。
【０００８】
ここでＰ検は、ウエハ状態の被試験デバイスに設けられたパッドに、プローブを接触させて行われる。したがって、プローブ自身の抵抗成分、インダクタンス成分、あるいはプローブとチップの間の接触抵抗の影響によって、補償電流による補正が影響を受け、電源電圧を一定に保ち、あるいは所望の電源環境をエミュレートすることが困難となる。
【０００９】
本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、Ｐ検時においても、理想の電源環境、あるいは任意の電源環境をエミュレート可能な試験装置の提供にある。
【課題を解決するための手段】
【００１０】
本発明のある態様は、ウエハ上に形成された被試験デバイスを試験する試験装置に関する。被試験デバイスの電源端子に電力を供給するメイン電源と、制御信号に応じて制御されるスイッチ素子を含み、スイッチ素子がオンした状態において補償パルス電流を生成し、補償パルス電流をメイン電源とは別経路から電源端子に注入し、またはメイン電源から被試験デバイスへ流れる電源電流から、補償パルス電流を被試験デバイスとは別経路に引きこむ電源補償回路と、そのひとつがスイッチ素子に割り当てられ、別の少なくともひとつがそれぞれ被試験デバイスの少なくともひとつの入出力端子に割り当てられる、複数のドライバと、それぞれがドライバごとに設けられた複数のインタフェース回路であって、それぞれが入力されたパターン信号を整形して対応するドライバへと出力する、複数のインタフェース回路と、被試験デバイスの入出力端子に割り当てられたドライバが出力すべき試験信号を記述するテストパターンを、そのドライバに対応するインタフェース回路に対して出力するとともに、テストパターンに応じて定められた制御パターンを、スイッチ素子に割り当てられたドライバに対応するインタフェース回路に対して出力するパターン発生器と、を備える。電源補償回路のうち、スイッチ素子を含む少なくとも一部は、ウエハ上に形成される。ウエハには、ウエハ上に形成される電源補償回路の一部に信号を印加するための補償用パッドが設けられる。
【００１１】
この態様によると、ウエハ上に電源補償回路の一部を形成することにより、プローブ検査時において、補償パルス電流をウエハ上、つまり被試験デバイスの直近で生成することができる。その結果、プローブのインピーダンスの影響を抑えつつ、電源補償を行うことができる。
また、ウエハに形成される電源補償回路の素子は、被試験デバイスの素子と同様のばらつきを有することになる。したがって、被試験デバイスのばらつきに追従した適切な補償電流を供給することができる。
【００１２】
ウエハ上に形成される電源補償回路の少なくとも一部および補償用パッドは、被試験デバイスが形成されるチップの内部に形成されてもよい。
【００１３】
補償用パッドは、プローブは接触可能なサイズであって、被試験デバイスがパッケージングされるときに、外部接続用の端子と接続される機能パッドよりも小さなサイズを有してもよい。
チップ内部に形成される電源補償回路が、プローブ検査時のみに必要である場合、補償用パッドを十分小さく形成することにより、チップサイズの増大を抑制できる。
【００１４】
補償用パッドは、被試験デバイスがパッケージングされるときに、外部接続用の端子と接続されてもよい。この場合、組み立て工程後の試験においても、チップ内部に形成される電源補償回路を利用して、電源補償を行うことができる。
【００１５】
ウエハ上に形成される電源補償回路の少なくとも一部および補償用パッドは、被試験デバイスが形成されるチップの外部のダイシングエリアに形成されてもよい。
ウエハに形成される電源補償回路が、プローブ検査のみに必要である場合、それをダイシングエリアに形成することにより、チップ面積の増大を抑制できる。
【００１６】
ウエハ上に形成される電源補償回路の少なくとも一部および補償用パッドは、被試験デバイスが形成されるチップとは別の電源補償用のチップに形成されてもよい。
ウエハ上に形成される電源補償回路の少なくとも一部および補償用パッドは、複数の被試験デバイスにより共有されてもよい。電源補償回路用のチップを設けると、それにより製品の取れ数が減少するところ、複数のチップで電源補償回路用のチップを共有すれば、取れ数の減少を抑制できる。
【００１７】
ウエハ上に形成される電源補償回路の一部および補償用パッドに接続される配線のうち、チップの境界を跨ぐ配線は、アルミ配線であってもよい。配線がダイシングラインを横切る場合、ダイシング後に配線の断面が空気や水分にさらされ、長期的信頼性が低下するおそれがある。そこでこのような配線に、第１層のアルミ配線を用いることにより、信頼性の低下を抑えることができる。
【００１８】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１９】
本発明のある態様によれば、Ｐ検時おいても、理想の電源環境、あるいは任意の電源環境をエミュレートできる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態に係る試験装置の構成を示す回路図である。
【図２】制御パターンを計算する方法の一例を示すフローチャートである。
【図３】動作電流ＩＯＰ、電源電流ＩＤＤ、ソース補償電流ＩＣＭＰおよびソースパルス電流ＩＳＲＣの一例を示す波形図である。
【図４】図４（ａ）、（ｂ）は、電源補償回路の構成例を示す回路図である。
【図５】図５（ａ）〜（ｃ）は、電源補償回路の別の構成例を示す回路図である。
【図６】図４（ａ）の電源補償回路の一部がウエハ上に形成される第１の例を示す図である。
【図７】図４（ａ）の電源補償回路の一部がウエハ上に形成される第２の例を示す図である。
【図８】図４（ａ）の電源補償回路の一部がウエハ上に形成される第３の例を示す図である。
【発明を実施するための形態】
【００２１】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２２】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２３】
図１は、実施の形態に係る試験装置２の構成を示す回路図である。図１には試験装置２に加えて、試験対象の半導体デバイス（以下、ＤＵＴと称す）１が示される。
【００２４】
ＤＵＴ１は、複数のピンを備え、その中の少なくともひとつが電源電圧ＶＤＤを受けるための電源端子Ｐ１であり、別の少なくともひとつが接地端子Ｐ２である。複数の入出力（Ｉ／Ｏ）端子Ｐ３は、外部からのデータを受け、あるいは外部にデータを出力するために設けられており、試験時においては、試験装置２から出力される試験信号（テストパターン）ＳＴＥＳＴを受け、あるいは試験信号ＳＴＥＳＴに応じたデータを試験装置２に対して出力する。図１には、試験装置２の構成のうち、ＤＵＴ１に対して試験信号を与える構成が示されており、ＤＵＴ１からの信号を評価するための構成は省略されている。
【００２５】
試験装置２は、メイン電源１０、パターン発生器ＰＧ、複数のタイミング発生器ＴＧおよび波形整形器ＦＣ、複数のドライバＤＲ、電源補償回路２０を備える。
【００２６】
試験装置２は複数ｎ個のチャンネルＣＨ１〜ＣＨｎを備えており、その中のいくつか（ＣＨ１〜ＣＨ４）がＤＵＴ１の複数のＩ／Ｏ端子Ｐ３に割り当てられる。図１では、ｎ＝６の場合が示されるが、実際の試験装置２のチャンネル数は、数百〜数千のオーダーである。
【００２７】
メイン電源１０は、ＤＵＴ１の電源端子Ｐ１に供給すべき電源電圧ＶＤＤを生成する。たとえばメイン電源１０は、リニアレギュレータやスイッチングレギュレータなどで構成され、電源端子Ｐ１に供給される電源電圧ＶＤＤを、目標値と一致するようにフィードバック制御する。キャパシタＣｓは、電源電圧ＶＤＤを平滑化するために設けられる。メイン電源１０は、ＤＵＴ１に対する電源電圧の他、試験装置２内部のその他のブロックに対する電源電圧も生成する。メイン電源１０からＤＵＴ１の電源端子Ｐ１への出力電流を、電源電流ＩＤＤと称する。
【００２８】
メイン電源１０は、有限の応答速度を有する電圧・電流源であるため、その負荷電流、つまりＤＵＴ１の動作電流ＩＯＰの急峻な変化に追従できない場合がある。たとえば動作電流ＩＯＰがステップ状に変化するとき、電源電圧ＶＤＤはオーバーシュート、あるいはアンダーシュートしたり、その後のリンギングをともなったりする。電源電圧ＶＤＤの変動は、ＤＵＴ１の正確な試験を妨げる。なぜならＤＵＴ１にエラーが検出されたとき、それがＤＵＴ１の製造不良によるものなのか、電源電圧ＶＤＤの変動によるものなのかを区別することができないからである。
【００２９】
電源補償回路２０は、メイン電源１０の応答速度を補うために設けられる。ＤＵＴ１の設計者は、ある既知の試験信号ＳＴＥＳＴ（テストパターンＳＰＴＮ）が供給された状態において、ＤＵＴ１の内部回路の動作率などの時間推移を推定可能であるから、ＤＵＴ１の動作電流ＩＯＰの時間波形を正確に予測することができる。ここでの予測とは、コンピュータシミュレーションを用いた計算や、同じ構成を有するデバイスを対象とした実測などが含まれ、特にその手法は限定されない。
【００３０】
一方、メイン電源１０の応答速度（利得、フィードバック帯域）が既知であれば、予測される動作電流ＩＯＰに応答してメイン電源１０が生成する電源電流ＩＤＤもまた予測することができる。そうすると、予測される動作電流ＩＯＰと電源電流ＩＤＤの差分を、電源補償回路２０によって補うことにより、電源電圧ＶＤＤを安定化することができる。
なお電源電圧ＶＤＤ’と電源電流ＩＤＤの間には微分、もしくは積分関係が成り立つ。具体的には、メイン電源１０ならびにメイン電源１０から電源端子Ｐ１までの経路のインピーダンスが、容量性、誘導性、抵抗性のいずれが支配的であるかによって、電圧と電流の微分、積分の関係が定まる。
【００３１】
電源補償回路２０は、ソース補償回路２０ａおよびシンク補償回路２０ｂを備える。ソース補償回路２０ａは、制御信号ＳＣＮＴ１に応じてオン、オフが切りかえ可能となっている。ソース補償回路２０ａが制御信号ＳＣＮＴ１に応じてオンすると、補償パルス電流（ソースパルス電流ともいう）ＩＳＲＣが生成される。電源補償回路２０は、ソースパルス電流ＩＳＲＣをメイン電源１０とは別経路から電源端子Ｐ１に注入する。
【００３２】
同様にシンク補償回路２０ｂは制御信号ＳＣＮＴ２に応じてオン、オフが切りかえ可能となっている。シンク補償回路２０ｂが制御信号ＳＣＮＴ２に応じてオンすると、補償パルス電流ＩＳＩＮＫ（シンクパルス電流ともいう）が生成される。電源補償回路２０は、電源端子Ｐ１に流れ込む電源電流ＩＤＤから、シンクパルス電流ＩＳＩＮＫを、ＤＵＴ１とは別経路に引きこむ。
【００３３】
ＤＵＴ１の電源端子Ｐ１に流れ込む動作電流ＩＯＰ、メイン電源１０が出力する電源電流ＩＤＤ、および電源補償回路２０が出力する補償電流ＩＣＭＰの間には、電流保存則から、式（１）、（２）が成り立つ。
ＩＯＰ＝ＩＤＤ＋ＩＣＭＰ …（１）
ＩＣＭＰ＝ＩＳＲＣ−ＩＳＩＮＫ …（２）
つまり、補償電流ＩＣＭＰの正の成分が、ソースパルス電流ＩＳＲＣとしてソース補償回路２０ａから供給され、補償電流ＩＣＭＰの負の成分が、シンクパルス電流ＩＳＩＮＫとしてシンク補償回路２０ｂから供給される。
【００３４】
ドライバＤＲ１〜ＤＲ６のうち、ドライバＤＲ６は、ソース補償回路２０ａに割り当てられ、ドライバＤＲ５はシンク補償回路２０ｂに割り当てられる。別の少なくともひとつのドライバＤＲ１〜ＤＲ４は、それぞれ、ＤＵＴ１の少なくともひとつのＩ／Ｏ端子Ｐ３に割り当てられる。パターン発生器ＰＧおよびドライバＤＲ５、ＤＲ６、インタフェース回路４５、４６は、電源補償回路２０を制御する制御回路と把握することができる。
【００３５】
波形整形器ＦＣおよびタイミング発生器ＴＧをインタフェース回路４と総称する。複数の４１〜４６は、チャンネルＣＨ１〜ＣＨ６ごと、言い換えればドライバＤＲ１〜ＤＲ６ごとに設けられる。ｉ番目（１≦ｉ≦６）のインタフェース回路４ｉは、入力されたパターン信号ＳＰＴＮｉをドライバＤＲに適した信号形式に整形し、対応するドライバＤＲｉへと出力する。
【００３６】
パターン発生器ＰＧは、テストプログラムにもとづき、インタフェース回路４１〜４６に対するパターン信号ＳＰＴＮを生成する。具体的にパターン発生器ＰＧは、ＤＵＴ１のＩ／Ｏ端子Ｐ３に割り当てられたドライバＤＲ１〜ＤＲ４に対しては、各ドライバＤＲｉが生成すべき試験信号ＳＴＥＳＴｉを記述するテストパターンＳＰＴＮｉを、そのドライバＤＲｉに対応するインタフェース回路４ｉに対して出力する。テストパターンＳＰＴＮｉは、試験信号ＳＴＥＳＴｉの各サイクル（ユニットインターバル）におけるレベルを示すデータと、信号レベルが遷移するタイミングを記述するデータを含む。
【００３７】
またパターン発生器ＰＧは、必要な補償電流ＩＣＭＰに応じて定められた補償用の制御パターンＳＰＴＮ＿ＣＭＰを生成する。制御パターンＳＰＴＮ＿ＣＭＰは、ソース補償回路２０ａに割り当てられたドライバＤＲ６が生成すべき制御信号ＳＣＮＴ１を記述する制御パターンＳＰＴＮ＿ＣＭＰ１と、シンク補償回路２０ｂに割り当てられたドライバＤＲ５が生成すべき制御信号ＳＣＮＴ２を記述する制御パターンＳＰＴＮ＿ＣＭＰ２を含む。制御パターンＳＰＴＮ＿ＣＭＰ１、ＳＰＴＮ＿ＣＭＰ２はそれぞれ、各サイクルにおけるソース補償回路２０ａ、シンク補償回路２０ｂのオン、オフ状態を指定するデータと、オンオフを切りかえるタイミングを記述するデータを含む。
【００３８】
パターン発生器ＰＧは、テストパターンＳＰＴＮ１〜ＳＰＴＮ４にもとづいて、つまりＤＵＴ１の動作電流の変動に応じて、それを補償しうる制御パターンＳＰＴＮ＿ＣＭＰ１、ＳＰＴＮ＿ＣＭＰ２を生成し、対応するインタフェース回路４６、４５に出力する。
【００３９】
上述のように、テストパターンＳＰＴＮ１〜ＳＰＴＮ４が既知であれば、ＤＵＴ１の動作電流ＩＯＰの時間波形が予測でき、電源電圧ＶＤＤを一定に保つために発生すべき補償電流ＩＣＭＰ、すなわちＩＳＲＣ、ＩＳＩＮＫの時間波形を計算することができる。
予測される動作電流ＩＯＰが電源電流ＩＤＤより大きい場合、電源補償回路２０はソース補償電流ＩＳＲＣを発生して不足する電流を補う。ソース補償電流ＩＳＲＣに必要な電流波形は予測可能であるから、それが適切に得られるようにソース補償回路２０ａを制御する。たとえばソース補償回路２０ａを、パルス幅変調によって制御してもよい。あるいはパルス振幅変調、ΔΣ変調、パルス密度変調、パルス周波数変調などを利用してもよい。
【００４０】
図２は、制御パターンを計算する方法の一例を示すフローチャートである。ＤＵＴ１に入力されるテストパターンや回路情報にもとづいて、ＤＵＴ１の動作電流ＩＯＰが推定される（Ｓ１００）。またメイン電源１０に負荷としてＤＵＴ１が接続された状態において、ＤＵＴ１にそのイベントが発生したときに、メイン電源１０から出力される電源電流ＩＤＤを計算する（Ｓ１０２）。そして、理想電源を実現したい場合には、推定される動作電流ＩＯＰと電源電流ＩＤＤの差分を、電源補償回路２０によって生成すべき補償電流ＩＣＭＰとする（Ｓ１０４）。
【００４１】
そして、生成すべき補償電流ＩＣＭＰの波形に、ΔΣ変調、ＰＷＭ（パルス幅変調）、ＰＤＭ（パルス密度変調）、ＰＡＭ（パルス振幅変調）、ＰＦＭ（パルス周波数変調）などを施すことにより、ビットストリームの制御パターンＳＰＴＮ＿ＣＭＰを生成する（Ｓ１０６）。たとえば、補償電流ＩＣＭＰをテストサイクルごとにサンプリングし、サンプリングされた補償電流ＩＣＭＰをパルス変調してもよい。
【００４２】
図３は、動作電流ＩＯＰ、電源電流ＩＤＤ、ソース補償電流ＩＣＭＰおよびソースパルス電流ＩＳＲＣの一例を示す波形図である。ある試験信号ＳＴＥＳＴが供給されたＤＵＴ１の動作電流ＩＯＰがステップ状に増加したとする。これに応答して、メイン電源１０から電源電流ＩＤＤが供給されるが、それは応答速度の制限から、理想的なステップ波形とはならず、ＤＵＴ１に供給すべき電流が不足する。その結果、補償電流ＩＳＲＣを供給しなければ、電源電圧ＶＤＤは破線で示すように低下する。
【００４３】
電源補償回路２０は、動作電流ＩＯＰと電源電流ＩＤＤの差分に対応するソース補償電流ＩＣＭＰを生成する。ソース補償電流ＩＣＭＰは、制御信号ＳＣＮＴ１に応じて生成されるソースパルス電流ＩＳＲＣで与えられる。ソース補償電流ＩＣＭＰは、動作電流ＩＯＰの変化直後に最大量必要であり、その後、徐々に低下させる必要がある。そこで、たとえばＰＷＭ（パルス幅変調）を用いてソース補償回路２０ａのオン時間（デューティ比）を、時間とともに低下させることにより、必要なソース補償電流ＩＣＭＰを生成できる。
【００４４】
試験装置２のすべてのチャンネルがテストレートに応じて同期動作する場合、制御信号ＳＣＮＴ１の周期は、ＤＵＴ１に供給されるデータの周期（ユニットインターバル）、もしくはその整数倍、あるいは整数分の１に相当する。たとえばユニットインターバルが４ｎｓのシステムにおいて、制御信号ＳＣＮＴ１の周期が４ｎｓであれば、制御信号ＳＣＮＴ１に含まれる各パルスのオン期間ＴＯＮが、０〜４ｎｓの間で調節されうる。メイン電源１０の応答速度は数百ｎｓ〜数μｓのオーダーであるため、補償電流ＩＣＭＰの波形は、制御信号ＳＣＮＴ１に含まれる数百個のパルスによって制御できる。ソース補償電流ＩＳＲＣの波形から、それを生成するために必要な制御信号ＳＣＮＴ１を導出する方法については後述する。
【００４５】
反対に動作電流ＩＯＰが電源電流ＩＤＤより小さい場合、電源補償回路２０はシンク補償電流ＩＣＭＰが得られるように、シンクパルス電流ＩＳＩＮＫを発生して、過剰な電流を引き抜く。
【００４６】
電源補償回路２０を設けることにより、メイン電源１０の応答速度の不足を補い、図３に実線で示すように、電源電圧ＶＤＤを一定に保つことができる。また上述したように、電源補償回路２０は安定した振幅のパルス電流を生成できるため、高い精度で電源電圧を補償できる。
【００４７】
以上が試験装置２の全体の説明である。
【００４８】
続いて電源補償回路２０の具体的な構成例について説明する。
図４（ａ）、（ｂ）は、電源補償回路２０の構成例を示す回路図である。
図４（ａ）を参照する。ソース補償回路２０ａは、電源電圧ＶＤＤより高い電圧Ｖｘを生成する電圧源２２と、ソーススイッチＳＷ１を含む。ソーススイッチＳＷ１は、電圧源２２の出力端子と電源端子Ｐ１の間に設けられる。
電圧Ｖｘおよび電源電圧ＶＤＤが一定であれば、ソーススイッチＳＷ１がオンの状態において、ソース電流ＩＳＲＣの振幅は、
ＩＳＲＣ＝（Ｖｘ−ＶＤＤ）／ＲＯＮ１
で与えられる。ＲＯＮ１はソーススイッチＳＷ１のオン抵抗である。図４（ａ）、（ｂ）では、電源補償回路２０を小さく構成できるという利点がある。
【００４９】
シンク補償回路２０ｂは、電源端子Ｐ１と接地端子の間に設けられたシンクスイッチＳＷ２を含む。電源電圧ＶＤＤが一定であれば、シンクスイッチＳＷ２がオンした状態において、シンク電流ＩＳＩＮＫの振幅は、
ＩＳＩＮＫ＝ＶＤＤ／ＲＯＮ２
で与えられる。ＲＯＮ２はシンクスイッチＳＷ２のオン抵抗である。
【００５０】
図４（ｂ）に移る。ソース補償回路２０ａは、ソース電流源２４ａおよびソーススイッチＳＷ１を含む。ソース電流源２４ａは、ソースパルス電流ＩＳＲＣの振幅を規定する基準電流を生成する。ソーススイッチＳＷ１はソース電流源２４ａからの基準電流の経路上に設けられる。
シンク補償回路２０ｂは、シンクスイッチＳＷ２およびシンク電流源２４ｂを含む。シンク電流源２４ｂは、シンクパルス電流ＩＳＩＮＫの振幅を規定する基準電流を生成する。シンクスイッチＳＷ２は、シンク電流源２４ｂからの基準電流の経路上に設けられる。
【００５１】
ソースパルス電流ＩＳＲＣ、シンクパルス電流ＩＳＩＮＫの振幅は、数Ａ程度が必要とされる場合がある。この場合、図４（ａ）、（ｂ）におけるソーススイッチＳＷ１、シンクスイッチＳＷ２のサイズは大きくなり、そのゲート容量も大きくなる。このゲート容量によってソーススイッチＳＷ１、シンクスイッチＳＷ２のスイッチングの応答速度が低下し、所望の電流を生成できなくなる可能性がある。
また、ソーススイッチＳＷ１、シンクスイッチＳＷ２のオン抵抗ＲＯＮ１、ＲＯＮ２がばらついたり、制御信号ＳＣＮＴ１、ＳＣＮＴ２の振幅が変動すると、各スイッチのオンの程度が変動し、パルス電流ＩＳＲＣ、ＩＳＩＮＫの振幅が変動するおそれがある。
【００５２】
このよう問題が顕著となる場合、それを解決するために以下の技術を用いてもよい。図５（ａ）〜（ｃ）は、電源補償回路２０の別の構成例を示す回路図である。
図５（ａ）のソース補償回路２０ａは、電流Ｄ／Ａコンバータ２６ａ、第１トランジスタＭ１ａ、第２トランジスタＭ２ａ、ソーススイッチＳＷ１を備える。
【００５３】
電流Ｄ／Ａコンバータ２６ａは、デジタル設定信号ＤＳＥＴに応じた基準電流ＩＲＥＦを生成する。第１トランジスタＭ１ａおよび第２トランジスタＭ２ａは、カレントミラー回路を形成し、基準電流ＩＲＥＦを所定係数（ミラー比Ｋ）倍したシンクパルス電流ＩＳＩＮＫを生成する。
【００５４】
具体的に第１トランジスタＭ１ａは、ＰチャンネルＭＯＳＦＥＴであり、基準電流ＩＲＥＦの経路上に設けられる。第２トランジスタＭ２もＰチャンネルＭＯＳＦＥＴであり、そのゲートは、第１トランジスタＭ１ａのゲートおよびドレインと共通に接続される。
【００５５】
図５（ａ）において、ソーススイッチＳＷ１は、第１トランジスタＭ１ａのゲートと、第２トランジスタＭ２ａのゲートの間に設けられる。たとえばソーススイッチＳＷ１は、図５（ａ）のようなトランスファゲートで構成してもよいし、ＮチャンネルＭＯＳＦＥＴのみで構成してもよいし、ＰチャンネルＭＯＳＦＥＴのみで構成してもよい。ソーススイッチＳＷ１のオン、オフ状態は、制御信号ＳＣＮＴ１に応じて切りかえられる。
【００５６】
図５（ａ）において、第１トランジスタＭ１ａのドレインＮ２は、ソーススイッチＳＷ１の第１トランジスタＭ１ａのゲート側の端子Ｎ１と接続される。
【００５７】
制御信号ＳＣＮＴ１がハイレベルの期間、ソーススイッチＳＷ１がオンとなる。そうするとソース補償回路２０ａの出力端子Ｐ４から、基準電流ＩＲＥＦに比例したソースパルス電流ＩＳＲＣが吐き出される。制御信号ＳＣＮＴ１がローレベルの期間、ソーススイッチＳＷ１がオフとなり、カレントミラー回路が動作しなくなるため、ソースパルス電流ＩＳＲＣがゼロとなる。
【００５８】
このように図５（ａ）のソース補償回路２０ａによれば、制御信号ＳＣＮＴ１に応じてスイッチングするソースパルス電流ＩＳＲＣを生成できる。
図５（ａ）のソース補償回路２０ａによれば、ソースパルス電流ＩＳＲＣの振幅の安定性を高めることができる。また、ドライバＤＲの駆動対象は、大電流が流れるスイッチではなく、カレントミラー回路のゲートに設けられたスイッチであるため、高速なスイッチングが可能となる。
【００５９】
また、図５（ａ）のソース補償回路２０ａでは、ソーススイッチＳＷ１がオフ状態においても、基準電流ＩＲＥＦが第１トランジスタＭ１ａに流れ続け、第１トランジスタＭ１ａのバイアス状態が維持される。したがって、ソーススイッチＳＷ１のスイッチングに対するソース補償回路２０ａのスイッチングの応答速度が高いという利点がある。
【００６０】
シンク補償回路２０ｂは、ソース補償回路２０ａのトランジスタの導電性を入れ替え、天地反転することで構成できる。図５（ａ）には、シンク補償回路２０ｂの構成例が示される。シンク補償回路２０ｂは、電流Ｄ／Ａコンバータ２６ｂ、ＮチャンネルＭＯＳＦＥＴのトランジスタＭ１ｂ、Ｍ２ｂおよびシンクスイッチＳＷ２を含む。シンク補償回路２０ｂは、ソース補償回路２０ａと同様の利点を有する。
【００６１】
図５（ｂ）、（ｃ）には、シンク補償回路２０ｂの構成のみが示され、ソース補償回路２０ａは省略されている。
図５（ｂ）では、シンクスイッチＳＷ２の位置が、図５（ａ）と異なっている。図５（ｂ）では、第１トランジスタＭ１ｂのドレインＮ２は、シンクスイッチＳＷ２の第２トランジスタＭ２ｂのゲート側の端子Ｎ３と接続される。
この構成によっても、図５（ａ）の構成と同様に、安定した振幅を有し、高速にスイッチングするシンクパルス電流ＩＳＩＮＫを生成できる。
また、図５（ｂ）では、シンクスイッチＳＷ２がオフのとき、基準電流ＩＲＥＦは遮断される。したがって回路の消費電流を低減できるという利点がある。
【００６２】
図５（ｃ）において、シンクスイッチＳＷ２は、第１トランジスタＭ１ｂおよび第２トランジスタＭ２ｂの共通接続されるゲートＮ４と、接地端子をはじめとする固定電圧端子の間に設けられる。制御信号ＳＣＮＴ２＃（＃は論理反転を示す）がハイレベルの期間、シンクスイッチＳＷ２がオンすると、第１トランジスタＭ１、第２トランジスタＭ２のゲート電圧が接地電圧となるため、カレントミラー回路がオフし、シンクパルス電流ＩＳＩＮＫが遮断する。制御信号ＳＣＮＴ２＃がローレベルのとき、シンクスイッチＳＷ２がオフすると、カレントミラー回路がオンし、シンクパルス電流ＩＳＩＮＫが流れる。
【００６３】
図５（ｃ）の構成によれば、図５（ａ）、（ｂ）と同様に、安定した振幅を有し、高速にスイッチングするシンクパルス電流ＩＳＩＮＫを生成できる。図５（ｂ）、（ｃ）の変形が、ソース補償回路２０ａにも適用可能であることはいうまでもない。
さらに図５（ｃ）の構成を、図５（ａ）もしくは（ｂ）の構成と組み合わせてもよい。
【００６４】
また、ＤＵＴ１を構成する内部素子に流れる電流、つまり動作電流ＩＯＰは、プロセスばらつきによって変動する。つまり、あるテストパターンが供給されたＤＵＴ１の動作電流の波形は、プロセスばらつきによって増減する。そこで、ＤＵＴ１の試験工程に先立ち、キャリブレーション工程を行いって補償パルス電流の振幅を調節することにより、プロセスばらつきによってＤＵＴ１の動作電流ＩＯＰがばらついたとしても、電源環境を一定に保つことができる。このキャリブレーションは、電流Ｄ／Ａコンバータ２６ａ、２６ｂに対するデジタル設定値ＤＳＥＴの値を変更することで実現できる。
【００６５】
以上が電源補償回路２０の構成例である。
【００６６】
半導体デバイスの試験には、組み立て工程後のパッケージされた被試験デバイスを対象とする検査（Ｆ検）と、組み立て工程前のウエハ状態の被試験デバイスを対象とするプローブ検査（Ｐ検）が存在する。そして、電源環境は、Ｐ検のときの方がＦ検のときよりも厳しいため、電源電圧の補償技術は、Ｆ検のみならずＰ検においても重要となる。
【００６７】
ここでＰ検は、ウエハ状態の被試験デバイスに設けられたパッドに、プローブを接触させて行われる。したがって、プローブ自身の抵抗成分、インダクタンス成分、あるいはプローブとチップの間の接触抵抗の影響によって、補償電流による補正が影響を受け、電源電圧を一定に保つことが困難となる。
【００６８】
そこで、プローブ検査における電源補償をより正確に行うために、図４（ａ）、（ｂ）および図５（ａ）〜（ｃ）に例示される電源補償回路２０の少なくとも一部を、ウエハ上に形成する。
【００６９】
図６は、図４（ａ）の電源補償回路２０の一部がウエハ上に形成される第１の例を示す図である。図６において、電源補償回路２０の一部は、ＤＵＴ１のチップ内に形成される。ＤＵＴ１のチップは、本来の機能のために必要な電源端子Ｐ１、接地端子Ｐ２およびＩ／Ｏ端子Ｐ３それぞれに対応するパッド（以下、機能パッドとも称する）と、内部回路３を備える。さらに、ＤＵＴ１のチップには、ソーススイッチＳＷ１、シンクスイッチＳＷ２と、補償用パッドＰ５〜Ｐ７が形成される。
補償用パッドＰ５、Ｐ６はそれぞれ、ソーススイッチＳＷ１、シンクスイッチＳＷ２それぞれのゲートに接続され、制御信号ＳＣＮＴ１、ＳＣＮＴ２を印加するために設けられる。補償用パッドＰ７はソーススイッチＳＷ１の一端に接続され、電圧Ｖｘを印加するために設けられる。
【００７０】
機能パッドＰ１〜Ｐ３および補償用パッドＰ５〜Ｐ７にはプローブＰＲＢを介して、各種信号が印加される。機能パッドＰ１〜Ｐ３は、パッケージングされた状態において、リードやバンプなどの外部接続用の端子と接続される。一方、補償用パッドＰ５〜Ｐ７は、ＤＵＴ１の本来の機能には不要なものであり、外部接続用の端子とは接続する必要はない。そこで、ＤＵＴ１のチップ面積を小さくするために、補償用パッドＰ５〜Ｐ７のサイズを、プローブは接触可能であるが、ＤＵＴ１がパッケージングされるときに、外部接続用の端子とは接続できない程度に小さくすることが望ましい。
【００７１】
この構成によれば、ウエハ上に電源補償回路２０の一部を形成することにより、プローブ検査時において、補償パルス電流ＩＳＲＣ、ＩＳＩＮＫをウエハ上、つまりＤＵＴ１の内部回路３の直近で生成することができる。その結果、プローブのインピーダンスの影響を抑えつつ、電源補償を行うことができる。
【００７２】
また、電源補償回路２０の一部をウエハに形成することにより、電源補償回路２０の素子ばらつきと、ＤＵＴ１の素子ばらつきは連動する。したがって、ＤＵＴ１の動作電流ＩＯＰが大きくなるようにばらつくときには、ソーススイッチＳＷ１、シンクスイッチＳＷ２に流れる電流ＩＳＲＣ、ＩＳＩＮＫも同様に大きくなる方向にばらつくため、正確な電流補償が可能となる。
【００７３】
さらにチップ内に形成される電源補償回路２０の一部が、プローブ検査時のみに必要である場合、補償用パッドＰ５〜Ｐ７を十分小さく形成することにより、チップサイズの増大を抑えることができる。
【００７４】
なお、チップサイズに余裕がある場合には、補償用パッドＰ５〜Ｐ７を、通常の機能パッドと同程度のサイズとしてもよい。さらに補償用パッドＰ５〜Ｐ７を、それぞれに対応する外部接続用の端子と接続してもよい。この場合、パッケージング後の検査（Ｆ検）においても、ＤＵＴ１のチップ内部に形成された電源補償回路２０を用いて電源補償を行うことができる。
【００７５】
図７は、図４（ａ）の電源補償回路２０の一部がウエハＷ上に形成される第２の例を示す図である。ウエハからダイシングされる前のチップの周辺には、ダイシングエリア（スクライブ領域）ＤＡが存在する。図７では、電源補償回路２０の一部（ソーススイッチＳＷ１、シンクスイッチＳＷ２、補償用パッドＰ５〜Ｐ７）は、ＤＵＴ１のチップの外部の、ダイシングエリアＤＡに形成される。
【００７６】
電源補償回路２０の一部および補償用パッドＰ５〜Ｐ７に接続される配線のうち、チップの境界を跨ぐ配線Ｗ１は、アルミ配線とすることが望ましい。配線Ｗ１がチップの境界を横切る場合、ダイシング後に配線Ｗ１の断面が空気や水分にさらされ、長期的信頼性が低下するおそれがある。そこでこのような配線に、Ｃｕ配線ではなく、第１層のアルミ配線を用いることにより、信頼性の低下を抑えることができる。
【００７７】
ウエハＷに形成される電源補償回路２０が、プローブ検査のみに必要である場合、それをダイシングエリアに形成することにより、チップ面積の増大を抑制できる。
【００７８】
図８は、図４（ａ）の電源補償回路２０の一部がウエハＷ上に形成される第３の例を示す図である。図８において、ウエハ上に形成される電源補償回路２０の一部（ＳＷ１、ＳＷ２）および補償用パッドＰ５〜Ｐ７は、ＤＵＴ１が形成されるチップＣ１とは別のチップＣ２に形成される。
【００７９】
チップＣ１の機能パッドＰ１、Ｐ２と、電源補償回路２０の間は、ダイシングエリアＤＡに形成される配線Ｗ２を介して接続される。
【００８０】
好ましくは、ウエハのあるチップＣ２に形成される電源補償回路２０の少なくとも一部（ＳＷ１、ＳＷ２）および補償用パッドＰ５〜Ｐ７は、それと隣接する複数のチップによって共有されてもよい。図８では、チップＣ２の電源補償回路が、チップＣ１、Ｃ３により共有される場合が示されるが、さらに多くのチップ、たとえば縦横に隣接する４個のチップ、あるいは縦横斜めに隣接する８個のチップ、あるいはさらに多くのチップによって、ひとつの電源補償用チップＣ２を共有してもよい。
【００８１】
また図８には、チップＣ２の電源補償回路がチップＣ１、Ｃ３により共有され、補償電流がチップＣ１、Ｃ２それぞれに供給される場合を示すが、本発明はそれに限定されない。チップＣ２の電源補償回路からチップＣ１、Ｃ２それぞれに至る経路上に、さらに制御スイッチを追加し、それぞれの制御スイッチを制御することにより、補償電流を供給するチップを選択／切りかえできるようにしてもよい。この場合、制御スイッチの状態を切りかえるための制御信号を与えるための補償用パッドは、チップＣ２のエリア内に配置してもよい。
【００８２】
電源補償回路用のチップＣ２を設けると、それにより製品の取れ数が減少するところ、複数のチップで電源補償回路用のチップＣ２を共有すれば、取れ数の減少を抑制できる。プローブ検査においては、複数のチップが同時測定される場合がある。
【００８３】
図８のように電源補償用のチップＣ２を設ける場合、電源補償用のチップＣ２と、被試験デバイスのチップＣ１、Ｃ３との間の配線は省略し、プローブを介して接続するようにしてもよい。この場合、電源補償がプローブの影響を受けることになるが、電源補償回路２０とＤＵＴ１が同様にばらつくという利点は享受することができる。
【００８４】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【００８５】
図６〜図８では、図４（ａ）の電源補償回路２０を例に説明したが、図４（ｂ）、図５（ａ）〜（ｃ）の電源補償回路２０についても、その一部、あるいは全部を、ウエハ上に形成することができる。
たとえば、図４（ｂ）の電源補償回路２０の場合、ソーススイッチＳＷ１、シンクスイッチＳＷ２をウエハ上に形成し、ソース電流源２４ａ、シンク電流源２４ｂをウエハの外部に設けてもよい。反対に、ソース電流源２４ａ、シンク電流源２４ｂをウエハ上に形成し、ソーススイッチＳＷ１、シンクスイッチＳＷ２をウエハの外側に形成してもよい。あるいは全部をウエハに形成してもよい。
【００８６】
図５（ａ）〜（ｃ）の電源補償回路２０の場合、第１トランジスタＭ１、第２トランジスタＭ２およびソーススイッチＳＷ１、シンクスイッチＳＷ２をウエハ上に形成するとよい。これにより、第１トランジスタＭ１、第２トランジスタＭ２が、ＤＵＴ１と同様のばらつきを有するため、電源補償の精度を高めることができる。さらに電流Ｄ／Ａコンバータ２６ａ、２６ｂをウエハ上に形成してもよい。
【００８７】
電源補償回路２０が、その他の構成であっても、その一部、あるいは全部をウエハ上に形成することにより、プローブ検査における電源補償を正確に行うことが可能となる。
【００８８】
実施の形態では、補償電流ＩＣＭＰによって、電源電圧の変動がゼロであるような、つまり出力インピーダンスがゼロの理想電源の環境を実現する場合を説明したが、本発明はそれに限定されない。つまり、意図的な電源電圧変動を引き起こすような補償電流ＩＣＭＰの波形を計算し、その補償電流波形が得られるように制御パターンＳＰＴＮ＿ＣＭＰを規定しておいてもよい。この場合、制御パターンＳＰＴＮ＿ＣＭＰに応じて任意の電源環境をエミュレートすることが可能となる。
【００８９】
実施の形態では、電源補償回路２０がソース補償回路２０ａとシンク補償回路２０ｂを含む場合を説明したが本発明はそれには限定されず、いずれか一方のみの構成としてもよい。
【００９０】
ソース補償回路２０ａのみ設ける場合、ソース補償回路２０ａに定常的な電流ＩＤＣを発生させてもよい。そして、電源電流ＩＤＤが動作電流ＩＯＰに対して不足するときは、ソース補償回路２０ａが発生する電流ＩＳＲＣを、定常的な電流ＩＤＣから相対的に増加させてもよい。反対に、電源電流ＩＤＤが動作電流ＩＯＰに対して過剰なときは、ソース補償回路２０ａが発生する電流ＩＳＲＣを、定常的な電流ＩＤＣから相対的に減少させてもよい。
シンク補償回路２０ｂのみ設ける場合、シンク補償回路２０ｂに定常的な電流ＩＤＣを発生させてもよい。そして、電源電流ＩＤＤが動作電流ＩＯＰに対して不足するときは、シンク補償回路２０ｂが発生する電流ＩＳＩＮＫを、定常的な電流ＩＤＣから相対的に減少させてもよい。反対に、電源電流ＩＤＤが動作電流ＩＯＰに対して過剰なときは、シンク補償回路２０ｂが発生する電流ＩＳＩＮＫを、定常的な電流ＩＤＣから相対的に増加させてもよい。
これにより、試験装置全体の消費電流は、定常的な電流ＩＤＣ分増加するが、それと引きかえに、単一のスイッチのみで、補償電流ＩＳＲＣ、ＩＳＩＮＫを発生させることができる。
【符号の説明】
【００９１】
１…ＤＵＴ、２…試験装置、ＰＧ…パターン発生器、ＴＧ…タイミング発生器、ＦＣ…波形整形器、４…インタフェース回路、ＤＲ…ドライバ、１０…メイン電源、１２…電源補償回路、２０ａ…ソース補償回路、２０ｂ…シンク補償回路、Ｐ１…電源端子、Ｐ２…接地端子、Ｐ３…Ｉ／Ｏ端子、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ。
【特許請求の範囲】
【請求項１】
ウエハ上に形成された被試験デバイスを試験する試験装置であって、
前記被試験デバイスの電源端子に電力を供給するメイン電源と、
制御信号に応じて制御されるスイッチ素子を含み、前記スイッチ素子がオンした状態において補償パルス電流を生成し、前記補償パルス電流を前記メイン電源とは別経路から前記電源端子に注入し、または前記メイン電源から前記被試験デバイスへ流れる電源電流から、前記補償パルス電流を前記被試験デバイスとは別経路に引きこむ電源補償回路と、
そのひとつが前記スイッチ素子に割り当てられ、別の少なくともひとつがそれぞれ前記被試験デバイスの少なくともひとつの入出力端子に割り当てられる、複数のドライバと、
それぞれが前記ドライバごとに設けられた複数のインタフェース回路であって、それぞれが入力されたパターン信号を整形して対応するドライバへと出力する、複数のインタフェース回路と、
前記被試験デバイスの入出力端子に割り当てられた前記ドライバが出力すべき試験信号を記述するテストパターンを、そのドライバに対応する前記インタフェース回路に対して出力するとともに、前記テストパターンに応じて定められた制御パターンを、前記スイッチ素子に割り当てられたドライバに対応する前記インタフェース回路に対して出力するパターン発生器と、
を備え、
前記電源補償回路のうち、前記スイッチ素子を含む少なくとも一部は、前記ウエハ上に形成され、
前記ウエハには、前記ウエハ上に形成される前記電源補償回路の一部に信号を印加するための補償用パッドが設けられることを特徴とする試験装置。
【請求項２】
前記ウエハ上に形成される前記電源補償回路の少なくとも一部および前記補償用パッドは、前記被試験デバイスが形成されるチップの内部に形成されることを特徴とする請求項１に記載の試験装置。
【請求項３】
前記補償用パッドは、プローブが接触可能なサイズであって、前記被試験デバイスがパッケージングされるときに、外部接続用の端子と接続される機能パッドよりも小さなサイズを有することを特徴とする請求項２に記載の試験装置。
【請求項４】
前記補償用パッドは、前記被試験デバイスがパッケージングされるときに、外部接続用の端子と接続されることを特徴とする請求項２に記載の試験装置。
【請求項５】
前記ウエハ上に形成される前記電源補償回路の少なくとも一部および前記補償用パッドは、前記被試験デバイスが形成されるチップの外部のダイシングエリアに形成されることを特徴とする請求項１に記載の試験装置。
【請求項６】
前記ウエハ上に形成される前記電源補償回路の少なくとも一部および前記補償用パッドは、前記被試験デバイスが形成されるチップとは別の電源補償用のチップに形成されることを特徴とする請求項１に記載の試験装置。
【請求項７】
前記ウエハ上に形成される前記電源補償回路の少なくとも一部および前記補償用パッドは、複数の被試験デバイスにより共有されることを特徴とする請求項６に記載の試験装置。
【請求項８】
前記ウエハ上に形成される前記電源補償回路の一部および前記補償用パッドに接続される配線のうち、チップの境界を跨ぐ配線は、アルミ配線であることを特徴とする請求項５から７のいずれかに記載の試験装置。
【請求項１】
ウエハ上に形成された被試験デバイスを試験する試験装置であって、
前記被試験デバイスの電源端子に電力を供給するメイン電源と、
制御信号に応じて制御されるスイッチ素子を含み、前記スイッチ素子がオンした状態において補償パルス電流を生成し、前記補償パルス電流を前記メイン電源とは別経路から前記電源端子に注入し、または前記メイン電源から前記被試験デバイスへ流れる電源電流から、前記補償パルス電流を前記被試験デバイスとは別経路に引きこむ電源補償回路と、
そのひとつが前記スイッチ素子に割り当てられ、別の少なくともひとつがそれぞれ前記被試験デバイスの少なくともひとつの入出力端子に割り当てられる、複数のドライバと、
それぞれが前記ドライバごとに設けられた複数のインタフェース回路であって、それぞれが入力されたパターン信号を整形して対応するドライバへと出力する、複数のインタフェース回路と、
前記被試験デバイスの入出力端子に割り当てられた前記ドライバが出力すべき試験信号を記述するテストパターンを、そのドライバに対応する前記インタフェース回路に対して出力するとともに、前記テストパターンに応じて定められた制御パターンを、前記スイッチ素子に割り当てられたドライバに対応する前記インタフェース回路に対して出力するパターン発生器と、
を備え、
前記電源補償回路のうち、前記スイッチ素子を含む少なくとも一部は、前記ウエハ上に形成され、
前記ウエハには、前記ウエハ上に形成される前記電源補償回路の一部に信号を印加するための補償用パッドが設けられることを特徴とする試験装置。
【請求項２】
前記ウエハ上に形成される前記電源補償回路の少なくとも一部および前記補償用パッドは、前記被試験デバイスが形成されるチップの内部に形成されることを特徴とする請求項１に記載の試験装置。
【請求項３】
前記補償用パッドは、プローブが接触可能なサイズであって、前記被試験デバイスがパッケージングされるときに、外部接続用の端子と接続される機能パッドよりも小さなサイズを有することを特徴とする請求項２に記載の試験装置。
【請求項４】
前記補償用パッドは、前記被試験デバイスがパッケージングされるときに、外部接続用の端子と接続されることを特徴とする請求項２に記載の試験装置。
【請求項５】
前記ウエハ上に形成される前記電源補償回路の少なくとも一部および前記補償用パッドは、前記被試験デバイスが形成されるチップの外部のダイシングエリアに形成されることを特徴とする請求項１に記載の試験装置。
【請求項６】
前記ウエハ上に形成される前記電源補償回路の少なくとも一部および前記補償用パッドは、前記被試験デバイスが形成されるチップとは別の電源補償用のチップに形成されることを特徴とする請求項１に記載の試験装置。
【請求項７】
前記ウエハ上に形成される前記電源補償回路の少なくとも一部および前記補償用パッドは、複数の被試験デバイスにより共有されることを特徴とする請求項６に記載の試験装置。
【請求項８】
前記ウエハ上に形成される前記電源補償回路の一部および前記補償用パッドに接続される配線のうち、チップの境界を跨ぐ配線は、アルミ配線であることを特徴とする請求項５から７のいずれかに記載の試験装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−９８２２０（Ｐ２０１２−９８２２０Ａ）
【公開日】平成２４年５月２４日（２０１２．５．２４）
【国際特許分類】
【出願番号】特願２０１０−２４７７８８（Ｐ２０１０−２４７７８８）
【出願日】平成２２年１１月４日（２０１０．１１．４）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
【公開日】平成２４年５月２４日（２０１２．５．２４）
【国際特許分類】
【出願日】平成２２年１１月４日（２０１０．１１．４）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
[ Back to top ]