誤ロック防止回路、防止方法及びそれを利用した遅延ロックループ
【課題】遅延ロックループにおいて誤ロックが生じた場合、そこから抜け出すために使用される誤ロック防止回路、防止方法及びそれを利用した遅延ロックループを提供する。
【解決手段】誤ロック防止回路はハーモニックロックを検出する検出器とスタックロックを検出する検出器とで構成される。ハーモニックロック検出器は前記遅延クロックを本発明の特徴的な方法でサンプリングする複数個のフリップフロップ及び論理部で構成される。ハーモニックロック検出器では基準クロックと基準クロックから遅延された複数個の遅延クロックの立ち上がりエッジを比較してこれらの立ち上がりエッジが基準クロックの１周期から離れた場合を検出する。スタックロック検出器は位相検出器の出力信号と前記遅延クロックのうち１つを利用した論理回路であり、論理演算の結果で位相検出器をリセットさせる。
【解決手段】誤ロック防止回路はハーモニックロックを検出する検出器とスタックロックを検出する検出器とで構成される。ハーモニックロック検出器は前記遅延クロックを本発明の特徴的な方法でサンプリングする複数個のフリップフロップ及び論理部で構成される。ハーモニックロック検出器では基準クロックと基準クロックから遅延された複数個の遅延クロックの立ち上がりエッジを比較してこれらの立ち上がりエッジが基準クロックの１周期から離れた場合を検出する。スタックロック検出器は位相検出器の出力信号と前記遅延クロックのうち１つを利用した論理回路であり、論理演算の結果で位相検出器をリセットさせる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は遅延ロックループ（ＤＬＬ：Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）に関し、特に基準クロックを用いて多相クロック（Ｍｕｌｔｉ−ｐｈａｓｅｃ ｌｏｃｋ）を生成する時の誤ロック（Ｆａｌｓｅ Ｌｏｃｋ）を防止する技術に関する。
【背景技術】
【０００２】
一般に遅延ロックループは遅延ライン（ｄｅｌａｙ ｌｉｎｅ）を利用して基準クロック（ＲＥＦ：Ｒｅｆｅｒｅｎｃｅ Ｃｌｏｃｋ）が遅延された多相クロックを生成する回路をいう。
【０００３】
図１は、従来の技術による遅延ロックループの構成を示すブロック図である。
【０００４】
図１を参照すると、従来の技術による遅延ロックループ３０は基準クロックＲＥＦのＮ番目の立ち上がりエッジとフィードバッククロックＦＥＢのＮ−１番目の立ち上がりエッジの位相差を比較して位相差に相応する位相差信号ＵＰ、ＤＯＷＮを出力する位相検出器３１、位相差信号ＵＰ、ＤＯＷＮに相応する位相差電流を生成するチャージポンプ（ｃｈａｒｇｅ ｐｕｍｐ）３２、位相差電流を電圧信号に変換して制御電圧Ｖｃｔｒｌを生成する低域フィルタ３３及び制御電圧Ｖｃｔｒｌに応じて基準クロックＲＥＦの遅延を調節することによって多相クロックを生成する電圧制御遅延ライン３４を備える。
【０００５】
多相クロックは基準クロックＲＥＦを所定の位相差で遅延させた遅延クロックで構成される。多相クロックのうち基準クロックＲＥＦを１周期だけ遅延させることによって基準クロックＲＥＦに同期化された最後の遅延クロックは位相検出器３１に提供されるフィードバッククロックＦＥＢになる。
【０００６】
図２は、図１に示した位相検出器の構成を示すブロック図である。
【０００７】
図２を参照すると、基準クロックＲＥＦがフィードバッククロックＦＥＢより位相が先行していると、第１フリップフロップＦＦ１は先ずアップ信号ＵＰを活性化させて出力する。第２フリップフロップＦＦ２は基準クロックＲＥＦとフィードバッククロックＦＥＢの位相差による時間が経過した後にダウン信号ＤＯＷＮを活性化させて出力する。ＡＮＤゲートＡＤはアップ信号ＵＰとダウン信号ＤＯＷＮがすべて活性化されると第１フリップフロップＦＦ１と第２フリップフロップＦＦ２をリセット（ｒｅｓｅｔ）させる。
【０００８】
フィードバッククロックＦＥＢが基準クロックＲＥＦより位相が先行していると、第２フリップフロップＦＦ２は先ずダウン信号ＤＯＷＮを活性化させて出力する。第１フリップフロップＦＦ１が位相差による時間が経過した後にアップ信号ＵＰを活性化させて出力すると、ＡＮＤゲートＡＤは第１フリップフロップＦＦ１と第２フリップフロップＦＦ２をリセットさせる。
【０００９】
基準クロックＲＥＦとフィードバッククロックＦＥＢの位相が同じ場合、第１フリップフロップＦＦ１と第２フリップフロップＦＦ２はそれぞれアップ信号ＵＰとダウン信号ＤＯＷＮを同時に活性化させてＡＮＤゲートＡＤによって自らリセットされる。フィードバッククロックＦＥＢが基準クロックＲＥＦより１周期だけ遅延されて基準クロックＲＥＦに同期されると遅延ロックループ３０は正常なロック状態になる。
【００１０】
遅延ロックループ３０の設計時において重要なのは誤ロックが生じないように設計することである。遅延ロックループ３０の誤ロック問題（ｆａｌｓｅ ｌｏｃｋ ｐｒｏｂｌｅｍ）はハーモニックロック（ｈａｒｍｏｎｉｃ ｌｏｃｋ）とスタックロック（ｓｔｕｃｋ ｌｏｃｋ）とを含む。
【００１１】
ハーモニックロックとは基準クロックＲＥＦから遅延された信号であるフィードバッククロックＦＥＢの遅延時間が基準クロックＲＥＦの１周期Ｔ１ではなく２周期Ｔ２、３周期Ｔ４及び４周期Ｔ４など１周期の整数倍の遅延時間である場合に遅延ロックループ３０が誤ロックされた状態を維持することをいう。ハーモニックロックは基準クロックＲＥＦとフィードバッククロックＦＥＢとが互いに位相差無く同期化された状態であるので、遅延ロックループ３０はハーモニックロック状態を正常なロック状態と判断してしまう。
【００１２】
図３は、従来の遅延ロックループが正常ロック状態である場合の多相クロックのタイミング図を示したものであり、図４は、従来の遅延ロックループがハーモニックロック状態（２周期）である場合の多相クロックのタイミング図を示したものであり、図５は、従来の遅延ロックループが他のハーモニックロック状態（３周期）である場合の多相クロックのタイミング図を示したものである。
【００１３】
図３乃至５で多相クロックは第１遅延クロック乃至第１４遅延クロックＣＬＫ１〜ＣＬＫ１４で構成され、第１４遅延クロックは基準クロックＲＥＦを最終的に遅延させたフィードバッククロックＦＥＢになる。ダウン信号ＤＯＷＮの下部に表示された矢印はそれぞれ基準クロックＲＥＦと第１遅延クロック乃至第１４遅延クロックＣＬＫ１〜ＣＬＫ１４の立ち上がりエッジ（ｐｏｓｉｔｉｖｅ ｅｄｇｅ）を示す。ここで１４個の遅延クロックＣＬＫ１〜ＣＬＫ１４で構成された多相クロックを例に挙げたが、各矢印間の位相差は同じである。したがって、図３のように正常ロックの場合はその位相差はクロック１周期１Ｔを１４個に均分した値になる。さらに、同じ方式で、図４のようにクロック２周期２Ｔのハーモニックロック状態ではその位相差がクロック２周期２Ｔを１４個に均分した値になり、図５のようにクロック３周期３Ｔのハーモニックロック状態ではその位相差がクロック３周期３Ｔを１４個に均分した値になる。
【００１４】
図３乃至図５を参照すると、従来の遅延ロックループの正常なロック状態とハーモニックロック状態では共通的に基準クロックＲＥＦとフィードバッククロックＦＥＢの位相が互いに一致する。したがって、従来の遅延ロックループはロック状態とハーモニックロック状態をすべて正常なロック状態と判断する問題点がある。
【００１５】
スタックロックは電圧制御遅延ライン３４の遅延時間が既に最小遅延時間に到達したにもかかわらず遅延ロックループ３０が継続的に遅延時間を減らす方向に動作する場合に発生する。位相検出器３１は基準クロックＲＥＦのＮ番目の立ち上がりエッジとフィードバッククロックＦＥＢのＮ−１番目の立ち上がりエッジの位相を比較して位相差信号ＵＰ、ＤＯＷＮを生成するが、位相検出器３１が基準クロックＲＥＦとフィードバッククロックＦＥＢとを誤って比較して誤った位相差信号ＵＰ、ＤＯＷＮを生成するとスタックロック状態が発生する。例えば、電圧制御遅延ライン３４が最小遅延を有する遅延ロックループで、制御電圧Ｖｃｔｒｌが電源電圧ＶＤＤに既に到達した場合を仮定してみると、正しい動作のために位相検出器３１はダウン信号ＤＯＷＮを発生させて制御電圧Ｖｃｔｒｌが低くなるようにすることで遅延時間を増加させなければならない。ところが、位相検出器３１が基準クロックＲＥＦとフィードバッククロックＦＥＢとを誤って比較した結果、制御電圧Ｖｃｔｒｌを高めるアップ信号ＵＰを発生させると制御電圧Ｖｃｔｒｌは既に最高電圧の電源電圧に到達しているため、それに固定されてしまい遅延ロックループ３０はこれ以上動作できないスタックロック状態に陥ることになる。
【００１６】
図６は、従来の遅延ロックループがスタックロック状態である場合の多相クロック、非正常位相差信号及び正常位相差信号のタイミング図を示したものであり、制御電圧が電源電圧の時に電圧制御遅延ラインが最小遅延を有する遅延ロックループを例に上げたものである。
【００１７】
図６を参照すると、位相検出器３１が基準クロックＲＥＦのＮ番目の立ち上がりエッジとフィードバッククロックＦＥＢのＮ−１番目の立ち上がりエッジとを比較してフィードバッククロックＦＥＢが基準クロックＲＥＦより位相が先行していると判断してダウン信号ＤＯＷＮである正常位相差信号（Ｎｏｒｍａｌ Ｓｉｇｎａｌ）を出力すると遅延ロックループ３０が正しく動作する。
【００１８】
一方、位相検出器３１が基準クロックＲＥＦとフィードバッククロックＦＥＢの位相を比較する時、基準クロックＲＥＦのＮ番目の立ち上がりエッジとフィードバッククロックＦＥＢのＮ番目の立ち上がりエッジとを比較して基準クロックＲＥＦがフィードバッククロックＦＥＢより位相が先行していると誤って判断して非正常なアップＵＰ信号を出力すると遅延ロックループ３０はスタックロック状態になって正しく動作できなくなる。
【００１９】
図６に図示してはいないが、スタックロックは制御電圧Ｖｃｔｒｌが接地電圧ＶＳＳの時に電圧制御遅延ライン３４が最小遅延を有する遅延ロックループでも発生し得る。
【００２０】
制御電圧Ｖｃｔｒｌが接地電圧ＶＳＳである場合、正しい動作のために位相検出器３１はアップ信号ＵＰを発生させて制御電圧Ｖｃｔｒｌを上げて遅延時間を減少させなければならない。ところが、位相検出器３１が基準クロックＲＥＦとフィードバッククロックＦＥＢとを誤って比較して制御電圧Ｖｃｔｒｌが低くなるようにするダウン信号ＤＯＷＮを発生させると制御電圧Ｖｃｔｒｌは既に最低電圧である接地電圧ＶＳＳに到達しているため、それに固定されてしまい遅延ロックループ３０はこれ以上動作できないスタックロック状態に陥ることになる。
【００２１】
図７は、従来の遅延ロックループの位相検出器の状態図（ｓｔａｔｅ ｄｉａｇｒａｍ）である。
【００２２】
図７を参照すると、基準クロックＲＥＦがフィードバッククロックＦＥＢより位相が先行していると（Ｅａｒｌｙ ＲＥＦ）アップ信号ＵＰが活性化（「１」）され、フィードバッククロックＦＥＢが基準クロックＲＥＦより位相が先行していると（Ｌａｔｅ ＲＥＦ）ダウン信号ＤＯＷＮが活性化（「１」）される。基準クロックＲＥＦとフィードバッククロックＦＥＢの位相が一致して互いに同期化すると（Ｓａｍｅ ＲＥＦ＆ＦＥＢ）最終的にアップ信号ＵＰとダウン信号ＤＯＷＮが非活性化（「０」）状態に維持されてロック状態をそのまま維持するようになる。しかし、図７の従来の遅延ロックループの位相検出器の状態図からはハーモニックロック及びスタックロックなどの誤ロックを防止するための機能が備えられていないことがわかる。
【００２３】
近年、遅延ロックループ（ＤＬＬ）で誤ロックを防止しロックレンジ（ｌｏｃｋ ｒａｎｇｅ）を拡大するための研究が活発に進められている。そのうち１つはリセット回路（ｒｅｓｅｔ ｃｉｒｃｕｉｔｒｙ）を備えた位相検出器を用いる方法である（非特許文献１）。
【００２４】
しかし、非特許文献１に開示された方法は、最初遅延ロックループが動作する前に常に電圧制御遅延ライン（ＶＣＤＬ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｄｅｌａｙ Ｌｉｎｅ）の遅延が最も小さい時点から開始しなければならない点と、電圧制御遅延ラインの遅延範囲ＶＣＤＬ＿ｄｅｌａｙは「０＜ＶＣＤＬ＿ｄｅｌａｙ＜１．５周期」を満たさなければならないという制約がある。
【００２５】
また、非特許文献１に開示された方法は何らかの理由によって遅延ロックループの初期状態が変わるか、遅延ロックループの動作中に様々な要因によって位相検出器がフィードバッククロックと基準クロックとを誤って比較する動作が一度だけでも発生した場合にはスタックロックが生じ得る。
【００２６】
遅延ロックループで誤ロックを防止しロックレンジを拡大するための他の例としてはレプリカ遅延ライン（Ｒｅｐｌｉｃａ Ｄｅｌａｙ Ｌｉｎｅ）を利用した方法を挙げることができる（非特許文献２）。
【００２７】
非特許文献２ではレプリカ遅延ラインを利用した広帯域遅延ロックループ（ｗｉｄｅ−ｒａｎｇｅ ＤＬＬ）を提案している。参考文献２に開示された方法でレプリカ遅延ラインは電流制御型位相検出器（ＣＳＰＤ：Ｃｕｒｒｅｎｔ Ｓｔｅｅｒｉｎｇ Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ）と低域フィルタとで構成され、電流制御型位相検出器のチャージポンプの電流比率（Ｉｐ：Ｉｎ）を正確に設定されなければならない問題点がある。
【００２８】
しかし、非特許文献２で提案する広帯域遅延ロックループは基準クロックのデューティ比が所定の比率、例えば５０％の時にのみ使用可能で、レプリカ遅延ラインで使用される電流ポンプの電流比率も正確に設計しなければならないなど多くの難点がある。
【先行技術文献】
【非特許文献】
【００２９】
【非特許文献１】ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．３７，ＮＯ．１１，ＮＯＶＥＭＢＥＲ ２００２（名称：Ａ Ｌｏｗ−Ｐｏｗｅｒ Ｓｍａｌｌ−Ａｒｅａ＋−７．２８−ｐｓ−Ｊｉｔｔｅｒ １−ＧＨｚ ＤＬＬ−Ｂａｓｅｄ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）
【非特許文献２】ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩＴＳ，ＶＯＬ．３５，ＮＯ．３，ＭＡＲＣＨ ２０００（名称：Ａｎ Ａｌｌ−Ａｎａｌｏｇ Ｍｕｌｔｉｐｈａｓｅ Ｄｅｌａｙ−Ｌｏｃｋｅｄ Ｌｏｏｐ Ｕｓｉｎｇａ Ｒｅｐｌｉｃａ Ｄｅｌａｙ Ｌｉｎｅ ｆｏｒ Ｗｉｄｅ−Ｒａｎｇｅ Ｏｐｅｒａｔｉｏｎ ａｎｄ Ｌｏｗ−Ｊｉｔｔｅｒ Ｐｅｒｆｏｒｍａｎｃｅ）
【発明の概要】
【発明が解決しようとする課題】
【００３０】
したがって、本発明の目的は、基準クロックを遅延させて同期化された多相クロックを生成する時、ハーモニックロック状態を検出して誤ロックを防止する誤ロック防止回路及び遅延ロックループを提供することにある。
【００３１】
本発明の他の目的は、基準クロックを遅延させて同期化された多相クロックを生成する時、スタックロック状態を検出してスタックロック状態を防止する誤ロック防止回路及び遅延ロックループを提供することにある。
【００３２】
本発明の目的は上述した目的に制限されない。本発明の他の目的及び長所は以下の説明によってより明らかに理解されるであろう。
【課題を解決するための手段】
【００３３】
上記した技術的課題を解決するための本発明の誤ロック防止回路は、基準クロック信号から遅延された複数個の遅延クロック信号を作り、この複数個の遅延クロック信号のうち少なくとも１つ以上のクロックの遷移エッジ（ｔｒａｎｓｉｔｉｏｎ ｅｄｇｅ）が基準クロック信号の１周期内から離れて２周期、３周期などの整数倍の周期で誤ロックされたロック状態を検出し、そこから脱出させる検出器を備える。この検出器の一実施形態は複数個のフリップフロップからなるクロックサンプラと、複数個のフリップフロップからなる他のサンプラと、論理演算部と、で構成され、遅延クロックのサンプリングによって誤ロック状態を検出する。
【００３４】
上記した本発明の他の技術的課題を解決するための本発明の遅延ロックループは、基準クロックと前記フィードバッククロックの位相差を検出する位相検出器、この検出の結果に応じて電流をソース（ｓｏｕｒｃｅ）するか電流をシンク（ｓｉｎｋ）するチャージポンプ、制御電圧を発生させる低域通過フィルタ、制御電圧の変化に沿って各遅延時間間隔が増えるか減る複数個の遅延クロックを発生する電圧制御遅延ラインの複数個の遅延クロックを用いて基準クロックとフィードバッククロックの誤ロックを検出する誤ロック防止回路を備える。該誤ロック防止回路には互いに異なる原因を有する２つの誤ロックをそれぞれ検出する検出器が１つ以上が含まれる。
【００３５】
上記したさらに他の技術的課題を解決するための本発明の誤ロック防止回路は、位相検出器の出力信号と基準クロックから遅延された複数個の遅延クロックのうち１つを選択してから論理演算を行い、演算結果によって誤ロックが発生したことを検出し、この検出によって、結果的に位相検出器はリセットされて誤ロックからの脱出を可能にする誤ロック検出器が含まれる。
【発明の効果】
【００３６】
本発明は遅延ロックループのハーモニックロック状態を検出するにあたって遅延クロックの立ち上がりエッジを用いてハーモニックロック状態を検出するので基準クロックのデューティ比に影響されず誤ロックを防止でき、遅延クロックのうち１つを選択してハーモニックロック状態検出のためのサンプリングクロックとして使用することによって最大遅延範囲を拡張させることができる効果がある。
【００３７】
また、本発明は基準クロックとフィードバッククロックとを誤って比較する場合に活性化されるスタックロック信号を用いて位相検出器をリセットさせることができるので、遅延ロックループがスタックロック状態に陥ることを防止できる効果もある。
【図面の簡単な説明】
【００３８】
【図１】従来の技術による遅延ロックループの構成を示すブロック図である。
【図２】図１に示す位相検出器の構成を示すブロック図である。
【図３】従来の遅延ロックループが正常なロック状態である場合の多相クロックのタイミング図である。
【図４】従来の遅延ロックループがハーモニックロック状態（２周期）である場合の多相クロックのタイミング図である。
【図５】従来の遅延ロックループがハーモニックロック状態（３周期）である場合の多相クロックのタイミング図である。
【図６】従来の遅延ロックループがスタックロック状態である場合の多相クロック、非正常位相差信号及び正常位相差信号のタイミング図である。
【図７】従来の遅延ロックループの位相検出器の状態図である。
【図８】本発明の一実施形態による遅延ロックループのブロック図である。
【図９】図８の誤ロック防止回路の構成を示すブロック図である。
【図１０】図９に示すハーモニックロック検出器の一実施形態による具現例を示す回路図である。
【図１１】正常ロック状態時のハーモニックロック検出器の動作タイミング図である。
【図１２】正常ロック状態を検出できる最大範囲を示すハーモニックロック検出器の動作タイミング図である。
【図１３】正常ロック状態を検出できる最大範囲から離れた場合のハーモニックロック検出器の動作タイミング図である。
【図１４】電圧制御遅延ラインで出力されるフィードバッククロックの遅延時間が基準クロックの２周期の間にある場合のハーモニックロック検出器の動作タイミング図である。
【図１５】電圧制御遅延ラインで出力されるフィードバッククロックの遅延時間が基準クロックの３周期の間にある場合のハーモニックロック検出器の動作タイミング図である。
【図１６】フィードバッククロックの遅延時間が基準クロックの１周期より小さい場合のハーモニックロック検出器の動作タイミング図である。
【図１７】図９に示すスタックロック検出器の一実施形態による具現例を示す回路図である。
【図１８】図８に示す位相検出器のブロック図である。
【図１９】電圧制御遅延ラインの遅延時間が基準クロックの０．５周期より小さい時、基準クロックとフィードバッククロックとを正しく比較する場合の位相検出器とスタックロック検出器の動作タイミング図である。
【図２０】電圧制御遅延ラインの遅延時間が基準クロックの０．５周期より小さい時、基準クロックとフィードバッククロックとを誤って比較する場合の位相検出器とスタックロック検出器の動作タイミング図である。
【図２１】正常ロック状態を判断できる最大範囲内で、基準クロックとフィードバッククロックとを正しく比較する場合の位相検出器とスタックロック検出器の動作タイミングである。
【図２２】正常ロック状態を判断できる最大範囲内で、基準クロックとフィードバッククロックとを誤って比較する場合の位相検出器とスタックロック検出器の動作タイミング図である。
【図２３】図８に示す位相検出器の状態図である。
【発明を実施するための形態】
【００３９】
以下、添付図面を参照して、本発明の好ましい実施形態を詳細に説明すると次のとおりである。本明細書を説明する過程で用いられる数字、例えば、第１、第２などは同一又は類似の個体を区分するための識別記号に過ぎないものである。
【００４０】
図８は、本発明の一実施形態による遅延ロックループのブロック図である。
【００４１】
図８を参照すると、本発明の一実施形態による遅延ロックループ６００は誤ロック防止回路１００、位相検出器２００、チャージポンプ３００、低域フィルタ４００及び電圧制御遅延ライン５００を含む。遅延ロックループ６００は電圧制御遅延ライン５００を介して基準クロックＲＥＦを１周期だけ遅延させてフィードバッククロックＦＥＢを生成し基準クロックＲＥＦとフィードバッククロックＦＥＢとを同期化させる動作をする。
【００４２】
電圧制御遅延ライン５００は第１遅延素子ＤＬ１乃至第１４遅延素子ＤＬ１４を含み、低域フィルタ４００を介して供給される制御電圧Ｖｃｔｒｌに応じて基準クロックＲＥＦの位相遅延を調節して遅延クロックＣＫ１〜ＣＫ１４を生成する。電圧制御遅延ライン５００は制御電圧Ｖｃｔｒｌが電源電圧ＶＤＤの時に最小遅延を有し、制御電圧Ｖｃｔｒｌが次第に低くなると遅延時間が増加する構造を有する。
【００４３】
制御電圧Ｖｃｔｒｌが電源電圧ＶＤＤである時、電圧制御遅延ライン５００が最小遅延を有するようにするか、または制御電圧Ｖｃｔｒｌが接地電圧ＶＳＳである時、電圧制御遅延ライン５００が最小遅延を有するようにするかは設計者の選択によって変わり得る。
【００４４】
遅延クロックＣＫ１〜ＣＫ１４は第１遅延素子ＤＬ１乃至第１４遅延素子ＤＬ１４に対応して生成された第１遅延クロックＣＫ１乃至第１４遅延クロックＣＫ１４を含む。第１遅延クロックＣＫ１乃至第１４遅延クロックＣＫ１４の間の位相差は互いに同じである。正常ロック状態で遅延クロックＣＫ１〜ＣＫ１４の間の位相差は基準クロックＲＥＦの１周期時間を遅延クロック個数である１４で割った値であることがある。
【００４５】
遅延クロックＣＫ１〜ＣＫ１４のうち最後に出力される最後の遅延クロックである第１４遅延クロックＣＫ１４は位相検出器２００に入力されるフィードバッククロックＦＥＢとして使用され得る。遅延クロックＣＫ１〜ＣＫ１４のうち第４遅延クロックＣＫ４、第６遅延クロックＣＫ６、第８遅延クロックＣＫ８、第１０遅延クロックＣＫ１０及び第１２遅延クロックＣＫ１２は誤ロック防止回路１００に入力されるサンプリングクロックとして使用され得る。遅延クロックＣＫ１〜ＣＫ１４のうち中間程度の遅延を有する遅延クロック、例えば第５遅延クロックＣＫ５は誤ロック防止回路１００に入力される中間遅延クロックとして使用され得る。
【００４６】
誤ロック防止回路１００では基準クロックＲＥＦをクロックＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０及びＣＫ１２を用いてサンプリングした後、ハーモニックロック信号ＨＤを生成し、位相差信号ＵＰ、ＤＯＷＮと中間遅延クロックＣＫ５を用いてスタックロック信号ＲＳＴ＿ＣＯＮＴを生成する。位相差信号ＵＰ、ＤＯＷＮは制御電圧Ｖｃｔｒｌを下げるダウン信号ＤＯＷＮと制御電圧Ｖｃｔｒｌを上げるアップ信号ＵＰとを含む。
【００４７】
位相検出器２００は基準クロックＲＥＦとフィードバッククロックＦＥＢの位相差を比較して基準クロックＲＥＦとフィードバッククロックＦＥＢの位相差による位相差信号ＵＰ、ＤＯＷＮを出力する。位相検出器２００は基準クロックＲＥＦの位相がフィードバッククロックＦＥＢの位相より先行している場合はアップ信号ＵＰを活性化させて出力し、フィードバッククロックＦＥＢの位相が基準クロックＲＥＦの位相より先行している場合ダウン信号ＤＯＷＮを活性化させて出力する。
【００４８】
位相検出器２００は基準クロックＲＥＦとフィードバッククロックＦＥＢとを正しく比較するために基準クロックＲＥＦのＮ番目の立ち上がりエッジとフィードバッククロックＦＥＢのＮ−１番目の立ち上がりエッジとを比較する。フィードバッククロックＦＥＢのＮ−１番目の立ち上がりエッジは基準クロックのＲＥＦのＮ番目の立ち上がりエッジが電圧制御遅延ライン５００を介して１周期１Ｔ遅延されたものである。
【００４９】
位相検出器２００はハーモニックロック信号が活性化されて入力されると、電圧制御遅延ライン５００の位相遅延を減らすことができる位相差信号ＵＰを生成する。位相検出器２００はスタックロック信号ＲＳＴ＿ＣＯＮＴが活性化されて入力されると、リセットされて基準クロックＲＥＦとフィードバッククロックＦＥＢとを正しく比較する動作を最初からやり直す。
【００５０】
チャージポンプ３００はアップ信号ＵＰに応じてアップ電流（ｕｐ ｃｕｒｒｅｎｔ）を生成し、ダウン信号ＤＯＷＮに応じてダウン電流（ｄｏｗｎ ｃｕｒｒｅｎｔ）を生成する。チャージポンプ３００は電源電圧ＶＤＤとグラウンドＧＮＤの間に直列に連結されたＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１を含むことができる。ＰＭＯＳトランジスタＰ１の制御端子にはインバータＩ１を介してアップ信号ＵＰが入力され、ＮＭＯＳトランジスタＮ１の制御端子にはダウン信号ＤＯＷＮが入力されることが好ましい。
【００５１】
低域フィルタ４００はアップ電流又はダウン電流を電圧信号に変換した後、高周波成分が除去された制御電圧Ｖｃｔｒｌを生成する。低域フィルタ４００はチャージポンプ３００の出力端に一端が連結されグラウンドＧＮＤに他端が連結されたキャパシタＣ１を含むことができる。
【００５２】
図９は、図８の誤ロック防止回路の構成を示すブロック図である。
【００５３】
図９を参照すると、誤ロック防止回路１００はクロック信号ＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０及びＣＫ１２で基準クロックＲＥＦをサンプリングした後、ハーモニックロック信号ＨＤを生成するハーモニックロック検出器１１０を含む。誤ロック防止回路１００は位相差信号ＵＰ、ＤＯＷＮと中間遅延クロックＣＫ５とを用いてスタックロック信号ＲＳＴ＿ＣＯＮＴを生成するスタックロック検出器１２０を含む。誤ロック防止回路１００はハーモニックロック検出器１１０又はスタックロック検出器１２０のみを備えても良く、ハーモニックロック検出器１１０及びスタックロック検出器１２０を両方備えても良い。
【００５４】
図１０は、図９に示すハーモニックロック検出器の一実施形態による具現例を示す回路図である。
【００５５】
図１０を参照すると、ハーモニックロック検出器１１０は分周器１１１、第１サンプラ１１２Ａ及び第２サンプラ１１２Ｂ、ＡＮＤゲート１１３を含む。
【００５６】
分周器１１１は基準クロックＲＥＦから２分周された２分周信号ＲＥＦ＿２を出力する。
【００５７】
第１サンプラ１１２Ａは第１乃至第５フリップフロップＦＦ１１〜ＦＦ１５を含む。２分周信号ＲＥＦ＿２はクロック信号ＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０、ＣＫ１２によって第１乃至第５フリップフロップＦＦ１１〜ＦＦ１５でそれぞれサンプリングされた後、出力信号Ｑ１１〜Ｑ１５に変換される。第１乃至第５フリップフロップＦＦ１１〜ＦＦ１５はＤ型フリップフロップであることが好ましい。
【００５８】
第２サンプラ１１２Ｂは第６乃至第９フリップフロップＦＦ２１〜ＦＦ２４を含む。第１サンプラ１１２Ａの出力信号Ｑ１１〜Ｑ１５のうちＱ１１、Ｑ１２、Ｑ１３、Ｑ１４はＱ１２、Ｑ１３、Ｑ１４及びＱ１５をクロック信号として認識するように設計された第６乃至第９フリップフロップＦＦ２１〜ＦＦ２４で再びそれぞれサンプリングされた後、出力信号Ｑ２１〜Ｑ２４に変換される。第６乃至第９フリップフロップＦＦ２１〜ＦＦ２４はＤ型フリップフロップであることが好ましい。
【００５９】
ＡＮＤゲート１１３は第６乃至第９フリップフロップＦＦ２１〜ＦＦ２４で出力される出力信号Ｑ２１〜Ｑ２４をＡＮＤ演算してハーモニックロック信号ＨＤを出力する。
【００６０】
以下、ハーモニックロック検出器１１０がハーモニックロックを検出する原理に対してさらに詳細に説明すると次のとおりである。
【００６１】
第１サンプラ１１２Ａで使用されるクロック信号ＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０及びＣＫ１２の立ち上がりエッジが基準クロックＲＥＦの１周期区間内にすべて存在する時、ハーモニックロック検出器１１０はハーモニックロック信号ＨＤを「ハイ」にして出力して遅延ロックループ（ＤＬＬ）６００が正常動作するようにする。ハーモニックロック信号ＨＤが「ハイ」にして出力される時、位相検出器２００は基準クロックＲＥＦとフィードバッククロックＦＥＢの位相を比較してアップ信号ＵＰまたはダウン信号ＤＯＷＮを出力する。すなわち、ハーモニックロックが生じていない状態であるので遅延ロックループはアップ信号ＵＰ又はダウン信号ＤＯＷＮによって基準クロックＲＥＦとフィードバッククロックＦＥＢの同期状態を持続的に維持する正常ロック状態にある。
【００６２】
第１サンプラ１１２Ａで使用されるクロックＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０及びＣＫ１２の立ち上がりエッジのうち１つ以上が基準クロックＲＥＦの１周期区間内に存在しない時、ハーモニックロック検出器１１０はハーモニックロック状態が発生したか、又は正しいロック状態を検出できる範囲から離れたと判断してハーモニックロック信号ＨＤを「ロー」に活性化させて出力する（ａｃｔｉｖｅ ｌｏｗ）。ハーモニックロック信号ＨＤが「ロー」にして出力されるとハーモニックロックが生じたことを意味するので位相検出器２００は基準クロックＲＥＦとフィードバッククロックＦＥＢの位相差がどのようであるかにかかわらず電圧制御遅延ライン５００の遅延時間を減らす位相差信号ＤＯＷＮを出力する。この動作によってフィードバッククロックＦＥＢの遅延時間は次第に減り、最終的には基準クロックＲＥＦから１周期の遅延を有する時に正常なロック状態に留まるようになる。
【００６３】
以上の説明ではクロックの立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）の存在の有無でハーモニックロックの発生の有無を判断したが設計の変更によってはクロックの立ち下がりエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）の存在の有無でハーモニックロックの発生び有無を判断可能であることは無論である。
【００６４】
本実施形態のハーモニックロック検出器１１０はハーモニックロック状態を検出するとハーモニックロック信号ＨＤを「ロー」に活性化させて出力し、ハーモニックロック状態を検出できなかった場合はハーモニックロック信号を「ハイ」にして出力することを例示的に説明したが、本発明はこれに限定されず、ハーモニックロック信号ＨＤを他のロジックレベルで出力することもできる。
【００６５】
また、第１サンプラ１１２Ａが５個のフリップフロップＦＦ１１〜ＦＦ１５を用いて２分周信号ＲＥＦ＿２をサンプリングし、第２サンプラ１１２Ｂが４個のフリップフロップＦＦ２１〜ＦＦ２４を用いて第１乃至第４サンプリング信号Ｑ１１〜Ｑ１４をサンプリングする場合を例にあげて説明したが、フリップフロップの個数及び分周信号は適用する回路及び環境に沿って様々に変わることができる。
【００６６】
図１１は、正常ロック状態時のハーモニックロック検出器の動作タイミング図である。図１１に示す「４」、「６」、「８」、「１０」、「１２」はハーモニックロック検出に用いられたクロック信号ＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０及びＣＫ１２の立ち上がりエッジ（ｐｏｓｉｔｉｖｅ ｅｄｇｅ、ｒｉｓｉｎｇ ｅｄｇｅ）を意味する。
【００６７】
図１１を参照すると、基準クロックＲＥＦの毎周期内にクロック信号ＣＫ２、ＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０及びＣＫ１２の全ての立ち上がりエッジが存在するのでハーモニックロック検出器１１０はハーモニックロック信号ＨＤを「ハイ」にして出力する。これは遅延ロックループ６００が正常動作状態であることを意味する。この場合、第１サンプラ１１２Ａの第１乃至第５フリップフロップＦＦ１１〜ＦＦ１５はクロック信号ＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０及びＣＫ１２の間の遅延間隔と同じ遅延間隔を有する第１乃至第５出力信号Ｑ１１〜Ｑ１５を出力する。
【００６８】
第２サンプラ１１２Ｂの第６乃至第９フリップフロップＦＦ２１〜ＦＦ２４は第１乃至第４出力信号Ｑ１１〜Ｑ１４を第２乃至第５出力信号Ｑ１２〜Ｑ１５でそれぞれサンプリングする。第２乃至第５出力信号Ｑ１２〜Ｑ１５の立ち上がりエッジ地点で第１乃至第４出力信号Ｑ１１〜Ｑ１４がそれぞれ「ハイ」状態であるので第６乃至第９出力信号Ｑ２１〜Ｑ２４をすべて「ハイ」にして出力する。したがって、ＡＮＤゲート１１３はハーモニックロック信号ＨＤを「ハイ」にして出力して正常なロック状態であることを知らせる。
【００６９】
図１２は、正常ロック状態を検出できる最大範囲を示すハーモニックロック検出器の動作タイミング図である。
【００７０】
図１２を参照すると、第１乃至第５フリップフロップＦＦ１１〜ＦＦ１５のクロックＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０及びＣＫ１２の立ち上がりエッジのうち位相が最も遅い第１２遅延クロックＣＫ１２の立ち上がりエッジ「１２」が基準クロックＲＥＦの立ち上がりエッジと一致する地点に位置する。このような状態はハーモニックロック検出器１１０が正しいロック状態を検出できる最大範囲を示す。このような場合、全てのクロック信号ＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０及びＣＫ１２の立ち上がりエッジが基準クロックＲＥＦの毎周期区間内に存在するのでハーモニックロック検出器１１０のＡＮＤゲート１１３はハーモニックロック信号ＨＤを「ハイ」にして出力する。したがって、遅延クロックＣＫ１〜ＣＫ１４のうちクロック信号ＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０及びＣＫ１２とは異なる位相を有する遅延クロックをサンプリングクロックとして使用する場合、ハーモニックロック検出器１１０が正常ロック状態を検出できる最大範囲は変更され得る。
【００７１】
図１３は、正常ロック状態を検出できる最大範囲から離れた場合のハーモニックロック検出器の動作タイミング図である。
【００７２】
図１３を参照すると、クロック信号ＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０及びＣＫ１２の立ち上がりエッジのうち位相が最も遅い第１２遅延クロックＣＫ１２の立ち上がりエッジ「１２」は基準クロックＲＥＦの１周期から離れることに比べ、第２遅延クロックＣＫ２から第１０遅延クロックＣＫ１０の立ち上がりエッジ「１０」までは基準クロックＲＥＦの１周期内に属することがわかる。
【００７３】
基準クロックＲＥＦの毎周期内にクロックＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０及びＣＫ１２の全ての立ち上がりエッジが存在しないのでハーモニックロック検出器１１０のＡＮＤゲート１１３はハーモニックロック信号ＨＤを「ロー」に活性化させて出力する。これはハーモニックロックが生じたことを意味する。ハーモニックロック信号ＨＤが「ロー」に活性化されて出力されると、遅延ロックループ６００の位相検出器２００はハーモニックロックを除去できるように電圧制御遅延ライン５００の遅延時間を減らす方向に動作する。
【００７４】
これをより具体的に説明する。上記のようにハーモニックロックが生じた場合、第１サンプラ１１２Ａの第５フリップフロップＦＦ１５は第１２遅延クロックＣＫ１２の立ち上がりエッジ地点で２分周信号ＲＥＦ＿２の論理レベルをサンプリングして第５出力信号Ｑ１５を出力する。
【００７５】
第２サンプラ１１２Ｂの第６乃至第９フリップフロップＦＦ２１〜ＦＦ２４は第１乃至第４出力信号Ｑ１１〜Ｑ１４を第２乃至第５出力信号Ｑ１２〜Ｑ１５でそれぞれサンプリングする。第２乃至第４出力信号Ｑ１２〜Ｑ１４の立ち上がりエッジ地点で第１乃至第３出力信号Ｑ１１〜Ｑ１３がそれぞれ「ハイ」状態であるので第６乃至第８フリップフロップＦＦ２１〜ＦＦ２３は第６乃至第８出力信号Ｑ２１〜Ｑ２３を「ハイ」にして出力する。一方、第５出力信号Ｑ１５の立ち上がりエッジ地点で第４出力信号Ｑ１４が「ロー」状態であるので第９フリップフロップＦＦ２４は第９出力信号Ｑ２４を「ロー」にして出力する。したがって、ハーモニックロック検出器１１０のＡＮＤゲート１１３はハーモニックロック信号ＨＤを「ロー」にして出力してハーモニックロックが生じたことを知らせる。
【００７６】
図１４及び図１５は、電圧制御遅延ラインで出力されるフィードバッククロックＦＥＢの遅延時間がそれぞれ基準クロックの２周期及び３周期の間にある場合のハーモニックロック検出器１１０の動作タイミング図である。
【００７７】
図１４を参照すると、フィードバッククロックＦＥＢの遅延時間が基準クロックＲＥＦの２周期の間にある場合、基準クロックＲＥＦの１周期範囲から離れて最初に迎える信号である第８遅延クロックＣＫ８によって第２サンプラ１１２Ｂの第７フリップフロップＦＦ２２で「ロー」の信号が出力される。これにより、ハーモニックロック検出器１１０のＡＮＤゲート１１３はハーモニックロック信号ＨＤを「ロー」にして出力してハーモニックロック状態が生じたことを知らせる。
【００７８】
図１５を参照すると、フィードバッククロックＦＥＢの遅延時間が基準クロックＲＥＦの３周期の間にある場合、基準クロックＲＥＦの１周期範囲から始めて離れて最初に迎える信号である第６遅延クロックＣＫ６によって第２サンプラ１１２Ｂの第６フリップフロップＦＦ２１で「ロー」の信号Ｑ２１が出力される。これにより、ハーモニックロック検出器１１０のＡＮＤゲート１１３はハーモニックロック信号ＨＤを「ロー」にして出力してハーモニックロック状態が生じたことを知らせる。
【００７９】
図１６は、フィードバッククロックＦＥＢの遅延時間が基準クロックの１周期より小さい場合のハーモニックロック検出器の動作タイミング図である。
【００８０】
図１６を参照すると、全ての遅延クロックＣＫ１〜ＣＫ１４の立ち上がりエッジが基準クロックＲＥＦの１周期内に存在するのでハーモニックロック検出器１１０は正常ロック状態であると判断してハーモニックロック信号ＨＤを「ハイ」にして出力する。
【００８１】
ところが、仮に全ての遅延クロックＣＫ１〜ＣＫ１４の立ち上がりエッジが基準クロックＲＥＦの１周期内に存在し、さらにフィードバッククロックＦＥＢの遅延時間も基準クロックＲＥＦの１周期より小さいとしても、位相検出器２００が誤った位相差信号、例えばアップ信号ＵＰを生成してしまうと、遅延ロックループ６００が電圧制御遅延ライン５００の遅延時間を減らす方向に動作するようになるので、スタックロック状態が生じ得る。
【００８２】
以下、スタックロックの発生に対して説明する。図１７は、図９に示すスタックロック検出器の一実施形態による具現例を示す回路図である。
【００８３】
図１７を参照すると、スタックロック検出器１２０は中間遅延クロックＣＫ５の立ち上がりエッジを基準にして予め設定された幅を有する立ち上がりエッジ検出信号ＲＳＴ＿ＣＫを生成する立ち上がりエッジ検出部１２１、アップ信号ＵＰと立ち上がりエッジ検出信号ＲＳＴ＿ＣＫをＡＮＤ演算する第２ＡＮＤゲートＡＤ１２、ダウン信号ＤＯＷＮと立ち上がりエッジ検出信号ＲＳＴ＿ＣＫをＡＮＤ演算する第３ＡＮＤゲートＡＤ１３及び第２ＡＮＤゲートＡＤ１２の出力と第３ＡＮＤゲートＡＤ１３の出力とをＯＲ演算する第１ＯＲゲートＯＲ１１を含む。
【００８４】
立ち上がりエッジ検出部１２１は中間遅延クロックＣＫ５の位相を反転させる第１インバータＩ１１、第１インバータＩ１１の出力を遅延させる第１遅延器ＤＬ１１及び第１遅延器ＤＬ１１の出力Ｄ＿ＣＫ５＿Ｂと中間遅延クロックＣＫ５をＡＮＤ演算して立ち上がりエッジ検出信号ＲＳＴ＿ＣＫとして出力する第１ＡＮＤゲートＡＤ１１を含む。予め設定された幅は第１遅延器ＤＬ１１により決定されることができる。本実施形態では中間遅延クロックＣＫ５が第５遅延クロックＣＫ５である場合を例に挙げて説明したが、これに限定されず第１遅延クロックＣＫ１より遅延時間が大きく第１４遅延クロックＣＫ１４より遅延時間が小さい他の遅延クロックＣＫ２〜ＣＫ４、ＣＫ６〜ＣＫ１３のいずれかを使用しても同じ効果を得ることができる。
【００８５】
図１８は、図８に示す位相検出器のブロック図である。
【００８６】
図１８を参照すると、位相検出器２００は第１フリップフロップＦＦ１、第２フリップフロップＦＦ２、アップ信号出力部２１１、ダウン信号出力部２１２及びリセット制御部２１３を含む。
【００８７】
第１フリップフロップＦＦ１のデータ入力端子Ｄには電源電圧ＶＤＤが、クロック端子ＣＫには基準クロックＲＥＦが連結され、出力信号としてはアップ信号ＵＰが出力端子Ｑで生成される。第２フリップフロップＦＦ２のデータ入力端子Ｄには電源電圧ＶＤＤが、クロック端子ＣＫにはフィードバッククロックＦＥＢが連結され、ダウン信号ＤＯＷＮは出力端子Ｑで生成される。基準クロックＲＥＦの位相がフィードバッククロックＦＥＢの位相より先行している場合は第１フリップフロップＦＦ１からアップ信号ＵＰが出力され、フィードバッククロックＦＥＢの位相が基準クロックＲＥＦの位相より先行している場合は第２フリップフロップＦＦ２からダウン信号ＤＯＷＮが出力される。
【００８８】
アップ信号出力部２１１の第１スイッチＴＧ１は第１フリップフロップＦＦ１の出力端子Ｑとアップ信号ＵＰ出力端子の間に位置しハーモニックロック信号対ＨＤ、ＨＤ＿Ｂに応じてアップ信号ＵＰの出力を断続する。アップ信号出力部２１１の第２スイッチＴＧ２は電源電圧ＶＤＤとアップ信号出力端子の間に位置しハーモニックロック信号対ＨＤ＿Ｂ、ＨＤに応じて電源電圧ＶＤＤの出力を断続する。第１スイッチＴＧ１と第２スイッチＴＧ２はハーモニックロック信号対ＨＤ、ＨＤ＿Ｂに応じて相補的に動作することが好ましい。
【００８９】
ダウン信号出力部２１２の第３スイッチＴＧ３は第２フリップフロップＦＦ２の出力端子Ｑとダウン信号出力端子の間に位置しハーモニックロック信号対ＨＤ、ＨＤ＿Ｂに応じてダウン信号ＤＯＷＮの出力を断続する。第４スイッチＴＧ４はグラウンドＧＮＤとダウン信号出力端子の間に位置しハーモニックロック信号対ＨＤ＿Ｂ、ＨＤに応じてグラウンドＧＮＤとダウン信号出力パッドの連結を断続する。第３スイッチＴＧ３と第４スイッチＴＧ４はハーモニックロック信号対ＨＤ、ＨＤ＿Ｂに応じて相補的に動作することが好ましい。
【００９０】
リセット制御部２１３は第１フリップフロップＦＦ１及び第２フリップフロップＦＦ２の出力端子Ｑから出力される出力信号をＡＮＤ演算するＡＮＤゲートＡＤ１及びスタックロック信号ＲＳＴ＿ＣＯＮＳＴとＡＮＤゲートＡＤ１の出力をＯＲ演算するＯＲゲートＯＲ１を含む。
【００９１】
電圧制御遅延ライン５００の遅延時間が正常ロック状態を検出できる最大範囲内に存在する時、誤ロック防止回路１００のハーモニックロック検出器１１０は位相検出器２００にハーモニックロック信号ＨＤを「ハイ」にして供給する。したがって、電源電圧ＶＤＤはアップ信号出力部２１１の第２スイッチＴＧ２によってアップ信号ＵＰに出力されないように遮断され、接地電源ＧＮＤはダウン信号出力部２１２の第４スイッチＴＧ４によって遮断されてダウン信号ＤＯＷＮに出力されない。第１フリップフロップＦＦ１で出力されるアップ信号ＵＰはアップ信号出力部２１１の第１スイッチＴＧ１を介してチャージポンプ３００側に出力され、第２フリップフロップＦＦ２で出力されるダウン信号ＤＯＷＮはダウン信号出力部２１２の第３スイッチＴＧ３を介してチャージポンプ３００側に出力される。
【００９２】
ハーモニックロック信号ＨＤが「ロー」に活性化されて位相検出器２００に供給されると、基準クロックＲＥＦの遅延時間が基準クロックＲＥＦの１周期を超えたかハーモニックロックが生じた状態であることを意味するので位相検出器２００は遅延時間を減らすために制御電圧Ｖｃｔｒｌのレベルを上げなければならない。このために、アップ信号出力部２１１は電源電圧ＶＤＤを第２スイッチＴＧ２を介してアップ信号ＵＰで出力し、ダウン信号出力部２１２は接地電源ＧＮＤを第４スイッチＴＧ４を介してダウン信号ＤＯＷＮに出力する。これにより、電圧制御遅延ライン５００で基準クロックＲＥＦの遅延時間が迅速に減ってハーモニックロック状態を防止できるようになる。
【００９３】
一方、電圧制御遅延ライン５００の遅延時間が誤ロック検出器１００のハーモニックロック検出器１１０が正常ロック状態を検出できる最大範囲内に存在する時、誤ロック防止回路１００内のハーモニックロック検出器１１０は位相検出器２００に活性化されたリセット信号ＲＳＴ＿ＣＯＮＴを供給しない。これにより、位相検出器２００の第１及び第２フリップフロップＦＦ１、ＦＦ２はリセット制御部２１３のアップ信号ＵＰとダウン信号ＤＯＷＮの演算結果による出力信号によってのみリセットされる。しかし、誤ロック防止回路１００のハーモニックロック検出器１１０が位相検出器２００にスタックロック信号ＲＳＴ＿ＣＯＮＴを供給すると、リセット制御部２１３を介して第１及び第２フリップフロップＦＦ１、ＦＦ２がリセットされ、程なく位相検出器２００全体がリセットされる。
【００９４】
図１９は、電圧制御遅延ラインの遅延時間が基準クロックの０．５周期より小さい時、基準クロックとフィードバッククロックを正しく比較する場合の位相検出器及びスタックロック検出器の動作タイミング図である。
【００９５】
図１９を参照すると、基準クロックＲＥＦのＮ番目の立ち上がりエッジ位相よりフィードバッククロックＦＥＢのＮ−１番目の立ち上がりエッジ位相が先行しているので、位相検出器２００は位相差に該当する区間の間ダウン信号ＤＯＷＮを「ハイ」に活性化させて出力し、ダウン信号ＤＯＷＮが「ロー」に遷移された立ち下がりエッジに同期された瞬間的パルスをアップ信号ＵＰ（図示せず）に出力する。ここで位相差は正常ロック状態のために増加させるべき遅延量を示す。
【００９６】
本実施形態は制御電圧Ｖｃｔｒｌが増加するほど電圧制御遅延ライン５００の遅延時間が減少するように設計された場合であるので正常信号（Ｎｏｒｍａｌ ｓｉｇｎａｌ）はダウン信号ＤＯＷＮになる。アップ信号ＵＰはダウン信号ＤＯＷＮが「ハイ」から「ロー」になる時、非常に短い時間の間「ロー」から「ハイ」になり再び「ロー」となる。この時、ダウン信号ＤＯＷＮが「ハイ」から「ロー」になる時間とアップ信号ＵＰが「ハイ」から「ロー」になる時間は一致する。アップ信号ＵＰの「ハイ」区間は位相検出器２００のフリップフロップをリセットさせるために必要な非常に短い時間である。
【００９７】
ハーモニックロック検出器１１０はサンプリングクロックＣＫ１〜ＣＫ１４のすべてが基準クロックＲＥＦの１周期内にあるのでハーモニックロック信号ＨＤを「ハイ」にして出力してハーモニックロック状態ではないことを知らせる。スタックロック検出器１２０の立ち上がりエッジ検出部１２１は中間遅延信号ＣＫ５と、中間遅延信号ＣＫ５を反転させて遅延させた信号Ｄ＿ＣＫ５＿ＢとをＡＮＤ演算して立ち上がりエッジ検出信号ＲＳＴ＿ＣＫパルスを生成する。立ち上がりエッジ検出信号ＲＳＴ＿ＣＫは電圧制御遅延ライン５００によって遅延された時間内に生成される。
【００９８】
スタックロック検出器１２０のＯＲゲートＯＲ１は立ち上がりエッジ検出信号ＲＳＴ＿ＣＫとダウン信号ＤＯＷＮが同時に「ハイ」の区間が発生するとスタックロック信号ＲＳＴ＿ＣＯＮＴを「ハイ」に活性化させる。本実施形態では、ダウン信号ＤＯＷＮと立ち上がりエッジ検出信号ＲＳＴ＿ＣＫの「ハイ」区間が重複しないのでスタックロック信号ＲＳＴ＿ＣＯＮＴは「ロー」状態を維持する。この場合、ダウン信号ＤＯＷＮ及び基準クロックＲＥＦの立ち上がりエッジで第１フリップフロップＦＦ１が瞬間的に発生するアップ信号ＵＰのＡＮＤ演算によって位相検出器２００はリセットされる。
【００９９】
図２０は、電圧制御遅延ラインの遅延時間が基準クロックの０．５周期より小さい時、基準クロックとフィードバッククロックを誤って比較する場合の位相検出器とスタックロック検出器の動作タイミング図である。
【０１００】
図２０を参照すると、位相検出器２００が初期値の誤りなどの何らかの理由によって基準クロックＲＥＦのＮ−１番目の立ち上がりエッジとフィードバッククロックＦＥＢのＮ−１番目の立ち上がりエッジとを比較するようになると、基準クロックＲＥＦのＮ−１番目の立ち上がりエッジの位相がフィードバッククロックＦＥＢの位相より先行しているので位相検出器２００は電圧制御遅延ライン５００によって遅延された遅延時間を減少させなければならない位相差であると判断する。
【０１０１】
したがって、位相検出器２００は非正常アップ信号（Ａｂｎｏｒｍａｌ ＵＰ）を生成して制御電圧Ｖｃｔｒｌを増加させ、遅延ロックループは制御電圧Ｖｃｔｒｌに応じて基準クロックＲＥＦのＮ−１番目の立ち上がりエッジとフィードバッククロックＦＥＢのＮ−１番目の立ち上がりエッジとの間の位相差を減らす方向に動作するようになる。非正常アップ信号が「ハイ」である区間は位相検出器２００が減少させなければならない位相差であると認識する遅延時間である。非正常ダウン信号（Ａｂｎｏｒｍａｌ ＤＯＷＮ）は遅延時間が経過した後フィードバッククロックＦＥＢの立ち上がりエッジによって生成される信号である。
【０１０２】
ここで、非正常アップ信号とは誤ロック状態でのアップＵＰ信号を意味し、正常なロック状態であれば発生すべきではない信号状態をいう。非正常ダウン信号も同様であり、以下ですべて同じ意味に使われる。
【０１０３】
もし、従来の遅延ロックループのように、本実施形態によるスタックロック検出器１２０が存在しない場合、位相検出器２００は基準クロックＲＥＦのＮ番目の立ち上がりエッジとフィードバッククロックＦＥＢのＮ番目の立ち上がりエッジとを再び比較するようになり、遅延ロックループ６００は継続的に電圧制御遅延ライン５００の遅延時間を減らす方向に動作するようになってスタックロック状態から抜け出すことができなくなる。
【０１０４】
しかし、本発明の一実施形態によるスタックロック検出器１２０を備えた場合、スタックロック検出器１２０の立ち上がりエッジ検出部１２１は電圧制御遅延ライン５００によって遅延された遅延時間区間内に立ち上がりエッジ検出信号ＲＳＴ＿ＣＫを生成する。スタックロック検出器１２０はＡＮＤ演算を介して非正常アップ信号と立ち上がりエッジ検出信号ＲＳＴ＿ＣＫの「ハイ」が重複する区間で活性化されるスタックロック信号ＲＳＴ＿ＣＯＮＴを出力する。スタックロック信号ＲＳＴ＿ＣＯＮＴはリセット制御部２１３のＯＲゲートＯＲ１を介して位相検出器２００の第１フリップフロップＦＦ１と第２フリップフロップＦＦ２をリセットさせ、非正常アップ信号が正常アップ信号に訂正されることができるようにする。
【０１０５】
その後、スタックロック信号ＲＳＴ＿ＣＯＮＴによってリセットされた位相検出器２００はフィードバッククロックＦＥＢのＮ−１番目の立ち上がりエッジと基準クロックＲＥＦのＮ番目の立ち上がりエッジとを比較するようになるので、遅延ロックループ６００が電圧制御遅延ライン５００の遅延時間を増加させる方向に動作するようにする訂正された正常ダウン信号（Ｃｏｒｒｅｃｔｅｄ ＤＯＷＮ）と訂正された正常アップ信号（Ｃｏｒｒｅｃｔｅｄ ＵＰ）を生成して正常なロック状態に戻る。
【０１０６】
したがって、本実施形態による遅延ロックループ６００は位相検出器２００が何らかの理由によって基準クロックのＮ−１番目の立ち上がりエッジとフィードバッククロックのＮ−１番目の立ち上がりエッジとを比較して誤ったアップ信号を生成しても、スタックロック検出器１２０で生成されたリセット信号ＲＳＴ＿ＣＯＮＴによって位相検出器２００がリセットされて基準クロックのＮ番目の立ち上がりエッジとフィードバッククロックのＮ−１番目の立ち上がりエッジとを正しく比較することができる。そして、遅延ロックループ６００でスタックロック状態が生じることを防止できるようになり、基準クロックＲＥＦを１周期だけ遅延させてその基準クロックＲＥＦとフィードバッククロックＦＥＢを同期化させることができるようになる。
【０１０７】
図２１は、正常ロック状態を判断できる最大範囲内で、基準クロックとフィードバッククロックを正しく比較する場合の位相検出器とスタックロック検出器の動作タイミング図である。
【０１０８】
図２１を参照すると、基準クロックＲＥＦのＮ番目の立ち上がりエッジの位相がフィードバッククロックＦＥＢＮ−１番目の立ち上がりエッジの位相より先行しているので、位相検出器２００はアップ信号ＵＰを生成して制御電圧Ｖｃｔｒｌによって電圧制御遅延ライン５００の遅延が減少する方向に動作する。アップ信号ＵＰの「ハイ」区間は電圧制御遅延ライン５００が減少させるべき遅延量に対応する。スタックロック検出器１２０の立ち上がりエッジ検出部１２１は電圧制御遅延ライン５００によって遅延された遅延時間区間内に立ち上がりエッジ検出信号ＲＳＴ＿ＣＫを生成する。
【０１０９】
ハーモニックロック検出器１１０が正常ロック状態であると判断できる最大範囲内で、位相検出器２００が基準クロックＲＥＦとフィードバッククロックＦＥＢとを正しく比較判断すると、立ち上がりエッジ検出信号ＲＳＴ＿ＣＫとアップ信号ＵＰの「ハイ」が重複する区間が存在しないのでスタックロック検出器１２０はスタックロック信号ＲＳＴ＿ＣＯＮＴを活性化させない。
【０１１０】
したがって、位相検出器２００はスタックロック信号ＲＳＴ＿ＣＯＮＴによってリセットされず基準クロックＲＥＦとフィードバッククロックＦＥＢの位相差を減らす方向に正常動作するようになる。
【０１１１】
図２２は、正常ロック状態を判断できる最大範囲内で、基準クロックとフィードバッククロックを誤って比較する場合の位相検出器とスタックロック検出器の動作タイミング図である。
【０１１２】
図２２を参照すると、基準クロックＲＥＦがフィードバッククロックＦＥＢより基準クロックＲＥＦのＮ番目の立ち上がりエッジからフィードバッククロックＦＥＢのＮ−１番目の立ち上がりエッジまでの間の区間だけ先行しているので、基準クロックＲＥＦとフィードバッククロックＦＥＢの同期を合わせるためにはフィードバッククロックＦＥＢの遅延を減少させなければならないことがわかる。
【０１１３】
ところが、位相検出器２００が初期値の誤りなどの何らかの理由によって基準クロックＲＥＦのＮ番目の立ち上がりエッジとフィードバッククロックＦＥＢのＮ−２番目の立ち上がりエッジとを比較するようになると、フィードバッククロックＦＥＢが基準クロックＲＥＦよりフィードバッククロックＦＥＢのＮ−２番目の立ち上がりエッジから基準クロックＲＥＦの立ち上がりエッジまでの間の区間だけ先行しているので、位相検出器２００は基準クロックＲＥＦとフィードバッククロックＦＥＢの同期を合わせるためにフィードバッククロックＦＥＢの遅延を増加させるべきであると判断するようになり非正常ダウン信号を生成するようになる。
【０１１４】
本実施形態によるスタックロック検出器１２０が存在しない従来の遅延ロックループでは、位相検出器２００は引続き基準クロックのＮ＋１番目の立ち上がりエッジとフィードバッククロックのＮ−１番目の立ち上がりエッジとを比較した後、引き続き基準クロックのＮ＋２番目の立ち上がりエッジとフィードバッククロックのＮ番目の立ち上がりエッジとを比較するようになるので遅延ロックループ５００はスタックロック状態から抜け出すことができなくなる。
【０１１５】
本発明の一実施形態によるスタックロック検出器１２０を備えた場合、スタックロック検出器１２０の立ち上がりエッジ検出部１２１は電圧制御遅延ライン５００によって遅延された遅延時間区間内に立ち上がりエッジ検出信号ＲＳＴ＿ＣＫを生成する。スタックロック検出器１２０は立ち上がりエッジ検出信号ＲＳＴ＿ＣＫと非正常ダウン信号をＡＮＤ演算して非正常ダウン信号と立ち上がりエッジ検出信号ＲＳＴ＿ＣＫの「ハイ」が重複する区間で活性化されるスタックロック信号ＲＳＴ＿ＣＯＮＴを出力する。スタックロック信号ＲＳＴ＿ＣＯＮＴはリセット制御部２１３のＯＲゲートＯＲ１を介して位相検出器２００の第１フリップフロップＦＦ１と第２フリップフロップＦＦ２をリセットさせ、非正常ダウン信号を正常ダウン信号に訂正する。
【０１１６】
その後、スタックロック信号ＲＳＴ＿ＣＯＮＴによってリセットされた位相検出器２００はフィードバッククロックＦＥＢのＮ−１番目の立ち上がりエッジと基準クロックＲＥＦのＮ番目の立ち上がりエッジとを比較するようになるので、遅延ロックループ６００が電圧制御遅延ライン５００の遅延時間を減少させる方向に動作するようにする正常ダウン信号を生成する。
【０１１７】
したがって、上記のように位相検出器２００が基準クロックＲＥＦのＮ番目の立ち上がりエッジとフィードバッククロックＦＥＢのＮ−２番目の立ち上がりエッジとを誤って比較判断する場合にもスタックロック状態が生じることを防止できるようになり、基準クロックＲＥＦを１周期だけ遅延させてその基準クロックＲＥＦとフィードバッククロックＦＥＢを同期化させることができるようになる。
【０１１８】
本発明の実施形態による遅延ロックループ６００は次の２つの状態のうちいずれかの状態になることができる。
【０１１９】
第一、誤ロック防止回路１００がハーモニックロック信号ＨＤとスタックロック信号ＲＳＴ＿ＣＯＮＴをすべて「ハイ」にして出力すると、位相検出器２００は図２０のように基準クロックＲＥＦのＮ−１番目の立ち上がりエッジと前記フィードバッククロックＦＥＢのＮ−１番目の立ち上がりエッジの位相を比較する場合、及び図２２のように基準クロックＲＥＦのＮ番目の立ち上がりエッジとフィードバッククロックＦＥＢのＮ−２番目の立ち上がりエッジの位相を比較する場合にもすべてスタックロック信号ＲＳＴ＿ＣＯＮＴによってリセットされ得る。位相検出器２００がスタックロック信号ＲＳＴ＿ＣＯＮＴによってリセットされたので、その後は基準クロックＲＥＦのＮ番目の立ち上がりエッジとフィードバッククロックＦＥＢのＮ−１番目の立ち上がりエッジとを正常に比較できるようになる。すなわち、基準クロックＲＥＦとフィードバッククロックＦＥＢの位相を正しく比較して遅延ロックループ６００が正常にロック状態になることができる。
【０１２０】
第二、誤ロック防止回路１００がハーモニックロック信号ＨＤを「ハイ」にして出力し、スタックロック信号ＲＳＴ＿ＣＯＮＴを引き続き「ロー」にして出力する場合、基準クロックＲＥＦとフィードバッククロックＦＥＢの位相を正しく比較している状態であるので位相検出器２００の動作によって遅延ロックループ６００は正常にロック状態になることができる。
【０１２１】
図２３は、図８に示す位相検出器の状態図である。
【０１２２】
図２３を参照すると、本実施形態による位相検出器２００はハーモニックロック信号ＨＤが「０」（ロジック「ロー」）であれば遅延ロックループ６００がいかなる状態にあってもアップ信号ＵＰは「１」（ロジック「ハイ」）で、ダウン信号ＤＯＷＮは「０」になるロジックを含む。したがって、本実施形態による固定遅延ループ６００はハーモニックロック状態で基準クロックＲＥＦとフィードバッククロックＦＥＢの位相を同期させるために電圧制御遅延ライン５００の遅延を減少させる方向に動作できるようになる。
【０１２３】
ハーモニックロック信号ＨＤが「１」で、基準クロックＲＥＦとフィードバッククロックＦＥＢの位相を比較して基準クロックＲＥＦが先行していると、アップ信号ＵＰは「１」で、ダウン信号は「０」になる。ハーモニックロック信号ＨＤが「１」で、基準クロックＲＥＦとフィードバッククロックＦＥＢの位相を比較して基準クロックＲＥＦが遅れていると、アップ信号ＵＰは「０」で、ダウン信号は「１」になる。ハーモニックロック信号ＨＤが「１」で、基準クロックＲＥＦとフィードバッククロックＦＥＢの位相を比較して互いに同じであると判明すると、アップ信号ＵＰは「０」で、ダウン信号も「０」になる。
【０１２４】
アップ信号ＵＰは「１」で、ダウン信号は「０」であるか、アップ信号ＵＰは「０」で、ダウン信号は「１」である状態で、リセット信号ＲＳＴ＿ＣＯＮＴが「１」になると、これは位相検出器２００が基準クロックＲＥＦとフィードバッククロックＦＥＢの位相を誤って比較したことを意味する。本実施形態による位相検出器２００は何らかの理由によって基準クロックＲＥＦとフィードバッククロックＦＥＢとを誤って比較してスタックロック状態に陥り得る状態になるとスタックロック信号ＲＳＴ＿ＣＯＮＴによって訂正され得るロジックを含む。
【０１２５】
したがって、アップ信号ＵＰは「１」で、ダウン信号は「０」である状態でリセット信号ＲＳＴ＿ＣＯＮＴが「１」になると、アップ信号ＵＰは「０」、ダウン信号は「１」の状態に訂正され、アップ信号ＵＰは「０」で、ダウン信号は「１」である状態でリセット信号ＲＳＴ＿ＣＯＮＴが「１」になると、アップ信号ＵＰは「１」、ダウン信号は「０」の状態に訂正され、基準クロックＲＥＦとフィードバッククロックＦＥＢの位相を同期させることができるようになる。
【０１２６】
ロック状態はアップ信号ＵＰとダウン信号ＤＯＷＮがすべて「０」である状態でハーモニックロック信号ＨＤが「１」で基準クロックＲＥＦとフィードバッククロックＦＥＢの位相差が「０」に維持される状態である。
【０１２７】
本発明の実施形態による誤ロック防止回路１００が適用される遅延ロックループ６００で電圧制御遅延ライン５００の遅延範囲ＶＣＤＬ ｄｅｌａｙは０＜ＶＣＤＬ ｄｅｌａｙ＜２＊Ｔ＊Ｎの範囲を有する。ここで、「Ｎ」は前記制御遅延ライン５００の遅延素子ＤＬ１〜ＤＬｎの個数を意味する。したがって、図８のように前記制御遅延ライン５００が１４個の遅延素子を用いる場合、制御遅延ライン５００の遅延範囲は０＜ＶＣＤＬ ｄｅｌａｙ＜２８＊Ｔの範囲を有する。
【０１２８】
また、本発明の実施形態による誤ロック防止回路１００のハーモニックロック検出器１１０とスタックロック検出器１２０は電圧制御遅延ライン５００で生成された第１乃至第１４クロックＣＫ１〜ＣＫ１４の立ち上がりエッジを使用してハーモニックロック及びスタックロック状態を検出するので、固定遅延ループ６００は基準クロックのデューティ比に影響されず動作できる利点を有する。
【０１２９】
本実施形態で電圧制御遅延ライン５００は制御電圧Ｖｃｔｒｌが電源電圧ＶＤＤの時に最小遅延を有し、ダウン信号ＤＯＷＮによって制御電圧Ｖｃｔｒｌが次第に低くなると遅延時間が増加する構造を例示して説明したが、本発明はこれに限定されない。例えば、電圧制御遅延ライン５００は制御電圧Ｖｃｔｒｌが接地電圧ＶＳＳの時に最小遅延を有し、アップ信号ＵＰによって制御電圧Ｖｃｔｒｌが次第に高くなると遅延時間が増加する構造を有し得る。電圧制御遅延ライン５００の制御電圧Ｖｃｔｒｌが接地電圧ＶＳＳの時に最小遅延を有する場合の構成及び動作は電圧制御遅延ライン５００が制御電圧Ｖｃｔｒｌが電源電圧ＶＤＤの時に最小遅延を有する上記した説明から当業者が容易に理解できるものであるので詳細な説明は省略する。
【０１３０】
本実施形態で電圧制御遅延ライン５００は１４個の遅延素子を有し、遅延素子に対応して１４個の遅延クロックを含む場合を例示して説明したが、本発明はこれに限定されず、適用されるシステムによって異なる個数の遅延素子を有し得る。
【０１３１】
以上、本発明の好ましい実施形態に対して詳細に説明したが、本発明の権利範囲はこれに限定されず下記の特許請求の範囲で定義する本発明の基本概念に基づいて様々な実施形態に具現されることができ、このような実施形態も本発明の権利範囲に属するものである。
【符号の説明】
【０１３２】
１００：誤ロック防止回路
１１０：ハーモニックロック検出器
１１１：２分周器
１１２Ａ：第１サンプラ
１１２Ｂ：第２サンプラ
１１３：ＡＮＤゲート
１２０：スタックロック検出器
２００：位相検出器
３００：チャージポンプ
４００：低域フィルタ
５００：電圧制御遅延ライン
６００：遅延ロックループ
【技術分野】
【０００１】
本発明は遅延ロックループ（ＤＬＬ：Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）に関し、特に基準クロックを用いて多相クロック（Ｍｕｌｔｉ−ｐｈａｓｅｃ ｌｏｃｋ）を生成する時の誤ロック（Ｆａｌｓｅ Ｌｏｃｋ）を防止する技術に関する。
【背景技術】
【０００２】
一般に遅延ロックループは遅延ライン（ｄｅｌａｙ ｌｉｎｅ）を利用して基準クロック（ＲＥＦ：Ｒｅｆｅｒｅｎｃｅ Ｃｌｏｃｋ）が遅延された多相クロックを生成する回路をいう。
【０００３】
図１は、従来の技術による遅延ロックループの構成を示すブロック図である。
【０００４】
図１を参照すると、従来の技術による遅延ロックループ３０は基準クロックＲＥＦのＮ番目の立ち上がりエッジとフィードバッククロックＦＥＢのＮ−１番目の立ち上がりエッジの位相差を比較して位相差に相応する位相差信号ＵＰ、ＤＯＷＮを出力する位相検出器３１、位相差信号ＵＰ、ＤＯＷＮに相応する位相差電流を生成するチャージポンプ（ｃｈａｒｇｅ ｐｕｍｐ）３２、位相差電流を電圧信号に変換して制御電圧Ｖｃｔｒｌを生成する低域フィルタ３３及び制御電圧Ｖｃｔｒｌに応じて基準クロックＲＥＦの遅延を調節することによって多相クロックを生成する電圧制御遅延ライン３４を備える。
【０００５】
多相クロックは基準クロックＲＥＦを所定の位相差で遅延させた遅延クロックで構成される。多相クロックのうち基準クロックＲＥＦを１周期だけ遅延させることによって基準クロックＲＥＦに同期化された最後の遅延クロックは位相検出器３１に提供されるフィードバッククロックＦＥＢになる。
【０００６】
図２は、図１に示した位相検出器の構成を示すブロック図である。
【０００７】
図２を参照すると、基準クロックＲＥＦがフィードバッククロックＦＥＢより位相が先行していると、第１フリップフロップＦＦ１は先ずアップ信号ＵＰを活性化させて出力する。第２フリップフロップＦＦ２は基準クロックＲＥＦとフィードバッククロックＦＥＢの位相差による時間が経過した後にダウン信号ＤＯＷＮを活性化させて出力する。ＡＮＤゲートＡＤはアップ信号ＵＰとダウン信号ＤＯＷＮがすべて活性化されると第１フリップフロップＦＦ１と第２フリップフロップＦＦ２をリセット（ｒｅｓｅｔ）させる。
【０００８】
フィードバッククロックＦＥＢが基準クロックＲＥＦより位相が先行していると、第２フリップフロップＦＦ２は先ずダウン信号ＤＯＷＮを活性化させて出力する。第１フリップフロップＦＦ１が位相差による時間が経過した後にアップ信号ＵＰを活性化させて出力すると、ＡＮＤゲートＡＤは第１フリップフロップＦＦ１と第２フリップフロップＦＦ２をリセットさせる。
【０００９】
基準クロックＲＥＦとフィードバッククロックＦＥＢの位相が同じ場合、第１フリップフロップＦＦ１と第２フリップフロップＦＦ２はそれぞれアップ信号ＵＰとダウン信号ＤＯＷＮを同時に活性化させてＡＮＤゲートＡＤによって自らリセットされる。フィードバッククロックＦＥＢが基準クロックＲＥＦより１周期だけ遅延されて基準クロックＲＥＦに同期されると遅延ロックループ３０は正常なロック状態になる。
【００１０】
遅延ロックループ３０の設計時において重要なのは誤ロックが生じないように設計することである。遅延ロックループ３０の誤ロック問題（ｆａｌｓｅ ｌｏｃｋ ｐｒｏｂｌｅｍ）はハーモニックロック（ｈａｒｍｏｎｉｃ ｌｏｃｋ）とスタックロック（ｓｔｕｃｋ ｌｏｃｋ）とを含む。
【００１１】
ハーモニックロックとは基準クロックＲＥＦから遅延された信号であるフィードバッククロックＦＥＢの遅延時間が基準クロックＲＥＦの１周期Ｔ１ではなく２周期Ｔ２、３周期Ｔ４及び４周期Ｔ４など１周期の整数倍の遅延時間である場合に遅延ロックループ３０が誤ロックされた状態を維持することをいう。ハーモニックロックは基準クロックＲＥＦとフィードバッククロックＦＥＢとが互いに位相差無く同期化された状態であるので、遅延ロックループ３０はハーモニックロック状態を正常なロック状態と判断してしまう。
【００１２】
図３は、従来の遅延ロックループが正常ロック状態である場合の多相クロックのタイミング図を示したものであり、図４は、従来の遅延ロックループがハーモニックロック状態（２周期）である場合の多相クロックのタイミング図を示したものであり、図５は、従来の遅延ロックループが他のハーモニックロック状態（３周期）である場合の多相クロックのタイミング図を示したものである。
【００１３】
図３乃至５で多相クロックは第１遅延クロック乃至第１４遅延クロックＣＬＫ１〜ＣＬＫ１４で構成され、第１４遅延クロックは基準クロックＲＥＦを最終的に遅延させたフィードバッククロックＦＥＢになる。ダウン信号ＤＯＷＮの下部に表示された矢印はそれぞれ基準クロックＲＥＦと第１遅延クロック乃至第１４遅延クロックＣＬＫ１〜ＣＬＫ１４の立ち上がりエッジ（ｐｏｓｉｔｉｖｅ ｅｄｇｅ）を示す。ここで１４個の遅延クロックＣＬＫ１〜ＣＬＫ１４で構成された多相クロックを例に挙げたが、各矢印間の位相差は同じである。したがって、図３のように正常ロックの場合はその位相差はクロック１周期１Ｔを１４個に均分した値になる。さらに、同じ方式で、図４のようにクロック２周期２Ｔのハーモニックロック状態ではその位相差がクロック２周期２Ｔを１４個に均分した値になり、図５のようにクロック３周期３Ｔのハーモニックロック状態ではその位相差がクロック３周期３Ｔを１４個に均分した値になる。
【００１４】
図３乃至図５を参照すると、従来の遅延ロックループの正常なロック状態とハーモニックロック状態では共通的に基準クロックＲＥＦとフィードバッククロックＦＥＢの位相が互いに一致する。したがって、従来の遅延ロックループはロック状態とハーモニックロック状態をすべて正常なロック状態と判断する問題点がある。
【００１５】
スタックロックは電圧制御遅延ライン３４の遅延時間が既に最小遅延時間に到達したにもかかわらず遅延ロックループ３０が継続的に遅延時間を減らす方向に動作する場合に発生する。位相検出器３１は基準クロックＲＥＦのＮ番目の立ち上がりエッジとフィードバッククロックＦＥＢのＮ−１番目の立ち上がりエッジの位相を比較して位相差信号ＵＰ、ＤＯＷＮを生成するが、位相検出器３１が基準クロックＲＥＦとフィードバッククロックＦＥＢとを誤って比較して誤った位相差信号ＵＰ、ＤＯＷＮを生成するとスタックロック状態が発生する。例えば、電圧制御遅延ライン３４が最小遅延を有する遅延ロックループで、制御電圧Ｖｃｔｒｌが電源電圧ＶＤＤに既に到達した場合を仮定してみると、正しい動作のために位相検出器３１はダウン信号ＤＯＷＮを発生させて制御電圧Ｖｃｔｒｌが低くなるようにすることで遅延時間を増加させなければならない。ところが、位相検出器３１が基準クロックＲＥＦとフィードバッククロックＦＥＢとを誤って比較した結果、制御電圧Ｖｃｔｒｌを高めるアップ信号ＵＰを発生させると制御電圧Ｖｃｔｒｌは既に最高電圧の電源電圧に到達しているため、それに固定されてしまい遅延ロックループ３０はこれ以上動作できないスタックロック状態に陥ることになる。
【００１６】
図６は、従来の遅延ロックループがスタックロック状態である場合の多相クロック、非正常位相差信号及び正常位相差信号のタイミング図を示したものであり、制御電圧が電源電圧の時に電圧制御遅延ラインが最小遅延を有する遅延ロックループを例に上げたものである。
【００１７】
図６を参照すると、位相検出器３１が基準クロックＲＥＦのＮ番目の立ち上がりエッジとフィードバッククロックＦＥＢのＮ−１番目の立ち上がりエッジとを比較してフィードバッククロックＦＥＢが基準クロックＲＥＦより位相が先行していると判断してダウン信号ＤＯＷＮである正常位相差信号（Ｎｏｒｍａｌ Ｓｉｇｎａｌ）を出力すると遅延ロックループ３０が正しく動作する。
【００１８】
一方、位相検出器３１が基準クロックＲＥＦとフィードバッククロックＦＥＢの位相を比較する時、基準クロックＲＥＦのＮ番目の立ち上がりエッジとフィードバッククロックＦＥＢのＮ番目の立ち上がりエッジとを比較して基準クロックＲＥＦがフィードバッククロックＦＥＢより位相が先行していると誤って判断して非正常なアップＵＰ信号を出力すると遅延ロックループ３０はスタックロック状態になって正しく動作できなくなる。
【００１９】
図６に図示してはいないが、スタックロックは制御電圧Ｖｃｔｒｌが接地電圧ＶＳＳの時に電圧制御遅延ライン３４が最小遅延を有する遅延ロックループでも発生し得る。
【００２０】
制御電圧Ｖｃｔｒｌが接地電圧ＶＳＳである場合、正しい動作のために位相検出器３１はアップ信号ＵＰを発生させて制御電圧Ｖｃｔｒｌを上げて遅延時間を減少させなければならない。ところが、位相検出器３１が基準クロックＲＥＦとフィードバッククロックＦＥＢとを誤って比較して制御電圧Ｖｃｔｒｌが低くなるようにするダウン信号ＤＯＷＮを発生させると制御電圧Ｖｃｔｒｌは既に最低電圧である接地電圧ＶＳＳに到達しているため、それに固定されてしまい遅延ロックループ３０はこれ以上動作できないスタックロック状態に陥ることになる。
【００２１】
図７は、従来の遅延ロックループの位相検出器の状態図（ｓｔａｔｅ ｄｉａｇｒａｍ）である。
【００２２】
図７を参照すると、基準クロックＲＥＦがフィードバッククロックＦＥＢより位相が先行していると（Ｅａｒｌｙ ＲＥＦ）アップ信号ＵＰが活性化（「１」）され、フィードバッククロックＦＥＢが基準クロックＲＥＦより位相が先行していると（Ｌａｔｅ ＲＥＦ）ダウン信号ＤＯＷＮが活性化（「１」）される。基準クロックＲＥＦとフィードバッククロックＦＥＢの位相が一致して互いに同期化すると（Ｓａｍｅ ＲＥＦ＆ＦＥＢ）最終的にアップ信号ＵＰとダウン信号ＤＯＷＮが非活性化（「０」）状態に維持されてロック状態をそのまま維持するようになる。しかし、図７の従来の遅延ロックループの位相検出器の状態図からはハーモニックロック及びスタックロックなどの誤ロックを防止するための機能が備えられていないことがわかる。
【００２３】
近年、遅延ロックループ（ＤＬＬ）で誤ロックを防止しロックレンジ（ｌｏｃｋ ｒａｎｇｅ）を拡大するための研究が活発に進められている。そのうち１つはリセット回路（ｒｅｓｅｔ ｃｉｒｃｕｉｔｒｙ）を備えた位相検出器を用いる方法である（非特許文献１）。
【００２４】
しかし、非特許文献１に開示された方法は、最初遅延ロックループが動作する前に常に電圧制御遅延ライン（ＶＣＤＬ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｄｅｌａｙ Ｌｉｎｅ）の遅延が最も小さい時点から開始しなければならない点と、電圧制御遅延ラインの遅延範囲ＶＣＤＬ＿ｄｅｌａｙは「０＜ＶＣＤＬ＿ｄｅｌａｙ＜１．５周期」を満たさなければならないという制約がある。
【００２５】
また、非特許文献１に開示された方法は何らかの理由によって遅延ロックループの初期状態が変わるか、遅延ロックループの動作中に様々な要因によって位相検出器がフィードバッククロックと基準クロックとを誤って比較する動作が一度だけでも発生した場合にはスタックロックが生じ得る。
【００２６】
遅延ロックループで誤ロックを防止しロックレンジを拡大するための他の例としてはレプリカ遅延ライン（Ｒｅｐｌｉｃａ Ｄｅｌａｙ Ｌｉｎｅ）を利用した方法を挙げることができる（非特許文献２）。
【００２７】
非特許文献２ではレプリカ遅延ラインを利用した広帯域遅延ロックループ（ｗｉｄｅ−ｒａｎｇｅ ＤＬＬ）を提案している。参考文献２に開示された方法でレプリカ遅延ラインは電流制御型位相検出器（ＣＳＰＤ：Ｃｕｒｒｅｎｔ Ｓｔｅｅｒｉｎｇ Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ）と低域フィルタとで構成され、電流制御型位相検出器のチャージポンプの電流比率（Ｉｐ：Ｉｎ）を正確に設定されなければならない問題点がある。
【００２８】
しかし、非特許文献２で提案する広帯域遅延ロックループは基準クロックのデューティ比が所定の比率、例えば５０％の時にのみ使用可能で、レプリカ遅延ラインで使用される電流ポンプの電流比率も正確に設計しなければならないなど多くの難点がある。
【先行技術文献】
【非特許文献】
【００２９】
【非特許文献１】ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．３７，ＮＯ．１１，ＮＯＶＥＭＢＥＲ ２００２（名称：Ａ Ｌｏｗ−Ｐｏｗｅｒ Ｓｍａｌｌ−Ａｒｅａ＋−７．２８−ｐｓ−Ｊｉｔｔｅｒ １−ＧＨｚ ＤＬＬ−Ｂａｓｅｄ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）
【非特許文献２】ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩＴＳ，ＶＯＬ．３５，ＮＯ．３，ＭＡＲＣＨ ２０００（名称：Ａｎ Ａｌｌ−Ａｎａｌｏｇ Ｍｕｌｔｉｐｈａｓｅ Ｄｅｌａｙ−Ｌｏｃｋｅｄ Ｌｏｏｐ Ｕｓｉｎｇａ Ｒｅｐｌｉｃａ Ｄｅｌａｙ Ｌｉｎｅ ｆｏｒ Ｗｉｄｅ−Ｒａｎｇｅ Ｏｐｅｒａｔｉｏｎ ａｎｄ Ｌｏｗ−Ｊｉｔｔｅｒ Ｐｅｒｆｏｒｍａｎｃｅ）
【発明の概要】
【発明が解決しようとする課題】
【００３０】
したがって、本発明の目的は、基準クロックを遅延させて同期化された多相クロックを生成する時、ハーモニックロック状態を検出して誤ロックを防止する誤ロック防止回路及び遅延ロックループを提供することにある。
【００３１】
本発明の他の目的は、基準クロックを遅延させて同期化された多相クロックを生成する時、スタックロック状態を検出してスタックロック状態を防止する誤ロック防止回路及び遅延ロックループを提供することにある。
【００３２】
本発明の目的は上述した目的に制限されない。本発明の他の目的及び長所は以下の説明によってより明らかに理解されるであろう。
【課題を解決するための手段】
【００３３】
上記した技術的課題を解決するための本発明の誤ロック防止回路は、基準クロック信号から遅延された複数個の遅延クロック信号を作り、この複数個の遅延クロック信号のうち少なくとも１つ以上のクロックの遷移エッジ（ｔｒａｎｓｉｔｉｏｎ ｅｄｇｅ）が基準クロック信号の１周期内から離れて２周期、３周期などの整数倍の周期で誤ロックされたロック状態を検出し、そこから脱出させる検出器を備える。この検出器の一実施形態は複数個のフリップフロップからなるクロックサンプラと、複数個のフリップフロップからなる他のサンプラと、論理演算部と、で構成され、遅延クロックのサンプリングによって誤ロック状態を検出する。
【００３４】
上記した本発明の他の技術的課題を解決するための本発明の遅延ロックループは、基準クロックと前記フィードバッククロックの位相差を検出する位相検出器、この検出の結果に応じて電流をソース（ｓｏｕｒｃｅ）するか電流をシンク（ｓｉｎｋ）するチャージポンプ、制御電圧を発生させる低域通過フィルタ、制御電圧の変化に沿って各遅延時間間隔が増えるか減る複数個の遅延クロックを発生する電圧制御遅延ラインの複数個の遅延クロックを用いて基準クロックとフィードバッククロックの誤ロックを検出する誤ロック防止回路を備える。該誤ロック防止回路には互いに異なる原因を有する２つの誤ロックをそれぞれ検出する検出器が１つ以上が含まれる。
【００３５】
上記したさらに他の技術的課題を解決するための本発明の誤ロック防止回路は、位相検出器の出力信号と基準クロックから遅延された複数個の遅延クロックのうち１つを選択してから論理演算を行い、演算結果によって誤ロックが発生したことを検出し、この検出によって、結果的に位相検出器はリセットされて誤ロックからの脱出を可能にする誤ロック検出器が含まれる。
【発明の効果】
【００３６】
本発明は遅延ロックループのハーモニックロック状態を検出するにあたって遅延クロックの立ち上がりエッジを用いてハーモニックロック状態を検出するので基準クロックのデューティ比に影響されず誤ロックを防止でき、遅延クロックのうち１つを選択してハーモニックロック状態検出のためのサンプリングクロックとして使用することによって最大遅延範囲を拡張させることができる効果がある。
【００３７】
また、本発明は基準クロックとフィードバッククロックとを誤って比較する場合に活性化されるスタックロック信号を用いて位相検出器をリセットさせることができるので、遅延ロックループがスタックロック状態に陥ることを防止できる効果もある。
【図面の簡単な説明】
【００３８】
【図１】従来の技術による遅延ロックループの構成を示すブロック図である。
【図２】図１に示す位相検出器の構成を示すブロック図である。
【図３】従来の遅延ロックループが正常なロック状態である場合の多相クロックのタイミング図である。
【図４】従来の遅延ロックループがハーモニックロック状態（２周期）である場合の多相クロックのタイミング図である。
【図５】従来の遅延ロックループがハーモニックロック状態（３周期）である場合の多相クロックのタイミング図である。
【図６】従来の遅延ロックループがスタックロック状態である場合の多相クロック、非正常位相差信号及び正常位相差信号のタイミング図である。
【図７】従来の遅延ロックループの位相検出器の状態図である。
【図８】本発明の一実施形態による遅延ロックループのブロック図である。
【図９】図８の誤ロック防止回路の構成を示すブロック図である。
【図１０】図９に示すハーモニックロック検出器の一実施形態による具現例を示す回路図である。
【図１１】正常ロック状態時のハーモニックロック検出器の動作タイミング図である。
【図１２】正常ロック状態を検出できる最大範囲を示すハーモニックロック検出器の動作タイミング図である。
【図１３】正常ロック状態を検出できる最大範囲から離れた場合のハーモニックロック検出器の動作タイミング図である。
【図１４】電圧制御遅延ラインで出力されるフィードバッククロックの遅延時間が基準クロックの２周期の間にある場合のハーモニックロック検出器の動作タイミング図である。
【図１５】電圧制御遅延ラインで出力されるフィードバッククロックの遅延時間が基準クロックの３周期の間にある場合のハーモニックロック検出器の動作タイミング図である。
【図１６】フィードバッククロックの遅延時間が基準クロックの１周期より小さい場合のハーモニックロック検出器の動作タイミング図である。
【図１７】図９に示すスタックロック検出器の一実施形態による具現例を示す回路図である。
【図１８】図８に示す位相検出器のブロック図である。
【図１９】電圧制御遅延ラインの遅延時間が基準クロックの０．５周期より小さい時、基準クロックとフィードバッククロックとを正しく比較する場合の位相検出器とスタックロック検出器の動作タイミング図である。
【図２０】電圧制御遅延ラインの遅延時間が基準クロックの０．５周期より小さい時、基準クロックとフィードバッククロックとを誤って比較する場合の位相検出器とスタックロック検出器の動作タイミング図である。
【図２１】正常ロック状態を判断できる最大範囲内で、基準クロックとフィードバッククロックとを正しく比較する場合の位相検出器とスタックロック検出器の動作タイミングである。
【図２２】正常ロック状態を判断できる最大範囲内で、基準クロックとフィードバッククロックとを誤って比較する場合の位相検出器とスタックロック検出器の動作タイミング図である。
【図２３】図８に示す位相検出器の状態図である。
【発明を実施するための形態】
【００３９】
以下、添付図面を参照して、本発明の好ましい実施形態を詳細に説明すると次のとおりである。本明細書を説明する過程で用いられる数字、例えば、第１、第２などは同一又は類似の個体を区分するための識別記号に過ぎないものである。
【００４０】
図８は、本発明の一実施形態による遅延ロックループのブロック図である。
【００４１】
図８を参照すると、本発明の一実施形態による遅延ロックループ６００は誤ロック防止回路１００、位相検出器２００、チャージポンプ３００、低域フィルタ４００及び電圧制御遅延ライン５００を含む。遅延ロックループ６００は電圧制御遅延ライン５００を介して基準クロックＲＥＦを１周期だけ遅延させてフィードバッククロックＦＥＢを生成し基準クロックＲＥＦとフィードバッククロックＦＥＢとを同期化させる動作をする。
【００４２】
電圧制御遅延ライン５００は第１遅延素子ＤＬ１乃至第１４遅延素子ＤＬ１４を含み、低域フィルタ４００を介して供給される制御電圧Ｖｃｔｒｌに応じて基準クロックＲＥＦの位相遅延を調節して遅延クロックＣＫ１〜ＣＫ１４を生成する。電圧制御遅延ライン５００は制御電圧Ｖｃｔｒｌが電源電圧ＶＤＤの時に最小遅延を有し、制御電圧Ｖｃｔｒｌが次第に低くなると遅延時間が増加する構造を有する。
【００４３】
制御電圧Ｖｃｔｒｌが電源電圧ＶＤＤである時、電圧制御遅延ライン５００が最小遅延を有するようにするか、または制御電圧Ｖｃｔｒｌが接地電圧ＶＳＳである時、電圧制御遅延ライン５００が最小遅延を有するようにするかは設計者の選択によって変わり得る。
【００４４】
遅延クロックＣＫ１〜ＣＫ１４は第１遅延素子ＤＬ１乃至第１４遅延素子ＤＬ１４に対応して生成された第１遅延クロックＣＫ１乃至第１４遅延クロックＣＫ１４を含む。第１遅延クロックＣＫ１乃至第１４遅延クロックＣＫ１４の間の位相差は互いに同じである。正常ロック状態で遅延クロックＣＫ１〜ＣＫ１４の間の位相差は基準クロックＲＥＦの１周期時間を遅延クロック個数である１４で割った値であることがある。
【００４５】
遅延クロックＣＫ１〜ＣＫ１４のうち最後に出力される最後の遅延クロックである第１４遅延クロックＣＫ１４は位相検出器２００に入力されるフィードバッククロックＦＥＢとして使用され得る。遅延クロックＣＫ１〜ＣＫ１４のうち第４遅延クロックＣＫ４、第６遅延クロックＣＫ６、第８遅延クロックＣＫ８、第１０遅延クロックＣＫ１０及び第１２遅延クロックＣＫ１２は誤ロック防止回路１００に入力されるサンプリングクロックとして使用され得る。遅延クロックＣＫ１〜ＣＫ１４のうち中間程度の遅延を有する遅延クロック、例えば第５遅延クロックＣＫ５は誤ロック防止回路１００に入力される中間遅延クロックとして使用され得る。
【００４６】
誤ロック防止回路１００では基準クロックＲＥＦをクロックＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０及びＣＫ１２を用いてサンプリングした後、ハーモニックロック信号ＨＤを生成し、位相差信号ＵＰ、ＤＯＷＮと中間遅延クロックＣＫ５を用いてスタックロック信号ＲＳＴ＿ＣＯＮＴを生成する。位相差信号ＵＰ、ＤＯＷＮは制御電圧Ｖｃｔｒｌを下げるダウン信号ＤＯＷＮと制御電圧Ｖｃｔｒｌを上げるアップ信号ＵＰとを含む。
【００４７】
位相検出器２００は基準クロックＲＥＦとフィードバッククロックＦＥＢの位相差を比較して基準クロックＲＥＦとフィードバッククロックＦＥＢの位相差による位相差信号ＵＰ、ＤＯＷＮを出力する。位相検出器２００は基準クロックＲＥＦの位相がフィードバッククロックＦＥＢの位相より先行している場合はアップ信号ＵＰを活性化させて出力し、フィードバッククロックＦＥＢの位相が基準クロックＲＥＦの位相より先行している場合ダウン信号ＤＯＷＮを活性化させて出力する。
【００４８】
位相検出器２００は基準クロックＲＥＦとフィードバッククロックＦＥＢとを正しく比較するために基準クロックＲＥＦのＮ番目の立ち上がりエッジとフィードバッククロックＦＥＢのＮ−１番目の立ち上がりエッジとを比較する。フィードバッククロックＦＥＢのＮ−１番目の立ち上がりエッジは基準クロックのＲＥＦのＮ番目の立ち上がりエッジが電圧制御遅延ライン５００を介して１周期１Ｔ遅延されたものである。
【００４９】
位相検出器２００はハーモニックロック信号が活性化されて入力されると、電圧制御遅延ライン５００の位相遅延を減らすことができる位相差信号ＵＰを生成する。位相検出器２００はスタックロック信号ＲＳＴ＿ＣＯＮＴが活性化されて入力されると、リセットされて基準クロックＲＥＦとフィードバッククロックＦＥＢとを正しく比較する動作を最初からやり直す。
【００５０】
チャージポンプ３００はアップ信号ＵＰに応じてアップ電流（ｕｐ ｃｕｒｒｅｎｔ）を生成し、ダウン信号ＤＯＷＮに応じてダウン電流（ｄｏｗｎ ｃｕｒｒｅｎｔ）を生成する。チャージポンプ３００は電源電圧ＶＤＤとグラウンドＧＮＤの間に直列に連結されたＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１を含むことができる。ＰＭＯＳトランジスタＰ１の制御端子にはインバータＩ１を介してアップ信号ＵＰが入力され、ＮＭＯＳトランジスタＮ１の制御端子にはダウン信号ＤＯＷＮが入力されることが好ましい。
【００５１】
低域フィルタ４００はアップ電流又はダウン電流を電圧信号に変換した後、高周波成分が除去された制御電圧Ｖｃｔｒｌを生成する。低域フィルタ４００はチャージポンプ３００の出力端に一端が連結されグラウンドＧＮＤに他端が連結されたキャパシタＣ１を含むことができる。
【００５２】
図９は、図８の誤ロック防止回路の構成を示すブロック図である。
【００５３】
図９を参照すると、誤ロック防止回路１００はクロック信号ＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０及びＣＫ１２で基準クロックＲＥＦをサンプリングした後、ハーモニックロック信号ＨＤを生成するハーモニックロック検出器１１０を含む。誤ロック防止回路１００は位相差信号ＵＰ、ＤＯＷＮと中間遅延クロックＣＫ５とを用いてスタックロック信号ＲＳＴ＿ＣＯＮＴを生成するスタックロック検出器１２０を含む。誤ロック防止回路１００はハーモニックロック検出器１１０又はスタックロック検出器１２０のみを備えても良く、ハーモニックロック検出器１１０及びスタックロック検出器１２０を両方備えても良い。
【００５４】
図１０は、図９に示すハーモニックロック検出器の一実施形態による具現例を示す回路図である。
【００５５】
図１０を参照すると、ハーモニックロック検出器１１０は分周器１１１、第１サンプラ１１２Ａ及び第２サンプラ１１２Ｂ、ＡＮＤゲート１１３を含む。
【００５６】
分周器１１１は基準クロックＲＥＦから２分周された２分周信号ＲＥＦ＿２を出力する。
【００５７】
第１サンプラ１１２Ａは第１乃至第５フリップフロップＦＦ１１〜ＦＦ１５を含む。２分周信号ＲＥＦ＿２はクロック信号ＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０、ＣＫ１２によって第１乃至第５フリップフロップＦＦ１１〜ＦＦ１５でそれぞれサンプリングされた後、出力信号Ｑ１１〜Ｑ１５に変換される。第１乃至第５フリップフロップＦＦ１１〜ＦＦ１５はＤ型フリップフロップであることが好ましい。
【００５８】
第２サンプラ１１２Ｂは第６乃至第９フリップフロップＦＦ２１〜ＦＦ２４を含む。第１サンプラ１１２Ａの出力信号Ｑ１１〜Ｑ１５のうちＱ１１、Ｑ１２、Ｑ１３、Ｑ１４はＱ１２、Ｑ１３、Ｑ１４及びＱ１５をクロック信号として認識するように設計された第６乃至第９フリップフロップＦＦ２１〜ＦＦ２４で再びそれぞれサンプリングされた後、出力信号Ｑ２１〜Ｑ２４に変換される。第６乃至第９フリップフロップＦＦ２１〜ＦＦ２４はＤ型フリップフロップであることが好ましい。
【００５９】
ＡＮＤゲート１１３は第６乃至第９フリップフロップＦＦ２１〜ＦＦ２４で出力される出力信号Ｑ２１〜Ｑ２４をＡＮＤ演算してハーモニックロック信号ＨＤを出力する。
【００６０】
以下、ハーモニックロック検出器１１０がハーモニックロックを検出する原理に対してさらに詳細に説明すると次のとおりである。
【００６１】
第１サンプラ１１２Ａで使用されるクロック信号ＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０及びＣＫ１２の立ち上がりエッジが基準クロックＲＥＦの１周期区間内にすべて存在する時、ハーモニックロック検出器１１０はハーモニックロック信号ＨＤを「ハイ」にして出力して遅延ロックループ（ＤＬＬ）６００が正常動作するようにする。ハーモニックロック信号ＨＤが「ハイ」にして出力される時、位相検出器２００は基準クロックＲＥＦとフィードバッククロックＦＥＢの位相を比較してアップ信号ＵＰまたはダウン信号ＤＯＷＮを出力する。すなわち、ハーモニックロックが生じていない状態であるので遅延ロックループはアップ信号ＵＰ又はダウン信号ＤＯＷＮによって基準クロックＲＥＦとフィードバッククロックＦＥＢの同期状態を持続的に維持する正常ロック状態にある。
【００６２】
第１サンプラ１１２Ａで使用されるクロックＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０及びＣＫ１２の立ち上がりエッジのうち１つ以上が基準クロックＲＥＦの１周期区間内に存在しない時、ハーモニックロック検出器１１０はハーモニックロック状態が発生したか、又は正しいロック状態を検出できる範囲から離れたと判断してハーモニックロック信号ＨＤを「ロー」に活性化させて出力する（ａｃｔｉｖｅ ｌｏｗ）。ハーモニックロック信号ＨＤが「ロー」にして出力されるとハーモニックロックが生じたことを意味するので位相検出器２００は基準クロックＲＥＦとフィードバッククロックＦＥＢの位相差がどのようであるかにかかわらず電圧制御遅延ライン５００の遅延時間を減らす位相差信号ＤＯＷＮを出力する。この動作によってフィードバッククロックＦＥＢの遅延時間は次第に減り、最終的には基準クロックＲＥＦから１周期の遅延を有する時に正常なロック状態に留まるようになる。
【００６３】
以上の説明ではクロックの立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）の存在の有無でハーモニックロックの発生の有無を判断したが設計の変更によってはクロックの立ち下がりエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）の存在の有無でハーモニックロックの発生び有無を判断可能であることは無論である。
【００６４】
本実施形態のハーモニックロック検出器１１０はハーモニックロック状態を検出するとハーモニックロック信号ＨＤを「ロー」に活性化させて出力し、ハーモニックロック状態を検出できなかった場合はハーモニックロック信号を「ハイ」にして出力することを例示的に説明したが、本発明はこれに限定されず、ハーモニックロック信号ＨＤを他のロジックレベルで出力することもできる。
【００６５】
また、第１サンプラ１１２Ａが５個のフリップフロップＦＦ１１〜ＦＦ１５を用いて２分周信号ＲＥＦ＿２をサンプリングし、第２サンプラ１１２Ｂが４個のフリップフロップＦＦ２１〜ＦＦ２４を用いて第１乃至第４サンプリング信号Ｑ１１〜Ｑ１４をサンプリングする場合を例にあげて説明したが、フリップフロップの個数及び分周信号は適用する回路及び環境に沿って様々に変わることができる。
【００６６】
図１１は、正常ロック状態時のハーモニックロック検出器の動作タイミング図である。図１１に示す「４」、「６」、「８」、「１０」、「１２」はハーモニックロック検出に用いられたクロック信号ＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０及びＣＫ１２の立ち上がりエッジ（ｐｏｓｉｔｉｖｅ ｅｄｇｅ、ｒｉｓｉｎｇ ｅｄｇｅ）を意味する。
【００６７】
図１１を参照すると、基準クロックＲＥＦの毎周期内にクロック信号ＣＫ２、ＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０及びＣＫ１２の全ての立ち上がりエッジが存在するのでハーモニックロック検出器１１０はハーモニックロック信号ＨＤを「ハイ」にして出力する。これは遅延ロックループ６００が正常動作状態であることを意味する。この場合、第１サンプラ１１２Ａの第１乃至第５フリップフロップＦＦ１１〜ＦＦ１５はクロック信号ＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０及びＣＫ１２の間の遅延間隔と同じ遅延間隔を有する第１乃至第５出力信号Ｑ１１〜Ｑ１５を出力する。
【００６８】
第２サンプラ１１２Ｂの第６乃至第９フリップフロップＦＦ２１〜ＦＦ２４は第１乃至第４出力信号Ｑ１１〜Ｑ１４を第２乃至第５出力信号Ｑ１２〜Ｑ１５でそれぞれサンプリングする。第２乃至第５出力信号Ｑ１２〜Ｑ１５の立ち上がりエッジ地点で第１乃至第４出力信号Ｑ１１〜Ｑ１４がそれぞれ「ハイ」状態であるので第６乃至第９出力信号Ｑ２１〜Ｑ２４をすべて「ハイ」にして出力する。したがって、ＡＮＤゲート１１３はハーモニックロック信号ＨＤを「ハイ」にして出力して正常なロック状態であることを知らせる。
【００６９】
図１２は、正常ロック状態を検出できる最大範囲を示すハーモニックロック検出器の動作タイミング図である。
【００７０】
図１２を参照すると、第１乃至第５フリップフロップＦＦ１１〜ＦＦ１５のクロックＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０及びＣＫ１２の立ち上がりエッジのうち位相が最も遅い第１２遅延クロックＣＫ１２の立ち上がりエッジ「１２」が基準クロックＲＥＦの立ち上がりエッジと一致する地点に位置する。このような状態はハーモニックロック検出器１１０が正しいロック状態を検出できる最大範囲を示す。このような場合、全てのクロック信号ＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０及びＣＫ１２の立ち上がりエッジが基準クロックＲＥＦの毎周期区間内に存在するのでハーモニックロック検出器１１０のＡＮＤゲート１１３はハーモニックロック信号ＨＤを「ハイ」にして出力する。したがって、遅延クロックＣＫ１〜ＣＫ１４のうちクロック信号ＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０及びＣＫ１２とは異なる位相を有する遅延クロックをサンプリングクロックとして使用する場合、ハーモニックロック検出器１１０が正常ロック状態を検出できる最大範囲は変更され得る。
【００７１】
図１３は、正常ロック状態を検出できる最大範囲から離れた場合のハーモニックロック検出器の動作タイミング図である。
【００７２】
図１３を参照すると、クロック信号ＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０及びＣＫ１２の立ち上がりエッジのうち位相が最も遅い第１２遅延クロックＣＫ１２の立ち上がりエッジ「１２」は基準クロックＲＥＦの１周期から離れることに比べ、第２遅延クロックＣＫ２から第１０遅延クロックＣＫ１０の立ち上がりエッジ「１０」までは基準クロックＲＥＦの１周期内に属することがわかる。
【００７３】
基準クロックＲＥＦの毎周期内にクロックＣＫ４、ＣＫ６、ＣＫ８、ＣＫ１０及びＣＫ１２の全ての立ち上がりエッジが存在しないのでハーモニックロック検出器１１０のＡＮＤゲート１１３はハーモニックロック信号ＨＤを「ロー」に活性化させて出力する。これはハーモニックロックが生じたことを意味する。ハーモニックロック信号ＨＤが「ロー」に活性化されて出力されると、遅延ロックループ６００の位相検出器２００はハーモニックロックを除去できるように電圧制御遅延ライン５００の遅延時間を減らす方向に動作する。
【００７４】
これをより具体的に説明する。上記のようにハーモニックロックが生じた場合、第１サンプラ１１２Ａの第５フリップフロップＦＦ１５は第１２遅延クロックＣＫ１２の立ち上がりエッジ地点で２分周信号ＲＥＦ＿２の論理レベルをサンプリングして第５出力信号Ｑ１５を出力する。
【００７５】
第２サンプラ１１２Ｂの第６乃至第９フリップフロップＦＦ２１〜ＦＦ２４は第１乃至第４出力信号Ｑ１１〜Ｑ１４を第２乃至第５出力信号Ｑ１２〜Ｑ１５でそれぞれサンプリングする。第２乃至第４出力信号Ｑ１２〜Ｑ１４の立ち上がりエッジ地点で第１乃至第３出力信号Ｑ１１〜Ｑ１３がそれぞれ「ハイ」状態であるので第６乃至第８フリップフロップＦＦ２１〜ＦＦ２３は第６乃至第８出力信号Ｑ２１〜Ｑ２３を「ハイ」にして出力する。一方、第５出力信号Ｑ１５の立ち上がりエッジ地点で第４出力信号Ｑ１４が「ロー」状態であるので第９フリップフロップＦＦ２４は第９出力信号Ｑ２４を「ロー」にして出力する。したがって、ハーモニックロック検出器１１０のＡＮＤゲート１１３はハーモニックロック信号ＨＤを「ロー」にして出力してハーモニックロックが生じたことを知らせる。
【００７６】
図１４及び図１５は、電圧制御遅延ラインで出力されるフィードバッククロックＦＥＢの遅延時間がそれぞれ基準クロックの２周期及び３周期の間にある場合のハーモニックロック検出器１１０の動作タイミング図である。
【００７７】
図１４を参照すると、フィードバッククロックＦＥＢの遅延時間が基準クロックＲＥＦの２周期の間にある場合、基準クロックＲＥＦの１周期範囲から離れて最初に迎える信号である第８遅延クロックＣＫ８によって第２サンプラ１１２Ｂの第７フリップフロップＦＦ２２で「ロー」の信号が出力される。これにより、ハーモニックロック検出器１１０のＡＮＤゲート１１３はハーモニックロック信号ＨＤを「ロー」にして出力してハーモニックロック状態が生じたことを知らせる。
【００７８】
図１５を参照すると、フィードバッククロックＦＥＢの遅延時間が基準クロックＲＥＦの３周期の間にある場合、基準クロックＲＥＦの１周期範囲から始めて離れて最初に迎える信号である第６遅延クロックＣＫ６によって第２サンプラ１１２Ｂの第６フリップフロップＦＦ２１で「ロー」の信号Ｑ２１が出力される。これにより、ハーモニックロック検出器１１０のＡＮＤゲート１１３はハーモニックロック信号ＨＤを「ロー」にして出力してハーモニックロック状態が生じたことを知らせる。
【００７９】
図１６は、フィードバッククロックＦＥＢの遅延時間が基準クロックの１周期より小さい場合のハーモニックロック検出器の動作タイミング図である。
【００８０】
図１６を参照すると、全ての遅延クロックＣＫ１〜ＣＫ１４の立ち上がりエッジが基準クロックＲＥＦの１周期内に存在するのでハーモニックロック検出器１１０は正常ロック状態であると判断してハーモニックロック信号ＨＤを「ハイ」にして出力する。
【００８１】
ところが、仮に全ての遅延クロックＣＫ１〜ＣＫ１４の立ち上がりエッジが基準クロックＲＥＦの１周期内に存在し、さらにフィードバッククロックＦＥＢの遅延時間も基準クロックＲＥＦの１周期より小さいとしても、位相検出器２００が誤った位相差信号、例えばアップ信号ＵＰを生成してしまうと、遅延ロックループ６００が電圧制御遅延ライン５００の遅延時間を減らす方向に動作するようになるので、スタックロック状態が生じ得る。
【００８２】
以下、スタックロックの発生に対して説明する。図１７は、図９に示すスタックロック検出器の一実施形態による具現例を示す回路図である。
【００８３】
図１７を参照すると、スタックロック検出器１２０は中間遅延クロックＣＫ５の立ち上がりエッジを基準にして予め設定された幅を有する立ち上がりエッジ検出信号ＲＳＴ＿ＣＫを生成する立ち上がりエッジ検出部１２１、アップ信号ＵＰと立ち上がりエッジ検出信号ＲＳＴ＿ＣＫをＡＮＤ演算する第２ＡＮＤゲートＡＤ１２、ダウン信号ＤＯＷＮと立ち上がりエッジ検出信号ＲＳＴ＿ＣＫをＡＮＤ演算する第３ＡＮＤゲートＡＤ１３及び第２ＡＮＤゲートＡＤ１２の出力と第３ＡＮＤゲートＡＤ１３の出力とをＯＲ演算する第１ＯＲゲートＯＲ１１を含む。
【００８４】
立ち上がりエッジ検出部１２１は中間遅延クロックＣＫ５の位相を反転させる第１インバータＩ１１、第１インバータＩ１１の出力を遅延させる第１遅延器ＤＬ１１及び第１遅延器ＤＬ１１の出力Ｄ＿ＣＫ５＿Ｂと中間遅延クロックＣＫ５をＡＮＤ演算して立ち上がりエッジ検出信号ＲＳＴ＿ＣＫとして出力する第１ＡＮＤゲートＡＤ１１を含む。予め設定された幅は第１遅延器ＤＬ１１により決定されることができる。本実施形態では中間遅延クロックＣＫ５が第５遅延クロックＣＫ５である場合を例に挙げて説明したが、これに限定されず第１遅延クロックＣＫ１より遅延時間が大きく第１４遅延クロックＣＫ１４より遅延時間が小さい他の遅延クロックＣＫ２〜ＣＫ４、ＣＫ６〜ＣＫ１３のいずれかを使用しても同じ効果を得ることができる。
【００８５】
図１８は、図８に示す位相検出器のブロック図である。
【００８６】
図１８を参照すると、位相検出器２００は第１フリップフロップＦＦ１、第２フリップフロップＦＦ２、アップ信号出力部２１１、ダウン信号出力部２１２及びリセット制御部２１３を含む。
【００８７】
第１フリップフロップＦＦ１のデータ入力端子Ｄには電源電圧ＶＤＤが、クロック端子ＣＫには基準クロックＲＥＦが連結され、出力信号としてはアップ信号ＵＰが出力端子Ｑで生成される。第２フリップフロップＦＦ２のデータ入力端子Ｄには電源電圧ＶＤＤが、クロック端子ＣＫにはフィードバッククロックＦＥＢが連結され、ダウン信号ＤＯＷＮは出力端子Ｑで生成される。基準クロックＲＥＦの位相がフィードバッククロックＦＥＢの位相より先行している場合は第１フリップフロップＦＦ１からアップ信号ＵＰが出力され、フィードバッククロックＦＥＢの位相が基準クロックＲＥＦの位相より先行している場合は第２フリップフロップＦＦ２からダウン信号ＤＯＷＮが出力される。
【００８８】
アップ信号出力部２１１の第１スイッチＴＧ１は第１フリップフロップＦＦ１の出力端子Ｑとアップ信号ＵＰ出力端子の間に位置しハーモニックロック信号対ＨＤ、ＨＤ＿Ｂに応じてアップ信号ＵＰの出力を断続する。アップ信号出力部２１１の第２スイッチＴＧ２は電源電圧ＶＤＤとアップ信号出力端子の間に位置しハーモニックロック信号対ＨＤ＿Ｂ、ＨＤに応じて電源電圧ＶＤＤの出力を断続する。第１スイッチＴＧ１と第２スイッチＴＧ２はハーモニックロック信号対ＨＤ、ＨＤ＿Ｂに応じて相補的に動作することが好ましい。
【００８９】
ダウン信号出力部２１２の第３スイッチＴＧ３は第２フリップフロップＦＦ２の出力端子Ｑとダウン信号出力端子の間に位置しハーモニックロック信号対ＨＤ、ＨＤ＿Ｂに応じてダウン信号ＤＯＷＮの出力を断続する。第４スイッチＴＧ４はグラウンドＧＮＤとダウン信号出力端子の間に位置しハーモニックロック信号対ＨＤ＿Ｂ、ＨＤに応じてグラウンドＧＮＤとダウン信号出力パッドの連結を断続する。第３スイッチＴＧ３と第４スイッチＴＧ４はハーモニックロック信号対ＨＤ、ＨＤ＿Ｂに応じて相補的に動作することが好ましい。
【００９０】
リセット制御部２１３は第１フリップフロップＦＦ１及び第２フリップフロップＦＦ２の出力端子Ｑから出力される出力信号をＡＮＤ演算するＡＮＤゲートＡＤ１及びスタックロック信号ＲＳＴ＿ＣＯＮＳＴとＡＮＤゲートＡＤ１の出力をＯＲ演算するＯＲゲートＯＲ１を含む。
【００９１】
電圧制御遅延ライン５００の遅延時間が正常ロック状態を検出できる最大範囲内に存在する時、誤ロック防止回路１００のハーモニックロック検出器１１０は位相検出器２００にハーモニックロック信号ＨＤを「ハイ」にして供給する。したがって、電源電圧ＶＤＤはアップ信号出力部２１１の第２スイッチＴＧ２によってアップ信号ＵＰに出力されないように遮断され、接地電源ＧＮＤはダウン信号出力部２１２の第４スイッチＴＧ４によって遮断されてダウン信号ＤＯＷＮに出力されない。第１フリップフロップＦＦ１で出力されるアップ信号ＵＰはアップ信号出力部２１１の第１スイッチＴＧ１を介してチャージポンプ３００側に出力され、第２フリップフロップＦＦ２で出力されるダウン信号ＤＯＷＮはダウン信号出力部２１２の第３スイッチＴＧ３を介してチャージポンプ３００側に出力される。
【００９２】
ハーモニックロック信号ＨＤが「ロー」に活性化されて位相検出器２００に供給されると、基準クロックＲＥＦの遅延時間が基準クロックＲＥＦの１周期を超えたかハーモニックロックが生じた状態であることを意味するので位相検出器２００は遅延時間を減らすために制御電圧Ｖｃｔｒｌのレベルを上げなければならない。このために、アップ信号出力部２１１は電源電圧ＶＤＤを第２スイッチＴＧ２を介してアップ信号ＵＰで出力し、ダウン信号出力部２１２は接地電源ＧＮＤを第４スイッチＴＧ４を介してダウン信号ＤＯＷＮに出力する。これにより、電圧制御遅延ライン５００で基準クロックＲＥＦの遅延時間が迅速に減ってハーモニックロック状態を防止できるようになる。
【００９３】
一方、電圧制御遅延ライン５００の遅延時間が誤ロック検出器１００のハーモニックロック検出器１１０が正常ロック状態を検出できる最大範囲内に存在する時、誤ロック防止回路１００内のハーモニックロック検出器１１０は位相検出器２００に活性化されたリセット信号ＲＳＴ＿ＣＯＮＴを供給しない。これにより、位相検出器２００の第１及び第２フリップフロップＦＦ１、ＦＦ２はリセット制御部２１３のアップ信号ＵＰとダウン信号ＤＯＷＮの演算結果による出力信号によってのみリセットされる。しかし、誤ロック防止回路１００のハーモニックロック検出器１１０が位相検出器２００にスタックロック信号ＲＳＴ＿ＣＯＮＴを供給すると、リセット制御部２１３を介して第１及び第２フリップフロップＦＦ１、ＦＦ２がリセットされ、程なく位相検出器２００全体がリセットされる。
【００９４】
図１９は、電圧制御遅延ラインの遅延時間が基準クロックの０．５周期より小さい時、基準クロックとフィードバッククロックを正しく比較する場合の位相検出器及びスタックロック検出器の動作タイミング図である。
【００９５】
図１９を参照すると、基準クロックＲＥＦのＮ番目の立ち上がりエッジ位相よりフィードバッククロックＦＥＢのＮ−１番目の立ち上がりエッジ位相が先行しているので、位相検出器２００は位相差に該当する区間の間ダウン信号ＤＯＷＮを「ハイ」に活性化させて出力し、ダウン信号ＤＯＷＮが「ロー」に遷移された立ち下がりエッジに同期された瞬間的パルスをアップ信号ＵＰ（図示せず）に出力する。ここで位相差は正常ロック状態のために増加させるべき遅延量を示す。
【００９６】
本実施形態は制御電圧Ｖｃｔｒｌが増加するほど電圧制御遅延ライン５００の遅延時間が減少するように設計された場合であるので正常信号（Ｎｏｒｍａｌ ｓｉｇｎａｌ）はダウン信号ＤＯＷＮになる。アップ信号ＵＰはダウン信号ＤＯＷＮが「ハイ」から「ロー」になる時、非常に短い時間の間「ロー」から「ハイ」になり再び「ロー」となる。この時、ダウン信号ＤＯＷＮが「ハイ」から「ロー」になる時間とアップ信号ＵＰが「ハイ」から「ロー」になる時間は一致する。アップ信号ＵＰの「ハイ」区間は位相検出器２００のフリップフロップをリセットさせるために必要な非常に短い時間である。
【００９７】
ハーモニックロック検出器１１０はサンプリングクロックＣＫ１〜ＣＫ１４のすべてが基準クロックＲＥＦの１周期内にあるのでハーモニックロック信号ＨＤを「ハイ」にして出力してハーモニックロック状態ではないことを知らせる。スタックロック検出器１２０の立ち上がりエッジ検出部１２１は中間遅延信号ＣＫ５と、中間遅延信号ＣＫ５を反転させて遅延させた信号Ｄ＿ＣＫ５＿ＢとをＡＮＤ演算して立ち上がりエッジ検出信号ＲＳＴ＿ＣＫパルスを生成する。立ち上がりエッジ検出信号ＲＳＴ＿ＣＫは電圧制御遅延ライン５００によって遅延された時間内に生成される。
【００９８】
スタックロック検出器１２０のＯＲゲートＯＲ１は立ち上がりエッジ検出信号ＲＳＴ＿ＣＫとダウン信号ＤＯＷＮが同時に「ハイ」の区間が発生するとスタックロック信号ＲＳＴ＿ＣＯＮＴを「ハイ」に活性化させる。本実施形態では、ダウン信号ＤＯＷＮと立ち上がりエッジ検出信号ＲＳＴ＿ＣＫの「ハイ」区間が重複しないのでスタックロック信号ＲＳＴ＿ＣＯＮＴは「ロー」状態を維持する。この場合、ダウン信号ＤＯＷＮ及び基準クロックＲＥＦの立ち上がりエッジで第１フリップフロップＦＦ１が瞬間的に発生するアップ信号ＵＰのＡＮＤ演算によって位相検出器２００はリセットされる。
【００９９】
図２０は、電圧制御遅延ラインの遅延時間が基準クロックの０．５周期より小さい時、基準クロックとフィードバッククロックを誤って比較する場合の位相検出器とスタックロック検出器の動作タイミング図である。
【０１００】
図２０を参照すると、位相検出器２００が初期値の誤りなどの何らかの理由によって基準クロックＲＥＦのＮ−１番目の立ち上がりエッジとフィードバッククロックＦＥＢのＮ−１番目の立ち上がりエッジとを比較するようになると、基準クロックＲＥＦのＮ−１番目の立ち上がりエッジの位相がフィードバッククロックＦＥＢの位相より先行しているので位相検出器２００は電圧制御遅延ライン５００によって遅延された遅延時間を減少させなければならない位相差であると判断する。
【０１０１】
したがって、位相検出器２００は非正常アップ信号（Ａｂｎｏｒｍａｌ ＵＰ）を生成して制御電圧Ｖｃｔｒｌを増加させ、遅延ロックループは制御電圧Ｖｃｔｒｌに応じて基準クロックＲＥＦのＮ−１番目の立ち上がりエッジとフィードバッククロックＦＥＢのＮ−１番目の立ち上がりエッジとの間の位相差を減らす方向に動作するようになる。非正常アップ信号が「ハイ」である区間は位相検出器２００が減少させなければならない位相差であると認識する遅延時間である。非正常ダウン信号（Ａｂｎｏｒｍａｌ ＤＯＷＮ）は遅延時間が経過した後フィードバッククロックＦＥＢの立ち上がりエッジによって生成される信号である。
【０１０２】
ここで、非正常アップ信号とは誤ロック状態でのアップＵＰ信号を意味し、正常なロック状態であれば発生すべきではない信号状態をいう。非正常ダウン信号も同様であり、以下ですべて同じ意味に使われる。
【０１０３】
もし、従来の遅延ロックループのように、本実施形態によるスタックロック検出器１２０が存在しない場合、位相検出器２００は基準クロックＲＥＦのＮ番目の立ち上がりエッジとフィードバッククロックＦＥＢのＮ番目の立ち上がりエッジとを再び比較するようになり、遅延ロックループ６００は継続的に電圧制御遅延ライン５００の遅延時間を減らす方向に動作するようになってスタックロック状態から抜け出すことができなくなる。
【０１０４】
しかし、本発明の一実施形態によるスタックロック検出器１２０を備えた場合、スタックロック検出器１２０の立ち上がりエッジ検出部１２１は電圧制御遅延ライン５００によって遅延された遅延時間区間内に立ち上がりエッジ検出信号ＲＳＴ＿ＣＫを生成する。スタックロック検出器１２０はＡＮＤ演算を介して非正常アップ信号と立ち上がりエッジ検出信号ＲＳＴ＿ＣＫの「ハイ」が重複する区間で活性化されるスタックロック信号ＲＳＴ＿ＣＯＮＴを出力する。スタックロック信号ＲＳＴ＿ＣＯＮＴはリセット制御部２１３のＯＲゲートＯＲ１を介して位相検出器２００の第１フリップフロップＦＦ１と第２フリップフロップＦＦ２をリセットさせ、非正常アップ信号が正常アップ信号に訂正されることができるようにする。
【０１０５】
その後、スタックロック信号ＲＳＴ＿ＣＯＮＴによってリセットされた位相検出器２００はフィードバッククロックＦＥＢのＮ−１番目の立ち上がりエッジと基準クロックＲＥＦのＮ番目の立ち上がりエッジとを比較するようになるので、遅延ロックループ６００が電圧制御遅延ライン５００の遅延時間を増加させる方向に動作するようにする訂正された正常ダウン信号（Ｃｏｒｒｅｃｔｅｄ ＤＯＷＮ）と訂正された正常アップ信号（Ｃｏｒｒｅｃｔｅｄ ＵＰ）を生成して正常なロック状態に戻る。
【０１０６】
したがって、本実施形態による遅延ロックループ６００は位相検出器２００が何らかの理由によって基準クロックのＮ−１番目の立ち上がりエッジとフィードバッククロックのＮ−１番目の立ち上がりエッジとを比較して誤ったアップ信号を生成しても、スタックロック検出器１２０で生成されたリセット信号ＲＳＴ＿ＣＯＮＴによって位相検出器２００がリセットされて基準クロックのＮ番目の立ち上がりエッジとフィードバッククロックのＮ−１番目の立ち上がりエッジとを正しく比較することができる。そして、遅延ロックループ６００でスタックロック状態が生じることを防止できるようになり、基準クロックＲＥＦを１周期だけ遅延させてその基準クロックＲＥＦとフィードバッククロックＦＥＢを同期化させることができるようになる。
【０１０７】
図２１は、正常ロック状態を判断できる最大範囲内で、基準クロックとフィードバッククロックを正しく比較する場合の位相検出器とスタックロック検出器の動作タイミング図である。
【０１０８】
図２１を参照すると、基準クロックＲＥＦのＮ番目の立ち上がりエッジの位相がフィードバッククロックＦＥＢＮ−１番目の立ち上がりエッジの位相より先行しているので、位相検出器２００はアップ信号ＵＰを生成して制御電圧Ｖｃｔｒｌによって電圧制御遅延ライン５００の遅延が減少する方向に動作する。アップ信号ＵＰの「ハイ」区間は電圧制御遅延ライン５００が減少させるべき遅延量に対応する。スタックロック検出器１２０の立ち上がりエッジ検出部１２１は電圧制御遅延ライン５００によって遅延された遅延時間区間内に立ち上がりエッジ検出信号ＲＳＴ＿ＣＫを生成する。
【０１０９】
ハーモニックロック検出器１１０が正常ロック状態であると判断できる最大範囲内で、位相検出器２００が基準クロックＲＥＦとフィードバッククロックＦＥＢとを正しく比較判断すると、立ち上がりエッジ検出信号ＲＳＴ＿ＣＫとアップ信号ＵＰの「ハイ」が重複する区間が存在しないのでスタックロック検出器１２０はスタックロック信号ＲＳＴ＿ＣＯＮＴを活性化させない。
【０１１０】
したがって、位相検出器２００はスタックロック信号ＲＳＴ＿ＣＯＮＴによってリセットされず基準クロックＲＥＦとフィードバッククロックＦＥＢの位相差を減らす方向に正常動作するようになる。
【０１１１】
図２２は、正常ロック状態を判断できる最大範囲内で、基準クロックとフィードバッククロックを誤って比較する場合の位相検出器とスタックロック検出器の動作タイミング図である。
【０１１２】
図２２を参照すると、基準クロックＲＥＦがフィードバッククロックＦＥＢより基準クロックＲＥＦのＮ番目の立ち上がりエッジからフィードバッククロックＦＥＢのＮ−１番目の立ち上がりエッジまでの間の区間だけ先行しているので、基準クロックＲＥＦとフィードバッククロックＦＥＢの同期を合わせるためにはフィードバッククロックＦＥＢの遅延を減少させなければならないことがわかる。
【０１１３】
ところが、位相検出器２００が初期値の誤りなどの何らかの理由によって基準クロックＲＥＦのＮ番目の立ち上がりエッジとフィードバッククロックＦＥＢのＮ−２番目の立ち上がりエッジとを比較するようになると、フィードバッククロックＦＥＢが基準クロックＲＥＦよりフィードバッククロックＦＥＢのＮ−２番目の立ち上がりエッジから基準クロックＲＥＦの立ち上がりエッジまでの間の区間だけ先行しているので、位相検出器２００は基準クロックＲＥＦとフィードバッククロックＦＥＢの同期を合わせるためにフィードバッククロックＦＥＢの遅延を増加させるべきであると判断するようになり非正常ダウン信号を生成するようになる。
【０１１４】
本実施形態によるスタックロック検出器１２０が存在しない従来の遅延ロックループでは、位相検出器２００は引続き基準クロックのＮ＋１番目の立ち上がりエッジとフィードバッククロックのＮ−１番目の立ち上がりエッジとを比較した後、引き続き基準クロックのＮ＋２番目の立ち上がりエッジとフィードバッククロックのＮ番目の立ち上がりエッジとを比較するようになるので遅延ロックループ５００はスタックロック状態から抜け出すことができなくなる。
【０１１５】
本発明の一実施形態によるスタックロック検出器１２０を備えた場合、スタックロック検出器１２０の立ち上がりエッジ検出部１２１は電圧制御遅延ライン５００によって遅延された遅延時間区間内に立ち上がりエッジ検出信号ＲＳＴ＿ＣＫを生成する。スタックロック検出器１２０は立ち上がりエッジ検出信号ＲＳＴ＿ＣＫと非正常ダウン信号をＡＮＤ演算して非正常ダウン信号と立ち上がりエッジ検出信号ＲＳＴ＿ＣＫの「ハイ」が重複する区間で活性化されるスタックロック信号ＲＳＴ＿ＣＯＮＴを出力する。スタックロック信号ＲＳＴ＿ＣＯＮＴはリセット制御部２１３のＯＲゲートＯＲ１を介して位相検出器２００の第１フリップフロップＦＦ１と第２フリップフロップＦＦ２をリセットさせ、非正常ダウン信号を正常ダウン信号に訂正する。
【０１１６】
その後、スタックロック信号ＲＳＴ＿ＣＯＮＴによってリセットされた位相検出器２００はフィードバッククロックＦＥＢのＮ−１番目の立ち上がりエッジと基準クロックＲＥＦのＮ番目の立ち上がりエッジとを比較するようになるので、遅延ロックループ６００が電圧制御遅延ライン５００の遅延時間を減少させる方向に動作するようにする正常ダウン信号を生成する。
【０１１７】
したがって、上記のように位相検出器２００が基準クロックＲＥＦのＮ番目の立ち上がりエッジとフィードバッククロックＦＥＢのＮ−２番目の立ち上がりエッジとを誤って比較判断する場合にもスタックロック状態が生じることを防止できるようになり、基準クロックＲＥＦを１周期だけ遅延させてその基準クロックＲＥＦとフィードバッククロックＦＥＢを同期化させることができるようになる。
【０１１８】
本発明の実施形態による遅延ロックループ６００は次の２つの状態のうちいずれかの状態になることができる。
【０１１９】
第一、誤ロック防止回路１００がハーモニックロック信号ＨＤとスタックロック信号ＲＳＴ＿ＣＯＮＴをすべて「ハイ」にして出力すると、位相検出器２００は図２０のように基準クロックＲＥＦのＮ−１番目の立ち上がりエッジと前記フィードバッククロックＦＥＢのＮ−１番目の立ち上がりエッジの位相を比較する場合、及び図２２のように基準クロックＲＥＦのＮ番目の立ち上がりエッジとフィードバッククロックＦＥＢのＮ−２番目の立ち上がりエッジの位相を比較する場合にもすべてスタックロック信号ＲＳＴ＿ＣＯＮＴによってリセットされ得る。位相検出器２００がスタックロック信号ＲＳＴ＿ＣＯＮＴによってリセットされたので、その後は基準クロックＲＥＦのＮ番目の立ち上がりエッジとフィードバッククロックＦＥＢのＮ−１番目の立ち上がりエッジとを正常に比較できるようになる。すなわち、基準クロックＲＥＦとフィードバッククロックＦＥＢの位相を正しく比較して遅延ロックループ６００が正常にロック状態になることができる。
【０１２０】
第二、誤ロック防止回路１００がハーモニックロック信号ＨＤを「ハイ」にして出力し、スタックロック信号ＲＳＴ＿ＣＯＮＴを引き続き「ロー」にして出力する場合、基準クロックＲＥＦとフィードバッククロックＦＥＢの位相を正しく比較している状態であるので位相検出器２００の動作によって遅延ロックループ６００は正常にロック状態になることができる。
【０１２１】
図２３は、図８に示す位相検出器の状態図である。
【０１２２】
図２３を参照すると、本実施形態による位相検出器２００はハーモニックロック信号ＨＤが「０」（ロジック「ロー」）であれば遅延ロックループ６００がいかなる状態にあってもアップ信号ＵＰは「１」（ロジック「ハイ」）で、ダウン信号ＤＯＷＮは「０」になるロジックを含む。したがって、本実施形態による固定遅延ループ６００はハーモニックロック状態で基準クロックＲＥＦとフィードバッククロックＦＥＢの位相を同期させるために電圧制御遅延ライン５００の遅延を減少させる方向に動作できるようになる。
【０１２３】
ハーモニックロック信号ＨＤが「１」で、基準クロックＲＥＦとフィードバッククロックＦＥＢの位相を比較して基準クロックＲＥＦが先行していると、アップ信号ＵＰは「１」で、ダウン信号は「０」になる。ハーモニックロック信号ＨＤが「１」で、基準クロックＲＥＦとフィードバッククロックＦＥＢの位相を比較して基準クロックＲＥＦが遅れていると、アップ信号ＵＰは「０」で、ダウン信号は「１」になる。ハーモニックロック信号ＨＤが「１」で、基準クロックＲＥＦとフィードバッククロックＦＥＢの位相を比較して互いに同じであると判明すると、アップ信号ＵＰは「０」で、ダウン信号も「０」になる。
【０１２４】
アップ信号ＵＰは「１」で、ダウン信号は「０」であるか、アップ信号ＵＰは「０」で、ダウン信号は「１」である状態で、リセット信号ＲＳＴ＿ＣＯＮＴが「１」になると、これは位相検出器２００が基準クロックＲＥＦとフィードバッククロックＦＥＢの位相を誤って比較したことを意味する。本実施形態による位相検出器２００は何らかの理由によって基準クロックＲＥＦとフィードバッククロックＦＥＢとを誤って比較してスタックロック状態に陥り得る状態になるとスタックロック信号ＲＳＴ＿ＣＯＮＴによって訂正され得るロジックを含む。
【０１２５】
したがって、アップ信号ＵＰは「１」で、ダウン信号は「０」である状態でリセット信号ＲＳＴ＿ＣＯＮＴが「１」になると、アップ信号ＵＰは「０」、ダウン信号は「１」の状態に訂正され、アップ信号ＵＰは「０」で、ダウン信号は「１」である状態でリセット信号ＲＳＴ＿ＣＯＮＴが「１」になると、アップ信号ＵＰは「１」、ダウン信号は「０」の状態に訂正され、基準クロックＲＥＦとフィードバッククロックＦＥＢの位相を同期させることができるようになる。
【０１２６】
ロック状態はアップ信号ＵＰとダウン信号ＤＯＷＮがすべて「０」である状態でハーモニックロック信号ＨＤが「１」で基準クロックＲＥＦとフィードバッククロックＦＥＢの位相差が「０」に維持される状態である。
【０１２７】
本発明の実施形態による誤ロック防止回路１００が適用される遅延ロックループ６００で電圧制御遅延ライン５００の遅延範囲ＶＣＤＬ ｄｅｌａｙは０＜ＶＣＤＬ ｄｅｌａｙ＜２＊Ｔ＊Ｎの範囲を有する。ここで、「Ｎ」は前記制御遅延ライン５００の遅延素子ＤＬ１〜ＤＬｎの個数を意味する。したがって、図８のように前記制御遅延ライン５００が１４個の遅延素子を用いる場合、制御遅延ライン５００の遅延範囲は０＜ＶＣＤＬ ｄｅｌａｙ＜２８＊Ｔの範囲を有する。
【０１２８】
また、本発明の実施形態による誤ロック防止回路１００のハーモニックロック検出器１１０とスタックロック検出器１２０は電圧制御遅延ライン５００で生成された第１乃至第１４クロックＣＫ１〜ＣＫ１４の立ち上がりエッジを使用してハーモニックロック及びスタックロック状態を検出するので、固定遅延ループ６００は基準クロックのデューティ比に影響されず動作できる利点を有する。
【０１２９】
本実施形態で電圧制御遅延ライン５００は制御電圧Ｖｃｔｒｌが電源電圧ＶＤＤの時に最小遅延を有し、ダウン信号ＤＯＷＮによって制御電圧Ｖｃｔｒｌが次第に低くなると遅延時間が増加する構造を例示して説明したが、本発明はこれに限定されない。例えば、電圧制御遅延ライン５００は制御電圧Ｖｃｔｒｌが接地電圧ＶＳＳの時に最小遅延を有し、アップ信号ＵＰによって制御電圧Ｖｃｔｒｌが次第に高くなると遅延時間が増加する構造を有し得る。電圧制御遅延ライン５００の制御電圧Ｖｃｔｒｌが接地電圧ＶＳＳの時に最小遅延を有する場合の構成及び動作は電圧制御遅延ライン５００が制御電圧Ｖｃｔｒｌが電源電圧ＶＤＤの時に最小遅延を有する上記した説明から当業者が容易に理解できるものであるので詳細な説明は省略する。
【０１３０】
本実施形態で電圧制御遅延ライン５００は１４個の遅延素子を有し、遅延素子に対応して１４個の遅延クロックを含む場合を例示して説明したが、本発明はこれに限定されず、適用されるシステムによって異なる個数の遅延素子を有し得る。
【０１３１】
以上、本発明の好ましい実施形態に対して詳細に説明したが、本発明の権利範囲はこれに限定されず下記の特許請求の範囲で定義する本発明の基本概念に基づいて様々な実施形態に具現されることができ、このような実施形態も本発明の権利範囲に属するものである。
【符号の説明】
【０１３２】
１００：誤ロック防止回路
１１０：ハーモニックロック検出器
１１１：２分周器
１１２Ａ：第１サンプラ
１１２Ｂ：第２サンプラ
１１３：ＡＮＤゲート
１２０：スタックロック検出器
２００：位相検出器
３００：チャージポンプ
４００：低域フィルタ
５００：電圧制御遅延ライン
６００：遅延ロックループ
【特許請求の範囲】
【請求項１】
基準クロック信号；
前記基準クロック信号から遅延された複数個の遅延クロック信号；及び
前記複数個の遅延クロック信号のうち少なくとも一部が前記基準クロック信号の１周期内から離れたことを検出する検出器；を備え、
前記検出器は前記基準クロック信号の１周期以内に前記複数個の遅延クロック信号の遷移エッジ（ｔｒａｎｓｉｔｉｏｎ ｅｄｇｅ）のうち１つ以上が存在しない時、誤ロックが生じたことを知らせることを特徴とする誤ロック防止回路。
【請求項２】
前記検出器は、
前記基準クロック信号を分周する分周器；
前記複数個の遅延クロック信号のうち一部又は全部を用いて前記分周器の出力信号をサンプリングする第１サンプラ；
前記第１サンプラの出力信号を再度サンプリングする第２サンプラ；
前記第２サンプラの出力を論理演算する論理部；
を含むことを特徴とする請求項１に記載の誤ロック防止回路。
【請求項３】
前記第１サンプラ及び前記第２サンプラは、
それぞれ複数個のフリップフロップを含むことを特徴とする請求項２に記載の誤ロック防止回路。
【請求項４】
基準クロックと前記基準クロックから所定時間遅延されたフィードバッククロックとを同期させる遅延ロックループにおいて、
前記基準クロックを分周した後、複数個の遅延クロックを用いて前記分周されたクロックを複数回サンプリングし、前記サンプリング結果を論理演算してハーモニックロック信号を生成するハーモニックロック検出器を含む誤ロック防止回路；
前記ハーモニックロック信号が活性化された状態で入力される時に前記基準クロックとフィードバッククロックの位相差が減るようにアップ信号とダウン信号を生成し、スタックロック信号が活性化された状態で入力される時にリセットされて前記基準クロックと前記フィードバッククロックの位相差を検出する位相検出器；
前記アップ信号又はダウン信号に応じて電流をソース（ｓｏｕｒｃｅ）するか電流をシンク（ｓｉｎｋ）するチャージポンプ（ｃｈａｒｇｅ ｐｕｍｐ）；
前記電流に応じた制御電圧を発生させる低域通過フィルタ；及び
前記制御電圧の変化に沿って各遅延時間間隔が増えるか減る複数個の遅延クロックを発生する電圧制御遅延ライン；を備えることを特徴とする誤ロック防止回路を利用した遅延ロックループ。
【請求項５】
前記位相検出器は前記基準クロックが前記フィードバッククロックより１周期以上位相が先行していると前記遅延時間間隔を減少させる信号を発生し、１周期以下位相が遅れていると前記遅延時間間隔を増加させる信号を発生することを特徴とする請求項４に記載の誤ロック防止回路を利用した遅延ロックループ。
【請求項６】
誤ロック防止回路は前記複数個の遅延クロックのうち１つを遅延及び論理演算して立ち上がりエッジ検出信号を生成し前記立ち上がりエッジ検出信号をアップ信号又はダウン信号と論理演算してスタックロック信号を生成するスタックロック検出器をさらに含むことを特徴とする請求項４に記載の誤ロック防止回路を利用した遅延固定ループ。
【請求項７】
前記誤ロック防止回路は、
前記複数個の遅延クロックを用いて前記基準クロックに基づいた分周クロックをサンプリングし論理演算を行う第１誤ロック検出器；及び
前記検出された位相差信号及び前記複数個の遅延クロックのうち一部を用いて他の論理演算を行う第２誤ロック検出器；
を含むことを特徴とする請求項４に記載の誤ロック防止回路を利用した遅延ロックループ。
【請求項８】
前記誤ロック防止回路は前記フィードバッククロックの前記遅延時間が前記基準クロックの１周期を超えたことを検出することを特徴とする請求項４に記載の誤ロック防止回路を利用した遅延ロックループ。
【請求項９】
前記誤ロック防止回路は、
前記基準クロック信号を分周する分周器；
前記複数個の遅延クロック信号のうち一部又は全部を用いて前記分周器の出力信号をサンプリングする第１サンプラ；
前記第１サンプラの出力信号を再度サンプリングする第２サンプラ；及び
前記第２サンプラの出力を論理演算する論理部；
を含むことを特徴とする請求項４に記載の誤ロック防止回路を利用した遅延ロックループ。
【請求項１０】
前記位相検出器は前記ハーモニックロックが検出されるとそこから抜け出すまで前記フィードバッククロックの遅延を持続的に減少させることを特徴とする請求項４に記載の誤ロック防止回路を利用した遅延ロックループ。
【請求項１１】
前記位相検出器は、
前記基準クロックを入力とする第１フリップフロップ；
前記フィードバッククロックを入力とする第２フリップフロップ；
アップ信号を出力するアップ信号出力部；
ダウン信号を出力するダウン信号出力部；
前記第１フリップフロップ及び前記第２フリップフロップのリセット端子に連結されたリセット制御部；
を含むことを特徴とする請求項４に記載の誤ロック防止回路を利用した遅延ロックループ。
【請求項１２】
前記アップ信号出力部は固定電圧に連結された第１経路及び前記第１フリップフロップの出力に連結された第２経路のうち１つの経路を選択し、
前記ダウン信号出力部は他の固定電圧に連結された第３経路及び前記第２フリップフロップの出力に連結された第４経路のうち１つの経路を選択することを特徴とする請求項１１に記載の誤ロック防止回路を利用した遅延ロックループ。
【請求項１３】
前記アップ信号出力部は前記ハーモニックロック状態の時は前記第１経路を選択し、前記ハーモニックロック状態ではない時には前記第２経路を選択することを特徴とする請求項１２に記載の誤ロック防止回路を利用した遅延ロックループ。
【請求項１４】
前記ダウン信号出力部は前記ハーモニックロック状態の時は前記第３経路を選択し、前記ハーモニックロック状態ではない時には前記第４経路を選択することを特徴とする請求項１２に記載の誤ロック防止回路を利用した遅延ロックループ。
【請求項１５】
前記誤ロック防止回路は、
前記検出された位相差信号及び前記複数個の遅延クロックのうち少なくとも１つを選択しその選択されたクロックを用いて論理演算を行い、その結果としてハーモニックロックが生じたことを知らせる特定信号を生成する誤ロック検出器を含むことを特徴とする請求項４に記載の誤ロック防止回路を利用した遅延ロックループ。
【請求項１６】
前記誤ロック検出器は前記特定信号によって前記位相検出器をリセットすることを特徴とする請求項１５に記載の誤ロック防止回路を利用した遅延ロックループ。
【請求項１７】
前記特定信号は、
前記選択されたクロックと前記選択されたクロックから所定時間遅延されたクロックを用いて生成されたパルス信号に基づいた信号であることを特徴とする請求項１５に記載の誤ロック防止回路を利用した遅延ロックループ。
【請求項１８】
前記パルス信号は、
前記選択されたクロック、前記遅延されたクロック、前記遅延されたクロックのうち選択されたクロックのうち１つ以上の変化エッジ（ｔｒａｎｓｉｔｉｏｎ ｅｄｇｅ）を検出することによって生成されたことを特徴とする請求項１７に記載の誤ロック防止回路を利用した遅延ロックループ。
【請求項１９】
誤ロック防止方法において、
（ａ）基準クロック信号から遅延された複数の遅延クロック信号を発生するステップ；
（ｂ）前記基準クロック信号から分周されたクロック信号を発生するステップ；
（ｃ）前記遅延クロック信号の少なくとも一部を用いて前記分周されたクロック信号をサンプリングして論理演算するステップ；
（ｄ）前記複数の遅延クロック信号の前記遅延のうち少なくとも一部が前記基準クロック信号から予め決められた時間遅延以上である時にのみ前記論理演算の結果によって前記複数の遅延クロック信号の前記遅延を減らすようにするステップ；を備えることを特徴とする誤ロック防止方法。
【請求項２０】
前記予め決められた時間遅延は、前記基準クロック信号の１周期に該当する時間であるか、前記基準クロック信号の１周期より２以上の整数倍の時間であることを特徴とする請求項１９に記載の誤ロック防止方法。
【請求項２１】
誤ロック防止方法において、
（ａ）基準クロック信号から遅延された複数の遅延クロック信号を発生するステップ；
（ｂ）前記複数の遅延クロック信号のうち１つを選択し、それと前記基準クロック信号の位相差を比較するステップ；
（ｃ）前記複数の遅延クロック信号のうち他の１つを選択して遷移エッジ（ｔｒａｎｓｉｔｉｏｎ ｅｄｇｅ）を検出するステップ；
（ｄ）前記検出結果と前記位相差比較結果を論理演算するステップ；
（ｅ）前記論理演算の結果によって前記位相差比較をリセット（ｒｅｒｅｔ）するステップ；を備えることを特徴とする誤ロック防止方法。
【請求項２２】
前記遷移エッジの検出結果は前記基準クロック信号の周期より短いパルス信号であることを特徴とする請求項２１に記載の誤ロック防止方法。
【請求項２３】
前記短いパルス信号は前記（ｃ）ステップで選択されたクロック信号及び前記（ｃ）ステップで選択されたクロック信号から遅延された信号を互いに論理演算して発生した信号であることを特徴とする請求項２２に記載の誤ロック防止方法。
【請求項１】
基準クロック信号；
前記基準クロック信号から遅延された複数個の遅延クロック信号；及び
前記複数個の遅延クロック信号のうち少なくとも一部が前記基準クロック信号の１周期内から離れたことを検出する検出器；を備え、
前記検出器は前記基準クロック信号の１周期以内に前記複数個の遅延クロック信号の遷移エッジ（ｔｒａｎｓｉｔｉｏｎ ｅｄｇｅ）のうち１つ以上が存在しない時、誤ロックが生じたことを知らせることを特徴とする誤ロック防止回路。
【請求項２】
前記検出器は、
前記基準クロック信号を分周する分周器；
前記複数個の遅延クロック信号のうち一部又は全部を用いて前記分周器の出力信号をサンプリングする第１サンプラ；
前記第１サンプラの出力信号を再度サンプリングする第２サンプラ；
前記第２サンプラの出力を論理演算する論理部；
を含むことを特徴とする請求項１に記載の誤ロック防止回路。
【請求項３】
前記第１サンプラ及び前記第２サンプラは、
それぞれ複数個のフリップフロップを含むことを特徴とする請求項２に記載の誤ロック防止回路。
【請求項４】
基準クロックと前記基準クロックから所定時間遅延されたフィードバッククロックとを同期させる遅延ロックループにおいて、
前記基準クロックを分周した後、複数個の遅延クロックを用いて前記分周されたクロックを複数回サンプリングし、前記サンプリング結果を論理演算してハーモニックロック信号を生成するハーモニックロック検出器を含む誤ロック防止回路；
前記ハーモニックロック信号が活性化された状態で入力される時に前記基準クロックとフィードバッククロックの位相差が減るようにアップ信号とダウン信号を生成し、スタックロック信号が活性化された状態で入力される時にリセットされて前記基準クロックと前記フィードバッククロックの位相差を検出する位相検出器；
前記アップ信号又はダウン信号に応じて電流をソース（ｓｏｕｒｃｅ）するか電流をシンク（ｓｉｎｋ）するチャージポンプ（ｃｈａｒｇｅ ｐｕｍｐ）；
前記電流に応じた制御電圧を発生させる低域通過フィルタ；及び
前記制御電圧の変化に沿って各遅延時間間隔が増えるか減る複数個の遅延クロックを発生する電圧制御遅延ライン；を備えることを特徴とする誤ロック防止回路を利用した遅延ロックループ。
【請求項５】
前記位相検出器は前記基準クロックが前記フィードバッククロックより１周期以上位相が先行していると前記遅延時間間隔を減少させる信号を発生し、１周期以下位相が遅れていると前記遅延時間間隔を増加させる信号を発生することを特徴とする請求項４に記載の誤ロック防止回路を利用した遅延ロックループ。
【請求項６】
誤ロック防止回路は前記複数個の遅延クロックのうち１つを遅延及び論理演算して立ち上がりエッジ検出信号を生成し前記立ち上がりエッジ検出信号をアップ信号又はダウン信号と論理演算してスタックロック信号を生成するスタックロック検出器をさらに含むことを特徴とする請求項４に記載の誤ロック防止回路を利用した遅延固定ループ。
【請求項７】
前記誤ロック防止回路は、
前記複数個の遅延クロックを用いて前記基準クロックに基づいた分周クロックをサンプリングし論理演算を行う第１誤ロック検出器；及び
前記検出された位相差信号及び前記複数個の遅延クロックのうち一部を用いて他の論理演算を行う第２誤ロック検出器；
を含むことを特徴とする請求項４に記載の誤ロック防止回路を利用した遅延ロックループ。
【請求項８】
前記誤ロック防止回路は前記フィードバッククロックの前記遅延時間が前記基準クロックの１周期を超えたことを検出することを特徴とする請求項４に記載の誤ロック防止回路を利用した遅延ロックループ。
【請求項９】
前記誤ロック防止回路は、
前記基準クロック信号を分周する分周器；
前記複数個の遅延クロック信号のうち一部又は全部を用いて前記分周器の出力信号をサンプリングする第１サンプラ；
前記第１サンプラの出力信号を再度サンプリングする第２サンプラ；及び
前記第２サンプラの出力を論理演算する論理部；
を含むことを特徴とする請求項４に記載の誤ロック防止回路を利用した遅延ロックループ。
【請求項１０】
前記位相検出器は前記ハーモニックロックが検出されるとそこから抜け出すまで前記フィードバッククロックの遅延を持続的に減少させることを特徴とする請求項４に記載の誤ロック防止回路を利用した遅延ロックループ。
【請求項１１】
前記位相検出器は、
前記基準クロックを入力とする第１フリップフロップ；
前記フィードバッククロックを入力とする第２フリップフロップ；
アップ信号を出力するアップ信号出力部；
ダウン信号を出力するダウン信号出力部；
前記第１フリップフロップ及び前記第２フリップフロップのリセット端子に連結されたリセット制御部；
を含むことを特徴とする請求項４に記載の誤ロック防止回路を利用した遅延ロックループ。
【請求項１２】
前記アップ信号出力部は固定電圧に連結された第１経路及び前記第１フリップフロップの出力に連結された第２経路のうち１つの経路を選択し、
前記ダウン信号出力部は他の固定電圧に連結された第３経路及び前記第２フリップフロップの出力に連結された第４経路のうち１つの経路を選択することを特徴とする請求項１１に記載の誤ロック防止回路を利用した遅延ロックループ。
【請求項１３】
前記アップ信号出力部は前記ハーモニックロック状態の時は前記第１経路を選択し、前記ハーモニックロック状態ではない時には前記第２経路を選択することを特徴とする請求項１２に記載の誤ロック防止回路を利用した遅延ロックループ。
【請求項１４】
前記ダウン信号出力部は前記ハーモニックロック状態の時は前記第３経路を選択し、前記ハーモニックロック状態ではない時には前記第４経路を選択することを特徴とする請求項１２に記載の誤ロック防止回路を利用した遅延ロックループ。
【請求項１５】
前記誤ロック防止回路は、
前記検出された位相差信号及び前記複数個の遅延クロックのうち少なくとも１つを選択しその選択されたクロックを用いて論理演算を行い、その結果としてハーモニックロックが生じたことを知らせる特定信号を生成する誤ロック検出器を含むことを特徴とする請求項４に記載の誤ロック防止回路を利用した遅延ロックループ。
【請求項１６】
前記誤ロック検出器は前記特定信号によって前記位相検出器をリセットすることを特徴とする請求項１５に記載の誤ロック防止回路を利用した遅延ロックループ。
【請求項１７】
前記特定信号は、
前記選択されたクロックと前記選択されたクロックから所定時間遅延されたクロックを用いて生成されたパルス信号に基づいた信号であることを特徴とする請求項１５に記載の誤ロック防止回路を利用した遅延ロックループ。
【請求項１８】
前記パルス信号は、
前記選択されたクロック、前記遅延されたクロック、前記遅延されたクロックのうち選択されたクロックのうち１つ以上の変化エッジ（ｔｒａｎｓｉｔｉｏｎ ｅｄｇｅ）を検出することによって生成されたことを特徴とする請求項１７に記載の誤ロック防止回路を利用した遅延ロックループ。
【請求項１９】
誤ロック防止方法において、
（ａ）基準クロック信号から遅延された複数の遅延クロック信号を発生するステップ；
（ｂ）前記基準クロック信号から分周されたクロック信号を発生するステップ；
（ｃ）前記遅延クロック信号の少なくとも一部を用いて前記分周されたクロック信号をサンプリングして論理演算するステップ；
（ｄ）前記複数の遅延クロック信号の前記遅延のうち少なくとも一部が前記基準クロック信号から予め決められた時間遅延以上である時にのみ前記論理演算の結果によって前記複数の遅延クロック信号の前記遅延を減らすようにするステップ；を備えることを特徴とする誤ロック防止方法。
【請求項２０】
前記予め決められた時間遅延は、前記基準クロック信号の１周期に該当する時間であるか、前記基準クロック信号の１周期より２以上の整数倍の時間であることを特徴とする請求項１９に記載の誤ロック防止方法。
【請求項２１】
誤ロック防止方法において、
（ａ）基準クロック信号から遅延された複数の遅延クロック信号を発生するステップ；
（ｂ）前記複数の遅延クロック信号のうち１つを選択し、それと前記基準クロック信号の位相差を比較するステップ；
（ｃ）前記複数の遅延クロック信号のうち他の１つを選択して遷移エッジ（ｔｒａｎｓｉｔｉｏｎ ｅｄｇｅ）を検出するステップ；
（ｄ）前記検出結果と前記位相差比較結果を論理演算するステップ；
（ｅ）前記論理演算の結果によって前記位相差比較をリセット（ｒｅｒｅｔ）するステップ；を備えることを特徴とする誤ロック防止方法。
【請求項２２】
前記遷移エッジの検出結果は前記基準クロック信号の周期より短いパルス信号であることを特徴とする請求項２１に記載の誤ロック防止方法。
【請求項２３】
前記短いパルス信号は前記（ｃ）ステップで選択されたクロック信号及び前記（ｃ）ステップで選択されたクロック信号から遅延された信号を互いに論理演算して発生した信号であることを特徴とする請求項２２に記載の誤ロック防止方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１２−２５３７６２（Ｐ２０１２−２５３７６２Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１２−１２３１９３（Ｐ２０１２−１２３１９３）
【出願日】平成２４年５月３０日（２０１２．５．３０）
【出願人】（５０８０３８０９１）シリコン・ワークス・カンパニー・リミテッド (46)
【氏名又は名称原語表記】Ｓｉｌｉｃｏｎ Ｗｏｒｋｓ Ｃｏ．， ＬＴＤ．
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２４年５月３０日（２０１２．５．３０）
【出願人】（５０８０３８０９１）シリコン・ワークス・カンパニー・リミテッド (46)
【氏名又は名称原語表記】Ｓｉｌｉｃｏｎ Ｗｏｒｋｓ Ｃｏ．， ＬＴＤ．
【Ｆターム（参考）】
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