説明

論理回路

【課題】CMOS半導体集積回路において、パリティ検査等の高速化のために排他的論理和の多段接続回路を高速化する。
【解決手段】2入力排他的論理和が2段以上連続する部分の各々の排他的論理和を相補入出力排他的論理和、すなわち2組の相補信号入力と1組の相補信号出力を有するものとして実現し、かつ正と負の前記相補信号出力を生成するために各々1個ずつのAOI22論理ゲートすなわちAND−OR−NOT複合論理ゲートまたはOAI22論理ゲートすなわちOR−AND−NOT複合論理ゲートを用いることで、排他的論理和1段あたりのゲート段数を削減し高速化する。

【発明の詳細な説明】
【技術分野】
【0001】
本発明はCMOS論理ゲートで構成される論理回路に関連し、とくに排他的論理和の多段接続の動作を高速化する論理回路に関する。
【背景技術】
【0002】
CMOS論理ゲートで構成される論理回路はデジタル半導体集積回路のもっとも一般的な実現手段である。2入力排他的論理和の多段接続構造は、パリティ生成、パリティ検査、ビット誤り訂正などに多用される論理回路であり、半導体集積回路の動作周波数の上昇にともなって回路動作の高速化が求められるようになっている。図15および図16の右側は、2入力排他的論理和XOR2の回路記号である。図18は、64入力1出力のXORツリー回路であり、パリティ生成、パリティ検査にごく普通に使われるものである。図18の破線で囲った内側は、XOR2が直列に4段接続された部分回路となっている。
【0003】
XOR2論理ゲートを構成する第一の一般的方法は、図15の左側に示すように、AOI22論理ゲートすなわちAND−OR−NOT複合論理ゲートが1個とその入力に2個のNOTゲートを配するものである。同図中に論理式も示す。またXOR2論理ゲートを構成する第二の一般的方法は、図16の左側に示すように、AOI21論理ゲートすなわちAND−OR−NOT複合論理ゲートと2入力NORゲートNOR2によるものである。同図中に対応する論理式を示す。論理回路および論理式の一般的解説は下記文献に詳述されている。
【非特許文献1】田丸啓吉著「論理回路の基礎」工学図書 1989年
【0004】
図15および図16の構成によるXOR2は、いずれも論理ゲート2段の内部構成を有している。ここで各論理ゲートはCMOS論理ゲートであり、入力端子と出力端子とは電気的に絶縁されたものを想定している。これはすなわち、トランスミッションゲートで構成され入力端子と出力端子とのあいだに電流経路を有するものは想定していないという意味である。前記の電流経路を有する構成は増幅作用を持たずしばしば電気的特性に問題を生ずるためである。図11はAOI22論理ゲートの回路記号と、それに対応するトランジスタレベルの回路図である。図から明らかなように、入力端子A0、A1、B0、B1はトランジスタのゲートのみに接続し、出力端子XNとのあいだに直接の電流経路を持たない。
【0005】
図15または図16の構成によるXOR2の多段接続回路では、XOR2の段数に対して丁度2倍の論理ゲートが多段接続されることになる。回路の動作速度は、大雑把に言って論理ゲートの多段接続段数に反比例するため、高速動作させるためには、論理ゲートの多段接続段数を減らすことが必要となる。
【発明の開示】
【発明が解決しようとする課題】
【0006】
パリティ検査回路やビット誤り訂正回路にはXOR2の多段接続回路がかならず出現し、デジタル半導体集積回路の動作周波数の向上にともなって、前記XOR2の多段接続回路の高速化が求められている。
図15または図16の構成によるXOR2の多段接続回路では、XOR2の段数に対して丁度2倍の論理ゲートが多段接続されることになるため、高速化にあたっては、論理ゲートの多段接続段数を半減させることのできる回路構成を案出することが課題である。
【課題を解決するための手段】
【0007】
課題を解決するための手段について述べる。
CMOS論理ゲートの組合せで構成される論理回路であって、2入力排他的論理和の多段接続に相当する論理機能を有するものにおいて、連続する2段以上の2入力排他的論理和の多段接続回路を対象に以下の構造を持たせる。すなわち前記2入力排他的論理和として、通常の2入力1出力の排他的論理和に代えて、2組の相補信号入力と1組の相補信号出力を有する相補入出力排他的論理和1を用い、それを多段接続する。さらに、前記相補入出力排他的論理和1が前記相補信号出力の正出力Yおよび負出力YNを生成するために各々ただ1個のAOI22論理ゲートすなわちAND−OR−NOT複合論理ゲートまたはOAI22論理ゲートすなわちOR−AND−NOT複合論理ゲートを用いる構造をとることにより、前記連続する2段以上の2入力排他的論理和におけるゲート接続段数を削減し動作の高速化を図る。
【発明の効果】
【0008】
本発明によれば、2入力排他的論理和の多段接続回路を高速化することができ、パリティ検査やビット誤り訂正を必要とする論理回路およびそれらを含む半導体集積回路の動作速度向上に有効である。
【発明を実施するための最良の形態】
【0009】
CMOS論理ゲートの組合せで構成される論理回路であって、2入力排他的論理和の多段接続に相当する論理機能を有するものを対象とする。
前記2入力排他的論理和の多段接続における途中の連続する2段以上の前記2入力排他的論理和の各々が、2組の相補信号入力と1組の相補信号出力を有する相補入出力排他的論理和1の構造を有し、かつ前記相補入出力排他的論理和1が前記相補信号出力の正出力Yおよび負出力YNを生成するために各々ただ1個のAOI22論理ゲートすなわちAND−OR−NOT複合論理ゲートまたはOAI22論理ゲートすなわちOR−AND−NOT複合論理ゲートを用いる構造をとることにより、前記連続する2段以上の2入力排他的論理和におけるゲート接続段数を削減し動作の高速化を図る。
【0010】
以上の実施の形態に関し、図1から図5および図11、図12、図17、図18を用いて説明する。図1は相補入出力排他的論理和1が2段接続された形態を示す。図1は例えば図17のような2入力排他的論理和の多段接続のうち破線で囲まれた2段分の機能を実現する回路に相当する。図17のような2入力排他的論理和の多段接続は、例えば図18に示すツリー状XOR2回路の一部として出現するものであり、図18の破線で囲まれた内側がその事例である。図1の相補入出力排他的論理和1は、第一の入力Aとその否定入力AN、第二の入力Bとその否定入力BN、第一の出力Yとその否定出力YNの6個の端子を有する。出力Yは入力Aおよび入力Bの排他的論理和となっており、その論理式は図1に示すとおりである。相補入出力排他的論理和1は、入力A、Bとそれらの否定入力AN、BNを備えているため、出力Yを生成するためにただ1個の論理ゲートAOI22またはOAI22を用いることで足りる。出力YNの生成についても同様である。ここで論理ゲートAOI22はAND−OR−NOT複合論理ゲートであり、回路記号、トランジスタレベルの回路図および論理式は図11のとおりである。また論理ゲートOAI22はOR−AND−NOT複合論理ゲートであり、回路記号、トランジスタレベルの回路図および論理式は図12のとおりである。
【0011】
図2は、相補入出力排他的論理和1を2個のAOI22論理ゲートで実現したものであり、出力Yの生成に1個のAOI22論理ゲートを用い、出力YNの生成にも1個のAOI22論理ゲートを用いている。同図中に対応する論理式も示す。図3は、相補入出力排他的論理和1を2個のOAI22論理ゲートで実現したものであり、出力Yの生成に1個のOAI22論理ゲートを用い、出力YNの生成にも1個のOAI22論理ゲートを用いている。同図中に対応する論理式も示す。さらに図4および図5は、相補入出力排他的論理和1を1個のAOI22論理ゲートと1個のOAI22論理ゲートで実現したものであり、図4と図5では出力YおよびYNの生成に用いる論理ゲートの種類が逆となっている。それぞれの図中に対応する論理式も示す。相補入出力排他的論理和1は、入力A、Bとそれらの否定入力AN、BNを備えているため、AOI22論理ゲートおよびOAI22論理ゲートのいずれを用いても、入力結線の変更のみによって出力Yおよび出力YNのいずれをも生成することができる。それらは図2から図5により明らかである。
以上のことから、図1に示す相補入出力排他的論理和1の2段接続回路は、AOI22論理ゲートまたはOAI22論理ゲートの2段接続で実現できることが明らかであり、図15または図16による従来型のXOR2を2段接続した場合に比べて、論理ゲートの多段接続段数を半減することができ、回路動作の高速化を実現した。
【実施例1】
【0012】
AOI22論理ゲートまたはOAI22論理ゲートの負荷遅延が大きい場合には、AOI22論理ゲートおよびOAI22論理ゲートに代えてAO22論理ゲートすなわちAND−OR複合論理ゲートまたはOA22論理ゲートすなわちOR−AND複合論理ゲートを用いて請求項1記載の論理回路を構成することで負荷遅延短縮に効果のある場合がある。
AOI22論理ゲートおよびOAI22論理ゲートは、図11および図12のトランジスタレベルの回路図に示すとおり、2個直列に接続されたMOSトランジスタで出力負荷を駆動する。このため負荷容量の増加に対する出力遅延増加の割合が大きい。これらの論理ゲートを高容量負荷状態、すなわち論理ゲート間接続配線容量の大きい状態で使用すると大きな信号伝播遅延を生じることがあるため、そのような場合には出力負荷容量の増加に対する出力遅延増加の割合が小さい論理ゲートを用いることで遅延短縮が可能である。すなわちAOI22論理ゲートおよびOAI22論理ゲートに代えてAO22論理ゲートまたはOA22論理ゲートを用いると遅延短縮に効果的な場合がある。
【0013】
図6は、相補入出力排他的論理和1を2個のAO22論理ゲートで実現したものであり、同図中に対応する論理式も示す。図7は、相補入出力排他的論理和1を2個のOA22論理ゲートで実現したものであり、同図中に対応する論理式も示す。さらに図8および図9は、相補入出力排他的論理和1を1個のAO22論理ゲートと1個のOA22論理ゲートで実現したものであり、それぞれの図中に対応する論理式も示す。相補入出力排他的論理和1は、入力A、Bとそれらの否定入力AN、BNを備えているため、AO22論理ゲートおよびOA22論理ゲートのいずれを用いても、入力結線の変更のみによって出力Yおよび出力YNのいずれをも生成することができる。それらは図6から図9により明らかである。図6から図9に示した相補入出力排他的論理和1を用いて図1に示す相補入出力排他的論理和1の2段接続回路を構成することができる。
なお、論理ゲート間接続配線容量の大きい状態とは論理ゲート間接続配線長が何らかの理由で長くなっている状態であり、このような場合に図15および図16に示した従来型のXOR2論理ゲートを使用すると、それら従来型のXOR2論理ゲートの出力段にはAND−OR−NOT複合論理ゲートを使用しているために大きな出力遅延を生ずるものである。
【実施例2】
【0014】
AO22論路ゲートの内部構造を3個のNAND2論理ゲートの相互接続で構成して請求項2記載の論理回路を実現することができる。
2入力NANDゲートNAND2は、NOT以外の論理ゲートのなかでもっとも高速なものである。図10に示すように3個のNAND2を用いてAO22論理ゲートを実現することができる。この実現方法を用いると、内部遅延も負荷遅延も小さめに抑えた遅延特性の良いAO22が得られる。図6のAO22として図10の回路を用いることにより、内部遅延も負荷遅延も小さめに抑えた遅延特性の良い相補入出力排他的論理和1が実現でき、さらにそれを2段接続して図1の回路を実現することができる。
図10のAO22は内部がNAND2の2段構成であるため、これで相補入出力排他的論理和1を構成した場合のゲート段数は2段相当となり、一見すると図15および図16に示した従来型XOR2の内部ゲート段数2段と変わらないように見え、遅延短縮の効果に疑問が残るかもしれない。しかしながら、NAND2は負荷容量の増加に対する出力遅延増加の割合がAND−OR−NOT複合ゲート(図15および図16のXOR2の出力段に使用)に比べて十分に小さいために、論理ゲート間接続配線容量の大きい状態で使用するならば、図10のAO22を用いて相補入出力排他的論理和1を構成しそれを多段接続する方が、図15または図16の従来型XOR2を多段接続するよりも短い遅延時間が得られる。
【0015】
図1は、図17のような2入力排他的論理和の多段接続のうち破線で囲まれた2段分の機能を実現する回路に相当するものであった。一方例えば図18のXORツリーのもっとも入力寄りのXOR2では、入力として相補信号が用意されていないため、図15または図16に示す従来型のXOR2と、それらに類似のXNOR2を用いて相補出力YおよびYNを生成するか、あるいは相補入出力排他的論理和1の前段にNOTゲートを2個配置して相補入力を生成する必要がある。
一方例えば図18のXORツリーの出力段のXOR2では、否定出力のYNが不要であるため、通常の相補入出力排他的論理和1からYNを生成する論理ゲートを除いて使用すればよいことになる。
【産業上の利用可能性】
【0016】
本発明は、CMOS半導体集積回路のうち、パリティ生成、パリティ検査、ビット誤り訂正回路を搭載するものに関して、それらの動作速度を向上させる手段として有効である。
【図面の簡単な説明】
【0017】
【図1】本発明による論理回路の構成図である。(実施の形態の一部)
【図2】本発明による論理回路の構成図である。(実施の形態の一部)
【図3】本発明による論理回路の構成図である。(実施の形態の一部)
【図4】本発明による論理回路の構成図である。(実施の形態の一部)
【図5】本発明による論理回路の構成図である。(実施の形態の一部)
【図6】本発明による論理回路の構成図である。(実施例1)
【図7】本発明による論理回路の構成図である。(実施例1)
【図8】本発明による論理回路の構成図である。(実施例1)
【図9】本発明による論理回路の構成図である。(実施例1)
【図10】本発明による論理回路の構成図である。(実施例2)
【図11】論理ゲートの論理記号と回路図と論理式である。
【図12】論理ゲートの論理記号と回路図と論理式である。
【図13】論理ゲートの論理記号と論理式である。
【図14】論理ゲートの論理記号と論理式である。
【図15】従来技術による論理ゲートの回路図と回路記号である。
【図16】従来技術による論理ゲートの回路図と回路記号である。
【図17】論理回路の事例である。
【図18】論理回路の事例である。
【符号の説明】
【0018】
1 相補入出力排他的論理和

【特許請求の範囲】
【請求項1】
CMOS論理ゲートの組合せで構成される論理回路であって、2入力排他的論理和の多段接続に相当する論理機能を有するものにおいて、
前記2入力排他的論理和の多段接続における途中の連続する2段以上の前記2入力排他的論理和の各々が、2組の相補信号入力と1組の相補信号出力を有する相補入出力排他的論理和の構造を有し、かつ前記相補入出力排他的論理和が前記相補信号出力の正および負出力を生成するために各々ただ1個のAOI22論理ゲートすなわちAND−OR−NOT複合論理ゲートまたはOAI22論理ゲートすなわちOR−AND−NOT複合論理ゲートを用いる構造をとることにより、前記連続する2段以上の2入力排他的論理和におけるゲート接続段数を削減し動作の高速化を図った論理回路。
【請求項2】
AOI22論理ゲートまたはOAI22論理ゲートの負荷遅延が大きい場合に、AOI22論理ゲートおよびOAI22論理ゲートに代えてAO22論理ゲートすなわちAND−OR複合論理ゲートまたはOA22論理ゲートすなわちOR−AND複合論理ゲートを用いた請求項1記載の論理回路。
【請求項3】
AO22論路ゲートの内部構造が3個のNAND2論理ゲートの相互接続で構成された請求項2記載の論理回路。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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