負荷駆動回路
【課題】ハイサイドスイッチとして用いられるＮチャネル型のＭＯＳＦＥＴのターンオフ動作に際し、簡単な構成でオフ時間Ｔｏｆｆと立下り時間Ｔｆの最適化が可能な負荷駆動回路を提供する。
【解決手段】電源３と負荷１との間に接続されたハイサイドスイッチとしてパワーＭＯＳＦＥＴ２を用いた負荷駆動回路１０であって、パワーＭＯＳＦＥＴ のゲート電圧Ｖｇと電源３の電源電圧Ｖｐとを比較する比較回路１１と、パワーＭＯＳＦＥＴ２のターンオフ動作においてパワーＭＯＳＦＥＴ２のゲート端子から電荷を放電させる遮断回路１２とを具備し、遮断回路１２によってパワーＭＯＳＦＥＴ２のゲート端子から電荷を放電させる放電速度は、ゲート電圧Ｖｇが電源電圧Ｖｐより高い場合の放電速度よりも、ゲート電圧Ｖｇが電源電圧Ｖｐより低い場合の放電速度が遅くなるように設定されている。
【解決手段】電源３と負荷１との間に接続されたハイサイドスイッチとしてパワーＭＯＳＦＥＴ２を用いた負荷駆動回路１０であって、パワーＭＯＳＦＥＴ のゲート電圧Ｖｇと電源３の電源電圧Ｖｐとを比較する比較回路１１と、パワーＭＯＳＦＥＴ２のターンオフ動作においてパワーＭＯＳＦＥＴ２のゲート端子から電荷を放電させる遮断回路１２とを具備し、遮断回路１２によってパワーＭＯＳＦＥＴ２のゲート端子から電荷を放電させる放電速度は、ゲート電圧Ｖｇが電源電圧Ｖｐより高い場合の放電速度よりも、ゲート電圧Ｖｇが電源電圧Ｖｐより低い場合の放電速度が遅くなるように設定されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷を駆動制御する負荷駆動回路に関し、特にＮチャネル型のパワーＭＯＳＦＥＴのオン／オフを制御することで負荷を駆動制御する負荷駆動回路に関する。
【背景技術】
【０００２】
Ｎチャネル型のパワーＭＯＳＦＥＴ（以下、パワーＮＭＯＳと称す）は、Ｐチャネル型のパワーＭＯＳＦＥＴに比べて、ＯＮ抵抗が低いと共に、大電流を流すことが可能である。従って、ゲート電圧を電源電圧以上に昇圧する必要があるにもかかわらず、電源側で負荷を駆動するハイサイドスイッチとしてもパワーＮＭＯＳが用いられている。
【０００３】
図５に、ランプやソレノイド等の負荷１を駆動するためのハイサイドスイッチとしてパワーＮＭＯＳ２を用いた従来の負荷駆動回路例を示し、図６には、図５の各部の信号波形及び動作波形を示す。
ＮＭＯＳ２のドレイン端子に電源３が接続され、パワーＮＭＯＳ２のソース端子が負荷１を介して接地端子に接続されている。また、パワーＮＭＯＳ２のゲート端子は昇圧回路４の出力端子に接続され、パワーＮＭＯＳ２のゲート端子と昇圧回路４の出力端子との接続点にＮＭＯＳ５のドレイン端子が接続されている。さらに、ＮＭＯＳ５のソース端子は電流源６を介して接地端子に接続され、ＮＭＯＳ５のゲート端子は駆動回路７の出力端子に接続されている。
【０００４】
昇圧回路４の入力端子と駆動回路７の入力端子には、パワーＮＭＯＳ２のオン／オフを制御する駆動信号Ｖｉｎが入力される。駆動信号は、ｈｉｇｈ又はＬｏｗの２レベル間を変化する矩形波である。駆動信号Ｖｉｎがｈｉｇｈになると昇圧回路４によってパワーＮＭＯＳ２のゲート電圧Ｖｇがドレイン端子に印加される電源３の電源電圧より高い電圧になるまで充電される。これにより、パワーＮＭＯＳ２がターンオンされ、導通状態（オン状態）となり、負荷１に電流が流れる。昇圧回路４がパワーＮＭＯＳ２をターンオンさせる駆動回路として機能する。
【０００５】
一方、駆動回路７は、駆動信号Ｖｉｎを反転させた信号を出力するインバータ等の回路であり、駆動信号ＶｉｎがＬｏｗになると駆動回路７によってＮＭＯＳ５が導通状態となる。ＮＭＯＳ５が導通状態となると、電流源６によってパワーＮＭＯＳ２のゲート端子から電荷が放電される。これにより、ゲート電圧Ｖｇが下げられ、パワーＮＭＯＳ２がターンオフされ、遮断状態（オフ状態）となる。ＮＭＯＳ５、電流源６及び駆動回路７が遮断回路８として機能する。
【０００６】
従来の負荷駆動回路におけるパワーＮＭＯＳ２のターンオフ動作について図６を参照して更に詳細に説明する。
図６（ａ）に示すように、時刻ｔ１において駆動信号ＶｉｎがＬｏｗになると、ＮＭＯＳ５が導通状態となって、電流源６によってパワーＮＭＯＳ２のゲート端子から電荷を引き抜かれるため、図６（ｂ）に示すように、時刻ｔ１〜ｔ３にかけてパワーＮＭＯＳ２のゲート電圧Ｖｇは減少する。ゲート電圧ＶｇがパワーＮＭＯＳ２の閾値電圧Ｖｔｈ近傍まで減少すると、パワーＮＭＯＳ２はターンオフされるため、図６（ｃ）の時刻ｔ２に示すように、負荷１に接続されているソース端子の電圧（以下、出力電圧と称す）Ｖｏｕｔも低下してゆく。一般的に、駆動信号がＨｉｇｈからＬｏｗに変化してから、出力電圧Ｖｏｕｔが低下を開始するまでの時間がオフ時間Ｔｏｆｆ、出力電圧Ｖｏｕｔが低下し始めてから立下り切るまでの時間が立下り時間Ｔｆとそれぞれ呼ばれており、オフ時間Ｔｏｆｆは応答性の観点から短い方が好ましく、一方、立下り時間Ｔｆはノイズ（ｄＶ／ｄｔ）の観点から必ずしも最短とする必要はなく、ノイズとターンオフ損失との兼ね合いで決定される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０６−２９１６３１号公報
【特許文献２】特開２００３−２８４３１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述の従来技術では、パワーＮＭＯＳ２のゲート端子から引き抜く電荷量、すなわちパワーＮＭＯＳ２のゲート端子から放電させる電荷量は電流源１に依存されて一定であるため、オフ時間Ｔｏｆｆ及び立下り時間Ｔｆは、電流源１によって一義的に決定されてしまい、オフ時間Ｔｏｆｆと立下り時間Ｔｆとを個別に調整することができないという問題があった。
【０００９】
なお、ローサイドスイッチとして絶縁ゲート型バイポーラトランジスタを用いた負荷駆動回路においては、絶縁ゲート型バイポーラトランジスタのコレクタ電圧やゲート電圧を基準電圧と比較し、当該比較結果に応じてゲート端子から放電させる電荷量を変化させることで、オフ時間Ｔｏｆｆと立下り時間Ｔｆとを個別に調整する技術が提案されている（例えば、特許文献１、２参照）。
【００１０】
しかしながら、特許文献１、２の負荷駆動回路では、コレクタ電圧やゲート電圧と比較する基準電圧を生成するための基準電圧生成回路を設ける必要があり、回路構成が複雑になってしまう。
【００１１】
本発明の目的は、上記問題点に鑑みて従来技術の上記問題を解決し、ハイサイドスイッチとして用いられるＮチャネル型のＭＯＳＦＥＴのターンオフ動作に際し、簡単な構成でオフ時間Ｔｏｆｆと立下り時間Ｔｆの最適化が可能な負荷駆動回路を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の負荷駆動回路は、電源と負荷との間に接続されたハイサイドスイッチとしてＮチャネル型のパワーＭＯＳＦＥＴを用いた負荷駆動回路であって、前記パワーＭＯＳＦＥＴのゲート電圧と前記電源の電源電圧とを比較する比較回路と、前記パワーＭＯＳＦＥＴのターンオフ動作において前記パワーＭＯＳＦＥＴのゲート端子から電荷を放電させる遮断回路とを具備し、前記パワーＭＯＳＦＥＴのゲート端子から電荷を放電させる放電速度は、前記ゲート電圧が前記電源電圧より高い場合と比較して、前記ゲート電圧が前記電源電圧より低い場合を遅く切り換えることを特徴とする。
また、本発明の負荷駆動回路において、前記遮断回路は、第１の抵抗と第２の抵抗とを具備し、前記ゲート電圧が前記電源電圧より高い場合には、前記第１の抵抗及び前記第２の抵抗を介して前記パワーＭＯＳＦＥＴのゲート端子から電荷を放電させ、前記ゲート電圧が前記電源電圧より低い場合には、前記第２の抵抗のみを介して前記パワーＭＯＳＦＥＴのゲート端子から電荷を放電させることを特徴とする。
また、本発明の負荷駆動回路において、前記比較回路は、一方端が前記パワーＭＯＳＦＥＴのゲート端子と接続された抵抗と、当該抵抗の他方端とアノードが接続され、カソードが前記電源に接続されたダイオードと、前記抵抗と前記ダイオードとの接続点がゲート端子に、前記パワーＭＯＳＦＥＴのゲート端子がソース端子にそれぞれ接続されたＰチャネル型のＭＯＳＦＥＴからなるスイッチ素子とを具備し、前記比較回路の前記スイッチ素子によって前記第１の抵抗を流れる電流路を開閉させることを特徴とする。
また、本発明の負荷駆動回路において、前記遮断回路は、第１の電流源と第２の電流源とを具備し、前記ゲート電圧が前記電源電圧より高い場合には、前記第１の電流源及び前記第２の電流源を用いて前記パワーＭＯＳＦＥＴのゲート端子から電荷を放電させ、前記ゲート電圧が前記電源電圧より低い場合には、前記第２の電流源のみを用いて前記パワーＭＯＳＦＥＴのゲート端子から電荷を放電させることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、遮断回路によってパワーＭＯＳＦＥＴのゲート端子から電荷を放電させる放電速度を、ゲート電圧が電源電圧より高い場合の放電速度よりも、ゲート電圧が電源電圧より低い場合の放電速度を遅く切り換えることにより、ハイサイドスイッチとして用いられるＮチャネル型のＭＯＳＦＥＴのターンオフ動作に際し、簡単な構成でオフ時間Ｔｏｆｆと立下り時間Ｔｆの最適化が可能になるという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】本発明による第１実施形態の負荷駆動回路の概略構成を示したブロック図である。
【図２】図１の各部の信号波形及び動作波形を示す波形図である。
【図３】図１に示す比較回路及び遮断回路の具体的な回路構成を示す回路構成図である。
【図４】本発明による第２実施形態の負荷駆動回路の概略構成を示したブロック図である。
【図５】従来の負荷駆動回路の概略構成を示したブロック図である。
【図６】図５の各部の信号波形及び動作波形を示す波形図である。
【発明を実施するための形態】
【００１５】
（第１実施形態）
図１に、ランプやソレノイド等の負荷１を駆動するためのハイサイドスイッチとしてＮチャネル型のパワーＭＯＳＦＥＴ（以下、パワーＮＭＯＳと称す）２を用いた第１実施形態の負荷駆動回路１０の概略構成例を示す。
第１実施形態の負荷駆動回路１０は、負荷１を駆動するためのハイサイドスイッチとしてパワーＮＭＯＳ２と、電力を供給する電源３と、駆動信号Ｖｉｎを昇圧させる昇圧回路４と、電源３の電源電圧ＶｐとパワーＮＭＯＳ２のゲート電圧Ｖｇとを比較する比較器１１と、ターンオフ動作に際し、パワーＮＭＯＳ２のゲート端子から電荷を放電させてパワーＮＭＯＳ２を遮断させる遮断回路１２とからなる。
【００１６】
パワーＮＭＯＳ２のドレイン端子に電源３が接続され、パワーＮＭＯＳ２のソース端子が負荷１を介して接地端子に接続されている。また、パワーＮＭＯＳ２のゲート端子は昇圧回路４の出力端子に接続され、昇圧回路４の入力端子には、パワーＮＭＯＳ２のオン／オフを制御する駆動信号Ｖｉｎが入力される。駆動信号は、ｈｉｇｈ又はＬｏｗの２レベル間を変化する矩形波である。駆動信号Ｖｉｎがｈｉｇｈになると昇圧回路４によってパワーＮＭＯＳ２のゲート電圧Ｖｇがドレイン端子に印加される電源３の電源電圧Ｖｐより高い電圧になるまで充電される。これにより、パワーＮＭＯＳ２がターンオンされ、導通状態（オン状態）となり、負荷１に電流が流れる。昇圧回路４がパワーＮＭＯＳ２をターンオンさせる駆動回路として機能する。
【００１７】
比較器１１の反転入力端子は電源３とパワーＮＭＯＳ２のドレイン端子との接続点に接続されていると共に、比較器１１の非反転入力端子はパワーＮＭＯＳ２のゲート端子と昇圧回路４の出力端子との接続点に接続されている。また、比較器１１の出力端子は遮断回路１２に接続され、電源３の電源電圧ＶｐとパワーＮＭＯＳ２のゲート電圧Ｖｇとを比較した比較結果が遮断回路１２に出力される。
【００１８】
遮断回路１２には、パワーＮＭＯＳ２のオン／オフを制御する駆動信号Ｖｉｎが入力され、駆動信号ＶｉｎがＬｏｗになると、パワーＮＭＯＳ２のゲート端子から電荷を放電させることで、パワーＮＭＯＳ２をターンオフさせる。ここで遮断回路１２は、比較機１１の比較結果に応じて、パワーＮＭＯＳ２のゲート端子から電荷を放電させる放電電荷量を切り換える。すなわち放電電荷量を大から小へと２段階に切り換えることで放電速度を変化させる。これにより、パワーＮＭＯＳ２のターンオフ動作におけるパワーＮＭＯＳ２のゲート電圧Ｖｇは、電源３の電源電圧Ｖｐになるまで急激に減少した後に、緩やかに減少されることになり、オフ時間Ｔｏｆｆと立下り時間Ｔｆの最適化が可能になる。
【００１９】
第１実施形態の負荷駆動回路１０におけるパワーＮＭＯＳ２のターンオフ動作について図２を参照して更に詳細に説明する。
図２（ａ）に示すように、時刻ｔ１に駆動信号ＶｉｎがＬｏｗになると、遮断回路１２によってパワーＮＭＯＳ２のゲート端子から電荷が引き抜かれるため、図２（ｂ）に示すように、パワーＮＭＯＳ２のゲート電圧Ｖｇは減少する。ここで、パワーＮＭＯＳ２のゲート端子から電荷を放電させる放電電荷量は、時刻ｔ１〜ｔ２の期間にかけてパワーＮＭＯＳ２のゲート電圧Ｖｇが電源３の電源電圧Ｖｐよりも高い時には大きく、時刻ｔ２〜ｔ３の期間にかけて電源３の電源電圧Ｖｐよりも低くなった時には小さくなるように、遮断回路１２によって２段階に切り換えられる。このため、パワーＮＭＯＳ２のゲート電圧Ｖｇは、電源電圧Ｖｐに達するまで急激に減少した後、緩やかに減少することになる。
このように、パワーＮＭＯＳ２のゲート電圧Ｖｇの放電電荷量を切り換えることにより、駆動信号ＶｉｎがＨｉｇｈからＬｏｗに変化してから、出力電圧Ｖｏｕｔが低下を開始するまでの時間であるオフ時間Ｔｏｆｆを短くすることができる。
【００２０】
次に、図２（ｃ）の時刻ｔ３で示すように、ゲート電圧ＶｇがパワーＮＭＯＳ２の閾値電圧Ｖｔｈ近傍まで下がると、パワーＮＭＯＳ２は遮断される。負荷１に接続されているソース端子の電圧（以下、出力電圧と称す）Ｖｏｕｔは、時刻ｔ２〜ｔ３に示すように、パワーＮＭＯＳ２のゲート電圧Ｖｇに応じて減少する。パワーＮＭＯＳ２のゲート電圧Ｖｇが電源電圧Ｖｐよりも小さくなると、遮断回路１２によりパワーＮＭＯＳ２のゲート端子から電荷を放電させる放電電荷量が小さく切り換えられるため、ゲート電圧Ｖｇの減少は緩やかになり、出力電圧Ｖｏｕｔの変化も緩やかになる。
このように、パワーＮＭＯＳ２のゲート端子から電荷を放電させる放電電荷量を切り換えることで、出力電圧Ｖｏｕｔが低下し始めてから下がり切るまでの立下り時間Ｔｆを変えることなく、駆動信号がＬＯＷに変化してから出力電圧Ｖｏｕｔが低下するまでのオフ時間Ｔｏｆｆのみ短くすることが可能になる。
【００２１】
図３に、比較回路１１及び遮断回路１２の具体的な回路構成を示す
図３を参照すると、比較回路１１は、Ｐチャネル型のＭＯＳＦＥＴ（以下、ＰＭＯＳと称す）１３と、抵抗１４と、ダイオード１５で構成されている。
【００２２】
比較回路１１の回路構成は、ＰＭＯＳ１３のソース端子がパワーＮＭＯＳ２のゲート端子に接続され、ＰＭＯＳ１３のゲート端子とパワーＮＭＯＳ２のゲート端子との間に抵抗１４が接続されている。また、ＰＭＯＳ１３のゲート端子と抵抗１４の接続点がダイオード１５のアノードに接続され、ダイオード１５のカソードがパワーＮＭＯＳ２のドレイン端子と電源３との接続点に接続されている。
【００２３】
パワーＮＭＯＳ２のゲート電圧Ｖｇが電源３の電源電圧Ｖｐよりも高い場合には、ダイオード１５が順方向となるので、パワーＮＭＯＳ２のゲート端子から抵抗１４、ダイオード１５を通って電流が流れる。従って、ＰＭＯＳ１３のゲート電圧Ｖｇは、ソース電圧に対してマイナスになって、ＰＭＯＳ１３は導通状態となる。一方、パワーＮＭＯＳ２のゲート電圧Ｖｇが電源３の電源電圧Ｖｐ以下の場合には、ダイオード１５が逆方向となるので、抵抗１４に電流が流れることなく、ＰＭＯＳ１３のゲート電圧Ｖｇとソース電圧とは同電位となり、ＰＭＯＳ１３は遮断状態となる。
【００２４】
遮断回路１２は、ＮＭＯＳ５と、駆動回路７と、第１の抵抗１６と、第２の抵抗１７で構成されている。
ＮＭＯＳ５のドレイン端子とＮＭＯＳ１３のドレイン端子とが第１の抵抗１６を介して接続されていると共に、ＮＭＯＳ５のドレイン端子とパワーＮＭＯＳ２のゲート端子とが第２の抵抗１７を介して接続されている。また、ＮＭＯＳ５のソース端子は接地端子と接続され、ゲート端子は駆動回路７の出力端子に接続されている。
【００２５】
駆動回路７は、駆動信号Ｖｉｎを反転させた信号を出力するインバータ等の回路であり、駆動信号ＶｉｎがＬｏｗになると駆動回路７によってＮＭＯＳ５が導通状態となる。ＮＭＯＳ５が導通状態となると、第１の抵抗１６と第２の抵抗１７を通って電流が流れ、パワーＮＭＯＳ２のゲート端子から電荷が引き抜かれることになる。このとき、パワーＮＭＯＳ２のゲート電圧Ｖｇが減少する速度、すなわちパワーＮＭＯＳ２のゲート端子から電荷を放電させる放電速度は第１の抵抗１６と第２の抵抗１７の大きさ（第１の抵抗１６と第２の抵抗１７の合成抵抗値）で決められる。なお、駆動信号ＶｉｎがＨｉｇｈからＬｏｗになった直後は、ＰＭＯＳ１３のゲート電圧Ｖｇはソース電圧に対してマイナスであり、ＰＭＯＳ１３は導通状態となっているため、パワーＮＭＯＳ２のゲート端子から第１の抵抗１６を通って電流が流れることになる。
【００２６】
パワーＮＭＯＳ２のゲート端子から電荷が引き抜かれ、パワーＮＭＯＳ２のゲート電圧Ｖｇが電源３の電源電圧Ｖｐ以下になると、ＰＭＯＳ１３のゲート電圧Ｖｇとソース電圧とは同電位となるため、ＰＭＯＳ１３は遮断状態となる。これにより、パワーＮＭＯＳ２のゲート端子からの電荷の放電は第２の抵抗１７からの放電のみに切り換わる。従って、
パワーＮＭＯＳ２のゲート端子からの電荷の放電速度は、第１の抵抗１６と第２の抵抗１７の合成抵抗値から第２の抵抗１７の抵抗値による放電に切り換わり遅く変化する。
【００２７】
このように、パワーＮＭＯＳ２のゲート電圧Ｖｇが電源３の電源電圧Ｖｐになるまでは、パワーＮＭＯＳ２のゲート電圧Ｖｇが減少する速度が第１の抵抗１６と第２の抵抗１７の合成抵抗値で決められ、パワーＮＭＯＳ２のゲート電圧Ｖｇが電源３の電源電圧Ｖｐになった以降は、パワーＮＭＯＳ２のゲート電圧Ｖｇが減少する速度が第２の抵抗１７の抵抗値で決められる。従って、第１の抵抗１６と第２の抵抗１７の抵抗値を調節することで、オフ時間Ｔｏｆｆと立下り時間Ｔｆを最適化することが可能になる。なお、第１の抵抗１６と第２の抵抗１７の合成抵抗値は、第２の抵抗１７のみの抵抗値よりも小さいため、オフ時間Ｔｏｆｆは短く、一方、立下り時間Ｔｆは相対的に遅くする、又は従来の時間を保持することができる。
【００２８】
（第２実施形態）
図４に、ランプやソレノイド等の負荷１を駆動するためのハイサイドスイッチとしてパワーＮＭＯＳ２を用いた第２実施形態の負荷駆動回路２０の概略構成例を示す。
第２実施形態の負荷駆動回路２０では、第１実施形態の負荷駆動回路１０の遮断回路１２の構成を変更した遮断回路１２ａが採用されている。
【００２９】
遮断回路１２ａは、ＮＭＯＳ５、５ａと、電流源６、６ａと、駆動回路７、７ａとで構成されている。ＮＭＯＳ５のドレイン端子はパワーＮＭＯＳ２のゲート端子と昇圧回路４の出力端子との接続点に接続され、ＮＭＯＳ５のソース端子は電流源６を介して接地端子に接続され、ＮＭＯＳ５のゲート端子は駆動回路７の出力端子に接続されている。また、ＮＭＯＳ５ａのドレイン端子はパワーＮＭＯＳ２のゲート端子と昇圧回路４の出力端子との接続点に接続され、ＮＭＯＳ５ａのソース端子は電流源６ａを介して接地端子に接続され、ＮＭＯＳ５ａのゲート端子は駆動回路７ａの出力端子に接続されている。さらに、駆動回路７、７ａには、駆動信号Ｖｉｎが入力されると共に、駆動回路７ａは比較器１１の出力端子と接続されている。
【００３０】
駆動回路７は、駆動信号Ｖｉｎを反転させた信号を出力するインバータ等の回路であり、駆動信号ＶｉｎがＬｏｗになると駆動回路７によってＮＭＯＳ５が導通状態となる。また、駆動回路７ａは、駆動信号Ｖｉｎを反転させた信号を出力するインバータ等の回路と、比較器１１の出力と駆動信号Ｖｉｎを反転させた信号との論理和をとるＡＮＤ回路とで構成され、駆動信号ＶｉｎがＬｏｗになり、且つ比較器１１の出力がＨｉｇｈ、すなわちパワーＮＭＯＳ２のゲート電圧Ｖｇが電源３の電源電圧Ｖｐよりも高い場合にＮＭＯＳ５ａが導通状態となる。
【００３１】
これにより、駆動信号ＶｉｎがＬｏｗになり、パワーＮＭＯＳ２のゲート電圧Ｖｇが電源３の電源電圧Ｖｐになるまでは、電流源６と電流源６ａとによってパワーＮＭＯＳ２のゲート端子から電荷が放電され、パワーＮＭＯＳ２のゲート電圧Ｖｇが電源３の電源電圧Ｖｐになった以降は、電流源６のみによってパワーＮＭＯＳ２のゲート端子から電荷が放電される。従って、電流源６と電流源６ａを調節することで、オフ時間Ｔｏｆｆと立下り時間Ｔｆを最適化することが可能になる。なお、電流源６と電流源６ａとで放電させる電荷量は、電流源６のみで放電させる電荷量よりも少ないため、オフ時間Ｔｏｆｆは短く、一方、立下り時間Ｔｆは遅くすることができる。
【００３２】
以上、本発明を具体的な実施形態で説明したが、上記実施形態は一例であって、本発明の趣旨を逸脱しない範囲で変更して実施できることは言うまでも無い。
【符号の説明】
【００３３】
１・・・負荷
２・・・Ｎチャネル型のパワーＭＯＳＦＥＴ（パワーＮＭＯＳ）
３・・・電源
４・・・昇圧回路
５、５ａ・・・Ｎチャネル型のＭＯＳＦＥＴ（ＮＭＯＳ）
６、６ａ・・・電流源
７、７ａ・・・駆動回路
１０、２０・・・負荷駆動回路
１１・・・比較器
８、１２、１２ａ・・・遮断回路
１３・・・Ｐチャネル型のＭＯＳＦＥＴ（ＰＭＯＳ）
１４・・・抵抗
１５・・・ダイオード
１６・・・第１の抵抗
１７・・・第２の抵抗
Ｔｆ・・・立下り時間
Ｔｏｆｆ・・・オフ時間
【技術分野】
【０００１】
本発明は、負荷を駆動制御する負荷駆動回路に関し、特にＮチャネル型のパワーＭＯＳＦＥＴのオン／オフを制御することで負荷を駆動制御する負荷駆動回路に関する。
【背景技術】
【０００２】
Ｎチャネル型のパワーＭＯＳＦＥＴ（以下、パワーＮＭＯＳと称す）は、Ｐチャネル型のパワーＭＯＳＦＥＴに比べて、ＯＮ抵抗が低いと共に、大電流を流すことが可能である。従って、ゲート電圧を電源電圧以上に昇圧する必要があるにもかかわらず、電源側で負荷を駆動するハイサイドスイッチとしてもパワーＮＭＯＳが用いられている。
【０００３】
図５に、ランプやソレノイド等の負荷１を駆動するためのハイサイドスイッチとしてパワーＮＭＯＳ２を用いた従来の負荷駆動回路例を示し、図６には、図５の各部の信号波形及び動作波形を示す。
ＮＭＯＳ２のドレイン端子に電源３が接続され、パワーＮＭＯＳ２のソース端子が負荷１を介して接地端子に接続されている。また、パワーＮＭＯＳ２のゲート端子は昇圧回路４の出力端子に接続され、パワーＮＭＯＳ２のゲート端子と昇圧回路４の出力端子との接続点にＮＭＯＳ５のドレイン端子が接続されている。さらに、ＮＭＯＳ５のソース端子は電流源６を介して接地端子に接続され、ＮＭＯＳ５のゲート端子は駆動回路７の出力端子に接続されている。
【０００４】
昇圧回路４の入力端子と駆動回路７の入力端子には、パワーＮＭＯＳ２のオン／オフを制御する駆動信号Ｖｉｎが入力される。駆動信号は、ｈｉｇｈ又はＬｏｗの２レベル間を変化する矩形波である。駆動信号Ｖｉｎがｈｉｇｈになると昇圧回路４によってパワーＮＭＯＳ２のゲート電圧Ｖｇがドレイン端子に印加される電源３の電源電圧より高い電圧になるまで充電される。これにより、パワーＮＭＯＳ２がターンオンされ、導通状態（オン状態）となり、負荷１に電流が流れる。昇圧回路４がパワーＮＭＯＳ２をターンオンさせる駆動回路として機能する。
【０００５】
一方、駆動回路７は、駆動信号Ｖｉｎを反転させた信号を出力するインバータ等の回路であり、駆動信号ＶｉｎがＬｏｗになると駆動回路７によってＮＭＯＳ５が導通状態となる。ＮＭＯＳ５が導通状態となると、電流源６によってパワーＮＭＯＳ２のゲート端子から電荷が放電される。これにより、ゲート電圧Ｖｇが下げられ、パワーＮＭＯＳ２がターンオフされ、遮断状態（オフ状態）となる。ＮＭＯＳ５、電流源６及び駆動回路７が遮断回路８として機能する。
【０００６】
従来の負荷駆動回路におけるパワーＮＭＯＳ２のターンオフ動作について図６を参照して更に詳細に説明する。
図６（ａ）に示すように、時刻ｔ１において駆動信号ＶｉｎがＬｏｗになると、ＮＭＯＳ５が導通状態となって、電流源６によってパワーＮＭＯＳ２のゲート端子から電荷を引き抜かれるため、図６（ｂ）に示すように、時刻ｔ１〜ｔ３にかけてパワーＮＭＯＳ２のゲート電圧Ｖｇは減少する。ゲート電圧ＶｇがパワーＮＭＯＳ２の閾値電圧Ｖｔｈ近傍まで減少すると、パワーＮＭＯＳ２はターンオフされるため、図６（ｃ）の時刻ｔ２に示すように、負荷１に接続されているソース端子の電圧（以下、出力電圧と称す）Ｖｏｕｔも低下してゆく。一般的に、駆動信号がＨｉｇｈからＬｏｗに変化してから、出力電圧Ｖｏｕｔが低下を開始するまでの時間がオフ時間Ｔｏｆｆ、出力電圧Ｖｏｕｔが低下し始めてから立下り切るまでの時間が立下り時間Ｔｆとそれぞれ呼ばれており、オフ時間Ｔｏｆｆは応答性の観点から短い方が好ましく、一方、立下り時間Ｔｆはノイズ（ｄＶ／ｄｔ）の観点から必ずしも最短とする必要はなく、ノイズとターンオフ損失との兼ね合いで決定される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０６−２９１６３１号公報
【特許文献２】特開２００３−２８４３１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述の従来技術では、パワーＮＭＯＳ２のゲート端子から引き抜く電荷量、すなわちパワーＮＭＯＳ２のゲート端子から放電させる電荷量は電流源１に依存されて一定であるため、オフ時間Ｔｏｆｆ及び立下り時間Ｔｆは、電流源１によって一義的に決定されてしまい、オフ時間Ｔｏｆｆと立下り時間Ｔｆとを個別に調整することができないという問題があった。
【０００９】
なお、ローサイドスイッチとして絶縁ゲート型バイポーラトランジスタを用いた負荷駆動回路においては、絶縁ゲート型バイポーラトランジスタのコレクタ電圧やゲート電圧を基準電圧と比較し、当該比較結果に応じてゲート端子から放電させる電荷量を変化させることで、オフ時間Ｔｏｆｆと立下り時間Ｔｆとを個別に調整する技術が提案されている（例えば、特許文献１、２参照）。
【００１０】
しかしながら、特許文献１、２の負荷駆動回路では、コレクタ電圧やゲート電圧と比較する基準電圧を生成するための基準電圧生成回路を設ける必要があり、回路構成が複雑になってしまう。
【００１１】
本発明の目的は、上記問題点に鑑みて従来技術の上記問題を解決し、ハイサイドスイッチとして用いられるＮチャネル型のＭＯＳＦＥＴのターンオフ動作に際し、簡単な構成でオフ時間Ｔｏｆｆと立下り時間Ｔｆの最適化が可能な負荷駆動回路を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の負荷駆動回路は、電源と負荷との間に接続されたハイサイドスイッチとしてＮチャネル型のパワーＭＯＳＦＥＴを用いた負荷駆動回路であって、前記パワーＭＯＳＦＥＴのゲート電圧と前記電源の電源電圧とを比較する比較回路と、前記パワーＭＯＳＦＥＴのターンオフ動作において前記パワーＭＯＳＦＥＴのゲート端子から電荷を放電させる遮断回路とを具備し、前記パワーＭＯＳＦＥＴのゲート端子から電荷を放電させる放電速度は、前記ゲート電圧が前記電源電圧より高い場合と比較して、前記ゲート電圧が前記電源電圧より低い場合を遅く切り換えることを特徴とする。
また、本発明の負荷駆動回路において、前記遮断回路は、第１の抵抗と第２の抵抗とを具備し、前記ゲート電圧が前記電源電圧より高い場合には、前記第１の抵抗及び前記第２の抵抗を介して前記パワーＭＯＳＦＥＴのゲート端子から電荷を放電させ、前記ゲート電圧が前記電源電圧より低い場合には、前記第２の抵抗のみを介して前記パワーＭＯＳＦＥＴのゲート端子から電荷を放電させることを特徴とする。
また、本発明の負荷駆動回路において、前記比較回路は、一方端が前記パワーＭＯＳＦＥＴのゲート端子と接続された抵抗と、当該抵抗の他方端とアノードが接続され、カソードが前記電源に接続されたダイオードと、前記抵抗と前記ダイオードとの接続点がゲート端子に、前記パワーＭＯＳＦＥＴのゲート端子がソース端子にそれぞれ接続されたＰチャネル型のＭＯＳＦＥＴからなるスイッチ素子とを具備し、前記比較回路の前記スイッチ素子によって前記第１の抵抗を流れる電流路を開閉させることを特徴とする。
また、本発明の負荷駆動回路において、前記遮断回路は、第１の電流源と第２の電流源とを具備し、前記ゲート電圧が前記電源電圧より高い場合には、前記第１の電流源及び前記第２の電流源を用いて前記パワーＭＯＳＦＥＴのゲート端子から電荷を放電させ、前記ゲート電圧が前記電源電圧より低い場合には、前記第２の電流源のみを用いて前記パワーＭＯＳＦＥＴのゲート端子から電荷を放電させることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、遮断回路によってパワーＭＯＳＦＥＴのゲート端子から電荷を放電させる放電速度を、ゲート電圧が電源電圧より高い場合の放電速度よりも、ゲート電圧が電源電圧より低い場合の放電速度を遅く切り換えることにより、ハイサイドスイッチとして用いられるＮチャネル型のＭＯＳＦＥＴのターンオフ動作に際し、簡単な構成でオフ時間Ｔｏｆｆと立下り時間Ｔｆの最適化が可能になるという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】本発明による第１実施形態の負荷駆動回路の概略構成を示したブロック図である。
【図２】図１の各部の信号波形及び動作波形を示す波形図である。
【図３】図１に示す比較回路及び遮断回路の具体的な回路構成を示す回路構成図である。
【図４】本発明による第２実施形態の負荷駆動回路の概略構成を示したブロック図である。
【図５】従来の負荷駆動回路の概略構成を示したブロック図である。
【図６】図５の各部の信号波形及び動作波形を示す波形図である。
【発明を実施するための形態】
【００１５】
（第１実施形態）
図１に、ランプやソレノイド等の負荷１を駆動するためのハイサイドスイッチとしてＮチャネル型のパワーＭＯＳＦＥＴ（以下、パワーＮＭＯＳと称す）２を用いた第１実施形態の負荷駆動回路１０の概略構成例を示す。
第１実施形態の負荷駆動回路１０は、負荷１を駆動するためのハイサイドスイッチとしてパワーＮＭＯＳ２と、電力を供給する電源３と、駆動信号Ｖｉｎを昇圧させる昇圧回路４と、電源３の電源電圧ＶｐとパワーＮＭＯＳ２のゲート電圧Ｖｇとを比較する比較器１１と、ターンオフ動作に際し、パワーＮＭＯＳ２のゲート端子から電荷を放電させてパワーＮＭＯＳ２を遮断させる遮断回路１２とからなる。
【００１６】
パワーＮＭＯＳ２のドレイン端子に電源３が接続され、パワーＮＭＯＳ２のソース端子が負荷１を介して接地端子に接続されている。また、パワーＮＭＯＳ２のゲート端子は昇圧回路４の出力端子に接続され、昇圧回路４の入力端子には、パワーＮＭＯＳ２のオン／オフを制御する駆動信号Ｖｉｎが入力される。駆動信号は、ｈｉｇｈ又はＬｏｗの２レベル間を変化する矩形波である。駆動信号Ｖｉｎがｈｉｇｈになると昇圧回路４によってパワーＮＭＯＳ２のゲート電圧Ｖｇがドレイン端子に印加される電源３の電源電圧Ｖｐより高い電圧になるまで充電される。これにより、パワーＮＭＯＳ２がターンオンされ、導通状態（オン状態）となり、負荷１に電流が流れる。昇圧回路４がパワーＮＭＯＳ２をターンオンさせる駆動回路として機能する。
【００１７】
比較器１１の反転入力端子は電源３とパワーＮＭＯＳ２のドレイン端子との接続点に接続されていると共に、比較器１１の非反転入力端子はパワーＮＭＯＳ２のゲート端子と昇圧回路４の出力端子との接続点に接続されている。また、比較器１１の出力端子は遮断回路１２に接続され、電源３の電源電圧ＶｐとパワーＮＭＯＳ２のゲート電圧Ｖｇとを比較した比較結果が遮断回路１２に出力される。
【００１８】
遮断回路１２には、パワーＮＭＯＳ２のオン／オフを制御する駆動信号Ｖｉｎが入力され、駆動信号ＶｉｎがＬｏｗになると、パワーＮＭＯＳ２のゲート端子から電荷を放電させることで、パワーＮＭＯＳ２をターンオフさせる。ここで遮断回路１２は、比較機１１の比較結果に応じて、パワーＮＭＯＳ２のゲート端子から電荷を放電させる放電電荷量を切り換える。すなわち放電電荷量を大から小へと２段階に切り換えることで放電速度を変化させる。これにより、パワーＮＭＯＳ２のターンオフ動作におけるパワーＮＭＯＳ２のゲート電圧Ｖｇは、電源３の電源電圧Ｖｐになるまで急激に減少した後に、緩やかに減少されることになり、オフ時間Ｔｏｆｆと立下り時間Ｔｆの最適化が可能になる。
【００１９】
第１実施形態の負荷駆動回路１０におけるパワーＮＭＯＳ２のターンオフ動作について図２を参照して更に詳細に説明する。
図２（ａ）に示すように、時刻ｔ１に駆動信号ＶｉｎがＬｏｗになると、遮断回路１２によってパワーＮＭＯＳ２のゲート端子から電荷が引き抜かれるため、図２（ｂ）に示すように、パワーＮＭＯＳ２のゲート電圧Ｖｇは減少する。ここで、パワーＮＭＯＳ２のゲート端子から電荷を放電させる放電電荷量は、時刻ｔ１〜ｔ２の期間にかけてパワーＮＭＯＳ２のゲート電圧Ｖｇが電源３の電源電圧Ｖｐよりも高い時には大きく、時刻ｔ２〜ｔ３の期間にかけて電源３の電源電圧Ｖｐよりも低くなった時には小さくなるように、遮断回路１２によって２段階に切り換えられる。このため、パワーＮＭＯＳ２のゲート電圧Ｖｇは、電源電圧Ｖｐに達するまで急激に減少した後、緩やかに減少することになる。
このように、パワーＮＭＯＳ２のゲート電圧Ｖｇの放電電荷量を切り換えることにより、駆動信号ＶｉｎがＨｉｇｈからＬｏｗに変化してから、出力電圧Ｖｏｕｔが低下を開始するまでの時間であるオフ時間Ｔｏｆｆを短くすることができる。
【００２０】
次に、図２（ｃ）の時刻ｔ３で示すように、ゲート電圧ＶｇがパワーＮＭＯＳ２の閾値電圧Ｖｔｈ近傍まで下がると、パワーＮＭＯＳ２は遮断される。負荷１に接続されているソース端子の電圧（以下、出力電圧と称す）Ｖｏｕｔは、時刻ｔ２〜ｔ３に示すように、パワーＮＭＯＳ２のゲート電圧Ｖｇに応じて減少する。パワーＮＭＯＳ２のゲート電圧Ｖｇが電源電圧Ｖｐよりも小さくなると、遮断回路１２によりパワーＮＭＯＳ２のゲート端子から電荷を放電させる放電電荷量が小さく切り換えられるため、ゲート電圧Ｖｇの減少は緩やかになり、出力電圧Ｖｏｕｔの変化も緩やかになる。
このように、パワーＮＭＯＳ２のゲート端子から電荷を放電させる放電電荷量を切り換えることで、出力電圧Ｖｏｕｔが低下し始めてから下がり切るまでの立下り時間Ｔｆを変えることなく、駆動信号がＬＯＷに変化してから出力電圧Ｖｏｕｔが低下するまでのオフ時間Ｔｏｆｆのみ短くすることが可能になる。
【００２１】
図３に、比較回路１１及び遮断回路１２の具体的な回路構成を示す
図３を参照すると、比較回路１１は、Ｐチャネル型のＭＯＳＦＥＴ（以下、ＰＭＯＳと称す）１３と、抵抗１４と、ダイオード１５で構成されている。
【００２２】
比較回路１１の回路構成は、ＰＭＯＳ１３のソース端子がパワーＮＭＯＳ２のゲート端子に接続され、ＰＭＯＳ１３のゲート端子とパワーＮＭＯＳ２のゲート端子との間に抵抗１４が接続されている。また、ＰＭＯＳ１３のゲート端子と抵抗１４の接続点がダイオード１５のアノードに接続され、ダイオード１５のカソードがパワーＮＭＯＳ２のドレイン端子と電源３との接続点に接続されている。
【００２３】
パワーＮＭＯＳ２のゲート電圧Ｖｇが電源３の電源電圧Ｖｐよりも高い場合には、ダイオード１５が順方向となるので、パワーＮＭＯＳ２のゲート端子から抵抗１４、ダイオード１５を通って電流が流れる。従って、ＰＭＯＳ１３のゲート電圧Ｖｇは、ソース電圧に対してマイナスになって、ＰＭＯＳ１３は導通状態となる。一方、パワーＮＭＯＳ２のゲート電圧Ｖｇが電源３の電源電圧Ｖｐ以下の場合には、ダイオード１５が逆方向となるので、抵抗１４に電流が流れることなく、ＰＭＯＳ１３のゲート電圧Ｖｇとソース電圧とは同電位となり、ＰＭＯＳ１３は遮断状態となる。
【００２４】
遮断回路１２は、ＮＭＯＳ５と、駆動回路７と、第１の抵抗１６と、第２の抵抗１７で構成されている。
ＮＭＯＳ５のドレイン端子とＮＭＯＳ１３のドレイン端子とが第１の抵抗１６を介して接続されていると共に、ＮＭＯＳ５のドレイン端子とパワーＮＭＯＳ２のゲート端子とが第２の抵抗１７を介して接続されている。また、ＮＭＯＳ５のソース端子は接地端子と接続され、ゲート端子は駆動回路７の出力端子に接続されている。
【００２５】
駆動回路７は、駆動信号Ｖｉｎを反転させた信号を出力するインバータ等の回路であり、駆動信号ＶｉｎがＬｏｗになると駆動回路７によってＮＭＯＳ５が導通状態となる。ＮＭＯＳ５が導通状態となると、第１の抵抗１６と第２の抵抗１７を通って電流が流れ、パワーＮＭＯＳ２のゲート端子から電荷が引き抜かれることになる。このとき、パワーＮＭＯＳ２のゲート電圧Ｖｇが減少する速度、すなわちパワーＮＭＯＳ２のゲート端子から電荷を放電させる放電速度は第１の抵抗１６と第２の抵抗１７の大きさ（第１の抵抗１６と第２の抵抗１７の合成抵抗値）で決められる。なお、駆動信号ＶｉｎがＨｉｇｈからＬｏｗになった直後は、ＰＭＯＳ１３のゲート電圧Ｖｇはソース電圧に対してマイナスであり、ＰＭＯＳ１３は導通状態となっているため、パワーＮＭＯＳ２のゲート端子から第１の抵抗１６を通って電流が流れることになる。
【００２６】
パワーＮＭＯＳ２のゲート端子から電荷が引き抜かれ、パワーＮＭＯＳ２のゲート電圧Ｖｇが電源３の電源電圧Ｖｐ以下になると、ＰＭＯＳ１３のゲート電圧Ｖｇとソース電圧とは同電位となるため、ＰＭＯＳ１３は遮断状態となる。これにより、パワーＮＭＯＳ２のゲート端子からの電荷の放電は第２の抵抗１７からの放電のみに切り換わる。従って、
パワーＮＭＯＳ２のゲート端子からの電荷の放電速度は、第１の抵抗１６と第２の抵抗１７の合成抵抗値から第２の抵抗１７の抵抗値による放電に切り換わり遅く変化する。
【００２７】
このように、パワーＮＭＯＳ２のゲート電圧Ｖｇが電源３の電源電圧Ｖｐになるまでは、パワーＮＭＯＳ２のゲート電圧Ｖｇが減少する速度が第１の抵抗１６と第２の抵抗１７の合成抵抗値で決められ、パワーＮＭＯＳ２のゲート電圧Ｖｇが電源３の電源電圧Ｖｐになった以降は、パワーＮＭＯＳ２のゲート電圧Ｖｇが減少する速度が第２の抵抗１７の抵抗値で決められる。従って、第１の抵抗１６と第２の抵抗１７の抵抗値を調節することで、オフ時間Ｔｏｆｆと立下り時間Ｔｆを最適化することが可能になる。なお、第１の抵抗１６と第２の抵抗１７の合成抵抗値は、第２の抵抗１７のみの抵抗値よりも小さいため、オフ時間Ｔｏｆｆは短く、一方、立下り時間Ｔｆは相対的に遅くする、又は従来の時間を保持することができる。
【００２８】
（第２実施形態）
図４に、ランプやソレノイド等の負荷１を駆動するためのハイサイドスイッチとしてパワーＮＭＯＳ２を用いた第２実施形態の負荷駆動回路２０の概略構成例を示す。
第２実施形態の負荷駆動回路２０では、第１実施形態の負荷駆動回路１０の遮断回路１２の構成を変更した遮断回路１２ａが採用されている。
【００２９】
遮断回路１２ａは、ＮＭＯＳ５、５ａと、電流源６、６ａと、駆動回路７、７ａとで構成されている。ＮＭＯＳ５のドレイン端子はパワーＮＭＯＳ２のゲート端子と昇圧回路４の出力端子との接続点に接続され、ＮＭＯＳ５のソース端子は電流源６を介して接地端子に接続され、ＮＭＯＳ５のゲート端子は駆動回路７の出力端子に接続されている。また、ＮＭＯＳ５ａのドレイン端子はパワーＮＭＯＳ２のゲート端子と昇圧回路４の出力端子との接続点に接続され、ＮＭＯＳ５ａのソース端子は電流源６ａを介して接地端子に接続され、ＮＭＯＳ５ａのゲート端子は駆動回路７ａの出力端子に接続されている。さらに、駆動回路７、７ａには、駆動信号Ｖｉｎが入力されると共に、駆動回路７ａは比較器１１の出力端子と接続されている。
【００３０】
駆動回路７は、駆動信号Ｖｉｎを反転させた信号を出力するインバータ等の回路であり、駆動信号ＶｉｎがＬｏｗになると駆動回路７によってＮＭＯＳ５が導通状態となる。また、駆動回路７ａは、駆動信号Ｖｉｎを反転させた信号を出力するインバータ等の回路と、比較器１１の出力と駆動信号Ｖｉｎを反転させた信号との論理和をとるＡＮＤ回路とで構成され、駆動信号ＶｉｎがＬｏｗになり、且つ比較器１１の出力がＨｉｇｈ、すなわちパワーＮＭＯＳ２のゲート電圧Ｖｇが電源３の電源電圧Ｖｐよりも高い場合にＮＭＯＳ５ａが導通状態となる。
【００３１】
これにより、駆動信号ＶｉｎがＬｏｗになり、パワーＮＭＯＳ２のゲート電圧Ｖｇが電源３の電源電圧Ｖｐになるまでは、電流源６と電流源６ａとによってパワーＮＭＯＳ２のゲート端子から電荷が放電され、パワーＮＭＯＳ２のゲート電圧Ｖｇが電源３の電源電圧Ｖｐになった以降は、電流源６のみによってパワーＮＭＯＳ２のゲート端子から電荷が放電される。従って、電流源６と電流源６ａを調節することで、オフ時間Ｔｏｆｆと立下り時間Ｔｆを最適化することが可能になる。なお、電流源６と電流源６ａとで放電させる電荷量は、電流源６のみで放電させる電荷量よりも少ないため、オフ時間Ｔｏｆｆは短く、一方、立下り時間Ｔｆは遅くすることができる。
【００３２】
以上、本発明を具体的な実施形態で説明したが、上記実施形態は一例であって、本発明の趣旨を逸脱しない範囲で変更して実施できることは言うまでも無い。
【符号の説明】
【００３３】
１・・・負荷
２・・・Ｎチャネル型のパワーＭＯＳＦＥＴ（パワーＮＭＯＳ）
３・・・電源
４・・・昇圧回路
５、５ａ・・・Ｎチャネル型のＭＯＳＦＥＴ（ＮＭＯＳ）
６、６ａ・・・電流源
７、７ａ・・・駆動回路
１０、２０・・・負荷駆動回路
１１・・・比較器
８、１２、１２ａ・・・遮断回路
１３・・・Ｐチャネル型のＭＯＳＦＥＴ（ＰＭＯＳ）
１４・・・抵抗
１５・・・ダイオード
１６・・・第１の抵抗
１７・・・第２の抵抗
Ｔｆ・・・立下り時間
Ｔｏｆｆ・・・オフ時間
【特許請求の範囲】
【請求項１】
電源と負荷との間に接続されたハイサイドスイッチとしてＮチャネル型のパワーＭＯＳＦＥＴを用いた負荷駆動回路であって、
前記パワーＭＯＳＦＥＴのゲート電圧と前記電源の電源電圧とを比較する比較回路と、
前記パワーＭＯＳＦＥＴのターンオフ動作において前記パワーＭＯＳＦＥＴのゲート端子から電荷を放電させる遮断回路とを具備し、
前記パワーＭＯＳＦＥＴのゲート端子から電荷を放電させる放電速度は、前記ゲート電圧が前記電源電圧より高い場合と比較して、前記ゲート電圧が前記電源電圧より低い場合を遅く切り換えることを特徴とする負荷駆動回路。
【請求項２】
前記遮断回路は、第１の抵抗と第２の抵抗とを具備し、前記ゲート電圧が前記電源電圧より高い場合には、前記第１の抵抗及び前記第２の抵抗を介して前記パワーＭＯＳＦＥＴのゲート端子から電荷を放電させ、前記ゲート電圧が前記電源電圧より低い場合には、前記第２の抵抗のみを介して前記パワーＭＯＳＦＥＴのゲート端子から電荷を放電させることを特徴とする請求項１記載の負荷駆動回路。
【請求項３】
前記比較回路は、一方端が前記パワーＭＯＳＦＥＴのゲート端子と接続された抵抗と、
当該抵抗の他方端とアノードが接続され、カソードが前記電源に接続されたダイオードと、
前記抵抗と前記ダイオードとの接続点がゲート端子に、前記パワーＭＯＳＦＥＴのゲート端子がソース端子にそれぞれ接続されたＰチャネル型のＭＯＳＦＥＴからなるスイッチ素子とを具備し、
前記比較回路の前記スイッチ素子によって前記第１の抵抗を流れる電流路を開閉させることを特徴とする請求項１又は２記載の負荷駆動回路。
【請求項４】
前記遮断回路は、第１の電流源と第２の電流源とを具備し、前記ゲート電圧が前記電源電圧より高い場合には、前記第１の電流源及び前記第２の電流源を用いて前記パワーＭＯＳＦＥＴのゲート端子から電荷を放電させ、前記ゲート電圧が前記電源電圧より低い場合には、前記第２の電流源のみを用いて前記パワーＭＯＳＦＥＴのゲート端子から電荷を放電させることを特徴とする請求項１記載の負荷駆動回路。
【請求項１】
電源と負荷との間に接続されたハイサイドスイッチとしてＮチャネル型のパワーＭＯＳＦＥＴを用いた負荷駆動回路であって、
前記パワーＭＯＳＦＥＴのゲート電圧と前記電源の電源電圧とを比較する比較回路と、
前記パワーＭＯＳＦＥＴのターンオフ動作において前記パワーＭＯＳＦＥＴのゲート端子から電荷を放電させる遮断回路とを具備し、
前記パワーＭＯＳＦＥＴのゲート端子から電荷を放電させる放電速度は、前記ゲート電圧が前記電源電圧より高い場合と比較して、前記ゲート電圧が前記電源電圧より低い場合を遅く切り換えることを特徴とする負荷駆動回路。
【請求項２】
前記遮断回路は、第１の抵抗と第２の抵抗とを具備し、前記ゲート電圧が前記電源電圧より高い場合には、前記第１の抵抗及び前記第２の抵抗を介して前記パワーＭＯＳＦＥＴのゲート端子から電荷を放電させ、前記ゲート電圧が前記電源電圧より低い場合には、前記第２の抵抗のみを介して前記パワーＭＯＳＦＥＴのゲート端子から電荷を放電させることを特徴とする請求項１記載の負荷駆動回路。
【請求項３】
前記比較回路は、一方端が前記パワーＭＯＳＦＥＴのゲート端子と接続された抵抗と、
当該抵抗の他方端とアノードが接続され、カソードが前記電源に接続されたダイオードと、
前記抵抗と前記ダイオードとの接続点がゲート端子に、前記パワーＭＯＳＦＥＴのゲート端子がソース端子にそれぞれ接続されたＰチャネル型のＭＯＳＦＥＴからなるスイッチ素子とを具備し、
前記比較回路の前記スイッチ素子によって前記第１の抵抗を流れる電流路を開閉させることを特徴とする請求項１又は２記載の負荷駆動回路。
【請求項４】
前記遮断回路は、第１の電流源と第２の電流源とを具備し、前記ゲート電圧が前記電源電圧より高い場合には、前記第１の電流源及び前記第２の電流源を用いて前記パワーＭＯＳＦＥＴのゲート端子から電荷を放電させ、前記ゲート電圧が前記電源電圧より低い場合には、前記第２の電流源のみを用いて前記パワーＭＯＳＦＥＴのゲート端子から電荷を放電させることを特徴とする請求項１記載の負荷駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−１０９９１６（Ｐ２０１２−１０９９１６Ａ）
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願番号】特願２０１０−２５９０３３（Ｐ２０１０−２５９０３３）
【出願日】平成２２年１１月１９日（２０１０．１１．１９）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願日】平成２２年１１月１９日（２０１０．１１．１９）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
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