負荷駆動装置
【課題】従来の負荷駆動装置は、電源が正常に接続された場合の待機時において消費電流が増大するという問題があった。
【解決手段】本発明にかかる負荷駆動装置は、電源端子ＰＷＲと出力端子ＯＵＴとの間に接続された出力トランジスタＴ１と、出力端子ＯＵＴと接地端子ＧＮＤとの間に接続された負荷１１と、出力トランジスタＴ１のゲートと接地端子ＧＮＤとの間に設けられ、電源１１の極性が逆になった場合に出力トランジスタＴ１を導通状態にする保護トランジスタＭＮ３と、電源１０の極性が正常の場合に接地端子ＧＮＤと保護トランジスタＭＮ３のバックゲートとを導通状態に制御するバックゲート制御回路１７と、を備える。
【解決手段】本発明にかかる負荷駆動装置は、電源端子ＰＷＲと出力端子ＯＵＴとの間に接続された出力トランジスタＴ１と、出力端子ＯＵＴと接地端子ＧＮＤとの間に接続された負荷１１と、出力トランジスタＴ１のゲートと接地端子ＧＮＤとの間に設けられ、電源１１の極性が逆になった場合に出力トランジスタＴ１を導通状態にする保護トランジスタＭＮ３と、電源１０の極性が正常の場合に接地端子ＧＮＤと保護トランジスタＭＮ３のバックゲートとを導通状態に制御するバックゲート制御回路１７と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は負荷駆動装置に関し、特に負荷への電源供給を制御する出力トランジスタを有する負荷駆動装置に関する。
【背景技術】
【０００２】
電力供給用半導体は、負荷に電源から電力を供給する負荷駆動装置として広く用いられている。応用分野の一つとして、自動車のアクチュエータやランプを駆動するために用いられている。
【０００３】
負荷駆動装置が自動車に用いられる場合において、負荷駆動装置が待機状態の場合には、スタンバイ電流をマイクロアンペアのオーダーにして無駄な消費電流を発生させないことが求められている。また、誤って電源が逆接続された場合には、負荷駆動装置が破壊しないようにすることが求められている。望ましくは、電源の逆接続時には、パワーデバイス（例えば、出力トランジスタ）を導通させることにより、当該パワーデバイスの発熱を抑制して負荷駆動装置の破壊を防止することが求められている。
【０００４】
このような要求に対する解決策が特許文献１に開示されている。図１４は特許文献１に記載された負荷駆動装置である。電源が正常に接続されている場合と、電源が逆接続されている場合と、における負荷駆動装置の動作について、それぞれ図１４を用いて説明する。
【０００５】
電源が正常に接続されている場合、電源１０の正極側電圧ＶＢが電源端子ＰＷＲに接続される。また、電源１０の負極側電圧ＶＳＳが接地端子ＧＮＤに接続される。
【０００６】
出力トランジスタＴ１が導通状態の場合、トランジスタＭＮ２は非導通状態となる。つまり、ドライバ回路１２はＨレベルの信号Ｓ１及びＬレベルの信号Ｓ２を出力する。このとき、バックゲート制御回路１６に設けられたトランジスタＭＮ６、ＭＮ７は導通状態となる。これは、トランジスタＴ１が導通することにより、出力端子ＯＵＴの電位がＨレベルを示し、それに応じてＭＮ６、ＭＮ７のゲート電位が接地端子ＧＮＤの電位よりも大きな電位になるためである。また、バックゲート制御回路１６に設けられたトランジスタＭＮ４、ＭＮ５は非導通状態となる。これは、トランジスタＭＮ４、ＭＮ５のゲート電位が接地端子ＧＮＤの電位になるためである。
【０００７】
これにより、逆接続保護用に設けられた保護トランジスタＭＮ３のバックゲートには、接地端子ＧＮＤの電位が印加される。そして、保護トランジスタＭＮ３は非導通状態となる。トランジスタＴ１のゲート電荷を放電する経路が存在しなくなるため、トランジスタＴ１は信号Ｓ１によって強く導通する。
【０００８】
出力トランジスタＴ１が非導通状態の場合、トランジスタＭＮ２は導通状態となる。つまり、ドライバ回路１２はＬレベルの信号Ｓ１及びＨレベルの信号Ｓ２を出力する。このときトランジスタＭＮ２は、トランジスタＴ１のゲート電荷を放電して、トランジスタＴ１を非導通状態へと導く。
【０００９】
このとき、バックゲート制御回路１６に設けられたトランジスタＭＮ６、ＭＮ７は、出力端子ＯＵＴの電位が高い間は導通している。しかし、出力端子ＯＵＴが接地端子ＧＮＤの電位に向けて遷移することにより、トランジスタＭＮ６、ＭＮ７は非導通状態となる。また、バックゲート制御回路１６に設けられたトランジスタＭＮ４、ＭＮ５は非導通状態となる。つまり、トランジスタＭＮ４〜７はいずれも非導通状態となる。しかし、出力端子ＯＵＴと接地端子ＧＮＤの電位はいずれも接地端子ＧＮＤの電位であるため、保護トランジスタＭＮ３のバックゲートは接地端子ＧＮＤの電位を示す。したがって、保護トランジスタＭＮ３は非導通状態となる。
【００１０】
電源が逆接続されている場合、電源１０の正極側電圧ＶＢが接地端子ＧＮＤに接続される。また、負極側電圧ＶＳＳが電源端子ＰＷＲに接続される。なお、電源が逆接続された場合、ドライバ回路１２、トランジスタＭＮ２は正常に動作することができない。これは、電源１０の逆接続によりバックゲートとドレインの間の寄生ダイオードが順方向にバイアスされトランジスタ動作しないためである。
【００１１】
出力端子ＯＵＴの電位は、最初は出力トランジスタＴ１の寄生ダイオードの順方向電圧を示す。しかし、逆接続保護回路１５に設けられた保護トランジスタＭＮ３によって出力トランジスタＴ１のゲートに電荷が供給され始めると、トランジスタＴ１が導通する。それにより、出力端子ＯＵＴの電位は電源端子ＰＷＲの電位（出力トランジスタＴ１のオン抵抗と負荷電流とによって発生する電圧降下の値）に近づく。また、ダイオードＤ１０のアノード電位は、ダイオードＤ１０の順方向電圧を示す。
【００１２】
なお、バックゲート制御回路１６に設けられたトランジスタＭＮ７は、バックゲートがＧＮＤ端子側に接続されていない。そのため、トランジスタＭＮ７は逆バイアスされたダイオード（逆流防止ダイオード）として動作する。
【００１３】
出力端子ＯＵＴの電位及びダイオードＤ１０のアノード電位は、最初はいずれもダイオードの順方向電圧（例えば０．６Ｖ程度）を示す。したがって保護トランジスタＭＮ３のバックゲートには低電位が与えられ、保護トランジスタＭＮ３は導通状態となる。これによりトランジスタＴ１のゲートには、保護トランジスタＭＮ３を介して端子ＧＮＤから電荷が供給される。それによりトランジスタＴ１のゲート電圧が上昇して、トランジスタＴ１は導通状態になる。トランジスタＴ１が導通することにより、出力端子ＯＵＴの電位は、ダイオードの順方向電圧から端子ＰＷＲの電位（負極側電圧ＶＳＳに応じた電位）程度に下がる。この場合においても、保護トランジスタＭＮ３のバックゲートは低電位を保つので、保護トランジスタＭＮ３は導通状態を維持する。それにより、トランジスタＴ１は導通状態を維持する。このように従来の負荷駆動装置は、トランジスタＴ１の発熱を抑制して、負荷駆動装置の破壊を防ぐことができる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００９−１６５１１４公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
半導体基板上に図１４に示す従来の負荷駆動装置を集積化した場合において、当該負荷駆動装置を動作条件範囲内の高電圧によって動作させた場合、トランジスタＭＮ３、ＭＮ５、ＭＮ７に形成される縦型の寄生バイポーラＱ４〜Ｑ７が導通し、消費電流が発生するという問題があった。この消費電流の発生について以下に説明する。
【００１６】
従来の負荷駆動装置が待機状態の場合において、トランジスタＭＮ３、ＭＮ５及びＭＮ７のＰウエル（寄生バイポーラＱ４〜Ｑ７のベース）は、トランジスタＭＮ３、ＭＮ５及びＭＮ７のドレイン／ソース（寄生バイポーラＱ４〜Ｑ７のエミッタ）と電気的な接続が取れない。そのため、当該寄生バイポーラのベースがオープンとなる。ここで、寄生バイポーラの降伏電圧は、ベースがオープンの場合のエミッタ−コレクタ間の耐圧ＢＶｃｅｏとして表すことができる。
【００１７】
図１３は、バイポーラの耐圧特性を示した図である。一般に良く知られているように、ベースがオープンの場合のバイポーラの耐圧ＢＶｃｅｏと、ベースに電位が与えられた場合のバイポーラの耐圧ＢＶｃｂｏとは、電流増幅率ｈＦＥにより以下の関係が成り立つ。
【００１８】
ＢＶｃｅｏ＝ＢＶｃｂｏ／４√ｈＦＥ ・・・（式１）
【００１９】
デバイスの開発では、デバイスサイズと耐圧との関係がトレードオフの関係にある。このとき、耐圧ＢＶｃｂｏは最適な値をとるように設計される。例えば、４０Ｖの耐圧が必要な場合、通常、デバイスの耐圧ＢＶｃｂｏは６０Ｖ程度となるように設計される。
【００２０】
図１４に示す寄生バイポーラＱ４〜Ｑ７の電流増幅率ｈＦＥは、例えば１００程度である。つまり（式１）より、耐圧ＢＶｃｅｏは耐圧ＢＶｃｂｏの約１／３程度である。
【００２１】
そのため、従来の負荷駆動装置が待機状態の場合において、寄生バイポーラＱ４〜Ｑ７に対して耐圧ＢＶｃｅｏよりも高い電圧が与えられると、寄生バイポーラＱ４〜Ｑ７がブレークダウンして当該寄生バイポーラに電流が流れる。それにより、従来の負荷駆動装置は消費電流が増大する。
【００２２】
このように従来の負荷駆動装置では、逆接続保護回路１５に設けられたトランジスタのバックゲート及びバックゲート制御回路１６に設けられたトランジスタのバックゲートが、負荷駆動装置の待機時にいずれもオープン（ハイインピーダンス）になった。そのため、寄生バイポーラに電流が流れ、消費電流が増大するという問題があった。
【課題を解決するための手段】
【００２３】
本発明にかかる負荷駆動装置は、第１の電源ラインと出力端子との間に接続された出力トランジスタと、前記出力端子と第２の電源ラインとの間に接続された負荷と、前記出力トランジスタのゲートと前記第２の電源ラインとの間に設けられ、前記第１及び前記第２の電源ライン間に接続される電源の極性が逆になった場合に前記出力トランジスタを導通状態にする保護トランジスタと、前記電源の極性が正常の場合に前記第２の電源ラインと前記保護トランジスタのバックゲートとの間を導通状態に制御するバックゲート制御回路と、を備える。
【００２４】
上述のような回路構成により、電源が逆接続された場合において、出力トランジスタの発熱を抑制して負荷駆動装置の破壊を防止することができるとともに、電源が正常に接続された場合の待機時において、消費電流の増大を抑制することができる。
【発明の効果】
【００２５】
本発明により、電源が逆接続された場合において、出力トランジスタの発熱を抑制して負荷駆動装置の破壊を防止することができるとともに、電源が正常に接続された場合の待機時において、消費電流の増大を抑制することが可能な負荷駆動装置を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１にかかる負荷駆動装置の回路図である。
【図２】本発明の実施の形態１にかかる負荷駆動装置において形成される寄生素子を説明するための半導体装置の断面図である。
【図３】本発明の実施の形態１にかかる負荷駆動装置において電源の逆接続が発生した場合の回路図である。
【図４】本発明の実施の形態１にかかる負荷駆動装置において形成される寄生素子を説明するための半導体装置の断面図である。
【図５】本発明の実施の形態２にかかる負荷駆動装置の回路図である。
【図６】本発明の実施の形態２にかかる負荷駆動装置において形成される寄生素子を説明するための半導体装置の断面図である。
【図７】本発明の実施の形態２にかかる負荷駆動装置において電源の逆接続が発生した場合の回路図である。
【図８】本発明の実施の形態２にかかる負荷駆動装置において形成される寄生素子を説明するための半導体装置の断面図である。
【図９】本発明の実施の形態３にかかる負荷駆動装置の回路図である。
【図１０】本発明の実施の形態３にかかる負荷駆動装置において形成される寄生素子を説明するための半導体装置の断面図である。
【図１１】本発明の実施の形態３にかかる負荷駆動装置において電源の逆接続が発生した場合の回路図である。
【図１２】本発明の実施の形態３にかかる負荷駆動装置において形成される寄生素子を説明するための半導体装置の断面図である。
【図１３】バイポーラトランジスタの耐圧特性を示す図である。
【図１４】従来の負荷駆動装置の回路図である。
【発明を実施するための形態】
【００２７】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。説明の明確化のため、必要に応じて重複説明は省略される。
【００２８】
実施の形態１
図１に実施の形態１にかかる負荷駆動装置２の回路図を示す。図１に示すように、負荷駆動装置２は、電源１０、負荷１１、ドライバ回路１２、ゲート放電回路１４、逆接続保護回路１５、バックゲート制御回路１７、出力トランジスタＴ１、クランプダイオード（保護ダイオード）Ｄ１０、電流制限抵抗Ｒ１０、電源端子ＰＷＲ、接地端子ＧＮＤ、出力端子ＯＵＴを有する。なお、本実施の形態では、電源１０と出力端子ＯＵＴとを電源端子ＰＷＲを介して接続する電源ラインを第１の電源ラインと称し、電源１０と出力端子ＯＵＴとを接地端子ＧＮＤを介して接続する電源ラインを第２の電源ラインと称す。
【００２９】
電源１０は、電源端子ＰＷＲと接地端子ＧＮＤとの間に接続される。そして、正常接続時には、電源１０は電源端子ＰＷＲに正極側電圧ＶＢを供給し、接地端子ＧＮＤに負極側電圧ＶＳＳを供給する。負荷１１は、出力端子ＯＵＴと接地端子ＧＮＤとの間に接続される。負荷１１は、例えば、アクチュエータやランプ等であって、負荷駆動装置２において電力の供給先となるものである。
【００３０】
ドライバ回路１２は、負荷駆動装置２の制御装置である。ドライバ回路１２は、出力トランジスタＴ１のゲートに制御信号Ｓ１を供給し、ゲート放電回路１４に制御信号Ｓ２を供給する。本実施の形態においては、制御信号Ｓ１、Ｓ２は、互いに逆相となる信号であるものとする。ドライバ回路１２は制御信号Ｓ１、Ｓ２によって出力トランジスタＴ１の導通状態を制御する。
【００３１】
出力トランジスタＴ１では、ドレインが電源端子ＰＷＲに接続され、ソースが出力端子ＯＵＴに接続される。なお、出力トランジスタＴ１のゲートには制御信号Ｓ１が供給される。出力トランジスタＴ１は、制御信号Ｓ１がハイレベルの場合に導通状態となり、制御信号Ｓ１がロウレベルの場合に非導通状態となる。ゲート放電回路１４は、制御信号Ｓ２がハイレベルの場合に出力トランジスタＴ１のゲートから電荷の引き抜きを行う。また、ゲート放電回路１４は、制御信号Ｓ２がロウレベルの場合には非導通状態となり、出力トランジスタＴ１のゲートから電荷の引き抜きは行わない。
【００３２】
より具体的には、ゲート放電回路１４は、放電トランジスタＭＮ２及び抵抗（例えば拡散抵抗；第３の抵抗）Ｒ２を有する。放電トランジスタＭＮ２は、Ｎ型半導体基板に形成されるＮ型ＭＯＳトランジスタである。放電トランジスタＭＮ２では、ドレインが出力トランジスタＴ１のゲートに接続され、ゲートに制御信号Ｓ２が入力され、ソースが出力端子ＯＵＴに接続される。抵抗Ｒ２は、Ｎ型半導体基板上にＰ型の拡散領域を用いて形成される。例えば、抵抗Ｒ２では、両端に不純物濃度の高いＰ＋拡散領域によって抵抗の接続端子が形成される。そして、その接続端子間を接続する不純物濃度の低いＰ−拡散領域によって抵抗部分が形成される。抵抗Ｒ２では、一方の端子が放電トランジスタＭＮ２のバックゲートに接続され、他方の端子が出力端子ＯＵＴに接続される。
【００３３】
逆接続保護回路１５は、出力トランジスタＴ１のゲートと接地端子ＧＮＤとの間に接続される。逆接続保護回路１５は、保護トランジスタＭＮ３を有する。保護トランジスタＭＮ３では、ソース／ドレインの一方が出力トランジスタＴ１のゲートに接続され、ソース／ドレインの他方及びゲートが接地端子ＧＮＤに共通接続される。また、保護トランジスタＭＮ３のバックゲートは、バックゲート制御回路１７に接続される。なお、電源１０の逆接続時において、保護トランジスタＭＮ３では、ドレインが接地端子ＧＮＤ、ソースが出力トランジスタＴ１のゲートに接続される。
【００３４】
なお、逆接続保護回路１５には、寄生素子として、寄生バイポーラＱ５、Ｑ６が形成される。より具体的には、寄生バイポーラＱ５では、保護トランジスタＭＮ３のバックゲートにベースが接続され、保護トランジスタＭＮ３における接地端子ＧＮＤ側のソース／ドレイン拡散領域にエミッタが接続され、電源端子ＰＷＲにコレクタが接続される。寄生バイポーラＱ６では、保護トランジスタＭＮ３のバックゲートにベースが接続され、保護トランジスタＭＮ３における出力トランジスタＴ１のゲート側のソース／ドレイン拡散領域にエミッタが接続され、電源端子ＰＷＲにコレクタが接続される。
【００３５】
バックゲート制御回路１７は、保護トランジスタＭＮ３のバックゲートと接地端子ＧＮＤとの間に設けられる。バックゲート制御回路１７は、電源１０が正常に接続された状態では、保護トランジスタＭＮ３のバックゲートに対して接地端子ＧＮＤの電圧に基づいた電圧を供給する。一方、バックゲート制御回路１７は、電源１０が逆接続された状態では、保護トランジスタＭＮ３のバックゲートに対して電源端子ＰＷＲに基づいた電圧を供給する。
【００３６】
より具体的には、バックゲート制御回路１７は、第１のＮＭＯＳトランジスタ（第１のトランジスタ）ＭＮ８を有する。第１のＮＭＯＳトランジスタＭＮ８では、ソースが保護トランジスタＭＮ３のバックゲートに接続され、ドレインが電流制限抵抗Ｒ１０を介して接地端子ＧＮＤに接続され、ゲートが電源端子ＰＷＲに接続される。電源１０が正常に接続される状態では、第１のＮＭＯＳトランジスタＭＮ８が導通している。そのため、保護トランジスタＭＮ３のバックゲートには電源１０の負極側電圧ＶＳＳが印加される。なお本実施の形態では、第１のＮＭＯＳトランジスタＭＮ８は、電流制限抵抗Ｒ１０を介して接地端子ＧＮＤに接続されている。しかし、電源１０が正常に接続された場合において、保護トランジスタＭＮ３のバックゲートに流れる電流はごくわずかである。そのため、接地端子ＧＮＤから保護トランジスタＭＮ３のバックゲートに至る経路での電圧変動は無視できる程度に小さい。
【００３７】
なお、バックゲート制御回路１７には、寄生素子として、寄生バイポーラＱ４が形成される。より具体的には、寄生バイポーラＱ４では、第１のＮＭＯＳトランジスタＭＮ８のバックゲートにベースが接続され、第１のＮＭＯＳトランジスタＭＮ９の接地端子ＧＮＤ側のソース／ドレイン拡散領域にエミッタが接続され、電源端子ＰＷＲにコレクタが接続される。
【００３８】
電流制限抵抗Ｒ１０とクランプダイオードＤ１０は、接地端子ＧＮＤと電源端子ＰＷＲとの間に直列に接続される。クランプダイオードＤ１０は、アノードが電流制限抵抗Ｒ１０に接続され、カソードが電源端子ＰＷＲに接続される。
【００３９】
次に、電源１０が正常に接続されている場合における負荷駆動装置２の動作について説明する。まず、制御信号Ｓ１がハイレベルであり、制御信号Ｓ２がロウレベルである場合、放電トランジスタＭＮ２が非導通状態であり、出力トランジスタＴ１は導通状態となる。そのため、負荷１１には電源１０が出力する正極側電源ＶＢが電力として供給される。
【００４０】
一方、制御信号Ｓ１がロウレベルであり、制御信号Ｓ２がハイレベルである場合、放電トランジスタＭＮ２が導通状態となり、出力トランジスタＴ１のゲートから出力端子ＯＵＴに対して電荷を引き抜く。そのため、出力トランジスタＴ１のゲート・ソース間が放電トランジスタＭＮ２によりショートされた状態となる。それにより、出力トランジスタＴ１は非導通状態となる。そのため、負荷１１には電源１０からの電力が供給されず、出力端子ＯＵＴの電圧はほぼ０Ｖとなる。なお、負荷駆動装置２の通常時の動作において放電トランジスタＭＮ２のバックゲートにはほとんど電流が流れない。そのため、放電トランジスタＭＮ２のバックゲートには出力端子ＯＵＴの電圧とほぼ同じ電圧が印加される。
【００４１】
また、電源１０が正常に接続されている状態では、第１のＮＭＯＳトランジスタＭＮ８は導通状態となるため、保護トランジスタＭＮ３のバックゲートには電流制限抵抗Ｒ１０を介して負極側電圧ＶＳＳが印加される。つまり、接地端子ＧＮＤと出力トランジスタＴ１のゲート間に接続されている保護トランジスタＭＮ３は導通しないため、保護トランジスタＭＮ３は無効な状態となる。
【００４２】
ここで、寄生素子についてより具体的に説明するため、ゲート放電回路１４、逆接続保護回路１５、バックゲート制御回路１７及び出力トランジスタＴ１の断面図を図２に示す。図２に示す断面図では、ゲート放電回路１４、逆接続保護回路１５、バックゲート制御回路１７及び出力トランジスタＴ１が１つのＮ型半導体基板に形成される例を示す。
【００４３】
図２に示すように、抵抗Ｒ２はＮ型半導体基板上にＰ型の拡散領域を用いて形成される。図２に示す例の場合、抵抗Ｒ２では、両端に不純物濃度の高いＰ＋拡散領域によって抵抗の接続端子が形成される。そして、その接続端子間を接続する不純物濃度の低いＰ−拡散領域によって抵抗部分が形成される。
【００４４】
ゲート放電回路１４の放電トランジスタＭＮ２は、Ｎ型半導体基板上にＰ型半導体領域で形成されるＰウェル（以下、場合に応じて放電トランジスタＭＮ２のバックゲートと称す）を有する。そして、Ｐウェル上にＰ＋拡散領域とＮ＋拡散領域を有する。Ｐ＋拡散領域は、Ｐウェルへの電位供給端子となり、放電トランジスタＭＮ２のバックゲート電圧をＰウェルに与える。Ｎ＋拡散領域は、放電トランジスタＭＮ２のソースまたはドレイン領域を形成する。ドレインを形成するＮ＋拡散領域の周りには、不純物濃度の低いＮ−拡散領域が形成される。このＮ−拡散領域により、放電トランジスタＭＮ２のドレイン・バックゲート間が高耐圧を有する。そして、Ｎ型半導体基板の上層であって、２つのＮ＋拡散領域に跨る領域には、ゲート酸化膜を介してゲート電極が形成される。
【００４５】
逆接続保護回路１５の保護トランジスタＭＮ３及びバックゲート制御回路１７の第１のＮＭＯＳトランジスタＭＮ８は、それぞれ、放電トランジスタＭＮ２と実質的に同じ構造を有する素子によって形成される。ただし、保護トランジスタＭＮ３は、ソース及びドレインを形成するいずれのＮ＋拡散領域の周りにもＮ−拡散領域が形成され、ドレイン・バックゲート間及びソース・バックゲート間に高耐圧を有する構造を有する。
【００４６】
出力トランジスタＴ１は、Ｎ型半導体基板上にＰ型半導体で形成されるＰ−ＢＯＤＹ領域（以下、場合に応じて出力トランジスタＴ１のバックゲートと称す）を有する。そして、Ｐ−ＢＯＤＹ領域上にＮ＋拡散領域とＰ＋拡散領域を有する。このＮ＋拡散領域は、出力トランジスタＴ１のソースとなる。なお、Ｐ−ＢＯＤＹ領域は２つに分離して形成される。そして、各Ｐ−ＢＯＤＹ領域にて形成されるＮ＋拡散領域に跨る領域には、ゲート酸化膜を介してゲート電極が形成される。なお、出力トランジスタＴ１はＮ型半導体基板をドレインとして使用する。Ｐ−ＢＯＤＹ領域に形成されるＰ＋拡散領域は、Ｐ−ＢＯＤＹ領域にバックゲート電圧を供給する。
【００４７】
そして、寄生バイポーラＱ４は、第１のＮＭＯＳトランジスタＭＮ８のバックゲートをベースとし、第１のＮＭＯＳトランジスタＭＮ８において抵抗Ｒ１０に接続される側のＮ＋拡散領域をエミッタとし、Ｎ型半導体基板をコレクタとして形成される。寄生バイポーラＱ５は、保護トランジスタＭＮ３のバックゲートをベースとし、保護トランジスタＭＮ３において接地端子ＧＮＤに接続される側のＮ＋拡散領域をエミッタとし、Ｎ型半導体基板をコレクタとして形成される。寄生バイポーラＱ６は、保護トランジスタＭＮ３のバックゲートをベースとし、保護トランジスタＭＮ３において出力トランジスタＴ１のゲートに接続される側のＮ＋拡散領域をエミッタとし、Ｎ型半導体基板をコレクタとして形成される。
【００４８】
一般に、ＮＰＮバイポーラは、ベースがオープンの場合よりも、ベースに固定電位が与えられた場合の方が、コレクタ・エミッタ間の耐圧が高い。ここで、従来技術では、寄生バイポーラのベースがオープンになる場合があった。そのため、従来技術では、当該寄生バイポーラのコレクタ・エミッタ間耐圧ＢＶｃｅｏが電源１０の最大印加電圧以下まで低下してしまう可能性があった。
【００４９】
そこで、本実施の形態では、寄生バイポーラＱ４、Ｑ５及びＱ６のベースに固定電位を与える。それにより、寄生バイポーラＱ４、Ｑ５及びＱ６のコレクタ・エミッタ間は高耐圧を有する。なお、このときの寄生バイポーラのコレクタ・エミッタ間耐圧は、予め電源１０の最大印加電圧よりも高くなるようにデバイス設計される。それにより、寄生バイポーラＱ４、Ｑ５及びＱ６は、電源１０の最大印加電圧まで非導通状態を維持する。
【００５０】
図１及び図２に示すように、寄生バイポーラＱ４、Ｑ５及びＱ６のベースは、いずれも保護トランジスタＭＮ３のバックゲートの配線ラインに接続されている。また、負荷駆動装置２が待機状態（スタンバイ状態で、出力トランジスタＴ１から負荷１１への電力供給を行わない場合）の場合、第１のＮＭＯＳトランジスタＭＮ８は導通状態である。このとき、寄生バイポーラＱ４、Ｑ５及びＱ６のベースには、接地端子ＧＮＤを介して電源１０の負極側電圧ＶＳＳが供給される。これにより、寄生バイポーラＱ４、Ｑ５及びＱ６は、最大印加電圧まで非導通状態を維持する。つまり、負荷駆動装置２は、当該寄生バイポーラに電流が流れないため、消費電流の増大を抑制することができる。
【００５１】
続いて、電源１０が逆接続された場合における負荷駆動装置２について説明する。電源１０が逆接続された場合、ゲート放電回路１４、逆接続保護回路１５及びバックゲート制御回路１７を構成する素子において寄生素子が形成される。しかし、本実施の形態にかかる負荷駆動装置２は、これらの寄生素子を非導通にすることができる。そのため、本実施の形態にかかる負荷駆動装置２は、これらの寄生素子の影響を受けることなく、出力トランジスタＴ１を導通状態に制御し、保護することができる。電源１０が逆接続された場合における負荷駆動装置の回路図を図３に示す。
【００５２】
図３に示すように、電源１０が逆接続された場合、接地端子ＧＮＤに電源１０の正極側電圧ＶＢが印加され、電源端子ＰＷＲに電源１０の負極側端子ＶＳＳが印加される。このとき、ゲート放電回路１４には、寄生素子として、寄生ダイオードＤ２、Ｄ２ａ、Ｄ２ｂ、寄生バイポーラＱ２が形成される。また、逆接続保護回路１５には、寄生素子として、寄生バイポーラＱ３が形成される。さらに、バックゲート制御回路１７には、寄生素子として、寄生ダイオードＤ８、Ｄ８ａが形成される。
【００５３】
寄生ダイオードＤ２は、放電トランジスタＭＮ２のバックゲートをアノードとし、放電トランジスタＭＮ２において出力トランジスタＴ１のゲートに接続される側のＮ＋拡散領域をカソードとする。つまり、寄生ダイオードＤ２では、放電トランジスタＭＮ２のバックゲートにアノードが接続され、出力トランジスタＴ１のゲートにカソードが接続される。
【００５４】
寄生ダイオードＤ２ａでは、アノードが抵抗Ｒ２の出力端子ＯＵＴ側の端子に接続され、カソードが電源端子ＰＷＲに接続される。寄生ダイオードＤ２ｂでは、アノードが抵抗Ｒ２の放電トランジスタＭＮ２のバックゲート側の端子に接続され、カソードが電源端子ＰＷＲに接続される。寄生バイポーラＱ２では、コレクタが放電トランジスタＭＮ２のドレインに接続され、ベースが放電トランジスタＭＮ２のバックゲートに接続され、エミッタが電源端子ＰＷＲに接続される。
【００５５】
寄生バイポーラＱ３では、コレクタが出力トランジスタＴ１のゲートに接続され、ベースが保護トランジスタＭＮ３のバックゲートに接続され、エミッタが電源端子ＰＷＲに接続される。
【００５６】
寄生ダイオードＤ８では、アノードが第１のＮＭＯＳトランジスタＭＮ８のバックゲートに接続され、カソードが第１のＮＭＯＳトランジスタＭＮ８のドレインに接続される。寄生ダイオードＤ８ａでは、アノードが第１のＮＭＯＳトランジスタＭＮ８のバックゲートに接続され、カソードが電源端子ＰＷＲに接続される。
【００５７】
この寄生素子についてより具体的に説明するため、ゲート放電回路１４、逆接続保護回路１５、バックゲート制御回路１７及び出力トランジスタＴ１の断面図を図４に示す。図４に示す断面図では、ゲート放電回路１４、逆接続保護回路１５、バックゲート制御回路１７及び出力トランジスタＴ１が１つのＮ型半導体基板に形成される例を示す。
【００５８】
図４に示すように、抵抗Ｒ２、放電トランジスタＭＮ２、保護トランジスタＭＮ３、第１のＮＭＯＳトランジスタＭＮ８及び出力トランジスタＴ１は、それぞれ、図２に示した負荷駆動装置２と実質的に同じ構造を有する。
【００５９】
そして、寄生バイポーラＱ２は、放電トランジスタＭＮ２のバックゲートをベースとし、Ｎ型半導体基板をエミッタとし、放電トランジスタＭＮ２における出力トランジスタＴ１のゲートに接続される側のＮ＋拡散領域をコレクタとして形成される。
【００６０】
寄生バイポーラＱ３は、保護トランジスタＭＮ３のバックゲートをベースとし、Ｎ型半導体基板をエミッタとし、保護トランジスタＭＮ３における出力トランジスタＴ１のゲートに接続される側のＮ＋拡散領域をコレクタとして形成される。
【００６１】
寄生ダイオードＤ２は、放電トランジスタＭＮ２のバックゲートをアノードとし、放電トランジスタＭＮ２における出力トランジスタＴ１のゲートに接続される側のＮ＋拡散領域をカソードとして形成される。寄生ダイオードＤ２ａは、抵抗Ｒ２における出力端子ＯＵＴに接続される側のＰ＋拡散領域をアノードとし、Ｎ型半導体基板をカソードとして形成される。寄生ダイオードＤ２ｂは、抵抗Ｒ２における放電トランジスタＭＮ２のバックゲートに接続される側のＰ＋拡散領域をアノードとし、Ｎ型半導体基板をカソードとして形成される。
【００６２】
寄生ダイオードＤ８は、第１のＮＭＯＳトランジスタＭＮ８のバックゲートをアノードとし、第１のＮＭＯＳトランジスタＭＮ８における抵抗Ｒ１０に接続される側のＮ＋拡散領域をカソードとして形成される。寄生ダイオードＤ８ａは、第１のＮＭＯＳトランジスタＭＮ８のバックゲートをアノードとし、Ｎ型半導体基板をカソードとして形成される。
【００６３】
ここで、電源１０を逆接続した場合における負荷駆動装置２の動作について説明する。電源１０の逆接続時には、正極側電圧ＶＢが保護トランジスタＭＮ３のゲートに印加される。これによって、保護トランジスタＭＮ３は導通状態になる。しかしながら、出力トランジスタＴ１が導通状態となる前に遷移期間がある。この遷移期間の間、出力端子ＯＵＴにおける電圧は、出力トランジスタＴ１に形成される寄生ダイオードの順方向電圧（０．７Ｖ程度）となる。なぜならば、出力トランジスタＴ１の寄生ダイオードが、一時的に順方向にバイアスされるからである。その後、出力トランジスタＴ１は導通状態となり、出力端子ＯＵＴにおける電圧は０Ｖ程度（出力トランジスタＴ１のオン抵抗×バッテリー逆接続の負荷電流）になる。
【００６４】
電源１０の逆接続時において、保護トランジスタＭＮ３が導通状態となるまでの間、出力トランジスタＴ１のソース側の電荷は、一時的に抵抗Ｒ２及び寄生ダイオードＤ２を介して出力トランジスタＴ１のゲートに流れる。このときの動作について、さらに詳細に説明する。
【００６５】
図３では、寄生ダイオードＤ２ａのアノード側のノードはＮｃによって示され、寄生ダイオードＤ２ｂのアノード側のノードはＮｄによって示される。寄生バイポーラＱ２のベースは、ノードＮｄに接続されている。寄生ダイオードＤ２ａ及びＤ２ｂのカソードは、寄生バイポーラＱ２のエミッタと共通の領域に接続される。そのため、寄生ダイオードＤ２ｂのアノードとカソードの間に発生する電圧は、寄生バイポーラＱ２のベースとエミッタの間の電圧となる。
【００６６】
図３に示すように、電源１０の逆接続時において、出力端子ＯＵＴから寄生ダイオードＤ２ａを介して電源端子ＰＷＲに向けて電流が流れる。さらに、出力端子ＯＵＴから抵抗Ｒ２及び寄生ダイオードＤ２ｂを介して電源端子ＰＷＲに向けて電流が流れる。そのため、ノードＮｄの電圧は、抵抗Ｒ２の抵抗値と抵抗Ｒ２を流れる電流とによって決まるノードＮｃの電圧よりも低くなる。つまり、ノードＮｃの電圧は０．７Ｖ程度となるが、ノードＮｄの電圧は、抵抗Ｒ２の電圧降下によって０．５Ｖ程度となる。ここで、寄生バイポーラＱ２のしきい値電圧は０．５Ｖより高い。これは、ノードＮｄの電圧が０．５Ｖ程度の場合は、寄生バイポーラＱ２のベース・エミッタ間電圧がしきい値電圧を超えないことを意味している。そのため、本実施の形態では、寄生バイポーラＱ２を介して接続される出力トランジスタＴ１のゲートと電源端子ＰＷＲとの間には、電流経路が形成されない。
【００６７】
これにより、保護トランジスタＭＮ３を介して出力トランジスタＴ１のゲートに流れ込む電荷は、寄生バイポーラＱ２によって引き抜かれない。したがって、本実施の形態にかかる負荷駆動装置は、寄生バイポーラＱ２の影響を受けることなく、保護トランジスタＭＮ３を介して出力トランジスタＴ１のゲートに電荷を供給することができる。それにより、出力トランジスタＴ１は導通状態となる。
【００６８】
一方、本実施の形態では、クランプダイオードＤ１０が順方向バイアスされるため、電流制限抵抗Ｒ１０及びクランプダイオードＤ１０を介して接地端子ＧＮＤから電源端子ＰＷＲに電流が流れる。つまり、電流制限抵抗Ｒ１０とクランプダイオードＤ１０の間のノードには、クランプダイオードＤ１０の順方向電圧（例えば、約０．７Ｖ）が発生する。
【００６９】
第１のＮＭＯＳトランジスタＭＮ８のゲートには、負極側電圧ＶＳＳが供給される。また、第１のＮＭＯＳトランジスタＭＮ８のバックゲートには、保護トランジスタＭＮ３のバックゲートが接続される。ここで寄生ダイオードＤ８は逆バイアスであるため、抵抗Ｒ１０から寄生ダイオードＤ８を介して保護トランジスタＭＮ３のバックゲートに向けて電流は流れない。その代わりに、保護トランジスタＭＮ３のバックゲートには寄生ダイオードＤ８ａを介して負極側電圧ＶＳＳが供給される。その結果、第１のＮＭＯＳトランジスタＭＮ８は非導通状態を維持し、保護トランジスタＭＮ３は導通状態になる。
【００７０】
このように、第１のＮＭＯＳトランジスタＭＮ８は、電源１０の逆接続時において、出力トランジスタＴ１が導通状態となるまでの間も導通状態になることはない。これにより、保護トランジスタＭＮ３を介して出力トランジスタＴ１のゲートに流れ込む電荷は、寄生バイポーラＱ３によって引き抜かれない。
【００７１】
電源１０の逆接続時には、接地端子ＧＮＤの電位には出力トランジスタＴ１のゲート電圧よりも高電位が印加されるため、保護トランジスタＭＮ３は正常な導通状態となる。したがって、電源１０の正極側電圧ＶＢから保護トランジスタＭＮ３にて発生するオン電圧を差し引いた電圧が、出力トランジスタＴ１のゲートに印加される。それにより、出力トランジスタＴ１は導通状態となる。その後は、出力トランジスタＴ１は導通状態を維持する。
【００７２】
出力トランジスタＴ１が導通状態の場合には、実質的に０Ｖに等しい電圧が出力端子ＯＵＴに供給される。したがって、ノードＮｄの電圧は実質的に０Ｖとなる。それにより、寄生バイポーラＱ２の非導通状態は維持される。したがって、寄生バイポーラＱ２の影響を受けて出力トランジスタＴ１が非導通状態となってしまうことはない。なお、保護トランジスタＭＮ３のバックゲートとトランジスタＭＮ８のバックゲート及びソースとを接続する信号線上の電圧は実質的に０Ｖであるため、寄生バイポーラＱ３の非導通状態は維持される。したがって、寄生バイポーラＱ３の影響を受けて出力トランジスタＴ１が非導通状態となってしまうこともない。
【００７３】
上記の説明より、本実施の形態にかかる負荷駆動装置２は、電源１０が正常に接続された場合の待機時において、第１のＮＭＯＳトランジスタＭＮ８を導通する。それにより、本実施の形態にかかる負荷駆動装置２は、保護トランジスタＭＮ３のバックゲートに対して接地端子ＧＮＤからの固定電位を供給する。そのため、寄生バイポーラＱ４〜Ｑ６のコレクタ・エミッタ間耐圧は電源１０の最大印加電圧以上に維持される。つまり、本実施の形態にかかる負荷駆動装置２は、電源１０の高電圧印加時においても寄生バイポーラＱ４〜Ｑ６を非導通状態に維持する。それにより、負荷駆動装置２は、消費電流の増大を抑制することができる。
【００７４】
また、本実施の形態にかかる負荷駆動装置２は、出力トランジスタＴ１のゲートと出力端子ＯＵＴとの間にゲート放電回路１４を有する。これにより、負荷駆動装置２は、仮に負荷１１の接地電圧と負荷駆動装置２の接地端子との間に電位差がある場合であっても、通常動作時に出力トランジスタＴ１の非導通状態を確実に制御することができる。つまり負荷駆動装置２は、負荷１１の接続形態によらず通常動作時における出力トランジスタＴ１の非導通状態の制御を確実に行うことができる。
【００７５】
また、本実施の形態にかかる負荷駆動装置２は、放電トランジスタＭＮ２とともに抵抗Ｒ２を備える。それにより、負荷駆動装置２は、電源１０の逆接続時において寄生バイポーラＱ２の非導通状態を維持することができる。そのため、負荷駆動装置２は、電源１０の逆接続時において保護トランジスタＭＮ３を確実に機能させることができる。つまり、負荷駆動装置２は、電源１０の逆接続時において、保護トランジスタＭＮ３を用いて出力トランジスタＴ１を精度良く導通状態にする。それにより、負荷駆動装置２は、当該トランジスタＴ１の発熱を抑制して負荷駆動装置２の破壊を防止することができる。
【００７６】
実施の形態２
本発明の実施の形態２にかかる負荷駆動装置３について図面を参照して説明する。負荷駆動装置３は、実施の形態１におけるバックゲート制御回路１７の変形例を示すバックゲート制御回路１７ｂを有する。さらに負荷駆動装置３は、実施の形態１における逆接続保護回路１５の変形例を示す逆接続保護回路１５ｂを有する。負荷駆動装置３において負荷駆動装置２と同様のものについては、負荷駆動装置２と同じ符号を付して説明を省略する。
【００７７】
負荷駆動装置３のバックゲート制御回路１７ｂは、負荷駆動装置２のバックゲート制御回路１７と比較して、電源１０の逆接続時において、保護トランジスタＭＮ３のバックゲートを低インピーダンスで出力端子ＯＵＴの電位にショートすることにより、より安定した動作を得ることができる。
【００７８】
図５に、電源が正常に接続されている場合における負荷駆動装置３の回路図を示す。逆接続保護回路１５ｂは、出力トランジスタＴ１のゲートと接地端子ＧＮＤとの間に接続される。逆接続保護回路１５ｂは、保護トランジスタＭＮ３及び抵抗（例えば拡散抵抗；第１の抵抗）Ｒ３を有する。保護トランジスタＭＮ３では、ソース／ドレインの一方が出力トランジスタＴ１のゲートに接続され、ソース／ドレインの他方及びゲートが接地端子ＧＮＤに共通接続される。また、保護トランジスタＭＮ３のバックゲートは、抵抗Ｒ３を介してバックゲート制御回路１７ｂに接続される。電源１０の逆接続時において、保護トランジスタＭＮ３では、ドレインが接地端子ＧＮＤ、ソースが出力トランジスタＴ１のゲートに接続される。なお、抵抗Ｒ３は、前述した抵抗Ｒ２と同じ構造を有する。抵抗Ｒ３では、一方の端子が保護トランジスタＭＮ３のバックゲートに接続され、他方の端子がバックゲート制御回路１７ｂに接続される。
【００７９】
バックゲート制御回路１７ｂは、抵抗Ｒ３の他方の端子、出力端子ＯＵＴ及び接地端子ＧＮＤとの間に設けられる。バックゲート制御回路１７ｂは、電源１０が正常に接続された状態では、保護トランジスタＭＮ３のバックゲートに対して接地端子ＧＮＤの電圧に基づいた電圧を供給する。また、バックゲート制御回路１７ｂは、電源１０が逆接続された状態では、保護トランジスタＭＮ３のバックゲートに対して出力端子ＯＵＴに基づいた電圧を供給する。
【００８０】
バックゲート制御回路１７ｂは、第１のＮＭＯＳトランジスタＭＮ８及び第２のＮＭＯＳトランジスタ（第２のトランジスタ）ＭＮ９を有する。第１のＮＭＯＳトランジスタＭＮ８は、電源１０が正常に接続される状態では導通している。そのため、第１のＮＭＯＳトランジスタＭＮ８は、保護トランジスタＭＮ３のバックゲートに電源１０の負極側電圧ＶＳＳを供給する。このとき、第２のＮＭＯＳトランジスタＭＮ９は非導通状態となる。なお、本実施の形態では、第１のＮＭＯＳトランジスタＭＮ８は、電流制限抵抗Ｒ１０を介して接地端子ＧＮＤに接続されている。しかし、電源１０が正常に接続された場合において、保護トランジスタＭＮ３のバックゲートに流れる電流はごくわずかである。そのため、接地端子ＧＮＤから保護トランジスタＭＮ３のバックゲートに至る経路での電圧変動は無視できる程度に小さい。
【００８１】
より具体的には、第１のＮＭＯＳトランジスタＭＮ８では、ソースが抵抗Ｒ３の他方の端子に接続され、ドレインが電流制限抵抗Ｒ１０を介して接地端子ＧＮＤに接続され、ゲートが電源端子ＰＷＲに接続される。第２のＮＭＯＳトランジスタＭＮ９では、ドレインが出力端子ＯＵＴに接続され、ソースが抵抗Ｒ３の他方の端子に接続され、ゲートが電流制限抵抗Ｒ１０と接地端子ＧＮＤとの間のノードに接続される。
【００８２】
ここで、寄生素子についてより具体的に説明するため、ゲート放電回路１４、逆接続保護回路１５ｂ、バックゲート制御回路１７ｂ及び出力トランジスタＴ１の断面図を図６に示す。図２に示す負荷駆動装置２の断面図と同様のものについては、負荷駆動装置２と同じ符号を付して説明を省略する。
【００８３】
図６に示すように、抵抗Ｒ３はＮ型半導体基板上にＰ型の拡散領域を用いて形成される。図６に示す例の場合、抵抗Ｒ３では、両端に不純物濃度の高いＰ＋拡散領域によって抵抗の接続端子が形成される。そして、その接続端子間を接続する不純物濃度の低いＰ−拡散領域によって抵抗部分が形成される。
【００８４】
バックゲート制御回路１７ｂの第２のＮＭＯＳトランジスタＭＮ９は、第１のＮＭＯＳトランジスタＭＮ８と実質的に同じ構造を有する素子によって形成される。
【００８５】
そして、寄生バイポーラＱ７は、第２のＮＭＯＳトランジスタＭＮ９のバックゲートをベースとし、第２のＮＭＯＳトランジスタＭＮ９における抵抗Ｒ３の他方の端子に接続される側のＮ＋拡散領域をエミッタとし、Ｎ型半導体基板をコレクタとして形成される。
【００８６】
次に、電源１０が正常に接続されている場合における負荷駆動装置３の動作について説明する。電源１０が正常に接続されている状態においては、第１のＮＭＯＳトランジスタＭＮ８は導通状態、第２のＮＭＯＳトランジスタＭＮ９は非導通状態となる。そのため、保護トランジスタＭＮ３のバックゲートには抵抗Ｒ３及び電流制限抵抗Ｒ１０を介して負極側電圧ＶＳＳが印加される。この場合、接地端子ＧＮＤと出力トランジスタＴ１のゲート間に接続された保護トランジスタＭＮ３は導通しない。つまり、保護トランジスタＭＮ３は無効な状態となっている。
【００８７】
このように負荷駆動装置３では、実施の形態１の負荷駆動装置２と同様に、保護トランジスタＭＮ３のバックゲートに対して接地端子ＧＮＤから負極側電圧ＶＳＳが供給される。これにより、寄生バイポーラＱ４〜Ｑ７は、最大印加電圧まで非導通状態を維持する。つまり負荷駆動装置３は、寄生バイポーラＱ４〜Ｑ７に電流が流れないため、消費電流の増大を抑制することができる。
【００８８】
続いて、電源１０が逆接続された場合における負荷駆動装置３について説明する。電源１０が逆接続された場合、ゲート放電回路１４、逆接続保護回路１５ｂ及びバックゲート制御回路１７ｂを構成する素子において寄生素子が形成される。負荷駆動装置３は、これらの寄生素子を非導通にして、逆接続保護回路１５ｂを介して出力トランジスタＴ１のゲートに電流を流す。電源１０が逆接続された場合における負荷駆動装置の回路図を図７に示す。
【００８９】
図７に示すように、電源１０が逆接続された場合、接地端子ＧＮＤに電源１０の正極側電圧ＶＢが印加され、電源端子ＰＷＲに電源１０の負極側端子ＶＳＳが印加される。このとき、逆接続保護回路１５ｂには、寄生素子として、寄生ダイオードＤ３、Ｄ３ａ、Ｄ３ｂ、寄生バイポーラＱ３が形成される。バックゲート制御回路１７ｂには、寄生ダイオードＤ８、Ｄ８ａに加え、寄生ダイオードＤ９、Ｄ９ａが形成される。なお、ゲート放電回路１４に形成される寄生素子は、図３に示す回路と同様であるため、説明を省略する。
【００９０】
この寄生素子についてより具体的に説明するため、ゲート放電回路１４、逆接続保護回路１５ｂ、バックゲート制御回路１７ｂ及び出力トランジスタＴ１の断面図を図８に示す。図８に示す断面図では、ゲート放電回路１４、逆接続保護回路１５ｂ、バックゲート制御回路１７ｂ及び出力トランジスタＴ１が１つのＮ型半導体基板に形成される例を示す。
【００９１】
図８に示すように、抵抗Ｒ２、抵抗Ｒ３、放電トランジスタＭＮ２、保護トランジスタＭＮ３、第１のＮＭＯＳトランジスタＭＮ８、第２のＮＭＯＳトランジスタＭＮ９及び出力トランジスタＴ１は、それぞれ、図６に示した負荷駆動装置３と実質的に同じ構造を有する。
【００９２】
寄生ダイオードＤ３は、保護トランジスタＭＮ３のバックゲートをアノードとし、保護トランジスタＭＮ３における出力トランジスタＴ１のゲートに接続される側のＮ＋拡散領域をカソードとする。つまり、寄生ダイオードＤ３では、保護トランジスタＭＮ３のバックゲートにアノードが接続され、出力トランジスタＴ１のゲートにカソードが接続される。
【００９３】
寄生ダイオードＤ３ａでは、アノードが抵抗Ｒ３のバックゲート制御回路１７ｂ側の端子に接続され、カソードが電源端子ＰＷＲに接続される。寄生ダイオードＤ３ｂでは、アノードが抵抗Ｒ３における保護トランジスタＭＮ３のバックゲート側の端子に接続され、カソードが電源端子ＰＷＲに接続される。寄生バイポーラＱ３では、コレクタが保護トランジスタＭＮ３における出力トランジスタＴ１のゲート側のＮ＋拡散領域に接続され、ベースが保護トランジスタＭＮ３のバックゲートに接続され、エミッタが電源端子ＰＷＲに接続される。
【００９４】
寄生ダイオードＤ９では、第２のＮＭＯＳトランジスタＭＮ９のバックゲートにアノードが接続され、第２のＮＭＯＳトランジスタＭＮ９における出力端子ＯＵＴに接続される側のＮ＋拡散領域にカソードが接続される。寄生ダイオードＤ９ａでは、第２のＮＭＯＳトランジスタＭＮ９のバックゲートにアノードが接続され、Ｎ型半導体基板にカソードが接続される。なお、寄生ダイオードＤ８、Ｄ８ａ、Ｄ２、Ｄ２ａ、Ｄ２ｂ及び寄生バイポーラＱ２は、図４の場合と同様であるため説明を省略する。
【００９５】
ここで、第１のＮＭＯＳトランジスタＭＮ８は、実施の形態１の負荷駆動装置２と同様に、非導通状態を維持する。一方、第２のＮＭＯＳトランジスタＭＮ９は導通状態を維持する。その理由について説明する。第２のＮＭＯＳトランジスタＭＮ９は、ゲートに正極側電圧ＶＢが供給される。また、第２のＮＭＯＳトランジスタＭＮ９は、バックゲートに保護トランジスタＭＮ３のバックゲートが抵抗Ｒ３を介して接続される。ここで寄生ダイオードＤ９は逆バイアスであるため、出力端子ＯＵＴ側から寄生ダイオードＤ９を介して保護トランジスタＭＮ３のバックゲートに向けて電流は流れない。その代わりに、寄生ダイオードＤ９ａを介して負極側電圧ＶＳＳが供給される。それにより、第２のＮＭＯＳトランジスタＭＮ９及び保護トランジスタＭＮ３は導通状態になる。
【００９６】
第１のＮＭＯＳトランジスタＭＮ８は、電源１０の逆接続時において、出力トランジスタＴ１が導通状態となるまでの間も導通状態になることはない。これにより、保護トランジスタＭＮ３を介して出力トランジスタＴ１のゲートに流れ込む電荷は、寄生バイポーラＱ３によって引き抜かれない。
【００９７】
しかしながら、電源１０が逆接続された場合において、出力トランジスタＴ１が導通状態となるまでの間、第２のＮＭＯＳトランジスタＭＮ９が導通状態を示す期間が存在する。このとき、出力端子ＯＵＴから保護トランジスタＭＮ３のバックゲートに対して電流経路が形成される。
【００９８】
このとき、寄生ダイオードＤ３ａは順方向電圧が高い状態（例えば、約０．７Ｖ）に維持される。しかし、寄生ダイオードＤ３ｂは、抵抗Ｒ３によって電流が制限されているため、順方向電圧が低い状態（例えば、約０．５Ｖ以下）に維持される。したがって、寄生ダイオードＤ３ａ、Ｄ３ｂの働きにより、寄生バイポーラＱ３が導通状態になることはない。これにより、保護トランジスタＭＮ３を介して出力トランジスタＴ１のゲートに流れ込む電荷は、寄生バイポーラＱ３によって引き抜かれない。
【００９９】
電源１０が逆接続された場合には、接地端子ＧＮＤの電位には出力トランジスタＴ１のゲート電圧よりも高電位が印加されるため、保護トランジスタＭＮ３は正常な導通状態となる。したがって、電源１０の正極側電圧ＶＢから保護トランジスタＭＮ３にて発生するオン電圧を差し引いた電圧が、出力トランジスタＴ１のゲートに印加される。それにより、出力トランジスタＴ１は導通状態となる。その後は、出力トランジスタＴ１は導通状態を維持する。このように、本実施の形態にかかる負荷駆動装置３においても、実施の形態１と同様の効果を得ることができる。
【０１００】
実施の形態３
図９に実施の形態３にかかる負荷駆動装置４の回路図を示す。また、図１０に実施の形態３にかかる負荷駆動装置４を構成するデバイスの断面図を示す。また、図１１に電源逆接続時の負荷駆動装置４の回路図を示す。また、図１２に電源逆接続時の負荷駆動装置４を構成するデバイスの断面図を示す。
【０１０１】
負荷駆動装置４は、負荷駆動装置２の第１のＮＭＯＳトランジスタＭＮ８を拡散抵抗（第２の抵抗）Ｒ４に置き換えた変形例であり、負荷駆動装置２よりも少ない構成素子で機能を実現できる。
【０１０２】
負荷駆動装置４のバックゲート制御回路１７ｃは、抵抗Ｒ４を有する。より具体的には、抵抗Ｒ４では、一方の端子がダイオードＤ１０のアノードに接続され、他方の端子が保護トランジスタＭＮ３のバックゲートに接続される。なお、抵抗Ｒ４には、寄生素子として、寄生ダイオードＤ４ａ、Ｄ４ｂが形成される。その他の寄生素子は図１の場合と同様であるため、説明を省略する。
【０１０３】
より具体的には、寄生ダイオードＤ４ａでは、抵抗Ｒ４におけるダイオードＤ１０のアノード側の端子にアノードが接続され、電源端子ＰＷＲにカソードが接続される。寄生ダイオードＤ４ｂでは、抵抗Ｒ４における保護トランジスタＭＮ３のバックゲート側の端子にアノードが接続され、電源端子ＰＷＲにカソードが接続される。
【０１０４】
次に、負荷駆動装置４の動作について説明する。ここで、保護トランジスタＭＮ３のバックゲートは抵抗Ｒ４及び抵抗Ｒ１０を介して接地端子ＧＮＤに接続されている。そのため、電源１０が正常に接続された場合には、保護トランジスタＭＮ３は非導通状態を示す。また、寄生バイポーラＱ３のベースには抵抗Ｒ４及び抵抗Ｒ１０を介して接地端子ＧＮＤの電圧（電源１０の負極側電圧ＶＳＳ）が供給される。そのため、電源１０が高電圧の状態においても、寄生バイポーラＱ３は非導通状態を示す。また、寄生ダイオードＤ４ａ、Ｄ４ｂは、逆バイアスされているため非導通状態を示す。つまり、負荷駆動装置４は、電源１０が正常に接続に接続された場合の待機時において、寄生バイポーラＱ３に電流が流れないため、消費電流の増大を抑制することができる。
【０１０５】
電源１０が逆接続された場合には、接地端子ＧＮＤから抵抗Ｒ１０を介してダイオードＤ１０に電流経路が形成される。また、接地端子ＧＮＤから抵抗Ｒ１０を介して寄生ダイオードＤ４ａに電流経路が形成される。ここで、ダイオードＤ１０のアノードの電圧は順方向電圧（例えば０．７Ｖ）となる。同様に寄生ダイオードＤ４ｂにも接地端子ＧＮＤから抵抗Ｒ１０及び抵抗Ｒ４を介して電流経路が形成される。しかし、この場合、寄生ダイオードＤ４ｂに流れる電流は抵抗Ｒ４によって制限される。そのため、寄生ダイオードＤ４ａに流れる電流よりも寄生ダイオードＤ４ｂに流れる電流が小さくなる。つまり、寄生ダイオードＤ４ｂの順方向電圧は０．７Ｖよりも小さくなる（例えば０．５Ｖ）。それにより、保護トランジスタＭＮ３のバックゲートには低電位が供給される。その結果、保護トランジスタＭＮ３は導通状態となる。つまり、出力トランジスタＴ１は、保護トランジスタＭＮ３を介してゲートに接地端子ＧＮＤからの電荷が供給されるため、導通状態となる。また、寄生ダイオードＤ４ｂの順方向電圧が０．５Ｖ程度であるため、寄生バイポーラＱ３は非導通状態となる。そのため、寄生バイポーラＱ３によって出力トランジスタＴ１のゲートから電荷を引き抜かれることはなく、出力トランジスタＴ１は導通状態を維持する。このように、本実施の形態にかかる負荷駆動装置４においても、実施の形態１と同様の効果を得ることができる。
【０１０６】
以上により、上記実施の形態にかかる負荷駆動装置は、電源１０が逆接続された場合において、出力トランジスタＴ１を導通させることにより、当該出力トランジスタの発熱を抑制して負荷駆動装置の破壊を防止することができる。さらに、本実施の形態にかかる負荷駆動装置は、電源１０が正常に接続された場合の待機時において、当該負荷駆動装置が許容する最大電源電圧で動作した場合でも、寄生バイポーラの非導通状態を維持し、消費電流の増大を抑制することができる。
【０１０７】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、ゲート放電回路、逆接続保護回路、バックゲート制御回路及び出力トランジスタが１つの半導体基板上に形成される例を説明したが、これに限られない。つまり本発明は、１つの半導体基板にゲート放電回路、逆接続保護回路、バックゲート制御回路及び出力トランジスタが形成されるものに限定されるものではない。
【符号の説明】
【０１０８】
２〜４ 負荷駆動装置
１０ 電源
１１ 負荷
１２ ドライバ回路
１５、１５ｂ 逆接続保護回路
１４ ゲート放電回路
１７、１７ｂ、１７ｃ バックゲート制御回路
Ｄ２、Ｄ２ａ、Ｄ２ｂ 寄生ダイオード
Ｄ３、Ｄ３ａ、Ｄ３ｂ 寄生ダイオード
Ｄ４ａ、Ｄ４ｂ 寄生ダイオード
Ｄ８、Ｄ８ａ 寄生ダイオード
Ｄ９、Ｄ９ａ 寄生ダイオード
Ｄ１０ クランプダイオード
ＭＮ８ 第１のＮＭＯＳトランジスタ
ＭＮ９ 第２のＮＭＯＳトランジスタ
ＭＮ２ 放電トランジスタ
ＭＮ３ 保護トランジスタ
Ｑ１〜Ｑ７ 寄生バイポーラ
Ｒ２〜Ｒ４ 拡散抵抗
Ｒ１０ 電流制限抵抗
Ｔ１ 出力トランジスタ
【技術分野】
【０００１】
本発明は負荷駆動装置に関し、特に負荷への電源供給を制御する出力トランジスタを有する負荷駆動装置に関する。
【背景技術】
【０００２】
電力供給用半導体は、負荷に電源から電力を供給する負荷駆動装置として広く用いられている。応用分野の一つとして、自動車のアクチュエータやランプを駆動するために用いられている。
【０００３】
負荷駆動装置が自動車に用いられる場合において、負荷駆動装置が待機状態の場合には、スタンバイ電流をマイクロアンペアのオーダーにして無駄な消費電流を発生させないことが求められている。また、誤って電源が逆接続された場合には、負荷駆動装置が破壊しないようにすることが求められている。望ましくは、電源の逆接続時には、パワーデバイス（例えば、出力トランジスタ）を導通させることにより、当該パワーデバイスの発熱を抑制して負荷駆動装置の破壊を防止することが求められている。
【０００４】
このような要求に対する解決策が特許文献１に開示されている。図１４は特許文献１に記載された負荷駆動装置である。電源が正常に接続されている場合と、電源が逆接続されている場合と、における負荷駆動装置の動作について、それぞれ図１４を用いて説明する。
【０００５】
電源が正常に接続されている場合、電源１０の正極側電圧ＶＢが電源端子ＰＷＲに接続される。また、電源１０の負極側電圧ＶＳＳが接地端子ＧＮＤに接続される。
【０００６】
出力トランジスタＴ１が導通状態の場合、トランジスタＭＮ２は非導通状態となる。つまり、ドライバ回路１２はＨレベルの信号Ｓ１及びＬレベルの信号Ｓ２を出力する。このとき、バックゲート制御回路１６に設けられたトランジスタＭＮ６、ＭＮ７は導通状態となる。これは、トランジスタＴ１が導通することにより、出力端子ＯＵＴの電位がＨレベルを示し、それに応じてＭＮ６、ＭＮ７のゲート電位が接地端子ＧＮＤの電位よりも大きな電位になるためである。また、バックゲート制御回路１６に設けられたトランジスタＭＮ４、ＭＮ５は非導通状態となる。これは、トランジスタＭＮ４、ＭＮ５のゲート電位が接地端子ＧＮＤの電位になるためである。
【０００７】
これにより、逆接続保護用に設けられた保護トランジスタＭＮ３のバックゲートには、接地端子ＧＮＤの電位が印加される。そして、保護トランジスタＭＮ３は非導通状態となる。トランジスタＴ１のゲート電荷を放電する経路が存在しなくなるため、トランジスタＴ１は信号Ｓ１によって強く導通する。
【０００８】
出力トランジスタＴ１が非導通状態の場合、トランジスタＭＮ２は導通状態となる。つまり、ドライバ回路１２はＬレベルの信号Ｓ１及びＨレベルの信号Ｓ２を出力する。このときトランジスタＭＮ２は、トランジスタＴ１のゲート電荷を放電して、トランジスタＴ１を非導通状態へと導く。
【０００９】
このとき、バックゲート制御回路１６に設けられたトランジスタＭＮ６、ＭＮ７は、出力端子ＯＵＴの電位が高い間は導通している。しかし、出力端子ＯＵＴが接地端子ＧＮＤの電位に向けて遷移することにより、トランジスタＭＮ６、ＭＮ７は非導通状態となる。また、バックゲート制御回路１６に設けられたトランジスタＭＮ４、ＭＮ５は非導通状態となる。つまり、トランジスタＭＮ４〜７はいずれも非導通状態となる。しかし、出力端子ＯＵＴと接地端子ＧＮＤの電位はいずれも接地端子ＧＮＤの電位であるため、保護トランジスタＭＮ３のバックゲートは接地端子ＧＮＤの電位を示す。したがって、保護トランジスタＭＮ３は非導通状態となる。
【００１０】
電源が逆接続されている場合、電源１０の正極側電圧ＶＢが接地端子ＧＮＤに接続される。また、負極側電圧ＶＳＳが電源端子ＰＷＲに接続される。なお、電源が逆接続された場合、ドライバ回路１２、トランジスタＭＮ２は正常に動作することができない。これは、電源１０の逆接続によりバックゲートとドレインの間の寄生ダイオードが順方向にバイアスされトランジスタ動作しないためである。
【００１１】
出力端子ＯＵＴの電位は、最初は出力トランジスタＴ１の寄生ダイオードの順方向電圧を示す。しかし、逆接続保護回路１５に設けられた保護トランジスタＭＮ３によって出力トランジスタＴ１のゲートに電荷が供給され始めると、トランジスタＴ１が導通する。それにより、出力端子ＯＵＴの電位は電源端子ＰＷＲの電位（出力トランジスタＴ１のオン抵抗と負荷電流とによって発生する電圧降下の値）に近づく。また、ダイオードＤ１０のアノード電位は、ダイオードＤ１０の順方向電圧を示す。
【００１２】
なお、バックゲート制御回路１６に設けられたトランジスタＭＮ７は、バックゲートがＧＮＤ端子側に接続されていない。そのため、トランジスタＭＮ７は逆バイアスされたダイオード（逆流防止ダイオード）として動作する。
【００１３】
出力端子ＯＵＴの電位及びダイオードＤ１０のアノード電位は、最初はいずれもダイオードの順方向電圧（例えば０．６Ｖ程度）を示す。したがって保護トランジスタＭＮ３のバックゲートには低電位が与えられ、保護トランジスタＭＮ３は導通状態となる。これによりトランジスタＴ１のゲートには、保護トランジスタＭＮ３を介して端子ＧＮＤから電荷が供給される。それによりトランジスタＴ１のゲート電圧が上昇して、トランジスタＴ１は導通状態になる。トランジスタＴ１が導通することにより、出力端子ＯＵＴの電位は、ダイオードの順方向電圧から端子ＰＷＲの電位（負極側電圧ＶＳＳに応じた電位）程度に下がる。この場合においても、保護トランジスタＭＮ３のバックゲートは低電位を保つので、保護トランジスタＭＮ３は導通状態を維持する。それにより、トランジスタＴ１は導通状態を維持する。このように従来の負荷駆動装置は、トランジスタＴ１の発熱を抑制して、負荷駆動装置の破壊を防ぐことができる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００９−１６５１１４公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
半導体基板上に図１４に示す従来の負荷駆動装置を集積化した場合において、当該負荷駆動装置を動作条件範囲内の高電圧によって動作させた場合、トランジスタＭＮ３、ＭＮ５、ＭＮ７に形成される縦型の寄生バイポーラＱ４〜Ｑ７が導通し、消費電流が発生するという問題があった。この消費電流の発生について以下に説明する。
【００１６】
従来の負荷駆動装置が待機状態の場合において、トランジスタＭＮ３、ＭＮ５及びＭＮ７のＰウエル（寄生バイポーラＱ４〜Ｑ７のベース）は、トランジスタＭＮ３、ＭＮ５及びＭＮ７のドレイン／ソース（寄生バイポーラＱ４〜Ｑ７のエミッタ）と電気的な接続が取れない。そのため、当該寄生バイポーラのベースがオープンとなる。ここで、寄生バイポーラの降伏電圧は、ベースがオープンの場合のエミッタ−コレクタ間の耐圧ＢＶｃｅｏとして表すことができる。
【００１７】
図１３は、バイポーラの耐圧特性を示した図である。一般に良く知られているように、ベースがオープンの場合のバイポーラの耐圧ＢＶｃｅｏと、ベースに電位が与えられた場合のバイポーラの耐圧ＢＶｃｂｏとは、電流増幅率ｈＦＥにより以下の関係が成り立つ。
【００１８】
ＢＶｃｅｏ＝ＢＶｃｂｏ／４√ｈＦＥ ・・・（式１）
【００１９】
デバイスの開発では、デバイスサイズと耐圧との関係がトレードオフの関係にある。このとき、耐圧ＢＶｃｂｏは最適な値をとるように設計される。例えば、４０Ｖの耐圧が必要な場合、通常、デバイスの耐圧ＢＶｃｂｏは６０Ｖ程度となるように設計される。
【００２０】
図１４に示す寄生バイポーラＱ４〜Ｑ７の電流増幅率ｈＦＥは、例えば１００程度である。つまり（式１）より、耐圧ＢＶｃｅｏは耐圧ＢＶｃｂｏの約１／３程度である。
【００２１】
そのため、従来の負荷駆動装置が待機状態の場合において、寄生バイポーラＱ４〜Ｑ７に対して耐圧ＢＶｃｅｏよりも高い電圧が与えられると、寄生バイポーラＱ４〜Ｑ７がブレークダウンして当該寄生バイポーラに電流が流れる。それにより、従来の負荷駆動装置は消費電流が増大する。
【００２２】
このように従来の負荷駆動装置では、逆接続保護回路１５に設けられたトランジスタのバックゲート及びバックゲート制御回路１６に設けられたトランジスタのバックゲートが、負荷駆動装置の待機時にいずれもオープン（ハイインピーダンス）になった。そのため、寄生バイポーラに電流が流れ、消費電流が増大するという問題があった。
【課題を解決するための手段】
【００２３】
本発明にかかる負荷駆動装置は、第１の電源ラインと出力端子との間に接続された出力トランジスタと、前記出力端子と第２の電源ラインとの間に接続された負荷と、前記出力トランジスタのゲートと前記第２の電源ラインとの間に設けられ、前記第１及び前記第２の電源ライン間に接続される電源の極性が逆になった場合に前記出力トランジスタを導通状態にする保護トランジスタと、前記電源の極性が正常の場合に前記第２の電源ラインと前記保護トランジスタのバックゲートとの間を導通状態に制御するバックゲート制御回路と、を備える。
【００２４】
上述のような回路構成により、電源が逆接続された場合において、出力トランジスタの発熱を抑制して負荷駆動装置の破壊を防止することができるとともに、電源が正常に接続された場合の待機時において、消費電流の増大を抑制することができる。
【発明の効果】
【００２５】
本発明により、電源が逆接続された場合において、出力トランジスタの発熱を抑制して負荷駆動装置の破壊を防止することができるとともに、電源が正常に接続された場合の待機時において、消費電流の増大を抑制することが可能な負荷駆動装置を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１にかかる負荷駆動装置の回路図である。
【図２】本発明の実施の形態１にかかる負荷駆動装置において形成される寄生素子を説明するための半導体装置の断面図である。
【図３】本発明の実施の形態１にかかる負荷駆動装置において電源の逆接続が発生した場合の回路図である。
【図４】本発明の実施の形態１にかかる負荷駆動装置において形成される寄生素子を説明するための半導体装置の断面図である。
【図５】本発明の実施の形態２にかかる負荷駆動装置の回路図である。
【図６】本発明の実施の形態２にかかる負荷駆動装置において形成される寄生素子を説明するための半導体装置の断面図である。
【図７】本発明の実施の形態２にかかる負荷駆動装置において電源の逆接続が発生した場合の回路図である。
【図８】本発明の実施の形態２にかかる負荷駆動装置において形成される寄生素子を説明するための半導体装置の断面図である。
【図９】本発明の実施の形態３にかかる負荷駆動装置の回路図である。
【図１０】本発明の実施の形態３にかかる負荷駆動装置において形成される寄生素子を説明するための半導体装置の断面図である。
【図１１】本発明の実施の形態３にかかる負荷駆動装置において電源の逆接続が発生した場合の回路図である。
【図１２】本発明の実施の形態３にかかる負荷駆動装置において形成される寄生素子を説明するための半導体装置の断面図である。
【図１３】バイポーラトランジスタの耐圧特性を示す図である。
【図１４】従来の負荷駆動装置の回路図である。
【発明を実施するための形態】
【００２７】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。説明の明確化のため、必要に応じて重複説明は省略される。
【００２８】
実施の形態１
図１に実施の形態１にかかる負荷駆動装置２の回路図を示す。図１に示すように、負荷駆動装置２は、電源１０、負荷１１、ドライバ回路１２、ゲート放電回路１４、逆接続保護回路１５、バックゲート制御回路１７、出力トランジスタＴ１、クランプダイオード（保護ダイオード）Ｄ１０、電流制限抵抗Ｒ１０、電源端子ＰＷＲ、接地端子ＧＮＤ、出力端子ＯＵＴを有する。なお、本実施の形態では、電源１０と出力端子ＯＵＴとを電源端子ＰＷＲを介して接続する電源ラインを第１の電源ラインと称し、電源１０と出力端子ＯＵＴとを接地端子ＧＮＤを介して接続する電源ラインを第２の電源ラインと称す。
【００２９】
電源１０は、電源端子ＰＷＲと接地端子ＧＮＤとの間に接続される。そして、正常接続時には、電源１０は電源端子ＰＷＲに正極側電圧ＶＢを供給し、接地端子ＧＮＤに負極側電圧ＶＳＳを供給する。負荷１１は、出力端子ＯＵＴと接地端子ＧＮＤとの間に接続される。負荷１１は、例えば、アクチュエータやランプ等であって、負荷駆動装置２において電力の供給先となるものである。
【００３０】
ドライバ回路１２は、負荷駆動装置２の制御装置である。ドライバ回路１２は、出力トランジスタＴ１のゲートに制御信号Ｓ１を供給し、ゲート放電回路１４に制御信号Ｓ２を供給する。本実施の形態においては、制御信号Ｓ１、Ｓ２は、互いに逆相となる信号であるものとする。ドライバ回路１２は制御信号Ｓ１、Ｓ２によって出力トランジスタＴ１の導通状態を制御する。
【００３１】
出力トランジスタＴ１では、ドレインが電源端子ＰＷＲに接続され、ソースが出力端子ＯＵＴに接続される。なお、出力トランジスタＴ１のゲートには制御信号Ｓ１が供給される。出力トランジスタＴ１は、制御信号Ｓ１がハイレベルの場合に導通状態となり、制御信号Ｓ１がロウレベルの場合に非導通状態となる。ゲート放電回路１４は、制御信号Ｓ２がハイレベルの場合に出力トランジスタＴ１のゲートから電荷の引き抜きを行う。また、ゲート放電回路１４は、制御信号Ｓ２がロウレベルの場合には非導通状態となり、出力トランジスタＴ１のゲートから電荷の引き抜きは行わない。
【００３２】
より具体的には、ゲート放電回路１４は、放電トランジスタＭＮ２及び抵抗（例えば拡散抵抗；第３の抵抗）Ｒ２を有する。放電トランジスタＭＮ２は、Ｎ型半導体基板に形成されるＮ型ＭＯＳトランジスタである。放電トランジスタＭＮ２では、ドレインが出力トランジスタＴ１のゲートに接続され、ゲートに制御信号Ｓ２が入力され、ソースが出力端子ＯＵＴに接続される。抵抗Ｒ２は、Ｎ型半導体基板上にＰ型の拡散領域を用いて形成される。例えば、抵抗Ｒ２では、両端に不純物濃度の高いＰ＋拡散領域によって抵抗の接続端子が形成される。そして、その接続端子間を接続する不純物濃度の低いＰ−拡散領域によって抵抗部分が形成される。抵抗Ｒ２では、一方の端子が放電トランジスタＭＮ２のバックゲートに接続され、他方の端子が出力端子ＯＵＴに接続される。
【００３３】
逆接続保護回路１５は、出力トランジスタＴ１のゲートと接地端子ＧＮＤとの間に接続される。逆接続保護回路１５は、保護トランジスタＭＮ３を有する。保護トランジスタＭＮ３では、ソース／ドレインの一方が出力トランジスタＴ１のゲートに接続され、ソース／ドレインの他方及びゲートが接地端子ＧＮＤに共通接続される。また、保護トランジスタＭＮ３のバックゲートは、バックゲート制御回路１７に接続される。なお、電源１０の逆接続時において、保護トランジスタＭＮ３では、ドレインが接地端子ＧＮＤ、ソースが出力トランジスタＴ１のゲートに接続される。
【００３４】
なお、逆接続保護回路１５には、寄生素子として、寄生バイポーラＱ５、Ｑ６が形成される。より具体的には、寄生バイポーラＱ５では、保護トランジスタＭＮ３のバックゲートにベースが接続され、保護トランジスタＭＮ３における接地端子ＧＮＤ側のソース／ドレイン拡散領域にエミッタが接続され、電源端子ＰＷＲにコレクタが接続される。寄生バイポーラＱ６では、保護トランジスタＭＮ３のバックゲートにベースが接続され、保護トランジスタＭＮ３における出力トランジスタＴ１のゲート側のソース／ドレイン拡散領域にエミッタが接続され、電源端子ＰＷＲにコレクタが接続される。
【００３５】
バックゲート制御回路１７は、保護トランジスタＭＮ３のバックゲートと接地端子ＧＮＤとの間に設けられる。バックゲート制御回路１７は、電源１０が正常に接続された状態では、保護トランジスタＭＮ３のバックゲートに対して接地端子ＧＮＤの電圧に基づいた電圧を供給する。一方、バックゲート制御回路１７は、電源１０が逆接続された状態では、保護トランジスタＭＮ３のバックゲートに対して電源端子ＰＷＲに基づいた電圧を供給する。
【００３６】
より具体的には、バックゲート制御回路１７は、第１のＮＭＯＳトランジスタ（第１のトランジスタ）ＭＮ８を有する。第１のＮＭＯＳトランジスタＭＮ８では、ソースが保護トランジスタＭＮ３のバックゲートに接続され、ドレインが電流制限抵抗Ｒ１０を介して接地端子ＧＮＤに接続され、ゲートが電源端子ＰＷＲに接続される。電源１０が正常に接続される状態では、第１のＮＭＯＳトランジスタＭＮ８が導通している。そのため、保護トランジスタＭＮ３のバックゲートには電源１０の負極側電圧ＶＳＳが印加される。なお本実施の形態では、第１のＮＭＯＳトランジスタＭＮ８は、電流制限抵抗Ｒ１０を介して接地端子ＧＮＤに接続されている。しかし、電源１０が正常に接続された場合において、保護トランジスタＭＮ３のバックゲートに流れる電流はごくわずかである。そのため、接地端子ＧＮＤから保護トランジスタＭＮ３のバックゲートに至る経路での電圧変動は無視できる程度に小さい。
【００３７】
なお、バックゲート制御回路１７には、寄生素子として、寄生バイポーラＱ４が形成される。より具体的には、寄生バイポーラＱ４では、第１のＮＭＯＳトランジスタＭＮ８のバックゲートにベースが接続され、第１のＮＭＯＳトランジスタＭＮ９の接地端子ＧＮＤ側のソース／ドレイン拡散領域にエミッタが接続され、電源端子ＰＷＲにコレクタが接続される。
【００３８】
電流制限抵抗Ｒ１０とクランプダイオードＤ１０は、接地端子ＧＮＤと電源端子ＰＷＲとの間に直列に接続される。クランプダイオードＤ１０は、アノードが電流制限抵抗Ｒ１０に接続され、カソードが電源端子ＰＷＲに接続される。
【００３９】
次に、電源１０が正常に接続されている場合における負荷駆動装置２の動作について説明する。まず、制御信号Ｓ１がハイレベルであり、制御信号Ｓ２がロウレベルである場合、放電トランジスタＭＮ２が非導通状態であり、出力トランジスタＴ１は導通状態となる。そのため、負荷１１には電源１０が出力する正極側電源ＶＢが電力として供給される。
【００４０】
一方、制御信号Ｓ１がロウレベルであり、制御信号Ｓ２がハイレベルである場合、放電トランジスタＭＮ２が導通状態となり、出力トランジスタＴ１のゲートから出力端子ＯＵＴに対して電荷を引き抜く。そのため、出力トランジスタＴ１のゲート・ソース間が放電トランジスタＭＮ２によりショートされた状態となる。それにより、出力トランジスタＴ１は非導通状態となる。そのため、負荷１１には電源１０からの電力が供給されず、出力端子ＯＵＴの電圧はほぼ０Ｖとなる。なお、負荷駆動装置２の通常時の動作において放電トランジスタＭＮ２のバックゲートにはほとんど電流が流れない。そのため、放電トランジスタＭＮ２のバックゲートには出力端子ＯＵＴの電圧とほぼ同じ電圧が印加される。
【００４１】
また、電源１０が正常に接続されている状態では、第１のＮＭＯＳトランジスタＭＮ８は導通状態となるため、保護トランジスタＭＮ３のバックゲートには電流制限抵抗Ｒ１０を介して負極側電圧ＶＳＳが印加される。つまり、接地端子ＧＮＤと出力トランジスタＴ１のゲート間に接続されている保護トランジスタＭＮ３は導通しないため、保護トランジスタＭＮ３は無効な状態となる。
【００４２】
ここで、寄生素子についてより具体的に説明するため、ゲート放電回路１４、逆接続保護回路１５、バックゲート制御回路１７及び出力トランジスタＴ１の断面図を図２に示す。図２に示す断面図では、ゲート放電回路１４、逆接続保護回路１５、バックゲート制御回路１７及び出力トランジスタＴ１が１つのＮ型半導体基板に形成される例を示す。
【００４３】
図２に示すように、抵抗Ｒ２はＮ型半導体基板上にＰ型の拡散領域を用いて形成される。図２に示す例の場合、抵抗Ｒ２では、両端に不純物濃度の高いＰ＋拡散領域によって抵抗の接続端子が形成される。そして、その接続端子間を接続する不純物濃度の低いＰ−拡散領域によって抵抗部分が形成される。
【００４４】
ゲート放電回路１４の放電トランジスタＭＮ２は、Ｎ型半導体基板上にＰ型半導体領域で形成されるＰウェル（以下、場合に応じて放電トランジスタＭＮ２のバックゲートと称す）を有する。そして、Ｐウェル上にＰ＋拡散領域とＮ＋拡散領域を有する。Ｐ＋拡散領域は、Ｐウェルへの電位供給端子となり、放電トランジスタＭＮ２のバックゲート電圧をＰウェルに与える。Ｎ＋拡散領域は、放電トランジスタＭＮ２のソースまたはドレイン領域を形成する。ドレインを形成するＮ＋拡散領域の周りには、不純物濃度の低いＮ−拡散領域が形成される。このＮ−拡散領域により、放電トランジスタＭＮ２のドレイン・バックゲート間が高耐圧を有する。そして、Ｎ型半導体基板の上層であって、２つのＮ＋拡散領域に跨る領域には、ゲート酸化膜を介してゲート電極が形成される。
【００４５】
逆接続保護回路１５の保護トランジスタＭＮ３及びバックゲート制御回路１７の第１のＮＭＯＳトランジスタＭＮ８は、それぞれ、放電トランジスタＭＮ２と実質的に同じ構造を有する素子によって形成される。ただし、保護トランジスタＭＮ３は、ソース及びドレインを形成するいずれのＮ＋拡散領域の周りにもＮ−拡散領域が形成され、ドレイン・バックゲート間及びソース・バックゲート間に高耐圧を有する構造を有する。
【００４６】
出力トランジスタＴ１は、Ｎ型半導体基板上にＰ型半導体で形成されるＰ−ＢＯＤＹ領域（以下、場合に応じて出力トランジスタＴ１のバックゲートと称す）を有する。そして、Ｐ−ＢＯＤＹ領域上にＮ＋拡散領域とＰ＋拡散領域を有する。このＮ＋拡散領域は、出力トランジスタＴ１のソースとなる。なお、Ｐ−ＢＯＤＹ領域は２つに分離して形成される。そして、各Ｐ−ＢＯＤＹ領域にて形成されるＮ＋拡散領域に跨る領域には、ゲート酸化膜を介してゲート電極が形成される。なお、出力トランジスタＴ１はＮ型半導体基板をドレインとして使用する。Ｐ−ＢＯＤＹ領域に形成されるＰ＋拡散領域は、Ｐ−ＢＯＤＹ領域にバックゲート電圧を供給する。
【００４７】
そして、寄生バイポーラＱ４は、第１のＮＭＯＳトランジスタＭＮ８のバックゲートをベースとし、第１のＮＭＯＳトランジスタＭＮ８において抵抗Ｒ１０に接続される側のＮ＋拡散領域をエミッタとし、Ｎ型半導体基板をコレクタとして形成される。寄生バイポーラＱ５は、保護トランジスタＭＮ３のバックゲートをベースとし、保護トランジスタＭＮ３において接地端子ＧＮＤに接続される側のＮ＋拡散領域をエミッタとし、Ｎ型半導体基板をコレクタとして形成される。寄生バイポーラＱ６は、保護トランジスタＭＮ３のバックゲートをベースとし、保護トランジスタＭＮ３において出力トランジスタＴ１のゲートに接続される側のＮ＋拡散領域をエミッタとし、Ｎ型半導体基板をコレクタとして形成される。
【００４８】
一般に、ＮＰＮバイポーラは、ベースがオープンの場合よりも、ベースに固定電位が与えられた場合の方が、コレクタ・エミッタ間の耐圧が高い。ここで、従来技術では、寄生バイポーラのベースがオープンになる場合があった。そのため、従来技術では、当該寄生バイポーラのコレクタ・エミッタ間耐圧ＢＶｃｅｏが電源１０の最大印加電圧以下まで低下してしまう可能性があった。
【００４９】
そこで、本実施の形態では、寄生バイポーラＱ４、Ｑ５及びＱ６のベースに固定電位を与える。それにより、寄生バイポーラＱ４、Ｑ５及びＱ６のコレクタ・エミッタ間は高耐圧を有する。なお、このときの寄生バイポーラのコレクタ・エミッタ間耐圧は、予め電源１０の最大印加電圧よりも高くなるようにデバイス設計される。それにより、寄生バイポーラＱ４、Ｑ５及びＱ６は、電源１０の最大印加電圧まで非導通状態を維持する。
【００５０】
図１及び図２に示すように、寄生バイポーラＱ４、Ｑ５及びＱ６のベースは、いずれも保護トランジスタＭＮ３のバックゲートの配線ラインに接続されている。また、負荷駆動装置２が待機状態（スタンバイ状態で、出力トランジスタＴ１から負荷１１への電力供給を行わない場合）の場合、第１のＮＭＯＳトランジスタＭＮ８は導通状態である。このとき、寄生バイポーラＱ４、Ｑ５及びＱ６のベースには、接地端子ＧＮＤを介して電源１０の負極側電圧ＶＳＳが供給される。これにより、寄生バイポーラＱ４、Ｑ５及びＱ６は、最大印加電圧まで非導通状態を維持する。つまり、負荷駆動装置２は、当該寄生バイポーラに電流が流れないため、消費電流の増大を抑制することができる。
【００５１】
続いて、電源１０が逆接続された場合における負荷駆動装置２について説明する。電源１０が逆接続された場合、ゲート放電回路１４、逆接続保護回路１５及びバックゲート制御回路１７を構成する素子において寄生素子が形成される。しかし、本実施の形態にかかる負荷駆動装置２は、これらの寄生素子を非導通にすることができる。そのため、本実施の形態にかかる負荷駆動装置２は、これらの寄生素子の影響を受けることなく、出力トランジスタＴ１を導通状態に制御し、保護することができる。電源１０が逆接続された場合における負荷駆動装置の回路図を図３に示す。
【００５２】
図３に示すように、電源１０が逆接続された場合、接地端子ＧＮＤに電源１０の正極側電圧ＶＢが印加され、電源端子ＰＷＲに電源１０の負極側端子ＶＳＳが印加される。このとき、ゲート放電回路１４には、寄生素子として、寄生ダイオードＤ２、Ｄ２ａ、Ｄ２ｂ、寄生バイポーラＱ２が形成される。また、逆接続保護回路１５には、寄生素子として、寄生バイポーラＱ３が形成される。さらに、バックゲート制御回路１７には、寄生素子として、寄生ダイオードＤ８、Ｄ８ａが形成される。
【００５３】
寄生ダイオードＤ２は、放電トランジスタＭＮ２のバックゲートをアノードとし、放電トランジスタＭＮ２において出力トランジスタＴ１のゲートに接続される側のＮ＋拡散領域をカソードとする。つまり、寄生ダイオードＤ２では、放電トランジスタＭＮ２のバックゲートにアノードが接続され、出力トランジスタＴ１のゲートにカソードが接続される。
【００５４】
寄生ダイオードＤ２ａでは、アノードが抵抗Ｒ２の出力端子ＯＵＴ側の端子に接続され、カソードが電源端子ＰＷＲに接続される。寄生ダイオードＤ２ｂでは、アノードが抵抗Ｒ２の放電トランジスタＭＮ２のバックゲート側の端子に接続され、カソードが電源端子ＰＷＲに接続される。寄生バイポーラＱ２では、コレクタが放電トランジスタＭＮ２のドレインに接続され、ベースが放電トランジスタＭＮ２のバックゲートに接続され、エミッタが電源端子ＰＷＲに接続される。
【００５５】
寄生バイポーラＱ３では、コレクタが出力トランジスタＴ１のゲートに接続され、ベースが保護トランジスタＭＮ３のバックゲートに接続され、エミッタが電源端子ＰＷＲに接続される。
【００５６】
寄生ダイオードＤ８では、アノードが第１のＮＭＯＳトランジスタＭＮ８のバックゲートに接続され、カソードが第１のＮＭＯＳトランジスタＭＮ８のドレインに接続される。寄生ダイオードＤ８ａでは、アノードが第１のＮＭＯＳトランジスタＭＮ８のバックゲートに接続され、カソードが電源端子ＰＷＲに接続される。
【００５７】
この寄生素子についてより具体的に説明するため、ゲート放電回路１４、逆接続保護回路１５、バックゲート制御回路１７及び出力トランジスタＴ１の断面図を図４に示す。図４に示す断面図では、ゲート放電回路１４、逆接続保護回路１５、バックゲート制御回路１７及び出力トランジスタＴ１が１つのＮ型半導体基板に形成される例を示す。
【００５８】
図４に示すように、抵抗Ｒ２、放電トランジスタＭＮ２、保護トランジスタＭＮ３、第１のＮＭＯＳトランジスタＭＮ８及び出力トランジスタＴ１は、それぞれ、図２に示した負荷駆動装置２と実質的に同じ構造を有する。
【００５９】
そして、寄生バイポーラＱ２は、放電トランジスタＭＮ２のバックゲートをベースとし、Ｎ型半導体基板をエミッタとし、放電トランジスタＭＮ２における出力トランジスタＴ１のゲートに接続される側のＮ＋拡散領域をコレクタとして形成される。
【００６０】
寄生バイポーラＱ３は、保護トランジスタＭＮ３のバックゲートをベースとし、Ｎ型半導体基板をエミッタとし、保護トランジスタＭＮ３における出力トランジスタＴ１のゲートに接続される側のＮ＋拡散領域をコレクタとして形成される。
【００６１】
寄生ダイオードＤ２は、放電トランジスタＭＮ２のバックゲートをアノードとし、放電トランジスタＭＮ２における出力トランジスタＴ１のゲートに接続される側のＮ＋拡散領域をカソードとして形成される。寄生ダイオードＤ２ａは、抵抗Ｒ２における出力端子ＯＵＴに接続される側のＰ＋拡散領域をアノードとし、Ｎ型半導体基板をカソードとして形成される。寄生ダイオードＤ２ｂは、抵抗Ｒ２における放電トランジスタＭＮ２のバックゲートに接続される側のＰ＋拡散領域をアノードとし、Ｎ型半導体基板をカソードとして形成される。
【００６２】
寄生ダイオードＤ８は、第１のＮＭＯＳトランジスタＭＮ８のバックゲートをアノードとし、第１のＮＭＯＳトランジスタＭＮ８における抵抗Ｒ１０に接続される側のＮ＋拡散領域をカソードとして形成される。寄生ダイオードＤ８ａは、第１のＮＭＯＳトランジスタＭＮ８のバックゲートをアノードとし、Ｎ型半導体基板をカソードとして形成される。
【００６３】
ここで、電源１０を逆接続した場合における負荷駆動装置２の動作について説明する。電源１０の逆接続時には、正極側電圧ＶＢが保護トランジスタＭＮ３のゲートに印加される。これによって、保護トランジスタＭＮ３は導通状態になる。しかしながら、出力トランジスタＴ１が導通状態となる前に遷移期間がある。この遷移期間の間、出力端子ＯＵＴにおける電圧は、出力トランジスタＴ１に形成される寄生ダイオードの順方向電圧（０．７Ｖ程度）となる。なぜならば、出力トランジスタＴ１の寄生ダイオードが、一時的に順方向にバイアスされるからである。その後、出力トランジスタＴ１は導通状態となり、出力端子ＯＵＴにおける電圧は０Ｖ程度（出力トランジスタＴ１のオン抵抗×バッテリー逆接続の負荷電流）になる。
【００６４】
電源１０の逆接続時において、保護トランジスタＭＮ３が導通状態となるまでの間、出力トランジスタＴ１のソース側の電荷は、一時的に抵抗Ｒ２及び寄生ダイオードＤ２を介して出力トランジスタＴ１のゲートに流れる。このときの動作について、さらに詳細に説明する。
【００６５】
図３では、寄生ダイオードＤ２ａのアノード側のノードはＮｃによって示され、寄生ダイオードＤ２ｂのアノード側のノードはＮｄによって示される。寄生バイポーラＱ２のベースは、ノードＮｄに接続されている。寄生ダイオードＤ２ａ及びＤ２ｂのカソードは、寄生バイポーラＱ２のエミッタと共通の領域に接続される。そのため、寄生ダイオードＤ２ｂのアノードとカソードの間に発生する電圧は、寄生バイポーラＱ２のベースとエミッタの間の電圧となる。
【００６６】
図３に示すように、電源１０の逆接続時において、出力端子ＯＵＴから寄生ダイオードＤ２ａを介して電源端子ＰＷＲに向けて電流が流れる。さらに、出力端子ＯＵＴから抵抗Ｒ２及び寄生ダイオードＤ２ｂを介して電源端子ＰＷＲに向けて電流が流れる。そのため、ノードＮｄの電圧は、抵抗Ｒ２の抵抗値と抵抗Ｒ２を流れる電流とによって決まるノードＮｃの電圧よりも低くなる。つまり、ノードＮｃの電圧は０．７Ｖ程度となるが、ノードＮｄの電圧は、抵抗Ｒ２の電圧降下によって０．５Ｖ程度となる。ここで、寄生バイポーラＱ２のしきい値電圧は０．５Ｖより高い。これは、ノードＮｄの電圧が０．５Ｖ程度の場合は、寄生バイポーラＱ２のベース・エミッタ間電圧がしきい値電圧を超えないことを意味している。そのため、本実施の形態では、寄生バイポーラＱ２を介して接続される出力トランジスタＴ１のゲートと電源端子ＰＷＲとの間には、電流経路が形成されない。
【００６７】
これにより、保護トランジスタＭＮ３を介して出力トランジスタＴ１のゲートに流れ込む電荷は、寄生バイポーラＱ２によって引き抜かれない。したがって、本実施の形態にかかる負荷駆動装置は、寄生バイポーラＱ２の影響を受けることなく、保護トランジスタＭＮ３を介して出力トランジスタＴ１のゲートに電荷を供給することができる。それにより、出力トランジスタＴ１は導通状態となる。
【００６８】
一方、本実施の形態では、クランプダイオードＤ１０が順方向バイアスされるため、電流制限抵抗Ｒ１０及びクランプダイオードＤ１０を介して接地端子ＧＮＤから電源端子ＰＷＲに電流が流れる。つまり、電流制限抵抗Ｒ１０とクランプダイオードＤ１０の間のノードには、クランプダイオードＤ１０の順方向電圧（例えば、約０．７Ｖ）が発生する。
【００６９】
第１のＮＭＯＳトランジスタＭＮ８のゲートには、負極側電圧ＶＳＳが供給される。また、第１のＮＭＯＳトランジスタＭＮ８のバックゲートには、保護トランジスタＭＮ３のバックゲートが接続される。ここで寄生ダイオードＤ８は逆バイアスであるため、抵抗Ｒ１０から寄生ダイオードＤ８を介して保護トランジスタＭＮ３のバックゲートに向けて電流は流れない。その代わりに、保護トランジスタＭＮ３のバックゲートには寄生ダイオードＤ８ａを介して負極側電圧ＶＳＳが供給される。その結果、第１のＮＭＯＳトランジスタＭＮ８は非導通状態を維持し、保護トランジスタＭＮ３は導通状態になる。
【００７０】
このように、第１のＮＭＯＳトランジスタＭＮ８は、電源１０の逆接続時において、出力トランジスタＴ１が導通状態となるまでの間も導通状態になることはない。これにより、保護トランジスタＭＮ３を介して出力トランジスタＴ１のゲートに流れ込む電荷は、寄生バイポーラＱ３によって引き抜かれない。
【００７１】
電源１０の逆接続時には、接地端子ＧＮＤの電位には出力トランジスタＴ１のゲート電圧よりも高電位が印加されるため、保護トランジスタＭＮ３は正常な導通状態となる。したがって、電源１０の正極側電圧ＶＢから保護トランジスタＭＮ３にて発生するオン電圧を差し引いた電圧が、出力トランジスタＴ１のゲートに印加される。それにより、出力トランジスタＴ１は導通状態となる。その後は、出力トランジスタＴ１は導通状態を維持する。
【００７２】
出力トランジスタＴ１が導通状態の場合には、実質的に０Ｖに等しい電圧が出力端子ＯＵＴに供給される。したがって、ノードＮｄの電圧は実質的に０Ｖとなる。それにより、寄生バイポーラＱ２の非導通状態は維持される。したがって、寄生バイポーラＱ２の影響を受けて出力トランジスタＴ１が非導通状態となってしまうことはない。なお、保護トランジスタＭＮ３のバックゲートとトランジスタＭＮ８のバックゲート及びソースとを接続する信号線上の電圧は実質的に０Ｖであるため、寄生バイポーラＱ３の非導通状態は維持される。したがって、寄生バイポーラＱ３の影響を受けて出力トランジスタＴ１が非導通状態となってしまうこともない。
【００７３】
上記の説明より、本実施の形態にかかる負荷駆動装置２は、電源１０が正常に接続された場合の待機時において、第１のＮＭＯＳトランジスタＭＮ８を導通する。それにより、本実施の形態にかかる負荷駆動装置２は、保護トランジスタＭＮ３のバックゲートに対して接地端子ＧＮＤからの固定電位を供給する。そのため、寄生バイポーラＱ４〜Ｑ６のコレクタ・エミッタ間耐圧は電源１０の最大印加電圧以上に維持される。つまり、本実施の形態にかかる負荷駆動装置２は、電源１０の高電圧印加時においても寄生バイポーラＱ４〜Ｑ６を非導通状態に維持する。それにより、負荷駆動装置２は、消費電流の増大を抑制することができる。
【００７４】
また、本実施の形態にかかる負荷駆動装置２は、出力トランジスタＴ１のゲートと出力端子ＯＵＴとの間にゲート放電回路１４を有する。これにより、負荷駆動装置２は、仮に負荷１１の接地電圧と負荷駆動装置２の接地端子との間に電位差がある場合であっても、通常動作時に出力トランジスタＴ１の非導通状態を確実に制御することができる。つまり負荷駆動装置２は、負荷１１の接続形態によらず通常動作時における出力トランジスタＴ１の非導通状態の制御を確実に行うことができる。
【００７５】
また、本実施の形態にかかる負荷駆動装置２は、放電トランジスタＭＮ２とともに抵抗Ｒ２を備える。それにより、負荷駆動装置２は、電源１０の逆接続時において寄生バイポーラＱ２の非導通状態を維持することができる。そのため、負荷駆動装置２は、電源１０の逆接続時において保護トランジスタＭＮ３を確実に機能させることができる。つまり、負荷駆動装置２は、電源１０の逆接続時において、保護トランジスタＭＮ３を用いて出力トランジスタＴ１を精度良く導通状態にする。それにより、負荷駆動装置２は、当該トランジスタＴ１の発熱を抑制して負荷駆動装置２の破壊を防止することができる。
【００７６】
実施の形態２
本発明の実施の形態２にかかる負荷駆動装置３について図面を参照して説明する。負荷駆動装置３は、実施の形態１におけるバックゲート制御回路１７の変形例を示すバックゲート制御回路１７ｂを有する。さらに負荷駆動装置３は、実施の形態１における逆接続保護回路１５の変形例を示す逆接続保護回路１５ｂを有する。負荷駆動装置３において負荷駆動装置２と同様のものについては、負荷駆動装置２と同じ符号を付して説明を省略する。
【００７７】
負荷駆動装置３のバックゲート制御回路１７ｂは、負荷駆動装置２のバックゲート制御回路１７と比較して、電源１０の逆接続時において、保護トランジスタＭＮ３のバックゲートを低インピーダンスで出力端子ＯＵＴの電位にショートすることにより、より安定した動作を得ることができる。
【００７８】
図５に、電源が正常に接続されている場合における負荷駆動装置３の回路図を示す。逆接続保護回路１５ｂは、出力トランジスタＴ１のゲートと接地端子ＧＮＤとの間に接続される。逆接続保護回路１５ｂは、保護トランジスタＭＮ３及び抵抗（例えば拡散抵抗；第１の抵抗）Ｒ３を有する。保護トランジスタＭＮ３では、ソース／ドレインの一方が出力トランジスタＴ１のゲートに接続され、ソース／ドレインの他方及びゲートが接地端子ＧＮＤに共通接続される。また、保護トランジスタＭＮ３のバックゲートは、抵抗Ｒ３を介してバックゲート制御回路１７ｂに接続される。電源１０の逆接続時において、保護トランジスタＭＮ３では、ドレインが接地端子ＧＮＤ、ソースが出力トランジスタＴ１のゲートに接続される。なお、抵抗Ｒ３は、前述した抵抗Ｒ２と同じ構造を有する。抵抗Ｒ３では、一方の端子が保護トランジスタＭＮ３のバックゲートに接続され、他方の端子がバックゲート制御回路１７ｂに接続される。
【００７９】
バックゲート制御回路１７ｂは、抵抗Ｒ３の他方の端子、出力端子ＯＵＴ及び接地端子ＧＮＤとの間に設けられる。バックゲート制御回路１７ｂは、電源１０が正常に接続された状態では、保護トランジスタＭＮ３のバックゲートに対して接地端子ＧＮＤの電圧に基づいた電圧を供給する。また、バックゲート制御回路１７ｂは、電源１０が逆接続された状態では、保護トランジスタＭＮ３のバックゲートに対して出力端子ＯＵＴに基づいた電圧を供給する。
【００８０】
バックゲート制御回路１７ｂは、第１のＮＭＯＳトランジスタＭＮ８及び第２のＮＭＯＳトランジスタ（第２のトランジスタ）ＭＮ９を有する。第１のＮＭＯＳトランジスタＭＮ８は、電源１０が正常に接続される状態では導通している。そのため、第１のＮＭＯＳトランジスタＭＮ８は、保護トランジスタＭＮ３のバックゲートに電源１０の負極側電圧ＶＳＳを供給する。このとき、第２のＮＭＯＳトランジスタＭＮ９は非導通状態となる。なお、本実施の形態では、第１のＮＭＯＳトランジスタＭＮ８は、電流制限抵抗Ｒ１０を介して接地端子ＧＮＤに接続されている。しかし、電源１０が正常に接続された場合において、保護トランジスタＭＮ３のバックゲートに流れる電流はごくわずかである。そのため、接地端子ＧＮＤから保護トランジスタＭＮ３のバックゲートに至る経路での電圧変動は無視できる程度に小さい。
【００８１】
より具体的には、第１のＮＭＯＳトランジスタＭＮ８では、ソースが抵抗Ｒ３の他方の端子に接続され、ドレインが電流制限抵抗Ｒ１０を介して接地端子ＧＮＤに接続され、ゲートが電源端子ＰＷＲに接続される。第２のＮＭＯＳトランジスタＭＮ９では、ドレインが出力端子ＯＵＴに接続され、ソースが抵抗Ｒ３の他方の端子に接続され、ゲートが電流制限抵抗Ｒ１０と接地端子ＧＮＤとの間のノードに接続される。
【００８２】
ここで、寄生素子についてより具体的に説明するため、ゲート放電回路１４、逆接続保護回路１５ｂ、バックゲート制御回路１７ｂ及び出力トランジスタＴ１の断面図を図６に示す。図２に示す負荷駆動装置２の断面図と同様のものについては、負荷駆動装置２と同じ符号を付して説明を省略する。
【００８３】
図６に示すように、抵抗Ｒ３はＮ型半導体基板上にＰ型の拡散領域を用いて形成される。図６に示す例の場合、抵抗Ｒ３では、両端に不純物濃度の高いＰ＋拡散領域によって抵抗の接続端子が形成される。そして、その接続端子間を接続する不純物濃度の低いＰ−拡散領域によって抵抗部分が形成される。
【００８４】
バックゲート制御回路１７ｂの第２のＮＭＯＳトランジスタＭＮ９は、第１のＮＭＯＳトランジスタＭＮ８と実質的に同じ構造を有する素子によって形成される。
【００８５】
そして、寄生バイポーラＱ７は、第２のＮＭＯＳトランジスタＭＮ９のバックゲートをベースとし、第２のＮＭＯＳトランジスタＭＮ９における抵抗Ｒ３の他方の端子に接続される側のＮ＋拡散領域をエミッタとし、Ｎ型半導体基板をコレクタとして形成される。
【００８６】
次に、電源１０が正常に接続されている場合における負荷駆動装置３の動作について説明する。電源１０が正常に接続されている状態においては、第１のＮＭＯＳトランジスタＭＮ８は導通状態、第２のＮＭＯＳトランジスタＭＮ９は非導通状態となる。そのため、保護トランジスタＭＮ３のバックゲートには抵抗Ｒ３及び電流制限抵抗Ｒ１０を介して負極側電圧ＶＳＳが印加される。この場合、接地端子ＧＮＤと出力トランジスタＴ１のゲート間に接続された保護トランジスタＭＮ３は導通しない。つまり、保護トランジスタＭＮ３は無効な状態となっている。
【００８７】
このように負荷駆動装置３では、実施の形態１の負荷駆動装置２と同様に、保護トランジスタＭＮ３のバックゲートに対して接地端子ＧＮＤから負極側電圧ＶＳＳが供給される。これにより、寄生バイポーラＱ４〜Ｑ７は、最大印加電圧まで非導通状態を維持する。つまり負荷駆動装置３は、寄生バイポーラＱ４〜Ｑ７に電流が流れないため、消費電流の増大を抑制することができる。
【００８８】
続いて、電源１０が逆接続された場合における負荷駆動装置３について説明する。電源１０が逆接続された場合、ゲート放電回路１４、逆接続保護回路１５ｂ及びバックゲート制御回路１７ｂを構成する素子において寄生素子が形成される。負荷駆動装置３は、これらの寄生素子を非導通にして、逆接続保護回路１５ｂを介して出力トランジスタＴ１のゲートに電流を流す。電源１０が逆接続された場合における負荷駆動装置の回路図を図７に示す。
【００８９】
図７に示すように、電源１０が逆接続された場合、接地端子ＧＮＤに電源１０の正極側電圧ＶＢが印加され、電源端子ＰＷＲに電源１０の負極側端子ＶＳＳが印加される。このとき、逆接続保護回路１５ｂには、寄生素子として、寄生ダイオードＤ３、Ｄ３ａ、Ｄ３ｂ、寄生バイポーラＱ３が形成される。バックゲート制御回路１７ｂには、寄生ダイオードＤ８、Ｄ８ａに加え、寄生ダイオードＤ９、Ｄ９ａが形成される。なお、ゲート放電回路１４に形成される寄生素子は、図３に示す回路と同様であるため、説明を省略する。
【００９０】
この寄生素子についてより具体的に説明するため、ゲート放電回路１４、逆接続保護回路１５ｂ、バックゲート制御回路１７ｂ及び出力トランジスタＴ１の断面図を図８に示す。図８に示す断面図では、ゲート放電回路１４、逆接続保護回路１５ｂ、バックゲート制御回路１７ｂ及び出力トランジスタＴ１が１つのＮ型半導体基板に形成される例を示す。
【００９１】
図８に示すように、抵抗Ｒ２、抵抗Ｒ３、放電トランジスタＭＮ２、保護トランジスタＭＮ３、第１のＮＭＯＳトランジスタＭＮ８、第２のＮＭＯＳトランジスタＭＮ９及び出力トランジスタＴ１は、それぞれ、図６に示した負荷駆動装置３と実質的に同じ構造を有する。
【００９２】
寄生ダイオードＤ３は、保護トランジスタＭＮ３のバックゲートをアノードとし、保護トランジスタＭＮ３における出力トランジスタＴ１のゲートに接続される側のＮ＋拡散領域をカソードとする。つまり、寄生ダイオードＤ３では、保護トランジスタＭＮ３のバックゲートにアノードが接続され、出力トランジスタＴ１のゲートにカソードが接続される。
【００９３】
寄生ダイオードＤ３ａでは、アノードが抵抗Ｒ３のバックゲート制御回路１７ｂ側の端子に接続され、カソードが電源端子ＰＷＲに接続される。寄生ダイオードＤ３ｂでは、アノードが抵抗Ｒ３における保護トランジスタＭＮ３のバックゲート側の端子に接続され、カソードが電源端子ＰＷＲに接続される。寄生バイポーラＱ３では、コレクタが保護トランジスタＭＮ３における出力トランジスタＴ１のゲート側のＮ＋拡散領域に接続され、ベースが保護トランジスタＭＮ３のバックゲートに接続され、エミッタが電源端子ＰＷＲに接続される。
【００９４】
寄生ダイオードＤ９では、第２のＮＭＯＳトランジスタＭＮ９のバックゲートにアノードが接続され、第２のＮＭＯＳトランジスタＭＮ９における出力端子ＯＵＴに接続される側のＮ＋拡散領域にカソードが接続される。寄生ダイオードＤ９ａでは、第２のＮＭＯＳトランジスタＭＮ９のバックゲートにアノードが接続され、Ｎ型半導体基板にカソードが接続される。なお、寄生ダイオードＤ８、Ｄ８ａ、Ｄ２、Ｄ２ａ、Ｄ２ｂ及び寄生バイポーラＱ２は、図４の場合と同様であるため説明を省略する。
【００９５】
ここで、第１のＮＭＯＳトランジスタＭＮ８は、実施の形態１の負荷駆動装置２と同様に、非導通状態を維持する。一方、第２のＮＭＯＳトランジスタＭＮ９は導通状態を維持する。その理由について説明する。第２のＮＭＯＳトランジスタＭＮ９は、ゲートに正極側電圧ＶＢが供給される。また、第２のＮＭＯＳトランジスタＭＮ９は、バックゲートに保護トランジスタＭＮ３のバックゲートが抵抗Ｒ３を介して接続される。ここで寄生ダイオードＤ９は逆バイアスであるため、出力端子ＯＵＴ側から寄生ダイオードＤ９を介して保護トランジスタＭＮ３のバックゲートに向けて電流は流れない。その代わりに、寄生ダイオードＤ９ａを介して負極側電圧ＶＳＳが供給される。それにより、第２のＮＭＯＳトランジスタＭＮ９及び保護トランジスタＭＮ３は導通状態になる。
【００９６】
第１のＮＭＯＳトランジスタＭＮ８は、電源１０の逆接続時において、出力トランジスタＴ１が導通状態となるまでの間も導通状態になることはない。これにより、保護トランジスタＭＮ３を介して出力トランジスタＴ１のゲートに流れ込む電荷は、寄生バイポーラＱ３によって引き抜かれない。
【００９７】
しかしながら、電源１０が逆接続された場合において、出力トランジスタＴ１が導通状態となるまでの間、第２のＮＭＯＳトランジスタＭＮ９が導通状態を示す期間が存在する。このとき、出力端子ＯＵＴから保護トランジスタＭＮ３のバックゲートに対して電流経路が形成される。
【００９８】
このとき、寄生ダイオードＤ３ａは順方向電圧が高い状態（例えば、約０．７Ｖ）に維持される。しかし、寄生ダイオードＤ３ｂは、抵抗Ｒ３によって電流が制限されているため、順方向電圧が低い状態（例えば、約０．５Ｖ以下）に維持される。したがって、寄生ダイオードＤ３ａ、Ｄ３ｂの働きにより、寄生バイポーラＱ３が導通状態になることはない。これにより、保護トランジスタＭＮ３を介して出力トランジスタＴ１のゲートに流れ込む電荷は、寄生バイポーラＱ３によって引き抜かれない。
【００９９】
電源１０が逆接続された場合には、接地端子ＧＮＤの電位には出力トランジスタＴ１のゲート電圧よりも高電位が印加されるため、保護トランジスタＭＮ３は正常な導通状態となる。したがって、電源１０の正極側電圧ＶＢから保護トランジスタＭＮ３にて発生するオン電圧を差し引いた電圧が、出力トランジスタＴ１のゲートに印加される。それにより、出力トランジスタＴ１は導通状態となる。その後は、出力トランジスタＴ１は導通状態を維持する。このように、本実施の形態にかかる負荷駆動装置３においても、実施の形態１と同様の効果を得ることができる。
【０１００】
実施の形態３
図９に実施の形態３にかかる負荷駆動装置４の回路図を示す。また、図１０に実施の形態３にかかる負荷駆動装置４を構成するデバイスの断面図を示す。また、図１１に電源逆接続時の負荷駆動装置４の回路図を示す。また、図１２に電源逆接続時の負荷駆動装置４を構成するデバイスの断面図を示す。
【０１０１】
負荷駆動装置４は、負荷駆動装置２の第１のＮＭＯＳトランジスタＭＮ８を拡散抵抗（第２の抵抗）Ｒ４に置き換えた変形例であり、負荷駆動装置２よりも少ない構成素子で機能を実現できる。
【０１０２】
負荷駆動装置４のバックゲート制御回路１７ｃは、抵抗Ｒ４を有する。より具体的には、抵抗Ｒ４では、一方の端子がダイオードＤ１０のアノードに接続され、他方の端子が保護トランジスタＭＮ３のバックゲートに接続される。なお、抵抗Ｒ４には、寄生素子として、寄生ダイオードＤ４ａ、Ｄ４ｂが形成される。その他の寄生素子は図１の場合と同様であるため、説明を省略する。
【０１０３】
より具体的には、寄生ダイオードＤ４ａでは、抵抗Ｒ４におけるダイオードＤ１０のアノード側の端子にアノードが接続され、電源端子ＰＷＲにカソードが接続される。寄生ダイオードＤ４ｂでは、抵抗Ｒ４における保護トランジスタＭＮ３のバックゲート側の端子にアノードが接続され、電源端子ＰＷＲにカソードが接続される。
【０１０４】
次に、負荷駆動装置４の動作について説明する。ここで、保護トランジスタＭＮ３のバックゲートは抵抗Ｒ４及び抵抗Ｒ１０を介して接地端子ＧＮＤに接続されている。そのため、電源１０が正常に接続された場合には、保護トランジスタＭＮ３は非導通状態を示す。また、寄生バイポーラＱ３のベースには抵抗Ｒ４及び抵抗Ｒ１０を介して接地端子ＧＮＤの電圧（電源１０の負極側電圧ＶＳＳ）が供給される。そのため、電源１０が高電圧の状態においても、寄生バイポーラＱ３は非導通状態を示す。また、寄生ダイオードＤ４ａ、Ｄ４ｂは、逆バイアスされているため非導通状態を示す。つまり、負荷駆動装置４は、電源１０が正常に接続に接続された場合の待機時において、寄生バイポーラＱ３に電流が流れないため、消費電流の増大を抑制することができる。
【０１０５】
電源１０が逆接続された場合には、接地端子ＧＮＤから抵抗Ｒ１０を介してダイオードＤ１０に電流経路が形成される。また、接地端子ＧＮＤから抵抗Ｒ１０を介して寄生ダイオードＤ４ａに電流経路が形成される。ここで、ダイオードＤ１０のアノードの電圧は順方向電圧（例えば０．７Ｖ）となる。同様に寄生ダイオードＤ４ｂにも接地端子ＧＮＤから抵抗Ｒ１０及び抵抗Ｒ４を介して電流経路が形成される。しかし、この場合、寄生ダイオードＤ４ｂに流れる電流は抵抗Ｒ４によって制限される。そのため、寄生ダイオードＤ４ａに流れる電流よりも寄生ダイオードＤ４ｂに流れる電流が小さくなる。つまり、寄生ダイオードＤ４ｂの順方向電圧は０．７Ｖよりも小さくなる（例えば０．５Ｖ）。それにより、保護トランジスタＭＮ３のバックゲートには低電位が供給される。その結果、保護トランジスタＭＮ３は導通状態となる。つまり、出力トランジスタＴ１は、保護トランジスタＭＮ３を介してゲートに接地端子ＧＮＤからの電荷が供給されるため、導通状態となる。また、寄生ダイオードＤ４ｂの順方向電圧が０．５Ｖ程度であるため、寄生バイポーラＱ３は非導通状態となる。そのため、寄生バイポーラＱ３によって出力トランジスタＴ１のゲートから電荷を引き抜かれることはなく、出力トランジスタＴ１は導通状態を維持する。このように、本実施の形態にかかる負荷駆動装置４においても、実施の形態１と同様の効果を得ることができる。
【０１０６】
以上により、上記実施の形態にかかる負荷駆動装置は、電源１０が逆接続された場合において、出力トランジスタＴ１を導通させることにより、当該出力トランジスタの発熱を抑制して負荷駆動装置の破壊を防止することができる。さらに、本実施の形態にかかる負荷駆動装置は、電源１０が正常に接続された場合の待機時において、当該負荷駆動装置が許容する最大電源電圧で動作した場合でも、寄生バイポーラの非導通状態を維持し、消費電流の増大を抑制することができる。
【０１０７】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、ゲート放電回路、逆接続保護回路、バックゲート制御回路及び出力トランジスタが１つの半導体基板上に形成される例を説明したが、これに限られない。つまり本発明は、１つの半導体基板にゲート放電回路、逆接続保護回路、バックゲート制御回路及び出力トランジスタが形成されるものに限定されるものではない。
【符号の説明】
【０１０８】
２〜４ 負荷駆動装置
１０ 電源
１１ 負荷
１２ ドライバ回路
１５、１５ｂ 逆接続保護回路
１４ ゲート放電回路
１７、１７ｂ、１７ｃ バックゲート制御回路
Ｄ２、Ｄ２ａ、Ｄ２ｂ 寄生ダイオード
Ｄ３、Ｄ３ａ、Ｄ３ｂ 寄生ダイオード
Ｄ４ａ、Ｄ４ｂ 寄生ダイオード
Ｄ８、Ｄ８ａ 寄生ダイオード
Ｄ９、Ｄ９ａ 寄生ダイオード
Ｄ１０ クランプダイオード
ＭＮ８ 第１のＮＭＯＳトランジスタ
ＭＮ９ 第２のＮＭＯＳトランジスタ
ＭＮ２ 放電トランジスタ
ＭＮ３ 保護トランジスタ
Ｑ１〜Ｑ７ 寄生バイポーラ
Ｒ２〜Ｒ４ 拡散抵抗
Ｒ１０ 電流制限抵抗
Ｔ１ 出力トランジスタ
【特許請求の範囲】
【請求項１】
第１の電源ラインと出力端子との間に接続された出力トランジスタと、
前記出力端子と第２の電源ラインとの間に接続された負荷と、
前記出力トランジスタのゲートと前記第２の電源ラインとの間に設けられ、前記第１及び前記第２の電源ライン間に接続される電源の極性が逆になった場合に前記出力トランジスタを導通状態にする保護トランジスタと、
前記電源の極性が正常の場合に前記第２の電源ラインと前記保護トランジスタのバックゲートとを導通状態に制御するバックゲート制御回路と、を備えた負荷駆動装置。
【請求項２】
前記バックゲート制御回路は、
前記電源の極性が逆の場合には、前記第１の電源ラインの電圧に応じた電圧を前記保護トランジスタのバックゲートに対して供給することを特徴とする請求項１に記載の負荷駆動装置。
【請求項３】
前記バックゲート制御回路は、
前記第２の電源ラインと前記保護トランジスタのバックゲートとの間の導通／非導通を前記第１の電源ラインの電圧に応じて制御する第１のトランジスタを備えた請求項１又は２に記載の負荷駆動装置。
【請求項４】
前記出力トランジスタ、前記保護トランジスタ及び前記バックゲート制御回路は、Ｎ型半導体基板上に形成されることを特徴とする請求項１〜３のいずれか一項に記載の負荷駆動装置。
【請求項５】
前記バックゲート制御回路と前記保護トランジスタのバックゲートとの間に設けられた第１の抵抗をさらに備えた請求項１〜４のいずれか一項に記載の負荷駆動装置。
【請求項６】
前記第１の抵抗は、拡散抵抗であることを特徴とする請求項５に記載の負荷駆動装置。
【請求項７】
前記出力トランジスタ、前記保護トランジスタ、前記第１の抵抗及び前記バックゲート制御回路は、Ｎ型半導体基板上に形成されることを特徴とする請求項５又は６に記載の負荷駆動装置。
【請求項８】
前記バックゲート制御回路は、
前記出力端子と前記保護トランジスタのバックゲートとの間の導通／非導通を前記第２の電源ラインの電圧に応じて制御する第２のトランジスタをさらに備えた請求項１〜７のいずれか一項に記載の負荷駆動装置。
【請求項９】
前記バックゲート制御回路は、
前記第２の電源ラインと前記保護トランジスタのバックゲートとの間に設けられた第２の抵抗を備えた請求項１又は２に記載の負荷駆動装置。
【請求項１０】
前記第２の抵抗は、拡散抵抗であることを特徴とする請求項９に記載の負荷駆動装置。
【請求項１１】
前記出力トランジスタ、前記保護トランジスタ、前記第２の抵抗及び前記バックゲート制御回路は、Ｎ型半導体基板上に形成されることを特徴とする請求項９又は１０に記載の負荷駆動装置。
【請求項１２】
前記バックゲート制御回路と前記第２の電源ラインとの間に設けられた電流制限抵抗と、
前記電流制限抵抗にアノードが接続され、前記第１の電源ラインにカソードが接続される保護ダイオードと、をさらに備えた請求項１〜１１のいずれか一項に記載の負荷駆動装置。
【請求項１３】
前記出力トランジスタのゲート及びソースの間に接続され、前記出力トランジスタを非導通にする場合に、前記出力トランジスタのゲート及びソースの間を導通する放電トランジスタと、
拡散抵抗であって、前記放電トランジスタのバックゲートと前記出力トランジスタのソースとの間に接続される第３の抵抗と、をさらに備えた請求項１〜１２のいずれか一項に記載の負荷駆動装置。
【請求項１】
第１の電源ラインと出力端子との間に接続された出力トランジスタと、
前記出力端子と第２の電源ラインとの間に接続された負荷と、
前記出力トランジスタのゲートと前記第２の電源ラインとの間に設けられ、前記第１及び前記第２の電源ライン間に接続される電源の極性が逆になった場合に前記出力トランジスタを導通状態にする保護トランジスタと、
前記電源の極性が正常の場合に前記第２の電源ラインと前記保護トランジスタのバックゲートとを導通状態に制御するバックゲート制御回路と、を備えた負荷駆動装置。
【請求項２】
前記バックゲート制御回路は、
前記電源の極性が逆の場合には、前記第１の電源ラインの電圧に応じた電圧を前記保護トランジスタのバックゲートに対して供給することを特徴とする請求項１に記載の負荷駆動装置。
【請求項３】
前記バックゲート制御回路は、
前記第２の電源ラインと前記保護トランジスタのバックゲートとの間の導通／非導通を前記第１の電源ラインの電圧に応じて制御する第１のトランジスタを備えた請求項１又は２に記載の負荷駆動装置。
【請求項４】
前記出力トランジスタ、前記保護トランジスタ及び前記バックゲート制御回路は、Ｎ型半導体基板上に形成されることを特徴とする請求項１〜３のいずれか一項に記載の負荷駆動装置。
【請求項５】
前記バックゲート制御回路と前記保護トランジスタのバックゲートとの間に設けられた第１の抵抗をさらに備えた請求項１〜４のいずれか一項に記載の負荷駆動装置。
【請求項６】
前記第１の抵抗は、拡散抵抗であることを特徴とする請求項５に記載の負荷駆動装置。
【請求項７】
前記出力トランジスタ、前記保護トランジスタ、前記第１の抵抗及び前記バックゲート制御回路は、Ｎ型半導体基板上に形成されることを特徴とする請求項５又は６に記載の負荷駆動装置。
【請求項８】
前記バックゲート制御回路は、
前記出力端子と前記保護トランジスタのバックゲートとの間の導通／非導通を前記第２の電源ラインの電圧に応じて制御する第２のトランジスタをさらに備えた請求項１〜７のいずれか一項に記載の負荷駆動装置。
【請求項９】
前記バックゲート制御回路は、
前記第２の電源ラインと前記保護トランジスタのバックゲートとの間に設けられた第２の抵抗を備えた請求項１又は２に記載の負荷駆動装置。
【請求項１０】
前記第２の抵抗は、拡散抵抗であることを特徴とする請求項９に記載の負荷駆動装置。
【請求項１１】
前記出力トランジスタ、前記保護トランジスタ、前記第２の抵抗及び前記バックゲート制御回路は、Ｎ型半導体基板上に形成されることを特徴とする請求項９又は１０に記載の負荷駆動装置。
【請求項１２】
前記バックゲート制御回路と前記第２の電源ラインとの間に設けられた電流制限抵抗と、
前記電流制限抵抗にアノードが接続され、前記第１の電源ラインにカソードが接続される保護ダイオードと、をさらに備えた請求項１〜１１のいずれか一項に記載の負荷駆動装置。
【請求項１３】
前記出力トランジスタのゲート及びソースの間に接続され、前記出力トランジスタを非導通にする場合に、前記出力トランジスタのゲート及びソースの間を導通する放電トランジスタと、
拡散抵抗であって、前記放電トランジスタのバックゲートと前記出力トランジスタのソースとの間に接続される第３の抵抗と、をさらに備えた請求項１〜１２のいずれか一項に記載の負荷駆動装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１１−１０１１８８（Ｐ２０１１−１０１１８８Ａ）
【公開日】平成２３年５月１９日（２０１１．５．１９）
【国際特許分類】
【出願番号】特願２００９−２５４３６１（Ｐ２００９−２５４３６１）
【出願日】平成２１年１１月５日（２００９．１１．５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年５月１９日（２０１１．５．１９）
【国際特許分類】
【出願日】平成２１年１１月５日（２００９．１１．５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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