送信モジュール
【課題】 コアアイソレータ素子の挿入損失の増加を抑制した、送信モジュールを提供する。
【解決手段】 回路基板２は、グランドパターン３Ａ〜３Ｄを備えた多層基板である。回路基板２には、電力増幅器１０およびコアアイソレータ素子１４が実装される。電力増幅器１０およびコアアイソレータ素子１４は、樹脂層１２によって覆われる。樹脂層１２の表面にはシールド層１３が設けられる。コアアイソレータ素子１４の天面１４Ａと、天面１４Ａと対向するシールド層１３の天面シールド層１３Ａとの間隔、コアアイソレータ素子１４の側面と、この側面と対向するシールド層１３の側面シールド層との間隔を、所定の距離だけ離間して、コアアイソレータ素子１４による挿入損失の増加を抑制する。
【解決手段】 回路基板２は、グランドパターン３Ａ〜３Ｄを備えた多層基板である。回路基板２には、電力増幅器１０およびコアアイソレータ素子１４が実装される。電力増幅器１０およびコアアイソレータ素子１４は、樹脂層１２によって覆われる。樹脂層１２の表面にはシールド層１３が設けられる。コアアイソレータ素子１４の天面１４Ａと、天面１４Ａと対向するシールド層１３の天面シールド層１３Ａとの間隔、コアアイソレータ素子１４の側面と、この側面と対向するシールド層１３の側面シールド層との間隔を、所定の距離だけ離間して、コアアイソレータ素子１４による挿入損失の増加を抑制する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信信号を電力増幅して出力する送信モジュールに関する。
【背景技術】
【０００２】
コアアイソレータ素子を用いた、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有するモジュールが知られている（例えば、特許文献１参照）。なお、コアアイソレータ素子は、複数の中心電極を設けたフェライトと、それに直流磁界を印加する永久磁石とによって構成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２００８／０８７７８８号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、コアアイソレータ素子を用いたモジュールを高周波の送信機に用いる場合は、電波ノイズの影響を低減するために、金属ケース等のシールド部材でモジュールを覆い、シールドする必要がある。なお、製品の小型化に伴い、モジュールの低背化が要求される。一方、コアアイソレータ素子は、永久磁石およびフェライトによって構成されるため、他の電子部品に比べて高さ寸法が大きくなる傾向にある。この結果、シールド部材は、高さ寸法が大きいコアアイソレータ素子に近接して配置される。また、回路基板の内部や底面にはグランドパターンが設けられるが、回路基板の小型化に伴い、グランドパターンとコアアイソレータ素子との離間距離が短くなる傾向にある。このように、コアアイソレータ素子と、シールド部材やグランドパターンとが近接して配置されると、コアアイソレータ素子による挿入損失が増加するという問題を発明者は見出した。
【０００５】
本発明は上述の問題に鑑みなされたものであり、本発明の目的は、コアアイソレータ素子による挿入損失の増加を抑制した送信モジュールを提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、請求項１の発明は、回路基板と、該回路基板に実装されたコアアイソレータ素子と電力増幅器とを有し、該電力増幅器の出力側に前記コアアイソレータ素子が接続されてなる送信モジュールであって、前記回路基板に設けたグランド電位となるグランドパターンと、少なくとも前記コアアイソレータ素子を覆う、前記回路基板の実装面に設けられた絶縁性の樹脂層と、該樹脂層の表面を覆う導電性材料からなるシールド部とを備え、前記コアアイソレータ素子の周囲には、前記コアアイソレータ素子と前記グランドパターンとの離間距離、前記コアアイソレータ素子と前記シールド部との離間距離の少なくとも一方を所定の間隔に離間させてなる、前記コアアイソレータ素子による挿入損失の増加を抑制する抑制手段を設けたことを特徴としている。
【０００７】
請求項２の発明は、回路基板と、該回路基板に実装されたコアアイソレータ素子と電力増幅器とを有し、該電力増幅器の出力側に前記コアアイソレータ素子が接続されてなる送信モジュールであって、前記回路基板に設けたグランド電位となるグランドパターンと、少なくとも前記コアアイソレータ素子を覆うシールドケースとを備え、前記コアアイソレータ素子の周囲には、前記コアアイソレータ素子と前記グランドパターンとの離間距離、前記コアアイソレータ素子と前記シールドケースとの離間距離の少なくとも一方を所定の間隔に離間させてなる、前記コアアイソレータ素子による挿入損失の増加を抑制する抑制手段を設けたことを特徴としている。
【０００８】
請求項３の発明では、前記コアアイソレータ素子と前記グランドパターンとの離間距離、前記コアアイソレータ素子と前記シールド部との離間距離の少なくとも一方を広く離間したときに得られる、前記コアアイソレータ素子の挿入損失の最低値に比べて、挿入損失の増加分が０．０２ｄＢ以下となる間隔に、前記抑制手段により離間させている。
【０００９】
請求項４の発明では、前記抑制手段により、前記コアアイソレータ素子の天面と、該天面と対向する前記シールド部との離間距離を８０μｍ以上としている。
【００１０】
請求項５の発明では、前記抑制手段により、前記コアアイソレータ素子の側面と、該側面と対向する前記シールド部との離間距離を１００μｍ以上としている。
【００１１】
請求項６の発明では、前記抑制手段により、前記コアアイソレータ素子の下面と、該下面と対向する前記グランドパターンとの離間距離を８０μｍ以上としている。
【００１２】
請求項７の発明では、前記回路基板は多層基板であって、前記グランドパターンは複数層に形成されてなり、前記グランドパターンのうち少なくとも前記コアアイソレータ素子に近接して対向配置された前記グランドパターンにおける、前記コアアイソレータ素子と対面する領域を少なくとも除去している。
【００１３】
請求項８の発明は、回路基板と、該回路基板に実装されたコアアイソレータ素子と電力増幅器と、前記回路基板に設けられたグランド電位となるグランドパターンとを有し、前記電力増幅器の出力側に前記コアアイソレータ素子が接続されてなる送信モジュールであって、前記コアアイソレータ素子の周囲には、前記コアアイソレータ素子と前記グランドパターンとの離間距離を所定の間隔に離間させてなる、前記コアアイソレータ素子による挿入損失の増加を抑制する抑制手段を設けたことを特徴としている。
【発明の効果】
【００１４】
請求項１の発明によれば、コアアイソレータ素子の周囲には抑制手段を設けたから、抑制手段によって、コアアイソレータ素子とグランドパターンとの離間距離、コアアイソレータ素子とシールド部との離間距離の少なくとも一方を所定の間隔に離間させることができる。これにより、グランドパターンやシールド部をコアアイソレータ素子に近付けて配置したときでも、これに伴う挿入損失の増加を抑制することができる。
【００１５】
請求項２の発明によれば、コアアイソレータ素子の周囲には抑制手段を設けたから、抑制手段によって、コアアイソレータ素子とグランドパターンとの離間距離、コアアイソレータ素子とシールドケースとの離間距離の少なくとも一方を所定の間隔に離間させることができる。これにより、グランドパターンやシールドケースをコアアイソレータ素子に近付けて配置したときでも、これに伴う挿入損失の増加を抑制することができる。
【００１６】
請求項３の発明によれば、抑制手段により、コアアイソレータ素子とグランドパターンとの離間距離、コアアイソレータ素子とシールド部との離間距離の少なくとも一方を広く離間したときに得られる、コアアイソレータ素子の挿入損失の最低値に比べて、挿入損失の増加分が０．０２ｄＢ以下となる間隔に離間させた。このため、グランドパターンやシールド部をコアアイソレータ素子に近付けて配置したときでも、挿入損失の最低値に比べて、挿入損失の増加分を０．０２ｄＢ以下に抑制することができる。
【００１７】
請求項４の発明によれば、抑制手段により、コアアイソレータ素子の天面とシールド部との離間距離を８０μｍ以上にしたから、挿入損失の最低値に比べて、挿入損失の増加分を０．０２ｄＢ以下に抑制することができる。
【００１８】
請求項５の発明によれば、抑制手段により、コアアイソレータ素子の側面とシールド部との離間距離を１００μｍ以上にしたから、挿入損失の最低値に比べて、挿入損失の増加分を０．０２ｄＢ以下に抑制することができる。
【００１９】
請求項６の発明によれば、抑制手段により、コアアイソレータ素子の下面とグランドパターンとの離間距離を８０μｍ以上にしたから、挿入損失の最低値に比べて、挿入損失の増加分を０．０２ｄＢ以下に抑制することができる。
【００２０】
請求項７の発明によれば、多層基板の複数層のグランドパターンのうち少なくともコアアイソレータ素子に近接して対向配置されたグランドパターンにおける、コアアイソレータ素子と対面する領域を少なくとも除去した。このため、コアアイソレータ素子の下面とグランドパターンとの離間距離を大きくして、挿入損失の増加を抑制することができる。
【００２１】
請求項８の発明によれば、コアアイソレータ素子の周囲には抑制手段を設けたから、抑制手段によって、グランドパターンとコアアイソレータ素子との離間距離を所定の間隔に離間させることができる。これにより、グランドパターンをコアアイソレータ素子に近付けて配置したときでも、これに伴う挿入損失の増加を抑制することができる。
【図面の簡単な説明】
【００２２】
【図１】第１の実施の形態による送信モジュールを、シールド層の一部を省いた状態で示す斜視図である。
【図２】図１の送信モジュールを構成する回路基板および電子部品を説明するための、分解斜視図である。
【図３】図１の送信モジュールを、線Ａ−Ａに沿って切断した断面図である。
【図４】図１のコアアイソレータ素子を説明するための、分解斜視図である。
【図５】図４のフェライトを示す、斜視図である。
【図６】図１の送信モジュールに係るアイソレータ回路の、等価回路図である。
【図７】コアアイソレータ素子の天面と、天面と対向して設けた第１のテスト用天面シールド部との離間距離を変え、コアアイソレータ素子による挿入損失の抑制効果を確かめるための実験を示す模式図である。
【図８】コアアイソレータ素子による挿入損失の周波数特性を示す特性線図である。
【図９】コアアイソレータ素子の天面および第１のテスト用天面シールド部の離間距離と、Ｗ-ＣＤＭＡの使用帯域でのコアアイソレータ素子による挿入損失の最低値との関係を示す特性線図である。
【図１０】コアアイソレータ素子の短辺側面と、短辺側面と対向して設けた第２のテスト用短辺側面シールド部との離間距離を変え、コアアイソレータ素子による挿入損失の抑制効果を確かめるための実験を示す模式図である。
【図１１】コアアイソレータ素子の長辺側面と、長辺側面と対向して設けた第２のテスト用長辺側面シールド部との離間距離を変え、コアアイソレータ素子による挿入損失の抑制効果を確かめるための実験を示す模式図である。
【図１２】コアアイソレータ素子の短辺側面および第２のテスト用短辺側面シールド部の離間距離と、Ｗ-ＣＤＭＡの使用帯域でのコアアイソレータ素子による挿入損失の最低値との関係を示す特性線図である。
【図１３】図１の送信モジュールと同様位置で切断した、第２の実施の形態の断面図である。
【図１４】図１の送信モジュールと同様位置で切断した、第３の実施の形態の断面図である。
【図１５】図１の送信モジュールと同様位置で切断した、第４の実施の形態の断面図である。
【図１６】図１の送信モジュールと同様位置で切断した、第５の実施の形態の断面図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態による送信モジュールを、添付図面を参照しつつ詳細に説明する。
【００２４】
図１ないし図３に、第１の実施の形態による送信モジュール１を示す。送信モジュール１は、回路基板２と、回路基板２に実装された電子部品、具体的には、電力増幅器１０、コアアイソレータ素子１４、整合用のコンデンサＣＳ1，ＣＳ2、コンデンサＣ1，Ｃ2、抵抗Ｒと、各電子部品の表面にモールドされた絶縁性の樹脂層１２と、樹脂層の表面に形成されたシールド層１３とを備える。
【００２５】
回路基板２は、高密度化を図るため、多層基板が一般的に用いられる。多層基板は、例えば、表裏面にグランドパターン３Ａ〜３Ｄや配線パターン（図示せず）が形成された複数層の絶縁層（図示せず）を、絶縁性のプリプレグ層（図示せず）を介して積層したものである。従って、回路基板２には、電子部品の実装面となる上面２Ａから、下面２Ｂに向けて、グランドパターン３Ａ〜３Ｄが順番に積層して形成される。回路基板２の上面２Ａには、ボンディングワイヤ１１を介して、電力増幅器１０と電気的に接続するためのパッド４が形成される。また、コアアイソレータ素子１４の接続端子である導体接続部２１Ａ，２１Ｂ，２１Ｆと電気的に接続するためのパッド５Ａ，５Ｂ，５Ｃと、コンデンサＣ1，Ｃ2，ＣＳ1，ＣＳ2および抵抗Ｒの接続端子と電気的に接続するための対をなすパッド６Ａ，６Ｂが５対形成される。各パッドには、所定の電子部品が実装される。
【００２６】
また、回路基板２の下面２Ｂには、送信信号ＴＸの入力や出力を行うため、および、電力増幅器１０の駆動電圧を供給するための各種の電極７が形成されると共に、グランドパターン３Ａ〜３Ｄを外部のグランド電位と電気的に接続するためのグランド電極８等が形成される。なお、回路基板２は、両面基板でもよい。また、回路基板２は、ガラスエポキシ基板あるいはビルドアップ基板のような樹脂基板、ＬＴＣＣ（Low Temperature Co-fired Ceramics）基板やアルミナ（Ａｌ2Ｏ3）基板のようなセラミック基板等のいずれでもよい。
【００２７】
電力増幅器１０は、入力端子から入力される高周波（例えば数百ＭＨｚ〜数ＧＨｚ）の送信信号ＴＸを電力増幅し、増幅した送信信号ＴＸＡを出力端子に向けて出力する。電力増幅器１０は、例えばヘテロ接合バイポーラトランジスタ等によって構成され、ボンディングワイヤ１１を介して回路基板２のパッド４と電気的に接続される。なお、電力増幅器１０と回路基板２とは、フリップチップ実装しても良い。
【００２８】
樹脂層１２は、回路基板２の上面２Ａに有機性樹脂をモールドすることによって形成された、略直方体状の硬化体である。樹脂層１２は、送信モジュール１の短絡不良の発生防止、耐湿性向上、電子部品に加わる衝撃の緩衝などを目的として設けられる。このため、樹脂層１２の層厚は、一番薄いところで、少なくとも５０μｍ以上あることが望ましい。樹脂層１２としては、絶縁性を有し、流動性が良く、かつ、密着性にすぐれた材料が選択され、通常は、エポキシ系樹脂が用いられる。なお、樹脂層１２は、実装される電子部品の一部にのみモールドしてもよい。
【００２９】
シールド層１３は、樹脂層１２の天面１２Ａに設けられた天面シールド層１３Ａと、樹脂層１２の短辺側面１２Ｂに設けられた短辺側面シールド層１３Ｂと、樹脂層１２の長辺側面１２Ｃに設けられた長辺側面シールド層１３Ｃとから一体に構成された導電層である。シールド層１３は、例えば、回路基板２の周縁にまで延びる、グランドパターン３Ａ〜３Ｄあるいはグランドパターン３Ａ〜３Ｄと電気的に接続された配線パターン（図示せず）を介して、グランド電位と電気的に接続される。シールド層１３は、例えば、金、銀、銅、アルミニウム等の金属材料を用いて形成される。なお、シールド層１３は、シールド部の一例として、数十μｍ程度の厚さに銀ペーストを塗布することによって形成した。しかしながら、シールド部は、これに限られず、スパッタ、蒸着等の手段を用いて、樹脂層１２の表面に金属材料の導電膜を形成してもよいし、金属ケースでもよいし、プラスチックケースの表面に金属材料の導電膜を形成したものなど、シールド効果があるものならばどのようなものでもよい。
【００３０】
図４および図５を用いて、コアアイソレータ素子１４について説明する。コアアイソレータ素子１４は、フェライト１５、第１のインダクタンス素子Ｌ1を構成する第１の導体パターン１６、第２のインダクタンス素子Ｌ2を構成する第２の導体パターン１７、永久磁石２２Ａ，２２Ｂ等によって構成される。
【００３１】
板状体に形成されたフェライト１５の対向する第１，第２の長辺側面１５Ａ，１５Ｂには、電気的に絶縁された第１の導体パターン１６および第２の導体パターン１７が形成される。また、フェライト１５の上面１５Ｃおよび下面１５Ｄには、等間隔に凹部１８，１９が形成される。これらの凹部１８，１９には、導体材料が充填され、導体接続部２０Ａ〜２０Ｅ，２１Ａ〜２１Ｆを形成する。コアアイソレータ素子１４を回路基板２に実装する場合、フェライト１５の下面１５Ｄに設けられた一部の導体接続部２１Ａ，２１Ｂ，２１Ｆが、コアアイソレータ素子１４を回路基板２に実装するための接続端子として使用される。このため、コアアイソレータ素子１４を回路基板２に実装すると、フェライト１５の第１，第２の長辺側面１５Ａ，１５Ｂは回路基板２の上面２Ａに対して立設する。このため、コアアイソレータ素子１４は、他の電子部品に比べて高さ寸法が大きくなる傾向にある。
【００３２】
第１の導体パターン１６は、透視状態でほぼ重なるように形成される、第１の長辺側面１５Ａの絶縁膜に設けられた導体パターン部１６Ａと、第２の長辺側面１５Ｂの絶縁膜に設けられた導体パターン部１６Ｂとから構成される。導体パターン部１６Ａは、第１の長辺側面１５Ａにおける右下端から垂直に立ち上がり、その先端側で２本に分岐して、比較的小さな角度で平行に左上がりに傾斜し、さらに、その先端側で一つにまとまって左上端に垂直に立ち上がる導体である。
【００３３】
導体パターン部１６Ａの下端は、後述の導体パターン部１７Ａの下端が電気的に接続される導体接続部２１Ｂと電気的に共通接続される。導体パターン部１６Ａの上端は、フェライト１５の上面１５Ｃに形成された導体接続部２０Ｅに接続され、第２の長辺側面１５Ｂに回り込む。さらに、導体パターン部１６Ａの上端は、導体接続部２０Ｅを介して、導体パターン部１６Ｂの上端に接続される。導体パターン部１６Ｂは、第２の長辺側面１５Ｂにおける上端から下端に向けて垂直に立ち下がり、その先端側で２本に分岐して、比較的小さな角度で平行に右下がり傾斜し、さらに、その先端側で一つにまとまって左下端に垂直に立ち下がる導体である。なお、導体パターン部１６Ｂの下端が電気的に接続される導体接続部２１Ａは、接続端子として用いられる。この結果、導体パターン部１６Ａ，１６Ｂは導体接続部２０Ｅを介して直列接続され、フェライト１５の表面を１ターン巻回する第１のインダクタンス素子Ｌ1を構成する。
【００３４】
第２の導体パターン１７は、第１の長辺側面１５Ａに設けられた４つの導体パターン部１７Ａ〜１７Ｄと、第２の長辺側面１５Ｂに設けられた４つの導体パターン部１７Ｅ〜１７Ｈとから構成される。導体パターン部１７Ａ〜１７Ｄは、第１の長辺側面１５Ａにおける下端から上端に向けて左上がりに、比較的大きな角度で傾斜する平行に形成された導体である。導体パターン部１７Ａ〜１７Ｄの下端のそれぞれは、フェライト１５の下面１５Ｄに形成された導体接続部２１Ｂ〜２１Ｅと電気的に接続される。なお、導体パターン部１７Ａの下端が電気的に接続される導体接続部２１Ｂは、回路基板２と電気的に接続するための接続端子として用いられる。導体パターン部１７Ａ〜１７Ｄの上端のそれぞれは、フェライト１５の上面１５Ｃに形成された導体接続部２０Ａ〜２０Ｄに接続され、第２の長辺側面１５Ｂに回り込む。さらに、導体パターン部１７Ａ〜１７Ｄの上端のそれぞれは、導体接続部２０Ａ〜２０Ｄを介して、導体パターン部１７Ｅ〜１７Ｈのそれぞれの上端に接続される。導体パターン部１７Ｅ〜１７Ｈは、第２の長辺側面１５Ｂにおける上端から下端に向けて垂直に立ち下がる平行に形成された導体である。導体パターン部１７Ｅ〜１７Ｈの下端はそれぞれ、フェライト１５の下面１５Ｄに形成された導体接続部２１Ｃ〜２１Ｆと電気的に接続される。なお、導体パターン部１７Ｈの下端が電気的に接続される導体接続部２１Ｆは、接続端子として用いられる。この結果、導体パターン部１７Ａ〜１７Ｈは導体接続部２０Ａ〜２０Ｄ，２１Ｂ〜２１Ｅを介して直列接続され、フェライト１５の表面を４ターン巻回する第２のインダクタンス素子Ｌ2を構成する。
【００３５】
第２の導体パターン１７の表面には、第１の導体パターン１６と電気的に絶縁するための絶縁膜（図示せず）が形成される。
【００３６】
永久磁石２２Ａ，２２Ｂは板状体に形成され、フェライト１５の第１，第２の長辺側面１５Ａ，１５Ｂと同一寸法の長辺側面形状を有する。永久磁石２２Ａは、一方の長辺側面側がＳ極に、他方の長辺側面側がＮ極に形成され、永久磁石２２ＡのＳ極はフェライト１５の第１の長辺側面１５Ａと対向配置される。永久磁石２２Ｂは、一方の長辺側面側がＳ極に、他方の長辺側面側がＮ極に形成され、永久磁石２２ＢのＮ極はフェライト１５の第２の長辺側面１５Ｂと対向配置される。永久磁石２２Ａ，２２Ｂは、例えば一液性の熱硬化型エポキシ接着剤からなる接着剤２３を用いて、第１，第２の長辺側面１５Ａ，１５Ｂにそれぞれ接着される。この結果、永久磁石２２Ａ，２２Ｂは、これらの間に回路基板２の上面２Ａに沿って上面２Ａと略並行な磁界φを形成すると共に、フェライト１５の第１，第２の長辺側面１５Ａ，１５Ｂに形成された第１，第２の導体パターン１６，１７に対して略垂直で均一な磁界φを印加する。
【００３７】
図６に、コアアイソレータ素子１４、整合用のコンデンサＣＳ1，ＣＳ2、コンデンサＣ1および抵抗Ｒによって構成される、アイソレータ回路２４の等価回路図を示す。アイソレータ回路２４の入力ポートＰ1は、電力増幅器１０の出力端子に接続されると共に、整合用のコンデンサＣＳ1を介して、第１のインダクタンス素子Ｌ1の一端に接続される。第１のインダクタンス素子Ｌ1の他端は、整合用のコンデンサＣＳ2を介してアイソレータ回路２４の出力ポートＰ2に接続されると共に、第２のインダクタンス素子Ｌ2の一端に接続される。第２のインダクタンス素子Ｌ2の他端は、アイソレータ回路２４のグランドポートＰ3に接続される。また、第１のインダクタンス素子Ｌ1の両端には、コンデンサＣ1および抵抗Ｒが並列接続され、第１の並列共振回路を構成する。また、第２のインダクタンス素子Ｌ2の両端には、コンデンサＣ2が並列接続され、第２の並列共振回路を構成する。この結果、第１の並列共振回路でアイソレーション特性（逆方向減衰特性）が最大となる周波数が設定され、第２の並列共振回路で挿入損特性が最小となる周波数が設定される。
【００３８】
次に、送信モジュール１において、コアアイソレータ素子１４の天面１４Ａと、天面１４Ａと対向する天面シールド層１３Ａとを所定の間隔に離間することにより、コアアイソレータ素子１４による挿入損失の増加を抑制する抑制手段の効果を示すための実験を、図７を用いて模式的に説明する。
【００３９】
実験には、各電子部品を回路基板２に実装しただけで、樹脂層１２をモールドしていない送信モジュール１Ａを用いた。また、シールド層１３に相当するものとして、第１のテスト用シールドケース３１を用いた。第１のテスト用シールドケース３１は、長方形状の第１のテスト用天面シールド部３１Ａと、このテスト用天面シールド部３１Ａの短辺および長辺のそれぞれから垂設する第１のテスト用短辺側面シールド部３１Ｂと、第１のテスト用長辺側面シールド部３１Ｃとから一体に形成される。なお、第１のテスト用シールドケース３１は、例えば、弾力性のある厚みが５０〜１００μｍ程度の銅箔を折り曲げて形成した。また、第１のテスト用シールドケース３１でコアアイソレータ素子１４を覆うと共に、第１のテスト用シールドケース３１をグランド電位に電気的に接続した。
【００４０】
回路基板２を定盤上に固定し、第１のテスト用天面シールド部３１Ａを回路基板２の厚さ方向（上下方向）にプランジャＰで押圧した。弾性によって、第１のテスト用短辺側面シールド部３１Ｂおよび第１のテスト用長辺側面シールド部３１Ｃが撓むため、テスト用天面シールド部３１Ａが上下方向に変位し、第１のテスト用天面シールド部３１Ａとコアアイソレータ素子１４の天面１４Ａとの離間する距離Ｌaを変えることができる。このとき、１７５０〜２１５０ＭＨｚの周波数帯域の疑似信号を送信モジュール１Ａに入力し、距離Ｌaと、コアアイソレータ素子１４による挿入損失との関係を測定した。また、例えば、Ｗ-ＣＤＭＡ（Wideband Code Division Multiple Access）の使用帯域である１９２０〜１９８０ＭＨｚの周波数の疑似信号を送信モジュール１Ａに入力し、距離Ｌaと、コアアイソレータ素子１４による挿入損失の最低値との関係を測定した。
【００４１】
図８に示すように、１７５０〜２１５０ＭＨｚの周波数帯域において、第１のテスト用天面シールド部３１Ａとコアアイソレータ素子１４の天面１４Ａとの距離Ｌaが小さくなると、すなわち、第１のテスト用天面シールド部３１Ａとコアアイソレータ素子１４の天面１４Ａとが近付くと、挿入損失は増加する傾向にある。一方、距離Ｌaが８０μｍ以上の場合には、挿入損失は殆ど変化しなくなる。
【００４２】
また、図９に示すように、１９２０〜１９８０ＭＨｚのＷ-ＣＤＭＡの使用帯域におけるコアアイソレータ素子１４による挿入損失の最低値は、距離Ｌaを８０μｍ以上に設定すると、第１のテスト用天面シールド部３１Ａとコアアイソレータ素子１４との距離Ｌaを広く離したとき、例えば、距離Ｌaが１ｍｍのときとほぼ変わらず、距離Ｌaを広く離したときに対する許容値Ｃとして例えば０．０２ｄＢ以下に抑制することできる。
【００４３】
次に、送信モジュール１において、コアアイソレータ素子１４の側面（短辺側面１４Ｂ、長辺側面１４Ｃ）と、シールド層１３の短辺側面シールド層１３Ｂあるいは長辺側面シールド層１３Ｃを所定の間隔に離間することにより、コアアイソレータ素子１４による挿入損失の増加を抑制する抑制手段の効果を示すための実験を、図１０および図１１を用いて模式的に説明する。
【００４４】
上述した実験と同様、送信モジュール１Ａと、第２のテスト用シールドケース３２を用いた。第２のテスト用シールドケース３２は、コアアイソレータ素子１４の側面近傍に、コアアイソレータ素子１４の側面と対向して載置できるように、第１のテスト用シールドケース３１よりも小型に形成される。なお、第２のテスト用シールドケース３２は、細長い直方体形状の第２のテスト用天面シールド部３２Ａと、このテスト用天面シールド部３２Ａの短辺および長辺のそれぞれから垂設する第２のテスト用短辺側面シールド部３２Ｂと、第２のテスト用長辺側面シールド部３２Ｃとから一体に形成される。なお、第２のテスト用シールドケース３２は、例えば、弾力性のある厚みが５０〜１００μｍ程度の銅箔を折り曲げて形成した。
【００４５】
第２のテスト用短辺側面シールド部３２Ｂを、コアアイソレータ素子１４のフェライト１５の短辺側面と対向させて配置した。そして、第２のテスト用短辺側面シールド部３２Ｂを第１の水平方向（図１０の左右方向）に移動させ、第２のテスト用短辺側面シールド部３２Ｂとコアアイソレータ素子１４の短辺側面１４Ｂとが離間する距離Ｌbを変えた。このとき、上述した実験と同様、１７５０〜２１５０ＭＨｚの周波数帯域の疑似信号を送信モジュール１Ａに入力し、距離Ｌbと、コアアイソレータ素子１４による挿入損失との関係を測定した。また、例えば、Ｗ-ＣＤＭＡの使用帯域である１９２０〜１９８０ＭＨｚの周波数の疑似信号を送信モジュール１Ａに入力し、距離Ｌbと、コアアイソレータ素子１４による挿入損失の最低値との関係を測定した。
【００４６】
さらに、第２のテスト用長辺側面シールド部３２Ｃを、コアアイソレータ素子１４のフェライト１５の長辺側面と対向させて配置した。そして、第２のテスト用長辺側面シールド部３２Ｃを第２の水平方向（図１１の左右方向）に移動させ、第２のテスト用長辺側面シールド部３２Ｃとコアアイソレータ素子１４の長辺側面１４Ｃとが離間する距離Ｌcを変えた。このとき、上述した実験と同様、１７５０〜２１５０ＭＨｚの周波数帯域の疑似信号を送信モジュール１Ａに入力し、距離Ｌcと、コアアイソレータ素子１４による挿入損失との関係を測定した。また、例えば、Ｗ-ＣＤＭＡの使用帯域である１９２０〜１９８０ＭＨｚの周波数の疑似信号を送信モジュール１Ａに入力し、距離Ｌcと、コアアイソレータ素子１４による挿入損失の最低値との関係を測定した。
【００４７】
この結果、図８に示した、コアアイソレータ素子１４による挿入損失と周波数との関係と同様の測定結果（図示せず）が得られた。また、コアアイソレータ素子１４による挿入損失の増加を抑制する抑制手段として、距離Ｌcに比べて、距離Ｌbの影響が大きいことが分かった。
【００４８】
図１２に、１９２０〜１９８０ＭＨｚのＷ-ＣＤＭＡの使用帯域における、コアアイソレータ素子１４の短辺側面１４Ｂと第２のテスト用短辺側面シールド部３２Ｂとの離間距離Ｌbと、コアアイソレータ素子１４による挿入損失の最低値との関係を示す。挿入損失の最低値は、距離Ｌbを１００μｍ以上に設定すると、第２のテスト用短辺側面シールド部３２Ｂとコアアイソレータ素子１４との距離Ｌbを広く離したとき、例えば、距離Ｌbが１ｍｍのときとほぼ変わらず、距離Ｌbを広く離したときに対する許容値Ｃとして例えば０．０２ｄＢ以下に抑制することできる。
【００４９】
また、詳細な説明は省略するが、第１のテスト用天面シールド部３１Ａとコアアイソレータ素子１４の天面１４Ａとの距離Ｌaと、コアアイソレータ素子１４による挿入損失の増加の抑制との関係は、コアアイソレータ素子１４の下面１４Ｄと回路基板２に形成されたグランドパターン３Ａとの距離Ｌdと、コアアイソレータ素子１４による挿入損失の増加の抑制との関係についても、同様に当てはまる。すなわち、距離Ｌdを８０μｍ以上に設定することにより、コアアイソレータ素子１４による挿入損失の増加を抑制することができる。
【００５０】
なお、第１および第２のテスト用シールドケース３１，３２をコアアイソレータ素子１４から離間して配置すること、また、グランドパターン３Ａをコアアイソレータ素子１４の下面１４Ｄから離間して配置することにより、コアアイソレータ素子１４による挿入損失の増加を抑制できる理由として、第１および第２のテスト用シールドケース３１，３２がコアアイソレータ素子１４の天面１４Ａ、短辺側面１４Ｂあるいは長辺側面１４Ｃに接近し過ぎると、また、グランドパターン３Ａがコアアイソレータ素子１４の下面１４Ｄに接近し過ぎると、永久磁石２２Ａ，２２Ｂによって、フェライト１５の第１，第２の長辺側面１５Ａ，１５Ｂに対して略垂直に均一印加されていた磁界φの均一性が乱れ、第１のインダクタンス素子Ｌ1および第２のインダクタンス素子Ｌ2のインダクタンス値が変化することに起因すると思われる。
【００５１】
従って、送信モジュール１における天面シールド層１３Ａとコアアイソレータ素子１４の天面１４Ａとが離間する距離Ｌaを８０μｍ以上とすることが、コアアイソレータ素子１４による挿入損失の増加を抑制する抑制手段として効果的である。
【００５２】
また、送信モジュール１における短辺側面シールド層１３Ｂとコアアイソレータ素子１４の短辺側面１４Ｂとが離間する距離Ｌbを１００μｍ以上とすることが、コアアイソレータ素子１４による挿入損失の増加を抑制する抑制手段として効果的である。
【００５３】
さらに、送信モジュール１における回路基板２の上面２Ａ側に形成されたグランドパターン３Ａとコアアイソレータ素子１４の下面１４Ｄとが離間する距離Ｌdを、距離Ｌaと同様に８０μｍ以上とすることが、コアアイソレータ素子１４による挿入損失の増加を抑制する抑制手段として効果的である。
【００５４】
なお、送信モジュール１において、シールド層１３とコアアイソレータ素子１４との離間する各距離Ｌa〜Ｌdと、コアアイソレータ素子１４による挿入損失の増加を抑制する効果の関係についてのみ説明した。しかしながら、送信モジュール１の構造に応じて、最適な距離に各距離Ｌa〜Ｌdを設定すれば、コアアイソレータ素子１４による挿入損失の増加を相乗的に抑制することができることはいうまでもない。すなわち、距離Ｌa、距離Ｌb、距離Ｌc、距離Ｌdについてのそれぞれの最適距離を、送信モジュール１に構造に応じて設定することにより、送信モジュール１におけるコアアイソレータ素子１４による挿入損失の増加を最も効率良く抑制することができる。
【００５５】
なお、本実施の形態では、シールド層１３とコアアイソレータ素子１４との距離Ｌa〜Ｌdを広く離したときの挿入損失の増加に対する許容値Ｃを０．０２ｄＢとしてシールド層１３とコアアイソレータ素子１４との距離Ｌa〜Ｌdを決めたが、本発明はこれに限らず、所望の挿入損失や使用帯域等に応じてこれらの許容値や最小値は適宜設定できるものである。
【００５６】
次に、図１３に、本発明の第２の実施の形態である送信モジュール４１の断面図を示す。本実施の形態では、前記第１の実施の形態と同一の構成要素に同一の符号を付し、その説明を省略する。
【００５７】
回路基板４２は、第１の実施の形態による回路基板２と同様に、表裏面にグランドパターン４３Ａ〜４３Ｄや配線パターン（図示せず）が形成された複数層の絶縁層（図示せず）を、絶縁性のプリプレグ層（図示せず）を介して積層した多層基板である。グランドパターン４３Ａ〜４３Ｄは、電子部品の実装面となる回路基板４２の上面４２Ａから、下面４２Ｂに向けて、順番に積層して形成される。
【００５８】
また、回路基板４２の上面４２Ａ側に位置し、例えば、コアアイソレータ素子１４の下面１４Ｄから８０μｍ離間した距離近傍にある少なくともグランドパターン４３Ａ，４３Ｂには、コアアイソレータ素子１４の下面１４Ｄと対面した部分を除去した除去部４４が形成される。除去部４４の面積は、製造公差に相当するマージンを考慮して、コアアイソレータ素子１４の下面１４Ｄの外形よりも大きな面積をもって形成される。
【００５９】
このため、コアアイソレータ素子１４の下面１４Ｄから８０μｍ離間した距離近傍にはグランド電位となるパターンがなくなり、結果的に、コアアイソレータ素子１４の下面１４Ｄとグランドパターン４３Ａ，４３Ｂとの距離を８０μｍ離間させたことになる。かくして、第２の実施の形態でも、第１の実施の形態と同様の作用効果を得ることができる。また、コアアイソレータ素子１４の下面１４Ｄと、回路基板４２の実装面となる上面４２Ａとの距離を広く設計する必要がなくなるので、送信モジュール４１を低背化することができる。
【００６０】
なお、除去部４４を設けると共に、第１の実施の形態で説明した如く、コアアイソレータ素子１４とシールド層１３とを所定の距離だけ離間することにより、コアアイソレータ素子１４による挿入損失の増加を相乗的に抑制できることはいうまでもない。
【００６１】
次に、図１４に、本発明の第３の実施の形態である送信モジュール５１の断面図を示す。本実施の形態では、前記第１の実施の形態と同一の構成要素に同一の符号を付し、その説明を省略する。
【００６２】
シールドケース５２は、第１の実施の形態によるシールド層１３と同様に、コアアイソレータ素子１４の天面１４Ａを覆う天面シールドケース５２Ａと、天面シールドケース５２Ａの短辺から回路基板２側に向けて垂下して設けられた短辺側面シールドケース５２Ｂと、天面シールドケース５２Ａの短辺から回路基板２側に向けて垂下して設けられた長辺側面シールドケース５２Ｃとから一体に構成された導電性の箱体である。シールドケース５２は、例えば、回路基板２の周縁にまで延びる、グランドパターン３Ａ〜３Ｄあるいはグランドパターン３Ａ〜３Ｄと電気的に接続された配線パターンを介して、グランド電位と電気的に接続される。シールドケース５２は、例えば、銀、銅、アルミニウム等の金属材料を用いて形成される。なお、電力増幅器１０の表面には、耐湿性等の理由から一般的にはポッティング樹脂５３が設けられるが、必ずしも設けなくてもよい。
【００６３】
コアアイソレータ素子１４とシールドケース５２とは、第１の実施の形態と同様に、所定距離を離間して配置形成される。かくして、第３の実施の形態でも第１の実施の形態と同様の作用効果を得ることができる。
【００６４】
次に、図１５に、本発明の第４の実施の形態である送信モジュール６１の断面図を示す。本実施の形態では、前記第１の実施の形態と同一の構成要素に同一の符号を付し、その説明を省略する。
【００６５】
送信モジュール６１の回路基板２の上面２Ａには、シールド部が設けられない。一方、コアアイソレータ素子１４の下面１４Ｄとグランドパターン３Ａとの間の距離Ｌdを、例えば最小値として８０μｍ以上離間させる。なお、電力増幅器１０の表面には、ポッティング樹脂を設けてもよく、設けなくてもよい。
【００６６】
かくして、第４の実施の形態でも、第１の実施の形態と同様の作用効果を得ることができる。
【００６７】
次に、図１６に、本発明の第５の実施の形態である送信モジュール７１の断面図を示す。本実施の形態では、前記第２の実施の形態と同一の構成要素に同一の符号を付し、その説明を省略する。
【００６８】
送信モジュール７１の回路基板４２の上面４２Ａには、シールド部が設けられない。一方、回路基板４２の上面４２Ａ側に位置し、例えば、コアアイソレータ素子１４の下面１４Ｄから８０μｍ離間した距離近傍にある少なくともグランドパターン４３Ａ，４３Ｂには、コアアイソレータ素子１４の下面１４Ｄと対面した部分を除去した除去部４４が形成される。なお、電力増幅器１０の表面には、ポッティング樹脂を設けてもよく、設けなくてもよい。かくして、第５の実施の形態でも、第２の実施の形態と同様の作用効果を得ることができる。
【００６９】
なお、前記各実施の形態では、非可逆回路素子としてのコアアイソレータ素子１４はアイソレータ回路２４を構成するものとしたが、サーキュレータを構成してもよい。また、コアアイソレータ素子１４に接続されるコンデンサＣ1，Ｃ2，ＣＳ1，ＣＳ2および抵抗Ｒをチップ部品によって形成するものとしたが、これらのコンデンサ、抵抗等の受動素子は回路基板の内部に形成してもよい。また、送信モジュールには、整合回路を構成するコンデンサ素子やインダクタンス素子を付け加えても良い。
【００７０】
また、前記各実施の形態では、回路基板２，４２は４層のグランドパターン３Ａ〜３Ｄ，４３Ａ〜４３Ｄを備えた多層基板によって構成した。しかし、本発明はこれに限らず、回路基板は、２層、３層または５層以上のグランドパターンを備えた多層基板によって構成してもよく、内部に単一のグランドパターンを備えた多層基板によって構成してもよい。また、回路基板は、片面基板や、両面基板によって構成してもよい。
【００７１】
また、前記各実施の形態では、絶縁性の樹脂材料を用いて一様な樹脂層１２を形成する構成としたが、例えば国際公開第２００８／０８７７８８号に記載されたように、非磁性樹脂材料からなる最内層と磁性樹脂材料からなる磁性樹脂層とによって２層にモールドした樹脂層を設ける構成としてもよい。
【００７２】
また、前記第１および第２の実施の形態では、導電性の金属薄膜からなるシールド層１３によってシールド部を形成したが、第３の実施の形態と同様のシールドケース５２を用いてシールド部を形成してもよい。
【００７３】
また、前記各実施の形態では、送信信号がＷ-ＣＤＭＡ帯域となる１９２０〜１９８０ＭＨｚに設定された送信モジュール１，４１，５１，６１，７１を例に挙げて説明したが、他の使用帯域の送信信号に用いる送信モジュールに適用してもよい。
【符号の説明】
【００７４】
１，４１，５１，６１，７１ 送信モジュール
２，４２ 回路基板
３Ａ〜３Ｄ，４３Ａ〜４３Ｄ グランドパターン
１０ 電力増幅器
１２ 樹脂層
１３ シールド層
１４ コアアイソレータ素子
１４Ａ 天面
１４Ｂ 短辺側面
１４Ｃ 長辺側面
１４Ｄ 下面
４４ 除去部
５２ シールドケース
【技術分野】
【０００１】
本発明は、送信信号を電力増幅して出力する送信モジュールに関する。
【背景技術】
【０００２】
コアアイソレータ素子を用いた、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有するモジュールが知られている（例えば、特許文献１参照）。なお、コアアイソレータ素子は、複数の中心電極を設けたフェライトと、それに直流磁界を印加する永久磁石とによって構成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２００８／０８７７８８号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、コアアイソレータ素子を用いたモジュールを高周波の送信機に用いる場合は、電波ノイズの影響を低減するために、金属ケース等のシールド部材でモジュールを覆い、シールドする必要がある。なお、製品の小型化に伴い、モジュールの低背化が要求される。一方、コアアイソレータ素子は、永久磁石およびフェライトによって構成されるため、他の電子部品に比べて高さ寸法が大きくなる傾向にある。この結果、シールド部材は、高さ寸法が大きいコアアイソレータ素子に近接して配置される。また、回路基板の内部や底面にはグランドパターンが設けられるが、回路基板の小型化に伴い、グランドパターンとコアアイソレータ素子との離間距離が短くなる傾向にある。このように、コアアイソレータ素子と、シールド部材やグランドパターンとが近接して配置されると、コアアイソレータ素子による挿入損失が増加するという問題を発明者は見出した。
【０００５】
本発明は上述の問題に鑑みなされたものであり、本発明の目的は、コアアイソレータ素子による挿入損失の増加を抑制した送信モジュールを提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、請求項１の発明は、回路基板と、該回路基板に実装されたコアアイソレータ素子と電力増幅器とを有し、該電力増幅器の出力側に前記コアアイソレータ素子が接続されてなる送信モジュールであって、前記回路基板に設けたグランド電位となるグランドパターンと、少なくとも前記コアアイソレータ素子を覆う、前記回路基板の実装面に設けられた絶縁性の樹脂層と、該樹脂層の表面を覆う導電性材料からなるシールド部とを備え、前記コアアイソレータ素子の周囲には、前記コアアイソレータ素子と前記グランドパターンとの離間距離、前記コアアイソレータ素子と前記シールド部との離間距離の少なくとも一方を所定の間隔に離間させてなる、前記コアアイソレータ素子による挿入損失の増加を抑制する抑制手段を設けたことを特徴としている。
【０００７】
請求項２の発明は、回路基板と、該回路基板に実装されたコアアイソレータ素子と電力増幅器とを有し、該電力増幅器の出力側に前記コアアイソレータ素子が接続されてなる送信モジュールであって、前記回路基板に設けたグランド電位となるグランドパターンと、少なくとも前記コアアイソレータ素子を覆うシールドケースとを備え、前記コアアイソレータ素子の周囲には、前記コアアイソレータ素子と前記グランドパターンとの離間距離、前記コアアイソレータ素子と前記シールドケースとの離間距離の少なくとも一方を所定の間隔に離間させてなる、前記コアアイソレータ素子による挿入損失の増加を抑制する抑制手段を設けたことを特徴としている。
【０００８】
請求項３の発明では、前記コアアイソレータ素子と前記グランドパターンとの離間距離、前記コアアイソレータ素子と前記シールド部との離間距離の少なくとも一方を広く離間したときに得られる、前記コアアイソレータ素子の挿入損失の最低値に比べて、挿入損失の増加分が０．０２ｄＢ以下となる間隔に、前記抑制手段により離間させている。
【０００９】
請求項４の発明では、前記抑制手段により、前記コアアイソレータ素子の天面と、該天面と対向する前記シールド部との離間距離を８０μｍ以上としている。
【００１０】
請求項５の発明では、前記抑制手段により、前記コアアイソレータ素子の側面と、該側面と対向する前記シールド部との離間距離を１００μｍ以上としている。
【００１１】
請求項６の発明では、前記抑制手段により、前記コアアイソレータ素子の下面と、該下面と対向する前記グランドパターンとの離間距離を８０μｍ以上としている。
【００１２】
請求項７の発明では、前記回路基板は多層基板であって、前記グランドパターンは複数層に形成されてなり、前記グランドパターンのうち少なくとも前記コアアイソレータ素子に近接して対向配置された前記グランドパターンにおける、前記コアアイソレータ素子と対面する領域を少なくとも除去している。
【００１３】
請求項８の発明は、回路基板と、該回路基板に実装されたコアアイソレータ素子と電力増幅器と、前記回路基板に設けられたグランド電位となるグランドパターンとを有し、前記電力増幅器の出力側に前記コアアイソレータ素子が接続されてなる送信モジュールであって、前記コアアイソレータ素子の周囲には、前記コアアイソレータ素子と前記グランドパターンとの離間距離を所定の間隔に離間させてなる、前記コアアイソレータ素子による挿入損失の増加を抑制する抑制手段を設けたことを特徴としている。
【発明の効果】
【００１４】
請求項１の発明によれば、コアアイソレータ素子の周囲には抑制手段を設けたから、抑制手段によって、コアアイソレータ素子とグランドパターンとの離間距離、コアアイソレータ素子とシールド部との離間距離の少なくとも一方を所定の間隔に離間させることができる。これにより、グランドパターンやシールド部をコアアイソレータ素子に近付けて配置したときでも、これに伴う挿入損失の増加を抑制することができる。
【００１５】
請求項２の発明によれば、コアアイソレータ素子の周囲には抑制手段を設けたから、抑制手段によって、コアアイソレータ素子とグランドパターンとの離間距離、コアアイソレータ素子とシールドケースとの離間距離の少なくとも一方を所定の間隔に離間させることができる。これにより、グランドパターンやシールドケースをコアアイソレータ素子に近付けて配置したときでも、これに伴う挿入損失の増加を抑制することができる。
【００１６】
請求項３の発明によれば、抑制手段により、コアアイソレータ素子とグランドパターンとの離間距離、コアアイソレータ素子とシールド部との離間距離の少なくとも一方を広く離間したときに得られる、コアアイソレータ素子の挿入損失の最低値に比べて、挿入損失の増加分が０．０２ｄＢ以下となる間隔に離間させた。このため、グランドパターンやシールド部をコアアイソレータ素子に近付けて配置したときでも、挿入損失の最低値に比べて、挿入損失の増加分を０．０２ｄＢ以下に抑制することができる。
【００１７】
請求項４の発明によれば、抑制手段により、コアアイソレータ素子の天面とシールド部との離間距離を８０μｍ以上にしたから、挿入損失の最低値に比べて、挿入損失の増加分を０．０２ｄＢ以下に抑制することができる。
【００１８】
請求項５の発明によれば、抑制手段により、コアアイソレータ素子の側面とシールド部との離間距離を１００μｍ以上にしたから、挿入損失の最低値に比べて、挿入損失の増加分を０．０２ｄＢ以下に抑制することができる。
【００１９】
請求項６の発明によれば、抑制手段により、コアアイソレータ素子の下面とグランドパターンとの離間距離を８０μｍ以上にしたから、挿入損失の最低値に比べて、挿入損失の増加分を０．０２ｄＢ以下に抑制することができる。
【００２０】
請求項７の発明によれば、多層基板の複数層のグランドパターンのうち少なくともコアアイソレータ素子に近接して対向配置されたグランドパターンにおける、コアアイソレータ素子と対面する領域を少なくとも除去した。このため、コアアイソレータ素子の下面とグランドパターンとの離間距離を大きくして、挿入損失の増加を抑制することができる。
【００２１】
請求項８の発明によれば、コアアイソレータ素子の周囲には抑制手段を設けたから、抑制手段によって、グランドパターンとコアアイソレータ素子との離間距離を所定の間隔に離間させることができる。これにより、グランドパターンをコアアイソレータ素子に近付けて配置したときでも、これに伴う挿入損失の増加を抑制することができる。
【図面の簡単な説明】
【００２２】
【図１】第１の実施の形態による送信モジュールを、シールド層の一部を省いた状態で示す斜視図である。
【図２】図１の送信モジュールを構成する回路基板および電子部品を説明するための、分解斜視図である。
【図３】図１の送信モジュールを、線Ａ−Ａに沿って切断した断面図である。
【図４】図１のコアアイソレータ素子を説明するための、分解斜視図である。
【図５】図４のフェライトを示す、斜視図である。
【図６】図１の送信モジュールに係るアイソレータ回路の、等価回路図である。
【図７】コアアイソレータ素子の天面と、天面と対向して設けた第１のテスト用天面シールド部との離間距離を変え、コアアイソレータ素子による挿入損失の抑制効果を確かめるための実験を示す模式図である。
【図８】コアアイソレータ素子による挿入損失の周波数特性を示す特性線図である。
【図９】コアアイソレータ素子の天面および第１のテスト用天面シールド部の離間距離と、Ｗ-ＣＤＭＡの使用帯域でのコアアイソレータ素子による挿入損失の最低値との関係を示す特性線図である。
【図１０】コアアイソレータ素子の短辺側面と、短辺側面と対向して設けた第２のテスト用短辺側面シールド部との離間距離を変え、コアアイソレータ素子による挿入損失の抑制効果を確かめるための実験を示す模式図である。
【図１１】コアアイソレータ素子の長辺側面と、長辺側面と対向して設けた第２のテスト用長辺側面シールド部との離間距離を変え、コアアイソレータ素子による挿入損失の抑制効果を確かめるための実験を示す模式図である。
【図１２】コアアイソレータ素子の短辺側面および第２のテスト用短辺側面シールド部の離間距離と、Ｗ-ＣＤＭＡの使用帯域でのコアアイソレータ素子による挿入損失の最低値との関係を示す特性線図である。
【図１３】図１の送信モジュールと同様位置で切断した、第２の実施の形態の断面図である。
【図１４】図１の送信モジュールと同様位置で切断した、第３の実施の形態の断面図である。
【図１５】図１の送信モジュールと同様位置で切断した、第４の実施の形態の断面図である。
【図１６】図１の送信モジュールと同様位置で切断した、第５の実施の形態の断面図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態による送信モジュールを、添付図面を参照しつつ詳細に説明する。
【００２４】
図１ないし図３に、第１の実施の形態による送信モジュール１を示す。送信モジュール１は、回路基板２と、回路基板２に実装された電子部品、具体的には、電力増幅器１０、コアアイソレータ素子１４、整合用のコンデンサＣＳ1，ＣＳ2、コンデンサＣ1，Ｃ2、抵抗Ｒと、各電子部品の表面にモールドされた絶縁性の樹脂層１２と、樹脂層の表面に形成されたシールド層１３とを備える。
【００２５】
回路基板２は、高密度化を図るため、多層基板が一般的に用いられる。多層基板は、例えば、表裏面にグランドパターン３Ａ〜３Ｄや配線パターン（図示せず）が形成された複数層の絶縁層（図示せず）を、絶縁性のプリプレグ層（図示せず）を介して積層したものである。従って、回路基板２には、電子部品の実装面となる上面２Ａから、下面２Ｂに向けて、グランドパターン３Ａ〜３Ｄが順番に積層して形成される。回路基板２の上面２Ａには、ボンディングワイヤ１１を介して、電力増幅器１０と電気的に接続するためのパッド４が形成される。また、コアアイソレータ素子１４の接続端子である導体接続部２１Ａ，２１Ｂ，２１Ｆと電気的に接続するためのパッド５Ａ，５Ｂ，５Ｃと、コンデンサＣ1，Ｃ2，ＣＳ1，ＣＳ2および抵抗Ｒの接続端子と電気的に接続するための対をなすパッド６Ａ，６Ｂが５対形成される。各パッドには、所定の電子部品が実装される。
【００２６】
また、回路基板２の下面２Ｂには、送信信号ＴＸの入力や出力を行うため、および、電力増幅器１０の駆動電圧を供給するための各種の電極７が形成されると共に、グランドパターン３Ａ〜３Ｄを外部のグランド電位と電気的に接続するためのグランド電極８等が形成される。なお、回路基板２は、両面基板でもよい。また、回路基板２は、ガラスエポキシ基板あるいはビルドアップ基板のような樹脂基板、ＬＴＣＣ（Low Temperature Co-fired Ceramics）基板やアルミナ（Ａｌ2Ｏ3）基板のようなセラミック基板等のいずれでもよい。
【００２７】
電力増幅器１０は、入力端子から入力される高周波（例えば数百ＭＨｚ〜数ＧＨｚ）の送信信号ＴＸを電力増幅し、増幅した送信信号ＴＸＡを出力端子に向けて出力する。電力増幅器１０は、例えばヘテロ接合バイポーラトランジスタ等によって構成され、ボンディングワイヤ１１を介して回路基板２のパッド４と電気的に接続される。なお、電力増幅器１０と回路基板２とは、フリップチップ実装しても良い。
【００２８】
樹脂層１２は、回路基板２の上面２Ａに有機性樹脂をモールドすることによって形成された、略直方体状の硬化体である。樹脂層１２は、送信モジュール１の短絡不良の発生防止、耐湿性向上、電子部品に加わる衝撃の緩衝などを目的として設けられる。このため、樹脂層１２の層厚は、一番薄いところで、少なくとも５０μｍ以上あることが望ましい。樹脂層１２としては、絶縁性を有し、流動性が良く、かつ、密着性にすぐれた材料が選択され、通常は、エポキシ系樹脂が用いられる。なお、樹脂層１２は、実装される電子部品の一部にのみモールドしてもよい。
【００２９】
シールド層１３は、樹脂層１２の天面１２Ａに設けられた天面シールド層１３Ａと、樹脂層１２の短辺側面１２Ｂに設けられた短辺側面シールド層１３Ｂと、樹脂層１２の長辺側面１２Ｃに設けられた長辺側面シールド層１３Ｃとから一体に構成された導電層である。シールド層１３は、例えば、回路基板２の周縁にまで延びる、グランドパターン３Ａ〜３Ｄあるいはグランドパターン３Ａ〜３Ｄと電気的に接続された配線パターン（図示せず）を介して、グランド電位と電気的に接続される。シールド層１３は、例えば、金、銀、銅、アルミニウム等の金属材料を用いて形成される。なお、シールド層１３は、シールド部の一例として、数十μｍ程度の厚さに銀ペーストを塗布することによって形成した。しかしながら、シールド部は、これに限られず、スパッタ、蒸着等の手段を用いて、樹脂層１２の表面に金属材料の導電膜を形成してもよいし、金属ケースでもよいし、プラスチックケースの表面に金属材料の導電膜を形成したものなど、シールド効果があるものならばどのようなものでもよい。
【００３０】
図４および図５を用いて、コアアイソレータ素子１４について説明する。コアアイソレータ素子１４は、フェライト１５、第１のインダクタンス素子Ｌ1を構成する第１の導体パターン１６、第２のインダクタンス素子Ｌ2を構成する第２の導体パターン１７、永久磁石２２Ａ，２２Ｂ等によって構成される。
【００３１】
板状体に形成されたフェライト１５の対向する第１，第２の長辺側面１５Ａ，１５Ｂには、電気的に絶縁された第１の導体パターン１６および第２の導体パターン１７が形成される。また、フェライト１５の上面１５Ｃおよび下面１５Ｄには、等間隔に凹部１８，１９が形成される。これらの凹部１８，１９には、導体材料が充填され、導体接続部２０Ａ〜２０Ｅ，２１Ａ〜２１Ｆを形成する。コアアイソレータ素子１４を回路基板２に実装する場合、フェライト１５の下面１５Ｄに設けられた一部の導体接続部２１Ａ，２１Ｂ，２１Ｆが、コアアイソレータ素子１４を回路基板２に実装するための接続端子として使用される。このため、コアアイソレータ素子１４を回路基板２に実装すると、フェライト１５の第１，第２の長辺側面１５Ａ，１５Ｂは回路基板２の上面２Ａに対して立設する。このため、コアアイソレータ素子１４は、他の電子部品に比べて高さ寸法が大きくなる傾向にある。
【００３２】
第１の導体パターン１６は、透視状態でほぼ重なるように形成される、第１の長辺側面１５Ａの絶縁膜に設けられた導体パターン部１６Ａと、第２の長辺側面１５Ｂの絶縁膜に設けられた導体パターン部１６Ｂとから構成される。導体パターン部１６Ａは、第１の長辺側面１５Ａにおける右下端から垂直に立ち上がり、その先端側で２本に分岐して、比較的小さな角度で平行に左上がりに傾斜し、さらに、その先端側で一つにまとまって左上端に垂直に立ち上がる導体である。
【００３３】
導体パターン部１６Ａの下端は、後述の導体パターン部１７Ａの下端が電気的に接続される導体接続部２１Ｂと電気的に共通接続される。導体パターン部１６Ａの上端は、フェライト１５の上面１５Ｃに形成された導体接続部２０Ｅに接続され、第２の長辺側面１５Ｂに回り込む。さらに、導体パターン部１６Ａの上端は、導体接続部２０Ｅを介して、導体パターン部１６Ｂの上端に接続される。導体パターン部１６Ｂは、第２の長辺側面１５Ｂにおける上端から下端に向けて垂直に立ち下がり、その先端側で２本に分岐して、比較的小さな角度で平行に右下がり傾斜し、さらに、その先端側で一つにまとまって左下端に垂直に立ち下がる導体である。なお、導体パターン部１６Ｂの下端が電気的に接続される導体接続部２１Ａは、接続端子として用いられる。この結果、導体パターン部１６Ａ，１６Ｂは導体接続部２０Ｅを介して直列接続され、フェライト１５の表面を１ターン巻回する第１のインダクタンス素子Ｌ1を構成する。
【００３４】
第２の導体パターン１７は、第１の長辺側面１５Ａに設けられた４つの導体パターン部１７Ａ〜１７Ｄと、第２の長辺側面１５Ｂに設けられた４つの導体パターン部１７Ｅ〜１７Ｈとから構成される。導体パターン部１７Ａ〜１７Ｄは、第１の長辺側面１５Ａにおける下端から上端に向けて左上がりに、比較的大きな角度で傾斜する平行に形成された導体である。導体パターン部１７Ａ〜１７Ｄの下端のそれぞれは、フェライト１５の下面１５Ｄに形成された導体接続部２１Ｂ〜２１Ｅと電気的に接続される。なお、導体パターン部１７Ａの下端が電気的に接続される導体接続部２１Ｂは、回路基板２と電気的に接続するための接続端子として用いられる。導体パターン部１７Ａ〜１７Ｄの上端のそれぞれは、フェライト１５の上面１５Ｃに形成された導体接続部２０Ａ〜２０Ｄに接続され、第２の長辺側面１５Ｂに回り込む。さらに、導体パターン部１７Ａ〜１７Ｄの上端のそれぞれは、導体接続部２０Ａ〜２０Ｄを介して、導体パターン部１７Ｅ〜１７Ｈのそれぞれの上端に接続される。導体パターン部１７Ｅ〜１７Ｈは、第２の長辺側面１５Ｂにおける上端から下端に向けて垂直に立ち下がる平行に形成された導体である。導体パターン部１７Ｅ〜１７Ｈの下端はそれぞれ、フェライト１５の下面１５Ｄに形成された導体接続部２１Ｃ〜２１Ｆと電気的に接続される。なお、導体パターン部１７Ｈの下端が電気的に接続される導体接続部２１Ｆは、接続端子として用いられる。この結果、導体パターン部１７Ａ〜１７Ｈは導体接続部２０Ａ〜２０Ｄ，２１Ｂ〜２１Ｅを介して直列接続され、フェライト１５の表面を４ターン巻回する第２のインダクタンス素子Ｌ2を構成する。
【００３５】
第２の導体パターン１７の表面には、第１の導体パターン１６と電気的に絶縁するための絶縁膜（図示せず）が形成される。
【００３６】
永久磁石２２Ａ，２２Ｂは板状体に形成され、フェライト１５の第１，第２の長辺側面１５Ａ，１５Ｂと同一寸法の長辺側面形状を有する。永久磁石２２Ａは、一方の長辺側面側がＳ極に、他方の長辺側面側がＮ極に形成され、永久磁石２２ＡのＳ極はフェライト１５の第１の長辺側面１５Ａと対向配置される。永久磁石２２Ｂは、一方の長辺側面側がＳ極に、他方の長辺側面側がＮ極に形成され、永久磁石２２ＢのＮ極はフェライト１５の第２の長辺側面１５Ｂと対向配置される。永久磁石２２Ａ，２２Ｂは、例えば一液性の熱硬化型エポキシ接着剤からなる接着剤２３を用いて、第１，第２の長辺側面１５Ａ，１５Ｂにそれぞれ接着される。この結果、永久磁石２２Ａ，２２Ｂは、これらの間に回路基板２の上面２Ａに沿って上面２Ａと略並行な磁界φを形成すると共に、フェライト１５の第１，第２の長辺側面１５Ａ，１５Ｂに形成された第１，第２の導体パターン１６，１７に対して略垂直で均一な磁界φを印加する。
【００３７】
図６に、コアアイソレータ素子１４、整合用のコンデンサＣＳ1，ＣＳ2、コンデンサＣ1および抵抗Ｒによって構成される、アイソレータ回路２４の等価回路図を示す。アイソレータ回路２４の入力ポートＰ1は、電力増幅器１０の出力端子に接続されると共に、整合用のコンデンサＣＳ1を介して、第１のインダクタンス素子Ｌ1の一端に接続される。第１のインダクタンス素子Ｌ1の他端は、整合用のコンデンサＣＳ2を介してアイソレータ回路２４の出力ポートＰ2に接続されると共に、第２のインダクタンス素子Ｌ2の一端に接続される。第２のインダクタンス素子Ｌ2の他端は、アイソレータ回路２４のグランドポートＰ3に接続される。また、第１のインダクタンス素子Ｌ1の両端には、コンデンサＣ1および抵抗Ｒが並列接続され、第１の並列共振回路を構成する。また、第２のインダクタンス素子Ｌ2の両端には、コンデンサＣ2が並列接続され、第２の並列共振回路を構成する。この結果、第１の並列共振回路でアイソレーション特性（逆方向減衰特性）が最大となる周波数が設定され、第２の並列共振回路で挿入損特性が最小となる周波数が設定される。
【００３８】
次に、送信モジュール１において、コアアイソレータ素子１４の天面１４Ａと、天面１４Ａと対向する天面シールド層１３Ａとを所定の間隔に離間することにより、コアアイソレータ素子１４による挿入損失の増加を抑制する抑制手段の効果を示すための実験を、図７を用いて模式的に説明する。
【００３９】
実験には、各電子部品を回路基板２に実装しただけで、樹脂層１２をモールドしていない送信モジュール１Ａを用いた。また、シールド層１３に相当するものとして、第１のテスト用シールドケース３１を用いた。第１のテスト用シールドケース３１は、長方形状の第１のテスト用天面シールド部３１Ａと、このテスト用天面シールド部３１Ａの短辺および長辺のそれぞれから垂設する第１のテスト用短辺側面シールド部３１Ｂと、第１のテスト用長辺側面シールド部３１Ｃとから一体に形成される。なお、第１のテスト用シールドケース３１は、例えば、弾力性のある厚みが５０〜１００μｍ程度の銅箔を折り曲げて形成した。また、第１のテスト用シールドケース３１でコアアイソレータ素子１４を覆うと共に、第１のテスト用シールドケース３１をグランド電位に電気的に接続した。
【００４０】
回路基板２を定盤上に固定し、第１のテスト用天面シールド部３１Ａを回路基板２の厚さ方向（上下方向）にプランジャＰで押圧した。弾性によって、第１のテスト用短辺側面シールド部３１Ｂおよび第１のテスト用長辺側面シールド部３１Ｃが撓むため、テスト用天面シールド部３１Ａが上下方向に変位し、第１のテスト用天面シールド部３１Ａとコアアイソレータ素子１４の天面１４Ａとの離間する距離Ｌaを変えることができる。このとき、１７５０〜２１５０ＭＨｚの周波数帯域の疑似信号を送信モジュール１Ａに入力し、距離Ｌaと、コアアイソレータ素子１４による挿入損失との関係を測定した。また、例えば、Ｗ-ＣＤＭＡ（Wideband Code Division Multiple Access）の使用帯域である１９２０〜１９８０ＭＨｚの周波数の疑似信号を送信モジュール１Ａに入力し、距離Ｌaと、コアアイソレータ素子１４による挿入損失の最低値との関係を測定した。
【００４１】
図８に示すように、１７５０〜２１５０ＭＨｚの周波数帯域において、第１のテスト用天面シールド部３１Ａとコアアイソレータ素子１４の天面１４Ａとの距離Ｌaが小さくなると、すなわち、第１のテスト用天面シールド部３１Ａとコアアイソレータ素子１４の天面１４Ａとが近付くと、挿入損失は増加する傾向にある。一方、距離Ｌaが８０μｍ以上の場合には、挿入損失は殆ど変化しなくなる。
【００４２】
また、図９に示すように、１９２０〜１９８０ＭＨｚのＷ-ＣＤＭＡの使用帯域におけるコアアイソレータ素子１４による挿入損失の最低値は、距離Ｌaを８０μｍ以上に設定すると、第１のテスト用天面シールド部３１Ａとコアアイソレータ素子１４との距離Ｌaを広く離したとき、例えば、距離Ｌaが１ｍｍのときとほぼ変わらず、距離Ｌaを広く離したときに対する許容値Ｃとして例えば０．０２ｄＢ以下に抑制することできる。
【００４３】
次に、送信モジュール１において、コアアイソレータ素子１４の側面（短辺側面１４Ｂ、長辺側面１４Ｃ）と、シールド層１３の短辺側面シールド層１３Ｂあるいは長辺側面シールド層１３Ｃを所定の間隔に離間することにより、コアアイソレータ素子１４による挿入損失の増加を抑制する抑制手段の効果を示すための実験を、図１０および図１１を用いて模式的に説明する。
【００４４】
上述した実験と同様、送信モジュール１Ａと、第２のテスト用シールドケース３２を用いた。第２のテスト用シールドケース３２は、コアアイソレータ素子１４の側面近傍に、コアアイソレータ素子１４の側面と対向して載置できるように、第１のテスト用シールドケース３１よりも小型に形成される。なお、第２のテスト用シールドケース３２は、細長い直方体形状の第２のテスト用天面シールド部３２Ａと、このテスト用天面シールド部３２Ａの短辺および長辺のそれぞれから垂設する第２のテスト用短辺側面シールド部３２Ｂと、第２のテスト用長辺側面シールド部３２Ｃとから一体に形成される。なお、第２のテスト用シールドケース３２は、例えば、弾力性のある厚みが５０〜１００μｍ程度の銅箔を折り曲げて形成した。
【００４５】
第２のテスト用短辺側面シールド部３２Ｂを、コアアイソレータ素子１４のフェライト１５の短辺側面と対向させて配置した。そして、第２のテスト用短辺側面シールド部３２Ｂを第１の水平方向（図１０の左右方向）に移動させ、第２のテスト用短辺側面シールド部３２Ｂとコアアイソレータ素子１４の短辺側面１４Ｂとが離間する距離Ｌbを変えた。このとき、上述した実験と同様、１７５０〜２１５０ＭＨｚの周波数帯域の疑似信号を送信モジュール１Ａに入力し、距離Ｌbと、コアアイソレータ素子１４による挿入損失との関係を測定した。また、例えば、Ｗ-ＣＤＭＡの使用帯域である１９２０〜１９８０ＭＨｚの周波数の疑似信号を送信モジュール１Ａに入力し、距離Ｌbと、コアアイソレータ素子１４による挿入損失の最低値との関係を測定した。
【００４６】
さらに、第２のテスト用長辺側面シールド部３２Ｃを、コアアイソレータ素子１４のフェライト１５の長辺側面と対向させて配置した。そして、第２のテスト用長辺側面シールド部３２Ｃを第２の水平方向（図１１の左右方向）に移動させ、第２のテスト用長辺側面シールド部３２Ｃとコアアイソレータ素子１４の長辺側面１４Ｃとが離間する距離Ｌcを変えた。このとき、上述した実験と同様、１７５０〜２１５０ＭＨｚの周波数帯域の疑似信号を送信モジュール１Ａに入力し、距離Ｌcと、コアアイソレータ素子１４による挿入損失との関係を測定した。また、例えば、Ｗ-ＣＤＭＡの使用帯域である１９２０〜１９８０ＭＨｚの周波数の疑似信号を送信モジュール１Ａに入力し、距離Ｌcと、コアアイソレータ素子１４による挿入損失の最低値との関係を測定した。
【００４７】
この結果、図８に示した、コアアイソレータ素子１４による挿入損失と周波数との関係と同様の測定結果（図示せず）が得られた。また、コアアイソレータ素子１４による挿入損失の増加を抑制する抑制手段として、距離Ｌcに比べて、距離Ｌbの影響が大きいことが分かった。
【００４８】
図１２に、１９２０〜１９８０ＭＨｚのＷ-ＣＤＭＡの使用帯域における、コアアイソレータ素子１４の短辺側面１４Ｂと第２のテスト用短辺側面シールド部３２Ｂとの離間距離Ｌbと、コアアイソレータ素子１４による挿入損失の最低値との関係を示す。挿入損失の最低値は、距離Ｌbを１００μｍ以上に設定すると、第２のテスト用短辺側面シールド部３２Ｂとコアアイソレータ素子１４との距離Ｌbを広く離したとき、例えば、距離Ｌbが１ｍｍのときとほぼ変わらず、距離Ｌbを広く離したときに対する許容値Ｃとして例えば０．０２ｄＢ以下に抑制することできる。
【００４９】
また、詳細な説明は省略するが、第１のテスト用天面シールド部３１Ａとコアアイソレータ素子１４の天面１４Ａとの距離Ｌaと、コアアイソレータ素子１４による挿入損失の増加の抑制との関係は、コアアイソレータ素子１４の下面１４Ｄと回路基板２に形成されたグランドパターン３Ａとの距離Ｌdと、コアアイソレータ素子１４による挿入損失の増加の抑制との関係についても、同様に当てはまる。すなわち、距離Ｌdを８０μｍ以上に設定することにより、コアアイソレータ素子１４による挿入損失の増加を抑制することができる。
【００５０】
なお、第１および第２のテスト用シールドケース３１，３２をコアアイソレータ素子１４から離間して配置すること、また、グランドパターン３Ａをコアアイソレータ素子１４の下面１４Ｄから離間して配置することにより、コアアイソレータ素子１４による挿入損失の増加を抑制できる理由として、第１および第２のテスト用シールドケース３１，３２がコアアイソレータ素子１４の天面１４Ａ、短辺側面１４Ｂあるいは長辺側面１４Ｃに接近し過ぎると、また、グランドパターン３Ａがコアアイソレータ素子１４の下面１４Ｄに接近し過ぎると、永久磁石２２Ａ，２２Ｂによって、フェライト１５の第１，第２の長辺側面１５Ａ，１５Ｂに対して略垂直に均一印加されていた磁界φの均一性が乱れ、第１のインダクタンス素子Ｌ1および第２のインダクタンス素子Ｌ2のインダクタンス値が変化することに起因すると思われる。
【００５１】
従って、送信モジュール１における天面シールド層１３Ａとコアアイソレータ素子１４の天面１４Ａとが離間する距離Ｌaを８０μｍ以上とすることが、コアアイソレータ素子１４による挿入損失の増加を抑制する抑制手段として効果的である。
【００５２】
また、送信モジュール１における短辺側面シールド層１３Ｂとコアアイソレータ素子１４の短辺側面１４Ｂとが離間する距離Ｌbを１００μｍ以上とすることが、コアアイソレータ素子１４による挿入損失の増加を抑制する抑制手段として効果的である。
【００５３】
さらに、送信モジュール１における回路基板２の上面２Ａ側に形成されたグランドパターン３Ａとコアアイソレータ素子１４の下面１４Ｄとが離間する距離Ｌdを、距離Ｌaと同様に８０μｍ以上とすることが、コアアイソレータ素子１４による挿入損失の増加を抑制する抑制手段として効果的である。
【００５４】
なお、送信モジュール１において、シールド層１３とコアアイソレータ素子１４との離間する各距離Ｌa〜Ｌdと、コアアイソレータ素子１４による挿入損失の増加を抑制する効果の関係についてのみ説明した。しかしながら、送信モジュール１の構造に応じて、最適な距離に各距離Ｌa〜Ｌdを設定すれば、コアアイソレータ素子１４による挿入損失の増加を相乗的に抑制することができることはいうまでもない。すなわち、距離Ｌa、距離Ｌb、距離Ｌc、距離Ｌdについてのそれぞれの最適距離を、送信モジュール１に構造に応じて設定することにより、送信モジュール１におけるコアアイソレータ素子１４による挿入損失の増加を最も効率良く抑制することができる。
【００５５】
なお、本実施の形態では、シールド層１３とコアアイソレータ素子１４との距離Ｌa〜Ｌdを広く離したときの挿入損失の増加に対する許容値Ｃを０．０２ｄＢとしてシールド層１３とコアアイソレータ素子１４との距離Ｌa〜Ｌdを決めたが、本発明はこれに限らず、所望の挿入損失や使用帯域等に応じてこれらの許容値や最小値は適宜設定できるものである。
【００５６】
次に、図１３に、本発明の第２の実施の形態である送信モジュール４１の断面図を示す。本実施の形態では、前記第１の実施の形態と同一の構成要素に同一の符号を付し、その説明を省略する。
【００５７】
回路基板４２は、第１の実施の形態による回路基板２と同様に、表裏面にグランドパターン４３Ａ〜４３Ｄや配線パターン（図示せず）が形成された複数層の絶縁層（図示せず）を、絶縁性のプリプレグ層（図示せず）を介して積層した多層基板である。グランドパターン４３Ａ〜４３Ｄは、電子部品の実装面となる回路基板４２の上面４２Ａから、下面４２Ｂに向けて、順番に積層して形成される。
【００５８】
また、回路基板４２の上面４２Ａ側に位置し、例えば、コアアイソレータ素子１４の下面１４Ｄから８０μｍ離間した距離近傍にある少なくともグランドパターン４３Ａ，４３Ｂには、コアアイソレータ素子１４の下面１４Ｄと対面した部分を除去した除去部４４が形成される。除去部４４の面積は、製造公差に相当するマージンを考慮して、コアアイソレータ素子１４の下面１４Ｄの外形よりも大きな面積をもって形成される。
【００５９】
このため、コアアイソレータ素子１４の下面１４Ｄから８０μｍ離間した距離近傍にはグランド電位となるパターンがなくなり、結果的に、コアアイソレータ素子１４の下面１４Ｄとグランドパターン４３Ａ，４３Ｂとの距離を８０μｍ離間させたことになる。かくして、第２の実施の形態でも、第１の実施の形態と同様の作用効果を得ることができる。また、コアアイソレータ素子１４の下面１４Ｄと、回路基板４２の実装面となる上面４２Ａとの距離を広く設計する必要がなくなるので、送信モジュール４１を低背化することができる。
【００６０】
なお、除去部４４を設けると共に、第１の実施の形態で説明した如く、コアアイソレータ素子１４とシールド層１３とを所定の距離だけ離間することにより、コアアイソレータ素子１４による挿入損失の増加を相乗的に抑制できることはいうまでもない。
【００６１】
次に、図１４に、本発明の第３の実施の形態である送信モジュール５１の断面図を示す。本実施の形態では、前記第１の実施の形態と同一の構成要素に同一の符号を付し、その説明を省略する。
【００６２】
シールドケース５２は、第１の実施の形態によるシールド層１３と同様に、コアアイソレータ素子１４の天面１４Ａを覆う天面シールドケース５２Ａと、天面シールドケース５２Ａの短辺から回路基板２側に向けて垂下して設けられた短辺側面シールドケース５２Ｂと、天面シールドケース５２Ａの短辺から回路基板２側に向けて垂下して設けられた長辺側面シールドケース５２Ｃとから一体に構成された導電性の箱体である。シールドケース５２は、例えば、回路基板２の周縁にまで延びる、グランドパターン３Ａ〜３Ｄあるいはグランドパターン３Ａ〜３Ｄと電気的に接続された配線パターンを介して、グランド電位と電気的に接続される。シールドケース５２は、例えば、銀、銅、アルミニウム等の金属材料を用いて形成される。なお、電力増幅器１０の表面には、耐湿性等の理由から一般的にはポッティング樹脂５３が設けられるが、必ずしも設けなくてもよい。
【００６３】
コアアイソレータ素子１４とシールドケース５２とは、第１の実施の形態と同様に、所定距離を離間して配置形成される。かくして、第３の実施の形態でも第１の実施の形態と同様の作用効果を得ることができる。
【００６４】
次に、図１５に、本発明の第４の実施の形態である送信モジュール６１の断面図を示す。本実施の形態では、前記第１の実施の形態と同一の構成要素に同一の符号を付し、その説明を省略する。
【００６５】
送信モジュール６１の回路基板２の上面２Ａには、シールド部が設けられない。一方、コアアイソレータ素子１４の下面１４Ｄとグランドパターン３Ａとの間の距離Ｌdを、例えば最小値として８０μｍ以上離間させる。なお、電力増幅器１０の表面には、ポッティング樹脂を設けてもよく、設けなくてもよい。
【００６６】
かくして、第４の実施の形態でも、第１の実施の形態と同様の作用効果を得ることができる。
【００６７】
次に、図１６に、本発明の第５の実施の形態である送信モジュール７１の断面図を示す。本実施の形態では、前記第２の実施の形態と同一の構成要素に同一の符号を付し、その説明を省略する。
【００６８】
送信モジュール７１の回路基板４２の上面４２Ａには、シールド部が設けられない。一方、回路基板４２の上面４２Ａ側に位置し、例えば、コアアイソレータ素子１４の下面１４Ｄから８０μｍ離間した距離近傍にある少なくともグランドパターン４３Ａ，４３Ｂには、コアアイソレータ素子１４の下面１４Ｄと対面した部分を除去した除去部４４が形成される。なお、電力増幅器１０の表面には、ポッティング樹脂を設けてもよく、設けなくてもよい。かくして、第５の実施の形態でも、第２の実施の形態と同様の作用効果を得ることができる。
【００６９】
なお、前記各実施の形態では、非可逆回路素子としてのコアアイソレータ素子１４はアイソレータ回路２４を構成するものとしたが、サーキュレータを構成してもよい。また、コアアイソレータ素子１４に接続されるコンデンサＣ1，Ｃ2，ＣＳ1，ＣＳ2および抵抗Ｒをチップ部品によって形成するものとしたが、これらのコンデンサ、抵抗等の受動素子は回路基板の内部に形成してもよい。また、送信モジュールには、整合回路を構成するコンデンサ素子やインダクタンス素子を付け加えても良い。
【００７０】
また、前記各実施の形態では、回路基板２，４２は４層のグランドパターン３Ａ〜３Ｄ，４３Ａ〜４３Ｄを備えた多層基板によって構成した。しかし、本発明はこれに限らず、回路基板は、２層、３層または５層以上のグランドパターンを備えた多層基板によって構成してもよく、内部に単一のグランドパターンを備えた多層基板によって構成してもよい。また、回路基板は、片面基板や、両面基板によって構成してもよい。
【００７１】
また、前記各実施の形態では、絶縁性の樹脂材料を用いて一様な樹脂層１２を形成する構成としたが、例えば国際公開第２００８／０８７７８８号に記載されたように、非磁性樹脂材料からなる最内層と磁性樹脂材料からなる磁性樹脂層とによって２層にモールドした樹脂層を設ける構成としてもよい。
【００７２】
また、前記第１および第２の実施の形態では、導電性の金属薄膜からなるシールド層１３によってシールド部を形成したが、第３の実施の形態と同様のシールドケース５２を用いてシールド部を形成してもよい。
【００７３】
また、前記各実施の形態では、送信信号がＷ-ＣＤＭＡ帯域となる１９２０〜１９８０ＭＨｚに設定された送信モジュール１，４１，５１，６１，７１を例に挙げて説明したが、他の使用帯域の送信信号に用いる送信モジュールに適用してもよい。
【符号の説明】
【００７４】
１，４１，５１，６１，７１ 送信モジュール
２，４２ 回路基板
３Ａ〜３Ｄ，４３Ａ〜４３Ｄ グランドパターン
１０ 電力増幅器
１２ 樹脂層
１３ シールド層
１４ コアアイソレータ素子
１４Ａ 天面
１４Ｂ 短辺側面
１４Ｃ 長辺側面
１４Ｄ 下面
４４ 除去部
５２ シールドケース
【特許請求の範囲】
【請求項１】
回路基板と、該回路基板に実装されたコアアイソレータ素子と電力増幅器とを有し、該電力増幅器の出力側に前記コアアイソレータ素子が接続されてなる送信モジュールであって、
前記回路基板に設けたグランド電位となるグランドパターンと、
少なくとも前記コアアイソレータ素子を覆う、前記回路基板の実装面に設けられた絶縁性の樹脂層と、
該樹脂層の表面を覆う導電性材料からなるシールド部とを備え、
前記コアアイソレータ素子の周囲には、前記コアアイソレータ素子と前記グランドパターンとの離間距離、前記コアアイソレータ素子と前記シールド部との離間距離の少なくとも一方を所定の間隔に離間させてなる、前記コアアイソレータ素子による挿入損失の増加を抑制する抑制手段を設けたことを特徴とする送信モジュール。
【請求項２】
回路基板と、該回路基板に実装されたコアアイソレータ素子と電力増幅器とを有し、該電力増幅器の出力側に前記コアアイソレータ素子が接続されてなる送信モジュールであって、
前記回路基板に設けたグランド電位となるグランドパターンと、
少なくとも前記コアアイソレータ素子を覆うシールドケースとを備え、
前記コアアイソレータ素子の周囲には、前記コアアイソレータ素子と前記グランドパターンとの離間距離、前記コアアイソレータ素子と前記シールドケースとの離間距離の少なくとも一方を所定の間隔に離間させてなる、前記コアアイソレータ素子による挿入損失の増加を抑制する抑制手段を設けたことを特徴とする送信モジュール。
【請求項３】
前記コアアイソレータ素子と前記グランドパターンとの離間距離、前記コアアイソレータ素子と前記シールド部との離間距離の少なくとも一方を広く離間したときに得られる、前記コアアイソレータ素子の挿入損失の最低値に比べて、挿入損失の増加分が０．０２ｄＢ以下となる間隔に、前記抑制手段により離間させてなる請求項１または２に記載の送信モジュール。
【請求項４】
前記抑制手段により、前記コアアイソレータ素子の天面と、該天面と対向する前記シールド部との離間距離を８０μｍ以上とした請求項１ないし３のいずれかに記載の送信モジュール。
【請求項５】
前記抑制手段により、前記コアアイソレータ素子の側面と、該側面と対向する前記シールド部との離間距離を１００μｍ以上とした請求項１ないし４のいずれかに記載の送信モジュール。
【請求項６】
前記抑制手段により、前記コアアイソレータ素子の下面と、該下面と対向する前記グランドパターンとの離間距離を８０μｍ以上とした請求項１ないし５のいずれかに記載の送信モジュール。
【請求項７】
前記回路基板は多層基板であって、前記グランドパターンは複数層に形成されてなり、
前記グランドパターンのうち少なくとも前記コアアイソレータ素子に近接して対向配置された前記グランドパターンにおける、前記コアアイソレータ素子と対面する領域を少なくとも除去してなる請求項１ないし６のいずれかに記載の送信モジュール。
【請求項８】
回路基板と、該回路基板に実装されたコアアイソレータ素子と電力増幅器と、前記回路基板に設けられたグランド電位となるグランドパターンとを有し、前記電力増幅器の出力側に前記コアアイソレータ素子が接続されてなる送信モジュールであって、
前記コアアイソレータ素子の周囲には、前記コアアイソレータ素子と前記グランドパターンとの離間距離を所定の間隔に離間させてなる、前記コアアイソレータ素子による挿入損失の増加を抑制する抑制手段を設けたことを特徴とする送信モジュール。
【請求項１】
回路基板と、該回路基板に実装されたコアアイソレータ素子と電力増幅器とを有し、該電力増幅器の出力側に前記コアアイソレータ素子が接続されてなる送信モジュールであって、
前記回路基板に設けたグランド電位となるグランドパターンと、
少なくとも前記コアアイソレータ素子を覆う、前記回路基板の実装面に設けられた絶縁性の樹脂層と、
該樹脂層の表面を覆う導電性材料からなるシールド部とを備え、
前記コアアイソレータ素子の周囲には、前記コアアイソレータ素子と前記グランドパターンとの離間距離、前記コアアイソレータ素子と前記シールド部との離間距離の少なくとも一方を所定の間隔に離間させてなる、前記コアアイソレータ素子による挿入損失の増加を抑制する抑制手段を設けたことを特徴とする送信モジュール。
【請求項２】
回路基板と、該回路基板に実装されたコアアイソレータ素子と電力増幅器とを有し、該電力増幅器の出力側に前記コアアイソレータ素子が接続されてなる送信モジュールであって、
前記回路基板に設けたグランド電位となるグランドパターンと、
少なくとも前記コアアイソレータ素子を覆うシールドケースとを備え、
前記コアアイソレータ素子の周囲には、前記コアアイソレータ素子と前記グランドパターンとの離間距離、前記コアアイソレータ素子と前記シールドケースとの離間距離の少なくとも一方を所定の間隔に離間させてなる、前記コアアイソレータ素子による挿入損失の増加を抑制する抑制手段を設けたことを特徴とする送信モジュール。
【請求項３】
前記コアアイソレータ素子と前記グランドパターンとの離間距離、前記コアアイソレータ素子と前記シールド部との離間距離の少なくとも一方を広く離間したときに得られる、前記コアアイソレータ素子の挿入損失の最低値に比べて、挿入損失の増加分が０．０２ｄＢ以下となる間隔に、前記抑制手段により離間させてなる請求項１または２に記載の送信モジュール。
【請求項４】
前記抑制手段により、前記コアアイソレータ素子の天面と、該天面と対向する前記シールド部との離間距離を８０μｍ以上とした請求項１ないし３のいずれかに記載の送信モジュール。
【請求項５】
前記抑制手段により、前記コアアイソレータ素子の側面と、該側面と対向する前記シールド部との離間距離を１００μｍ以上とした請求項１ないし４のいずれかに記載の送信モジュール。
【請求項６】
前記抑制手段により、前記コアアイソレータ素子の下面と、該下面と対向する前記グランドパターンとの離間距離を８０μｍ以上とした請求項１ないし５のいずれかに記載の送信モジュール。
【請求項７】
前記回路基板は多層基板であって、前記グランドパターンは複数層に形成されてなり、
前記グランドパターンのうち少なくとも前記コアアイソレータ素子に近接して対向配置された前記グランドパターンにおける、前記コアアイソレータ素子と対面する領域を少なくとも除去してなる請求項１ないし６のいずれかに記載の送信モジュール。
【請求項８】
回路基板と、該回路基板に実装されたコアアイソレータ素子と電力増幅器と、前記回路基板に設けられたグランド電位となるグランドパターンとを有し、前記電力増幅器の出力側に前記コアアイソレータ素子が接続されてなる送信モジュールであって、
前記コアアイソレータ素子の周囲には、前記コアアイソレータ素子と前記グランドパターンとの離間距離を所定の間隔に離間させてなる、前記コアアイソレータ素子による挿入損失の増加を抑制する抑制手段を設けたことを特徴とする送信モジュール。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１３−７０２８７（Ｐ２０１３−７０２８７Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０８２４１（Ｐ２０１１−２０８２４１）
【出願日】平成２３年９月２３日（２０１１．９．２３）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２３日（２０１１．９．２３）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
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