説明

連続的に可変なスイッチドキャパシタDC−DC電圧コンバータ

電圧コンバータは、2以上のモードの間で切換わり、それらのレベルに対応する個々のレベルの間の中間レベルであり得る参照電圧に一致する出力電圧を生成する。出力電圧は、参照電圧と比較されて、そのモードを調整するべきかどうかを決定する。

【発明の詳細な説明】
【技術分野】
【0001】
背景
あるDC電圧レベルを別のレベルに変換する一種の装置は、DC−DCコンバータとしてよく知られている。DC−DCコンバータは、携帯電話、ラップトップコンピュータなど、装置のさまざまなサブシステムが複数の別々の電圧レベルを要求する、電池で動作する装置に一般的に含まれている。多数の異なるモードで動作する、携帯電話のようなある種の装置において、動作モードに対して最も効率的なレベルの電源電圧を、パワーアンプのような特定の素子に供給することが特に望ましいが、そうでなければ電力を浪費して電池をより速く消耗させる。そのような装置において、より多くの数の異なる電圧レベルを生成することが可能なDC−DCコンバータを用いることが望ましい。
【背景技術】
【0002】
スイッチドモードDC−DCコンバータおよびパルス幅変調(PWM)を採用するDC−DCコンバータを含む、複数の種類のDC−DCコンバータが知られている。スイッチドモードDC−DCコンバータは、入力エネルギを一時的にインダクタまたは容量に蓄えて、次に、そのエネルギを異なる電圧で出力することによって、あるDC電圧レベルを別のレベルに変換する。スイッチング回路は、したがって、連続的に2つの状態またはフェーズ、すなわちインダクタまたは容量の回路網が充電する第1の状態と、その回路網が放電する第2の状態との間で連続的に切換わる。スイッチング回路は、バッテリ電圧の固定された割合、たとえば1/3、1/2、2/3などの出力電圧を生成するように構成可能であり、この場合、どの割合が用いられるかを制御するために、モード選択信号がスイッチング回路への入力として与えられる。モード選択信号を用いてその回路網のスイッチを操作することによって、インダクタまたは容量の回路網の異なる構成を選択することができる。
【発明の概要】
【発明が解決しようとする課題】
【0003】
スイッチドモードDC−DCコンバータが生成可能な、異なる出力電圧の数は、インダクタまたは容量の数と関連する。携帯電話のような持ち運び可能な携帯装置において、サイズおよび重量を最小化することが望まれる。多数のインダクタまたは容量を有するDC−DCコンバータは携帯電話のサイズおよび重量の最小化には貢献しない。PWMベースのDC−DCコンバータは、著しく多くのインダクタ、容量または他の素子を用いることなく、スイッチドモードDC−DCコンバータに比べて多数の別々の電圧を生成することができる。しかしながら、PWMベースのDC−DCコンバータは、携帯電話あるいは他の周波数に敏感な装置の動作に逆に影響を与え得る、広いスペクトルのスプリアス出力信号を生成し得る。大きなキャパシタンスまたはインダクタンスを有するフィルタをPWMベースのDC−DCコンバータに含めて、これらのスプリアス信号を最小化することが可能であるが、上記の理由と同じ理由のため、大きなフィルタのキャパシタまたはインダクタは望ましくない。
【課題を解決するための手段】
【0004】
概要
発明の実施形態は、各々が異なる複数の電圧レベルの1つに対応する2以上の選択可能なモードを切換えることによって、多数の別々の電圧レベルのうちのいずれかだけではなく、それらの別々の電圧レベルの間の中間の値の出力信号を生成可能なスイッチング電圧コンバータに関する。例示的な実施の形態において、電圧コンバータは、複数のモード構成を有するスイッチマトリクスと、比較器ロジック回路と、制御ロジック回路とを含み得る。各々のモード構成は、複数の出力信号電圧のうちの1つに対応する。モード構成は、モード制御信号に応答して選択可能である。比較器ロジック回路は、出力信号を参照信号と比較して方向比較信号を生成するように実現される。制御ロジック回路は、方向比較信号に応答してモード制御信号を生成するように実現される。例示的な実施の形態において、電圧変換方法は、複数のモード構成を有するスイッチマトリクスを用いて、モード制御信号に応答してモード構成を選択するステップを含み得る。各々のモード構成は、複数の出力信号電圧のうちの1つに対応する。出力信号は参照信号と比較されて方向比較信号を生成する。方向比較信号は、モード制御信号を生成するために用いられる。
【0005】
例示的な実施の形態において、電圧コンバータは、2以上の容量と、スイッチマトリクスと、比較器ロジック回路と、制御ロジック回路とを有するスイッチドキャパシタ電圧コンバータである。参照信号は比較器ロジック回路に入力され、比較器ロジック回路は、また出力信号をフィードバックとして受ける。各々のモード構成は、電位と出力ノードとの間に互いに接続された複数の容量を有する容量回路によって定義される。すなわち、各々のモードにおいてスイッチマトリクスは複数の容量を異なる構成で相互接続する。各々のモード構成は、容量回路が充電される第1のフェーズ構成と、容量回路が放電される第2のフェーズ構成とを有する。スイッチマトリクスは、クロック信号に応答して、選択されたモード構成のうちのそれら2つのフェーズ構成の間で切換わる。この切換わりの結果として、電圧コンバータは、選択されたモード構成に対応する電圧を有する出力信号を生成する。それらのモードのうちの2つの間で交互に切換わることにより、電圧コンバータは、一例において、参照信号電圧がそれらのモードに対応する異なる電圧レベルのうちの2つの間に存在する参照信号電圧に対応するレベルを有する出力電圧を生成することができる。
【0006】
例示的な実施の形態において、比較器ロジック回路は、出力信号を参照信号と比較してその出力信号と参照信号とのうちのいずれが大きいかを示す方向比較信号を生成する。比較信号は、したがって、制御ロジック回路が、出力信号電圧を増大または低下させて参照信号と一致させることを示す。
【0007】
例示的な実施の形態において、制御ロジック回路は、参照信号が出力信号よりも大きいことを示す方向比較信号に応答して、モード制御信号を生成して、参照信号よりも大きい出力信号電圧に対応するモード構成を選択し、出力信号が参照信号よりも大きいことを示す方向比較信号に応答して、モード制御信号を生成して、参照信号よりも小さい出力信号電圧に対応するモード構成を選択する。すなわち、制御ロジック回路は、方向比較信号を含む、比較器ロジック回路からの1以上の信号を用いて、モードを選択する。方向比較信号が、参照信号が出力信号よりも大きいことを示す場合、制御ロジック回路は、そのモードを参照信号よりも大きい出力信号電圧に対応するものへと切換え得る。この方式でモードを変更することは、出力信号電圧を増大させる。しかしながら、方向比較信号が、出力信号が参照信号よりも大きいことを示す場合には、制御ロジック回路は、そのモードを、参照信号未満の出力信号電圧に対応するものへと変更し得る。この方式におけるモードの変更は、出力信号電圧を減少させる。
【0008】
例示的な実施の形態において、スイッチマトリクスは3つのモード構成を有する。3つのモード構成は、基準参照電圧の1/3の出力信号電圧に対応する第1のモード構成と、基準参照電圧の1/2の出力信号電圧に対応する第2のモード構成と、基準参照電圧の2/3の出力信号電圧に対応する第3のモード構成とを含み得る。
【0009】
例示的な実施の形態において、比較器ロジック回路は、複数の比較器と、電圧レベル生成回路とを含み、電圧レベル生成回路は複数の参照電圧レベルを生成して、選択された参照電圧レベルを各々の比較器の第1の入力に与え、各々の電圧レベルは、複数の出力信号電圧のうちの1つに対応する。各々の比較器の第2の入力は、出力信号に結合されて、各々の比較器は対応する比較信号を与える。
【0010】
例示的な実施の形態において、比較器ロジック回路は3つの比較器を含む。第1の比較器は、出力信号を基準参照電圧の第1の割合を有する第1の参照電圧信号と比較して第1の比較信号を生成し、第1の比較信号は、出力信号電圧が基準参照電圧の第1の割合を上回るかどうかを示す。第2の比較器は、出力信号を、基準参照電圧の第1の割合よりも大きい、基準参照電圧の第2の割合を有する第2の参照電圧信号と比較して第2の比較信号を生成する。第2の比較信号は、出力信号電圧が基準参照電圧の第2の割合を上回るかどうかを示す。第3の比較器は、出力信号を、基準参照電圧の第2の割合よりも大きい、基準参照電圧の第3の割合を有する第3の参照電圧と比較して第3の比較信号を生成する。第3の比較信号は、出力信号電圧が基準参照電圧の第3の割合を上回るかどうかを示す。
【0011】
例示的な実施の形態において、3つのモード構成は、基準参照電圧の第1の割合の出力信号電圧に対応する第1のモード構成と、基準参照電圧の第2の割合の出力信号電圧に対応する第2のモード構成と、基準参照電圧の第3の割合の出力信号電圧に対応する第3のモード構成とを含む。
【0012】
例示的な実施の形態において、制御ロジック回路は、第1、第2および第3の比較信号の組合せに応答する組合せのロジック回路を備える。
【0013】
例示的な実施の形態において、組合せのロジック回路は、第1の比較信号が、出力信号電圧が基本参照電圧の第1の割合を上回らないことを示し、かつ、方向比較信号が、参照信号が出力信号よりも大きいことを示す場合に、モード制御信号を生成して、基本参照電圧の第1の割合の出力信号電圧に対応するモード構成を選択する。
【0014】
例示的な実施の形態において、組合せのロジック回路は、第1の比較信号が、出力信号電圧が基本参照電圧の第1の割合を上回ることを示し、第2の比較信号が、出力電圧が基本参照電圧の第2の割合を上回らないことを示し、方向比較信号が、参照信号が出力信号よりも小さいことを示す場合に、モード制御信号を生成して、基本参照電圧の第1の割合の出力信号電圧に対応するモード構成を選択する。
【0015】
例示的な実施の形態において、組合せのロジック回路は、第1の比較信号が、出力信号電圧が基本参照電圧の第1の割合を上回ることを示し、第2の比較信号が、出力電圧が基本参照電圧の第2の割合を上回らないことを示し、方向比較信号が、参照信号が出力信号よりも大きいことを示す場合に、モード制御信号を生成して、基本参照電圧の第2の割合の出力信号電圧に対応するモード構成を選択する。
【0016】
例示的な実施の形態において、組合せのロジック回路は、第2の比較信号が、出力電圧が基本参照電圧の第2の割合を上回ることを示し、第3の比較信号が、出力電圧が基本参照電圧の第3の割合を上回らないことを示し、方向比較信号が、参照信号が出力信号よりも小さいことを示す場合に、モード制御信号を生成して、基本参照電圧の第2の割合の出力信号電圧に対応するモード構成を選択する。
【0017】
例示的な実施の形態において、組合せのロジック回路は、第2の比較信号が、出力電圧が基本参照電圧の第2の割合を上回ることを示し、第3の比較信号が、出力電圧が基本参照電圧の第3の割合を上回らないことを示し、方向比較信号が、参照信号が出力信号よりも大きいことを示す場合に、モード制御信号を生成して、基本参照電圧の第3の割合の出力信号電圧に対応するモード構成を選択する。
【0018】
例示的な実施の形態において、組合せのロジック回路は、第3の比較信号が、出力電圧が基本参照電圧の第3の割合を上回ることを示し、方向比較信号が、参照信号が出力信号よりも小さいことを示す場合に、モード制御信号を生成して、基本参照電圧の第3の割合の出力信号電圧に対応するモード構成を選択する。
【0019】
発明の他のシステム、方法、特徴および利点は、以下の図および詳細な説明を詳しく調べることによって、当業者にとって明らかであるかまたは明らかになるであろう。
【0020】
発明は、以下の図面を参照してよりよく理解可能である。図面中の要素は、拡大縮小、または強調される必要はなく、むしろ発明の原理を明確に示すために配置される。さらに、図面において、同様の参照符号は、異なる図面全体を通じて対応する部分を示す。
【図面の簡単な説明】
【0021】
【図1】本発明の例示的な実施の形態に従う電圧コンバータのブロック図である。
【図2A】第1のモード構成の第1のフェーズ構成における、図1に示されたスイッチマトリクスを示す回路図である。
【図2B】第1のモード構成の第2のフェーズ構成における、スイッチマトリクスを示す、図2Aと同様の回路図である。
【図3A】第2のモード構成の第1のフェーズ構成における、図1に示されたスイッチマトリクスを示す回路図である。
【図3B】第2のモード構成の第2のフェーズ構成における、スイッチマトリクスを示す、図2Aと同様の回路図である。
【図4A】図1に示したスイッチマトリクスを示す回路図であり、第2のモード構成の変形例の第1のフェーズ構成におけるスイッチマトリクスを示す回路図である。
【図4B】図3Bと同様の回路図であり、第2のモード構成の変形例の第2のフェーズ構成におけるスイッチマトリクスを示す回路図である。
【図5A】図1に示したスイッチマトリクスを示す回路図であり、第3のモード構成の第1のフェーズ構成におけるスイッチマトリクスを示す回路図である。
【図5B】図2Aと同様の回路図であり、第3のモード構成の第2のフェーズ構成におけるスイッチマトリクスを示す回路図である。
【図6】図1に示した比較器回路の回路図である。
【図7】図1に示したモード選択論理の組合せ論理を示すテーブルである。
【図8】図1に示したスイッチ制御ロジック回路を示す回路図である。
【図9】図1の電圧コンバータの動作の例示的な実体を示すタイミング図である。
【図10】図1の電圧コンバータの例示的な動作方法を示すフロー図である。
【発明を実施するための形態】
【0022】
詳細な説明
図1に示されるように、発明の例証的な、または例示的な実施の形態において、電圧コンバータ10は、2つの容量12および14と、スイッチマトリクス16と、比較器回路18と、制御ロジック回路20とを含む。参照電圧信号(V_REF)が制御入力として電圧コンバータ10に与えられる。以下に説明する方式において、電圧コンバータ10は、参照電圧信号に対応する、または追随する出力電圧信号(V_OUT)を生成する。電圧コンバータ10は、さらに、クロック信号発生回路22と、イネーブル(ENABLE)信号によって活性化され得る、関連する発振器24とを含む。イネーブル信号は、以下に説明する動作の間有効に保たれる。
【0023】
スイッチマトリクス16は、容量12および14が異なる構成で相互接続される、以下に説明する複数のモード構成のうちの1つを担うことができる。各々のモード構成において、スイッチマトリクス16は、相互接続された容量12および14によって定義される容量回路が充電する第1のフェーズ構成、または、相互接続された容量12および14によって定義される容量回路が放電する第2のフェーズ構成を担うことができる。スイッチマトリクス16は、出力ノード26において容量回路の出力を与える。動作において、スイッチマトリクス16は、クロック信号に応答して第1のフェーズ構成および第2のフェーズ構成の間で交互に切換わる。容量28のようなフィルタ回路は、出力ノード26に接続されて出力電圧信号にフィルタをかけることができる。
【0024】
以下にさらに説明するように、比較器回路18は、出力電圧信号を参照電圧信号と比較して、応じて、複数の比較信号30を生成する。制御ロジック回路20は、モード選択ロジック回路32と、スイッチ制御ロジック回路34とを含む。モード選択ロジック回路32は、比較信号30を受けて、応じて、モード選択信号36を生成する。スイッチ制御ロジック回路34は、モード選択信号36を受けて、応じて、スイッチ制御信号38を生成する。
【0025】
図2A,2B,3A,3B,4A,4B,5A,5Bに示されるように、スイッチマトリクス16は、電位(すなわちバッテリ電圧または接地)および出力ノード26との間の複数の異なる構成において容量12および14を相互接続し得る。スイッチマトリクス16は、9つのスイッチ40,42,44,46,48,50,52,54,56を含み、それらは上記で参照されるスイッチ制御信号38(S1−S9)によって制御される。スイッチ40−56は、図2−5において概略的に、制御可能な、単極単投(SPST)スイッチの形態で示されているが、それらは、電界効果トランジスタ(FET)のような任意の適切なスイッチング素子を含み得る。たとえば、スイッチ40および50の各々は、P型FET(PFET)を含み、スイッチ46および56の各々は、N型FET(NFET)を含み、スイッチ42,44,48,52,54の各々は、PFETおよびNFETの並列の組合せを含み得る。各々のFETの制御端子(たとえばゲート)は、スイッチ制御信号38(S1−S9)のうちの1つを受けることができる。
【0026】
例示的な実施の形態において、スイッチマトリクス16は示されるように配置され得る9つのスイッチを含んでいるが、他の実施の形態において、スイッチマトリクスは、他の任意の適切な方式で配置された他の複数のスイッチを含み得る。同様に、例示的な実施の形態は、2つの容量12および14を含み、スイッチマトリクス16は、以下に説明するように、それらを相互接続可能であるが、他の実施の形態は、2よりも多い容量を含み、スイッチマトリクスは、他の適切な構成においてそれらを相互接続し得る。
【0027】
図2A,2Bにおいて示されるように、第1の構成において、スイッチマトリクス16は、図2Aに示される第1のフェーズ構成、または図2Bに示される第2のフェーズ構成において容量12および14を相互接続し得る。この第1の構成は、本明細書において、「1/3モード」と呼ばれる。その理由は、このモードにおける動作が、出力ノード26における出力電圧信号(V_OUT)が、公称的にまたは平均的に、バッテリ電圧(V_BATT)の約1/3となる電圧レベルを有することを目的とするためである。
【0028】
図2Aに示されるように、1/3モードの第1のフェーズ構成において、スイッチ40,48,44,50,54は開いており、スイッチ42,46,52,56は閉じている。スイッチ42および46の閉状態の組合せは、容量12を、接地電位(0ボルト)と出力ノード26との間に結合させる。スイッチ52および56の閉状態の組合せは、同様に、容量14を、接地電位と出力ノード26との間に結合させる(すなわち容量12に並列接続させる)。すなわち、1/3モードの第1のフェーズ構成において、互いに並列な容量12および14によって定義される容量回路は、出力ノード26に対して放電する。
【0029】
図2Bに示されるように、1/3モードの第2のフェーズ構成において、スイッチ42,44,46,50,52,56は開いており、スイッチ40,48,54は閉じている。スイッチ40,48,54の閉状態の組合せは、容量12および14を、バッテリによって与えられる基準参照電圧(V_BATT)のような正の電位と、出力ノード26との間に直列に接続させる。すなわち、1/3モードの第2のフェーズ構成において、互いに直列な容量12および14によって定義される容量回路は、出力ノード26に対して充電する。
【0030】
図3Aおよび図3Bに示されるように、第2の構成において、スイッチマトリクス16は、図3Aに示される第1のフェーズ構成、または図3Bに示される第2のフェーズ構成で容量12および14を相互接続し得る。この第2の構成は、本明細書において「1/2Aモード」と呼ばれる。その理由は、このモードにおける動作が、出力ノード26における出力電圧信号(V_OUT)が、公称的にまたは平均的に、バッテリ電圧(V_BATT)の約1/2となる電圧レベルを有することを目的とするためである。また、以下に説明するように、1/2Aモードの変形例があり、それは1/2Bモードと呼ばれる。
【0031】
図3Aに示されるように、1/2Aモードの第1のフェーズ構成において、スイッチ40,44,48,50,54は開いており、スイッチ42,46,52,56は閉じている。スイッチ42および46の閉状態の組合せは、容量12を、接地と出力ノード26との間に結合させる。スイッチ52および56の閉状態の組合せは、同様に、容量14を接地と出力ノード26との間に結合させる(すなわち容量12に並列接続させる)。すなわち、1/2Aモードの第1のフェーズ構成において、並列な容量12および14によって定義される容量回路は、出力ノード26に対して放電する。
【0032】
図3Bに示されるように、1/2Aモードの第2のフェーズ構成において、スイッチ42,46,48,52,56は開いており、スイッチ40,44,50,54は閉じている。スイッチ40および44の閉状態の組合せは、容量12をバッテリ電圧と出力ノード26との間に結合させる。スイッチ50および54の閉状態の組合せは、同様に、容量14をバッテリ電圧と出力ノード26との間に結合させる(すなわち容量12に並列接続させる)。すなわち、1/2Aモードの第2のフェーズ構成において、互いに並列な容量12および14によって定義される容量回路は、出力ノード26に対して充電する。
【0033】
第2のモード構成の変形である1/2Bモードが図4A,図4Bに示される。第2のモード構成は、1/2Aモードおよび1/2Bモードの両方またはサブモードを含み、以下で説明するような、あるモードから別のモードへの切換わりの間に状態を変化させるスイッチの数を最小化する。例示的な実施の形態において、これらのサブモードが含まれているが、他の実施の形態ではサブモードは含まれる必要はない。
【0034】
図4Aに示されるように、1/2Bモードの第1のフェーズ構成において、スイッチ42,46,48,52,56は開いており、スイッチ40,44,50,54は閉じている。スイッチ40および44の閉状態の組合せは、容量12をバッテリ電圧と出力ノード26との間に結合させる。スイッチ50および54の閉状態の組合せは、同様に、容量14をバッテリ電圧と出力ノード26との間に結合させる(すなわち容量12に並列接続させる)。すなわち、1/2Bモードの第2のフェーズ構成において、並列な容量12および14によって定義される容量回路は、出力ノード26に対して充電する。
【0035】
図4Bに示されるように、1/2Bモードの第2のフェーズ構成において、スイッチ40,44,48,50,54は開いており、スイッチ42,46,52,56は閉じている。スイッチ42および46の閉状態の組合せは、容量12を接地と出力ノード26との間に結合させる。スイッチ52および56の閉状態の組合せは、同様に、容量14を、接地と出力ノード26との間に結合させる(すなわち容量12に並列接続させる)。すなわち、1/2Bモードの第2のフェーズ構成において、互いに並列な容量12および14によって定義される容量回路は、出力ノード26に対して放電する。
【0036】
図5Aおよび図5Bに示されるように、第3の構成において、スイッチマトリクス16は、図3Aに示される第1のフェーズ構成、または図3Bに示される第2のフェーズ構成において容量12および14を相互接続し得る。この第3の構成は、本明細書において「2/3モード」と呼ばれる。その理由は、このモードにおける動作が、出力ノード26における出力電圧信号を、公称的に、バッテリ電圧の約2/3の電圧レベルにすることを目的とするためである。
【0037】
図5Aに示されるように、2/3モードの第1のフェーズ構成において、スイッチ42,46,48,52,56が開いており、スイッチ40,44,50,54が閉じている。スイッチ40および44の閉状態の組合せは、容量12を、バッテリ電圧と出力ノード26との間に結合させる。スイッチ50および54の閉状態の組合せは、同様に、容量14を、バッテリ電圧と出力ノード26との間に結合させる(すなわち容量12に並列接続させる)。すなわち、2/3モードの第1のフェーズ構成において、互いに並列な容量12および14によって定義される容量回路は、出力ノード26に対して充電する。
【0038】
図5Bに示されるように、2/3モードの第2のフェーズ構成において、スイッチ40,44,46,50,52,54が開いており、スイッチ42,48,56が閉じている。スイッチ42,48,56の閉状態の組合せは、容量12および14を、接地と出力ノード26との間に直列接続させる。すなわち、2/3モードの第2のフェーズ構成において、互いに直列な容量12および14によって定義される容量回路は、出力ノード26に対して放電する。
【0039】
図6に示されるように、比較器回路18は、4つの比較器58,60,62,64と、4つの抵抗66,68,70,72を備える電圧レベル生成器とを含む。抵抗66−72は、バッテリ電圧と接地との間に互いに直列に接続される。抵抗66−72の抵抗値は、比較器60の第1の入力(たとえば反転入力)におけるノード74での電圧が2/3(V_BATT)であり、比較器62の第1の入力におけるノード76での電圧が1/2(V_BATT)であり、比較器64の第1の入力におけるノード78での電圧が1/3(V_BATT)であるように選択される。比較器60,62,64の各々の第2の入力(たとえば非反転入力)は、出力電圧信号(V_OUT)に接続される。すなわち、比較器60の出力(V_23)がハイであることは、出力電圧が2/3(V_BATT)を上回る(すなわち強度において大きい)ことを示す。比較器62の出力(V_12)がハイであることは、出力電圧が1/2(V_BATT)を上回ることを示す。比較器64の出力(V_13)がハイであることは、出力電圧が1/3(V_BATT)を上回ることを示す。比較器58の一方の入力(たとえば反転入力)は、同様に、出力電圧信号に接続される。しかしながら、比較器58の他の入力(たとえば非反転入力)は、参照電圧信号(V_REF)に接続される。すなわち、比較器58の出力(V_UD)がハイであることは、参照電圧が出力電圧を上回ることを示す。逆に、比較器58の出力がローであることは、出力電圧が参照電圧を上回ることを示す。比較器58の出力(V_UD)は、方向比較信号として機能し、方向比較信号は、制御ロジック回路20(図1)が、出力電圧信号を、「上」または「下」のどちらの方向に変更すべきかを制御ロジック回路20に示すものである。
【0040】
例示的な実施の形態において、制御ロジック回路20のモード選択ロジック回路32(図1)は、組合せのロジック回路を含み得るが、その組合せのロジック回路は、方向比較信号によって指示される方向に出力電圧信号を変化させるために、制御ロジック回路20がスイッチマトリクス16に切換えさせるモードを決定する。モード選択ロジック回路32は、比較器58−64の出力を含む比較信号30を受ける。比較信号30は、組合せロジック回路に対する入力として与えられ得る。組合せロジック回路は、ロジックゲートの回路網(図示せず)のような任意の適切な形態で与えられ得る。明確さの目的のため、組合せのロジック回路は、本明細書において、図7に示されるテーブル80の形態で表現される。しかしながら、当業者は、テーブル80の論理をロジックゲートの回路網、または他の適切な形態で直ちに提供することができる。モード選択ロジック回路32は、比較信号30と組合せのロジックとに応答してモード選択信号36(図1)を出力する。
【0041】
テーブル80は、制御ロジック回路20がスイッチマトリクス16を、比較器58−64の出力(V_UD,V_23,V_12,V_13のそれぞれ)の組合せに応答して切換えさせるための「次のモード」を示す。テーブル80において示されるモードは、上記のモードであり、すなわち、1/3モード、1/2Aモード、1/2Bモード、2/3モードである。テーブル80は、また、現在のモードを「保持する」、すなわち、現在のモードを次のモードとして維持するか否かを示す。具体的には、比較器58−64のすべての出力がローであることは、現在のモードが1/3モード(の第2のフェーズ構成)に保持されていることを示す。他の例において、テーブル80は、切換わるべきモードを示す。以下で説明するように、モードは、他のクロックサイクル毎に、現在のモードから次のモードへと切換わり得る。なお、本明細書においてモードを「切換える」または「変更する」こと、またはモード制御信号を与えることは、異なるモードへの変更だけでなく、モードの切換が行なわれ得る間に同じモードに維持すること、すなわち現在のモードと次のモードとが同じである実例において、現在のモードから次のモードへと切換わるまたは変更するという意味の範囲内に包含されるということを目的とするものである。また、例示的な実施の形態において、テーブル80では比較器58−64のすべての出力がハイである例が省略されているが、これは、この組合せが、制御ロジック回路20が出力電圧信号をバッテリ電圧に近づけること、すなわち望ましくない可能性があることを示すであろうためである。しかしながら、他の実施の形態において、そのような出力および関連する追加のモードが与えられ得る。
【0042】
明確さの目的のために示されていないが、モード選択ロジック回路32(図1)は、テーブル80に反映されたロジック回路だけではなく、出力のいくつかあるいはすべて、すなわち次のモードを符号化するための符号化ロジック回路を含み、符号化された形態でモード選択信号36を与え得る。この符号化ロジック回路は、その出力を、たとえば、3ビットワードの形態(MODE[2:0])の形態で符号化し得る。たとえば、次のモードの出力「1/3」は、「001」と符号化され、次のモードの出力「1/2A」は、「010」として符号化され、次のモードの出力「1/2B」は「011」として符号化され、次のモードの出力「2/3」は、「100」として符号化され得る。そのような符号化ロジック回路を与えることは、当業者の能力の範囲内に十分に収まるので、本明細書ではさらなる詳細については示さずあるいは説明しない。
【0043】
図8において示されるように、スイッチ制御ロジック回路34は、3ビットワード(MODE[2:0])の上記の符号化された形態であるモード選択信号36と、「ホールド(HOLD)」信号とを受けることができる。なお、MODE[2:0]ワードおよび「ホールド」信号は、ともに、制御ロジック回路20が切換わるべき次のモードを示す。「ホールド」信号は、制御ロジック回路34におけるフリップフロップ82においてラッチされ得る。MODE[2]ビットは、制御ロジック回路34におけるフリップフロップ84においてラッチされ得る。MODE[1]ビットは、制御ロジック回路34におけるフリップフロップ86においてラッチされ得る。MODE[0]ビットは、制御ロジック回路34におけるフリップフロップ88においてラッチされ得る。フリップフロップ82−88は、クロック信号(CLOCK)の他のサイクル毎に、トリガされる、すなわちその入力をラッチし得る。別のフリップフロップ90は、クロック信号を2つに分けてその分けられたクロック信号をフリップフロップ82−88のクロック入力へと与える。
【0044】
スイッチ制御ロジック回路34は、また、フリップフロップ82−88の出力に結合されるデコーダロジック回路92を含む。デコーダロジック回路92は、ラッチされたMODE[2:0]ワードおよび「ホールド」信号を、スイッチマトリクス16の上記のスイッチ40−56を制御する個々のスイッチ制御信号38(S1−S9)へと復号化する。なお、モード選択信号36は「次の」モードを示しているが、ラッチされたMODE[2:0]ワードと「保持された」信号は、「現在の」モードを示す。デコーダロジック回路92は、現在のモードとクロック信号とに応答して、スイッチ制御信号38(S1−S9)を生成する。
【0045】
デコーダロジック回路92の動作は、図2−図5の回路図に反映される。なお、各々のモード構成において、図2−図5のスイッチ40−56は、各々のクロックサイクルの1/2の間、第1のフェーズ構成を担い、各々のクロックサイクルの他の1/2の間、第2のフェーズ構成を担う。1/3モードまたは「001」を示すラッチされたMODE[2:0]ワードに応答して、デコーダロジック回路92は、スイッチ制御信号38(S1−S9)を生成して、各々のクロックサイクルの最初の1/2の間に、図2Aに示された状態にスイッチ40−56を設定し、各々のクロックサイクルの第2の1/2の間に図2Bに示された状態にスイッチ40−56を設定する。1/2Aモードまたは「010」を示すラッチされたMODE[2:0]ワードに応答して、デコーダロジック回路92は、スイッチ制御信号38(S1−S9)を生成して、スイッチ40−56を、各々のクロックサイクルの第1の1/2の間に図3Aに示す状態に設定し、各々のクロックサイクルの第2の1/2の間に図3Bに示す状態に設定する。1/2Bモードまたは「011」を示すラッチされたMODE[2:0]ワードに応答して、デコーダロジック回路92は、スイッチ制御信号38(S1−S9)を生成して、スイッチ40−56を、各々のクロックサイクルの第1の1/2の間に図4Aに示す状態に設定し、各々のクロックサイクルの第2の1/2の間に図4Bに示す状態に設定する。2/3モードまたは「100」を示すラッチされたMODE[2:0]ワードに応答して、デコーダロジック回路92は、スイッチ制御信号38(S1−S9)を生成して、スイッチ40−56を、各々のクロックサイクルの第1の1/2の間、図5Aに示す状態に設定し、各々のクロックサイクルの第2の1/2の間、図5Bに示す状態に設定する。「保持された」モードを示すラッチされた「ホールド」信号に応答して、デコーダロジック回路92は、スイッチ制御信号38(S1−S9)を生成して、次のクロックサイクルの各々の1/2の間、スイッチ40−56を、それ以前のモード構成に維持する。
【0046】
例示的な実施の形態における電圧コンバータ10の動作の一例が図9に示される。明確さの目的のために示されていないが、出力電圧(V_OUT)は、0ボルトまたは接地(GND)の初期レベルで始まる。示された例において、参照電圧(V_REF)が入力される。最初に、すなわち、時刻94以前に、V_REFは、バッテリ電圧の1/2(1/2(V_BATT))と、バッテリ電圧の2/3(2/3(V_BATT))の間のレベルの電圧を有する。最初に、比較信号30(V_UD,V_13,V_12,V23)の状態の組合せが1/3モードに対応するが、それは、V_OUTがバッテリ電圧の1/3(1/3(V_BATT))未満であるためである。すなわち、モード選択信号36(図1)は、次のモードが1/3モードであることを示す。1/3モードにおいて、容量回路の動作により、V_OUTは1/3(V_BATT)のレベルへと立上り始める。なお、図9に示されたクロック信号(CLOCK)の周波数は、単に例示することを意図しており、他の実施の形態では、それより高くなることもあり得る。図9に示されたクロック信号は、明確さの目的のため、比較的低い周波数を有するものとして示されているが、容量回路の充電および放電に対応するV_OUTのわずかな変動は、容量回路がクロックサイクルの1/2毎にスイッチマトリクス16によって切換わるので、図9には明らかにはされていない。
【0047】
時刻94において、V_OUTは1/3(V_BATT)のレベルに達する。応じて、比較信号30(V_UD,V_13,V_12,V23)の状態の組合せは変化して、1/2Aモードに対応するが、その理由は、V_OUTが1/3(V_BATT)を上回るが、1/2(V_BATT)未満となるためである。なお、現在のモード、またはデコーダロジック回路92の出力(図8)は、他のクロックサイクル毎に変化して次のモードの値をラッチする。1/2Aモードにおいて、容量回路の動作により、V_OUTが1/2V_BATTのレベルへと上昇し続ける。
【0048】
この例において、時刻96において、V_OUTは、1/2(V_BATT)のレベルに達する。応じて、比較信号30(V_UD,V_13,V_12およびV23)の状態の組合せは変化して、2/3モードに対応するが、その理由は、V_OUTが1/2(V_BATT)を上回るが、2/3(V_BATT)未満となるためである。2/3モードにおいて、容量回路の動作により、V_OUTは、2/3V_BATTのレベルへと上昇し続ける。しかしながら、時刻98において、V_OUTはV_REFに達する。応じて、比較信号30(V_UD,V_13,V_12およびV23)の状態の組合せは変化して、1/2Bモードに対応する。1/2Bモードにおいて、容量回路の動作により、V_OUTは、1/2(V_BATT)のレベルへと下がる。しかしながら、時刻100において、V_OUTはV_REFと再び交差する。応じて、比較信号30(V_UD,V_13,V_12およびV23)の状態の組合せは変化して2/3モードに対応し、時刻103において、V_OUTは2/3(V_BATT)のレベルへと再び上昇し始める。したがって、V_OUTがV_REFに一旦達すると、V_OUTは、それが2/3モード構成へと上昇するときにはV_REFと交差し、それが1/2Bモード構成へと下がるときには、V_REFへと交差するように、V_REFと交互に交差する。時刻98と時刻102との間において、平均的に、V_OUTはV_REFにほぼ等しい電圧に維持される。V_REFからのV_OUTのばらつきまたは偏差は、容量28(図1)のような電圧コンバータ10の出力におけるフィルタ回路を含むことによって最小化され得る。
【0049】
図9に示された例において、時刻104において、V_REFは1/3(V_BATT)と1/2(V_BATT)の間の新しいレベルへと変化する。応じて、比較信号30(V_UD,V_13,V_12およびV23)の状態の組合せは変化して、1/3モードに対応する。1/3モードにおいて、容量回路の動作により、V_OUTが1/3(V_BATT)のレベルへと下がる。しかしながら、時刻106において、V_OUTはV_REFに達する。応じて、比較信号30(V_UD,V_13,V_12およびV23)の状態の組合せは変化して、1/2Aモードに対応する。1/2Aモードにおいて、容量回路の動作により、V_OUTが1/2(V_BATT)のレベルへと上昇させる。しかしながら、時刻108において、V_OUTはV_REFと再び交差する。応じて、比較信号30(V_UD,V_13,V_12およびV23)の状態の組合せは変化して1/3モードに対応し、V_OUTは1/3(V_BATT)のレベルへと再び低下する。すなわち、V_OUTが新しいV_REFレベルに一旦達すると、V_OUTは、交互に、1/2モード構成に向けて上昇するときにV_REFと交差し、1/3モード構成へと低下するときにV_REFと交差する。ほぼ時刻106の後において、平均的に、V_OUTは新しいV_REFにほぼ等しい電圧に維持される。
【0050】
図10に示されるように、図9に示された例に関する上記の方法が次のように一般化されあるいは要約される。ブロック110および112により示されるように、上記のモード構成のいずれか(たとえば、1/3モード、1/2Aモード、1/2Bモードおよび2/3モード)において、スイッチマトリクス16(図1)は連続的に容量回路をそのモードの第1のフェーズ構成と第2のフェーズ構成との間で切換える。このフェーズの切換は、クロック信号に応答して行なわれ、第1のフェーズ構成は、各々のクロックサイクルの一方の1/2の間に生じ、第2のフェーズ構成は、各々のクロックサイクルの他の1/2の間に生じる。このフェーズ切換は、モード切換と並行して行なわれる。ブロック114および116によって示されるように、比較器回路18(図1)は、出力電圧信号(V_OUT)を、参照信号(V_REF)と比較して比較信号30を生成する。比較信号は、出力電圧信号と参照電圧信号とのうちのどちらが他よりも強度において大きいかを示す方向比較信号を含む。制御ロジック回路20は、そのモードを、ブロック118によって示されるように、V_OUTがV_REF未満である場合には、より高い出力電圧に対応するモードへと切換える。制御ロジック回路20は、そのモードを、ブロック120によって示されるように、V_OUTがV_REFより大きい場合には、より低い出力電圧に対応するモードへと切換える。例示的な実施の形態において、バッテリ電圧に対して相対的に固定されたレベルを有する3つのモードが本質的に必要である。3つのモードとは、すなわち、V_OUTがバッテリ電圧の1/3である電圧レベルへと駆動される1/3モード、V_OUTがバッテリ電圧の1/2である電圧レベルへと駆動される1/2モード、およびV_OUTがバッテリ電圧の2/3である電圧レベルへと駆動される2/3モードである。これらのモードのうちの2つの間で切換わることにより、制御ロジック回路20は、V_REFが2つのモードに対応する電圧の間にあるときに、V_OUTの平均値をV_REFにほぼ等しくさせる。例示的な実施の形態において3つのモードが存在するが、他の実施の形態において、より多い、あるいはより少ないモードがあってもよい。同様に、例示的な実施の形態において、V_OUTがバッテリ電圧へと駆動されるモードおよびV_OUTが接地へと駆動されるモードは存在しないが、他の実施の形態ではそのようなモードも含まれ得る。
【0051】
発明のさまざまな実施の形態が説明されてきたが、当業者にとっては、より多くの実施の形態および実現例がこの発明の範囲内で可能であることが明らかであるであろう。したがって、発明は、次に続く特許請求の範囲に照らして制限されるものではない。

【特許請求の範囲】
【請求項1】
電圧コンバータであって、
複数のモード構成を有するスイッチマトリクスを備え、各々のモード構成は、複数の出力信号電圧のうちの1つに対応し、前記モード構成は、モード制御信号に応答して選択可能であり、
前記出力信号を参照信号と比較して、方向比較信号を生成するように実現された比較器ロジック回路と、
前記方向比較信号に応答して前記モード制御信号を生成するように実現された制御ロジック回路とをさらに備える、電圧コンバータ。
【請求項2】
各々のモード構成は、電位と出力ノードとの間に互いに接続された複数の容量を有する容量回路によって定義され、
各々のモード構成は、前記容量回路が充電される第1のフェーズ構成と、前記容量回路が放電される第2のフェーズ構成とを有し、
前記スイッチマトリクスは、クロック信号に応答して、選択されたモード構成の前記第1のフェーズ構成と前記第2のフェーズ構成との間で切換わり、前記選択されたモード構成に対応する出力信号電圧を有する出力ノードにおいて出力信号を生成する、請求項1に記載の電圧コンバータ。
【請求項3】
前記方向比較信号は、前記出力信号と前記参照信号とのうちのどちらが大きいかを示し、
前記制御ロジック回路は、前記参照信号が前記出力信号よりも大きいことを示す前記方向比較信号に応答して、前記参照信号よりも大きい出力信号電圧に対応するモード構成を選択するためにモード制御信号を生成し、
前記制御ロジック回路は、前記出力信号が前記参照信号よりも大きいことを示す前記方向比較信号に応答して、前記参照信号よりも小さい出力信号電圧に対応するモード構成を選択するために前記モード制御信号を生成する、請求項1に記載の電圧コンバータ。
【請求項4】
前記スイッチマトリクスは、3つのモード構成を有し、
前記3つのモード構成は、
基本参照電圧の1/3の出力信号電圧に対応する第1のモード構成と、
前記基本参照電圧の1/2の出力信号電圧に対応する第2のモード構成と、
前記基本参照電圧の2/3の出力信号電圧に対応する第3のモード構成とを含む、請求項1に記載の電圧コンバータ。
【請求項5】
前記比較器ロジック回路は、
複数の比較器と、
複数の参照電圧レベルを生成して、選択された参照電圧レベルを、各々の比較器の第1の入力に与える電圧レベル発生器とを含み、
各々の電圧レベルは、前記複数の出力信号電圧のうちの1つに対応し、
各々の比較器の第2の入力は、前記出力信号に結合され、
各々の比較器は、対応する比較信号を出力する、請求項4に記載の電圧コンバータ。
【請求項6】
前記複数の比較器は、3つの比較器を含み、
第1の比較器は、前記出力信号を、基準参照電圧の第1の割合の電圧を有する第1の参照電圧信号と比較して第1の比較信号を生成し、前記第1の比較信号は、前記出力信号電圧が前記基準参照電圧の前記第1の割合を上回るかどうかを示し、
第2の比較器は、前記出力信号を、基準参照電圧の前記第1の割合よりも大きい、前記基準参照電圧の第2の割合の電圧を有する第2の参照電圧信号と比較して第2の比較信号を生成し、前記第2の比較信号は、前記出力信号電圧が前記基準参照電圧の前記第2の割合を上回るかどうかを示し、
第3の比較器は、前記出力信号を、基準参照電圧の前記第2の割合よりも大きい、前記基準参照電圧の第3の割合の電圧を有する第3の参照電圧と比較して第3の比較信号を生成し、
前記第3の比較信号は、前記出力信号電圧が前記基準参照電圧の前記第3の割合を上回るかどうかを示す、請求項5に記載の電圧コンバータ。
【請求項7】
前記3つのモード構成は、
前記基本参照電圧の前記第1の割合の出力信号電圧に対応する第1のモード構成と、
前記参照電圧の前記第2の割合の出力信号電圧に対応する第2のモード構成と、
前記参照電圧の前記第3の割合の出力信号電圧に対応する第3のモード構成とを含む、請求項6に記載の電圧コンバータ。
【請求項8】
前記第1の割合は、1/3であり、
前記第2の割合は、1/2であり、
前記第3の割合は、2/3である、請求項7に記載の電圧コンバータ。
【請求項9】
前記組合わせのロジック回路は、前記第1の比較信号が、前記出力信号電圧が前記基本参照電圧の前記第1の割合を上回らないことを示し、かつ、前記方向比較信号が、前記参照信号が前記出力信号よりも大きいことを示す場合に、前記モード制御信号を生成して、前記基本参照電圧の前記第1の割合の出力信号電圧に対応するモード構成を選択し、
前記組合わせのロジック回路は、前記第1の比較信号が、前記出力信号電圧が前記基本参照電圧の前記第1の割合を上回ることを示し、前記第2の比較信号が、前記出力電圧が前記基本参照電圧の前記第2の割合を上回らないことを示し、前記方向比較信号が、前記参照信号が前記出力信号よりも小さいことを示す場合に、前記モード制御信号を生成して、前記基本参照電圧の前記第1の割合の出力信号電圧に対応するモード構成を選択し、
前記組合わせのロジック回路は、前記第1の比較信号が、前記出力信号電圧が前記基本参照電圧の前記第1の割合を上回ることを示し、前記第2の比較信号が、前記出力電圧が前記基本参照電圧の前記第2の割合を上回らないことを示し、前記方向比較信号が、前記参照信号が前記出力信号よりも大きいことを示す場合に、前記モード制御信号を生成して、前記基本参照電圧の前記第2の割合の出力信号電圧に対応するモード構成を選択し、
前記組合わせのロジック回路は、前記第2の比較信号が、前記出力電圧が前記基本参照電圧の前記第2の割合を上回ることを示し、前記第3の比較信号が、前記出力電圧が前記基本参照電圧の前記第3の割合を上回らないことを示し、前記方向比較信号が、前記参照信号が前記出力信号よりも小さいことを示す場合に、前記モード制御信号を生成して、前記基本参照電圧の前記第2の割合の出力信号電圧に対応するモード構成を選択し、
前記組合わせのロジック回路は、前記第2の比較信号が、前記出力電圧が前記基本参照電圧の前記第2の割合を上回ることを示し、前記第3の比較信号が、前記出力電圧が前記基本参照電圧の前記第3の割合を上回らないことを示し、前記方向比較信号が、前記参照信号が前記出力信号よりも大きいことを示す場合に、前記モード制御信号を生成して、前記基本参照電圧の前記第3の割合の出力信号電圧に対応するモード構成を選択し、
前記組合わせのロジック回路は、前記第3の比較信号が、前記出力電圧が前記基本参照電圧の前記第3の割合を上回ることを示し、前記方向比較信号が、前記参照信号が前記出力信号よりも小さいことを示す場合に、前記モード制御信号を生成して、前記基本参照電圧の前記第3の割合の出力信号電圧に対応するモード構成を選択する、請求項7に記載の電圧コンバータ。
【請求項10】
電圧コンバータにおける電圧変換の方法であって、
複数のモード構成を有するスイッチマトリクスを用いて、モード制御信号に応答してモード構成を選択するステップを備え、各々のモード構成は、複数の出力信号電圧のうちの1つに対応し、
前記出力信号を参照信号と比較して、方向比較信号を生成するステップと、
前記方向比較信号に応答して前記モード制御信号を生成するステップとをさらに備える、方法。
【請求項11】
各々のモード構成は、電位と出力ノードとの間に互いに接続された複数の容量を有する容量回路によって定義され、
モード構成を選択するステップは、前記容量回路における前記複数の容量を構成するステップを含み、
各々のモード構成は、前記容量回路が充電される第1のフェーズ構成と、前記前記容量回路が放電される第2のフェーズ構成とを有し、
モード構成を選択するステップは、クロック信号に応答して、選択されたモード構成の前記第1のフェーズ構成と前記第2のフェーズ構成との間で切換わり、前記選択されたモード構成に対応する出力信号電圧を有する出力ノードにおいて出力信号を生成するステップを含む、請求項10に記載の方法。
【請求項12】
前記方向比較信号は、前記出力信号と前記参照信号とのうちのどちらが、強度において大きいかを示し、
前記モード制御信号を生成するステップは、
前記参照信号が前記出力信号よりも大きいことを示す前記方向比較信号に応答して、前記参照信号よりも大きい出力信号電圧に対応するモード構成を選択するステップと、
前記出力信号が前記参照信号よりも大きいことを示す前記方向比較信号に応答して、前記参照信号よりも小さい出力信号電圧に対応するモード構成を選択するステップとを含む、請求項10に記載の方法。
【請求項13】
前記スイッチマトリクスは、3つのモード構成を有する、請求項10に記載の方法。
【請求項14】
前記3つのモード構成は、
基本参照電圧の1/3の出力信号電圧に対応する第1のモード構成と、
前記参照電圧の1/2の出力信号電圧に対応する第2のモード構成と、
前記参照電圧の2/3の出力信号電圧に対応する第3のモード構成とを含み、
前記出力信号を参照信号と比較するステップは、さらに、前記出力信号を、前記基本参照電圧の1/3の電圧を有する第1の参照電圧信号と比較して、前記出力信号電圧が前記基本参照電圧の1/3を上回るかどうかを示す第1の比較信号を生成するステップを含み、
前記出力信号を参照信号と比較するステップは、さらに、前記出力信号を、前記基本参照電圧の1/2の電圧を有する第2の参照電圧信号と比較して、前記出力信号電圧が前記基本参照電圧の1/2を上回るかどうかを示す第2の比較信号を生成するステップを含み、
前記出力信号を参照信号と比較するステップは、さらに、前記出力信号を、前記基本参照電圧の2/3の電圧を有する第3の参照電圧信号と比較して、前記出力信号電圧が前記基本参照電圧の2/3を上回るかどうかを示す第3の比較信号を生成するステップを含む、請求項13に記載の方法。
【請求項15】
前記制御ロジック回路は、前記第1の比較信号が、前記出力信号電圧が前記基本参照電圧の1/3を上回らないことを示し、かつ、前記方向比較信号が、前記参照信号が前記出力信号よりも大きいことを示す場合に、前記モード制御信号を生成して、前記基本参照電圧の1/3の出力信号電圧に対応するモード構成を選択し、
前記制御ロジック回路は、前記第1の比較信号が、前記出力信号電圧が前記基本参照電圧の1/3を上回ることを示し、前記第2の比較信号が、前記出力電圧が前記基本参照電圧の1/2を上回らないことを示し、前記方向比較信号が、前記参照信号が前記出力信号よりも小さいことを示す場合に、前記モード制御信号を生成して、前記基本参照電圧の1/3の出力信号電圧に対応するモード構成を選択し、
前記制御ロジック回路は、前記第1の比較信号が、前記出力信号電圧が前記基本参照電圧の1/3を上回ることを示し、前記第2の比較信号が、前記出力電圧が前記基本参照電圧の1/2を上回らないことを示し、前記方向比較信号が、前記参照信号が前記出力信号よりも大きいことを示す場合に、前記モード制御信号を生成して、前記基本参照電圧の1/2の出力信号電圧に対応するモード構成を選択し、
前記制御ロジック回路は、前記第2の比較信号が、前記出力電圧が前記基本参照電圧の1/2を上回ることを示し、前記第3の比較信号が、前記出力電圧が前記基本参照電圧の2/3を上回らないことを示し、前記方向比較信号が、前記参照信号が前記出力信号よりも小さいことを示す場合に、前記モード制御信号を生成して、前記基本参照電圧の1/2の出力信号電圧に対応するモード構成を選択し、
前記制御ロジック回路は、前記第2の比較信号が、前記出力電圧が前記基本参照電圧の1/2を上回ることを示し、前記第3の比較信号が、前記出力電圧が前記基本参照電圧の2/3を上回らないことを示し、前記方向比較信号が、前記参照信号が前記出力信号よりも大きいことを示す場合に、前記モード制御信号を生成して、前記基本参照電圧の2/3の出力信号電圧に対応するモード構成を選択し、
前記制御ロジック回路は、前記第3の比較信号が、前記出力電圧が前記基本参照電圧の2/3を上回ることを示し、前記方向比較信号が、前記参照信号が前記出力信号よりも小さいことを示す場合に、前記モード制御信号を生成して、前記基本参照電圧の2/3の出力信号電圧に対応するモード構成を選択する、請求項14に記載の方法。

【図2A】
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【図2B】
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【図3A】
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【図3B】
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【図4A】
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【図4B】
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【図5A】
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【図5B】
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【図6】
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【図1】
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【図7】
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【図8】
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【図9】
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【図10】
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【公表番号】特表2013−512657(P2013−512657A)
【公表日】平成25年4月11日(2013.4.11)
【国際特許分類】
【出願番号】特願2012−542127(P2012−542127)
【出願日】平成22年11月30日(2010.11.30)
【国際出願番号】PCT/US2010/058274
【国際公開番号】WO2011/068776
【国際公開日】平成23年6月9日(2011.6.9)
【出願人】(503031330)スカイワークス ソリューションズ,インコーポレイテッド (30)
【氏名又は名称原語表記】SKYWORKS SOLUTIONS,INC.
【Fターム(参考)】