遅延ロックループ位相混合回路
例えば遅延ロックループ（ＤＬＬ）回路において、位相を微調整するための技術および回路構成を提供する。１つまたは複数の遅延素子を電流源の出力ノードと選択的に接続することにより、複数の位相信号を、単一の電流源から生成するようにすることができる。遅延素子は、電流源を切り替えることによって生成される信号のタイミングを変更するようにすることができる。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
［発明の背景］
［発明の分野］
本発明は、概して、集積回路デバイスに関するものである。また、より具体的には、本発明は、集積回路デバイスにおいて用いられる遅延ロックループに関するものである。
【０００２】
［従来技術の説明］
遅延ロックループ（ＤＬＬ）は、出力信号を周期的な入力信号に同期させるための様々な集積回路（ＩＣ）デバイスにおいて用いられている。言い換えれば、ＤＬＬの目的は、入力信号と出力信号との間の位相差を、ほぼ０に調整することである。図１に、出力クロック信号ＣＫOUTを入力クロック信号ＣＫINに同期させるように構成されているＤＬＬ回路１００の一例を示す。
【０００３】
図１のＤＬＬ回路１００は、一般に、遅延線１０２と、位相検出器１０４と、制御論理回路１０６と、位相混合回路１０８とを備えている。位相検出器１０４は、ＣＫOUTの位相をＣＫINの位相と比較し、検出した位相差に基づいて、制御論理回路１０６に対する信号を生成する。制御論理回路１０６は、遅延線１０２と位相混合回路１０８とを調整する。制御論理回路１０６は、遅延線１０２および位相混合回路１０８を制御することによりＣＫINを充分に遅延させてＣＫOUTに同期させるため、任意の適切な回路（例えば、シフトレジスタまたは任意の他の型式のレジスタ）を含んでいてもよい。言い換えれば、制御論理回路１０６は、ＣＫINとＣＫOUTとの間の遅延がこれらのクロック周期の倍数にほぼ等しくなるように、遅延線１０２と位相混合回路１０８とを制御してもよい。
【０００４】
図２に示すように、遅延線１０２は、それぞれ単一の単位遅延を表す複数の遅延ブロック１１０を備えていてもよい。各遅延ブロック１１０の間に、タップ１１２が備えられていてもよい。これにより、遅延の異なるＣＫINを選択できる。例えば、タップ１１２1の信号Ｖ1は、１単位遅延分だけ遅延されたＣＫINに相当するものである。したがって、遅延線１０２による全体的な遅延は、遅延線１０２からの出力のための適切な１つまたは複数のタップ１１２を選択することによって制御されてもよい。単位遅延は、典型的には、遅延ブロック１１０において使用される１つまたは２つのインバータの伝播遅延に等しい。
【０００５】
残念ながら、この単位遅延の時間は、おおまか（大き）すぎて、高速アプリケーション用のＣＫINとＣＫOUTとを充分に同期させるのに必要な位相分解能が得られない。したがって、位相混合回路１０８は、遅延線１０２の単位遅延が行える調整よりも細かく位相を調整するように構成されていてもよい。図に示すとおり、位相混合回路１０８は、典型的には１単位遅延分離れている、早期位相遅れ信号ＶEおよび後期位相遅れ信号ＶLを入力として取得してもよい。例えば、ＶEおよびＶLは、遅延線１０２の隣接するタップ１１２i・１１２i+1からそれぞれ取得されることもある。次に、位相混合回路１０８は、出力信号（例えば、この場合はＣＫOUT）を生成する。この出力信号は、信号ＶEの位相と信号ＶLの位相との中間の（すなわち「混合された」）位相を有している。
【０００６】
図３Ａに、位相混合回路１０８の回路構成の一例を示す。位相混合回路１０８は、位相が約９０°離れている４つの信号を生成するように構成されている。言い換えれば、図３Ｂに示すように、信号はＴ／４ずつ均等に分割されている。ここで、Ｔは、ＶEとＶLとを分離する遅延線１０２で行われる単位遅延である。例えば図１に示す制御論理回路１０６によって制御されるスイッチ１５０を介して、出力として所望の信号が選択される。図に示すように、信号ＶBL1・ＶBL2・ＶBL3は、対応する混合インバータ１３０の対を介してＶEとＶLとを混合することによって生成されてもよい。なお、各対は、早期位相信号ＶEを受け取るためのインバータ１３０E（早期インバータと称する）と、後期位相信号ＶLを受け取るためのインバータ１３０L（後期インバータと称する）とからなる。これらの混合インバータ１３０の出力が、比較器１４０1-3の閾値レベルに達すると、出力信号ＶBL1・ＶBL2・ＶBL3が生成される。
【０００７】
混合位相信号の生成について、図４Ａに示す一対の混合インバータ１３０を示すトランジスタと、図４Ｂの対応するタイミンググラフとを参照して説明する。Ｔ１では、ＶEとＶLとは双方とも低く、インバータ１３０E・１３０LのＰＭＯＳトランジスタＰE・ＰＬは双方ともオンされ、一方、インバータ１３０E・１３０LのＮＭＯＳトランジスタＮＥ・ＮＬはオフされている。その結果、反転された出力ＶBLIは、最初は論理的ハイである。
【０００８】
Ｔ２では、早期位相信号ＶEがアクティブ（ハイ）になり、ＰＥはオフされ、ＮＥはオンされ、ＰＬはオンのままである。したがって、ＶBLIの電圧レベルは、ＰＬおよびＮＥのトランジスタのオン抵抗（電流駆動）によって決定される。Ｔ３では、ＶEの後の１単位遅延がアクティブになり、ＶLがアクティブになり、ＰＬはオフされ、ＮＬはオンされる。その結果、ＶBLIは、完全な論理的ローレベルへと駆動される。図示していないが、ＶEおよびＶLがインアクティブになるときにも、同様の切り替えが生じる。例えば、ＶEがインアクティブになると、ＰＥはオンされ、ＮＥはオフされ、ＮＬはオンのままである。したがって、ＶBLIの電圧レベルは、ＰＥおよびＮＬのトランジスタのオン抵抗（電流駆動）によって決定される。最後に、ＶLはインアクティブになり、ＰＬはオンされ、ＮＬはオフされ、その結果、ＶBLIは、完全な論理的ハイレベルへ戻る。
【０００９】
一般に、後期インバータ１３０Lよりも早期インバータ１３０Eに対する駆動電流が強ければ強いほど、ＶBLIとＶEとの間の遅延はよりいっそう小さくなる。したがって、位相信号を異ならせるために、混合インバータ１３０の各対の相対的な駆動電流を、（例えば、デバイス幅の比率を変更することによって）変更してもよい。例えば、ＶEよりもＴ／４だけ遅いＶBL1を生成するには、早期インバータ１３０Eのデバイス幅は、後期インバータ１３０Lのデバイス幅よりも大きくすべきである。ＶEよりもＴ／２だけ遅いＶBL2を生成するには、早期インバータのデバイス幅と後期インバータのデバイス幅とをほぼ同じにすべきである。ＶEよりも３Ｔ／４だけ遅いＶBL3を生成するには、後期インバータ１３０Lのデバイス幅は、早期インバータ１３０Eのデバイス幅よりも大きくすべきである。
【００１０】
このタイプの混合回路は、遅延線１０２からの信号の位相を微調整するが、この回路には多数の問題がある。例えば、所望の解像度を有する位相信号を生成するために、充分な精度を有する混合インバータのサイズを決定することは困難なタスクである可能性がある。さらに、図３Ａに示すように、位相混合インバータ１３０の各対は、１つまたは複数の電流源（例えば、ＰＥおよびＰＬ）と、独自の比較器１４０を備えている。図示した例では出力部は４つだけでであるが、実際のアプリケーションは、数個の出力部をさらに有していることもあるし、数個のカスケード段を有していることもある。その結果、多数のインバータおよび比較器は、かなりの量の電流を消費する可能性がある。
【００１１】
したがって、ＤＬＬ回路によって生成される信号を微調整するための改良した技術と回路構成とが必要である。
【００１２】
［発明の概要］
本発明の実施形態は、一般に、ＤＬＬ回路によって生成される信号を微調整するための改良した技術と回路構成とを提供する。
【００１３】
一実施形態は、早期位相信号とは位相の異なる複数の信号を生成するための位相混合回路を提供する。上記位相混合回路は、一般に、共通出力ノードを有する電流源と、１つまたは複数の遅延素子と、上記遅延素子の１つまたは複数を、上記電流源の上記共通出力ノードに選択的に接続する１つまたは複数のスイッチとを備えている。そして、上記早期位相信号がアクティブになった後、上記共通出力ノードの電圧レベルが閾値レベル未満に下がるのに要する時間は、上記１つまたは複数の遅延素子のどれが上記共通出力ノードと接続されているかに依存している。
【００１４】
他の実施形態は、早期位相信号とは位相の異なる複数の信号を生成するための位相混合回路を提供する。上記位相混合回路は、一般に、共通出力ノードおよび制御入力部を有する電流源と、上記電流源の上記共通出力ノードと接続されている入力部を有する比較器と、複数の遅延素子と、上記早期位相信号がアクティブになったときに上記共通出力ノードからの電流の経路と、複数のスイッチとを備えている。そして、上記制御入力部は、上記早期位相信号に後続して後期位相信号がアクティブになったときに、電流源を停止するためのものであり、上記複数のスイッチは、上記電流の経路を通る電流により上記共通出力ノードの電圧レベルが閾値レベル未満に下がるのに要する時間を変更するため、上記遅延素子の１つまたは複数を、上記電流源の上記共通出力ノードに選択的に接続するためのものである。
【００１５】
さらに他の実施形態は、入力信号に一致した出力信号を生成するための遅延ロックループ回路を提供する。上記遅延ロックループ回路は、一般に、上記入力信号よりも１つまたは複数の単位遅延分だけ遅延された位相信号を提供するための遅延線と、上記遅延線によって提供される早期位相信号と後期位相信号との間の位相を有する混合位相信号を生成するための位相混合回路と、制御論理回路とを備えている。そして、上記位相混合回路は、電流源と、上記電流源の共通出力ノードに選択的に接続される１つまたは複数の遅延素子とを有しており、上記早期位相信号がアクティブになった後、上記共通出力ノードの電圧レベルが閾値レベル未満に下がるのに要する時間は、上記１つまたは複数の遅延素子のどれが上記共通出力ノードと接続されているかに依存している。そして、上記制御論理回路は、上記入力信号と上記出力信号との間の歪みを監視し、上記歪みに基づいて、上記位相混合回路へ提供された上記早期位相信号および上記後期位相信号を選択するための、および、上記遅延素子の１つまたは複数を上記共通出力ノードに選択的に接続するための、１つまたは複数の制御信号を生成するように構成されている。
【００１６】
さらに他の実施形態は、ダイナミックランダムアクセスメモリー（ＤＲＡＭ）デバイスを提供する。上記ＤＲＡＭデバイスは、一般に、１つまたは複数のメモリー素子と、上記１つまたは複数のメモリー素子から出力されるデータをクロック信号に同期させるための遅延ロックループ回路とを備えている。上記遅延ロックループ回路は、一般に、（ｉ）遅延線と、（ｉｉ）位相混合回路と、（ｉｉｉ）制御論理回路とを備えている。そして、上記位相混合回路は、電流源と、上記電流源の共通出力ノードに選択的に接続される１つまたは複数の遅延素子とを有しており、早期位相信号がアクティブになった後、上記共通出力ノードの電圧レベルが閾値レベル未満に下がるのに要する時間は、上記１つまたは複数の遅延素子のどれが上記共通出力ノードと接続されているかに依存している。そして、上記制御論理回路は、上記入力信号と上記出力信号との間の歪みを監視し、上記歪みに基づいて、上記位相混合回路へ提供された上記早期位相信号および上記後期位相信号を選択するための、および、上記遅延素子の１つまたは複数を上記共通出力ノードに選択的に接続するための、１つまたは複数の制御信号を生成するように構成されている。
【００１７】
さらに他の実施形態は、早期位相信号および後期位相信号の位相の中間の位相を有する位相信号の生成方法を提供する。上記方法は、一般に、上記早期位相信号がアクティブになったときに、上記早期位相信号を１つまたは複数のスイッチの制御入力部と接続することで、電流源の共通出力ノードから該１つまたは複数のスイッチを通る電流の経路を提供するステップと、上記電流源の上記共通出力ノードに１つまたは複数の遅延素子を選択的に接続するため、１つまたは複数のスイッチを閉じるステップとを含み、上記電流により上記共通出力ノードの電圧レベルが閾値レベル未満に下がるのに要する時間は、上記１つまたは複数のスイッチのどれが閉じられているかに依存している。
【００１８】
さて、本発明の上記特徴、利点および目的を、達成するとともに、詳しく理解できるための方法、すなわち、上記で要約した本発明のより具体的な説明は、添付の図に記載されている一部の実施形態を参照することにより得られるであろう。
【００１９】
ただし、添付の図は、単に、本発明の典型的な実施形態を示すものである。したがって、添付の図は、本発明の範囲を制限するものとして捉えられるべきではない。なぜなら、本発明は、他の同じように効果的な実施形態も包含するものだからである。
【００２０】
図１は、遅延ロックループ（ＤＬＬ）回路の一例を示す。
【００２１】
図２は、従来技術の遅延線の一例を示す。
【００２２】
図３Ａおよび図３Ｂは、それぞれ、従来技術のＤＬＬ位相混合回路の一例と対応するタイミングダイアグラムとを示す図である。
【００２３】
図４Ａおよび図４Ｂは、それぞれ、図３のＤＬＬ位相混合回路のインバータ対の一例の概略図と対応するタイミングダイアグラムとを示す図である。
【００２４】
図５は、本発明の実施形態に係るダイナミックロックループ（ＤＬＬ）回路を用いるダイナミックランダムアクセスメモリー（ＤＲＡＭ）デバイスの一例を示す図である。
【００２５】
図６は、図５のＤＬＬ回路を用いて入力信号を出力信号に同期させる動作の一例を示すフローチャートである。
【００２６】
図７Ａおよび図７Ｂは、本発明の一実施形態に係るＤＬＬ位相混合回路の一例を示す図である。
【００２７】
図７Ｃは、図７Ａ〜図７ＢのＤＬＬ位相混合回路に対応するタイミングダイアグラムの一例を示す図である。
【００２８】
図８は、本発明の他の実施形態に係るＤＬＬ位相混合回路の一例を示す図である。
【００２９】
［好ましい実施形態の詳細な説明］
本発明の実施形態は、概括すれば、例えば遅延ロックループ（ＤＬＬ）回路で位相を微調整するための改良した技術および回路構成を提供するものである。従来技術では、各微調整位相信号を生成するために１つまたは複数の異なる電流源（例えば、図１の各対の混合インバータにおけるトランジスタＰＥ・ＰＬ）を用いていたが、本発明の実施形態では、単一の電流源から複数の位相信号を生成できる。位相の異なる信号を生成するために、電流源を切り替えることにより生成される信号のタイミングを変更する異なる遅延素子を電流源に選択的に接続するようにしてもよい。その結果、本発明の回路構成は、設計および製造が簡単であり、製造に必要な土地面積および電流消費が少ない。
【００３０】
ここで、電流源という用語は、一般に、信号生成に必要な電流を供給するために使用される任意のタイプのデバイスを指す。例えば、供給電力供給線（例えばＶＤＤ）と接続されたスイッチングトランジスタ（例えばＰＦＥＴまたはＮＦＥＴ）である。本願に記載の技術および回路構成は、生成される信号の位相を調整するための種々のアプリケーションにおいて利用できる。しかしながら、理解しやくするため、以下の説明は、具体例として、ダイナミックランダムアクセスメモリー（ＤＲＡＭ）のＤＬＬ回路における技術および回路構成を用いる実施形態について述べる。しかしながら、これは、応用例を制限するものではない。
【００３１】
［ＤＲＡＭデバイスの一例］
図５に、本発明の実施形態に係るダイナミックロックループ（ＤＬＬ）回路５１０を用いるダイナミックランダムアクセスメモリー（ＤＲＡＭ）デバイス５００の一例を示す。ＤＲＡＭ仕様書の典型的な条件は、外部から供給されるクロック信号（ＣＬＫ）の立ち上りエッジのときに（ダブルデータレートデバイスでは立ち下がりエッジのときにも）出力線ＤＱ［０：Ｎ］上でメモリーアレイ５４０からのデータを利用できることである。ＤＲＡＭが、データが利用可能であることを示すデータストローブ信号ＤＱＳを出力する場合もある。このデータストローブ信号も、ＣＬＫに同期すべきである。
【００３２】
ＤＱまたはＤＱＳをＣＬＫに同期させるための方法としては、ドライバ回路５３０をＣＬＫでクロックすることが挙げられる。しかしながら、さまざまな要素（例えば、入力バッファ５０２や、ＣＬＫをデバイス５００全体に伝播させるために使用される相互接続線など）が、デバイスの入力部のＣＬＫとドライバ回路５３０に到達するＣＬＫとの間で位相を遅延させてしまう可能性がある。製造プロセス、温度および動作クロック周波数の変化により、さらに遅延が生じることもある。したがって、ＣＬＫをドライバ回路５３０用の直接のクロック信号として用いれば、ＣＬＫとＤＱまたはＤＱＳ信号との間に望ましく無い歪みが生じ、有効な出力データ窓が縮小されてしまうかもしれない。
【００３３】
しかしながら、ＤＬＬ回路５１０を使用すれば、ＣＬＫを人為的に遅延させることにより、ＤＱＳ信号およびＤＱ信号をＣＬＫ信号に同期させることができる。このように、ＤＬＬ回路５１０を使用すれば、データの出力を、駆動回路５３０をクロックするために使用される出力クロックＣＫOUTの立ち上がりエッジと立ち下がりエッジとの双方に同期させる（ＣＬＫと同相にする）ことにより、有効出力データ窓を拡大できる。図に示すように、ＤＬＬ回路５１０は、遅延線５１２と、位相検出器５０４と、制御論理回路５０６とを備えていてもよい。従来のＤＬＬ回路と同様に、遅延線５１２は、比較的おおまかな一連の単位遅延を備えていてもよく、位相を大まかに調整するために使用されてもよい。一方、位相混合回路５２０は、位相をより細かく調整するために使用されてもよい。
【００３４】
図６を参照してＤＬＬ回路５１０および位相混合回路５３０の動作を説明する。図６は、入力信号と出力信号とを同期させる一例である動作６００を示すフローチャートである。例えば、動作６００は、ＤＬＬの初期化手順（例えば、電源オン動作や自己リフレッシュモード終了動作）中に、遅延線５１２と位相混合回路５３０とを制御するための制御論理回路５０６を介して実行してもよい。また、例えば、温度変化による、ＣＬＫに対する周波数の変化やＣＬＫの遅延の変化を補償するため、動作６００を連続的に実行して、ＣＫOUTに対して「実行時」調整するようにしてもよい。
【００３５】
いずれの場合にも、動作６００は、ＣＫINとＣＫOUTとの間の歪み（位相差）を監視するステップ６０２から始まる。例えば、制御論理回路５０６は、位相検出器５０４によって生成される、ＣＫINとＣＫOUTとの間の位相差を示す１つまたは複数の信号を監視してもよい。ステップ６０４では、位相遅れを大まかに調整し、ＣＫINよりも早い早期位相信号およびＣＫINよりも遅い後期位相信号を生成する。例えば、制御論理回路５０６は、１つまたは複数の制御信号を生成して遅延線５１２の隣接するタップを選択し、早期位相信号ＶEと後期位相信号ＶLと(例えば、１遅延単位分だけ位相が異なる)を位相混合回路５３０に供給するようにしてもよい。
【００３６】
ステップ６０６では、早期位相信号または後期位相信号またはそれらの間の位相を有するＣＫOUTを生成するため、１つまたは複数の遅延素子を電流源の共通出力ノードと選択的に接続する。例えば、位相混合回路５２０は、１つまたは複数の遅延素子５２4を備えていてもよい。遅延素子５２4は、電流源５２２の共通出力ノード５２６と選択的に接続される。以下でより詳しく説明するように、遅延素子５２４は、早期位相信号ＶEがアクティブになった後、共通出力ノード５２６の電圧レベルを比較器５２８の閾値スイッチング電圧レベルにするのに要する時間を変更するために使用されてもよい。
【００３７】
ＣＫINとＣＫOUTとが一致していれば、ステップ６０８において決定されたように（例えば、位相検出器５０４からのフィードバックに基づいて）ＤＬＬは、ステップ６１０で固定されると考えられる。そうでなければ、動作６００は、電流源５２０の共通出力ノード５２６と接続される１つまたは複数の遅延素子５２４を変更するため、ステップ６０６に戻る。動作６０６〜６０８を、ＣＫINとＣＫOUTとが一致するまで繰り返してもよい。微調整のやり方として、初めは、遅延が最小になるように共通出力ノード５２６に１つまたは複数の遅延素子５２４を接続しておき（例えば、早期位相信号ＶEと同位相のＣＫOUT）、次いで、各経路において接続される遅延素子５２４を変更して、ＣＫINとＣＫOUTとが一致するまで遅延を増加させるような形態としてもよい。
【００３８】
［ＤＬＬ位相混合回路の一例］
遅延素子５２４は、早期位相信号ＶEがアクティブになってから比較器１４０が切り替わるまでの時間に影響を与える任意の適切な回路素子を備えていてもよい。例えば、図７Ａに示すように、位相混合回路７２０に、遅延素子としての１つまたは複数のトランジスタ１５０が備えられていてもよい。トランジスタ１５０は、１つまたは複数のスイッチ１６０を介して、電流源７２２（ＰＭＯＳトランジスタＰＬ）の共通出力ノード７２６と接続されてもよい。例えば、１つまたは複数のスイッチ１６０は、ＣＫOUTの位相を微調整する（例えば図６のステップ６０６から６０８）間に、ＤＬＬの制御論理回路によって生成された信号に応じて開閉されてもよい。トランジスタ１５０は、早期位相信号ＶEがアクティブのとき、共通出力ノード７２６からの電流の経路の有効抵抗を変化させることにより、比較器１４０の切り替え時間を変更してもよい。
【００３９】
例えば、図７Ｂに示す位相混合回路７２０では、早期位相信号ＶEがアクティブのとき、トランジスタＮＥを通る電流の経路ができるようにスイッチＳＥが閉じられている。図７Ｃに、スイッチＳＥが閉じられているときの早期位相信号ＶE（７０２）、後期位相信号ＶL（７０４）、および（反転された）混合信号ＶBLI（７０６）のタイミングダイアグラムの一例を示す。図示されている通り、Ｔ１の時点では、ＶEおよびＶLの双方がインアクティブであり、グラウンドまでの電流の経路は存在せず、共通出力ノード７２６はＶＤＤへと予備充電されている。Ｔ２の時点で、早期位相信号ＶEがアクティブのとき（線７０２）、ＮＥは共通出力ノード７２６からグラウンドまでの電流の経路を形成する。したがって、Ｔ３の時点で後期位相信号ＶLがアクティブになる前は、ＶBLIの電圧レベルは、ＰＬおよびＮＥの有効オン抵抗の関数になっている。後期位相信号が一旦アクティブになった後、ＰＬはオフされ、ＮＬはオンされ、共通出力ノード７２はＮＥとＮＬとの双方を通して放電する。
【００４０】
したがって、ＰＬ・ＮＬ・ＮＥの寸法（および、共通出力ノード７２６における出力容量）により、ＶBLIが比較器１４０の切り替え閾値電圧と一致する時点が決定される。したがって、ＰＬ・ＮＬ・ＮＥの寸法は、スイッチＳＥが閉じられているときに、ＣＫOUTの位相を早期位相信号ＶEの位相に、確実に一致させられるようにとの努力のなかで選択されてもよい。トランジスタ１５０の寸法は、均等に（例えば、図３Ｂに示す混合電圧信号に対応する９０°ごとに）分割された位相を有するＣＫOUTを生成するとの努力のなかで、各トランジスタの実効抵抗を変更するように選択する形態としてもよい。
【００４１】
言い換えれば、Ｎ１〜Ｎ３の寸法は、スイッチＳ１が閉じられているとき、ＣＫOUTの位相を早期位相信号ＶEの位相よりも９０°遅延させ、スイッチＳ２が閉じられているとき、ＣＫOUTの位相を早期位相信号ＶEの位相よりも１８０°遅延させ、スイッチＳ３が閉じられているとき、ＣＫOUTの位相を早期位相信号ＶEの位相よりも２７０°遅延させるとの努力のなかで選択してもよい。図に示すように、トランジスタの実効抵抗は、一般に、チャネル幅に反比例するので、トランジスタの幅は、ＮＥからＮ３へと短くなっている（例えば、ＮＥ＝２×Ｎ１＝４×Ｎ２＝８×Ｎ３）。もちろん、与えられた任意の位相遅れに対する所望のタイミングを達成するために、複数のトランジスタ１５０が共通出力ノードに同時接続された形態としてもよい。言い換えれば、トランジスタの寸法は、並列のトランジスタの実効抵抗により比較器１４０の所望の切り替え時間が得られるように選択されていてもよい。
【００４２】
比較すると、ＤＬＬ位相混合回路７２０の回路構成は、図３ＡのＤＬＬ位相混合回路１２０の回路構成よりも構成素子の数が少なく、より簡素である。その結果、同じまたはより少ない回路面積で、より細かい調整（例えば、４つ以上の混合位相信号）が可能である。付加的なトランジスタ１５０をさらに付け加えたり、例えばより細かい位相分解能を提供する各連続的な段を有するＤＬＬ位相混合回路７２０の複数の段をカスケード接続したりすることにより、混合位相信号を追加することも可能である。さらに、単一の電流源７２２と単一の比較器１４０とを用いることにより、ＤＬＬ位相混合回路７２０の消費する電流は、従来のＤＬＬ位相混合回路１２０の消費する電流よりも著しく少なくなる。
【００４３】
既述のように、電流源７２２の共通出力ノード７２６の切り替え時間は、その出力容量によって決定されてもよい。出力容量は、一般に、比較器１４０の入力容量と、共通出力ノード７２６上の任意の他の容量とを含んでいる。したがって、共通出力ノード７２６の容量を変更することによりＣＫOUTの位相を変更することもできる。
【００４４】
図８に、ＤＬＬ位相混合回路８２０の一例を示す。図８の例では、電流源８２２の共通出力ノード８２６における容量は、１つまたは複数のコンデンサ１７０を共通出力ノード８２６に選択的に接続することにより変更される。言い換えれば、早期位相信号ＶEがアクティブのときはＮＥによって、および、後期位相信号ＶLが後からアクティブになったときはＮＥおよびＮＬによって、共通出力ノード８２６の放電率を変更するように、１つまたは複数のコンデンサ１７０を選択的に接続してもよい。
【００４５】
したがって、コンデンサ１７０（ＣＥおよびＣ１〜Ｃ３）のサイズは、ＶBLIが、所望の位相信号に対応する比較器１４０の切り替え閾値と一致する時点が確実となるとの努力のなかで選択されていてもよい（例えば図３ＢのＶBLEとＶBL1〜ＶBL3）。図に示すように、スイッチＳＥが閉じられているときに、最も早期の混合信号ＶBLE（例えば、早期位相信号ＶEと同相）を生成するために、ＣＥは最小のコンデンサ１７０としてもよい。同様に、Ｃ１〜Ｃ３のサイズは、スイッチＳ１が閉じられているとき、ＣＫOUTの位相を早期位相信号早期位相信号ＶEの位相より９０°遅延させ、スイッチＳ２が閉じられているとき、ＣＫOUTの位相を早期位相信号早期位相信号ＶEの位相より１８０°遅延させ、スイッチＳ３が閉じられているとき、ＣＫOUTの位相を早期位相信号早期位相信号ＶEの位相より２７０°遅延させることが確実となるようにとの努力のなかで、徐々に大きくなるようにしてもよい。もちろん、与えられた任意の位相遅れに対する所望のタイミングを達成するために、複数のコンデンサ１７０を共通出力ノードに同時に接続してもよい。言い換えれば、（付加的な）実効的な並列の容量により比較器１４０の所望の切り替え時間となるようにコンデンサ１７０の値を選択してもよい。
【００４６】
コンデンサ１７０としては、任意の適切な型式のコンデンサが用いうるが、厳密にいえば、位相混合回路８２０を用いるデバイス上の他の部位で使用される型式による。例えば、デバイスがＤＲＡＭデバイスであれば、コンデンサは、メモリセルのコンデンサと同じ型式のプロセスを使用して製造するようにすることができ（例えば、ディープトレンチコンデンサまたはスタックコンデンサ）、それにより、システム全体のコストを低減することができる。さらに、位相混合回路の遅延素子は、上記のように複数の位相混合信号を生成するために、任意の適切な組み合わせで、共通の電流源に接続されるコンデンサとトランジスタとの組み合わせを含んでいてもよい。
【００４７】
［結論］
１つまたは複数の遅延素子を位相混合回路の共通出力ノードと選択的に接続することにより、本発明の実施形態は、単一の電流源を使用して、１つまたは複数の基準信号とは位相の異なる複数の混合信号を生成できる。したがって、本発明の実施形態の位相混合回路は、各位相混合信号に対する１つまたは複数の別々の電流源を使用する従来の位相混合回路よりも設計および実施がしやすく、所要の回路面積も少なく、消費電流も少ない。
【００４８】
上記説明は、本発明の実施形態についてのものであるが、本発明のほかのまたは更なる実施形態は、本発明の基本的範囲に反することなく作成されてもよい。本発明の範囲は、以下の請求項によって決定される。
【図面の簡単な説明】
【００４９】
【図１】遅延ロックループ（ＤＬＬ）回路の一例を示す。
【図２】従来技術の遅延線の一例を示す。
【図３Ａ】従来技術のＤＬＬ位相混合回路の一例を示す図である。
【図３Ｂ】図３Ａに示すＤＬＬ位相混合回路に対応するタイミングダイアグラムを示す図である。
【図４Ａ】
【００５０】
図３のＤＬＬ位相混合回路のインバータ対の一例を示す概略図である。
【図４Ｂ】図４Ａに示す対応するインバータ対のタイミングダイアグラムを示す図である。
【図５】本発明の実施形態に係るダイナミックロックループ（ＤＬＬ）回路を用いるダイナミックランダムアクセスメモリー（ＤＲＡＭ）デバイスの一例を示す図である。
【図６】図５のＤＬＬ回路を用いて入力信号を出力信号に同期させる動作の一例を示すフローチャートである。
【図７Ａ】本発明の一実施形態に係るＤＬＬ位相混合回路の一例を示す図である。
【図７Ｂ】本発明の一実施形態に係るＤＬＬ位相混合回路の一例を示す図である。
【図７Ｃ】図７Ａ〜図７ＢのＤＬＬ位相混合回路に対応するタイミングダイアグラムの一例を示す図である。
【図８】本発明の他の実施形態に係るＤＬＬ位相混合回路の一例を示す図である。
【発明の詳細な説明】
【０００１】
［発明の背景］
［発明の分野］
本発明は、概して、集積回路デバイスに関するものである。また、より具体的には、本発明は、集積回路デバイスにおいて用いられる遅延ロックループに関するものである。
【０００２】
［従来技術の説明］
遅延ロックループ（ＤＬＬ）は、出力信号を周期的な入力信号に同期させるための様々な集積回路（ＩＣ）デバイスにおいて用いられている。言い換えれば、ＤＬＬの目的は、入力信号と出力信号との間の位相差を、ほぼ０に調整することである。図１に、出力クロック信号ＣＫOUTを入力クロック信号ＣＫINに同期させるように構成されているＤＬＬ回路１００の一例を示す。
【０００３】
図１のＤＬＬ回路１００は、一般に、遅延線１０２と、位相検出器１０４と、制御論理回路１０６と、位相混合回路１０８とを備えている。位相検出器１０４は、ＣＫOUTの位相をＣＫINの位相と比較し、検出した位相差に基づいて、制御論理回路１０６に対する信号を生成する。制御論理回路１０６は、遅延線１０２と位相混合回路１０８とを調整する。制御論理回路１０６は、遅延線１０２および位相混合回路１０８を制御することによりＣＫINを充分に遅延させてＣＫOUTに同期させるため、任意の適切な回路（例えば、シフトレジスタまたは任意の他の型式のレジスタ）を含んでいてもよい。言い換えれば、制御論理回路１０６は、ＣＫINとＣＫOUTとの間の遅延がこれらのクロック周期の倍数にほぼ等しくなるように、遅延線１０２と位相混合回路１０８とを制御してもよい。
【０００４】
図２に示すように、遅延線１０２は、それぞれ単一の単位遅延を表す複数の遅延ブロック１１０を備えていてもよい。各遅延ブロック１１０の間に、タップ１１２が備えられていてもよい。これにより、遅延の異なるＣＫINを選択できる。例えば、タップ１１２1の信号Ｖ1は、１単位遅延分だけ遅延されたＣＫINに相当するものである。したがって、遅延線１０２による全体的な遅延は、遅延線１０２からの出力のための適切な１つまたは複数のタップ１１２を選択することによって制御されてもよい。単位遅延は、典型的には、遅延ブロック１１０において使用される１つまたは２つのインバータの伝播遅延に等しい。
【０００５】
残念ながら、この単位遅延の時間は、おおまか（大き）すぎて、高速アプリケーション用のＣＫINとＣＫOUTとを充分に同期させるのに必要な位相分解能が得られない。したがって、位相混合回路１０８は、遅延線１０２の単位遅延が行える調整よりも細かく位相を調整するように構成されていてもよい。図に示すとおり、位相混合回路１０８は、典型的には１単位遅延分離れている、早期位相遅れ信号ＶEおよび後期位相遅れ信号ＶLを入力として取得してもよい。例えば、ＶEおよびＶLは、遅延線１０２の隣接するタップ１１２i・１１２i+1からそれぞれ取得されることもある。次に、位相混合回路１０８は、出力信号（例えば、この場合はＣＫOUT）を生成する。この出力信号は、信号ＶEの位相と信号ＶLの位相との中間の（すなわち「混合された」）位相を有している。
【０００６】
図３Ａに、位相混合回路１０８の回路構成の一例を示す。位相混合回路１０８は、位相が約９０°離れている４つの信号を生成するように構成されている。言い換えれば、図３Ｂに示すように、信号はＴ／４ずつ均等に分割されている。ここで、Ｔは、ＶEとＶLとを分離する遅延線１０２で行われる単位遅延である。例えば図１に示す制御論理回路１０６によって制御されるスイッチ１５０を介して、出力として所望の信号が選択される。図に示すように、信号ＶBL1・ＶBL2・ＶBL3は、対応する混合インバータ１３０の対を介してＶEとＶLとを混合することによって生成されてもよい。なお、各対は、早期位相信号ＶEを受け取るためのインバータ１３０E（早期インバータと称する）と、後期位相信号ＶLを受け取るためのインバータ１３０L（後期インバータと称する）とからなる。これらの混合インバータ１３０の出力が、比較器１４０1-3の閾値レベルに達すると、出力信号ＶBL1・ＶBL2・ＶBL3が生成される。
【０００７】
混合位相信号の生成について、図４Ａに示す一対の混合インバータ１３０を示すトランジスタと、図４Ｂの対応するタイミンググラフとを参照して説明する。Ｔ１では、ＶEとＶLとは双方とも低く、インバータ１３０E・１３０LのＰＭＯＳトランジスタＰE・ＰＬは双方ともオンされ、一方、インバータ１３０E・１３０LのＮＭＯＳトランジスタＮＥ・ＮＬはオフされている。その結果、反転された出力ＶBLIは、最初は論理的ハイである。
【０００８】
Ｔ２では、早期位相信号ＶEがアクティブ（ハイ）になり、ＰＥはオフされ、ＮＥはオンされ、ＰＬはオンのままである。したがって、ＶBLIの電圧レベルは、ＰＬおよびＮＥのトランジスタのオン抵抗（電流駆動）によって決定される。Ｔ３では、ＶEの後の１単位遅延がアクティブになり、ＶLがアクティブになり、ＰＬはオフされ、ＮＬはオンされる。その結果、ＶBLIは、完全な論理的ローレベルへと駆動される。図示していないが、ＶEおよびＶLがインアクティブになるときにも、同様の切り替えが生じる。例えば、ＶEがインアクティブになると、ＰＥはオンされ、ＮＥはオフされ、ＮＬはオンのままである。したがって、ＶBLIの電圧レベルは、ＰＥおよびＮＬのトランジスタのオン抵抗（電流駆動）によって決定される。最後に、ＶLはインアクティブになり、ＰＬはオンされ、ＮＬはオフされ、その結果、ＶBLIは、完全な論理的ハイレベルへ戻る。
【０００９】
一般に、後期インバータ１３０Lよりも早期インバータ１３０Eに対する駆動電流が強ければ強いほど、ＶBLIとＶEとの間の遅延はよりいっそう小さくなる。したがって、位相信号を異ならせるために、混合インバータ１３０の各対の相対的な駆動電流を、（例えば、デバイス幅の比率を変更することによって）変更してもよい。例えば、ＶEよりもＴ／４だけ遅いＶBL1を生成するには、早期インバータ１３０Eのデバイス幅は、後期インバータ１３０Lのデバイス幅よりも大きくすべきである。ＶEよりもＴ／２だけ遅いＶBL2を生成するには、早期インバータのデバイス幅と後期インバータのデバイス幅とをほぼ同じにすべきである。ＶEよりも３Ｔ／４だけ遅いＶBL3を生成するには、後期インバータ１３０Lのデバイス幅は、早期インバータ１３０Eのデバイス幅よりも大きくすべきである。
【００１０】
このタイプの混合回路は、遅延線１０２からの信号の位相を微調整するが、この回路には多数の問題がある。例えば、所望の解像度を有する位相信号を生成するために、充分な精度を有する混合インバータのサイズを決定することは困難なタスクである可能性がある。さらに、図３Ａに示すように、位相混合インバータ１３０の各対は、１つまたは複数の電流源（例えば、ＰＥおよびＰＬ）と、独自の比較器１４０を備えている。図示した例では出力部は４つだけでであるが、実際のアプリケーションは、数個の出力部をさらに有していることもあるし、数個のカスケード段を有していることもある。その結果、多数のインバータおよび比較器は、かなりの量の電流を消費する可能性がある。
【００１１】
したがって、ＤＬＬ回路によって生成される信号を微調整するための改良した技術と回路構成とが必要である。
【００１２】
［発明の概要］
本発明の実施形態は、一般に、ＤＬＬ回路によって生成される信号を微調整するための改良した技術と回路構成とを提供する。
【００１３】
一実施形態は、早期位相信号とは位相の異なる複数の信号を生成するための位相混合回路を提供する。上記位相混合回路は、一般に、共通出力ノードを有する電流源と、１つまたは複数の遅延素子と、上記遅延素子の１つまたは複数を、上記電流源の上記共通出力ノードに選択的に接続する１つまたは複数のスイッチとを備えている。そして、上記早期位相信号がアクティブになった後、上記共通出力ノードの電圧レベルが閾値レベル未満に下がるのに要する時間は、上記１つまたは複数の遅延素子のどれが上記共通出力ノードと接続されているかに依存している。
【００１４】
他の実施形態は、早期位相信号とは位相の異なる複数の信号を生成するための位相混合回路を提供する。上記位相混合回路は、一般に、共通出力ノードおよび制御入力部を有する電流源と、上記電流源の上記共通出力ノードと接続されている入力部を有する比較器と、複数の遅延素子と、上記早期位相信号がアクティブになったときに上記共通出力ノードからの電流の経路と、複数のスイッチとを備えている。そして、上記制御入力部は、上記早期位相信号に後続して後期位相信号がアクティブになったときに、電流源を停止するためのものであり、上記複数のスイッチは、上記電流の経路を通る電流により上記共通出力ノードの電圧レベルが閾値レベル未満に下がるのに要する時間を変更するため、上記遅延素子の１つまたは複数を、上記電流源の上記共通出力ノードに選択的に接続するためのものである。
【００１５】
さらに他の実施形態は、入力信号に一致した出力信号を生成するための遅延ロックループ回路を提供する。上記遅延ロックループ回路は、一般に、上記入力信号よりも１つまたは複数の単位遅延分だけ遅延された位相信号を提供するための遅延線と、上記遅延線によって提供される早期位相信号と後期位相信号との間の位相を有する混合位相信号を生成するための位相混合回路と、制御論理回路とを備えている。そして、上記位相混合回路は、電流源と、上記電流源の共通出力ノードに選択的に接続される１つまたは複数の遅延素子とを有しており、上記早期位相信号がアクティブになった後、上記共通出力ノードの電圧レベルが閾値レベル未満に下がるのに要する時間は、上記１つまたは複数の遅延素子のどれが上記共通出力ノードと接続されているかに依存している。そして、上記制御論理回路は、上記入力信号と上記出力信号との間の歪みを監視し、上記歪みに基づいて、上記位相混合回路へ提供された上記早期位相信号および上記後期位相信号を選択するための、および、上記遅延素子の１つまたは複数を上記共通出力ノードに選択的に接続するための、１つまたは複数の制御信号を生成するように構成されている。
【００１６】
さらに他の実施形態は、ダイナミックランダムアクセスメモリー（ＤＲＡＭ）デバイスを提供する。上記ＤＲＡＭデバイスは、一般に、１つまたは複数のメモリー素子と、上記１つまたは複数のメモリー素子から出力されるデータをクロック信号に同期させるための遅延ロックループ回路とを備えている。上記遅延ロックループ回路は、一般に、（ｉ）遅延線と、（ｉｉ）位相混合回路と、（ｉｉｉ）制御論理回路とを備えている。そして、上記位相混合回路は、電流源と、上記電流源の共通出力ノードに選択的に接続される１つまたは複数の遅延素子とを有しており、早期位相信号がアクティブになった後、上記共通出力ノードの電圧レベルが閾値レベル未満に下がるのに要する時間は、上記１つまたは複数の遅延素子のどれが上記共通出力ノードと接続されているかに依存している。そして、上記制御論理回路は、上記入力信号と上記出力信号との間の歪みを監視し、上記歪みに基づいて、上記位相混合回路へ提供された上記早期位相信号および上記後期位相信号を選択するための、および、上記遅延素子の１つまたは複数を上記共通出力ノードに選択的に接続するための、１つまたは複数の制御信号を生成するように構成されている。
【００１７】
さらに他の実施形態は、早期位相信号および後期位相信号の位相の中間の位相を有する位相信号の生成方法を提供する。上記方法は、一般に、上記早期位相信号がアクティブになったときに、上記早期位相信号を１つまたは複数のスイッチの制御入力部と接続することで、電流源の共通出力ノードから該１つまたは複数のスイッチを通る電流の経路を提供するステップと、上記電流源の上記共通出力ノードに１つまたは複数の遅延素子を選択的に接続するため、１つまたは複数のスイッチを閉じるステップとを含み、上記電流により上記共通出力ノードの電圧レベルが閾値レベル未満に下がるのに要する時間は、上記１つまたは複数のスイッチのどれが閉じられているかに依存している。
【００１８】
さて、本発明の上記特徴、利点および目的を、達成するとともに、詳しく理解できるための方法、すなわち、上記で要約した本発明のより具体的な説明は、添付の図に記載されている一部の実施形態を参照することにより得られるであろう。
【００１９】
ただし、添付の図は、単に、本発明の典型的な実施形態を示すものである。したがって、添付の図は、本発明の範囲を制限するものとして捉えられるべきではない。なぜなら、本発明は、他の同じように効果的な実施形態も包含するものだからである。
【００２０】
図１は、遅延ロックループ（ＤＬＬ）回路の一例を示す。
【００２１】
図２は、従来技術の遅延線の一例を示す。
【００２２】
図３Ａおよび図３Ｂは、それぞれ、従来技術のＤＬＬ位相混合回路の一例と対応するタイミングダイアグラムとを示す図である。
【００２３】
図４Ａおよび図４Ｂは、それぞれ、図３のＤＬＬ位相混合回路のインバータ対の一例の概略図と対応するタイミングダイアグラムとを示す図である。
【００２４】
図５は、本発明の実施形態に係るダイナミックロックループ（ＤＬＬ）回路を用いるダイナミックランダムアクセスメモリー（ＤＲＡＭ）デバイスの一例を示す図である。
【００２５】
図６は、図５のＤＬＬ回路を用いて入力信号を出力信号に同期させる動作の一例を示すフローチャートである。
【００２６】
図７Ａおよび図７Ｂは、本発明の一実施形態に係るＤＬＬ位相混合回路の一例を示す図である。
【００２７】
図７Ｃは、図７Ａ〜図７ＢのＤＬＬ位相混合回路に対応するタイミングダイアグラムの一例を示す図である。
【００２８】
図８は、本発明の他の実施形態に係るＤＬＬ位相混合回路の一例を示す図である。
【００２９】
［好ましい実施形態の詳細な説明］
本発明の実施形態は、概括すれば、例えば遅延ロックループ（ＤＬＬ）回路で位相を微調整するための改良した技術および回路構成を提供するものである。従来技術では、各微調整位相信号を生成するために１つまたは複数の異なる電流源（例えば、図１の各対の混合インバータにおけるトランジスタＰＥ・ＰＬ）を用いていたが、本発明の実施形態では、単一の電流源から複数の位相信号を生成できる。位相の異なる信号を生成するために、電流源を切り替えることにより生成される信号のタイミングを変更する異なる遅延素子を電流源に選択的に接続するようにしてもよい。その結果、本発明の回路構成は、設計および製造が簡単であり、製造に必要な土地面積および電流消費が少ない。
【００３０】
ここで、電流源という用語は、一般に、信号生成に必要な電流を供給するために使用される任意のタイプのデバイスを指す。例えば、供給電力供給線（例えばＶＤＤ）と接続されたスイッチングトランジスタ（例えばＰＦＥＴまたはＮＦＥＴ）である。本願に記載の技術および回路構成は、生成される信号の位相を調整するための種々のアプリケーションにおいて利用できる。しかしながら、理解しやくするため、以下の説明は、具体例として、ダイナミックランダムアクセスメモリー（ＤＲＡＭ）のＤＬＬ回路における技術および回路構成を用いる実施形態について述べる。しかしながら、これは、応用例を制限するものではない。
【００３１】
［ＤＲＡＭデバイスの一例］
図５に、本発明の実施形態に係るダイナミックロックループ（ＤＬＬ）回路５１０を用いるダイナミックランダムアクセスメモリー（ＤＲＡＭ）デバイス５００の一例を示す。ＤＲＡＭ仕様書の典型的な条件は、外部から供給されるクロック信号（ＣＬＫ）の立ち上りエッジのときに（ダブルデータレートデバイスでは立ち下がりエッジのときにも）出力線ＤＱ［０：Ｎ］上でメモリーアレイ５４０からのデータを利用できることである。ＤＲＡＭが、データが利用可能であることを示すデータストローブ信号ＤＱＳを出力する場合もある。このデータストローブ信号も、ＣＬＫに同期すべきである。
【００３２】
ＤＱまたはＤＱＳをＣＬＫに同期させるための方法としては、ドライバ回路５３０をＣＬＫでクロックすることが挙げられる。しかしながら、さまざまな要素（例えば、入力バッファ５０２や、ＣＬＫをデバイス５００全体に伝播させるために使用される相互接続線など）が、デバイスの入力部のＣＬＫとドライバ回路５３０に到達するＣＬＫとの間で位相を遅延させてしまう可能性がある。製造プロセス、温度および動作クロック周波数の変化により、さらに遅延が生じることもある。したがって、ＣＬＫをドライバ回路５３０用の直接のクロック信号として用いれば、ＣＬＫとＤＱまたはＤＱＳ信号との間に望ましく無い歪みが生じ、有効な出力データ窓が縮小されてしまうかもしれない。
【００３３】
しかしながら、ＤＬＬ回路５１０を使用すれば、ＣＬＫを人為的に遅延させることにより、ＤＱＳ信号およびＤＱ信号をＣＬＫ信号に同期させることができる。このように、ＤＬＬ回路５１０を使用すれば、データの出力を、駆動回路５３０をクロックするために使用される出力クロックＣＫOUTの立ち上がりエッジと立ち下がりエッジとの双方に同期させる（ＣＬＫと同相にする）ことにより、有効出力データ窓を拡大できる。図に示すように、ＤＬＬ回路５１０は、遅延線５１２と、位相検出器５０４と、制御論理回路５０６とを備えていてもよい。従来のＤＬＬ回路と同様に、遅延線５１２は、比較的おおまかな一連の単位遅延を備えていてもよく、位相を大まかに調整するために使用されてもよい。一方、位相混合回路５２０は、位相をより細かく調整するために使用されてもよい。
【００３４】
図６を参照してＤＬＬ回路５１０および位相混合回路５３０の動作を説明する。図６は、入力信号と出力信号とを同期させる一例である動作６００を示すフローチャートである。例えば、動作６００は、ＤＬＬの初期化手順（例えば、電源オン動作や自己リフレッシュモード終了動作）中に、遅延線５１２と位相混合回路５３０とを制御するための制御論理回路５０６を介して実行してもよい。また、例えば、温度変化による、ＣＬＫに対する周波数の変化やＣＬＫの遅延の変化を補償するため、動作６００を連続的に実行して、ＣＫOUTに対して「実行時」調整するようにしてもよい。
【００３５】
いずれの場合にも、動作６００は、ＣＫINとＣＫOUTとの間の歪み（位相差）を監視するステップ６０２から始まる。例えば、制御論理回路５０６は、位相検出器５０４によって生成される、ＣＫINとＣＫOUTとの間の位相差を示す１つまたは複数の信号を監視してもよい。ステップ６０４では、位相遅れを大まかに調整し、ＣＫINよりも早い早期位相信号およびＣＫINよりも遅い後期位相信号を生成する。例えば、制御論理回路５０６は、１つまたは複数の制御信号を生成して遅延線５１２の隣接するタップを選択し、早期位相信号ＶEと後期位相信号ＶLと(例えば、１遅延単位分だけ位相が異なる)を位相混合回路５３０に供給するようにしてもよい。
【００３６】
ステップ６０６では、早期位相信号または後期位相信号またはそれらの間の位相を有するＣＫOUTを生成するため、１つまたは複数の遅延素子を電流源の共通出力ノードと選択的に接続する。例えば、位相混合回路５２０は、１つまたは複数の遅延素子５２4を備えていてもよい。遅延素子５２4は、電流源５２２の共通出力ノード５２６と選択的に接続される。以下でより詳しく説明するように、遅延素子５２４は、早期位相信号ＶEがアクティブになった後、共通出力ノード５２６の電圧レベルを比較器５２８の閾値スイッチング電圧レベルにするのに要する時間を変更するために使用されてもよい。
【００３７】
ＣＫINとＣＫOUTとが一致していれば、ステップ６０８において決定されたように（例えば、位相検出器５０４からのフィードバックに基づいて）ＤＬＬは、ステップ６１０で固定されると考えられる。そうでなければ、動作６００は、電流源５２０の共通出力ノード５２６と接続される１つまたは複数の遅延素子５２４を変更するため、ステップ６０６に戻る。動作６０６〜６０８を、ＣＫINとＣＫOUTとが一致するまで繰り返してもよい。微調整のやり方として、初めは、遅延が最小になるように共通出力ノード５２６に１つまたは複数の遅延素子５２４を接続しておき（例えば、早期位相信号ＶEと同位相のＣＫOUT）、次いで、各経路において接続される遅延素子５２４を変更して、ＣＫINとＣＫOUTとが一致するまで遅延を増加させるような形態としてもよい。
【００３８】
［ＤＬＬ位相混合回路の一例］
遅延素子５２４は、早期位相信号ＶEがアクティブになってから比較器１４０が切り替わるまでの時間に影響を与える任意の適切な回路素子を備えていてもよい。例えば、図７Ａに示すように、位相混合回路７２０に、遅延素子としての１つまたは複数のトランジスタ１５０が備えられていてもよい。トランジスタ１５０は、１つまたは複数のスイッチ１６０を介して、電流源７２２（ＰＭＯＳトランジスタＰＬ）の共通出力ノード７２６と接続されてもよい。例えば、１つまたは複数のスイッチ１６０は、ＣＫOUTの位相を微調整する（例えば図６のステップ６０６から６０８）間に、ＤＬＬの制御論理回路によって生成された信号に応じて開閉されてもよい。トランジスタ１５０は、早期位相信号ＶEがアクティブのとき、共通出力ノード７２６からの電流の経路の有効抵抗を変化させることにより、比較器１４０の切り替え時間を変更してもよい。
【００３９】
例えば、図７Ｂに示す位相混合回路７２０では、早期位相信号ＶEがアクティブのとき、トランジスタＮＥを通る電流の経路ができるようにスイッチＳＥが閉じられている。図７Ｃに、スイッチＳＥが閉じられているときの早期位相信号ＶE（７０２）、後期位相信号ＶL（７０４）、および（反転された）混合信号ＶBLI（７０６）のタイミングダイアグラムの一例を示す。図示されている通り、Ｔ１の時点では、ＶEおよびＶLの双方がインアクティブであり、グラウンドまでの電流の経路は存在せず、共通出力ノード７２６はＶＤＤへと予備充電されている。Ｔ２の時点で、早期位相信号ＶEがアクティブのとき（線７０２）、ＮＥは共通出力ノード７２６からグラウンドまでの電流の経路を形成する。したがって、Ｔ３の時点で後期位相信号ＶLがアクティブになる前は、ＶBLIの電圧レベルは、ＰＬおよびＮＥの有効オン抵抗の関数になっている。後期位相信号が一旦アクティブになった後、ＰＬはオフされ、ＮＬはオンされ、共通出力ノード７２はＮＥとＮＬとの双方を通して放電する。
【００４０】
したがって、ＰＬ・ＮＬ・ＮＥの寸法（および、共通出力ノード７２６における出力容量）により、ＶBLIが比較器１４０の切り替え閾値電圧と一致する時点が決定される。したがって、ＰＬ・ＮＬ・ＮＥの寸法は、スイッチＳＥが閉じられているときに、ＣＫOUTの位相を早期位相信号ＶEの位相に、確実に一致させられるようにとの努力のなかで選択されてもよい。トランジスタ１５０の寸法は、均等に（例えば、図３Ｂに示す混合電圧信号に対応する９０°ごとに）分割された位相を有するＣＫOUTを生成するとの努力のなかで、各トランジスタの実効抵抗を変更するように選択する形態としてもよい。
【００４１】
言い換えれば、Ｎ１〜Ｎ３の寸法は、スイッチＳ１が閉じられているとき、ＣＫOUTの位相を早期位相信号ＶEの位相よりも９０°遅延させ、スイッチＳ２が閉じられているとき、ＣＫOUTの位相を早期位相信号ＶEの位相よりも１８０°遅延させ、スイッチＳ３が閉じられているとき、ＣＫOUTの位相を早期位相信号ＶEの位相よりも２７０°遅延させるとの努力のなかで選択してもよい。図に示すように、トランジスタの実効抵抗は、一般に、チャネル幅に反比例するので、トランジスタの幅は、ＮＥからＮ３へと短くなっている（例えば、ＮＥ＝２×Ｎ１＝４×Ｎ２＝８×Ｎ３）。もちろん、与えられた任意の位相遅れに対する所望のタイミングを達成するために、複数のトランジスタ１５０が共通出力ノードに同時接続された形態としてもよい。言い換えれば、トランジスタの寸法は、並列のトランジスタの実効抵抗により比較器１４０の所望の切り替え時間が得られるように選択されていてもよい。
【００４２】
比較すると、ＤＬＬ位相混合回路７２０の回路構成は、図３ＡのＤＬＬ位相混合回路１２０の回路構成よりも構成素子の数が少なく、より簡素である。その結果、同じまたはより少ない回路面積で、より細かい調整（例えば、４つ以上の混合位相信号）が可能である。付加的なトランジスタ１５０をさらに付け加えたり、例えばより細かい位相分解能を提供する各連続的な段を有するＤＬＬ位相混合回路７２０の複数の段をカスケード接続したりすることにより、混合位相信号を追加することも可能である。さらに、単一の電流源７２２と単一の比較器１４０とを用いることにより、ＤＬＬ位相混合回路７２０の消費する電流は、従来のＤＬＬ位相混合回路１２０の消費する電流よりも著しく少なくなる。
【００４３】
既述のように、電流源７２２の共通出力ノード７２６の切り替え時間は、その出力容量によって決定されてもよい。出力容量は、一般に、比較器１４０の入力容量と、共通出力ノード７２６上の任意の他の容量とを含んでいる。したがって、共通出力ノード７２６の容量を変更することによりＣＫOUTの位相を変更することもできる。
【００４４】
図８に、ＤＬＬ位相混合回路８２０の一例を示す。図８の例では、電流源８２２の共通出力ノード８２６における容量は、１つまたは複数のコンデンサ１７０を共通出力ノード８２６に選択的に接続することにより変更される。言い換えれば、早期位相信号ＶEがアクティブのときはＮＥによって、および、後期位相信号ＶLが後からアクティブになったときはＮＥおよびＮＬによって、共通出力ノード８２６の放電率を変更するように、１つまたは複数のコンデンサ１７０を選択的に接続してもよい。
【００４５】
したがって、コンデンサ１７０（ＣＥおよびＣ１〜Ｃ３）のサイズは、ＶBLIが、所望の位相信号に対応する比較器１４０の切り替え閾値と一致する時点が確実となるとの努力のなかで選択されていてもよい（例えば図３ＢのＶBLEとＶBL1〜ＶBL3）。図に示すように、スイッチＳＥが閉じられているときに、最も早期の混合信号ＶBLE（例えば、早期位相信号ＶEと同相）を生成するために、ＣＥは最小のコンデンサ１７０としてもよい。同様に、Ｃ１〜Ｃ３のサイズは、スイッチＳ１が閉じられているとき、ＣＫOUTの位相を早期位相信号早期位相信号ＶEの位相より９０°遅延させ、スイッチＳ２が閉じられているとき、ＣＫOUTの位相を早期位相信号早期位相信号ＶEの位相より１８０°遅延させ、スイッチＳ３が閉じられているとき、ＣＫOUTの位相を早期位相信号早期位相信号ＶEの位相より２７０°遅延させることが確実となるようにとの努力のなかで、徐々に大きくなるようにしてもよい。もちろん、与えられた任意の位相遅れに対する所望のタイミングを達成するために、複数のコンデンサ１７０を共通出力ノードに同時に接続してもよい。言い換えれば、（付加的な）実効的な並列の容量により比較器１４０の所望の切り替え時間となるようにコンデンサ１７０の値を選択してもよい。
【００４６】
コンデンサ１７０としては、任意の適切な型式のコンデンサが用いうるが、厳密にいえば、位相混合回路８２０を用いるデバイス上の他の部位で使用される型式による。例えば、デバイスがＤＲＡＭデバイスであれば、コンデンサは、メモリセルのコンデンサと同じ型式のプロセスを使用して製造するようにすることができ（例えば、ディープトレンチコンデンサまたはスタックコンデンサ）、それにより、システム全体のコストを低減することができる。さらに、位相混合回路の遅延素子は、上記のように複数の位相混合信号を生成するために、任意の適切な組み合わせで、共通の電流源に接続されるコンデンサとトランジスタとの組み合わせを含んでいてもよい。
【００４７】
［結論］
１つまたは複数の遅延素子を位相混合回路の共通出力ノードと選択的に接続することにより、本発明の実施形態は、単一の電流源を使用して、１つまたは複数の基準信号とは位相の異なる複数の混合信号を生成できる。したがって、本発明の実施形態の位相混合回路は、各位相混合信号に対する１つまたは複数の別々の電流源を使用する従来の位相混合回路よりも設計および実施がしやすく、所要の回路面積も少なく、消費電流も少ない。
【００４８】
上記説明は、本発明の実施形態についてのものであるが、本発明のほかのまたは更なる実施形態は、本発明の基本的範囲に反することなく作成されてもよい。本発明の範囲は、以下の請求項によって決定される。
【図面の簡単な説明】
【００４９】
【図１】遅延ロックループ（ＤＬＬ）回路の一例を示す。
【図２】従来技術の遅延線の一例を示す。
【図３Ａ】従来技術のＤＬＬ位相混合回路の一例を示す図である。
【図３Ｂ】図３Ａに示すＤＬＬ位相混合回路に対応するタイミングダイアグラムを示す図である。
【図４Ａ】
【００５０】
図３のＤＬＬ位相混合回路のインバータ対の一例を示す概略図である。
【図４Ｂ】図４Ａに示す対応するインバータ対のタイミングダイアグラムを示す図である。
【図５】本発明の実施形態に係るダイナミックロックループ（ＤＬＬ）回路を用いるダイナミックランダムアクセスメモリー（ＤＲＡＭ）デバイスの一例を示す図である。
【図６】図５のＤＬＬ回路を用いて入力信号を出力信号に同期させる動作の一例を示すフローチャートである。
【図７Ａ】本発明の一実施形態に係るＤＬＬ位相混合回路の一例を示す図である。
【図７Ｂ】本発明の一実施形態に係るＤＬＬ位相混合回路の一例を示す図である。
【図７Ｃ】図７Ａ〜図７ＢのＤＬＬ位相混合回路に対応するタイミングダイアグラムの一例を示す図である。
【図８】本発明の他の実施形態に係るＤＬＬ位相混合回路の一例を示す図である。
【特許請求の範囲】
【請求項１】
早期位相信号とは位相の異なる複数の信号を生成するための位相混合回路であって、
共通出力ノードを有する電流源と、
１つまたは複数の遅延素子と、
上記遅延素子の１つまたは複数を、上記電流源の上記共通出力ノードに選択的に接続する１つまたは複数のスイッチとを備え、
上記早期位相信号がアクティブになった後、上記共通出力ノードの電圧レベルが閾値レベル未満に下がるのに要する時間は、上記１つまたは複数の遅延素子のどれが上記共通出力ノードと接続されるかに依存している位相混合回路。
【請求項２】
上記１つまたは複数の遅延素子は、上記早期位相信号がアクティブになるのに応答して、上記電流源の上記共通出力ノードからの電流の経路を提供するための少なくとも１つのトランジスタを備えている請求項１に記載の位相混合回路。
【請求項３】
上記少なくとも１つのトランジスタは、寸法の異なる複数のトランジスタを備えている請求項２に記載の位相混合回路。
【請求項４】
上記複数のトランジスタの寸法は、上記複数の信号の上記位相がほぼ等間隔となるように選択されている請求項３に記載の位相混合回路。
【請求項５】
上記１つまたは複数の遅延素子は、上記電流源の上記共通出力ノードと接続された少なくとも１つのコンデンサを備えている請求項１に記載の位相混合回路。
【請求項６】
上記少なくとも１つのコンデンサは、異なる容量を有する複数のコンデンサを備えている請求項５に記載の位相混合回路。
【請求項７】
上記コンデンサの容量は、上記複数の信号の上記位相がほぼ等間隔となるように選択されている請求項６に記載の位相混合回路。
【請求項８】
早期位相信号とは位相の異なる複数の信号を生成するための位相混合回路であって、
共通出力ノードおよび、上記早期位相信号に後続して後期位相信号がアクティブになったときに上記電流源を停止するための制御入力部を有する電流源と、
上記電流源の上記共通出力ノードと接続されている入力部を有する比較器と、
複数の遅延素子と、
上記早期位相信号がアクティブのときに上記共通出力ノードから出力される電流の経路と、
上記電流の経路を通る電流により上記共通出力ノードの電圧レベルが閾値レベル未満に下がるのに要する時間を変更するため、上記遅延素子の１つまたは複数を、上記電流源の上記共通出力ノードに選択的に接続するための複数のスイッチとを備えている位相混合回路。
【請求項９】
上記電流の経路は、入力として上記早期位相信号を受け取る少なくとも１つのトランジスタを備えている請求項８に記載の位相混合回路。
【請求項１０】
上記少なくとも１つのトランジスタは、上記スイッチの１つを介して、上記電流源の上記共通出力ノードと接続されている上記遅延素子の１つである請求項９に記載の位相混合回路。
【請求項１１】
上記少なくとも１つのトランジスタは、ＮＭＯＳトランジスタを備え、
上記電流源は、ＰＭＯＳトランジスタを備えている請求項９に記載の位相混合回路。
【請求項１２】
上記電流の経路は、入力として上記後期位相信号を受け取るための少なくとも１つのトランジスタを備えている請求項９に記載の位相混合回路。
【請求項１３】
上記１つまたは複数の遅延素子は、ほぼ等間隔の位相を有する複数の信号を生成するように構成されている請求項８に記載の位相混合回路。
【請求項１４】
入力信号に一致した出力信号を生成するための遅延ロックループ回路であって、
上記入力信号よりも１つまたは複数の単位遅延分だけ遅延された位相信号を提供するための遅延線と、
上記遅延線によって提供される早期位相信号と後期位相信号との間の位相を有する混合位相信号を生成するための位相混合回路と、
制御論理回路とを備え、
上記位相混合回路は、電流源と、上記電流源の共通出力ノードに選択的に接続される１つまたは複数の遅延素子とを有しており、
上記早期位相信号がアクティブになった後、上記共通出力ノードの電圧レベルが閾値レベル未満に下がるのに要する時間は、上記１つまたは複数の遅延素子のどれが上記共通出力ノードと接続されているかに依存しており、
上記制御論理回路は、上記入力信号と上記出力信号との間の歪みを監視し、上記歪みに基づいて、上記位相混合回路へ提供された上記早期位相信号および上記後期位相信号を選択するための、および、上記遅延素子の１つまたは複数を上記共通出力ノードに選択的に接続するための、１つまたは複数の制御信号を生成するように構成されている遅延ロックループ回路。
【請求項１５】
上記制御論理回路が、
（ａ）上記入力信号および上記出力信号が許容範囲内の誤差で一致しているかどうかを判断し、
（ｂ）一致していなければ、上記共通出力ノードに上記遅延素子の別の１つまたは複数を接続するように上記１つまたは複数の制御信号を修正し、
（ｃ）上記入力信号および上記出力信号が上記許容範囲内の誤差で一致するまでステップ（ａ）〜（ｂ）を繰り返すように設計されている請求項１４に記載の遅延ロックループ回路。
【請求項１６】
上記位相混合回路が、上記電流源の上記共通出力ノードと接続されている入力ノードを有する比較器をさらに備え、
上記共通出力ノードの電圧レベルの閾値レベルが、上記比較器の閾値レベルである請求項１４に記載の遅延ロックループ回路。
【請求項１７】
上記出力信号は、上記比較器の出力ノードにて生成される請求項１６に記載の遅延ロックループ回路。
【請求項１８】
１つまたは複数のメモリー素子と、上記１つまたは複数のメモリー素子から出力されるデータをクロック信号に同期させるための遅延ロックループ回路とを備えるダイナミックランダムアクセスメモリー（ＤＲＡＭ）デバイスであって、
上記遅延ロックループ回路は、
（ｉ）遅延線と、
（ｉｉ）位相混合回路と、
（ｉｉｉ）制御論理回路とを備え、
上記位相混合回路は、電流源と、上記電流源の共通出力ノードに選択的に接続される１つまたは複数の遅延素子とを有しており、
早期位相信号がアクティブになった後、上記共通出力ノードの電圧レベルが閾値レベル未満に下がるのに要する時間は、上記１つまたは複数の遅延素子のどれが上記共通出力ノードと接続されているかに依存しており、
上記制御論理回路は、上記入力信号と上記出力信号との間の歪みを監視し、上記歪みに基づいて、上記位相混合回路へ提供された上記早期位相信号および上記後期位相信号を選択するための、および、上記遅延素子の１つまたは複数を上記共通出力ノードに選択的に接続するための、１つまたは複数の制御信号を生成するように構成されているダイナミックランダムアクセスメモリーデバイス。
【請求項１９】
上記１つまたは複数の遅延素子は、寸法の異なる複数のトランジスタを備えている請求項１８に記載のダイナミックランダムアクセスメモリーデバイス。
【請求項２０】
上記１つまたは複数の遅延素子は、複数のコンデンサを備えている請求項１８に記載のダイナミックランダムアクセスメモリーデバイス。
【請求項２１】
上記複数のコンデンサは、上記メモリー素子において使用されるコンデンサと同じ型式である請求項２０に記載のダイナミックランダムアクセスメモリーデバイス。
【請求項２２】
早期位相信号および後期位相信号の位相の中間の位相を有する位相信号の生成方法であって、
上記早期位相信号がアクティブになったときに、上記早期位相信号を１つまたは複数のスイッチの制御入力部と接続することで、電流源の共通出力ノードから該１つまたは複数のスイッチを通る電流の経路を提供するステップと、
上記電流源の上記共通出力ノードに１つまたは複数の遅延素子を選択的に接続するため、１つまたは複数のスイッチを閉じるステップとを含み、
上記電流により上記共通出力ノードの電圧レベルが閾値レベル未満に下がるのに要する時間は、上記１つまたは複数のスイッチのどれが閉じられているかに依存している位相信号の生成方法。
【請求項２３】
上記後期位相信号がアクティブになったときに、上記電流源を停止するために、上記電流源の制御入力部に上記後期位相信号を接続するステップをさらに含む請求項２２に記載の位相信号の生成方法。
【請求項２４】
上記１つまたは複数の遅延素子は、１つまたは複数のトランジスタを備えている請求項２２に記載の位相信号の生成方法。
【請求項２５】
上記１つまたは複数のスイッチは、上記１つまたは複数のトランジスタを備えている請求項２４に記載の位相信号の生成方法。
【請求項２６】
上記１つまたは複数の遅延素子は、１つまたは複数のコンデンサを備えている請求項２２に記載の位相信号の生成方法。
【請求項２７】
上記後期位相信号は、単位遅延を介して上記早期位相信号に後続し、
上記スイッチおよび遅延素子は、上記単位遅延の所定割合分だけ上記早期位相信号とは位相の異なる遅延信号を提供するように構成されており、
どのような割合とするかは、上記スイッチのどれが閉じられているかによって決まる請求項２２に記載の位相信号の生成方法。
【請求項１】
早期位相信号とは位相の異なる複数の信号を生成するための位相混合回路であって、
共通出力ノードを有する電流源と、
１つまたは複数の遅延素子と、
上記遅延素子の１つまたは複数を、上記電流源の上記共通出力ノードに選択的に接続する１つまたは複数のスイッチとを備え、
上記早期位相信号がアクティブになった後、上記共通出力ノードの電圧レベルが閾値レベル未満に下がるのに要する時間は、上記１つまたは複数の遅延素子のどれが上記共通出力ノードと接続されるかに依存している位相混合回路。
【請求項２】
上記１つまたは複数の遅延素子は、上記早期位相信号がアクティブになるのに応答して、上記電流源の上記共通出力ノードからの電流の経路を提供するための少なくとも１つのトランジスタを備えている請求項１に記載の位相混合回路。
【請求項３】
上記少なくとも１つのトランジスタは、寸法の異なる複数のトランジスタを備えている請求項２に記載の位相混合回路。
【請求項４】
上記複数のトランジスタの寸法は、上記複数の信号の上記位相がほぼ等間隔となるように選択されている請求項３に記載の位相混合回路。
【請求項５】
上記１つまたは複数の遅延素子は、上記電流源の上記共通出力ノードと接続された少なくとも１つのコンデンサを備えている請求項１に記載の位相混合回路。
【請求項６】
上記少なくとも１つのコンデンサは、異なる容量を有する複数のコンデンサを備えている請求項５に記載の位相混合回路。
【請求項７】
上記コンデンサの容量は、上記複数の信号の上記位相がほぼ等間隔となるように選択されている請求項６に記載の位相混合回路。
【請求項８】
早期位相信号とは位相の異なる複数の信号を生成するための位相混合回路であって、
共通出力ノードおよび、上記早期位相信号に後続して後期位相信号がアクティブになったときに上記電流源を停止するための制御入力部を有する電流源と、
上記電流源の上記共通出力ノードと接続されている入力部を有する比較器と、
複数の遅延素子と、
上記早期位相信号がアクティブのときに上記共通出力ノードから出力される電流の経路と、
上記電流の経路を通る電流により上記共通出力ノードの電圧レベルが閾値レベル未満に下がるのに要する時間を変更するため、上記遅延素子の１つまたは複数を、上記電流源の上記共通出力ノードに選択的に接続するための複数のスイッチとを備えている位相混合回路。
【請求項９】
上記電流の経路は、入力として上記早期位相信号を受け取る少なくとも１つのトランジスタを備えている請求項８に記載の位相混合回路。
【請求項１０】
上記少なくとも１つのトランジスタは、上記スイッチの１つを介して、上記電流源の上記共通出力ノードと接続されている上記遅延素子の１つである請求項９に記載の位相混合回路。
【請求項１１】
上記少なくとも１つのトランジスタは、ＮＭＯＳトランジスタを備え、
上記電流源は、ＰＭＯＳトランジスタを備えている請求項９に記載の位相混合回路。
【請求項１２】
上記電流の経路は、入力として上記後期位相信号を受け取るための少なくとも１つのトランジスタを備えている請求項９に記載の位相混合回路。
【請求項１３】
上記１つまたは複数の遅延素子は、ほぼ等間隔の位相を有する複数の信号を生成するように構成されている請求項８に記載の位相混合回路。
【請求項１４】
入力信号に一致した出力信号を生成するための遅延ロックループ回路であって、
上記入力信号よりも１つまたは複数の単位遅延分だけ遅延された位相信号を提供するための遅延線と、
上記遅延線によって提供される早期位相信号と後期位相信号との間の位相を有する混合位相信号を生成するための位相混合回路と、
制御論理回路とを備え、
上記位相混合回路は、電流源と、上記電流源の共通出力ノードに選択的に接続される１つまたは複数の遅延素子とを有しており、
上記早期位相信号がアクティブになった後、上記共通出力ノードの電圧レベルが閾値レベル未満に下がるのに要する時間は、上記１つまたは複数の遅延素子のどれが上記共通出力ノードと接続されているかに依存しており、
上記制御論理回路は、上記入力信号と上記出力信号との間の歪みを監視し、上記歪みに基づいて、上記位相混合回路へ提供された上記早期位相信号および上記後期位相信号を選択するための、および、上記遅延素子の１つまたは複数を上記共通出力ノードに選択的に接続するための、１つまたは複数の制御信号を生成するように構成されている遅延ロックループ回路。
【請求項１５】
上記制御論理回路が、
（ａ）上記入力信号および上記出力信号が許容範囲内の誤差で一致しているかどうかを判断し、
（ｂ）一致していなければ、上記共通出力ノードに上記遅延素子の別の１つまたは複数を接続するように上記１つまたは複数の制御信号を修正し、
（ｃ）上記入力信号および上記出力信号が上記許容範囲内の誤差で一致するまでステップ（ａ）〜（ｂ）を繰り返すように設計されている請求項１４に記載の遅延ロックループ回路。
【請求項１６】
上記位相混合回路が、上記電流源の上記共通出力ノードと接続されている入力ノードを有する比較器をさらに備え、
上記共通出力ノードの電圧レベルの閾値レベルが、上記比較器の閾値レベルである請求項１４に記載の遅延ロックループ回路。
【請求項１７】
上記出力信号は、上記比較器の出力ノードにて生成される請求項１６に記載の遅延ロックループ回路。
【請求項１８】
１つまたは複数のメモリー素子と、上記１つまたは複数のメモリー素子から出力されるデータをクロック信号に同期させるための遅延ロックループ回路とを備えるダイナミックランダムアクセスメモリー（ＤＲＡＭ）デバイスであって、
上記遅延ロックループ回路は、
（ｉ）遅延線と、
（ｉｉ）位相混合回路と、
（ｉｉｉ）制御論理回路とを備え、
上記位相混合回路は、電流源と、上記電流源の共通出力ノードに選択的に接続される１つまたは複数の遅延素子とを有しており、
早期位相信号がアクティブになった後、上記共通出力ノードの電圧レベルが閾値レベル未満に下がるのに要する時間は、上記１つまたは複数の遅延素子のどれが上記共通出力ノードと接続されているかに依存しており、
上記制御論理回路は、上記入力信号と上記出力信号との間の歪みを監視し、上記歪みに基づいて、上記位相混合回路へ提供された上記早期位相信号および上記後期位相信号を選択するための、および、上記遅延素子の１つまたは複数を上記共通出力ノードに選択的に接続するための、１つまたは複数の制御信号を生成するように構成されているダイナミックランダムアクセスメモリーデバイス。
【請求項１９】
上記１つまたは複数の遅延素子は、寸法の異なる複数のトランジスタを備えている請求項１８に記載のダイナミックランダムアクセスメモリーデバイス。
【請求項２０】
上記１つまたは複数の遅延素子は、複数のコンデンサを備えている請求項１８に記載のダイナミックランダムアクセスメモリーデバイス。
【請求項２１】
上記複数のコンデンサは、上記メモリー素子において使用されるコンデンサと同じ型式である請求項２０に記載のダイナミックランダムアクセスメモリーデバイス。
【請求項２２】
早期位相信号および後期位相信号の位相の中間の位相を有する位相信号の生成方法であって、
上記早期位相信号がアクティブになったときに、上記早期位相信号を１つまたは複数のスイッチの制御入力部と接続することで、電流源の共通出力ノードから該１つまたは複数のスイッチを通る電流の経路を提供するステップと、
上記電流源の上記共通出力ノードに１つまたは複数の遅延素子を選択的に接続するため、１つまたは複数のスイッチを閉じるステップとを含み、
上記電流により上記共通出力ノードの電圧レベルが閾値レベル未満に下がるのに要する時間は、上記１つまたは複数のスイッチのどれが閉じられているかに依存している位相信号の生成方法。
【請求項２３】
上記後期位相信号がアクティブになったときに、上記電流源を停止するために、上記電流源の制御入力部に上記後期位相信号を接続するステップをさらに含む請求項２２に記載の位相信号の生成方法。
【請求項２４】
上記１つまたは複数の遅延素子は、１つまたは複数のトランジスタを備えている請求項２２に記載の位相信号の生成方法。
【請求項２５】
上記１つまたは複数のスイッチは、上記１つまたは複数のトランジスタを備えている請求項２４に記載の位相信号の生成方法。
【請求項２６】
上記１つまたは複数の遅延素子は、１つまたは複数のコンデンサを備えている請求項２２に記載の位相信号の生成方法。
【請求項２７】
上記後期位相信号は、単位遅延を介して上記早期位相信号に後続し、
上記スイッチおよび遅延素子は、上記単位遅延の所定割合分だけ上記早期位相信号とは位相の異なる遅延信号を提供するように構成されており、
どのような割合とするかは、上記スイッチのどれが閉じられているかによって決まる請求項２２に記載の位相信号の生成方法。
【図１】
【図２】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８】
【図３Ａ】
【図５】
【図２】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８】
【図３Ａ】
【図５】
【公表番号】特表２００７−５０２０６７（Ｐ２００７−５０２０６７Ａ）
【公表日】平成１９年２月１日（２００７．２．１）
【国際特許分類】
【出願番号】特願２００６−５２３００３（Ｐ２００６−５２３００３）
【出願日】平成１６年９月３０日（２００４．９．３０）
【国際出願番号】ＰＣＴ／ＥＰ２００４／０１０９４１
【国際公開番号】ＷＯ２００５／０４８４５５
【国際公開日】平成１７年５月２６日（２００５．５．２６）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
【公表日】平成１９年２月１日（２００７．２．１）
【国際特許分類】
【出願日】平成１６年９月３０日（２００４．９．３０）
【国際出願番号】ＰＣＴ／ＥＰ２００４／０１０９４１
【国際公開番号】ＷＯ２００５／０４８４５５
【国際公開日】平成１７年５月２６日（２００５．５．２６）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
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