遅延回路
【課題】矩形波を入力される遅延回路において、入力信号にノイズパルスが存在すると、出力信号のジッターが生じる。
【解決手段】シュミットコンパレータ102からの出力信号VdoでスイッチSW3を制御し、コンデンサCstへの充電電流を供給する電流源I1と、放電電流を供給する電流源I2とのいずれかを選択する。入力信号VdiでスイッチSW1,SW2を制御することで、選択された電流源からの電流供給がオン/オフされる。シュミットコンパレータ102はコンデンサCstの電圧Vstに応じてVdoを切り替える。Vdiの立ち上がり時には、VdiのHレベル期間にてコンデンサCstへ充電電流を供給し、Vdiの立ち下がり時には、VdiのLレベル期間にてコンデンサCstへ放電電流を供給する。
【解決手段】シュミットコンパレータ102からの出力信号VdoでスイッチSW3を制御し、コンデンサCstへの充電電流を供給する電流源I1と、放電電流を供給する電流源I2とのいずれかを選択する。入力信号VdiでスイッチSW1,SW2を制御することで、選択された電流源からの電流供給がオン/オフされる。シュミットコンパレータ102はコンデンサCstの電圧Vstに応じてVdoを切り替える。Vdiの立ち上がり時には、VdiのHレベル期間にてコンデンサCstへ充電電流を供給し、Vdiの立ち下がり時には、VdiのLレベル期間にてコンデンサCstへ放電電流を供給する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、矩形波を遅延させる遅延回路に関する。
【背景技術】
【0002】
矩形波を遅延させる遅延回路は、例えば、遅延同期ループ回路(Delay Locked Loop:DLL)に用いられる。図7は、DLLの構成を示すブロック図である。DLLは、位相比較器(Phase Detector:PD)2、チャージポンプ4、コンデンサC、電圧制御遅延線(Voltage Controlled Delay Line:VCDL)6を有する。
【0003】
矩形波の入力信号Vinは位相比較器2と電圧制御遅延線6とに入力される。電圧制御遅延線6は、Vinを遅延制御信号Vcntに応じた量、遅延させた遅延信号Vdlを位相比較器2へ出力する。位相比較器2は、VinとVdlとの位相差に応じた幅のパルスからなる差信号を生成し、チャージポンプ4へ出力する。
【0004】
チャージポンプ4は、位相比較器2からの差信号を電流に変換し、例えば、差信号におけるパルスがH(High)レベルである期間はコンデンサCを充電する向きの電流を生成し、パルスがL(Low)レベルである期間はコンデンサCを放電する向きの電流を生成する。コンデンサCは、チャージポンプ4の出力電流を積分し、その積分結果に応じた電圧(誤差信号)を生成する。誤差信号は、遅延制御信号Vcntとして電圧制御遅延線6に供給される。
【0005】
電圧制御遅延線6は、遅延制御信号Vcntに基づいて、複数の遅延セルが直列接続された構成からなる。図8は遅延セルの回路図である。図8に示す遅延セルは、トランジスタM01,M02を差動対とする差動増幅回路を有する。差動対への入力信号Vcinとして前段のセルの差動出力が入力される。トランジスタM01,M02にはそれぞれ負荷抵抗として機能するトランジスタM03,M04が接続される。トランジスタM03,M04は、三極管領域で使用され、それらのオン抵抗Ronはゲートに印加される遅延制御信号Vcntにより制御される。遅延セルの出力端子と接地との間の容量をCtとすると、差動増幅回路の出力信号Vcoutは、Ron及びCtからなるRC回路の時定数τ(≡Ron・Ct)に応じた遅延を生じる。例えば、トランジスタM03,M04がpチャネルMOSトランジスタである場合、電圧Vcntが正領域で大きくなるとオン抵抗Ronも増加し、τが増加する結果、電圧制御遅延線6の遅延時間は長くなる。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2008−136031号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
上述した従来の電圧制御遅延線6は、入力信号Vinがノイズパルスを含んでいる場合、その遅延信号Vdlにもノイズパルスを生じ得る。例えば、周波数変調(Frequency Modulation:FM)信号を、その振動に同期したパルス信号に変換する場合を説明する。図9(a)に示すノイズを含んでいないFM信号10を、振幅の中心に設定した閾値に応じて二値化すると、図9(b)に示すようにFM信号10の半周期毎にHレベルとLレベルとが切り替わるパルス信号12が生成される。これに対し、本来のFM信号10の波形にノイズ成分16が重畳した図10(a)に示すようなFM信号14を二値化すると、図10(b)に示すように、本来のFM信号10が閾値と交差するタイミングの近傍では、ノイズ成分16に起因した短い幅のパルス(ノイズパルス18)が生じ得る。このノイズパルス18を伴ったパルス信号20を、図9(b)のパルス信号12と比べると、パルス信号20は時間軸方向に揺らいでいるような状態となる。このパルス信号20を従来の電圧制御遅延線6に入力すると、その出力信号である遅延されたパルス信号にもノイズパルスが現れ、揺らいだ状態となる。このノイズパルスの存在は、遅延されたパルス信号に対する後続の信号処理にてジッターの原因となり、信号処理の精度・信頼性の低下を招くという問題があった。
【0008】
図11は、従来の電圧制御遅延線6を用いたDLLにおける問題点を説明するための信号波形の模式図である。図11(a)は入力信号Vinを表している。このVinはノイズパルス18を伴ったパルス信号20である。図11(b)は電圧制御遅延線6が出力する遅延信号Vdlを表している。上述したようにVdlの信号レベルの切り替わり(立ち上がり、立ち下がり)の部分には、ノイズパルス18に対応して細かい周期で切り替わるノイズパルス22が現れる。位相比較器2は、VinとVdlとの位相差に応じた信号Vpdとして、VinとVdlとの排他的論理和で表される信号を出力する。図11(c)は、この位相比較器2からの信号Vpdに対するチャージポンプ4の出力電流Icpを表している。電流Icpには、ノイズパルス18,22の波形に対応するノイズパルス24,26が現れる。コンデンサCは電流Icpを積分し、遅延制御信号Vcntを生成する。図11(d)は、遅延制御信号Vcntの変化を表している。Vcntはチャージポンプ4の出力電流Icpが充電方向の期間では上昇し(波形28)、Icpが放電方向の期間では下降する(波形30)。ここで、ノイズパルス24,26の期間では、充電と放電とがほぼ相殺する結果、Vcntはほぼ平坦な波形32,34となる。このVcntが平坦になる期間では、電圧制御遅延線6の遅延量が変化せず、DLLのループ制御が機能しない不感帯が発生するという問題があった。
【0009】
また、VinをFM信号とした場合、Vcntに基づいて当該FM信号の復調信号を得ることができる。この場合に、上述のノイズパルスに起因する平坦な期間の存在は復調信号のゲインの低下を招き、S/N比が低下するという問題があった。
【0010】
本発明は上記問題点を解決するためになされたものであり、ノイズパルスに起因した遅延量の揺らぎが低減される遅延回路を提供し、ひいては、DLLの精度・信頼性の向上、及びDLLを用いたFM復調器のS/N比の向上を図ることを目的とする。
【課題を解決するための手段】
【0011】
本発明に係る遅延回路は、入力信号における2つのレベル相互間の切り替わりに対して、出力信号のレベルを遅延させてものであって、前記出力信号が前記入力信号の第1の入力レベルに対応付けられた第1の出力レベルである期間において、前記入力信号が第2の入力レベルである期間の積算値に応じて所定の評価対象量を増加させ、前記評価対象量が所定の上側閾値を超えると前記出力信号を前記第1の出力レベルから前記第2の出力レベルに切り替え、一方、前記出力信号が前記第2の入力レベルに対応付けられた第2の出力レベルである期間において、前記入力信号が第1の入力レベルである期間の積算値に応じて前記評価対象量を減少させ、前記評価対象量が前記上側閾値より低く設定された下側閾値を下回ると、前記出力信号を前記第2の出力レベルから前記第1の出力レベルに切り替える。
【発明の効果】
【0012】
本発明によれば、ノイズパルスに起因した遅延量の揺らぎが低減される遅延回路が提供される。
【図面の簡単な説明】
【0013】
【図1】本発明の実施形態であるFM復調器の概略の構成を示すブロック図である。
【図2】位相比較器及びチャージポンプの概略の回路図である。
【図3】本発明の実施形態におけるDLLの動作を説明する信号波形の模式図である。
【図4】本発明に係る遅延回路を示す概略の回路図である。
【図5】図4の遅延回路の動作を説明するための模式的な信号波形図である。
【図6】本発明に係る遅延回路の他の構成を示す概略の回路図である。
【図7】従来のDLLの構成を示すブロック図である。
【図8】従来の電圧制御遅延線を構成する遅延セルの回路図である。
【図9】ノイズを含んでいないFM信号及び、当該信号を二値化した波形を示す模式図である。
【図10】ノイズが重畳したFM信号及び、当該信号を二値化した波形を示す模式図である。
【図11】従来の電圧制御遅延線を用いたDLLにおける問題点を説明するための信号波形の模式図である。
【発明を実施するための形態】
【0014】
以下、本発明の実施の形態(以下実施形態という)である遅延回路、DLL、及びFM復調器について、図面に基づいて説明する。図1は、本発明の実施形態であるFM復調器50の概略の構成を示すブロック図である。FM復調器50は、波形変換回路52、DLL54を有する。DLL54は、本発明に係る遅延同期ループ回路の実施形態であり、位相比較器56、チャージポンプ58、コンデンサC、遅延部60を有する。
【0015】
波形変換回路52は、アナログ信号のFM信号Vfmを入力され、その振動を二値化したパルス信号Vsqを生成する。例えば、波形変換回路52は、FM信号Vfmの振幅の中心レベルを閾値とする比較器からなり、Vfmが閾値を下回る期間にてLレベルを出力し、一方、Vfmが閾値以上である期間にてHレベルを出力する。パルス信号VsqはDLL54の入力信号となる。
【0016】
DLL54への入力信号であるパルス信号Vsqは位相比較器56と遅延部60とに入力される。遅延部60は、Vsqを遅延制御信号Vcntに応じた量、遅延させた遅延信号Vdlを位相比較器56へ出力する。位相比較器56は、VsqとVdlとの位相差に応じた幅のパルスからなる差信号を生成し、チャージポンプ58へ出力する。
【0017】
チャージポンプ58及びコンデンサCは、位相比較器56の出力に基づいて遅延部60への制御信号(遅延制御信号Vcnt)を生成するループフィルタを構成する。チャージポンプ58は、位相比較器56からの位相比較結果信号を電流に変換し、例えば、差信号におけるパルスがHレベルである期間はコンデンサCを充電する向きの電流を生成し、パルスがLレベルである期間はコンデンサCを放電する向きの電流を生成する。コンデンサCは、チャージポンプ58の出力電流を積分し、その積分結果に応じた電圧(誤差信号)を生成する。この誤差信号が、遅延制御信号Vcntとして遅延部60に供給される。
【0018】
DLL54は、フィードバック制御により、周波数変調されているパルス信号Vsqに同期するように動作する。その結果、DLL54における遅延部60への遅延制御信号Vcntは、Vsqの周波数偏移量に応じた電圧を有し、FM復調器50はこのVcntをFM信号Vfmの復調信号Vdemoとして出力する。
【0019】
図2は、位相比較器56及びチャージポンプ58の概略の回路図である。位相比較器56は、パルス信号Vsqと遅延信号Vdlとを入力され、それらの位相を比較し、位相差に応じた差信号をチャージポンプ58へ出力する。チャージポンプ58は、差信号に応じた電流を生成し出力する。
【0020】
位相比較器56は、ギルバートセル型ミキサ回路からなる。この回路は、二重平衡型乗算回路であり、定電流源I0にそれぞれのソースが共通に接続されたnチャネルMOSトランジスタM1,M2からなる差動対70と、トランジスタM1のドレインにそれぞれのソースが共通に接続されたnチャネルMOSトランジスタM3,M4からなる差動対72、及びトランジスタM2のドレインにそれぞれのソースが共通に接続されたnチャネルMOSトランジスタM5,M6からなる差動対74とを有する。例えば、差動対70はトランジスタM1,M2のゲートに差動信号の形式でパルス信号Vsqを入力され、差動対72,74はトランジスタM3,M6のゲートとトランジスタM4,M5のゲートとに差動信号の形式で遅延信号Vdlを入力される。
【0021】
位相比較器56は、VsqとVdlとの積に応じた信号を生成し、当該信号を差信号としてチャージポンプ58へ出力する。具体的には、トランジスタM1のゲートに印加されるVsqのH/LレベルとトランジスタM3,M6のゲートに印加されるVdlのH/Lレベルの組み合わせ(Vsq,Vdl)が(H,H)及び(L,L)の場合にトランジスタM3,M5それぞれのドレインに共通に接続されたpチャネルMOSトランジスタM7に電流I0が流れ、一方、(H,L)及び(L,H)の場合にトランジスタM4,M6それぞれのドレインに共通に接続されたpチャネルMOSトランジスタM8に電流I0が流れる。これらトランジスタM7,M8に流れる電流(又はそれらのゲート電位)が差信号を構成する。
【0022】
チャージポンプ58は、トランジスタM7と対をなしカレントミラー回路を構成するトランジスタM9と、トランジスタM8と対をなしカレントミラー回路を構成するトランジスタM10と、トランジスタM11,M12により構成されるカレントミラー回路とを有する。トランジスタM10には、トランジスタM8に流れる電流が複製され、この電流はチャージポンプ58の出力端子Ncpへ向かって流れる。トランジスタM9とトランジスタM11とはチャネルを直列に接続され、トランジスタM8の電流は2つのカレントミラー回路で折り返されて、トランジスタM12にトランジスタM8の電流が複製される。トランジスタM12は、出力端子NcpからトランジスタM12へ向かう方向の電流を生じる。
【0023】
図3は、DLL54の動作を説明する信号波形の模式図である。図3(a)はパルス信号Vsqを表している。このVsqはノイズパルス80,82を伴ったパルス信号を表している。図3(b)は遅延信号Vdlを表している。後述するように、Vdlの信号レベルの切り替わり(立ち上がり、立ち下がり)の部分からは、ノイズパルス80,82に対応するノイズパルスが除去される。
【0024】
図3(c)は、チャージポンプ58の出力電流Icpを表している。(Vsq,Vdl)が(H,H)及び(L,L)の場合に、Icpは正の電流でありコンデンサCを充電する方向に流れ、一方、(H,L)及び(L,H)の場合にIcpは負の電流でありコンデンサCを放電する方向に流れる。なお、両状態でのIcpの絶対値は、基本的に互いに等しくなるように設定される。
【0025】
コンデンサCは電流Icpを積分し、遅延制御信号Vcntを生成する。図3(d)は、遅延制御信号Vcntの変化を表している。Vcntはチャージポンプ58の出力電流Icpが正の期間では上昇し(波形90)、Icpが負の期間では下降する(波形92)。
【0026】
遅延部60は本発明に係る遅延回路100を用いて構成される。遅延回路100は、その入力信号Vdiにおける2つのレベルH,L相互間の切り替わりに対して、その出力信号Vdoのレベルを遅延させて切り替える遅延回路である。遅延回路100は、入力信号Vdiを遅延させた信号を反転させて出力する構成とすることもできるが、ここでは当該反転は行わずに、入力信号Vdiを単純に遅延させて出力する構成とする。
【0027】
この単純に遅延させる構成では、入力信号VdiのLレベル(第1の入力レベル)に対し、出力信号Vdoの第1の出力レベルとしてLレベルを対応付け、入力信号VdiのHレベル(第2の入力レベル)に対し、出力信号Vdoの第2の出力レベルとしてHレベルを対応付ける。遅延回路100は、出力信号VdoがLレベルである期間において、入力信号VdiがHレベルである期間の積算値に応じて所定の評価対象量Esを増加させ、この評価対象量Esが所定の上側閾値Vth1を超えると出力信号VdoをLレベルからHレベルに切り替える。一方、出力信号VdoがHレベルである期間において、入力信号VdiがLレベルである期間の積算値に応じて評価対象量Esを減少させ、評価対象量Esが上側閾値Vth1より低く設定された下側閾値Vth2を下回ると、出力信号VdoをHレベルからLレベルに切り替える。
【0028】
図4は、本発明の遅延回路の実施形態である遅延回路100を示す概略の回路図である。遅延回路100は、入力信号Vdiとしてパルス信号Vsqを入力され、出力信号Vdoとして遅延信号Vdlを出力する。この遅延回路100は、シュミットコンパレータ102(シュミットトリガ型比較器)、コンデンサCst及び充放電回路104を有する。
【0029】
コンデンサCstは、入力信号Vdiに応じて充放電回路104により充放電され、充電量に応じた電圧Vstを生じる。この電圧Vstが遅延回路100における評価対象量Esとなる。電圧Vstはシュミットコンパレータ102の入力電圧とされる。後述する動作から理解されるように、遅延回路100は、コンデンサCstの充放電に要する時間に応じた遅延を発生させる。
【0030】
シュミットコンパレータ102は、入力電圧Vstに関して上側閾値Vth1及び下側閾値Vth2を設定され、Vstが上側閾値Vth1を超えると出力信号VdoをLレベルからHレベルに切り替え、Vstが下側閾値Vth2を下回ると出力信号VdoをHレベルからLレベルに切り替える。
【0031】
充放電回路104は、コンデンサCstを充電する充電電流及びコンデンサCstを放電する放電電流を択一的に出力する。具体的には、充放電回路104は、出力信号VdoがLレベルであり、かつ入力信号VdiがH入力レベルである期間にて選択的に充電電流を出力し、出力信号VdoがHレベルであり、かつ入力信号VdiがL入力レベルである期間にて選択的に放電電流を出力する。
【0032】
図4に示す充放電回路104は、電流源I1,I2、スイッチSW1〜SW3及びインバータ106を有する。電流源I1は正電圧VddとコンデンサCstとの間に設けられ、充電電流を生成する。一方、電流源I2は接地電位GNDとコンデンサCstとの間に設けられ、放電電流を生成する。
【0033】
スイッチSW3は、電流源I1と電流源I2とのいずれをコンデンサCstに接続するかを選択するスイッチ(充放電選択スイッチ)である。スイッチSW3は出力信号Vdoにより制御され、出力信号VdoがLレベルのとき電流源I1を選択し、一方、Hレベルのとき電流源I2を選択する。
【0034】
スイッチSW1は、電流源I1とスイッチSW3との間に直列に接続され、入力信号VdiがHレベルである期間に選択的にオン状態となるスイッチ(充電制御スイッチ)である。例えば、スイッチSW1は、ゲートに入力信号Vdiを印加されるnチャネルMOSトランジスタで構成することができる。
【0035】
スイッチSW2は、電流源I2とスイッチSW3との間に直列に接続され、入力信号VdiがLレベルである期間に選択的にオン状態となるスイッチ(放電制御スイッチ)である。スイッチSW2はスイッチSW1と同様、nチャネルMOSトランジスタで構成され、インバータ106で反転された入力信号Vdiをゲートに印加され、スイッチSW1とは相補的にオン/オフ状態を制御される。
【0036】
図5は、遅延回路100の動作を説明するための模式的な信号波形図である。図5(a)は入力信号Vsq(Vdi)の波形であり、パルス110がノイズパルス80,82を伴わない理想的な波形である場合を示している。この波形に対して、実際には、入力信号Vsqには、その信号レベルの切り替わり(立ち上がり、立ち下がり)の部分にノイズパルス80,82が伴い得る。図5(b)はこのノイズパルス80,82を伴った入力信号Vsqのパルス110aの模式的な波形を示している。
【0037】
図5(c)は、コンデンサCstの電圧Vstの信号波形を示しており、図5(b)の入力信号に対するVstの変化を実線112で示し、図5(a)の入力信号に対するVstの変化を破線114で示している。図5(d)は、シュミットコンパレータ102の出力信号Vdl(Vdo)の波形を示している。
【0038】
図5(a)に示すように理想的な入力信号VsqにおいてLレベルからHレベルとなり、その後、HレベルからLレベルとなる過程での遅延回路100の動作を時間の経過に従って順に説明する。
【0039】
Vsq及びVdlがLレベルの状態(例えば、時刻t0)では、スイッチSW3は電流源I1を選択し、かつスイッチSW1はオフ状態である。この状態では、コンデンサCstには充電電流及び放電電流は流れず、Vstは基本的には変化しない。
【0040】
次に、図5(a)に示す入力信号Vsqの立ち上がりのタイミングt1を経過すると、理想的なパルス110に対しては、スイッチSW1がオン状態に維持される。すると、コンデンサCstが充電されてVstは上昇し、Vstが上側閾値Vth1を超えると(時刻t2)、シュミットコンパレータ102が状態を切り替え、出力信号VdlがHレベルとなる。一方、ノイズパルスを有する入力信号Vsqは、時刻t1を跨る期間にてノイズパルス80を生じる。このノイズパルス80が生じる期間のうちHレベルとなる期間ではスイッチSW1がオン状態となり、コンデンサCstに充電電流が流れてVstは上昇するが、ノイズパルス80が生じる期間のうちLレベルとなる期間では、コンデンサCstは充放電されずVstの上昇は停止される。その結果、Vstは、ノイズパルス80の開始により時刻t1に先行して上昇し始めるが、その上昇は比較的緩やかとなる。例えば、FM信号Vinから波形変換回路52により生成されるパルス信号Vsqにおいてノイズパルス80の発生期間でのデューティ比はおよそ50%となり、Vstが上側閾値Vth1に達する時刻は、理想的なVsqの場合と大体同じとなる。つまり、実線112の信号が上側閾値Vth1に達する時刻と破線114の信号が上側閾値Vth1に達する時刻との差は、ノイズパルス80の発生期間に比べて縮小され、ノイズパルス80に起因する出力信号Vdlの立ち上がりタイミングの揺らぎが抑制される。
【0041】
VstがVth1を超え、VdlがHレベルに切り替えられると、スイッチSW3は電流源I2を選択する。Vsq及びVdlがHレベルの状態(例えば、時刻t3)では、スイッチSW3は電流源I2を選択し、かつスイッチSW2がオフ状態である。この状態では、コンデンサCstには充電電流及び放電電流は流れず、Vstは基本的には変化しない。
【0042】
次に、図5(a)に示す入力信号Vsqの立ち下がりのタイミングt4を経過すると、理想的なパルス110に対しては、スイッチSW2がオン状態に維持される。すると、コンデンサCstは放電され、比較的速やかにVstは下降し、Vstが下側閾値Vth2を超えると(時刻t5)、シュミットコンパレータ102が状態を切り替え、出力信号VdlがLレベルとなる。一方、ノイズパルスを有する入力信号Vsqは、時刻t4を跨る期間にてノイズパルス82を生じる。このノイズパルス82が生じる期間のうちLレベルとなる期間ではスイッチSW2がオン状態となり、コンデンサCstに放電電流が流れてVstが下降するが、ノイズパルス82が生じる期間のうちHレベルとなる期間では、コンデンサCstは充放電されずVstの下降は停止される。その結果、Vstは、ノイズパルス82の開始により時刻t4に先行して下降し始めるが、その下降は比較的緩やかとなる。例えば、FM信号Vinから波形変換回路52により生成されるパルス信号Vsqにおいてノイズパルス82の発生期間でのデューティ比はおよそ50%となり、Vstが下側閾値Vth2に達する時刻は、理想的なVsqの場合と大体同じとなる。つまり、実線112の信号が下側閾値Vth2に達する時刻と破線114の信号が下側閾値Vth2に達する時刻との差は、ノイズパルス82の発生期間に比べて縮小され、ノイズパルス82に起因する出力信号Vdlの立ち下がりタイミングの揺らぎが抑制される。
【0043】
上述した遅延回路100の動作により、遅延信号Vdlの信号レベルの切り替わり(立ち上がり、立ち下がり)の部分からは、ノイズパルス80,82に対応するノイズパルスが除去される(図3(b)参照)。また、ノイズパルス80,82に起因する出力信号Vdlの切り替わりタイミングの揺らぎが抑制される。
【0044】
電流源I1,I2を可変電流源とし、その供給電流量を遅延制御信号Vcntに応じて変えることで、遅延回路100における遅延時間を制御することができる。遅延時間は、位相比較器56での位相比較結果に基づいて生成される遅延制御信号Vcntにより、パルス信号Vsqに対する遅延信号Vdlの位相差が90°に維持されるようにフィードバック制御される。
【0045】
遅延信号Vdlからノイズパルス80,82に対応するノイズパルスが除去されるので、遅延信号Vdlの切り替わり(時刻t2,t5)に同期した電流Icpの正から負への反転時に、電流Icpの短周期の反転(図11(c)におけるノイズパルス26)の発生が抑制される。その結果、遅延制御信号Vcntの上昇(図3(d)の波形90)と下降(図3(d)の波形92)との間に、平坦な期間(図11(d)における波形34)が生じにくく、DLL54のループ制御の不感帯の発生が抑制され、また、FM復調器50の復調信号VdemoのS/N比の向上が図られる。
【0046】
上述のDLL54の構成では、パルス信号Vsqの信号レベルの切り替わり時のノイズパルス80,82に対応するノイズパルス84が電流Icpに残存している(図3(c))。このノイズパルス84は、遅延部60に設ける遅延回路100と同様の遅延回路であって、遅延量が固定されたものを、波形変換回路52又は位相比較器56の後ろに設ければ、除去することができる。これにより、遅延制御信号Vcntの下降と上昇との間における平坦な期間の発生が抑制され、上述のDLL54のループ制御の不感帯抑制、及びFM復調器50の復調信号VdemoのS/N比向上が一層好適に実現される。
【0047】
なお、遅延部60は、遅延回路100と、例えば従来の電圧制御遅延線6のような他の遅延回路とを直列に接続した構成としてもよい。この場合、遅延回路100は遅延量を固定として、他の遅延回路を遅延制御信号Vcntにより遅延量を制御可能な回路とすることもできる。
【0048】
図6は、本発明に係る遅延回路の他の構成を示す概略の回路図である。図6の遅延回路120が図4の遅延回路100と相違する点は、充放電回路104に代えて充放電回路122を有する点である。充放電回路122は、nチャネルMOSトランジスタM20,M21からなる差動対124と、トランジスタM22,M23からなるカレントミラー回路126と、電流源I3と、スイッチSW4,SW5と、インバータ128,130とを用いて構成される。トランジスタM20,M21それぞれのソースは、スイッチSW5を介して電流源I3に接続される。トランジスタM20の電流はカレントミラー回路126で折り返され、コンデンサCstへの充電電流とされる。一方、トランジスタM21の電流はコンデンサCstへの放電電流とされる。
【0049】
電流源I3から差動対124への電流供給は、入力信号Vdiで制御されるスイッチSW5でオン/オフされる。
【0050】
例えば、スイッチSW5は、nチャネルMOSトランジスタで構成される。そのゲートには、出力信号VdoがLレベルのとき、入力信号Vdiがそのままの極性で印加される。一方、出力信号VdoがHレベルのときは、インバータ130により反転された入力信号VdiがスイッチSW5に印加される。出力信号Vdoで制御されるスイッチSW4は、スイッチSW5へ入力信号Vdiを反転させずに印加するか、反転させて印加するかを切り替える。
【符号の説明】
【0051】
50 FM復調器、52 波形変換回路、54 DLL、56 位相比較器、58 チャージポンプ、60 遅延部、70,72,74,124 差動対、100 遅延回路、102 シュミットコンパレータ、104 充放電回路、106,128,130 インバータ、122 充放電回路、126 カレントミラー回路。
【技術分野】
【0001】
本発明は、矩形波を遅延させる遅延回路に関する。
【背景技術】
【0002】
矩形波を遅延させる遅延回路は、例えば、遅延同期ループ回路(Delay Locked Loop:DLL)に用いられる。図7は、DLLの構成を示すブロック図である。DLLは、位相比較器(Phase Detector:PD)2、チャージポンプ4、コンデンサC、電圧制御遅延線(Voltage Controlled Delay Line:VCDL)6を有する。
【0003】
矩形波の入力信号Vinは位相比較器2と電圧制御遅延線6とに入力される。電圧制御遅延線6は、Vinを遅延制御信号Vcntに応じた量、遅延させた遅延信号Vdlを位相比較器2へ出力する。位相比較器2は、VinとVdlとの位相差に応じた幅のパルスからなる差信号を生成し、チャージポンプ4へ出力する。
【0004】
チャージポンプ4は、位相比較器2からの差信号を電流に変換し、例えば、差信号におけるパルスがH(High)レベルである期間はコンデンサCを充電する向きの電流を生成し、パルスがL(Low)レベルである期間はコンデンサCを放電する向きの電流を生成する。コンデンサCは、チャージポンプ4の出力電流を積分し、その積分結果に応じた電圧(誤差信号)を生成する。誤差信号は、遅延制御信号Vcntとして電圧制御遅延線6に供給される。
【0005】
電圧制御遅延線6は、遅延制御信号Vcntに基づいて、複数の遅延セルが直列接続された構成からなる。図8は遅延セルの回路図である。図8に示す遅延セルは、トランジスタM01,M02を差動対とする差動増幅回路を有する。差動対への入力信号Vcinとして前段のセルの差動出力が入力される。トランジスタM01,M02にはそれぞれ負荷抵抗として機能するトランジスタM03,M04が接続される。トランジスタM03,M04は、三極管領域で使用され、それらのオン抵抗Ronはゲートに印加される遅延制御信号Vcntにより制御される。遅延セルの出力端子と接地との間の容量をCtとすると、差動増幅回路の出力信号Vcoutは、Ron及びCtからなるRC回路の時定数τ(≡Ron・Ct)に応じた遅延を生じる。例えば、トランジスタM03,M04がpチャネルMOSトランジスタである場合、電圧Vcntが正領域で大きくなるとオン抵抗Ronも増加し、τが増加する結果、電圧制御遅延線6の遅延時間は長くなる。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2008−136031号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
上述した従来の電圧制御遅延線6は、入力信号Vinがノイズパルスを含んでいる場合、その遅延信号Vdlにもノイズパルスを生じ得る。例えば、周波数変調(Frequency Modulation:FM)信号を、その振動に同期したパルス信号に変換する場合を説明する。図9(a)に示すノイズを含んでいないFM信号10を、振幅の中心に設定した閾値に応じて二値化すると、図9(b)に示すようにFM信号10の半周期毎にHレベルとLレベルとが切り替わるパルス信号12が生成される。これに対し、本来のFM信号10の波形にノイズ成分16が重畳した図10(a)に示すようなFM信号14を二値化すると、図10(b)に示すように、本来のFM信号10が閾値と交差するタイミングの近傍では、ノイズ成分16に起因した短い幅のパルス(ノイズパルス18)が生じ得る。このノイズパルス18を伴ったパルス信号20を、図9(b)のパルス信号12と比べると、パルス信号20は時間軸方向に揺らいでいるような状態となる。このパルス信号20を従来の電圧制御遅延線6に入力すると、その出力信号である遅延されたパルス信号にもノイズパルスが現れ、揺らいだ状態となる。このノイズパルスの存在は、遅延されたパルス信号に対する後続の信号処理にてジッターの原因となり、信号処理の精度・信頼性の低下を招くという問題があった。
【0008】
図11は、従来の電圧制御遅延線6を用いたDLLにおける問題点を説明するための信号波形の模式図である。図11(a)は入力信号Vinを表している。このVinはノイズパルス18を伴ったパルス信号20である。図11(b)は電圧制御遅延線6が出力する遅延信号Vdlを表している。上述したようにVdlの信号レベルの切り替わり(立ち上がり、立ち下がり)の部分には、ノイズパルス18に対応して細かい周期で切り替わるノイズパルス22が現れる。位相比較器2は、VinとVdlとの位相差に応じた信号Vpdとして、VinとVdlとの排他的論理和で表される信号を出力する。図11(c)は、この位相比較器2からの信号Vpdに対するチャージポンプ4の出力電流Icpを表している。電流Icpには、ノイズパルス18,22の波形に対応するノイズパルス24,26が現れる。コンデンサCは電流Icpを積分し、遅延制御信号Vcntを生成する。図11(d)は、遅延制御信号Vcntの変化を表している。Vcntはチャージポンプ4の出力電流Icpが充電方向の期間では上昇し(波形28)、Icpが放電方向の期間では下降する(波形30)。ここで、ノイズパルス24,26の期間では、充電と放電とがほぼ相殺する結果、Vcntはほぼ平坦な波形32,34となる。このVcntが平坦になる期間では、電圧制御遅延線6の遅延量が変化せず、DLLのループ制御が機能しない不感帯が発生するという問題があった。
【0009】
また、VinをFM信号とした場合、Vcntに基づいて当該FM信号の復調信号を得ることができる。この場合に、上述のノイズパルスに起因する平坦な期間の存在は復調信号のゲインの低下を招き、S/N比が低下するという問題があった。
【0010】
本発明は上記問題点を解決するためになされたものであり、ノイズパルスに起因した遅延量の揺らぎが低減される遅延回路を提供し、ひいては、DLLの精度・信頼性の向上、及びDLLを用いたFM復調器のS/N比の向上を図ることを目的とする。
【課題を解決するための手段】
【0011】
本発明に係る遅延回路は、入力信号における2つのレベル相互間の切り替わりに対して、出力信号のレベルを遅延させてものであって、前記出力信号が前記入力信号の第1の入力レベルに対応付けられた第1の出力レベルである期間において、前記入力信号が第2の入力レベルである期間の積算値に応じて所定の評価対象量を増加させ、前記評価対象量が所定の上側閾値を超えると前記出力信号を前記第1の出力レベルから前記第2の出力レベルに切り替え、一方、前記出力信号が前記第2の入力レベルに対応付けられた第2の出力レベルである期間において、前記入力信号が第1の入力レベルである期間の積算値に応じて前記評価対象量を減少させ、前記評価対象量が前記上側閾値より低く設定された下側閾値を下回ると、前記出力信号を前記第2の出力レベルから前記第1の出力レベルに切り替える。
【発明の効果】
【0012】
本発明によれば、ノイズパルスに起因した遅延量の揺らぎが低減される遅延回路が提供される。
【図面の簡単な説明】
【0013】
【図1】本発明の実施形態であるFM復調器の概略の構成を示すブロック図である。
【図2】位相比較器及びチャージポンプの概略の回路図である。
【図3】本発明の実施形態におけるDLLの動作を説明する信号波形の模式図である。
【図4】本発明に係る遅延回路を示す概略の回路図である。
【図5】図4の遅延回路の動作を説明するための模式的な信号波形図である。
【図6】本発明に係る遅延回路の他の構成を示す概略の回路図である。
【図7】従来のDLLの構成を示すブロック図である。
【図8】従来の電圧制御遅延線を構成する遅延セルの回路図である。
【図9】ノイズを含んでいないFM信号及び、当該信号を二値化した波形を示す模式図である。
【図10】ノイズが重畳したFM信号及び、当該信号を二値化した波形を示す模式図である。
【図11】従来の電圧制御遅延線を用いたDLLにおける問題点を説明するための信号波形の模式図である。
【発明を実施するための形態】
【0014】
以下、本発明の実施の形態(以下実施形態という)である遅延回路、DLL、及びFM復調器について、図面に基づいて説明する。図1は、本発明の実施形態であるFM復調器50の概略の構成を示すブロック図である。FM復調器50は、波形変換回路52、DLL54を有する。DLL54は、本発明に係る遅延同期ループ回路の実施形態であり、位相比較器56、チャージポンプ58、コンデンサC、遅延部60を有する。
【0015】
波形変換回路52は、アナログ信号のFM信号Vfmを入力され、その振動を二値化したパルス信号Vsqを生成する。例えば、波形変換回路52は、FM信号Vfmの振幅の中心レベルを閾値とする比較器からなり、Vfmが閾値を下回る期間にてLレベルを出力し、一方、Vfmが閾値以上である期間にてHレベルを出力する。パルス信号VsqはDLL54の入力信号となる。
【0016】
DLL54への入力信号であるパルス信号Vsqは位相比較器56と遅延部60とに入力される。遅延部60は、Vsqを遅延制御信号Vcntに応じた量、遅延させた遅延信号Vdlを位相比較器56へ出力する。位相比較器56は、VsqとVdlとの位相差に応じた幅のパルスからなる差信号を生成し、チャージポンプ58へ出力する。
【0017】
チャージポンプ58及びコンデンサCは、位相比較器56の出力に基づいて遅延部60への制御信号(遅延制御信号Vcnt)を生成するループフィルタを構成する。チャージポンプ58は、位相比較器56からの位相比較結果信号を電流に変換し、例えば、差信号におけるパルスがHレベルである期間はコンデンサCを充電する向きの電流を生成し、パルスがLレベルである期間はコンデンサCを放電する向きの電流を生成する。コンデンサCは、チャージポンプ58の出力電流を積分し、その積分結果に応じた電圧(誤差信号)を生成する。この誤差信号が、遅延制御信号Vcntとして遅延部60に供給される。
【0018】
DLL54は、フィードバック制御により、周波数変調されているパルス信号Vsqに同期するように動作する。その結果、DLL54における遅延部60への遅延制御信号Vcntは、Vsqの周波数偏移量に応じた電圧を有し、FM復調器50はこのVcntをFM信号Vfmの復調信号Vdemoとして出力する。
【0019】
図2は、位相比較器56及びチャージポンプ58の概略の回路図である。位相比較器56は、パルス信号Vsqと遅延信号Vdlとを入力され、それらの位相を比較し、位相差に応じた差信号をチャージポンプ58へ出力する。チャージポンプ58は、差信号に応じた電流を生成し出力する。
【0020】
位相比較器56は、ギルバートセル型ミキサ回路からなる。この回路は、二重平衡型乗算回路であり、定電流源I0にそれぞれのソースが共通に接続されたnチャネルMOSトランジスタM1,M2からなる差動対70と、トランジスタM1のドレインにそれぞれのソースが共通に接続されたnチャネルMOSトランジスタM3,M4からなる差動対72、及びトランジスタM2のドレインにそれぞれのソースが共通に接続されたnチャネルMOSトランジスタM5,M6からなる差動対74とを有する。例えば、差動対70はトランジスタM1,M2のゲートに差動信号の形式でパルス信号Vsqを入力され、差動対72,74はトランジスタM3,M6のゲートとトランジスタM4,M5のゲートとに差動信号の形式で遅延信号Vdlを入力される。
【0021】
位相比較器56は、VsqとVdlとの積に応じた信号を生成し、当該信号を差信号としてチャージポンプ58へ出力する。具体的には、トランジスタM1のゲートに印加されるVsqのH/LレベルとトランジスタM3,M6のゲートに印加されるVdlのH/Lレベルの組み合わせ(Vsq,Vdl)が(H,H)及び(L,L)の場合にトランジスタM3,M5それぞれのドレインに共通に接続されたpチャネルMOSトランジスタM7に電流I0が流れ、一方、(H,L)及び(L,H)の場合にトランジスタM4,M6それぞれのドレインに共通に接続されたpチャネルMOSトランジスタM8に電流I0が流れる。これらトランジスタM7,M8に流れる電流(又はそれらのゲート電位)が差信号を構成する。
【0022】
チャージポンプ58は、トランジスタM7と対をなしカレントミラー回路を構成するトランジスタM9と、トランジスタM8と対をなしカレントミラー回路を構成するトランジスタM10と、トランジスタM11,M12により構成されるカレントミラー回路とを有する。トランジスタM10には、トランジスタM8に流れる電流が複製され、この電流はチャージポンプ58の出力端子Ncpへ向かって流れる。トランジスタM9とトランジスタM11とはチャネルを直列に接続され、トランジスタM8の電流は2つのカレントミラー回路で折り返されて、トランジスタM12にトランジスタM8の電流が複製される。トランジスタM12は、出力端子NcpからトランジスタM12へ向かう方向の電流を生じる。
【0023】
図3は、DLL54の動作を説明する信号波形の模式図である。図3(a)はパルス信号Vsqを表している。このVsqはノイズパルス80,82を伴ったパルス信号を表している。図3(b)は遅延信号Vdlを表している。後述するように、Vdlの信号レベルの切り替わり(立ち上がり、立ち下がり)の部分からは、ノイズパルス80,82に対応するノイズパルスが除去される。
【0024】
図3(c)は、チャージポンプ58の出力電流Icpを表している。(Vsq,Vdl)が(H,H)及び(L,L)の場合に、Icpは正の電流でありコンデンサCを充電する方向に流れ、一方、(H,L)及び(L,H)の場合にIcpは負の電流でありコンデンサCを放電する方向に流れる。なお、両状態でのIcpの絶対値は、基本的に互いに等しくなるように設定される。
【0025】
コンデンサCは電流Icpを積分し、遅延制御信号Vcntを生成する。図3(d)は、遅延制御信号Vcntの変化を表している。Vcntはチャージポンプ58の出力電流Icpが正の期間では上昇し(波形90)、Icpが負の期間では下降する(波形92)。
【0026】
遅延部60は本発明に係る遅延回路100を用いて構成される。遅延回路100は、その入力信号Vdiにおける2つのレベルH,L相互間の切り替わりに対して、その出力信号Vdoのレベルを遅延させて切り替える遅延回路である。遅延回路100は、入力信号Vdiを遅延させた信号を反転させて出力する構成とすることもできるが、ここでは当該反転は行わずに、入力信号Vdiを単純に遅延させて出力する構成とする。
【0027】
この単純に遅延させる構成では、入力信号VdiのLレベル(第1の入力レベル)に対し、出力信号Vdoの第1の出力レベルとしてLレベルを対応付け、入力信号VdiのHレベル(第2の入力レベル)に対し、出力信号Vdoの第2の出力レベルとしてHレベルを対応付ける。遅延回路100は、出力信号VdoがLレベルである期間において、入力信号VdiがHレベルである期間の積算値に応じて所定の評価対象量Esを増加させ、この評価対象量Esが所定の上側閾値Vth1を超えると出力信号VdoをLレベルからHレベルに切り替える。一方、出力信号VdoがHレベルである期間において、入力信号VdiがLレベルである期間の積算値に応じて評価対象量Esを減少させ、評価対象量Esが上側閾値Vth1より低く設定された下側閾値Vth2を下回ると、出力信号VdoをHレベルからLレベルに切り替える。
【0028】
図4は、本発明の遅延回路の実施形態である遅延回路100を示す概略の回路図である。遅延回路100は、入力信号Vdiとしてパルス信号Vsqを入力され、出力信号Vdoとして遅延信号Vdlを出力する。この遅延回路100は、シュミットコンパレータ102(シュミットトリガ型比較器)、コンデンサCst及び充放電回路104を有する。
【0029】
コンデンサCstは、入力信号Vdiに応じて充放電回路104により充放電され、充電量に応じた電圧Vstを生じる。この電圧Vstが遅延回路100における評価対象量Esとなる。電圧Vstはシュミットコンパレータ102の入力電圧とされる。後述する動作から理解されるように、遅延回路100は、コンデンサCstの充放電に要する時間に応じた遅延を発生させる。
【0030】
シュミットコンパレータ102は、入力電圧Vstに関して上側閾値Vth1及び下側閾値Vth2を設定され、Vstが上側閾値Vth1を超えると出力信号VdoをLレベルからHレベルに切り替え、Vstが下側閾値Vth2を下回ると出力信号VdoをHレベルからLレベルに切り替える。
【0031】
充放電回路104は、コンデンサCstを充電する充電電流及びコンデンサCstを放電する放電電流を択一的に出力する。具体的には、充放電回路104は、出力信号VdoがLレベルであり、かつ入力信号VdiがH入力レベルである期間にて選択的に充電電流を出力し、出力信号VdoがHレベルであり、かつ入力信号VdiがL入力レベルである期間にて選択的に放電電流を出力する。
【0032】
図4に示す充放電回路104は、電流源I1,I2、スイッチSW1〜SW3及びインバータ106を有する。電流源I1は正電圧VddとコンデンサCstとの間に設けられ、充電電流を生成する。一方、電流源I2は接地電位GNDとコンデンサCstとの間に設けられ、放電電流を生成する。
【0033】
スイッチSW3は、電流源I1と電流源I2とのいずれをコンデンサCstに接続するかを選択するスイッチ(充放電選択スイッチ)である。スイッチSW3は出力信号Vdoにより制御され、出力信号VdoがLレベルのとき電流源I1を選択し、一方、Hレベルのとき電流源I2を選択する。
【0034】
スイッチSW1は、電流源I1とスイッチSW3との間に直列に接続され、入力信号VdiがHレベルである期間に選択的にオン状態となるスイッチ(充電制御スイッチ)である。例えば、スイッチSW1は、ゲートに入力信号Vdiを印加されるnチャネルMOSトランジスタで構成することができる。
【0035】
スイッチSW2は、電流源I2とスイッチSW3との間に直列に接続され、入力信号VdiがLレベルである期間に選択的にオン状態となるスイッチ(放電制御スイッチ)である。スイッチSW2はスイッチSW1と同様、nチャネルMOSトランジスタで構成され、インバータ106で反転された入力信号Vdiをゲートに印加され、スイッチSW1とは相補的にオン/オフ状態を制御される。
【0036】
図5は、遅延回路100の動作を説明するための模式的な信号波形図である。図5(a)は入力信号Vsq(Vdi)の波形であり、パルス110がノイズパルス80,82を伴わない理想的な波形である場合を示している。この波形に対して、実際には、入力信号Vsqには、その信号レベルの切り替わり(立ち上がり、立ち下がり)の部分にノイズパルス80,82が伴い得る。図5(b)はこのノイズパルス80,82を伴った入力信号Vsqのパルス110aの模式的な波形を示している。
【0037】
図5(c)は、コンデンサCstの電圧Vstの信号波形を示しており、図5(b)の入力信号に対するVstの変化を実線112で示し、図5(a)の入力信号に対するVstの変化を破線114で示している。図5(d)は、シュミットコンパレータ102の出力信号Vdl(Vdo)の波形を示している。
【0038】
図5(a)に示すように理想的な入力信号VsqにおいてLレベルからHレベルとなり、その後、HレベルからLレベルとなる過程での遅延回路100の動作を時間の経過に従って順に説明する。
【0039】
Vsq及びVdlがLレベルの状態(例えば、時刻t0)では、スイッチSW3は電流源I1を選択し、かつスイッチSW1はオフ状態である。この状態では、コンデンサCstには充電電流及び放電電流は流れず、Vstは基本的には変化しない。
【0040】
次に、図5(a)に示す入力信号Vsqの立ち上がりのタイミングt1を経過すると、理想的なパルス110に対しては、スイッチSW1がオン状態に維持される。すると、コンデンサCstが充電されてVstは上昇し、Vstが上側閾値Vth1を超えると(時刻t2)、シュミットコンパレータ102が状態を切り替え、出力信号VdlがHレベルとなる。一方、ノイズパルスを有する入力信号Vsqは、時刻t1を跨る期間にてノイズパルス80を生じる。このノイズパルス80が生じる期間のうちHレベルとなる期間ではスイッチSW1がオン状態となり、コンデンサCstに充電電流が流れてVstは上昇するが、ノイズパルス80が生じる期間のうちLレベルとなる期間では、コンデンサCstは充放電されずVstの上昇は停止される。その結果、Vstは、ノイズパルス80の開始により時刻t1に先行して上昇し始めるが、その上昇は比較的緩やかとなる。例えば、FM信号Vinから波形変換回路52により生成されるパルス信号Vsqにおいてノイズパルス80の発生期間でのデューティ比はおよそ50%となり、Vstが上側閾値Vth1に達する時刻は、理想的なVsqの場合と大体同じとなる。つまり、実線112の信号が上側閾値Vth1に達する時刻と破線114の信号が上側閾値Vth1に達する時刻との差は、ノイズパルス80の発生期間に比べて縮小され、ノイズパルス80に起因する出力信号Vdlの立ち上がりタイミングの揺らぎが抑制される。
【0041】
VstがVth1を超え、VdlがHレベルに切り替えられると、スイッチSW3は電流源I2を選択する。Vsq及びVdlがHレベルの状態(例えば、時刻t3)では、スイッチSW3は電流源I2を選択し、かつスイッチSW2がオフ状態である。この状態では、コンデンサCstには充電電流及び放電電流は流れず、Vstは基本的には変化しない。
【0042】
次に、図5(a)に示す入力信号Vsqの立ち下がりのタイミングt4を経過すると、理想的なパルス110に対しては、スイッチSW2がオン状態に維持される。すると、コンデンサCstは放電され、比較的速やかにVstは下降し、Vstが下側閾値Vth2を超えると(時刻t5)、シュミットコンパレータ102が状態を切り替え、出力信号VdlがLレベルとなる。一方、ノイズパルスを有する入力信号Vsqは、時刻t4を跨る期間にてノイズパルス82を生じる。このノイズパルス82が生じる期間のうちLレベルとなる期間ではスイッチSW2がオン状態となり、コンデンサCstに放電電流が流れてVstが下降するが、ノイズパルス82が生じる期間のうちHレベルとなる期間では、コンデンサCstは充放電されずVstの下降は停止される。その結果、Vstは、ノイズパルス82の開始により時刻t4に先行して下降し始めるが、その下降は比較的緩やかとなる。例えば、FM信号Vinから波形変換回路52により生成されるパルス信号Vsqにおいてノイズパルス82の発生期間でのデューティ比はおよそ50%となり、Vstが下側閾値Vth2に達する時刻は、理想的なVsqの場合と大体同じとなる。つまり、実線112の信号が下側閾値Vth2に達する時刻と破線114の信号が下側閾値Vth2に達する時刻との差は、ノイズパルス82の発生期間に比べて縮小され、ノイズパルス82に起因する出力信号Vdlの立ち下がりタイミングの揺らぎが抑制される。
【0043】
上述した遅延回路100の動作により、遅延信号Vdlの信号レベルの切り替わり(立ち上がり、立ち下がり)の部分からは、ノイズパルス80,82に対応するノイズパルスが除去される(図3(b)参照)。また、ノイズパルス80,82に起因する出力信号Vdlの切り替わりタイミングの揺らぎが抑制される。
【0044】
電流源I1,I2を可変電流源とし、その供給電流量を遅延制御信号Vcntに応じて変えることで、遅延回路100における遅延時間を制御することができる。遅延時間は、位相比較器56での位相比較結果に基づいて生成される遅延制御信号Vcntにより、パルス信号Vsqに対する遅延信号Vdlの位相差が90°に維持されるようにフィードバック制御される。
【0045】
遅延信号Vdlからノイズパルス80,82に対応するノイズパルスが除去されるので、遅延信号Vdlの切り替わり(時刻t2,t5)に同期した電流Icpの正から負への反転時に、電流Icpの短周期の反転(図11(c)におけるノイズパルス26)の発生が抑制される。その結果、遅延制御信号Vcntの上昇(図3(d)の波形90)と下降(図3(d)の波形92)との間に、平坦な期間(図11(d)における波形34)が生じにくく、DLL54のループ制御の不感帯の発生が抑制され、また、FM復調器50の復調信号VdemoのS/N比の向上が図られる。
【0046】
上述のDLL54の構成では、パルス信号Vsqの信号レベルの切り替わり時のノイズパルス80,82に対応するノイズパルス84が電流Icpに残存している(図3(c))。このノイズパルス84は、遅延部60に設ける遅延回路100と同様の遅延回路であって、遅延量が固定されたものを、波形変換回路52又は位相比較器56の後ろに設ければ、除去することができる。これにより、遅延制御信号Vcntの下降と上昇との間における平坦な期間の発生が抑制され、上述のDLL54のループ制御の不感帯抑制、及びFM復調器50の復調信号VdemoのS/N比向上が一層好適に実現される。
【0047】
なお、遅延部60は、遅延回路100と、例えば従来の電圧制御遅延線6のような他の遅延回路とを直列に接続した構成としてもよい。この場合、遅延回路100は遅延量を固定として、他の遅延回路を遅延制御信号Vcntにより遅延量を制御可能な回路とすることもできる。
【0048】
図6は、本発明に係る遅延回路の他の構成を示す概略の回路図である。図6の遅延回路120が図4の遅延回路100と相違する点は、充放電回路104に代えて充放電回路122を有する点である。充放電回路122は、nチャネルMOSトランジスタM20,M21からなる差動対124と、トランジスタM22,M23からなるカレントミラー回路126と、電流源I3と、スイッチSW4,SW5と、インバータ128,130とを用いて構成される。トランジスタM20,M21それぞれのソースは、スイッチSW5を介して電流源I3に接続される。トランジスタM20の電流はカレントミラー回路126で折り返され、コンデンサCstへの充電電流とされる。一方、トランジスタM21の電流はコンデンサCstへの放電電流とされる。
【0049】
電流源I3から差動対124への電流供給は、入力信号Vdiで制御されるスイッチSW5でオン/オフされる。
【0050】
例えば、スイッチSW5は、nチャネルMOSトランジスタで構成される。そのゲートには、出力信号VdoがLレベルのとき、入力信号Vdiがそのままの極性で印加される。一方、出力信号VdoがHレベルのときは、インバータ130により反転された入力信号VdiがスイッチSW5に印加される。出力信号Vdoで制御されるスイッチSW4は、スイッチSW5へ入力信号Vdiを反転させずに印加するか、反転させて印加するかを切り替える。
【符号の説明】
【0051】
50 FM復調器、52 波形変換回路、54 DLL、56 位相比較器、58 チャージポンプ、60 遅延部、70,72,74,124 差動対、100 遅延回路、102 シュミットコンパレータ、104 充放電回路、106,128,130 インバータ、122 充放電回路、126 カレントミラー回路。
【特許請求の範囲】
【請求項1】
入力信号における2つのレベル相互間の切り替わりに対して、出力信号のレベルを遅延させて切り替える遅延回路であって、
前記出力信号が前記入力信号の第1の入力レベルに対応付けられた第1の出力レベルである期間において、前記入力信号が第2の入力レベルである期間の積算値に応じて所定の評価対象量を増加させ、前記評価対象量が所定の上側閾値を超えると前記出力信号を前記第1の出力レベルから前記第2の出力レベルに切り替え、一方、前記出力信号が前記第2の入力レベルに対応付けられた第2の出力レベルである期間において、前記入力信号が第1の入力レベルである期間の積算値に応じて前記評価対象量を減少させ、前記評価対象量が前記上側閾値より低く設定された下側閾値を下回ると、前記出力信号を前記第2の出力レベルから前記第1の出力レベルに切り替えること、
を特徴とする遅延回路。
【請求項2】
請求項1に記載の遅延回路において、
入力される電圧に関して前記上側閾値及び前記下側閾値を設定され、前記出力信号を出力するシュミットトリガ型比較器と、
充電量に応じた電圧を前記シュミットトリガ型比較器に入力するコンデンサと、
前記コンデンサを充電する充電電流及び前記コンデンサを放電する放電電流を択一的に出力する充放電回路と、
を有し、
前記充放電回路は、
前記出力信号が前記第1の出力レベルであり、かつ前記入力信号が前記第2の入力レベルである期間にて選択的に前記充電電流を出力し、
前記出力信号が前記第2の出力レベルであり、かつ前記入力信号が前記第1の入力レベルである期間にて選択的に前記放電電流を出力すること、
を特徴とする遅延回路。
【請求項3】
請求項2に記載の遅延回路において、
前記充放電回路は、
前記充電電流を生成する充電電流源と、
前記放電電流を生成する放電電流源と、
前記充電電流源及び前記放電電流源と前記コンデンサとの間に設けられ、前記出力信号が前記第1の出力レベルである期間にて前記充電電流源と前記コンデンサとを接続し、前記第2の出力レベルである期間にて前記放電電流源と前記コンデンサとを接続する充放電選択スイッチと、
前記充電電流源と前記充放電選択スイッチとの間に直列に接続され、前記入力信号が前記第2の入力レベルである期間に選択的にオン状態となる充電制御スイッチと、
前記放電電流源と前記充放電選択スイッチとの間に直列に接続され、前記入力信号が前記第1の入力レベルである期間に選択的にオン状態となる放電制御スイッチと、
を有することを特徴とする遅延回路。
【請求項1】
入力信号における2つのレベル相互間の切り替わりに対して、出力信号のレベルを遅延させて切り替える遅延回路であって、
前記出力信号が前記入力信号の第1の入力レベルに対応付けられた第1の出力レベルである期間において、前記入力信号が第2の入力レベルである期間の積算値に応じて所定の評価対象量を増加させ、前記評価対象量が所定の上側閾値を超えると前記出力信号を前記第1の出力レベルから前記第2の出力レベルに切り替え、一方、前記出力信号が前記第2の入力レベルに対応付けられた第2の出力レベルである期間において、前記入力信号が第1の入力レベルである期間の積算値に応じて前記評価対象量を減少させ、前記評価対象量が前記上側閾値より低く設定された下側閾値を下回ると、前記出力信号を前記第2の出力レベルから前記第1の出力レベルに切り替えること、
を特徴とする遅延回路。
【請求項2】
請求項1に記載の遅延回路において、
入力される電圧に関して前記上側閾値及び前記下側閾値を設定され、前記出力信号を出力するシュミットトリガ型比較器と、
充電量に応じた電圧を前記シュミットトリガ型比較器に入力するコンデンサと、
前記コンデンサを充電する充電電流及び前記コンデンサを放電する放電電流を択一的に出力する充放電回路と、
を有し、
前記充放電回路は、
前記出力信号が前記第1の出力レベルであり、かつ前記入力信号が前記第2の入力レベルである期間にて選択的に前記充電電流を出力し、
前記出力信号が前記第2の出力レベルであり、かつ前記入力信号が前記第1の入力レベルである期間にて選択的に前記放電電流を出力すること、
を特徴とする遅延回路。
【請求項3】
請求項2に記載の遅延回路において、
前記充放電回路は、
前記充電電流を生成する充電電流源と、
前記放電電流を生成する放電電流源と、
前記充電電流源及び前記放電電流源と前記コンデンサとの間に設けられ、前記出力信号が前記第1の出力レベルである期間にて前記充電電流源と前記コンデンサとを接続し、前記第2の出力レベルである期間にて前記放電電流源と前記コンデンサとを接続する充放電選択スイッチと、
前記充電電流源と前記充放電選択スイッチとの間に直列に接続され、前記入力信号が前記第2の入力レベルである期間に選択的にオン状態となる充電制御スイッチと、
前記放電電流源と前記充放電選択スイッチとの間に直列に接続され、前記入力信号が前記第1の入力レベルである期間に選択的にオン状態となる放電制御スイッチと、
を有することを特徴とする遅延回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2010−268232(P2010−268232A)
【公開日】平成22年11月25日(2010.11.25)
【国際特許分類】
【出願番号】特願2009−117955(P2009−117955)
【出願日】平成21年5月14日(2009.5.14)
【出願人】(000001889)三洋電機株式会社 (18,308)
【出願人】(506227884)三洋半導体株式会社 (1,155)
【Fターム(参考)】
【公開日】平成22年11月25日(2010.11.25)
【国際特許分類】
【出願日】平成21年5月14日(2009.5.14)
【出願人】(000001889)三洋電機株式会社 (18,308)
【出願人】(506227884)三洋半導体株式会社 (1,155)
【Fターム(参考)】
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