遅延検出回路、電源電圧設定回路、及び、遅延検出回路の制御方法
【課題】簡易な処理によって遅延素子の遅延情報を出力する遅延検出回路、電源電圧設定回路、及び、遅延検出回路の制御方法を提供すること。
【解決手段】本発明にかかる遅延検出回路１０は、基準信号生成部１１と、遅延チェーン１２と、保持部１３と、を備える。基準信号生成部１１は、クロック信号に同期して第１のレベルから第２のレベルに変化し、少なくともクロック信号の一周期の間は第２のレベルが維持される基準信号を生成する。遅延チェーン１２は、多段接続された複数の遅延ゲート１２−１〜１２−ｎを有し、基準信号が入力される。保持部１３は、クロック信号に同期して複数の遅延ゲート１２−１〜１２−ｎの出力信号を保持し、前記遅延手段の遅延情報を出力する。
【解決手段】本発明にかかる遅延検出回路１０は、基準信号生成部１１と、遅延チェーン１２と、保持部１３と、を備える。基準信号生成部１１は、クロック信号に同期して第１のレベルから第２のレベルに変化し、少なくともクロック信号の一周期の間は第２のレベルが維持される基準信号を生成する。遅延チェーン１２は、多段接続された複数の遅延ゲート１２−１〜１２−ｎを有し、基準信号が入力される。保持部１３は、クロック信号に同期して複数の遅延ゲート１２−１〜１２−ｎの出力信号を保持し、前記遅延手段の遅延情報を出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は遅延検出回路、電源電圧設定回路、及び、遅延検出回路の制御方法に関し、特に多段接続された遅延手段を備える遅延検出回路、電源電圧設定回路、及び、遅延検出回路の制御方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路は、低電力化を図るために電源電圧を下げる方法が一般的に採用されている。電源電圧をどこまで下げられるのかを把握するためには、半導体集積回路の遅延特性を測定する必要がある。そのため、遅延特性を測定する様々な方法が提案されている。
【０００３】
例えば、特許文献１には、リングオシレータをある一定時間発振させて、カウンタで発信回数をカウントし、カウント値に基づいて遅延情報を取得する方法が開示されている（特許文献１の図２、図３参照）。
【０００４】
特許文献２及び３には、電源電圧に応じた遅延時間で信号を遅延させる遅延ユニットを複数段直列に接続して、一定時間における信号の通過段数に基づいて遅延値を算出する方法が開示されている（特許文献２の図１、特許文献３の図６参照）。
【０００５】
特許文献４に開示されたクロック異常検出システムは、多段接続された複数の遅延素子（ディレイセル）を用いて、基準クロック信号を遅延させ、各段の遅延素子から遅延信号を出力する。クロック異常検出システムは、出力された複数の遅延信号の中から、遅延前の基準クロック信号に同期する遅延信号を複数検出する。そして、クロック異常検出システムは、検出された複数の遅延信号に基づいて、基準クロック信号の一周期に係る遅延素子の段数を算出し、基準クロック信号の異常を検出する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２００７／０３４５４０号
【特許文献２】特開２００７−３２２２３５号公報
【特許文献３】特許第４６１７７２１号
【特許文献４】特開２００４−３６２５０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に開示された方法は、ある程度の精度で測定を行うためには、十分な発振回数を確保できる測定時間が必要となる。
【０００８】
また、特許文献２に開示された方法は、パルス遅延回路を起動するタイミングを決める起動用パルスと、ラッチ＆エンコーダのラッチタイミングを決める計測用パルスと、の位相差が異なる。そのため、遅延特性を測定する際には、２つのパルスの位相差時間を把握しておく必要がある。同様に、特許文献３に開示された方法も、起動用パルスの位相と計測用パルスの位相とが異なるため、２つのパルスの位相差時間を把握しておく必要がある。
【０００９】
特許文献４に開示されたクロック異常検出システムにおいては、多段接続された複数の遅延素子に入力される起動用パルスと、各遅延素子からの出力信号を保持するフリップフロップの保持タイミングを決める計測用パルスとは、同位相のクロック信号である。
【００１０】
しかし、クロック信号の一周期に係る遅延素子の段数を計測するために、遅延前のクロック信号に同期する遅延後のクロック信号を複数検出し、検出された複数のクロック信号が経由した遅延素子の数の差を算出する遅延段数演算部が別途必要となる。
【００１１】
つまり、特許文献１〜４に開示された遅延特性の測定方法は、いずれも処理が複雑であり、測定時間も長くなってしまうという問題があった。
【００１２】
本発明は、このような問題を解決するためになされたものであり、簡易な処理によって遅延素子の遅延情報を検出する遅延検出回路、電源電圧設定回路、及び、遅延検出回路の制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明にかかる遅延検出回路は、クロック信号に同期して第１のレベルから第２のレベルに変化し、少なくとも前記クロック信号の一周期の間は前記第２のレベルが維持される基準信号を生成する基準信号生成手段と、多段接続された複数の遅延手段を有し、前記基準信号が入力される遅延チェーンと、前記クロック信号に同期して複数の前記遅延手段の出力信号を保持し、前記遅延手段の遅延情報を出力する保持手段と、を備えるものである。
【００１４】
本発明にかかる電源電圧設定回路は、クロック信号に同期して第１のレベルから第２のレベルに変化し、少なくとも前記クロック信号の一周期は前記第２のレベルが維持される基準信号を生成する基準信号生成手段と、電源から基準電圧が印加され、多段接続された複数の遅延手段を有し、前記基準信号が入力される遅延チェーンと、前記クロック信号に同期して、複数の前記遅延手段の出力信号を保持し、前記遅延手段の遅延情報を出力する保持手段と、前記遅延情報に基づいて、前記電源が出力する前記基準電圧を制御する制御手段と、を備えるものである。
【００１５】
本発明にかかる遅延検出回路の制御方法は、多段接続された複数の遅延手段を有する遅延チェーンを備える遅延検出回路の制御方法であって、クロック信号に同期して第１のレベルから第２のレベルに変化し、少なくとも前記クロック信号の一周期の間は前記第２のレベルが維持される基準信号を生成し、前記基準信号を前記遅延チェーンに入力し、前記クロック信号に同期して複数の前記遅延手段の出力信号を保持し、前記遅延手段の遅延情報を出力するものである。
【発明の効果】
【００１６】
本発明により、簡易な処理によって遅延素子の遅延情報を検出する遅延検出回路、電源電圧設定回路、及び、遅延検出回路の制御方法を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１にかかる半導体集積回路のブロック図である。
【図２】実施の形態１にかかる遅延検出回路のブロック図である。
【図３】実施の形態２にかかる遅延検出回路の回路図である。
【図４】実施の形態２にかかる遅延検出回路の動作を示すタイミングチャートである。
【図５】実施の形態２にかかる遅延検出回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１８】
＜実施の形態１＞
以下、図面を参照して本発明の実施の形態について説明する。本実施の形態にかかる半導体集積回路１のブロック図を図１に示す。半導体集積回路１は、遅延検出回路１０と、論理回路３０と、判定回路４０と、を備える。遅延検出回路１０と論理回路３０とは外部の電源５０と接続される。電源５０は、遅延検出回路１０と論理回路３０とに基準電圧ＶＤＤを供給する。また、遅延検出回路１０及び論理回路３０にはクロック信号ＣＬＫが入力される。
【００１９】
遅延検出回路１０は、多段接続された遅延素子を有し、半導体集積回路１の遅延特性を測定する。具体的には、遅延検出回路１０は、論理回路３０において用いられている遅延素子の遅延情報を出力する。遅延検出回路１０の詳細な構成については後述する。
【００２０】
論理回路３０は、複数の論理素子や遅延素子から構成され、入力信号（図示省略）に対して論理演算を行う。このとき、遅延検出回路１０の遅延素子及び論理回路３０の遅延素子を含む各素子には電源５０からの基準電圧ＶＤＤが供給される。なお、論理回路３０が有する遅延素子と遅延検出回路１０が有する遅延素子とは、同じ遅延特性（基準電圧ＶＤＤに対する遅延値の変化量）を有する遅延素子である。そのため、遅延検出回路１０における遅延素子の一段あたりの遅延値に基づいて、論理回路３０における遅延素子の遅延値が測定できる。
【００２１】
判定回路４０（制御手段）は、遅延検出回路１０から入力される遅延情報に基づいて、電源５０が出力する基準電圧ＶＤＤを制御する制御信号を出力する。具体的には、判定回路４０は、遅延情報に基づいて、遅延手段の遅延値を算出する。そして、遅延値が論理回路３０において要求される所定の遅延値よりも短い場合、判定回路４０は、基準電圧ＶＤＤを下げるように電源５０に指示する。一方、遅延値が論理回路３０において要求される所定の遅延値よりも長い場合、判定回路４０は、基準電圧ＶＤＤを上げるように電源５０に指示する。つまり、判定回路４０は、遅延検出回路１０から入力される遅延値が論理回路３０において要求される所定の遅延値を超えない範囲で、基準電圧ＶＤＤがより低くなるように電源５０を制御する。これにより、論理回路３０の動作に影響を与えることなく、低電力化を図ることができる。なお、遅延検出回路１０と判定回路４０とが電源電圧設定回路を構成する。
【００２２】
次に、遅延検出回路１０の詳細な構成について、図２を参照して説明する。図２は、本実施の形態にかかる遅延検出回路１０のブロック図である。遅延検出回路１０は、基準信号生成部１１と、遅延チェーン１２と、保持部１３と、を備える。なお、基準信号生成部１１と保持部１３とには、クロック信号ＣＬＫが入力される。
【００２３】
基準信号生成部１１は、入力されたクロック信号ＣＬＫに同期して第１のレベルから第２のレベルに変化し、少なくともクロック信号の一周期の間は第２のレベルが維持される基準信号を生成する。基準信号生成部１１は、生成した基準信号を遅延チェーン１２に出力する。
【００２４】
このとき、第１のレベルとは、例えばＬ（Low）レベルを意味し、第２のレベルとは、例えばＨ（High）レベルを意味する。つまり、第１のレベルと第２のレベルが異なるレベルであればよい。また、クロック信号ＣＬＫに同期して第１のレベルから第２のレベルに変化するとは、例えば、クロック信号ＣＬＫの立ち上がりに同期して、ＬレベルからＨレベルに変化することを意味する。さらに、少なくともクロック信号ＣＬＫの一周期の間は第２のレベルが維持されるとは、例えば、ＬレベルからＨレベルに変化した後は、少なくともクロック信号ＣＬＫの一周期の間はＨレベルから変化しないことを意味する。勿論、第１のレベルをＨレベルとし、第２のレベルをＬレベルとしてもよい。さらに、Ｌレベル及びＨレベルに替えて、"０"及び"１"を用いてもよい。
【００２５】
遅延チェーン１２は、多段接続された複数の遅延ゲート（遅延手段）１２−１〜１２−ｎを有する。遅延チェーン１２には、基準信号生成部１１が生成した基準信号が入力される。基準信号は、各段に設けられた遅延ゲート１２−１〜１２−ｎの遅延値に応じて遅延しながら、遅延ゲート１２−１〜１２−ｎを伝搬する。なお、各遅延ゲート１２−１〜１２−ｎの遅延値は同一である。
【００２６】
遅延ゲート１２−１〜１２−ｎの各段の出力信号は保持部１３に入力される。各段の出力信号は、基準信号が経由した遅延ゲートの数に応じて遅延した信号である。より詳細には、各段の出力信号は、基準信号が経由した遅延ゲートの遅延値の合計時間だけ遅延した信号である。言い換えると、各段の出力信号は、遅延ゲート一つあたりの遅延値を、経由した遅延ゲートの数で乗じた時間だけ基準信号が遅延した信号である。
【００２７】
保持部１３は、クロック信号ＣＬＫに同期して複数の遅延ゲート１２−１〜１２−ｎの出力信号を保持する。保持部１３は、例えばフリップフロップ等のラッチ回路から構成される。そして、保持部１３は、保持した出力信号に応じた遅延情報として信号ｄｏ１〜ｄｏｎを出力する。ここで、遅延情報とは、遅延ゲート１２−１〜１２−ｎの遅延に関する情報である。具体的には、所定の時間（例えば、クロック信号ＣＬＫの一周期）の間に、基準信号が伝搬した遅延ゲートの段数を示す情報である。
【００２８】
続いて、本実施の形態にかかる遅延検出回路１０及び判定回路４０の動作について説明する。まず、基準信号生成部１１は、第１のレベルの基準信号を遅延チェーン１２に対して出力する。その後、基準信号生成部１１は、クロック信号ＣＬＫに同期して、基準信号を第１のレベルから第２のレベルに変化させる。
【００２９】
保持部１３は、クロック信号ＣＬＫに同期して、遅延チェーン１２の遅延ゲート１２−１〜１２−ｎから出力される出力信号を保持する。例えば、保持部１３は、基準信号が第１のレベルから第２のレベルに変化してから、一周期経過後に、クロック信号ＣＬＫに同期して遅延ゲート１２−１〜１２−ｎから出力される出力信号を保持する。
【００３０】
このとき、基準信号生成部１１が第２のレベルの基準信号を出力してからクロック信号ＣＬＫの一周期の間に、第２のレベルの基準信号が伝搬した遅延ゲートの出力信号は第２のレベルとなる。一方、未だ第２のレベルの基準信号が伝搬していない遅延ゲートの出力信号は第１のレベルのままとなる。つまり、保持部１３が保持する複数の出力信号のうち、遅延ゲート１２−１から第２のレベルの基準信号が伝搬した遅延ゲート（例えば、遅延ゲート１２−（ｍ−１）とする）までの出力信号が連続して第２のレベルとなる。一方、第２のレベルの基準信号が伝搬した遅延ゲート（遅延ゲート１２−（ｍ−１））の次段の遅延ゲート（遅延ゲート１２−ｍ）から遅延ゲート１２−ｎまでの出力信号が連続して第１のレベルとなる。
【００３１】
保持部１３は、保持した遅延ゲート１２−１〜１２−ｎの出力信号に応じた遅延情報を出力する。具体的には、保持部１３は、保持した遅延ゲート１２−１の出力信号を信号ｄｏ１として出力する。同様に、保持部１３は、保持した遅延ゲート１２−２〜１２−ｎの出力信号を信号ｄｏ２〜ｄｏｎとして出力する。つまり、保持部１３は、遅延情報として、第２のレベルの信号ｄｏ１〜ｄｏ（ｍ−１）を出力し、第１のレベルの信号ｄｏｍ〜ｄｏｎを出力する。保持部１３が出力した遅延情報のうち、第２のレベルの信号を計数することにより、クロック信号ＣＬＫの一周期の間に、第２のレベルの基準信号が伝搬した遅延ゲートの段数を検出できる。上記の例では、第２のレベルの信号はｄｏ１〜ｄｏ（ｍ−１）の（ｍ−１）であるため、第２のレベルの基準信号が伝搬した遅延ゲートの段数は（ｍ−１）段となる。
【００３２】
判定回路４０は、保持部１３から出力された遅延情報を参照し、クロック信号ＣＬＫの一周期の時間を、第２のレベルの基準信号が伝搬した遅延ゲートの段数で除することにより、遅延ゲート１２−１〜１２−ｎの一段あたりの遅延値を算出する。なお、遅延ゲート１２−１〜１２−ｎの一段あたりの遅延値を算出するためには、第２のレベルの基準信号が遅延チェーン１２を伝搬した時間を、第２のレベルの基準信号が伝搬した遅延ゲートの段数で除すればよい。そのため、例えば、判定回路４０は、クロック信号ＣＬＫの二周期の時間を、二周期の間に第２のレベルの基準信号が伝搬した遅延ゲートの段数で除してもよい。
【００３３】
そして、判定回路４０は、算出した遅延ゲート１２−１〜１２−ｎの一段あたりの遅延値に基づいて、電源５０が出力する基準電圧ＶＤＤを制御する制御信号を出力する。
【００３４】
以上のように、本実施の形態にかかる遅延検出回路１０の構成によれば、基準信号生成部１１が、クロック信号ＣＬＫに同期して第１のレベルから第２のレベルに変化し、少なくともクロック信号の一周期の間は第２のレベルが維持される基準信号を遅延チェーン１２に出力する。そして、保持部１３が、クロック信号ＣＬＫに同期して、遅延チェーン１２の各遅延ゲート１２−１〜１２−ｎの出力信号を保持し、遅延ゲート１２−１〜１２−ｎの遅延情報を出力する。これにより、少なくとも一周期の間に第２のレベルの基準信号が伝搬した遅延ゲート１２−１〜１２−ｎの段数を検出することができる。さらに、判定回路４０は、クロック信号ＣＬＫの周期のみを知っていればよく、複数の信号の位相差時間を把握する必要もない。
【００３５】
加えて、第２のレベルの基準信号は、クロック信号ＣＬＫの一周期の間は、第２のレベルが維持される。そのため、複数の遅延ゲート１２−１〜１２−ｎの出力信号のうち、第２のレベルに変化した出力信号は、一周期の間は第２のレベルのまま維持される。したがって、遅延チェーン１２の先頭から第２のレベルの基準信号が伝搬した遅延ゲートまでの遅延ゲート（遅延ゲート１２−１〜１２−（ｍ−１））から、第２のレベルの出力信号が出力される。つまり、第２のレベルの出力信号を計数する際に、毎回遅延チェーン１２の先頭（遅延ゲート１２−１）から第２のレベルの出力信号の数を数えればよい。その結果、計数を始める遅延ゲートを毎回検出しなくて済むため、計数処理の負担が軽減される。
【００３６】
言い換えると、遅延チェーン１２において第１のレベルの出力信号と第２のレベルの出力信号との境界を複数検出して、検出された複数の境界の間の遅延ゲートの個数を算出する遅延段数演算部を別途設ける必要がない。このように、本実施の形態にかかる遅延検出回路１０は、簡易な処理によって遅延ゲートの遅延値を算出することができる。
【００３７】
＜実施の形態２＞
本発明にかかる実施の形態２について説明する。本実施の形態にかかる遅延検出回路２０の構成例を図３に示す。遅延検出回路２０は、遅延チェーン１２と、遅延検出データ信号起動レジスタ２１と、計測レジスタ２２−１〜２２−ｎと、セレクタ回路２３−１〜２３−ｎと、リセット回路２４と、ホールド指示回路２５と、を備える。なお、遅延チェーン１２は、実施の形態１と同様の構成であるため、詳細な説明を省略する。
【００３８】
遅延検出データ信号起動レジスタ２１には、入力信号ｄｉｎが入力される。遅延検出データ信号起動レジスタ２１は、入力信号ｄｉｎをクロック信号ＣＬＫに同期して取り込み、遅延検出データ信号ｄｍ（基準信号）として出力する。
【００３９】
計測レジスタ２２−１〜２２−ｎは、セレクタ回路２３−１〜２３−ｎを介して、遅延チェーン１２の遅延ゲート１２−１〜１２−ｎと接続される。計測レジスタ２２−１〜２２−ｎは、クロック信号ＣＬＫに同期して、遅延ゲート１２−１〜１２−ｎの出力信号又は計測レジスタ２２−１〜２２−ｎの出力信号を保持する。
【００４０】
セレクタ回路２３−１〜２３−ｎは、リセット回路２４の制御信号に応じて、遅延ゲート１２−１〜１２−ｎの出力信号又は計測レジスタ２２−１〜２２−ｎの出力信号のいずれか一方を選択し、計測レジスタ２２−１〜２２−ｎに出力する。具体的には、セレクタ回路２３−１〜２３−ｎは、制御信号が"０"（Ｌレベル）の場合は、遅延ゲート１２−１〜１２−ｎの出力信号を選択する。一方、セレクタ回路２３−１〜２３−ｎは、制御信号が"１"（Ｈレベル）の場合、計測レジスタ２２−１〜２２−ｎの出力信号を選択する。
【００４１】
リセット回路２４は、ＡＮＤ回路であり、イネーブル信号ｅｎと、ホールド指示回路２５の出力信号とが入力される。リセット回路２４は、イネーブル信号ｅｎ及びホールド指示回路２５の出力信号の双方が"０"である場合、又は、いずれか一方が"１"である場合に、セレクタ回路２３−１〜２３−ｎに対して"０"を出力する。このため、セレクタ回路２３−１〜２３−ｎは、遅延ゲート１２−１〜１２−ｎの出力信号を選択する。
【００４２】
一方、リセット回路２４は、イネーブル信号ｅｎ及びホールド指示回路２５の出力信号の双方が共に"１"である場合、セレクタ回路２３−１〜２３−ｎに対して"１"を出力する。このため、セレクタ回路２３−１〜２３−ｎは、計測レジスタ２２−１〜２２−ｎの出力信号を選択する。
【００４３】
ホールド指示回路２５は、ＯＲ回路であり、計測レジスタ２２−１〜２２−ｎが保持する全ての出力信号が入力される。ホールド指示回路２５は、計測レジスタ２２−１〜２２−ｎが保持する出力信号に"０"と"１"との双方が含まれる場合、リセット回路２４に対して"１"を出力する。言い換えると、ホールド指示回路２５は、計測レジスタ２２−１〜２２−ｎが保持する信号のうち、少なくとも一つの出力信号が"１"であり、その他の計測レジスタの出力信号が"０"である場合、リセット回路２４に対して"１"を出力する。
【００４４】
続いて、本実施の形態にかかる遅延検出回路２０の動作について、図４のタイミングチャートを参照して説明する。まず、イネーブル信号ｅｎ及び入力信号ｄｉｎを"０"にする。遅延検出データ信号起動レジスタ２１及び計測レジスタ２２−１〜２２−ｎは、クロック信号ＣＬＫに同期して"０"を保持する。これにより、遅延検出データ信号起動レジスタ２１及び計測レジスタ２２−１〜２２−ｎをリセットする。
【００４５】
次に、イネーブル信号ｅｎ及び入力信号ｄｉｎを"０"から"１"に変化させる（図４の時刻ｔ１）。すると、遅延検出データ信号起動レジスタ２１は、クロック信号ＣＬＫに同期して、"１"に変化した入力信号ｄｉｎを保持する。このため、遅延検出データ信号起動レジスタ２１の出力信号である遅延検出データ信号ｄｍが、"０"から"１"に変化する（図４の時刻ｔ２）。遅延検出データ信号起動レジスタ２１は、"１"を遅延チェーン１２に対して出力する。
【００４６】
遅延検出データ信号起動レジスタ２１から遅延検出データ信号ｄｍの"１"が出力されると、遅延検出データ信号ｄｍは、遅延チェーン１２の各遅延ゲートを伝搬していく。
【００４７】
そして、遅延検出データ信号ｄｍが"１"に変化してから、一周期経過後、計測レジスタ２２−１〜２２−ｎは、クロック信号ＣＬＫに同期して、遅延ゲート１２−１〜１２−ｎの出力信号を保持する（図４の時刻ｔ３）。
【００４８】
図４に示す例においては、計測レジスタ２２−１〜２２−（ｍ−１）が、時刻ｔ３において"１"を保持したため、計測レジスタ２２−１〜２２−（ｍ−１）の出力信号ｄｏ１〜ｄｏ（ｍ−１）は、"０"から"１"に変化している。
【００４９】
一方、計測レジスタ２２−ｍ〜２２−ｎは、時刻ｔ３において"０"を保持したため、計測レジスタ２２−ｍ〜２２−ｎの出力信号ｄｏｍ〜ｄｏｎは"０"のまま変化していない。
【００５０】
つまり、時刻ｔ２において、クロック信号ＣＬＫに同期して遅延チェーン１２に出力された遅延検出データ信号"１"は、時刻ｔ２から時刻ｔ３までの間、つまりクロック信号ＣＬＫの一周期の間に、遅延ゲート１２−１から１２−（ｍ−１）まで伝搬したことになる。
【００５１】
このとき、計測レジスタ２２−１〜２２−（ｍ−１）の出力信号ｄｏ１〜ｄｏ（ｍ−１）は"１"であり、計測レジスタ２２−ｍ〜２２−ｎの出力信号ｄｏｍ〜ｄｏｎは"０"である。そのため、ホールド指示回路２５には、"１"及び"０"が入力される。その結果、ホールド指示回路２５は、"１"をリセット回路２４に出力する。
【００５２】
上記したように、リセット回路２４に入力されているイネーブル信号ｅｎは"１"であるため、リセット回路２４の入力信号は共に"１"となる。そのため、リセット回路２４の出力信号ｓｅｌは、"０"から"１"に変化する（図４の時刻ｔ３）。これにより、セレクタ回路２３−１〜２３−ｎは、計測レジスタ２２−１〜２２−ｎの出力信号を選択する。つまり、計測レジスタ２２−１〜２２−ｎには、計測レジスタ２２−１〜２２−ｎが出力した信号が入力されることとなるため、計測レジスタ２２−１〜２２−ｎが保持した値がホールドされる。
【００５３】
計測レジスタ２２−１〜２２−ｎによってホールドされた遅延ゲート１２−１〜１２−ｎの出力信号は、判定回路４０に入力される。判定回路４０は、入力された出力信号ｄｏ１〜ｄｏｎのうち"１"の計数を行う。本実施の形態においては、出力信号ｄｏ（ｍ−１）までが"１"であるため、"１"の数は（ｍ−１）個である。
【００５４】
判定回路４０は、クロック信号ＣＬＫの一周期の時間を（ｍ−１）で除する。これにより、遅延ゲート１２−１〜１２−ｎの一段あたりの遅延値（遅延時間）が算出される。その後の処理については、実施の形態１と同様であるため、詳細な説明は省略する。
【００５５】
上述した図４のタイミングチャートにおいては、入力信号ｄｉｎを"０"から"１"に変化させた場合について説明したが、これに限られるものではない。図５のタイミングチャートに示すように、最初に"１"の入力信号ｄｉｎを入力し、計測レジスタ２２−１〜２２−ｎに"１"を保持させてから、入力信号ｄｉｎを"１"から"０"に変化させてもよい。
【００５６】
この場合も、図４において説明した処理と同様に、遅延検出データ信号ｄｍが"１"から"０"に変化してから、一周期の間に、"０"が遅延チェーン１２のどこまで伝搬したのかを検出することにより、遅延値を算出できる。具体的には、判定回路４０は、遅延検出データ信号ｄｍが"１"から"０"に変化してから、一周期経過後に計測レジスタ２２−１〜２２−ｎが保持した値のうち、"０"の個数を数える（図５においては（ｍ−１）個）。そして、判定回路４０は、一周期の時間を"０"の個数で除することにより、遅延ゲート１２−１〜１２−ｎの一段あたりの遅延値を算出する。
【００５７】
以上のように、本実施の形態にかかる遅延検出回路２０の構成によれば、遅延検出データ信号起動レジスタ２１が、入力信号ｄｉｎに基づいて、クロック信号ＣＬＫに同期して"０"から"１"に変化し、少なくともクロック信号の一周期の間は"１"が維持される遅延検出データ信号ｄｍを遅延チェーン１２に出力する。そして、計測レジスタ２２−１〜２２−ｎが、クロック信号ＣＬＫに同期して、遅延チェーン１２の各遅延ゲート１２−１〜１２−ｎの出力信号を保持し、遅延情報を出力する。これにより、少なくとも一周期の間に遅延検出データ信号ｄｍが伝搬した遅延ゲート１２−１〜１２−ｎの段数を検出することができる。
【００５８】
また、遅延検出データ信号ｄｍは、"０"から"１"に変化した後はそのレベルが維持される。そのため、遅延ゲート１２−１〜１２−ｎの出力信号のうち、"１"に変化した出力信号は"１"のまま維持される。その結果、"１"の出力信号が、遅延チェーン１２の先頭（遅延ゲート１２−１）から"１"が伝搬した遅延ゲート（遅延ゲート１２−（ｍ−１））まで連続して出力される。したがって、計測レジスタ２２−１〜２２−ｎの先頭（計測レジスタ２２−１）から連続する"１"の数を算出するだけで、一周期の間に遅延検出データ信号ｄｍが伝搬した遅延ゲートの段数を検出できる。つまり、段数検出の処理負担が軽減される。
【００５９】
さらに、本実施の形態にかかる遅延検出回路２０は、全てのブロックがデジタル回路を用いて構成された単相クロック同期回路であり、容易に設計可能である。また、遅延検出データ信号ｄｍ（起動用パルス）と計測レジスタ２２−１〜２２−ｎに入力される計測用パルスとを同一のクロック信号ＣＬＫで同期させている。そのため、クロック信号ＣＬＫの一周期の間に遅延検出データ信号ｄｍが伝搬した遅延ゲートの段数を正確に検出できると共に、起動用パルスと計測用パルスとの位相差時間を把握しておく必要もない。
【００６０】
加えて、本実施の形態においては、図４及び図５に示すように、遅延検出データ信号ｄｍを立ち上げ又は立ち下げてから（図４の時刻ｔ２）、一周期後に計測レジスタ２２−１〜２２−ｎが保持した値を測定することにより、遅延検出データ信号ｄｍが伝搬した段数を検出できる。つまり、計測を開始してから一周期後には、遅延検出データ信号ｄｍが伝搬した段数を検出できるため、短時間で遅延値を算出できる。
【００６１】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更及び組み合わせをすることが可能である。例えば、上述した実施の形態においては、遅延ゲート１２−１〜１２−ｎが同一の遅延値を有しているが、同一であることに限られない。また、遅延検出回路１０、２０は、遅延情報として、各遅延ゲート１２−１〜１２−ｎの出力信号の全てを出力しているが、第２のレベルの基準信号が伝搬した遅延ゲートのうちの一番後段側の遅延ゲートの番号のみを遅延情報として出力してもよい。
【符号の説明】
【００６２】
１ 半導体集積回路
１０、２０ 遅延検出回路
１１ 基準信号生成部
１２ 遅延チェーン
１２−１〜１２−ｎ 遅延ゲート
１３ 保持部
１４ 遅延値算出部
２１ 遅延検出データ信号起動レジスタ
２２−１〜２２−ｎ 計測レジスタ
２３−１〜２３−ｎ セレクタ回路
２４ リセット回路
２５ ホールド指示回路
３０ 論理回路
４０ 判定回路
５０ 電源
【技術分野】
【０００１】
本発明は遅延検出回路、電源電圧設定回路、及び、遅延検出回路の制御方法に関し、特に多段接続された遅延手段を備える遅延検出回路、電源電圧設定回路、及び、遅延検出回路の制御方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路は、低電力化を図るために電源電圧を下げる方法が一般的に採用されている。電源電圧をどこまで下げられるのかを把握するためには、半導体集積回路の遅延特性を測定する必要がある。そのため、遅延特性を測定する様々な方法が提案されている。
【０００３】
例えば、特許文献１には、リングオシレータをある一定時間発振させて、カウンタで発信回数をカウントし、カウント値に基づいて遅延情報を取得する方法が開示されている（特許文献１の図２、図３参照）。
【０００４】
特許文献２及び３には、電源電圧に応じた遅延時間で信号を遅延させる遅延ユニットを複数段直列に接続して、一定時間における信号の通過段数に基づいて遅延値を算出する方法が開示されている（特許文献２の図１、特許文献３の図６参照）。
【０００５】
特許文献４に開示されたクロック異常検出システムは、多段接続された複数の遅延素子（ディレイセル）を用いて、基準クロック信号を遅延させ、各段の遅延素子から遅延信号を出力する。クロック異常検出システムは、出力された複数の遅延信号の中から、遅延前の基準クロック信号に同期する遅延信号を複数検出する。そして、クロック異常検出システムは、検出された複数の遅延信号に基づいて、基準クロック信号の一周期に係る遅延素子の段数を算出し、基準クロック信号の異常を検出する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２００７／０３４５４０号
【特許文献２】特開２００７−３２２２３５号公報
【特許文献３】特許第４６１７７２１号
【特許文献４】特開２００４−３６２５０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に開示された方法は、ある程度の精度で測定を行うためには、十分な発振回数を確保できる測定時間が必要となる。
【０００８】
また、特許文献２に開示された方法は、パルス遅延回路を起動するタイミングを決める起動用パルスと、ラッチ＆エンコーダのラッチタイミングを決める計測用パルスと、の位相差が異なる。そのため、遅延特性を測定する際には、２つのパルスの位相差時間を把握しておく必要がある。同様に、特許文献３に開示された方法も、起動用パルスの位相と計測用パルスの位相とが異なるため、２つのパルスの位相差時間を把握しておく必要がある。
【０００９】
特許文献４に開示されたクロック異常検出システムにおいては、多段接続された複数の遅延素子に入力される起動用パルスと、各遅延素子からの出力信号を保持するフリップフロップの保持タイミングを決める計測用パルスとは、同位相のクロック信号である。
【００１０】
しかし、クロック信号の一周期に係る遅延素子の段数を計測するために、遅延前のクロック信号に同期する遅延後のクロック信号を複数検出し、検出された複数のクロック信号が経由した遅延素子の数の差を算出する遅延段数演算部が別途必要となる。
【００１１】
つまり、特許文献１〜４に開示された遅延特性の測定方法は、いずれも処理が複雑であり、測定時間も長くなってしまうという問題があった。
【００１２】
本発明は、このような問題を解決するためになされたものであり、簡易な処理によって遅延素子の遅延情報を検出する遅延検出回路、電源電圧設定回路、及び、遅延検出回路の制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明にかかる遅延検出回路は、クロック信号に同期して第１のレベルから第２のレベルに変化し、少なくとも前記クロック信号の一周期の間は前記第２のレベルが維持される基準信号を生成する基準信号生成手段と、多段接続された複数の遅延手段を有し、前記基準信号が入力される遅延チェーンと、前記クロック信号に同期して複数の前記遅延手段の出力信号を保持し、前記遅延手段の遅延情報を出力する保持手段と、を備えるものである。
【００１４】
本発明にかかる電源電圧設定回路は、クロック信号に同期して第１のレベルから第２のレベルに変化し、少なくとも前記クロック信号の一周期は前記第２のレベルが維持される基準信号を生成する基準信号生成手段と、電源から基準電圧が印加され、多段接続された複数の遅延手段を有し、前記基準信号が入力される遅延チェーンと、前記クロック信号に同期して、複数の前記遅延手段の出力信号を保持し、前記遅延手段の遅延情報を出力する保持手段と、前記遅延情報に基づいて、前記電源が出力する前記基準電圧を制御する制御手段と、を備えるものである。
【００１５】
本発明にかかる遅延検出回路の制御方法は、多段接続された複数の遅延手段を有する遅延チェーンを備える遅延検出回路の制御方法であって、クロック信号に同期して第１のレベルから第２のレベルに変化し、少なくとも前記クロック信号の一周期の間は前記第２のレベルが維持される基準信号を生成し、前記基準信号を前記遅延チェーンに入力し、前記クロック信号に同期して複数の前記遅延手段の出力信号を保持し、前記遅延手段の遅延情報を出力するものである。
【発明の効果】
【００１６】
本発明により、簡易な処理によって遅延素子の遅延情報を検出する遅延検出回路、電源電圧設定回路、及び、遅延検出回路の制御方法を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１にかかる半導体集積回路のブロック図である。
【図２】実施の形態１にかかる遅延検出回路のブロック図である。
【図３】実施の形態２にかかる遅延検出回路の回路図である。
【図４】実施の形態２にかかる遅延検出回路の動作を示すタイミングチャートである。
【図５】実施の形態２にかかる遅延検出回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１８】
＜実施の形態１＞
以下、図面を参照して本発明の実施の形態について説明する。本実施の形態にかかる半導体集積回路１のブロック図を図１に示す。半導体集積回路１は、遅延検出回路１０と、論理回路３０と、判定回路４０と、を備える。遅延検出回路１０と論理回路３０とは外部の電源５０と接続される。電源５０は、遅延検出回路１０と論理回路３０とに基準電圧ＶＤＤを供給する。また、遅延検出回路１０及び論理回路３０にはクロック信号ＣＬＫが入力される。
【００１９】
遅延検出回路１０は、多段接続された遅延素子を有し、半導体集積回路１の遅延特性を測定する。具体的には、遅延検出回路１０は、論理回路３０において用いられている遅延素子の遅延情報を出力する。遅延検出回路１０の詳細な構成については後述する。
【００２０】
論理回路３０は、複数の論理素子や遅延素子から構成され、入力信号（図示省略）に対して論理演算を行う。このとき、遅延検出回路１０の遅延素子及び論理回路３０の遅延素子を含む各素子には電源５０からの基準電圧ＶＤＤが供給される。なお、論理回路３０が有する遅延素子と遅延検出回路１０が有する遅延素子とは、同じ遅延特性（基準電圧ＶＤＤに対する遅延値の変化量）を有する遅延素子である。そのため、遅延検出回路１０における遅延素子の一段あたりの遅延値に基づいて、論理回路３０における遅延素子の遅延値が測定できる。
【００２１】
判定回路４０（制御手段）は、遅延検出回路１０から入力される遅延情報に基づいて、電源５０が出力する基準電圧ＶＤＤを制御する制御信号を出力する。具体的には、判定回路４０は、遅延情報に基づいて、遅延手段の遅延値を算出する。そして、遅延値が論理回路３０において要求される所定の遅延値よりも短い場合、判定回路４０は、基準電圧ＶＤＤを下げるように電源５０に指示する。一方、遅延値が論理回路３０において要求される所定の遅延値よりも長い場合、判定回路４０は、基準電圧ＶＤＤを上げるように電源５０に指示する。つまり、判定回路４０は、遅延検出回路１０から入力される遅延値が論理回路３０において要求される所定の遅延値を超えない範囲で、基準電圧ＶＤＤがより低くなるように電源５０を制御する。これにより、論理回路３０の動作に影響を与えることなく、低電力化を図ることができる。なお、遅延検出回路１０と判定回路４０とが電源電圧設定回路を構成する。
【００２２】
次に、遅延検出回路１０の詳細な構成について、図２を参照して説明する。図２は、本実施の形態にかかる遅延検出回路１０のブロック図である。遅延検出回路１０は、基準信号生成部１１と、遅延チェーン１２と、保持部１３と、を備える。なお、基準信号生成部１１と保持部１３とには、クロック信号ＣＬＫが入力される。
【００２３】
基準信号生成部１１は、入力されたクロック信号ＣＬＫに同期して第１のレベルから第２のレベルに変化し、少なくともクロック信号の一周期の間は第２のレベルが維持される基準信号を生成する。基準信号生成部１１は、生成した基準信号を遅延チェーン１２に出力する。
【００２４】
このとき、第１のレベルとは、例えばＬ（Low）レベルを意味し、第２のレベルとは、例えばＨ（High）レベルを意味する。つまり、第１のレベルと第２のレベルが異なるレベルであればよい。また、クロック信号ＣＬＫに同期して第１のレベルから第２のレベルに変化するとは、例えば、クロック信号ＣＬＫの立ち上がりに同期して、ＬレベルからＨレベルに変化することを意味する。さらに、少なくともクロック信号ＣＬＫの一周期の間は第２のレベルが維持されるとは、例えば、ＬレベルからＨレベルに変化した後は、少なくともクロック信号ＣＬＫの一周期の間はＨレベルから変化しないことを意味する。勿論、第１のレベルをＨレベルとし、第２のレベルをＬレベルとしてもよい。さらに、Ｌレベル及びＨレベルに替えて、"０"及び"１"を用いてもよい。
【００２５】
遅延チェーン１２は、多段接続された複数の遅延ゲート（遅延手段）１２−１〜１２−ｎを有する。遅延チェーン１２には、基準信号生成部１１が生成した基準信号が入力される。基準信号は、各段に設けられた遅延ゲート１２−１〜１２−ｎの遅延値に応じて遅延しながら、遅延ゲート１２−１〜１２−ｎを伝搬する。なお、各遅延ゲート１２−１〜１２−ｎの遅延値は同一である。
【００２６】
遅延ゲート１２−１〜１２−ｎの各段の出力信号は保持部１３に入力される。各段の出力信号は、基準信号が経由した遅延ゲートの数に応じて遅延した信号である。より詳細には、各段の出力信号は、基準信号が経由した遅延ゲートの遅延値の合計時間だけ遅延した信号である。言い換えると、各段の出力信号は、遅延ゲート一つあたりの遅延値を、経由した遅延ゲートの数で乗じた時間だけ基準信号が遅延した信号である。
【００２７】
保持部１３は、クロック信号ＣＬＫに同期して複数の遅延ゲート１２−１〜１２−ｎの出力信号を保持する。保持部１３は、例えばフリップフロップ等のラッチ回路から構成される。そして、保持部１３は、保持した出力信号に応じた遅延情報として信号ｄｏ１〜ｄｏｎを出力する。ここで、遅延情報とは、遅延ゲート１２−１〜１２−ｎの遅延に関する情報である。具体的には、所定の時間（例えば、クロック信号ＣＬＫの一周期）の間に、基準信号が伝搬した遅延ゲートの段数を示す情報である。
【００２８】
続いて、本実施の形態にかかる遅延検出回路１０及び判定回路４０の動作について説明する。まず、基準信号生成部１１は、第１のレベルの基準信号を遅延チェーン１２に対して出力する。その後、基準信号生成部１１は、クロック信号ＣＬＫに同期して、基準信号を第１のレベルから第２のレベルに変化させる。
【００２９】
保持部１３は、クロック信号ＣＬＫに同期して、遅延チェーン１２の遅延ゲート１２−１〜１２−ｎから出力される出力信号を保持する。例えば、保持部１３は、基準信号が第１のレベルから第２のレベルに変化してから、一周期経過後に、クロック信号ＣＬＫに同期して遅延ゲート１２−１〜１２−ｎから出力される出力信号を保持する。
【００３０】
このとき、基準信号生成部１１が第２のレベルの基準信号を出力してからクロック信号ＣＬＫの一周期の間に、第２のレベルの基準信号が伝搬した遅延ゲートの出力信号は第２のレベルとなる。一方、未だ第２のレベルの基準信号が伝搬していない遅延ゲートの出力信号は第１のレベルのままとなる。つまり、保持部１３が保持する複数の出力信号のうち、遅延ゲート１２−１から第２のレベルの基準信号が伝搬した遅延ゲート（例えば、遅延ゲート１２−（ｍ−１）とする）までの出力信号が連続して第２のレベルとなる。一方、第２のレベルの基準信号が伝搬した遅延ゲート（遅延ゲート１２−（ｍ−１））の次段の遅延ゲート（遅延ゲート１２−ｍ）から遅延ゲート１２−ｎまでの出力信号が連続して第１のレベルとなる。
【００３１】
保持部１３は、保持した遅延ゲート１２−１〜１２−ｎの出力信号に応じた遅延情報を出力する。具体的には、保持部１３は、保持した遅延ゲート１２−１の出力信号を信号ｄｏ１として出力する。同様に、保持部１３は、保持した遅延ゲート１２−２〜１２−ｎの出力信号を信号ｄｏ２〜ｄｏｎとして出力する。つまり、保持部１３は、遅延情報として、第２のレベルの信号ｄｏ１〜ｄｏ（ｍ−１）を出力し、第１のレベルの信号ｄｏｍ〜ｄｏｎを出力する。保持部１３が出力した遅延情報のうち、第２のレベルの信号を計数することにより、クロック信号ＣＬＫの一周期の間に、第２のレベルの基準信号が伝搬した遅延ゲートの段数を検出できる。上記の例では、第２のレベルの信号はｄｏ１〜ｄｏ（ｍ−１）の（ｍ−１）であるため、第２のレベルの基準信号が伝搬した遅延ゲートの段数は（ｍ−１）段となる。
【００３２】
判定回路４０は、保持部１３から出力された遅延情報を参照し、クロック信号ＣＬＫの一周期の時間を、第２のレベルの基準信号が伝搬した遅延ゲートの段数で除することにより、遅延ゲート１２−１〜１２−ｎの一段あたりの遅延値を算出する。なお、遅延ゲート１２−１〜１２−ｎの一段あたりの遅延値を算出するためには、第２のレベルの基準信号が遅延チェーン１２を伝搬した時間を、第２のレベルの基準信号が伝搬した遅延ゲートの段数で除すればよい。そのため、例えば、判定回路４０は、クロック信号ＣＬＫの二周期の時間を、二周期の間に第２のレベルの基準信号が伝搬した遅延ゲートの段数で除してもよい。
【００３３】
そして、判定回路４０は、算出した遅延ゲート１２−１〜１２−ｎの一段あたりの遅延値に基づいて、電源５０が出力する基準電圧ＶＤＤを制御する制御信号を出力する。
【００３４】
以上のように、本実施の形態にかかる遅延検出回路１０の構成によれば、基準信号生成部１１が、クロック信号ＣＬＫに同期して第１のレベルから第２のレベルに変化し、少なくともクロック信号の一周期の間は第２のレベルが維持される基準信号を遅延チェーン１２に出力する。そして、保持部１３が、クロック信号ＣＬＫに同期して、遅延チェーン１２の各遅延ゲート１２−１〜１２−ｎの出力信号を保持し、遅延ゲート１２−１〜１２−ｎの遅延情報を出力する。これにより、少なくとも一周期の間に第２のレベルの基準信号が伝搬した遅延ゲート１２−１〜１２−ｎの段数を検出することができる。さらに、判定回路４０は、クロック信号ＣＬＫの周期のみを知っていればよく、複数の信号の位相差時間を把握する必要もない。
【００３５】
加えて、第２のレベルの基準信号は、クロック信号ＣＬＫの一周期の間は、第２のレベルが維持される。そのため、複数の遅延ゲート１２−１〜１２−ｎの出力信号のうち、第２のレベルに変化した出力信号は、一周期の間は第２のレベルのまま維持される。したがって、遅延チェーン１２の先頭から第２のレベルの基準信号が伝搬した遅延ゲートまでの遅延ゲート（遅延ゲート１２−１〜１２−（ｍ−１））から、第２のレベルの出力信号が出力される。つまり、第２のレベルの出力信号を計数する際に、毎回遅延チェーン１２の先頭（遅延ゲート１２−１）から第２のレベルの出力信号の数を数えればよい。その結果、計数を始める遅延ゲートを毎回検出しなくて済むため、計数処理の負担が軽減される。
【００３６】
言い換えると、遅延チェーン１２において第１のレベルの出力信号と第２のレベルの出力信号との境界を複数検出して、検出された複数の境界の間の遅延ゲートの個数を算出する遅延段数演算部を別途設ける必要がない。このように、本実施の形態にかかる遅延検出回路１０は、簡易な処理によって遅延ゲートの遅延値を算出することができる。
【００３７】
＜実施の形態２＞
本発明にかかる実施の形態２について説明する。本実施の形態にかかる遅延検出回路２０の構成例を図３に示す。遅延検出回路２０は、遅延チェーン１２と、遅延検出データ信号起動レジスタ２１と、計測レジスタ２２−１〜２２−ｎと、セレクタ回路２３−１〜２３−ｎと、リセット回路２４と、ホールド指示回路２５と、を備える。なお、遅延チェーン１２は、実施の形態１と同様の構成であるため、詳細な説明を省略する。
【００３８】
遅延検出データ信号起動レジスタ２１には、入力信号ｄｉｎが入力される。遅延検出データ信号起動レジスタ２１は、入力信号ｄｉｎをクロック信号ＣＬＫに同期して取り込み、遅延検出データ信号ｄｍ（基準信号）として出力する。
【００３９】
計測レジスタ２２−１〜２２−ｎは、セレクタ回路２３−１〜２３−ｎを介して、遅延チェーン１２の遅延ゲート１２−１〜１２−ｎと接続される。計測レジスタ２２−１〜２２−ｎは、クロック信号ＣＬＫに同期して、遅延ゲート１２−１〜１２−ｎの出力信号又は計測レジスタ２２−１〜２２−ｎの出力信号を保持する。
【００４０】
セレクタ回路２３−１〜２３−ｎは、リセット回路２４の制御信号に応じて、遅延ゲート１２−１〜１２−ｎの出力信号又は計測レジスタ２２−１〜２２−ｎの出力信号のいずれか一方を選択し、計測レジスタ２２−１〜２２−ｎに出力する。具体的には、セレクタ回路２３−１〜２３−ｎは、制御信号が"０"（Ｌレベル）の場合は、遅延ゲート１２−１〜１２−ｎの出力信号を選択する。一方、セレクタ回路２３−１〜２３−ｎは、制御信号が"１"（Ｈレベル）の場合、計測レジスタ２２−１〜２２−ｎの出力信号を選択する。
【００４１】
リセット回路２４は、ＡＮＤ回路であり、イネーブル信号ｅｎと、ホールド指示回路２５の出力信号とが入力される。リセット回路２４は、イネーブル信号ｅｎ及びホールド指示回路２５の出力信号の双方が"０"である場合、又は、いずれか一方が"１"である場合に、セレクタ回路２３−１〜２３−ｎに対して"０"を出力する。このため、セレクタ回路２３−１〜２３−ｎは、遅延ゲート１２−１〜１２−ｎの出力信号を選択する。
【００４２】
一方、リセット回路２４は、イネーブル信号ｅｎ及びホールド指示回路２５の出力信号の双方が共に"１"である場合、セレクタ回路２３−１〜２３−ｎに対して"１"を出力する。このため、セレクタ回路２３−１〜２３−ｎは、計測レジスタ２２−１〜２２−ｎの出力信号を選択する。
【００４３】
ホールド指示回路２５は、ＯＲ回路であり、計測レジスタ２２−１〜２２−ｎが保持する全ての出力信号が入力される。ホールド指示回路２５は、計測レジスタ２２−１〜２２−ｎが保持する出力信号に"０"と"１"との双方が含まれる場合、リセット回路２４に対して"１"を出力する。言い換えると、ホールド指示回路２５は、計測レジスタ２２−１〜２２−ｎが保持する信号のうち、少なくとも一つの出力信号が"１"であり、その他の計測レジスタの出力信号が"０"である場合、リセット回路２４に対して"１"を出力する。
【００４４】
続いて、本実施の形態にかかる遅延検出回路２０の動作について、図４のタイミングチャートを参照して説明する。まず、イネーブル信号ｅｎ及び入力信号ｄｉｎを"０"にする。遅延検出データ信号起動レジスタ２１及び計測レジスタ２２−１〜２２−ｎは、クロック信号ＣＬＫに同期して"０"を保持する。これにより、遅延検出データ信号起動レジスタ２１及び計測レジスタ２２−１〜２２−ｎをリセットする。
【００４５】
次に、イネーブル信号ｅｎ及び入力信号ｄｉｎを"０"から"１"に変化させる（図４の時刻ｔ１）。すると、遅延検出データ信号起動レジスタ２１は、クロック信号ＣＬＫに同期して、"１"に変化した入力信号ｄｉｎを保持する。このため、遅延検出データ信号起動レジスタ２１の出力信号である遅延検出データ信号ｄｍが、"０"から"１"に変化する（図４の時刻ｔ２）。遅延検出データ信号起動レジスタ２１は、"１"を遅延チェーン１２に対して出力する。
【００４６】
遅延検出データ信号起動レジスタ２１から遅延検出データ信号ｄｍの"１"が出力されると、遅延検出データ信号ｄｍは、遅延チェーン１２の各遅延ゲートを伝搬していく。
【００４７】
そして、遅延検出データ信号ｄｍが"１"に変化してから、一周期経過後、計測レジスタ２２−１〜２２−ｎは、クロック信号ＣＬＫに同期して、遅延ゲート１２−１〜１２−ｎの出力信号を保持する（図４の時刻ｔ３）。
【００４８】
図４に示す例においては、計測レジスタ２２−１〜２２−（ｍ−１）が、時刻ｔ３において"１"を保持したため、計測レジスタ２２−１〜２２−（ｍ−１）の出力信号ｄｏ１〜ｄｏ（ｍ−１）は、"０"から"１"に変化している。
【００４９】
一方、計測レジスタ２２−ｍ〜２２−ｎは、時刻ｔ３において"０"を保持したため、計測レジスタ２２−ｍ〜２２−ｎの出力信号ｄｏｍ〜ｄｏｎは"０"のまま変化していない。
【００５０】
つまり、時刻ｔ２において、クロック信号ＣＬＫに同期して遅延チェーン１２に出力された遅延検出データ信号"１"は、時刻ｔ２から時刻ｔ３までの間、つまりクロック信号ＣＬＫの一周期の間に、遅延ゲート１２−１から１２−（ｍ−１）まで伝搬したことになる。
【００５１】
このとき、計測レジスタ２２−１〜２２−（ｍ−１）の出力信号ｄｏ１〜ｄｏ（ｍ−１）は"１"であり、計測レジスタ２２−ｍ〜２２−ｎの出力信号ｄｏｍ〜ｄｏｎは"０"である。そのため、ホールド指示回路２５には、"１"及び"０"が入力される。その結果、ホールド指示回路２５は、"１"をリセット回路２４に出力する。
【００５２】
上記したように、リセット回路２４に入力されているイネーブル信号ｅｎは"１"であるため、リセット回路２４の入力信号は共に"１"となる。そのため、リセット回路２４の出力信号ｓｅｌは、"０"から"１"に変化する（図４の時刻ｔ３）。これにより、セレクタ回路２３−１〜２３−ｎは、計測レジスタ２２−１〜２２−ｎの出力信号を選択する。つまり、計測レジスタ２２−１〜２２−ｎには、計測レジスタ２２−１〜２２−ｎが出力した信号が入力されることとなるため、計測レジスタ２２−１〜２２−ｎが保持した値がホールドされる。
【００５３】
計測レジスタ２２−１〜２２−ｎによってホールドされた遅延ゲート１２−１〜１２−ｎの出力信号は、判定回路４０に入力される。判定回路４０は、入力された出力信号ｄｏ１〜ｄｏｎのうち"１"の計数を行う。本実施の形態においては、出力信号ｄｏ（ｍ−１）までが"１"であるため、"１"の数は（ｍ−１）個である。
【００５４】
判定回路４０は、クロック信号ＣＬＫの一周期の時間を（ｍ−１）で除する。これにより、遅延ゲート１２−１〜１２−ｎの一段あたりの遅延値（遅延時間）が算出される。その後の処理については、実施の形態１と同様であるため、詳細な説明は省略する。
【００５５】
上述した図４のタイミングチャートにおいては、入力信号ｄｉｎを"０"から"１"に変化させた場合について説明したが、これに限られるものではない。図５のタイミングチャートに示すように、最初に"１"の入力信号ｄｉｎを入力し、計測レジスタ２２−１〜２２−ｎに"１"を保持させてから、入力信号ｄｉｎを"１"から"０"に変化させてもよい。
【００５６】
この場合も、図４において説明した処理と同様に、遅延検出データ信号ｄｍが"１"から"０"に変化してから、一周期の間に、"０"が遅延チェーン１２のどこまで伝搬したのかを検出することにより、遅延値を算出できる。具体的には、判定回路４０は、遅延検出データ信号ｄｍが"１"から"０"に変化してから、一周期経過後に計測レジスタ２２−１〜２２−ｎが保持した値のうち、"０"の個数を数える（図５においては（ｍ−１）個）。そして、判定回路４０は、一周期の時間を"０"の個数で除することにより、遅延ゲート１２−１〜１２−ｎの一段あたりの遅延値を算出する。
【００５７】
以上のように、本実施の形態にかかる遅延検出回路２０の構成によれば、遅延検出データ信号起動レジスタ２１が、入力信号ｄｉｎに基づいて、クロック信号ＣＬＫに同期して"０"から"１"に変化し、少なくともクロック信号の一周期の間は"１"が維持される遅延検出データ信号ｄｍを遅延チェーン１２に出力する。そして、計測レジスタ２２−１〜２２−ｎが、クロック信号ＣＬＫに同期して、遅延チェーン１２の各遅延ゲート１２−１〜１２−ｎの出力信号を保持し、遅延情報を出力する。これにより、少なくとも一周期の間に遅延検出データ信号ｄｍが伝搬した遅延ゲート１２−１〜１２−ｎの段数を検出することができる。
【００５８】
また、遅延検出データ信号ｄｍは、"０"から"１"に変化した後はそのレベルが維持される。そのため、遅延ゲート１２−１〜１２−ｎの出力信号のうち、"１"に変化した出力信号は"１"のまま維持される。その結果、"１"の出力信号が、遅延チェーン１２の先頭（遅延ゲート１２−１）から"１"が伝搬した遅延ゲート（遅延ゲート１２−（ｍ−１））まで連続して出力される。したがって、計測レジスタ２２−１〜２２−ｎの先頭（計測レジスタ２２−１）から連続する"１"の数を算出するだけで、一周期の間に遅延検出データ信号ｄｍが伝搬した遅延ゲートの段数を検出できる。つまり、段数検出の処理負担が軽減される。
【００５９】
さらに、本実施の形態にかかる遅延検出回路２０は、全てのブロックがデジタル回路を用いて構成された単相クロック同期回路であり、容易に設計可能である。また、遅延検出データ信号ｄｍ（起動用パルス）と計測レジスタ２２−１〜２２−ｎに入力される計測用パルスとを同一のクロック信号ＣＬＫで同期させている。そのため、クロック信号ＣＬＫの一周期の間に遅延検出データ信号ｄｍが伝搬した遅延ゲートの段数を正確に検出できると共に、起動用パルスと計測用パルスとの位相差時間を把握しておく必要もない。
【００６０】
加えて、本実施の形態においては、図４及び図５に示すように、遅延検出データ信号ｄｍを立ち上げ又は立ち下げてから（図４の時刻ｔ２）、一周期後に計測レジスタ２２−１〜２２−ｎが保持した値を測定することにより、遅延検出データ信号ｄｍが伝搬した段数を検出できる。つまり、計測を開始してから一周期後には、遅延検出データ信号ｄｍが伝搬した段数を検出できるため、短時間で遅延値を算出できる。
【００６１】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更及び組み合わせをすることが可能である。例えば、上述した実施の形態においては、遅延ゲート１２−１〜１２−ｎが同一の遅延値を有しているが、同一であることに限られない。また、遅延検出回路１０、２０は、遅延情報として、各遅延ゲート１２−１〜１２−ｎの出力信号の全てを出力しているが、第２のレベルの基準信号が伝搬した遅延ゲートのうちの一番後段側の遅延ゲートの番号のみを遅延情報として出力してもよい。
【符号の説明】
【００６２】
１ 半導体集積回路
１０、２０ 遅延検出回路
１１ 基準信号生成部
１２ 遅延チェーン
１２−１〜１２−ｎ 遅延ゲート
１３ 保持部
１４ 遅延値算出部
２１ 遅延検出データ信号起動レジスタ
２２−１〜２２−ｎ 計測レジスタ
２３−１〜２３−ｎ セレクタ回路
２４ リセット回路
２５ ホールド指示回路
３０ 論理回路
４０ 判定回路
５０ 電源
【特許請求の範囲】
【請求項１】
クロック信号に同期して第１のレベルから第２のレベルに変化し、少なくとも前記クロック信号の一周期の間は前記第２のレベルが維持される基準信号を生成する基準信号生成手段と、
多段接続された複数の遅延手段を有し、前記基準信号が入力される遅延チェーンと、
前記クロック信号に同期して複数の前記遅延手段の出力信号を保持し、前記遅延手段の遅延情報を出力する保持手段と、
を備える遅延検出回路。
【請求項２】
前記保持手段は、前記基準信号が前記クロック信号に同期して前記第１のレベルから前記第２のレベルに変化してから、前記クロック信号の一周期経過後に、複数の前記遅延手段の前記出力信号を保持する請求項１に記載の遅延検出回路。
【請求項３】
前記保持手段が保持した複数の前記遅延手段の前記出力信号に、前記第１及び第２のレベルの前記出力信号が含まれている場合、前記保持手段に入力される信号を前記遅延手段の前記出力信号から、前記保持手段の出力信号に切り換える選択手段をさらに備える請求項１又は２に記載の遅延検出回路。
【請求項４】
クロック信号に同期して第１のレベルから第２のレベルに変化し、少なくとも前記クロック信号の一周期は前記第２のレベルが維持される基準信号を生成する基準信号生成手段と、
電源から基準電圧が印加され、多段接続された複数の遅延手段を有し、前記基準信号が入力される遅延チェーンと、
前記クロック信号に同期して、複数の前記遅延手段の出力信号を保持し、前記遅延手段の遅延情報を出力する保持手段と、
前記遅延情報に基づいて、前記電源が出力する前記基準電圧を制御する制御手段と、
を備える電源電圧設定回路。
【請求項５】
前記制御手段は、前記基準信号が前記クロック信号に同期して前記第１のレベルから前記第２のレベルに変化してから、前記保持手段が前記クロック信号に同期して複数の前記出力信号を保持するまでの時間を、前記遅延情報に応じた前記遅延手段の段数で除することにより、前記遅延手段の遅延値を算出し、当該遅延値に基づいて、前記電源が出力する前記基準電圧を制御する請求項４に記載の電源電圧設定回路。
【請求項６】
多段接続された複数の遅延手段を有する遅延チェーンを備える遅延検出回路の制御方法であって、
クロック信号に同期して第１のレベルから第２のレベルに変化し、少なくとも前記クロック信号の一周期の間は前記第２のレベルが維持される基準信号を生成し、
前記基準信号を前記遅延チェーンに入力し、
前記クロック信号に同期して複数の前記遅延手段の出力信号を保持し、前記遅延手段の遅延情報を出力する遅延検出回路の制御方法。
【請求項１】
クロック信号に同期して第１のレベルから第２のレベルに変化し、少なくとも前記クロック信号の一周期の間は前記第２のレベルが維持される基準信号を生成する基準信号生成手段と、
多段接続された複数の遅延手段を有し、前記基準信号が入力される遅延チェーンと、
前記クロック信号に同期して複数の前記遅延手段の出力信号を保持し、前記遅延手段の遅延情報を出力する保持手段と、
を備える遅延検出回路。
【請求項２】
前記保持手段は、前記基準信号が前記クロック信号に同期して前記第１のレベルから前記第２のレベルに変化してから、前記クロック信号の一周期経過後に、複数の前記遅延手段の前記出力信号を保持する請求項１に記載の遅延検出回路。
【請求項３】
前記保持手段が保持した複数の前記遅延手段の前記出力信号に、前記第１及び第２のレベルの前記出力信号が含まれている場合、前記保持手段に入力される信号を前記遅延手段の前記出力信号から、前記保持手段の出力信号に切り換える選択手段をさらに備える請求項１又は２に記載の遅延検出回路。
【請求項４】
クロック信号に同期して第１のレベルから第２のレベルに変化し、少なくとも前記クロック信号の一周期は前記第２のレベルが維持される基準信号を生成する基準信号生成手段と、
電源から基準電圧が印加され、多段接続された複数の遅延手段を有し、前記基準信号が入力される遅延チェーンと、
前記クロック信号に同期して、複数の前記遅延手段の出力信号を保持し、前記遅延手段の遅延情報を出力する保持手段と、
前記遅延情報に基づいて、前記電源が出力する前記基準電圧を制御する制御手段と、
を備える電源電圧設定回路。
【請求項５】
前記制御手段は、前記基準信号が前記クロック信号に同期して前記第１のレベルから前記第２のレベルに変化してから、前記保持手段が前記クロック信号に同期して複数の前記出力信号を保持するまでの時間を、前記遅延情報に応じた前記遅延手段の段数で除することにより、前記遅延手段の遅延値を算出し、当該遅延値に基づいて、前記電源が出力する前記基準電圧を制御する請求項４に記載の電源電圧設定回路。
【請求項６】
多段接続された複数の遅延手段を有する遅延チェーンを備える遅延検出回路の制御方法であって、
クロック信号に同期して第１のレベルから第２のレベルに変化し、少なくとも前記クロック信号の一周期の間は前記第２のレベルが維持される基準信号を生成し、
前記基準信号を前記遅延チェーンに入力し、
前記クロック信号に同期して複数の前記遅延手段の出力信号を保持し、前記遅延手段の遅延情報を出力する遅延検出回路の制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１３−２１４９４（Ｐ２０１３−２１４９４Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１１−１５３０３７（Ｐ２０１１−１５３０３７）
【出願日】平成２３年７月１１日（２０１１．７．１１）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２３年７月１１日（２０１１．７．１１）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
[ Back to top ]