配線基板
【課題】半導体集積回路素子に対して十分な電源供給を行なって半導体集積回路素子を良好に作動させることが可能な配線基板を提供すること。
【解決手段】上面側のビルドアップ配線層３における第２のビア群における隣接する複数個ずつが第２のパッド７ＧのピッチＰ１より狭いピッチＰ２で寄り集まった複数のビアグループ６Ｂを形成しているとともに、隣接するビアグループ６Ｂに接続されたビアランド３Ｌ同士の間に第１の電源プレーン３Ｐが介在し、ビアランド３Ｌ同士の間の第１の電源プレーン３Ｐを通して第１の半導体素子接続パッド７Ｐの各列から第１のスルーホール５Ｐへの導電路が形成されているとともに、下面側のビルドアップ配線層３におけるビアランド３Ｌは、複数一組のビア６に対応する分が一つに繋がっている。
【解決手段】上面側のビルドアップ配線層３における第２のビア群における隣接する複数個ずつが第２のパッド７ＧのピッチＰ１より狭いピッチＰ２で寄り集まった複数のビアグループ６Ｂを形成しているとともに、隣接するビアグループ６Ｂに接続されたビアランド３Ｌ同士の間に第１の電源プレーン３Ｐが介在し、ビアランド３Ｌ同士の間の第１の電源プレーン３Ｐを通して第１の半導体素子接続パッド７Ｐの各列から第１のスルーホール５Ｐへの導電路が形成されているとともに、下面側のビルドアップ配線層３におけるビアランド３Ｌは、複数一組のビア６に対応する分が一つに繋がっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路素子を搭載するための配線基板に関するものである。
【背景技術】
【０００２】
従来、半導体集積回路素子を搭載するための配線基板として、ビルドアップ法により形成された配線基板が知られている。図７はビルドアップ法により形成された従来の配線基板の一例を示す概略断面図であり、図８は図７示した配線基板における要部概略上面図である。
【０００３】
図７に示すように、従来の配線基板３０は、コア基板２１の上下面にビルドアップ絶縁層２２およびビルドアップ配線層２３が交互に複数層ずつ積層されており、その上面中央部に半導体集積回路素子Ｓを搭載するための搭載部３０ａを有している。
【０００４】
コア基板２１の上下面には銅箔や銅めっき層から成るコア導体層２４が被着されている。また、コア基板２１の上面から下面にかけてコア導体層２４の一部として機能する銅めっき層が被着された多数のスルーホール２５が格子状の配列で形成されている。
【０００５】
ビルドアップ絶縁層２２には、それぞれに複数のビアホール２６が形成されており、ビアホール２６を含む各ビルドアップ絶縁層２２の表面には銅めっき層から成るビルドアップ配線層２３が被着形成されている。そしてビルドアップ配線層２３は、ビアホール２６を介して上下のものが互い接続されているとともにスルーホール２５に電気的に接続している。さらに、このビルドアップ配線層２３のうち、上面側における最外層のビルドアップ絶縁層２２の表面に被着された一部は、搭載部３０ａにおいて半導体集積回路素子Ｓの電極端子Ｔに電気的に接続される円形の半導体素子接続パッド２７を形成しており、これらの半導体素子接続パッド２７は図８に示すように、半導体集積回路素子Ｓの電極端子Ｔに対応した格子状の並びに形成されている。また、下面側における最外層のビルドアップ絶縁層２２の表面に被着された一部は、外部電気回路基板の配線導体に電気的に接続される円形の外部接続パッド２８であり、この外部接続パッド２８はスルーホール２５に対応した格子状の並びに複数並んで形成されている。
【０００６】
さらに、最外層のビルドアップ絶縁層２２およびその上のビルドアップ配線層２３上には、半導体素子接続パッド２７および外部接続パッド２８を露出させるソルダーレジスト層２９が被着されている。そして、半導体素子接続パッド２７の露出部に半導体集積回路素子Ｓの電極端子Ｔが電気的に接続されるとともに外部接続パッド２８の露出部に図示しない外部電気回路基板の配線導体が半田ボールを介して電気的に接続される。
【０００７】
ところで、半導体集積回路素子Ｓは、配線基板３０からの十分な電源供給を確保するためにその下面の中央部に接地用と電源用との電極端子Ｔを交互に多数設けるとともに下面の外周部に信号用の電極端子を多数設けた端子配置を採用する場合が増えている。このような半導体集積回路素子Ｓを搭載する場合、配線基板３０における半導体素子接続パッド２７の配置も半導体集積回路素子Ｓの電極端子Ｔに対応して搭載部３０ａの中央部に接地用および電源用の半導体素子接続パッド２７が多数配置され、搭載部３０ａの外周部に信号用の半導体素子接続パッド２７が多数配置されることとなる。
【０００８】
図９に、搭載部３０ａの中央部における接地用と電源用の半導体素子接続パッド２７のみを抜き出して上面図で示す。なお図９においては、ソルダーレジスト層２９の下の最上層のビルドアップ配線層２３を破線で示している。この図９においてＧと記した半導体素子接続パッド２７は接地用の半導体素子接続パッド２７Ｇであり、Ｐと記した半導体素子接続パッド２７は電源用の半導体素子接続パッド２７Ｐである。図９に示すように、接地用の半導体素子接続パッド２７Ｇと電源用の半導体素子接続パッド２７Ｐとは１個ずつが格子状の配列で斜めに列をなすようにして交互に配設されているとともに、各列の半導体素子接続パッド２７同士が１列ずつ帯状の一体のパターンとして統合されている。
【０００９】
そして、これらの接地用および電源用の半導体素子接続パッド２７は、図１０に示すように、上面側のビルドアップ配線層２３およびコア導体層２４を介してスルーホール２５に電気的に接続されている。なお、図１０は、図９における一部の半導体素子接続パッド２７およびそれに対応する上面側のビルドアップ配線層２３およびコア導体層２４を抜き出して示した斜視図であり、各層における小さな○印が下層へ接続するビア２６の位置を示し、×印が上層からのビア２６が接続される位置を示している。
【００１０】
半導体素子接続パッド２７が接続される次層のビルドアップ配線層２３は、主として接地プレーン２３Ｇであり、その中に電源用の半導体素子接続パッド２７Ｐに接続されるビアランド２３Ｌがクリアランス２３Ｃを介して配設されている。ビアランド２３Ｌは各列の電源用の半導体素子接続パッド２７Ｐに対応した位置に列をなすように１対１で並んでおり、ビアランド２３Ｌの各列のクリアランス２３Ｃはひとつに繋がっている。そのため接地プレーン２３Ｇは、ひとつに繋がったクリアランス２３Ｃにより接地用の半導体素子接続パッド２７Ｇの各列に対応するように帯状に隔てられた状態となっている。そして、接地用の半導体素子接続パッド２７Ｇは接地プレーン２３Ｇのクリアランス２３Ｃで挟まれた帯状の部分に接地用の各半導体素子接続パッド２７Ｇからのビア２６を介して接続され、電源用の半導体素子接続パッド２７Ｐは１対１で対応するビアランド２３Ｌにビア２６を介して接続されている。
【００１１】
その下層のビルドアップ配線層２３は、主として電源プレーン２３Ｐであり、その中に上層の接地プレーン２３Ｇに接続されるビアランド２３Ｌがクリアランス２３Ｃを介して配設されている。ビアランド２３Ｌは各列の接地用の半導体素子接続パッド２７Ｇに対応した位置に列をなすように１対１で並んでおり、上層のビルドアップ配線層２３の場合と同様にビアランド２３Ｌの各列のクリアランス２３Ｃはひとつに繋がっている。そのため電源プレーン２３Ｐは、ひとつに繋がったクリアランス２３Ｃにより電源用の半導体素子接続パッド２７の各列に対応するように帯状に隔てられた状態となっている。そして、上層の接地プレーン２３Ｇは接地用の半導体素子接続パッド２７Ｇに対して１対１で対応するビアランド２３Ｌにビア２６を介して接続され、電源用の半導体素子接続パッド２７Ｐに接続された上層のビアランド２３Ｌは電源プレーン２３Ｐのクリアランス２３Ｃで挟まれた帯状の部分に上層のビアランド２３Ｌからのビア２６を介して接続されている。
【００１２】
その下層のコア導体層２４は、主として接地プレーン２４Ｇであり、接地プレーン２４Ｇは接地用のスルーホール２５Ｇに接続されているとともに、その中に電源用のスルーホール２５Ｐに接続されたスルーホールランド２４Ｌがクリアランス２４Ｃを介して配設されている。そして、接地プレーン２３Ｇに接続された上層のビアランド２３Ｌがビア２６を介して接地プレーン２４Ｇに接続され、上層の電源プレーン２３Ｐがビア２６を介してスルーホールランド２４Ｌに接続されている。その結果、接地用の半導体素子接続パッド２７Ｇが接地用のスルーホール２５Ｇに電気的に接続されるとともに電源用の半導体素子接続パッド２７Ｐが電源用のスルーホール２５Ｐに電気的に接続されることとなる。
【００１３】
さらに、図１１に示すように、接地用のスルーホール２５Ｇと電源用のスルーホール２５Ｐとは、下面側のコア導体層２４およびビルドアップ配線層２３を介してそれぞれ対応する接地用の外部接続パッド２８Ｇおよび電源用の外部接続パッド２８Ｐに電気的に接続されている。なお、図１１は、図１０に対応する下面側のコア導体層２４およびビルドアップ配線層２３を抜き出して示した斜視図であり、各層における小さな○印が下層へ接続するビア２６の位置を示し、×印が上層からのビア２６が接続される位置を示している。
【００１４】
下面側のコア導体層２４は、主として電源プレーン２４Ｐであり、電源プレーン２４Ｐは電源用のスルーホール２５Ｐに接続されているとともに、その中に接地用のスルーホール２５Ｇに接続されたスルーホールランド２４Ｌがクリアランス２４Ｃを介して配設されている。
【００１５】
その下層のビルドアップ配線層２３は、主として接地プレーン２３Ｇであり、その中に上層の電源プレーン２４Ｐに接続されるビアランド２３Ｌがクリアランス２３Ｃを介して配設されている。そして、下面側のコア導体層２４における電源プレーン２４Ｐがビアランド２３Ｌにビア２６を介して接続されており、スルーホールランド２４Ｌが接地プレーン２３Ｇにビア２６を介して接続されている。
【００１６】
その下層のビルドアップ配線層２３は、主として電源プレーン２３Ｐであり、その中に上層の接地プレーン２３Ｇにビア２６を介して接続されるビアランド２３Ｌがクリアランス２３Ｃを介して配設されている。そして、上層のビルドアップ配線層２３におけるビアランド２３Ｌが電源プレーン２３Ｐにビア２６を介して接続されている。
【００１７】
下面側の最外層のビルドアップ配線層２３は、主として接地プレーン２３Ｇであり、その中に接地用の外部接続パッド２８Ｇとなる領域を備えているとともに、電源用の外部接続パッド２８Ｐがクリアランス２３Ｃを介して配設されている。そして接地用の外部接続パッド２８Ｇを形成する接地プレーン２３Ｇが上層のビアランド２３Ｌにビア２６を介して接続されており、電源用の外部接続パッド２８Ｐが上層の電源プレーン２３Ｐにビア２６を介して接続されている。
【００１８】
上記のような接続により、接地用のスルーホール２５Ｇとこれに対応する接地用の外部接続パッド２８Ｇおよび電源用のスルーホール２５Ｐとこれに対応する電源用の外部接続パッド２８Ｐとが電気的に接続される。なお、接地用のスルーホール２５Ｇとこれに対応する接地用の外部接続パッド２８Ｇおよび電源用のスルーホール２５Ｐとこれに対応する電源用の外部接続パッド２８Ｐとを接続するビア２６およびビアランド２３Ｌは、それぞれ４個ずつが一組で各スルーホール２５Ｇ，２５Ｐとこれに対応する外部接続パッド２８Ｇ，２８Ｐとを接続しており、各組のビアランド２３Ｌは４個がそれぞれ独立して形成されている。
【００１９】
ところが、一般には半導体素子接続パッド２７のピッチよりもスルーホール２５のピッチの方が大きいことから、例えば図９中にＡで矢示した電源用の半導体素子接続パッド２７Ｐの列を例にとると、この列の半導体素子接続パッド２７Ｐに接続された電源プレーン２３Ｐの帯状の部分の下方には電源用のスルーホール２５Ｐが位置しないことになる。その結果、この部分では電源用のスルーホール２５Ｐまでの電流経路が電源プレーン２３Ｐのクリアランス２３Ｃを大きく迂回することになる。そして、この部分には列Ａの電源用の半導体素子接続パッド２７Ｐに接続するためのビア２６が多数接続されているので、この大きく迂回する電流経路に大きな電流が集中して流れることとなる。その結果、この電流経路を通しての列Ａの電源用の半導体素子接続パッド２７Ｐへ十分な電源供給ができずに半導体集積回路素子Ｓの良好な作動が損なわれてしまう。
【００２０】
そこで、本願出願人は、先に特願２０１０−２２２９８９において、第１の電位に接続される複数の第１のスルーホールおよび第２の電位に接続される複数の第２のスルーホールを有するコア基板の上面に、少なくとも第１の絶縁層間を有する複数の絶縁層が積層されて成る絶縁基板と、前記絶縁基板の上面に格子状の配列で一個ずつまたは複数個ずつが交互に列をなすように配設されており、前記第１のスルーホールに電気的に接続された第１のパッド群および前記第２のスルーホールに電気的に接続された第２のパッド群と、前記第１の絶縁層間に配設されており、前記第１のパッド群の各列に対応する位置に接続された第１のビア群を介して前記第１のパッド群に電気的に接続された第１の電源プレーンおよび前記第２のパッド群の各列に対応する位置に接続された第２のビア群を介して前記第２のパッド群に電気的に接続されているとともにクリアランスを介して前記第１の電源プレーンにより取り囲まれたビアランド群とを有する配線基板であって、前記第２のビア群における隣接する複数個ずつが前記第２のパッドのピッチより狭いピッチで寄り集まった複数のビアグループを形成しているとともに、隣接する前記ビアグループに接続されたビアランド同士の間に前記第１の電源プレーンが介在し、該ビアランド同士の間の前記第１の電源プレーンを通して前記第１のパッド群の各列から前記第１のスルーホールへの導電路が形成されている配線基板を提案した。
【００２１】
この特願２０１０−２２２９８９において提案した配線基板によると、上記構成において、前記第２のビア群における隣接する複数個ずつが前記第２のパッドのピッチより狭いピッチで寄り集まった複数のビアグループを形成しているとともに、隣接する前記ビアグループに接続されたビアランド同士の間に前記第１の電源プレーンが介在し、該ビアランド同士の間の前記第１の電源プレーンを通して前記第１のパッド群の格列から前記第１のスルーホールへの導電路が形成されていることから、第１のスルーホールからの第１のパッドへの電源供給路を多数確保して半導体集積回路素子に対して十分な電源供給を行なって半導体集積回路素子を良好に作動させることができる。
【００２２】
しかしながら、この特願２０１０−２２２９８９において提案した配線基板では、コア基板の上面側における電流経路については考慮されているものの、コア基板の下面側における電源供給については考慮されていなかった。今後、半導体集積回路素子の消費電力を抑制するために半導体集積回路素子の作動電圧は、ますます低いものとなっていくことが予想されている。そのような作動電圧が低い半導体集積回路素子を搭載する配線基板においては、更なる電源供給特性の向上を図る必要性が出てくる。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開２０１１−１５９７７３号公報
【発明の概要】
【発明が解決しようとする課題】
【００２４】
本発明が解決しようとする課題は、作動電圧が低い半導体集積回路素子に対しても十分な電源供給を行なって半導体集積回路素子を良好に作動させることが可能な配線基板を提供することにある。
【課題を解決するための手段】
【００２５】
本発明の配線基板は、第１の電位に接続される複数の第１のスルーホールおよび第２の電位に接続される複数の第２のスルーホールを有するコア基板と、該コア基板の上下面に複数層ずつ積層されたビルドアップ絶縁層と、上面側の最表層の前記ビルドアップ絶縁層の表面に格子状の配列で１個ずつまたは複数個ずつが交互に列をなすように多数配設されており前記第１のスルーホールに電気的に接続された第１の半導体素子接続パッドおよび前記第２のスルーホールに電気的に接続された第２の半導体素子接続パッドと、上面側の前記ビルドアップ絶縁層間に配設されており、前記第１の半導体素子接続パッドの各列に対応する位置に接続された第１のビア群を介して前記第１の半導体素子接続パッドに電気的に接続された第１の電源プレーンおよび前記第２の半導体素子接続パッドの各列に対応する位置に接続された第２のビア群を介して前記第２の半導体素子接続パッドに電気的に接続されているとともにクリアランスを介して前記第１の電源プレーンにより取り囲まれたビアランド群と、下面側の最表層の前記ビルドアップ絶縁層の表面に前記第１のスルーホールに対応して配置されるとともに該第１のスルーホールに電気的に接続された第１の外部接続パッドおよび前記第２のスルーホールに対応して配置されるとともに該第２のスルーホールに電気的に接続された第２の外部接続パッドと、下面側の前記ビルドアップ絶縁層間に配設されており、前記第１または第２の外部接続パッドの一方に対応する位置に接続された複数一組の第３のビアを介して前記第１または第２の外部接続パッドの一方に電気的に接続された第２の電源プレーンおよび前記第１または第２の外部接続パッドの他方に対応する位置に接続された複数一組の第４のビアを介して前記第１または第２の外部接続パッドの他方に接続されているとともにクリアランスを介して前記第２の電源プレーンにより取り囲まれた第２のビアランドとを有する配線基板であって、前記第２のビア群における隣接する複数個ずつが前記第２の半導体素子接続パッドのピッチより狭いピッチで寄り集まった複数のビアグループを形成しているとともに、隣接する前記ビアグループに接続されたビアランド同士の間に前記第１の電源プレーンが介在し、該ビアランド同士の間の前記第１の電源プレーンを通して前記第１のパッド群の各列から前記第１のスルーホールへの導電路が形成されており、かつ前記第２のビアランドは、前記一組の前記第４のビアに対応する分が一つに繋がっていることを特徴とするものである。
【発明の効果】
【００２６】
本発明の配線基板によれば、上記構成において、前記第２のビア群における隣接する複数個ずつが前記第２の半導体素子接続パッドのピッチより狭いピッチで寄り集まった複数のビアグループを形成しているとともに、隣接する前記ビアグループに接続されたビアランド同士の間に前記第１の電源プレーンが介在し、該ビアランド同士の間の前記第１の電源プレーンを通して前記第１の半導体素子接続パッドの格列から前記第１のスルーホールへの導電路が形成されていることから、第１のスルーホールからの第１の半導体素子接続パッドへの電源供給路を多数確保することができる。さらに第２のビアランドは、一組の第４のビアに対応する分が一つに繋がっていることから、この第２のビアランドを介した第１および第２のスルーホールから第１および第２の外部接続パッドまでの電源供給を良好に行なうことができる。したがって、低電圧で作動する半導体集積回路素子に対して十分な電源供給を行なって半導体集積回路素子を良好に作動させることができる。
【図面の簡単な説明】
【００２７】
【図１】図１は、本発明の配線基板の実施形態における一例を示す概略断面図である。
【図２】図２は、図１に示す配線基板の要部概略上面図である。
【図３】図３は、図２の要部拡大図である。
【図４】図４は、図１および図２に示す配線基板の要部分解斜視図である。
【図５】図５は、図１および図２に示す配線基板の要部分解斜視図である。
【図６】図６は、図３の要部拡大図である。
【図７】図７は、従来の配線基板を示す概略断面図である。
【図８】図８は、図７に示す配線基板の要部概略上面図である。
【図９】図９は、図８の要部拡大図である。
【図１０】図１０は、図７および図８に示す配線基板の要部分解斜視図である。
【図１１】図１１は、図７および図８に示す配線基板の要部分解斜視図である。
【発明を実施するための形態】
【００２８】
次に本発明の配線基板における実施形態の一例を添付の図１〜図６を基にして説明する。図１はビルドアップ法により形成された本例の配線基板の一例を示す概略断面図であり、図２は図１示した配線基板における要部概略上面図である。また図３は、図２における要部拡大図であり、図４および図５は、それそれ図１および図２に示す配線基板における要部分解斜視図である。さらに図６は、図３の要部拡大図である。
【００２９】
図１に示すように、本例の配線基板１０は、コア基板１の上下面にビルドアップ絶縁層２およびビルドアップ配線層３が交互に積層されており、その上面中央部に半導体集積回路素子Ｓを搭載するための搭載部１０ａを有している。
【００３０】
コア基板１は、厚みが５０〜８００μｍ程度であり、例えばガラス繊維束を縦横に織ったガラスクロスにビスマレイミドトリアジン樹脂やエポキシ樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料から成る絶縁基板の上下面に銅箔や銅めっき層から成るコア導体層４が被着されているとともに絶縁基板の上面から下面にかけてコア導体層４の一部として機能する銅めっき層が被着された多数のスルーホール５が形成されている。なお、スルーホール５の直径は１００〜３００μｍ程度であり、その内部は樹脂により充填されている。
【００３１】
ビルドアップ絶縁層２は、エポキシ樹脂等の熱硬化性樹脂を含む絶縁材料から成り、それぞれに複数のビアホール６が形成されており、ビアホール６を含む各ビルドアップ絶縁層２の表面には銅めっき層から成るビルドアップ配線層３が被着形成されている。そしてビルドアップ配線層３は、ビアホール６を介して上下のものが互い接続されているとともにスルーホール５に電気的に接続している。さらに、このビルドアップ配線層３のうち、上面側における最外層のビルドアップ絶縁層２上に被着された一部は、搭載部１０ａにおいて半導体集積回路素子Ｓの電極端子Ｔに電気的に接続される円形の半導体素子接続パッド７を形成しており、これらの半導体素子接続パッド７は図２に示すように、半導体集積回路素子Ｓの電極端子Ｔに対応した格子状の並びに形成されている。なお、半導体素子接続パッド７は搭載部１０ａの中央部に接地用および電源用の半導体素子接続パッド７が多数配置され、搭載部１０ａの外周部に信号用の半導体素子接続パッド７が多数配置されている。また、下面側における最外層のビルドアップ絶縁層２上に被着された一部は、外部電気回路基板の配線導体に電気的に接続される円形の外部接続パッド８であり、この外部接続パッド８は格子状の並びに複数並んで形成されている。
【００３２】
さらに、最外層のビルドアップ絶縁層２およびその上のビルドアップ配線層３上には、半導体素子接続パッド７および外部接続パッド８を露出させるソルダーレジスト層９が被着されている。そして、半導体素子接続パッド９の露出部に半導体集積回路素子Ｓの電極端子Ｔが電気的に接続されるとともに外部接続パッド８の露出部に図示しない外部電気回路基板の配線導体が半田ボールを介して電気的に接続される。
【００３３】
図３に、搭載部１０ａの中央部における接地用と電源用の半導体素子接続パッド７のみを抜き出して示す。なお図３においては、ソルダーレジスト層９の下の最上層のビルドアップ配線層３を破線で示している。図３においてＧと記した半導体素子接続パッド７は接地用の半導体素子接続パッド７Ｇであり、Ｐと記した半導体素子接続パッド７は電源用の半導体素子接続パッド７Ｐである。図３に示すように、接地用の半導体素子接続パッド７Ｇと電源用の半導体素子接続パッド７Ｐとは１個ずつが格子状の配列で斜めに列をなすようにして交互に配設されているとともに、各列の半導体素子接続パッド７同士が１列ずつ帯状の一体のパターンとして統合されている。
【００３４】
そして、これらの接地用の半導体素子接続パッド７Ｇおよび電源用の半導体素子接続パッド７Ｐは、図４に示すように、下層のビルドアップ配線層３を介してスルーホール５に電気的に接続されている。なお、図４は、図３における一部の半導体素子接続パッド７およびそれに対応する下層のビルドアップ配線層３およびコア導体層４を抜き出して示した斜視図であり、各層における小さな○印が下層へ接続するビア６の位置を示し、×印が上層からのビア６が接続される位置を示している。ところで、本例においては、図６に要部平面図で示すように、各半導体素子接続パッド７に接続されるビア６は、半導体素子接続パッド７の各列において２個ずつが半導体素子接続パッド７のピッチＰ１よりも狭いピッチＰ２で寄り集まって複数のビアグループ６Ａを形成している。そのため各ビアグループ６Ａ同士の間は半導体素子接続パッド７のピッチＰ１よりも広い間隔となっている。
【００３５】
半導体素子接続パッド７が接続される次層のビルドアップ配線層３は、主として接地プレーン３Ｇであり、その中に電源用の半導体素子接続パッド７Ｐにビアグループ６Ａを介して接続されるビアランド３Ｌがクリアランス３Ｃを介して配設されている。ビアランド３Ｌは各列の電源用の半導体素子接続パッド７Ｐに接続されたビアグループ６Ａに対応した位置に列をなすように並んでおり、各列のクリアランス３Ｃはビアランド３Ｌ毎にそれぞれの間に接地プレーン３Ｇが介在するように独立している。そのため接地プレーン３Ｇは、ビアランド３Ｌを取り囲むクリアランス３Ｃの間を通るようにしてひとつに繋がった状態となっている。このような構成は、ビアグループ６Ａ内のビア６のピッチＰ２を半導体素子接続パッド７のピッチＰ１よりも狭いものとしてビアグループ６Ａ同士の間隔を半導体素子接続パッド７のピッチＰ１よりも広いものとすることで、各ビアグループ６Ａに接続されるビアランド３Ｌ同士の間に接地用プレーン３Ｇを介在させるための十分な領域を確保することにより実現される。他方、接地用の半導体素子接続パッド７Ｇは、各列の半導体素子接続パッド７Ｇに接続されたビアグループ６Ａを介して電源プレーン３Ｇに接続されている。また、このビルドアップ配線層３におけるビアランド３Ｌおよび接地プレーン３Ｇからは、ビアグループ６Ａから若干ずれた位置にビアグループ６Ａと同じピッチで配設されたビアグループ６Ｂがその下層のビルドアップ配線層３に接続するように形成されている。
【００３６】
その下層のビルドアップ配線層３は、主として電源プレーン３Ｐであり、その中に上層の接地プレーン３Ｇにビアグループ６Ｂを介して接続されるビアランド３Ｌがクリアランス３Ｃを介して配設されている。ビアランド３Ｌは各列の接地用の半導体素子接続パッド７Ｇに接続されたビアグループ６Ｂに対応した位置に列をなすように並んでおり、各列のクリアランス３Ｃはビアランド３Ｌ毎にそれぞれの間に電源プレーン３Ｐが介在するように独立している。そのため電源プレーン３Ｐは、ビアランド３Ｌを取り囲むクリアランス３Ｃの間を通るようにしてひとつに繋がった状態となっている。このような構成は、ビアグループ６Ｂ内のビア６のピッチＰ２を半導体素子接続パッド７のピッチＰ１よりも狭いものとしてビアグループ６Ｂ同士の間隔を半導体素子接続パッド７のピッチＰ１よりも広いものとすることで、各ビアグループ６Ｂに接続されるビアランド３Ｌ同士の間に電源プレーン３Ｇを介在させるための十分な領域を確保することにより実現される。他方、電源プレーン３Ｐは、上層のビアランド３Ｌにビアグループ６Ｂを介して接続されている。
【００３７】
その下層のコア導体層４は、主として接地プレーン４Ｇであり、接地プレーン４Ｇは接地用のスルーホール５Ｇに接続されているとともに、その中に電源用のスルーホール５Ｐに接続されたスルーホールランド４Ｌがクリアランス４Ｃを介して配設されている。そして、接地プレーン３Ｇに接続された上層のビアランド３Ｌがビア６を介して接地プレーン４Ｇに接続され、上層の電源プレーン３Ｐがビア６を介してスルーホールランド４Ｌに接続されている。その結果、接地用の半導体素子接続パッド７Ｇが接地用のスルーホール５Ｇに電気的に接続されるとともに電源用の半導体素子接続パッド７Ｐが電源用のスルーホール５Ｐに電気的に接続されることとなる。
【００３８】
さらに、図５に示すように、接地用のスルーホール５Ｇと電源用のスルーホール５Ｐとは、下面側のコア導体層４およびビルドアップ配線層３を介してそれぞれ対応する接地用の外部接続パッド８Ｇおよび電源用の外部接続パッド８Ｐに電気的に接続されている。なお、図５は、図４に対応する下面側のコア導体層４およびビルドアップ配線層３を抜き出して示した斜視図であり、各層における小さな○印が下層へ接続するビア６の位置を示し、×印が上層からのビア６が接続される位置を示している。
【００３９】
下面側のコア導体層４は、主として電源プレーン４Ｐであり、電源プレーン４Ｐは電源用のスルーホール５Ｐに接続されているとともに、その中に接地用のスルーホール５Ｇに接続されたスルーホールランド４Ｌがクリアランス４Ｃを介して配設されている。
【００４０】
その下層のビルドアップ配線層３は、主として接地プレーン３Ｇであり、その中に上層の電源プレーン４Ｐに接続されるビアランド３Ｌがクリアランス３Ｃを介して配設されている。そして、下面側のコア導体層４における電源プレーン４Ｐがビアランド３Ｌにビア６を介して接続されており、スルーホールランド４Ｌが接地プレーン３Ｇにビア６を介して接続されている。
【００４１】
その下層のビルドアップ配線層３は、主として電源プレーン３Ｐであり、その中に上層の接地プレーン３Ｇにビア６を介して接続されるビアランド３Ｌがクリアランス３Ｃを介して配設されている。そして、上層のビルドアップ配線層３におけるビアランド３Ｌが電源プレーン３Ｐにビア６を介して接続されている。
【００４２】
下面側の最外層のビルドアップ配線層３は、主として接地プレーン３Ｇであり、その中に接地用の外部接続パッド８Ｇとなる領域を備えているとともに、電源用の外部接続パッド８Ｐがクリアランス３Ｃを介して配設されている。そして接地用の外部接続パッド８Ｇを形成する接地プレーン３Ｇが上層のビアランド３Ｌにビア６を介して接続されており、電源用の外部接続パッド８Ｐが上層の電源プレーン３Ｐにビア６を介して接続されている。
【００４３】
上記のような接続により、接地用のスルーホール５Ｇとこれに対応する接地用の外部接続パッド８Ｇおよび電源用のスルーホール５Ｐとこれに対応する電源用の外部接続パッド８Ｐとが電気的に接続される。なお、接地用のスルーホール５Ｇとこれに対応する接地用の外部接続パッド８Ｇおよび電源用のスルーホール５Ｐとこれに対応する電源用の外部接続パッド８Ｐとを接続するビア６は、それぞれ４個ずつが一組で各スルーホール５Ｇ，５Ｐとこれに対応する外部接続パッド８Ｇ，８Ｐとを接続している。そして、本発明においては、４個ずつの各組のビアと接続されるビアランド３Ｌは４個のビアに対応する分が一つに繋がったパターンで形成されている。これによりビアランド３Ｌに接続する４個のビア６同士の間でビアランド３Ｌを介して電流経路が良好に分散される。
【００４４】
本例の配線基板においては、上述したように、電源プレーン３Ｐの中に設けられた接地用のビアランド３Ｌに、上層の接地プレーン３Ｇから接続されるビアグループ６Ｂ内のビア６のピッチＰ２を半導体素子接続パッド７のピッチＰ１よりも狭いものとしてビアグループ６Ｂ同士の間隔を半導体素子接続パッド７のピッチＰ１よりも広いものとすることで、隣接するビアグループ６Ｂに接続されたビアランド３Ｌ同士の間に電源プレーン３Ｐが介在することが重要である。このような構成により、ビアランド３Ｌ同士の間の電源プレーン３Ｐを通して電源用の半導体素子接続パッド７Ｐのパッド群の格列から電源用のスルーホール５Ｐへの導電路が形成される。さらに下面側のビルドアップ配線層３における接地プレーン３Ｇまたは電源プレーン３Ｐの中に設けられたビアランド３Ｌは、４個一組のビア６に対応する分が一つに繋がっていることから、このビアランド３Ｌを介したスルーホール５Ｇ，５Ｐから外部接続パッド８Ｇ，８Ｐまでの電源供給を良好に行なうことができる。したがって、低電圧で作動する半導体集積回路素子Ｓに対して十分な電源供給を行なって半導体集積回路素子Ｓを良好に作動させることができる。
【００４５】
なお、本発明者が直流電流密度シミュレータを用いて行なったシミュレーションの結果によると、本願における配線基板１０による解析モデルでは、先に出願した特願２０１０−２２２９８９における配線基板１０による解析モデルよりも半導体集積回路素子Ｓに対する電源供給において過渡電流が流れた際の電圧降下が約１５％改善される結果が確認できた。なお本発明は、接地用の電位と電源用の電位とを入れ替えた場合にも適用されることはいうまでもない。また先に出願した特願２０１０−２２２９８９における配線基板２０の下面側のビルドアップ配線層１３に本願の下面側のビルドアップ配線層３と同様の構造を適用してもよい。この場合も導体集積回路素子Ｓに対する電源供給において過渡電流が流れた際の電圧降下を同様に約１５％の改善ができる。
【００４６】
ちなみに、本願の従来技術である配線基板３０による解析モデルと、配線基板３０の下面側のビルドアップ配線層２３に本願の配線基板１０における下面側のビルドアップ配線層３と同様の構造を適用した解析モデルとでは、半導体集積回路素子Ｓに対する電源供給において過渡電流が流れた際の電圧降下は僅かに０．３％しか改善されなかった。このことから、上面側のビルドアップ配線層における電流経路が十分に確保されていない場合、本願の配線基板１０における下面側のビルドアップ配線層３と同様の構造を適用しても半導体集積回路素子Ｓに対する電源供給において過渡電流が流れた際の電圧降下の改善は殆どできないことが分かる。
【符号の説明】
【００４７】
１ コア基板
２ ビルドアップ絶縁層
３ ビルドアップ配線層
３Ｌ ビアランド
３Ｃ クリアランス
５ スルーホール
５Ｇ 接地用のスルーホール
５Ｐ 電源用のスルーホール
６ ビア
７ 半導体素子接続パッド
７Ｇ 接地用の半導体素子接続パッド
７Ｐ 電源用の半導体素子接続パッド
８ 外部接続パッド
８Ｇ 接地用の外部接続パッド
８Ｐ 電源用の外部接続パッド
【技術分野】
【０００１】
本発明は、半導体集積回路素子を搭載するための配線基板に関するものである。
【背景技術】
【０００２】
従来、半導体集積回路素子を搭載するための配線基板として、ビルドアップ法により形成された配線基板が知られている。図７はビルドアップ法により形成された従来の配線基板の一例を示す概略断面図であり、図８は図７示した配線基板における要部概略上面図である。
【０００３】
図７に示すように、従来の配線基板３０は、コア基板２１の上下面にビルドアップ絶縁層２２およびビルドアップ配線層２３が交互に複数層ずつ積層されており、その上面中央部に半導体集積回路素子Ｓを搭載するための搭載部３０ａを有している。
【０００４】
コア基板２１の上下面には銅箔や銅めっき層から成るコア導体層２４が被着されている。また、コア基板２１の上面から下面にかけてコア導体層２４の一部として機能する銅めっき層が被着された多数のスルーホール２５が格子状の配列で形成されている。
【０００５】
ビルドアップ絶縁層２２には、それぞれに複数のビアホール２６が形成されており、ビアホール２６を含む各ビルドアップ絶縁層２２の表面には銅めっき層から成るビルドアップ配線層２３が被着形成されている。そしてビルドアップ配線層２３は、ビアホール２６を介して上下のものが互い接続されているとともにスルーホール２５に電気的に接続している。さらに、このビルドアップ配線層２３のうち、上面側における最外層のビルドアップ絶縁層２２の表面に被着された一部は、搭載部３０ａにおいて半導体集積回路素子Ｓの電極端子Ｔに電気的に接続される円形の半導体素子接続パッド２７を形成しており、これらの半導体素子接続パッド２７は図８に示すように、半導体集積回路素子Ｓの電極端子Ｔに対応した格子状の並びに形成されている。また、下面側における最外層のビルドアップ絶縁層２２の表面に被着された一部は、外部電気回路基板の配線導体に電気的に接続される円形の外部接続パッド２８であり、この外部接続パッド２８はスルーホール２５に対応した格子状の並びに複数並んで形成されている。
【０００６】
さらに、最外層のビルドアップ絶縁層２２およびその上のビルドアップ配線層２３上には、半導体素子接続パッド２７および外部接続パッド２８を露出させるソルダーレジスト層２９が被着されている。そして、半導体素子接続パッド２７の露出部に半導体集積回路素子Ｓの電極端子Ｔが電気的に接続されるとともに外部接続パッド２８の露出部に図示しない外部電気回路基板の配線導体が半田ボールを介して電気的に接続される。
【０００７】
ところで、半導体集積回路素子Ｓは、配線基板３０からの十分な電源供給を確保するためにその下面の中央部に接地用と電源用との電極端子Ｔを交互に多数設けるとともに下面の外周部に信号用の電極端子を多数設けた端子配置を採用する場合が増えている。このような半導体集積回路素子Ｓを搭載する場合、配線基板３０における半導体素子接続パッド２７の配置も半導体集積回路素子Ｓの電極端子Ｔに対応して搭載部３０ａの中央部に接地用および電源用の半導体素子接続パッド２７が多数配置され、搭載部３０ａの外周部に信号用の半導体素子接続パッド２７が多数配置されることとなる。
【０００８】
図９に、搭載部３０ａの中央部における接地用と電源用の半導体素子接続パッド２７のみを抜き出して上面図で示す。なお図９においては、ソルダーレジスト層２９の下の最上層のビルドアップ配線層２３を破線で示している。この図９においてＧと記した半導体素子接続パッド２７は接地用の半導体素子接続パッド２７Ｇであり、Ｐと記した半導体素子接続パッド２７は電源用の半導体素子接続パッド２７Ｐである。図９に示すように、接地用の半導体素子接続パッド２７Ｇと電源用の半導体素子接続パッド２７Ｐとは１個ずつが格子状の配列で斜めに列をなすようにして交互に配設されているとともに、各列の半導体素子接続パッド２７同士が１列ずつ帯状の一体のパターンとして統合されている。
【０００９】
そして、これらの接地用および電源用の半導体素子接続パッド２７は、図１０に示すように、上面側のビルドアップ配線層２３およびコア導体層２４を介してスルーホール２５に電気的に接続されている。なお、図１０は、図９における一部の半導体素子接続パッド２７およびそれに対応する上面側のビルドアップ配線層２３およびコア導体層２４を抜き出して示した斜視図であり、各層における小さな○印が下層へ接続するビア２６の位置を示し、×印が上層からのビア２６が接続される位置を示している。
【００１０】
半導体素子接続パッド２７が接続される次層のビルドアップ配線層２３は、主として接地プレーン２３Ｇであり、その中に電源用の半導体素子接続パッド２７Ｐに接続されるビアランド２３Ｌがクリアランス２３Ｃを介して配設されている。ビアランド２３Ｌは各列の電源用の半導体素子接続パッド２７Ｐに対応した位置に列をなすように１対１で並んでおり、ビアランド２３Ｌの各列のクリアランス２３Ｃはひとつに繋がっている。そのため接地プレーン２３Ｇは、ひとつに繋がったクリアランス２３Ｃにより接地用の半導体素子接続パッド２７Ｇの各列に対応するように帯状に隔てられた状態となっている。そして、接地用の半導体素子接続パッド２７Ｇは接地プレーン２３Ｇのクリアランス２３Ｃで挟まれた帯状の部分に接地用の各半導体素子接続パッド２７Ｇからのビア２６を介して接続され、電源用の半導体素子接続パッド２７Ｐは１対１で対応するビアランド２３Ｌにビア２６を介して接続されている。
【００１１】
その下層のビルドアップ配線層２３は、主として電源プレーン２３Ｐであり、その中に上層の接地プレーン２３Ｇに接続されるビアランド２３Ｌがクリアランス２３Ｃを介して配設されている。ビアランド２３Ｌは各列の接地用の半導体素子接続パッド２７Ｇに対応した位置に列をなすように１対１で並んでおり、上層のビルドアップ配線層２３の場合と同様にビアランド２３Ｌの各列のクリアランス２３Ｃはひとつに繋がっている。そのため電源プレーン２３Ｐは、ひとつに繋がったクリアランス２３Ｃにより電源用の半導体素子接続パッド２７の各列に対応するように帯状に隔てられた状態となっている。そして、上層の接地プレーン２３Ｇは接地用の半導体素子接続パッド２７Ｇに対して１対１で対応するビアランド２３Ｌにビア２６を介して接続され、電源用の半導体素子接続パッド２７Ｐに接続された上層のビアランド２３Ｌは電源プレーン２３Ｐのクリアランス２３Ｃで挟まれた帯状の部分に上層のビアランド２３Ｌからのビア２６を介して接続されている。
【００１２】
その下層のコア導体層２４は、主として接地プレーン２４Ｇであり、接地プレーン２４Ｇは接地用のスルーホール２５Ｇに接続されているとともに、その中に電源用のスルーホール２５Ｐに接続されたスルーホールランド２４Ｌがクリアランス２４Ｃを介して配設されている。そして、接地プレーン２３Ｇに接続された上層のビアランド２３Ｌがビア２６を介して接地プレーン２４Ｇに接続され、上層の電源プレーン２３Ｐがビア２６を介してスルーホールランド２４Ｌに接続されている。その結果、接地用の半導体素子接続パッド２７Ｇが接地用のスルーホール２５Ｇに電気的に接続されるとともに電源用の半導体素子接続パッド２７Ｐが電源用のスルーホール２５Ｐに電気的に接続されることとなる。
【００１３】
さらに、図１１に示すように、接地用のスルーホール２５Ｇと電源用のスルーホール２５Ｐとは、下面側のコア導体層２４およびビルドアップ配線層２３を介してそれぞれ対応する接地用の外部接続パッド２８Ｇおよび電源用の外部接続パッド２８Ｐに電気的に接続されている。なお、図１１は、図１０に対応する下面側のコア導体層２４およびビルドアップ配線層２３を抜き出して示した斜視図であり、各層における小さな○印が下層へ接続するビア２６の位置を示し、×印が上層からのビア２６が接続される位置を示している。
【００１４】
下面側のコア導体層２４は、主として電源プレーン２４Ｐであり、電源プレーン２４Ｐは電源用のスルーホール２５Ｐに接続されているとともに、その中に接地用のスルーホール２５Ｇに接続されたスルーホールランド２４Ｌがクリアランス２４Ｃを介して配設されている。
【００１５】
その下層のビルドアップ配線層２３は、主として接地プレーン２３Ｇであり、その中に上層の電源プレーン２４Ｐに接続されるビアランド２３Ｌがクリアランス２３Ｃを介して配設されている。そして、下面側のコア導体層２４における電源プレーン２４Ｐがビアランド２３Ｌにビア２６を介して接続されており、スルーホールランド２４Ｌが接地プレーン２３Ｇにビア２６を介して接続されている。
【００１６】
その下層のビルドアップ配線層２３は、主として電源プレーン２３Ｐであり、その中に上層の接地プレーン２３Ｇにビア２６を介して接続されるビアランド２３Ｌがクリアランス２３Ｃを介して配設されている。そして、上層のビルドアップ配線層２３におけるビアランド２３Ｌが電源プレーン２３Ｐにビア２６を介して接続されている。
【００１７】
下面側の最外層のビルドアップ配線層２３は、主として接地プレーン２３Ｇであり、その中に接地用の外部接続パッド２８Ｇとなる領域を備えているとともに、電源用の外部接続パッド２８Ｐがクリアランス２３Ｃを介して配設されている。そして接地用の外部接続パッド２８Ｇを形成する接地プレーン２３Ｇが上層のビアランド２３Ｌにビア２６を介して接続されており、電源用の外部接続パッド２８Ｐが上層の電源プレーン２３Ｐにビア２６を介して接続されている。
【００１８】
上記のような接続により、接地用のスルーホール２５Ｇとこれに対応する接地用の外部接続パッド２８Ｇおよび電源用のスルーホール２５Ｐとこれに対応する電源用の外部接続パッド２８Ｐとが電気的に接続される。なお、接地用のスルーホール２５Ｇとこれに対応する接地用の外部接続パッド２８Ｇおよび電源用のスルーホール２５Ｐとこれに対応する電源用の外部接続パッド２８Ｐとを接続するビア２６およびビアランド２３Ｌは、それぞれ４個ずつが一組で各スルーホール２５Ｇ，２５Ｐとこれに対応する外部接続パッド２８Ｇ，２８Ｐとを接続しており、各組のビアランド２３Ｌは４個がそれぞれ独立して形成されている。
【００１９】
ところが、一般には半導体素子接続パッド２７のピッチよりもスルーホール２５のピッチの方が大きいことから、例えば図９中にＡで矢示した電源用の半導体素子接続パッド２７Ｐの列を例にとると、この列の半導体素子接続パッド２７Ｐに接続された電源プレーン２３Ｐの帯状の部分の下方には電源用のスルーホール２５Ｐが位置しないことになる。その結果、この部分では電源用のスルーホール２５Ｐまでの電流経路が電源プレーン２３Ｐのクリアランス２３Ｃを大きく迂回することになる。そして、この部分には列Ａの電源用の半導体素子接続パッド２７Ｐに接続するためのビア２６が多数接続されているので、この大きく迂回する電流経路に大きな電流が集中して流れることとなる。その結果、この電流経路を通しての列Ａの電源用の半導体素子接続パッド２７Ｐへ十分な電源供給ができずに半導体集積回路素子Ｓの良好な作動が損なわれてしまう。
【００２０】
そこで、本願出願人は、先に特願２０１０−２２２９８９において、第１の電位に接続される複数の第１のスルーホールおよび第２の電位に接続される複数の第２のスルーホールを有するコア基板の上面に、少なくとも第１の絶縁層間を有する複数の絶縁層が積層されて成る絶縁基板と、前記絶縁基板の上面に格子状の配列で一個ずつまたは複数個ずつが交互に列をなすように配設されており、前記第１のスルーホールに電気的に接続された第１のパッド群および前記第２のスルーホールに電気的に接続された第２のパッド群と、前記第１の絶縁層間に配設されており、前記第１のパッド群の各列に対応する位置に接続された第１のビア群を介して前記第１のパッド群に電気的に接続された第１の電源プレーンおよび前記第２のパッド群の各列に対応する位置に接続された第２のビア群を介して前記第２のパッド群に電気的に接続されているとともにクリアランスを介して前記第１の電源プレーンにより取り囲まれたビアランド群とを有する配線基板であって、前記第２のビア群における隣接する複数個ずつが前記第２のパッドのピッチより狭いピッチで寄り集まった複数のビアグループを形成しているとともに、隣接する前記ビアグループに接続されたビアランド同士の間に前記第１の電源プレーンが介在し、該ビアランド同士の間の前記第１の電源プレーンを通して前記第１のパッド群の各列から前記第１のスルーホールへの導電路が形成されている配線基板を提案した。
【００２１】
この特願２０１０−２２２９８９において提案した配線基板によると、上記構成において、前記第２のビア群における隣接する複数個ずつが前記第２のパッドのピッチより狭いピッチで寄り集まった複数のビアグループを形成しているとともに、隣接する前記ビアグループに接続されたビアランド同士の間に前記第１の電源プレーンが介在し、該ビアランド同士の間の前記第１の電源プレーンを通して前記第１のパッド群の格列から前記第１のスルーホールへの導電路が形成されていることから、第１のスルーホールからの第１のパッドへの電源供給路を多数確保して半導体集積回路素子に対して十分な電源供給を行なって半導体集積回路素子を良好に作動させることができる。
【００２２】
しかしながら、この特願２０１０−２２２９８９において提案した配線基板では、コア基板の上面側における電流経路については考慮されているものの、コア基板の下面側における電源供給については考慮されていなかった。今後、半導体集積回路素子の消費電力を抑制するために半導体集積回路素子の作動電圧は、ますます低いものとなっていくことが予想されている。そのような作動電圧が低い半導体集積回路素子を搭載する配線基板においては、更なる電源供給特性の向上を図る必要性が出てくる。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開２０１１−１５９７７３号公報
【発明の概要】
【発明が解決しようとする課題】
【００２４】
本発明が解決しようとする課題は、作動電圧が低い半導体集積回路素子に対しても十分な電源供給を行なって半導体集積回路素子を良好に作動させることが可能な配線基板を提供することにある。
【課題を解決するための手段】
【００２５】
本発明の配線基板は、第１の電位に接続される複数の第１のスルーホールおよび第２の電位に接続される複数の第２のスルーホールを有するコア基板と、該コア基板の上下面に複数層ずつ積層されたビルドアップ絶縁層と、上面側の最表層の前記ビルドアップ絶縁層の表面に格子状の配列で１個ずつまたは複数個ずつが交互に列をなすように多数配設されており前記第１のスルーホールに電気的に接続された第１の半導体素子接続パッドおよび前記第２のスルーホールに電気的に接続された第２の半導体素子接続パッドと、上面側の前記ビルドアップ絶縁層間に配設されており、前記第１の半導体素子接続パッドの各列に対応する位置に接続された第１のビア群を介して前記第１の半導体素子接続パッドに電気的に接続された第１の電源プレーンおよび前記第２の半導体素子接続パッドの各列に対応する位置に接続された第２のビア群を介して前記第２の半導体素子接続パッドに電気的に接続されているとともにクリアランスを介して前記第１の電源プレーンにより取り囲まれたビアランド群と、下面側の最表層の前記ビルドアップ絶縁層の表面に前記第１のスルーホールに対応して配置されるとともに該第１のスルーホールに電気的に接続された第１の外部接続パッドおよび前記第２のスルーホールに対応して配置されるとともに該第２のスルーホールに電気的に接続された第２の外部接続パッドと、下面側の前記ビルドアップ絶縁層間に配設されており、前記第１または第２の外部接続パッドの一方に対応する位置に接続された複数一組の第３のビアを介して前記第１または第２の外部接続パッドの一方に電気的に接続された第２の電源プレーンおよび前記第１または第２の外部接続パッドの他方に対応する位置に接続された複数一組の第４のビアを介して前記第１または第２の外部接続パッドの他方に接続されているとともにクリアランスを介して前記第２の電源プレーンにより取り囲まれた第２のビアランドとを有する配線基板であって、前記第２のビア群における隣接する複数個ずつが前記第２の半導体素子接続パッドのピッチより狭いピッチで寄り集まった複数のビアグループを形成しているとともに、隣接する前記ビアグループに接続されたビアランド同士の間に前記第１の電源プレーンが介在し、該ビアランド同士の間の前記第１の電源プレーンを通して前記第１のパッド群の各列から前記第１のスルーホールへの導電路が形成されており、かつ前記第２のビアランドは、前記一組の前記第４のビアに対応する分が一つに繋がっていることを特徴とするものである。
【発明の効果】
【００２６】
本発明の配線基板によれば、上記構成において、前記第２のビア群における隣接する複数個ずつが前記第２の半導体素子接続パッドのピッチより狭いピッチで寄り集まった複数のビアグループを形成しているとともに、隣接する前記ビアグループに接続されたビアランド同士の間に前記第１の電源プレーンが介在し、該ビアランド同士の間の前記第１の電源プレーンを通して前記第１の半導体素子接続パッドの格列から前記第１のスルーホールへの導電路が形成されていることから、第１のスルーホールからの第１の半導体素子接続パッドへの電源供給路を多数確保することができる。さらに第２のビアランドは、一組の第４のビアに対応する分が一つに繋がっていることから、この第２のビアランドを介した第１および第２のスルーホールから第１および第２の外部接続パッドまでの電源供給を良好に行なうことができる。したがって、低電圧で作動する半導体集積回路素子に対して十分な電源供給を行なって半導体集積回路素子を良好に作動させることができる。
【図面の簡単な説明】
【００２７】
【図１】図１は、本発明の配線基板の実施形態における一例を示す概略断面図である。
【図２】図２は、図１に示す配線基板の要部概略上面図である。
【図３】図３は、図２の要部拡大図である。
【図４】図４は、図１および図２に示す配線基板の要部分解斜視図である。
【図５】図５は、図１および図２に示す配線基板の要部分解斜視図である。
【図６】図６は、図３の要部拡大図である。
【図７】図７は、従来の配線基板を示す概略断面図である。
【図８】図８は、図７に示す配線基板の要部概略上面図である。
【図９】図９は、図８の要部拡大図である。
【図１０】図１０は、図７および図８に示す配線基板の要部分解斜視図である。
【図１１】図１１は、図７および図８に示す配線基板の要部分解斜視図である。
【発明を実施するための形態】
【００２８】
次に本発明の配線基板における実施形態の一例を添付の図１〜図６を基にして説明する。図１はビルドアップ法により形成された本例の配線基板の一例を示す概略断面図であり、図２は図１示した配線基板における要部概略上面図である。また図３は、図２における要部拡大図であり、図４および図５は、それそれ図１および図２に示す配線基板における要部分解斜視図である。さらに図６は、図３の要部拡大図である。
【００２９】
図１に示すように、本例の配線基板１０は、コア基板１の上下面にビルドアップ絶縁層２およびビルドアップ配線層３が交互に積層されており、その上面中央部に半導体集積回路素子Ｓを搭載するための搭載部１０ａを有している。
【００３０】
コア基板１は、厚みが５０〜８００μｍ程度であり、例えばガラス繊維束を縦横に織ったガラスクロスにビスマレイミドトリアジン樹脂やエポキシ樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料から成る絶縁基板の上下面に銅箔や銅めっき層から成るコア導体層４が被着されているとともに絶縁基板の上面から下面にかけてコア導体層４の一部として機能する銅めっき層が被着された多数のスルーホール５が形成されている。なお、スルーホール５の直径は１００〜３００μｍ程度であり、その内部は樹脂により充填されている。
【００３１】
ビルドアップ絶縁層２は、エポキシ樹脂等の熱硬化性樹脂を含む絶縁材料から成り、それぞれに複数のビアホール６が形成されており、ビアホール６を含む各ビルドアップ絶縁層２の表面には銅めっき層から成るビルドアップ配線層３が被着形成されている。そしてビルドアップ配線層３は、ビアホール６を介して上下のものが互い接続されているとともにスルーホール５に電気的に接続している。さらに、このビルドアップ配線層３のうち、上面側における最外層のビルドアップ絶縁層２上に被着された一部は、搭載部１０ａにおいて半導体集積回路素子Ｓの電極端子Ｔに電気的に接続される円形の半導体素子接続パッド７を形成しており、これらの半導体素子接続パッド７は図２に示すように、半導体集積回路素子Ｓの電極端子Ｔに対応した格子状の並びに形成されている。なお、半導体素子接続パッド７は搭載部１０ａの中央部に接地用および電源用の半導体素子接続パッド７が多数配置され、搭載部１０ａの外周部に信号用の半導体素子接続パッド７が多数配置されている。また、下面側における最外層のビルドアップ絶縁層２上に被着された一部は、外部電気回路基板の配線導体に電気的に接続される円形の外部接続パッド８であり、この外部接続パッド８は格子状の並びに複数並んで形成されている。
【００３２】
さらに、最外層のビルドアップ絶縁層２およびその上のビルドアップ配線層３上には、半導体素子接続パッド７および外部接続パッド８を露出させるソルダーレジスト層９が被着されている。そして、半導体素子接続パッド９の露出部に半導体集積回路素子Ｓの電極端子Ｔが電気的に接続されるとともに外部接続パッド８の露出部に図示しない外部電気回路基板の配線導体が半田ボールを介して電気的に接続される。
【００３３】
図３に、搭載部１０ａの中央部における接地用と電源用の半導体素子接続パッド７のみを抜き出して示す。なお図３においては、ソルダーレジスト層９の下の最上層のビルドアップ配線層３を破線で示している。図３においてＧと記した半導体素子接続パッド７は接地用の半導体素子接続パッド７Ｇであり、Ｐと記した半導体素子接続パッド７は電源用の半導体素子接続パッド７Ｐである。図３に示すように、接地用の半導体素子接続パッド７Ｇと電源用の半導体素子接続パッド７Ｐとは１個ずつが格子状の配列で斜めに列をなすようにして交互に配設されているとともに、各列の半導体素子接続パッド７同士が１列ずつ帯状の一体のパターンとして統合されている。
【００３４】
そして、これらの接地用の半導体素子接続パッド７Ｇおよび電源用の半導体素子接続パッド７Ｐは、図４に示すように、下層のビルドアップ配線層３を介してスルーホール５に電気的に接続されている。なお、図４は、図３における一部の半導体素子接続パッド７およびそれに対応する下層のビルドアップ配線層３およびコア導体層４を抜き出して示した斜視図であり、各層における小さな○印が下層へ接続するビア６の位置を示し、×印が上層からのビア６が接続される位置を示している。ところで、本例においては、図６に要部平面図で示すように、各半導体素子接続パッド７に接続されるビア６は、半導体素子接続パッド７の各列において２個ずつが半導体素子接続パッド７のピッチＰ１よりも狭いピッチＰ２で寄り集まって複数のビアグループ６Ａを形成している。そのため各ビアグループ６Ａ同士の間は半導体素子接続パッド７のピッチＰ１よりも広い間隔となっている。
【００３５】
半導体素子接続パッド７が接続される次層のビルドアップ配線層３は、主として接地プレーン３Ｇであり、その中に電源用の半導体素子接続パッド７Ｐにビアグループ６Ａを介して接続されるビアランド３Ｌがクリアランス３Ｃを介して配設されている。ビアランド３Ｌは各列の電源用の半導体素子接続パッド７Ｐに接続されたビアグループ６Ａに対応した位置に列をなすように並んでおり、各列のクリアランス３Ｃはビアランド３Ｌ毎にそれぞれの間に接地プレーン３Ｇが介在するように独立している。そのため接地プレーン３Ｇは、ビアランド３Ｌを取り囲むクリアランス３Ｃの間を通るようにしてひとつに繋がった状態となっている。このような構成は、ビアグループ６Ａ内のビア６のピッチＰ２を半導体素子接続パッド７のピッチＰ１よりも狭いものとしてビアグループ６Ａ同士の間隔を半導体素子接続パッド７のピッチＰ１よりも広いものとすることで、各ビアグループ６Ａに接続されるビアランド３Ｌ同士の間に接地用プレーン３Ｇを介在させるための十分な領域を確保することにより実現される。他方、接地用の半導体素子接続パッド７Ｇは、各列の半導体素子接続パッド７Ｇに接続されたビアグループ６Ａを介して電源プレーン３Ｇに接続されている。また、このビルドアップ配線層３におけるビアランド３Ｌおよび接地プレーン３Ｇからは、ビアグループ６Ａから若干ずれた位置にビアグループ６Ａと同じピッチで配設されたビアグループ６Ｂがその下層のビルドアップ配線層３に接続するように形成されている。
【００３６】
その下層のビルドアップ配線層３は、主として電源プレーン３Ｐであり、その中に上層の接地プレーン３Ｇにビアグループ６Ｂを介して接続されるビアランド３Ｌがクリアランス３Ｃを介して配設されている。ビアランド３Ｌは各列の接地用の半導体素子接続パッド７Ｇに接続されたビアグループ６Ｂに対応した位置に列をなすように並んでおり、各列のクリアランス３Ｃはビアランド３Ｌ毎にそれぞれの間に電源プレーン３Ｐが介在するように独立している。そのため電源プレーン３Ｐは、ビアランド３Ｌを取り囲むクリアランス３Ｃの間を通るようにしてひとつに繋がった状態となっている。このような構成は、ビアグループ６Ｂ内のビア６のピッチＰ２を半導体素子接続パッド７のピッチＰ１よりも狭いものとしてビアグループ６Ｂ同士の間隔を半導体素子接続パッド７のピッチＰ１よりも広いものとすることで、各ビアグループ６Ｂに接続されるビアランド３Ｌ同士の間に電源プレーン３Ｇを介在させるための十分な領域を確保することにより実現される。他方、電源プレーン３Ｐは、上層のビアランド３Ｌにビアグループ６Ｂを介して接続されている。
【００３７】
その下層のコア導体層４は、主として接地プレーン４Ｇであり、接地プレーン４Ｇは接地用のスルーホール５Ｇに接続されているとともに、その中に電源用のスルーホール５Ｐに接続されたスルーホールランド４Ｌがクリアランス４Ｃを介して配設されている。そして、接地プレーン３Ｇに接続された上層のビアランド３Ｌがビア６を介して接地プレーン４Ｇに接続され、上層の電源プレーン３Ｐがビア６を介してスルーホールランド４Ｌに接続されている。その結果、接地用の半導体素子接続パッド７Ｇが接地用のスルーホール５Ｇに電気的に接続されるとともに電源用の半導体素子接続パッド７Ｐが電源用のスルーホール５Ｐに電気的に接続されることとなる。
【００３８】
さらに、図５に示すように、接地用のスルーホール５Ｇと電源用のスルーホール５Ｐとは、下面側のコア導体層４およびビルドアップ配線層３を介してそれぞれ対応する接地用の外部接続パッド８Ｇおよび電源用の外部接続パッド８Ｐに電気的に接続されている。なお、図５は、図４に対応する下面側のコア導体層４およびビルドアップ配線層３を抜き出して示した斜視図であり、各層における小さな○印が下層へ接続するビア６の位置を示し、×印が上層からのビア６が接続される位置を示している。
【００３９】
下面側のコア導体層４は、主として電源プレーン４Ｐであり、電源プレーン４Ｐは電源用のスルーホール５Ｐに接続されているとともに、その中に接地用のスルーホール５Ｇに接続されたスルーホールランド４Ｌがクリアランス４Ｃを介して配設されている。
【００４０】
その下層のビルドアップ配線層３は、主として接地プレーン３Ｇであり、その中に上層の電源プレーン４Ｐに接続されるビアランド３Ｌがクリアランス３Ｃを介して配設されている。そして、下面側のコア導体層４における電源プレーン４Ｐがビアランド３Ｌにビア６を介して接続されており、スルーホールランド４Ｌが接地プレーン３Ｇにビア６を介して接続されている。
【００４１】
その下層のビルドアップ配線層３は、主として電源プレーン３Ｐであり、その中に上層の接地プレーン３Ｇにビア６を介して接続されるビアランド３Ｌがクリアランス３Ｃを介して配設されている。そして、上層のビルドアップ配線層３におけるビアランド３Ｌが電源プレーン３Ｐにビア６を介して接続されている。
【００４２】
下面側の最外層のビルドアップ配線層３は、主として接地プレーン３Ｇであり、その中に接地用の外部接続パッド８Ｇとなる領域を備えているとともに、電源用の外部接続パッド８Ｐがクリアランス３Ｃを介して配設されている。そして接地用の外部接続パッド８Ｇを形成する接地プレーン３Ｇが上層のビアランド３Ｌにビア６を介して接続されており、電源用の外部接続パッド８Ｐが上層の電源プレーン３Ｐにビア６を介して接続されている。
【００４３】
上記のような接続により、接地用のスルーホール５Ｇとこれに対応する接地用の外部接続パッド８Ｇおよび電源用のスルーホール５Ｐとこれに対応する電源用の外部接続パッド８Ｐとが電気的に接続される。なお、接地用のスルーホール５Ｇとこれに対応する接地用の外部接続パッド８Ｇおよび電源用のスルーホール５Ｐとこれに対応する電源用の外部接続パッド８Ｐとを接続するビア６は、それぞれ４個ずつが一組で各スルーホール５Ｇ，５Ｐとこれに対応する外部接続パッド８Ｇ，８Ｐとを接続している。そして、本発明においては、４個ずつの各組のビアと接続されるビアランド３Ｌは４個のビアに対応する分が一つに繋がったパターンで形成されている。これによりビアランド３Ｌに接続する４個のビア６同士の間でビアランド３Ｌを介して電流経路が良好に分散される。
【００４４】
本例の配線基板においては、上述したように、電源プレーン３Ｐの中に設けられた接地用のビアランド３Ｌに、上層の接地プレーン３Ｇから接続されるビアグループ６Ｂ内のビア６のピッチＰ２を半導体素子接続パッド７のピッチＰ１よりも狭いものとしてビアグループ６Ｂ同士の間隔を半導体素子接続パッド７のピッチＰ１よりも広いものとすることで、隣接するビアグループ６Ｂに接続されたビアランド３Ｌ同士の間に電源プレーン３Ｐが介在することが重要である。このような構成により、ビアランド３Ｌ同士の間の電源プレーン３Ｐを通して電源用の半導体素子接続パッド７Ｐのパッド群の格列から電源用のスルーホール５Ｐへの導電路が形成される。さらに下面側のビルドアップ配線層３における接地プレーン３Ｇまたは電源プレーン３Ｐの中に設けられたビアランド３Ｌは、４個一組のビア６に対応する分が一つに繋がっていることから、このビアランド３Ｌを介したスルーホール５Ｇ，５Ｐから外部接続パッド８Ｇ，８Ｐまでの電源供給を良好に行なうことができる。したがって、低電圧で作動する半導体集積回路素子Ｓに対して十分な電源供給を行なって半導体集積回路素子Ｓを良好に作動させることができる。
【００４５】
なお、本発明者が直流電流密度シミュレータを用いて行なったシミュレーションの結果によると、本願における配線基板１０による解析モデルでは、先に出願した特願２０１０−２２２９８９における配線基板１０による解析モデルよりも半導体集積回路素子Ｓに対する電源供給において過渡電流が流れた際の電圧降下が約１５％改善される結果が確認できた。なお本発明は、接地用の電位と電源用の電位とを入れ替えた場合にも適用されることはいうまでもない。また先に出願した特願２０１０−２２２９８９における配線基板２０の下面側のビルドアップ配線層１３に本願の下面側のビルドアップ配線層３と同様の構造を適用してもよい。この場合も導体集積回路素子Ｓに対する電源供給において過渡電流が流れた際の電圧降下を同様に約１５％の改善ができる。
【００４６】
ちなみに、本願の従来技術である配線基板３０による解析モデルと、配線基板３０の下面側のビルドアップ配線層２３に本願の配線基板１０における下面側のビルドアップ配線層３と同様の構造を適用した解析モデルとでは、半導体集積回路素子Ｓに対する電源供給において過渡電流が流れた際の電圧降下は僅かに０．３％しか改善されなかった。このことから、上面側のビルドアップ配線層における電流経路が十分に確保されていない場合、本願の配線基板１０における下面側のビルドアップ配線層３と同様の構造を適用しても半導体集積回路素子Ｓに対する電源供給において過渡電流が流れた際の電圧降下の改善は殆どできないことが分かる。
【符号の説明】
【００４７】
１ コア基板
２ ビルドアップ絶縁層
３ ビルドアップ配線層
３Ｌ ビアランド
３Ｃ クリアランス
５ スルーホール
５Ｇ 接地用のスルーホール
５Ｐ 電源用のスルーホール
６ ビア
７ 半導体素子接続パッド
７Ｇ 接地用の半導体素子接続パッド
７Ｐ 電源用の半導体素子接続パッド
８ 外部接続パッド
８Ｇ 接地用の外部接続パッド
８Ｐ 電源用の外部接続パッド
【特許請求の範囲】
【請求項１】
第１の電位に接続される複数の第１のスルーホールおよび第２の電位に接続される複数の第２のスルーホールを有するコア基板と、該コア基板の上下面に複数層ずつ積層されたビルドアップ絶縁層と、上面側の最表層の前記ビルドアップ絶縁層の表面に格子状の配列で１個ずつまたは複数個ずつが交互に列をなすように多数配設されており前記第１のスルーホールに電気的に接続された第１の半導体素子接続パッドおよび前記第２のスルーホールに電気的に接続された第２の半導体素子接続パッドと、上面側の前記ビルドアップ絶縁層間に配設されており、前記第１の半導体素子接続パッドの各列に対応する位置に接続された第１のビア群を介して前記第１の半導体素子接続パッドに電気的に接続された第１の電源プレーンおよび前記第２の半導体素子接続パッドの各列に対応する位置に接続された第２のビア群を介して前記第２の半導体素子接続パッドに電気的に接続されているとともにクリアランスを介して前記第１の電源プレーンにより取り囲まれたビアランド群と、下面側の最表層の前記ビルドアップ絶縁層の表面に前記第１のスルーホールに対応して配置されるとともに該第１のスルーホールに電気的に接続された第１の外部接続パッドおよび前記第２のスルーホールに対応して配置されるとともに該第２のスルーホールに電気的に接続された第２の外部接続パッドと、下面側の前記ビルドアップ絶縁層間に配設されており、前記第１または第２の外部接続パッドの一方に対応する位置に接続された複数一組の第３のビアを介して前記第１または第２の外部接続パッドの一方に電気的に接続された第２の電源プレーンおよび前記第１または第２の外部接続パッドの他方に対応する位置に接続された複数一組の第４のビアを介して前記第１または第２の外部接続パッドの他方に接続されているとともにクリアランスを介して前記第２の電源プレーンにより取り囲まれた第２のビアランドとを有する配線基板であって、前記第２のビア群における隣接する複数個ずつが前記第２の半導体素子接続パッドのピッチより狭いピッチで寄り集まった複数のビアグループを形成しているとともに、隣接する前記ビアグループに接続されたビアランド同士の間に前記第１の電源プレーンが介在し、該ビアランド同士の間の前記第１の電源プレーンを通して前記第１のパッド群の各列から前記第１のスルーホールへの導電路が形成されており、かつ前記第２のビアランドは、前記一組の前記第４のビアに対応する分が一つに繋がっていることを特徴とする配線基板。
【請求項１】
第１の電位に接続される複数の第１のスルーホールおよび第２の電位に接続される複数の第２のスルーホールを有するコア基板と、該コア基板の上下面に複数層ずつ積層されたビルドアップ絶縁層と、上面側の最表層の前記ビルドアップ絶縁層の表面に格子状の配列で１個ずつまたは複数個ずつが交互に列をなすように多数配設されており前記第１のスルーホールに電気的に接続された第１の半導体素子接続パッドおよび前記第２のスルーホールに電気的に接続された第２の半導体素子接続パッドと、上面側の前記ビルドアップ絶縁層間に配設されており、前記第１の半導体素子接続パッドの各列に対応する位置に接続された第１のビア群を介して前記第１の半導体素子接続パッドに電気的に接続された第１の電源プレーンおよび前記第２の半導体素子接続パッドの各列に対応する位置に接続された第２のビア群を介して前記第２の半導体素子接続パッドに電気的に接続されているとともにクリアランスを介して前記第１の電源プレーンにより取り囲まれたビアランド群と、下面側の最表層の前記ビルドアップ絶縁層の表面に前記第１のスルーホールに対応して配置されるとともに該第１のスルーホールに電気的に接続された第１の外部接続パッドおよび前記第２のスルーホールに対応して配置されるとともに該第２のスルーホールに電気的に接続された第２の外部接続パッドと、下面側の前記ビルドアップ絶縁層間に配設されており、前記第１または第２の外部接続パッドの一方に対応する位置に接続された複数一組の第３のビアを介して前記第１または第２の外部接続パッドの一方に電気的に接続された第２の電源プレーンおよび前記第１または第２の外部接続パッドの他方に対応する位置に接続された複数一組の第４のビアを介して前記第１または第２の外部接続パッドの他方に接続されているとともにクリアランスを介して前記第２の電源プレーンにより取り囲まれた第２のビアランドとを有する配線基板であって、前記第２のビア群における隣接する複数個ずつが前記第２の半導体素子接続パッドのピッチより狭いピッチで寄り集まった複数のビアグループを形成しているとともに、隣接する前記ビアグループに接続されたビアランド同士の間に前記第１の電源プレーンが介在し、該ビアランド同士の間の前記第１の電源プレーンを通して前記第１のパッド群の各列から前記第１のスルーホールへの導電路が形成されており、かつ前記第２のビアランドは、前記一組の前記第４のビアに対応する分が一つに繋がっていることを特徴とする配線基板。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−１１５０６２（Ｐ２０１３−１１５０６２Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２５６８４２（Ｐ２０１１−２５６８４２）
【出願日】平成２３年１１月２４日（２０１１．１１．２４）
【出願人】（３０４０２４８９８）京セラＳＬＣテクノロジー株式会社 (213)
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１１月２４日（２０１１．１１．２４）
【出願人】（３０４０２４８９８）京セラＳＬＣテクノロジー株式会社 (213)
【Ｆターム（参考）】
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