配線基板
【課題】ダンピング抵抗に破断が発生することがなく、搭載する半導体素子を常に正常に作動させることが可能な配線基板を提供すること。
【解決手段】絶縁層１ｂの表面に、半導体素子の電極または電気回路基板が接続される接続面３ｄを有する複数の接続パッド３を具備して成る配線基板であって、接続パッド３の一部は、絶縁層１ｂの側に配置された体積抵抗率が１００μΩ・ｃｍ以下の低抵抗材料から成る主導体層３ａと接続面３ｄの側に配置された体積抵抗率が１０Ω・ｃｍ以上の高抵抗材料から成る抵抗体層３ｂとが積層されて成り、抵抗体層３ｂが接続面３ｄと主導体層３ａとの間に電気的に直列に接続されている。
【解決手段】絶縁層１ｂの表面に、半導体素子の電極または電気回路基板が接続される接続面３ｄを有する複数の接続パッド３を具備して成る配線基板であって、接続パッド３の一部は、絶縁層１ｂの側に配置された体積抵抗率が１００μΩ・ｃｍ以下の低抵抗材料から成る主導体層３ａと接続面３ｄの側に配置された体積抵抗率が１０Ω・ｃｍ以上の高抵抗材料から成る抵抗体層３ｂとが積層されて成り、抵抗体層３ｂが接続面３ｄと主導体層３ａとの間に電気的に直列に接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路素子等の半導体素子を搭載するために用いられる配線基板に関するものである。
【背景技術】
【０００２】
半導体集積回路素子等の半導体素子を搭載するために用いられる配線基板には、ガラス基材および熱硬化性樹脂から成る絶縁板と銅箔等から成る配線導体とを交互に複数積層して成るプリント配線基板や、ガラス基材および熱硬化性樹脂から成る絶縁板上に熱硬化性樹脂およびフィラーから成る絶縁層と銅めっき層から成る配線導体とを複数積層して成るビルドアップ配線基板が用いられている。
【０００３】
このような配線基板の上面には半導体素子の電極と接続するための半導体素子接続パッドが格子状の並びに配列されている。また、配線基板の下面には外部の電気回路基板に接続するための外部接続パッドが格子状の並びに配列されている。これらの半導体素子接続パッドと外部接続パッドとの間は、帯状やベタ状の配線導体を介して接続されている。なお帯状の配線導体は信号用に利用され、ベタ状の配線導体は接地用や電源用に用いられる。さらに半導体素子接続パッド上には半導体素子の電極と半導体素子接続パッドとを接合するための半田バンプが溶着されている。
【０００４】
そして、このような配線基板においては、半導体素子をその各電極がそれぞれ対応する半田バンプに当接するようにして配線基板の上面に載置するとともに、これらを加熱して半田バンプを溶融させて半田バンプと半導体素子の電極とを接合させることによって、半導体素子が配線基板上に搭載される。
【０００５】
ところで、このような配線基板においては、信号が伝播する信号用の配線導体の特性インピーダンスは、信号の減衰を極小とするためにシングルエンド信号では５０Ω前後、ディファレンス信号では１００Ω前後に設定されている。他方、半導体素子の入力インピーダンスは数百ＭΩ以上であり、出力インピーダンスは数Ω〜数十Ωであることから配線導体の特性インピーダンスとは大きく相違する。そのため信号用の配線導体を通して半導体素子に高速の信号の出し入れを行った場合、信号用の配線導体を伝わる信号に入出力端における反射波が重なりあうノイズが発生し、そのノイズにより半導体素子を正常に作動させることができない問題があった。
【０００６】
そこで、上記問題を解消するために、図３に示すように、絶縁層２１上の信号用の帯状の配線導体２２を、薄膜抵抗体層２２ａとその上の主導体層２２ｂとから形成し、主導体層２２ｂの一部を除去することにより配線導体２２に薄膜抵抗体層２２ａから成るダンピング抵抗を接続させることが提案されている。このように信号用の配線導体２２に薄膜抵抗体層２２ａから成るダンピング抵抗を接続させることにより、配線導体２２の特性インピーダンスと半導体素子の特性インピーダンスの相違に起因して発生するノイズをダンピング抵抗で減衰させ、それにより半導体素子を正常に作動させることが可能となる。
【０００７】
しかしながら、信号用の帯状の配線導体を、薄膜抵抗体層とその上の主導体層とから形成し、主導体層の一部を除去することにより配線導体の一部に薄膜抵抗体層から成るダンピング抵抗を接続した場合、配線基板に半導体素子を搭載する際の熱や半導体素子の作動時に発生する熱が繰り返し印加されると、その熱により発生する熱応力が主導体層から露出する薄膜抵抗層の両端部に集中して作用し、それによりダンピング抵抗を破断させてしまうというという問題があった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−５３５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、かかる従来の問題に鑑み案出されたものであり、その目的は、ダンピング抵抗に破断が発生することがなく、搭載する半導体素子を常に正常に作動させることが可能な配線基板を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の配線基板は、絶縁層の表面に、半導体素子の電極または電気回路基板が接続される接続面を有する複数の接続パッドを具備して成る配線基板であって、前記接続パッドの一部は、前記絶縁層の側に配置された体積抵抗率が１００μΩ・ｃｍ以下の低抵抗材料から成る主導体層と前記接続面の側に配置された体積抵抗率が１０Ω・ｃｍ以上の高抵抗材料から成る抵抗体層とが積層されて成り、該抵抗体層が前記接続面と前記主導体層との間に電気的に直列に接続されていることを特徴とするものである。
【発明の効果】
【００１１】
本発明の配線基板によれば、前記接続パッドは、前記絶縁層の側に配置された体積抵抗率が１００μΩ・ｃｍ以下の低抵抗材料から成る主導体層と前記接続面の側に配置された体積抵抗率が１０Ω・ｃｍ以上の高抵抗材料から成る抵抗体層とが積層されて成り、該抵抗体層が前記接続面と前記主導体層との間に電気的に直列に接続されていることから、配線基板に半導体素子を搭載する際の熱や半導体素子の作動時に発生する熱が繰り返し印加されても、その熱により発生する熱応力が抵抗体層に集中して印加されることはなく、抵抗体層が破断するようなことがない。したがって、搭載する半導体素子を常に正常に作動させることが可能な配線基板を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の配線基板の実施形態の一例を示す概略断面図である。
【図２】図２は、図１に示す配線基板の要部拡大断面図である。
【図３】図３は、従来の配線基板を示す要部拡大断面図である。
【発明を実施するための形態】
【００１３】
次に、本発明の配線基板の実施形態の一例を図１および図２を基にして詳細に説明する。図１は本発明の配線基板１０の実施形態の一例を示す概略断面図であり、図２は図１に示す配線基板１０の要部拡大断面図である。これらの図中、１は絶縁基板、２は配線導体、３は半導体素子接続パッド、４は外部接続パッド、５はソルダーレジスト層、６は半田バンプであり、主としてこれらにより本発明の配線基板１０が構成される。
【００１４】
なお、本例の配線基板１０では、ガラス織物に熱硬化性樹脂を含浸させて成る絶縁板１ａの上下面に熱硬化性樹脂から成る絶縁層１ｂを２層ずつ積層して絶縁基板１を形成しており、最表層の絶縁層１ｂ上にソルダーレジスト層５が積層されている。また絶縁基板１の上面中央部には半導体素子Ｓが搭載される搭載部Ａが形成されており、この搭載部Ａにはそれぞれ半導体素子Ｓの電極Ｔが電気的に接続される半導体素子接続パッド３が形成されている。また、絶縁基板１の下面には外部電気回路基板に電気的に接続される外部接続パッド４が形成されており、絶縁基板１の上面から下面にかけてはそれぞれ対応する半導体素子パッド３と外部接続パッド４とを互いに電気的に接続する帯状やベタ状の配線導体２が配設されている。なお帯状の配線導体２は信号用に利用され、ベタ状の配線導体２は接地用や電源用に用いられる。さらに、半導体素子接続パッド３には半田バンプ６が溶着されている。
【００１５】
そして、この配線基板１０においては、半導体素子Ｓをその各電極Ｔがそれぞれ対応する半田バンプ６に当接するようにして配線基板１０の上面に載置するとともに、これらを例えば電気炉等の加熱装置で約２６０℃程度に加熱して半田バンプ６を溶融させて半田バンプ６と半導体素子Ｓの電極Ｔとを接合させることによって、半導体素子Ｓが配線基板１０上に搭載される。
【００１６】
絶縁板１ａは、本例の配線基板１０におけるコア部材であり、例えばガラス繊維束を縦横に織り込んだガラス織物にエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させて成る。この絶縁板１ａは、例えば厚みが０．３〜１．５ｍｍ程度であり、その上面から下面にかけて直径が０．１〜１ｍｍ程度の複数のスルーホール８を有している。そして、その上下面および各スルーホール８の内面には配線導体２の一部が被着されており、上下面の配線導体２がスルーホール８を介して電気的に接続されている。
【００１７】
このような絶縁板１ａは、ガラス織物に未硬化の熱硬化性樹脂を含浸させた絶縁シートを熱硬化させた後、これに上面から下面にかけてドリル加工を施すことにより製作される。なお、絶縁板１ａ上下面の配線導体２は、絶縁板１ａ用の絶縁シートの上下全面に厚みが３〜５０μｍ程度の銅箔を貼着しておくとともにこの銅箔をシートの硬化後にエッチング加工することにより所定のパターンに形成される。また、スルーホール８内面の配線導体２は、絶縁板１ａにスルーホール８を設けた後に、このスルーホール８内面に無電解めっき法および電解めっき法により厚みが３〜５０μｍ程度の銅めっき膜を析出させることにより形成される。
【００１８】
さらに、絶縁板１ａは、そのスルーホール８の内部にエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂から成る孔埋め樹脂９が充填されている。孔埋め樹脂９は、スルーホール８を塞ぐことによりスルーホール８の直上および直下に配線導体２および各絶縁層１ｂを形成可能とするためのものであり、未硬化のペースト状の熱硬化性樹脂をスルーホール８内にスクリーン印刷法により充填し、それを熱硬化させた後、その上下面を略平坦に研磨することにより形成される。そして、この孔埋め樹脂９を含む絶縁板１ａの上下面に絶縁層１ｂがそれぞれ２層ずつ積層されている。
【００１９】
絶縁板１ａの上下面に積層された各絶縁層１ｂは、エポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂から成り、それぞれの厚みが１０〜６０μｍ程度であり、各層の上面から下面にかけて直径が２０〜１００μｍ程度の複数のビアホール１１を有している。これらの各絶縁層１ｂは、配線導体２を高密度に配線するための絶縁間隔を提供するためのものである。そして、上層の配線導体２と下層の配線導体２とをビアホール１１を介して電気的に接続することにより高密度配線が立体的に形成可能となっている。このような各絶縁層１ｂは、厚みが１０〜６０μｍ程度の未硬化の熱硬化性樹脂から成る絶縁フィルムを絶縁板１ａの上下面に貼着し、これを熱硬化させるとともにレーザ加工によりビアホール１１を穿孔し、さらにその上に同様にして次の絶縁層１ｂを順次積み重ねることによって形成される。なお、各絶縁層１ｂの表面およびビアホール１１内に被着された配線導体２は、各絶縁層１ｂを形成する毎に各絶縁層１ｂの表面およびビアホール１１内に５〜２５μｍ程度の厚みの銅めっき膜を周知のセミアディティブ法等のパターン形成法により所定のパターンに被着させることによって形成される。
【００２０】
絶縁基板１の上面の搭載部Ａに形成された半導体素子接続パッド３は、ソルダーレジスト層５から露出する直径が５０〜１５０μｍ程度の円形であり、搭載部Ａ内の領域にピッチが１００〜２５０μｍ程度の格子状の並びに多数配列形成されている。このような半導体素子接続パッド３は、半導体素子Ｓの電極Ｔを配線導体２に電気的に接続するための端子部として機能し、最上層の絶縁層１ｂ上に形成された配線導体２の一部を、ソルダーレジスト層５に設けた直径が５０〜１５０μｍ程度の円形の開口部５ａ内に露出させることにより形成されている。
【００２１】
また、絶縁基板１の下面に形成された外部接続パッド４は、ソルダーレジスト層５から露出する直径が２００〜７００μｍ程度の円形であり、絶縁基板１下面の略全領域にピッチが５００〜１０００μｍ程度の格子状の並びに多数配列形成されている。外部接続パッド４は、配線導体２を外部電気回路基板に電気的に接続するための端子部として機能し、最下層の絶縁層１ｂ上に形成された配線導体２の一部を、ソルダーレジスト層５に設けた直径が２００〜７００μｍの円形の開口部５ｂ内に露出させることにより形成されている。
【００２２】
ソルダーレジスト層５は、アクリル変性エポキシ樹脂等の感光性を有する熱硬化性の樹脂から成り、その厚みが１０〜３０μｍ程度であり、上述したように半導体素子接続パッド３を露出させる開口部５ａや外部接続パッド４を露出させる開口部５ｂを有している。それにより最表層における配線導体２を保護するとともに、開口部５ａや５ｂを介して半導体素子接続パッド３や外部接続パッド４と半導体素子Ｓや外部電気回路基板との接続を可能としている。このようなソルダーレジスト層５は、感光性を有する樹脂ペーストまたは樹脂フィルムを最上層および最下層の絶縁層１ｂの表面に塗布または貼着するとともにフォトリソグラフィー技術を採用して開口部５ａや５ｂを有するパターンに露光および現像した後、紫外線硬化および熱硬化させることにより形成される。
【００２３】
半導体素子接続パッド３に溶着された半田バンプ６は、例えば錫−銀合金や錫−銀−銅合金等の鉛フリー半田から成り、半導体素子接続パッド３と半導体素子Ｓの電極Ｔとを電気的に接続するための接続部材として機能する。そして、半導体素子Ｓの電極Ｔを半田バンプ６に接触させた状態で半田バンプ６を加熱溶融させることにより半導体素子接続パッド３と半導体素子Ｓの電極Ｔとが半田バンプ６を介して電気的に接続されることとなる。このように半田バンプ６を半導体素子接続パッド３に予め溶着させておくことにより半導体素子接続パッド３への電極Ｔの接続の作業性が極めて良好なものとなる。なお、半導体素子Ｓの電極Ｔを半田バンプ６に接触させるのに先立って、半田バンプ６の上端部をプレスして平坦にしておくと、半導体素子Ｓの電極Ｔと半田バンプ６とを接触させることが容易かつ確実なものとなる。したがって、半導体素子Ｓの電極Ｔを半田バンプ６に接触させるのに先立って、半田バンプ６の上端部をプレスして平坦にしておくことが好ましい。
【００２４】
さらに本発明においては、図２に示すように、半導体素子接続パッド３のうち、特に高速信号用の半導体素子接続パッド３は、主導体層３ａと抵抗体層３ｂと被覆層３ｃとの積層体により形成されている。そして被覆層３ｃの表面が半導体素子Ｓの電極Ｔが半田バンプ６を介して接続される接続面３ｄを形成している。
【００２５】
主導体層３ａは、配線導体２と同じ材料であり、体積抵抗率が１００μΩ・ｃｍ以下の低抵抗材料から成り、５〜２５μｍ程度の厚みである。主導体層３ａは、その体積抵抗率が１００μΩ・ｃｍを超えると、配線導体２の電気抵抗が高くなり、信号用の配線導体２においては信号の減衰が大きくなったり、接地や電源用の配線導体２においては、半導体素子Ｓに供給する電源電位の低下をもたらしたりする。したがって、主導体層３ａの体積抵抗率は、１００μΩ・ｃｍ以下であることが好ましい。このような低抵抗材料としては、例えば銅や銀、金、ニッケル、アルミニウム等が例示できるが、加工性や経済性等の観点から銅が好ましい。なお、主導体層３ａを形成するには、主導体層３ａが例えば銅から成る場合、配線導体２の形成と同じセミアディティブ法を採用することができる。
【００２６】
抵抗体層３ｂは、体積抵抗率が１０Ω・ｃｍ以上の高抵抗材料の薄膜から成り、１００〜１０００ｎｍ程度の厚みである。この抵抗体層３ｂは、ダンピング抵抗として機能するものであり、配線導体２の特性インピーダンスと半導体素子Ｓの特性インピーダンスの相違に起因して発生するノイズを減衰させ、それにより半導体素子Ｓを正常に作動させることを可能とするものである。抵抗体層３ｂの体積抵抗率が１０Ω・ｃｍ未満であると、ダンピング抵抗としての抵抗値を抵抗体層３ｂにより付与することが困難となる。したがって、抵抗体層３ｂの体積抵抗率は１０Ω・ｃｍ以上であることが好ましい。このような高抵抗材料としては、例えば、ゲルマニウムやフェライト等が例示できるが、加工性や透磁率の観点からゲルマニウムが好ましい。また、抵抗体層３ｂの厚みが１００ｎｍ未満であるか１０００ｎｍを超えると、抵抗体層３ｂにダンピング抵抗として必要な抵抗値を付与することが困難となる。したがって、抵抗体層３ｂの厚みは、１００〜１０００ｎｍの範囲が好ましい。なお、抵抗体層３ｂを形成するには、抵抗体層３ｂが例えばゲルマニウムから成る場合、周知のスパッタリング法により主導体層３ａの表面にゲルマニウムの薄膜を１００〜１０００ｎｍ厚みに被着させる方法を採用することができる。
【００２７】
被覆層３ｃは、半田との濡れ性に優れる低抵抗材料から成り、１〜１０μｍ程度の厚みである。この被覆層３ｃは、半田バンプ６との接続を良好とするためのものである。被覆層３ｃの厚みが１μｍ未満では、半田バンプ６との接続を十分に良好とすることが困難となり、１０μｍを超えると、この被覆層３ｃを備えた半導体素子接続パッド３の高さが他の半導体素子接続パッド３の高さよりも高くなりすぎて半導体素子Ｓの電極Ｔを全ての半導体素子接続パッド３に半田バンプ６を介して良好に接続することが困難となる。したがって、被覆層３ｃの厚みは、１〜１０μｍの範囲が好ましい。被覆層３ｃを形成する低抵抗材料としては、例えば銅やニッケル、金、パラジウム、錫等が例示できるが、加工性や経済性等の観点から銅が好ましい。なお、被覆層３ｃを形成するには、被覆層３ｃが例えば銅から成る場合、周知のスパッタリング法により抵抗体層３ｂの上に厚みが０．０５〜０．５μｍ程度の銅の薄膜を形成した後、その薄膜の上に電解銅めっき層を析出させる方法を採用することができる。
【００２８】
このような構成により、本発明の配線基板１０おいては、高速信号用の半導体素子接続パッド３は、絶縁層１ｂの側に配置された体積抵抗率が１００μΩ・ｃｍ以下の低抵抗材料から成る主導体層３ａと接続面３ｄの側に配置された体積抵抗率が１０Ω・ｃｍ以上の高抵抗材料から成る抵抗体層３ｂとが積層されて成り、抵抗体層３ｂが接続面３ｄと主導体層３ａとの間に電気的に直列に接続されている状態となる。そして、主導体層３ａと接続面３ｄとの間に電気的に直列に接続された抵抗体層３ｂによりダンピング抵抗が形成され、このダンピング抵抗により配線導体２の特性インピーダンスと半導体素子Ｓの特性インピーダンスの相違に起因して発生するノイズが減衰されて半導体素子Ｓを正常に作動させることが可能となる。そして本発明の配線基板１０によれば、半導体素子Ｓを搭載する際の熱や半導体素子Ｓの作動時に発生する熱が繰り返し印加されても、その熱により発生する熱応力が抵抗体層３ｂに応力が集中して印加されることはなく、したがって抵抗体層３ｂが破断するようなこともない。その結果、搭載する半導体素子Ｓを常に正常に作動させることが可能な配線基板１０を提供することができる。
【００２９】
なお、本発明は上述の実施形態の一例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更は可能であり、例えば上述した一例では、半導体素子Ｓの電極Ｔが接続される半導体素子接続パッド３にダンピング抵抗を設けた場合を示したが、外部の電気回路基板に接続される外部接続パッド４に上述の半導体素子接続パッド３と同様の層構成によるダンピング抵抗を設けてもよい。
【符号の説明】
【００３０】
１ｂ 絶縁層
３ 接続パッド
３ａ 主導体層
３ｂ 抵抗体層
３ｄ 接続面
１０ 配線基板
【技術分野】
【０００１】
本発明は、半導体集積回路素子等の半導体素子を搭載するために用いられる配線基板に関するものである。
【背景技術】
【０００２】
半導体集積回路素子等の半導体素子を搭載するために用いられる配線基板には、ガラス基材および熱硬化性樹脂から成る絶縁板と銅箔等から成る配線導体とを交互に複数積層して成るプリント配線基板や、ガラス基材および熱硬化性樹脂から成る絶縁板上に熱硬化性樹脂およびフィラーから成る絶縁層と銅めっき層から成る配線導体とを複数積層して成るビルドアップ配線基板が用いられている。
【０００３】
このような配線基板の上面には半導体素子の電極と接続するための半導体素子接続パッドが格子状の並びに配列されている。また、配線基板の下面には外部の電気回路基板に接続するための外部接続パッドが格子状の並びに配列されている。これらの半導体素子接続パッドと外部接続パッドとの間は、帯状やベタ状の配線導体を介して接続されている。なお帯状の配線導体は信号用に利用され、ベタ状の配線導体は接地用や電源用に用いられる。さらに半導体素子接続パッド上には半導体素子の電極と半導体素子接続パッドとを接合するための半田バンプが溶着されている。
【０００４】
そして、このような配線基板においては、半導体素子をその各電極がそれぞれ対応する半田バンプに当接するようにして配線基板の上面に載置するとともに、これらを加熱して半田バンプを溶融させて半田バンプと半導体素子の電極とを接合させることによって、半導体素子が配線基板上に搭載される。
【０００５】
ところで、このような配線基板においては、信号が伝播する信号用の配線導体の特性インピーダンスは、信号の減衰を極小とするためにシングルエンド信号では５０Ω前後、ディファレンス信号では１００Ω前後に設定されている。他方、半導体素子の入力インピーダンスは数百ＭΩ以上であり、出力インピーダンスは数Ω〜数十Ωであることから配線導体の特性インピーダンスとは大きく相違する。そのため信号用の配線導体を通して半導体素子に高速の信号の出し入れを行った場合、信号用の配線導体を伝わる信号に入出力端における反射波が重なりあうノイズが発生し、そのノイズにより半導体素子を正常に作動させることができない問題があった。
【０００６】
そこで、上記問題を解消するために、図３に示すように、絶縁層２１上の信号用の帯状の配線導体２２を、薄膜抵抗体層２２ａとその上の主導体層２２ｂとから形成し、主導体層２２ｂの一部を除去することにより配線導体２２に薄膜抵抗体層２２ａから成るダンピング抵抗を接続させることが提案されている。このように信号用の配線導体２２に薄膜抵抗体層２２ａから成るダンピング抵抗を接続させることにより、配線導体２２の特性インピーダンスと半導体素子の特性インピーダンスの相違に起因して発生するノイズをダンピング抵抗で減衰させ、それにより半導体素子を正常に作動させることが可能となる。
【０００７】
しかしながら、信号用の帯状の配線導体を、薄膜抵抗体層とその上の主導体層とから形成し、主導体層の一部を除去することにより配線導体の一部に薄膜抵抗体層から成るダンピング抵抗を接続した場合、配線基板に半導体素子を搭載する際の熱や半導体素子の作動時に発生する熱が繰り返し印加されると、その熱により発生する熱応力が主導体層から露出する薄膜抵抗層の両端部に集中して作用し、それによりダンピング抵抗を破断させてしまうというという問題があった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−５３５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、かかる従来の問題に鑑み案出されたものであり、その目的は、ダンピング抵抗に破断が発生することがなく、搭載する半導体素子を常に正常に作動させることが可能な配線基板を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の配線基板は、絶縁層の表面に、半導体素子の電極または電気回路基板が接続される接続面を有する複数の接続パッドを具備して成る配線基板であって、前記接続パッドの一部は、前記絶縁層の側に配置された体積抵抗率が１００μΩ・ｃｍ以下の低抵抗材料から成る主導体層と前記接続面の側に配置された体積抵抗率が１０Ω・ｃｍ以上の高抵抗材料から成る抵抗体層とが積層されて成り、該抵抗体層が前記接続面と前記主導体層との間に電気的に直列に接続されていることを特徴とするものである。
【発明の効果】
【００１１】
本発明の配線基板によれば、前記接続パッドは、前記絶縁層の側に配置された体積抵抗率が１００μΩ・ｃｍ以下の低抵抗材料から成る主導体層と前記接続面の側に配置された体積抵抗率が１０Ω・ｃｍ以上の高抵抗材料から成る抵抗体層とが積層されて成り、該抵抗体層が前記接続面と前記主導体層との間に電気的に直列に接続されていることから、配線基板に半導体素子を搭載する際の熱や半導体素子の作動時に発生する熱が繰り返し印加されても、その熱により発生する熱応力が抵抗体層に集中して印加されることはなく、抵抗体層が破断するようなことがない。したがって、搭載する半導体素子を常に正常に作動させることが可能な配線基板を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の配線基板の実施形態の一例を示す概略断面図である。
【図２】図２は、図１に示す配線基板の要部拡大断面図である。
【図３】図３は、従来の配線基板を示す要部拡大断面図である。
【発明を実施するための形態】
【００１３】
次に、本発明の配線基板の実施形態の一例を図１および図２を基にして詳細に説明する。図１は本発明の配線基板１０の実施形態の一例を示す概略断面図であり、図２は図１に示す配線基板１０の要部拡大断面図である。これらの図中、１は絶縁基板、２は配線導体、３は半導体素子接続パッド、４は外部接続パッド、５はソルダーレジスト層、６は半田バンプであり、主としてこれらにより本発明の配線基板１０が構成される。
【００１４】
なお、本例の配線基板１０では、ガラス織物に熱硬化性樹脂を含浸させて成る絶縁板１ａの上下面に熱硬化性樹脂から成る絶縁層１ｂを２層ずつ積層して絶縁基板１を形成しており、最表層の絶縁層１ｂ上にソルダーレジスト層５が積層されている。また絶縁基板１の上面中央部には半導体素子Ｓが搭載される搭載部Ａが形成されており、この搭載部Ａにはそれぞれ半導体素子Ｓの電極Ｔが電気的に接続される半導体素子接続パッド３が形成されている。また、絶縁基板１の下面には外部電気回路基板に電気的に接続される外部接続パッド４が形成されており、絶縁基板１の上面から下面にかけてはそれぞれ対応する半導体素子パッド３と外部接続パッド４とを互いに電気的に接続する帯状やベタ状の配線導体２が配設されている。なお帯状の配線導体２は信号用に利用され、ベタ状の配線導体２は接地用や電源用に用いられる。さらに、半導体素子接続パッド３には半田バンプ６が溶着されている。
【００１５】
そして、この配線基板１０においては、半導体素子Ｓをその各電極Ｔがそれぞれ対応する半田バンプ６に当接するようにして配線基板１０の上面に載置するとともに、これらを例えば電気炉等の加熱装置で約２６０℃程度に加熱して半田バンプ６を溶融させて半田バンプ６と半導体素子Ｓの電極Ｔとを接合させることによって、半導体素子Ｓが配線基板１０上に搭載される。
【００１６】
絶縁板１ａは、本例の配線基板１０におけるコア部材であり、例えばガラス繊維束を縦横に織り込んだガラス織物にエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させて成る。この絶縁板１ａは、例えば厚みが０．３〜１．５ｍｍ程度であり、その上面から下面にかけて直径が０．１〜１ｍｍ程度の複数のスルーホール８を有している。そして、その上下面および各スルーホール８の内面には配線導体２の一部が被着されており、上下面の配線導体２がスルーホール８を介して電気的に接続されている。
【００１７】
このような絶縁板１ａは、ガラス織物に未硬化の熱硬化性樹脂を含浸させた絶縁シートを熱硬化させた後、これに上面から下面にかけてドリル加工を施すことにより製作される。なお、絶縁板１ａ上下面の配線導体２は、絶縁板１ａ用の絶縁シートの上下全面に厚みが３〜５０μｍ程度の銅箔を貼着しておくとともにこの銅箔をシートの硬化後にエッチング加工することにより所定のパターンに形成される。また、スルーホール８内面の配線導体２は、絶縁板１ａにスルーホール８を設けた後に、このスルーホール８内面に無電解めっき法および電解めっき法により厚みが３〜５０μｍ程度の銅めっき膜を析出させることにより形成される。
【００１８】
さらに、絶縁板１ａは、そのスルーホール８の内部にエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂から成る孔埋め樹脂９が充填されている。孔埋め樹脂９は、スルーホール８を塞ぐことによりスルーホール８の直上および直下に配線導体２および各絶縁層１ｂを形成可能とするためのものであり、未硬化のペースト状の熱硬化性樹脂をスルーホール８内にスクリーン印刷法により充填し、それを熱硬化させた後、その上下面を略平坦に研磨することにより形成される。そして、この孔埋め樹脂９を含む絶縁板１ａの上下面に絶縁層１ｂがそれぞれ２層ずつ積層されている。
【００１９】
絶縁板１ａの上下面に積層された各絶縁層１ｂは、エポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂から成り、それぞれの厚みが１０〜６０μｍ程度であり、各層の上面から下面にかけて直径が２０〜１００μｍ程度の複数のビアホール１１を有している。これらの各絶縁層１ｂは、配線導体２を高密度に配線するための絶縁間隔を提供するためのものである。そして、上層の配線導体２と下層の配線導体２とをビアホール１１を介して電気的に接続することにより高密度配線が立体的に形成可能となっている。このような各絶縁層１ｂは、厚みが１０〜６０μｍ程度の未硬化の熱硬化性樹脂から成る絶縁フィルムを絶縁板１ａの上下面に貼着し、これを熱硬化させるとともにレーザ加工によりビアホール１１を穿孔し、さらにその上に同様にして次の絶縁層１ｂを順次積み重ねることによって形成される。なお、各絶縁層１ｂの表面およびビアホール１１内に被着された配線導体２は、各絶縁層１ｂを形成する毎に各絶縁層１ｂの表面およびビアホール１１内に５〜２５μｍ程度の厚みの銅めっき膜を周知のセミアディティブ法等のパターン形成法により所定のパターンに被着させることによって形成される。
【００２０】
絶縁基板１の上面の搭載部Ａに形成された半導体素子接続パッド３は、ソルダーレジスト層５から露出する直径が５０〜１５０μｍ程度の円形であり、搭載部Ａ内の領域にピッチが１００〜２５０μｍ程度の格子状の並びに多数配列形成されている。このような半導体素子接続パッド３は、半導体素子Ｓの電極Ｔを配線導体２に電気的に接続するための端子部として機能し、最上層の絶縁層１ｂ上に形成された配線導体２の一部を、ソルダーレジスト層５に設けた直径が５０〜１５０μｍ程度の円形の開口部５ａ内に露出させることにより形成されている。
【００２１】
また、絶縁基板１の下面に形成された外部接続パッド４は、ソルダーレジスト層５から露出する直径が２００〜７００μｍ程度の円形であり、絶縁基板１下面の略全領域にピッチが５００〜１０００μｍ程度の格子状の並びに多数配列形成されている。外部接続パッド４は、配線導体２を外部電気回路基板に電気的に接続するための端子部として機能し、最下層の絶縁層１ｂ上に形成された配線導体２の一部を、ソルダーレジスト層５に設けた直径が２００〜７００μｍの円形の開口部５ｂ内に露出させることにより形成されている。
【００２２】
ソルダーレジスト層５は、アクリル変性エポキシ樹脂等の感光性を有する熱硬化性の樹脂から成り、その厚みが１０〜３０μｍ程度であり、上述したように半導体素子接続パッド３を露出させる開口部５ａや外部接続パッド４を露出させる開口部５ｂを有している。それにより最表層における配線導体２を保護するとともに、開口部５ａや５ｂを介して半導体素子接続パッド３や外部接続パッド４と半導体素子Ｓや外部電気回路基板との接続を可能としている。このようなソルダーレジスト層５は、感光性を有する樹脂ペーストまたは樹脂フィルムを最上層および最下層の絶縁層１ｂの表面に塗布または貼着するとともにフォトリソグラフィー技術を採用して開口部５ａや５ｂを有するパターンに露光および現像した後、紫外線硬化および熱硬化させることにより形成される。
【００２３】
半導体素子接続パッド３に溶着された半田バンプ６は、例えば錫−銀合金や錫−銀−銅合金等の鉛フリー半田から成り、半導体素子接続パッド３と半導体素子Ｓの電極Ｔとを電気的に接続するための接続部材として機能する。そして、半導体素子Ｓの電極Ｔを半田バンプ６に接触させた状態で半田バンプ６を加熱溶融させることにより半導体素子接続パッド３と半導体素子Ｓの電極Ｔとが半田バンプ６を介して電気的に接続されることとなる。このように半田バンプ６を半導体素子接続パッド３に予め溶着させておくことにより半導体素子接続パッド３への電極Ｔの接続の作業性が極めて良好なものとなる。なお、半導体素子Ｓの電極Ｔを半田バンプ６に接触させるのに先立って、半田バンプ６の上端部をプレスして平坦にしておくと、半導体素子Ｓの電極Ｔと半田バンプ６とを接触させることが容易かつ確実なものとなる。したがって、半導体素子Ｓの電極Ｔを半田バンプ６に接触させるのに先立って、半田バンプ６の上端部をプレスして平坦にしておくことが好ましい。
【００２４】
さらに本発明においては、図２に示すように、半導体素子接続パッド３のうち、特に高速信号用の半導体素子接続パッド３は、主導体層３ａと抵抗体層３ｂと被覆層３ｃとの積層体により形成されている。そして被覆層３ｃの表面が半導体素子Ｓの電極Ｔが半田バンプ６を介して接続される接続面３ｄを形成している。
【００２５】
主導体層３ａは、配線導体２と同じ材料であり、体積抵抗率が１００μΩ・ｃｍ以下の低抵抗材料から成り、５〜２５μｍ程度の厚みである。主導体層３ａは、その体積抵抗率が１００μΩ・ｃｍを超えると、配線導体２の電気抵抗が高くなり、信号用の配線導体２においては信号の減衰が大きくなったり、接地や電源用の配線導体２においては、半導体素子Ｓに供給する電源電位の低下をもたらしたりする。したがって、主導体層３ａの体積抵抗率は、１００μΩ・ｃｍ以下であることが好ましい。このような低抵抗材料としては、例えば銅や銀、金、ニッケル、アルミニウム等が例示できるが、加工性や経済性等の観点から銅が好ましい。なお、主導体層３ａを形成するには、主導体層３ａが例えば銅から成る場合、配線導体２の形成と同じセミアディティブ法を採用することができる。
【００２６】
抵抗体層３ｂは、体積抵抗率が１０Ω・ｃｍ以上の高抵抗材料の薄膜から成り、１００〜１０００ｎｍ程度の厚みである。この抵抗体層３ｂは、ダンピング抵抗として機能するものであり、配線導体２の特性インピーダンスと半導体素子Ｓの特性インピーダンスの相違に起因して発生するノイズを減衰させ、それにより半導体素子Ｓを正常に作動させることを可能とするものである。抵抗体層３ｂの体積抵抗率が１０Ω・ｃｍ未満であると、ダンピング抵抗としての抵抗値を抵抗体層３ｂにより付与することが困難となる。したがって、抵抗体層３ｂの体積抵抗率は１０Ω・ｃｍ以上であることが好ましい。このような高抵抗材料としては、例えば、ゲルマニウムやフェライト等が例示できるが、加工性や透磁率の観点からゲルマニウムが好ましい。また、抵抗体層３ｂの厚みが１００ｎｍ未満であるか１０００ｎｍを超えると、抵抗体層３ｂにダンピング抵抗として必要な抵抗値を付与することが困難となる。したがって、抵抗体層３ｂの厚みは、１００〜１０００ｎｍの範囲が好ましい。なお、抵抗体層３ｂを形成するには、抵抗体層３ｂが例えばゲルマニウムから成る場合、周知のスパッタリング法により主導体層３ａの表面にゲルマニウムの薄膜を１００〜１０００ｎｍ厚みに被着させる方法を採用することができる。
【００２７】
被覆層３ｃは、半田との濡れ性に優れる低抵抗材料から成り、１〜１０μｍ程度の厚みである。この被覆層３ｃは、半田バンプ６との接続を良好とするためのものである。被覆層３ｃの厚みが１μｍ未満では、半田バンプ６との接続を十分に良好とすることが困難となり、１０μｍを超えると、この被覆層３ｃを備えた半導体素子接続パッド３の高さが他の半導体素子接続パッド３の高さよりも高くなりすぎて半導体素子Ｓの電極Ｔを全ての半導体素子接続パッド３に半田バンプ６を介して良好に接続することが困難となる。したがって、被覆層３ｃの厚みは、１〜１０μｍの範囲が好ましい。被覆層３ｃを形成する低抵抗材料としては、例えば銅やニッケル、金、パラジウム、錫等が例示できるが、加工性や経済性等の観点から銅が好ましい。なお、被覆層３ｃを形成するには、被覆層３ｃが例えば銅から成る場合、周知のスパッタリング法により抵抗体層３ｂの上に厚みが０．０５〜０．５μｍ程度の銅の薄膜を形成した後、その薄膜の上に電解銅めっき層を析出させる方法を採用することができる。
【００２８】
このような構成により、本発明の配線基板１０おいては、高速信号用の半導体素子接続パッド３は、絶縁層１ｂの側に配置された体積抵抗率が１００μΩ・ｃｍ以下の低抵抗材料から成る主導体層３ａと接続面３ｄの側に配置された体積抵抗率が１０Ω・ｃｍ以上の高抵抗材料から成る抵抗体層３ｂとが積層されて成り、抵抗体層３ｂが接続面３ｄと主導体層３ａとの間に電気的に直列に接続されている状態となる。そして、主導体層３ａと接続面３ｄとの間に電気的に直列に接続された抵抗体層３ｂによりダンピング抵抗が形成され、このダンピング抵抗により配線導体２の特性インピーダンスと半導体素子Ｓの特性インピーダンスの相違に起因して発生するノイズが減衰されて半導体素子Ｓを正常に作動させることが可能となる。そして本発明の配線基板１０によれば、半導体素子Ｓを搭載する際の熱や半導体素子Ｓの作動時に発生する熱が繰り返し印加されても、その熱により発生する熱応力が抵抗体層３ｂに応力が集中して印加されることはなく、したがって抵抗体層３ｂが破断するようなこともない。その結果、搭載する半導体素子Ｓを常に正常に作動させることが可能な配線基板１０を提供することができる。
【００２９】
なお、本発明は上述の実施形態の一例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更は可能であり、例えば上述した一例では、半導体素子Ｓの電極Ｔが接続される半導体素子接続パッド３にダンピング抵抗を設けた場合を示したが、外部の電気回路基板に接続される外部接続パッド４に上述の半導体素子接続パッド３と同様の層構成によるダンピング抵抗を設けてもよい。
【符号の説明】
【００３０】
１ｂ 絶縁層
３ 接続パッド
３ａ 主導体層
３ｂ 抵抗体層
３ｄ 接続面
１０ 配線基板
【特許請求の範囲】
【請求項１】
絶縁層の表面に、半導体素子の電極または電気回路基板が接続される接続面を有する接続パッドを具備して成る配線基板であって、前記接続パッドは、前記絶縁層の側に配置された体積抵抗率が１００μΩ・ｃｍ以下の低抵抗材料から成る主導体層と前記接続面の側に配置された体積抵抗率が１０Ω・ｃｍ以上の高抵抗材料から成る抵抗体層とが積層されて成り、該抵抗体層が前記接続面と前記主導体層との間に電気的に直列に接続されていることを特徴とする配線基板。
【請求項２】
前記主導体層が銅から成り、前記抵抗体層がゲルマニウムから成ることを特徴とする請求項１記載の配線基板。
【請求項１】
絶縁層の表面に、半導体素子の電極または電気回路基板が接続される接続面を有する接続パッドを具備して成る配線基板であって、前記接続パッドは、前記絶縁層の側に配置された体積抵抗率が１００μΩ・ｃｍ以下の低抵抗材料から成る主導体層と前記接続面の側に配置された体積抵抗率が１０Ω・ｃｍ以上の高抵抗材料から成る抵抗体層とが積層されて成り、該抵抗体層が前記接続面と前記主導体層との間に電気的に直列に接続されていることを特徴とする配線基板。
【請求項２】
前記主導体層が銅から成り、前記抵抗体層がゲルマニウムから成ることを特徴とする請求項１記載の配線基板。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１３−４５９３８（Ｐ２０１３−４５９３８Ａ）
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願番号】特願２０１１−１８３５６０（Ｐ２０１１−１８３５６０）
【出願日】平成２３年８月２５日（２０１１．８．２５）
【出願人】（３０４０２４８９８）京セラＳＬＣテクノロジー株式会社 (213)
【Ｆターム（参考）】
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願日】平成２３年８月２５日（２０１１．８．２５）
【出願人】（３０４０２４８９８）京セラＳＬＣテクノロジー株式会社 (213)
【Ｆターム（参考）】
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