酸化物−窒化物スタックゲート誘電体
半導体構造体を作製する方法は、基板上に酸化物層を形成する段階と、酸化物層上に窒化ケイ素層を形成する段階と、各層をＮＯ中でアニールする段階と、各層をアンモニア中でアニールする段階とを含む。酸化物層と窒化ケイ素層とを併せた等価酸化膜厚は、最大２５オングストロームである。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本出願は、２００３年９月２６日に申請された米国仮出願第６０／５０６，７１３号に対する優先権を主張する。
【背景技術】
【０００２】
最新の集積回路は、半導体基板内及びその上に形成された、トランジスタ及びキャパシタなどの最大数百万個の能動素子で構成される。能動素子間の相互接続は、多結晶シリコン及び金属などの複数の導電性相互接続層を設けることによって生成され、これらはエッチングされて信号を伝達する導体を形成する。この導電性層及び層間誘電体は、シリコン基板ウェーハ上に連続して堆積され、各層は例えば１ミクロン程度の厚みがある。
【０００３】
ゲート構造体は、トランジスタの一要素である。図１は、ゲートスタック８の１つの実施例を示す。半導体基板１０は、基板内のドープ領域（ソース／ドレイン領域）（１２及び１４）に重なり合うゲート絶縁層１６を支持し、そのゲート絶縁層は通常多結晶シリコンであるゲート１８を支持する。ゲート上には金属層３０が存在する。金属層は、集合的にバリア層２０として示された、窒化物、酸化物、又はケイ化物といった１つ又はそれ以上の他の層によってゲートから分離することができる。次に金属層は、窒化物、酸化物、又はケイ化物といった１つ又はそれ以上の他の層（集合的に４０）を支持することができる。酸化物２２が、ゲートスタックの下部でゲート酸化物を保護するためにゲートの側部に形成することができ、絶縁スペーサ２４はゲートスタックのいずれかの側部に形成することができる。更にまた、基板内のソース／ドレイン領域へのコンタクト、及びゲート構造体へのコンタクトを形成することができる。
【０００４】
ＶＬＳＩ技術の継続的なスケーリングでは、必要な漏洩性能を維持しながら厚みが縮小されたゲート誘電体が求められている。二酸化ケイ素は、約２５オングストロームの厚みまではこれらの要求を満足していた。この厚みを下回ると、二酸化ケイ素はまず漏洩に関して限界となり、次いで、より優れた性能を求めてＰＭＯＳＦＥＴ用のＰ+ポリゲートに技術が移行するにつれて厚み制御自体が問題となり、最終的には、ゲート酸化物上のポリシリコンから基板内へのボロン突き抜けの問題が極めて重要な課題となっている。ゲート酸化物をＮ2Ｏ又はＮＯ中でアニールすることによって窒素を導入した（２から３％）窒化ＳｉＯ2が提案されている。この誘電体は、窒化ＳｉＯ2の誘電率がやや高いため漏洩に関してより良好であることに起因して、ボロン突き抜けに対し堅牢である。この誘電体は、約２２から２４オングストローム（物理厚み）にまで縮小することができるが、これを下回ると、漏洩及びボロン突き抜けによりこの誘電体が機能しなくなる。ＮＯアニール処理はまた酸化物厚みを増大させるので、要求厚みで導入することができる窒素量には限界がある。７０ｎｍ以下のＣＤ（限界寸法、ゲートの幅に対応する）を用いる技術では、ゲート誘電体の厚みは１４から１６オングストロームＥＴＯ（等価酸化膜厚）の範囲内でなければならず、これは窒化ＳｉＯ2では適合することができない。全ての要求に適合する新規な材料が必要とされる。
【０００５】
現在の技術では、最初に乾式又は湿式酸化によってＳｉＯ2を成長させ、その酸化物を通常ＮＯ中において約８５０℃から９００℃で少なくとも１５分間アニールし十分な窒素を導入することによって形成された窒化ＳｉＯ2を用いる。酸化が過度に早く、ＮＯ中のアニールがかなりの量の酸化物を成長させるので、厚みを約１８オングストローム未満に小さくすることは極めて難しい。また、１５から１６オングストロームのＥＯＴでは、誘電体は物理的に薄すぎる。この厚みでは、誘電体を通過するトンネル電流が多過ぎて、高い漏洩が生じることになる。薄い誘電体はまた、許容できないボロン突き抜けを生じさせる。より多くの窒素を導入すると、アニールの増大が必要となり、これは要求限界を越えて酸化物の厚みを増大させることになる。
【発明の開示】
【０００６】
第１の態様において、本発明は、半導体を製造する方法であって、基板上に酸化物層を形成する段階と、酸化物層上に窒化ケイ素層を形成する段階と、各層をＮＯ中でアニールする段階と、各層をアンモニア中でアニールする段階とを含む。酸化物層と窒化ケイ素層とを併せた等価酸化膜厚は、最大で２５オングストロームである。
【０００７】
第２の態様において、本発明は、ゲート誘電体を形成する方法であって、基板上に酸化物層を形成する段階と、酸化物層上に窒化ケイ素層を形成する段階と、各層をＮＯ中でアニールする段階と、各層をアンモニア中でアニールする段階とを含む。酸化物層の厚みが、６−１０オングストロームであり、窒化ケイ素層の厚みは、１０−３０オングストロームである。
【０００８】
第３の態様において、本発明は、基板と、基板上の酸化物層と、酸化物層上の窒化ケイ素層とを備える半導体構造体である。酸化物層の厚みは、６−１０オングストロームであり、窒化ケイ素層の厚みは、１０−３０オングストロームである。
【０００９】
第４の態様において、本発明は、基板と、基板上の酸化物層と、酸化物層上の窒化ケイ素層とを備える半導体構造体である。酸化物層と窒化ケイ素層とを併せた等価酸化膜厚が、１２−２５オングストロームである。
【発明を実施するための最良の形態】
【００１０】
本発明は、下側層が酸化ケイ素、上側層が窒化ケイ素の二層ゲート誘電体が、１３−１５オングストローム、１４オングストローム、及び２０−２５オングストロームを含む、好ましくは１２−２５オングストロームのＥＯＴを有するように製造することができる開示事項を利用するものである。
【００１１】
この二重ゲート誘電体は、図１１に示される。ゲート絶縁層又は誘電層１０２は、２つの部分、すなわち酸化ケイ素層１０４及び窒化ケイ素層１０３から構成される。ゲート絶縁層１０２は、基板１００上にある。酸化ケイ素層は、７、８及び９オングストロームを含む、６−１０オングストロームの厚みを有するのが好ましい。窒化ケイ素層は、１１、１２、１３、１４、１５、１６、１７、１８、１９、２０、２１、２２、２３及び２４オングストロームを含む、１０−３０オングストロームの厚みを有するのが好ましい。
【００１２】
酸化物層は、フッ化水素酸を用いて基板からどのような自然酸化物をも除去した後、様々な方法で形成することができる。１つの方法は、ＲＣＡ洗浄を使用すること、また別の方法は、基板をオゾン（Ｏ3）を含有する脱イオン水で洗い、約８オングストロームの厚みの酸化物層を形成するものであり、この処理は自然酸化物の除去に続く洗浄処理として行うことができる。別の方法では、任意選択的に窒素又は別の不活性ガスで希釈された低圧（１００−２００ｍＴｏｒｒ）酸素を用いて、酸化物層を熱成長させる。更に別の方法では、酸化物層は水蒸気酸化によって形成することができる。
【００１３】
酸化物が形成されると、窒化ケイ素層を形成することができる。これは、ジクロロシラン及びアンモニアを好ましくは１：１０００から１：３、より好ましくは１：１００から１：３３、最も好ましくは１：３３の比率で用いて、ＬＰＣＶＤにより窒素リッチな窒化ケイ素を形成することで行うことができる。或いは、窒化ケイ素層は、原子層堆積法によってジクロロシラン及びアンモニアから形成することができる。形成されると、該層はＮＯ中８００−９００℃で１５−３０分間アニールすることができ、アンモニア中でラピッドサーマルアニール（ＲＴＡ）により３０秒から１分間、又は加熱炉内で５−１０分間アニールすることができる。任意選択的に、窒素を用いて、ＮＯ及びアンモニアをいずれかのアニール工程で希釈することができる。
【００１４】
半導体構造体の他の部分は以下のように形成することができる。
【００１５】
図２を参照すると、ゲート絶縁層１０２は、半導体基板１００上に存在する。この半導体基板は、従来から知られている半導体材料とすることができる。半導体材料の実施例としては、シリコン、ヒ化ガリウム、ゲルマニウム、窒化ガリウム、リン化アルミニウム、及びＳｉ1-XＧｅX及びＡｌXＧａ1-XＡｓ（式中０≦ｘ≦１）などの合金が挙げられる。好ましくは、半導体基板はシリコンであり、ドープ又は非ドープとすることができる。
【００１６】
図３を参照すると、ゲート層１０５は、ゲート絶縁層上に形成することができる。ゲート層は、種々の半導体材料を含むことができる。通常、ゲート層は、多結晶シリコン（ポリ）又はアモルファス・シリコンを含む。ゲート層は、１つのタイプのドーパント（Ｐ+又はＮ+）でドープすることができ、又は両方のタイプのドーパントを離散的領域に含むことができる。スプリットゲートは、Ｐ+及びＮ+ドープ領域の両方を含むゲート層である。
【００１７】
スプリットゲートの場合、Ｐ+ドープされた（Ｂ又はＢＦ2+などで）ゲートの領域は、基板のＮ-ドープ・チャンネル領域の上にあり、ＰＭＯＳデバイスを形成し、Ｎ+ドープされた（Ａｓ+又はリン+などで）ゲートの領域は、基板のＰ-ドープ・チャンネル領域の上にあり、ＮＭＯＳデバイスを形成する。ゲートのＰ+及びＮ+ドープ領域は、基板の絶縁領域上にある領域によって分離される。ゲート領域のドープは、好ましくはゲートを形成した後、各領域を別個にマスキング及びドープすることにより、又は１つのドーパントタイプでゲート全体をドープした後マスキングして他のドーパントタイプで１つの領域のみをドープする（カウンタードープ）ことにより行われる。
【００１８】
図４を参照すると、バリア層１１５は、任意選択的にゲート層上に形成することができる。任意選択的なバリア層は、窒化物、ケイ化物、及び酸化物を含む種々の材料を含むことができ、好ましくは導電性材料である。例えば、バリア層は耐火性のケイ化物又は窒化物を含むことができる。好ましくは、バリア層は窒化タングステン又はケイ化タングステンを含む。
【００１９】
更に図４を参照すると、金属層１２５が、ゲート層上、或いは存在する場合にはバリア層１１５上に形成することができる。好ましくは、金属層は、２００−６００オングストローム、より好ましくは３００−５００オングストローム、最も好ましくは３２５−４５０オングストロームの厚みを有する。金属層１２５は、種々の金属含有材料を含むことができる。例えば、金属層は、アルミニウム、銅、タンタル、チタン、タングステン、及びこれらの合金又は化合物を含むことができる。好ましくは、金属層は、タングステン又はチタンを含む。金属層は、例えば、金属の物理蒸着（ＰＶＤ）、或いは金属ハロゲン化物と水素との混合物の低圧化学蒸着（ＬＰＣＶＤ）によって形成することができる。
【００２０】
図５を参照すると、化学蒸着（ＣＶＤ）を含む種々の方法によってエッチング停止層１４５を金属層の上に形成することができる。好ましくは、エッチング停止層は窒化物層である。より好ましくは、エッチング停止層は、ＰＥＣＶＤによって形成された窒化ケイ素である。エッチング停止層は、例えばエッチング停止層の表面がシリコンリッチの窒化ケイ素又は酸窒化ケイ素である、エッチング停止層の表面が反射防止性であるように組成を変化させることができ、この層はまた後続のエッチングの間エッチング停止層を保護するハードマスクとしても機能することができる。或いは、別個の反射防止層（ＡＲＣ）を形成してもよい。
【００２１】
好ましくは、エッチング停止層は、比較的低温で急速に形成される。例えば、ゲート層がＰ+及びＮ+ドープ領域の両方を含む場合、ウェーハが長時間にわたって十分高温に維持されるとドーパントの拡散を生じる可能性がある。従って、どのような高温加工も比較的短期間でのみ実施されるのが望ましい。同様に、どのような長期にわたる加工も比較的低温で実施されることが好ましい。実質的に酸素が存在しない雰囲気、或いは還元環境（水素リッチ）であるときには、好ましくは、エッチング停止層は最大７５０℃の温度で形成される。通常の条件では、最大６００℃の温度が好ましく、最大４５０℃の温度がより好ましい。４００℃などの最低でも３５０℃の温度が好ましい。エッチング停止層の堆積は、スプリットゲートのＰ+領域とＮ+領域との間で実質的に拡散が生じない温度及び時間で行われるのが好ましい。
【００２２】
図６−９を参照すると、ゲートスタックを形成するよう各層をパターン形成することができる。パターン形成は、例えば、通常のフォトリソグラフィ及びエッチング技法によって行うことができる。図６及び図７を参照すると、例えば、エッチング停止層１４５上にパターン化されたフォトレジスト２１０を形成させ（図６）、次いで層の露出部分をエッチングすることにより、エッチング停止層をエッチングしてパターン化されたエッチング停止層１５０を形成することができる。フッ化水素酸浸漬を用いて、側壁パッシベーションを除去することができる。
【００２３】
エッチング停止のエッチングは、ガスの混合物により形成されたプラズマに曝露することで実施できる。好ましくは、ガス及びプラズマは、炭素、フッ素、及び水素を含む。好ましくは、フッ素：水素の原子比率が４３：１から１３．３、より好ましくは３５：１から５：１、最も好ましくは２７：１から７：１である。好ましくは、ガスの混合物は、ＣＦ4及びＣＨＦ3を含み、ＣＦ4：ＣＨＦ3の容積比率は好ましくは１０：１から１：３、より好ましくは８：１から１：２、最も好ましくは６：１から１：１である。ガス混合物及びプラズマはまた、Ｈｅ、Ｎｅ又はＡｒなどの他のガスを含むことができる。エッチング中の圧力は４ｍＴｏｒｒより高く、好ましくは１０−８０ｍＴｏｒｒなどの少なくとも１０ｍＴｏｒｒであり、より好ましくは１５−４５ｍＴｏｒｒなどの少なくとも１５ｍＴｏｒｒであり、最も好ましくは２５−３５ｍＴｏｒｒである。
【００２４】
パターン化エッチング停止層は、金属層１２５（図７）をエッチングしてパターン化金属層１３０（図８）を形成するためのハードマスクとして使用することができる。パターン化エッチング停止層及びパターン化金属層は、ゲート層１０５（図８）をエッチングしてパターン化ゲート層１１０（図９）を形成するためのハードマスクとして使用することができる。ゲート層のエッチングは、例えば、塩素、臭化水素酸、及び／又は酸素により形成されるプラズマに曝露することによるなどの、通常のゲートエッチング技法によって実施することができる。
【００２５】
パターン化フォトレジスト２１０（図６）は、エッチング停止層のエッチングに続くゲートスタック形成のどの段階でも除去することができる。例えば、パターン化フォトレジストは、エッチング停止層のエッチング（図６及び図７に示した）の直後に除去することができ、或いは、金属層のエッチング又はゲート層エッチング後に除去することができる。フォトレジストの除去の後に洗浄処理が続き、フォトレジスト又はフォトレジスト除去のどのような残留副生成物を確実に除去することができる。例えば、パターン化フォトレジストを灰化することによりフォトレジストを除去し、パターン化エッチング停止層を含むゲートスタック（図７）を提供することができる。次にフォトレジストの無いこのゲートスタックを洗浄液で処理し、除去及び洗浄処理を完了することができる。最も好ましい洗浄剤は、水、２−（２アミノエトキシ）エタノール、ヒドロキシルアミン、及びカテコールを含有する。洗浄液の実施例はＥＫＣ２６５（登録商標）（ＥＫＣ、カリフォルニア州ヘイワード）である。
【００２６】
図９は、半導体ウェーハ上に形成することができるゲートスタック２００を示す。半導体基板１００は、ゲート絶縁層１０２を支持し、該層はゲート層１１０を支持する。ゲート層は、金属層１３０を支持し、該層は任意選択的にバリア層１２０によってゲート層から分離することができる。エッチング停止層１５０は、金属層１３０の上に存在する。
【００２７】
ゲート構造体の更なる加工は、ゲート層１１０への側壁酸化物領域１７０の形成と、スタックの側部へのスペーサ１６０（好ましくは窒化物を含有する）の形成とを含む。更にまた、図１０に示されるように、誘電層１８０はエッチング停止層上に形成することができ、コンタクト又はバイア１９０は誘電層から基板まで形成することができる。このバイアは、例えばＴｉＮ及びタングステンでそれぞれライニング及び充填し、バイア−コンタクトを形成することができる。他の加工は、ゲート自体へのコンタクト形成を含むことができる。
【００２８】
他の加工方法を用いて本半導体構造体による半導体デバイスの形成を完成させることができる。例えば、ソース／ドレイン領域１２、１４を基板内に形成でき、追加の誘電層を基板上に形成でき、コンタクト及びメタライゼーション層をこれらの構造体上に形成することができる。これらの追加要素は、ゲートスタックの形成の前、形成中、又は形成後に形成することができる。
【００２９】
本発明で使用するためのゲートスタック層のエッチングを含む関連加工段階、並びに研磨、洗浄、及び堆積段階などの他の段階は、当業者には周知であり、また、Ｅｎｃｙｃｌｏｐｅｄｉａ ｏｆ Ｃｈｅｍｉｃａｌ Ｔｅｃｈｎｏｌｏｇｙ、Ｋｉｒｋ−Ｏｔｈｍｅｒ、Ｖｏｌｕｍｅ１４，ｐｐ．６７７−７０９（１９９５）；Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ Ｆｕｎｄａｍｅｎｔａｌｓ，Ｒｏｂｅｒｔ Ｆ．Ｐｉｅｒｒｅｔ，Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ，１９９６；Ｗｏｌｆ，Ｓｉｌｉｃｏｎ Ｐｒｏｃｅｓｓｉｎｇ ｆｏｒ ｔｈｅ ＶＬＳＩ Ｅｒａ，Ｌａｔｔｉｃｅ Ｐｒｅｓｓ，１９８６，１９９０，１９９５（それぞれｖｏｌ．１−ｖｏｌ．３）、及びＭｉｃｒｏｃｈｉｐ Ｆａｂｒｉｃａｔｉｏｎ，４ｒｄ ｅｄｉｔｉｏｎ，Ｐｅｔｅｒ Ｖａｎ Ｚａｎｔ，ＭｃＧｒａｗ−Ｈｉｌｌ，２０００においても記載されている。
【００３０】
本発明の半導体構造体は、例えば、ＳＣＲＡＭ、ＤＲＡＭ、ＥＰＲＯＭ，ＥＥＰＲＯＭ等といったメモリーセル；プログラマブル・ロジック・デバイス；データ通信デバイス；クロック発生デバイスといった集積回路のような半導体デバイス内に組み込むことができる。更にまた、これらの半導体デバイスの何れもが、例えばコンピュータ、航空機、又は自動車の電子デバイスに組み込むことができる。
【００３１】
本発明の二重ゲート誘電体を使用することで、ＳｉＯＮよりもやや高い（−０．５４対−０．４６）ＰＭＯＳＦＥＴ用のＶｔ（閾値電圧）を示し、ボロン突き抜けを示さない。図１２は、縦軸に漏洩（Ａ／ｃｍ2）を示し、横軸にＥＯＴ（オングストローム単位）を示すグラフである。このグラフにおいて、「サーマル−ＮＯ」は、熱成長させ続いてＮＯ中でアニールした酸化物を有するデバイスを表し、「ＶＴＲ−ＮＯ」は、垂直加熱炉内で熱成長させ続いてＮＯ中でアニールした酸化物であり、Ｏ／Ｎスタックは本発明の二重ゲート誘電体である。
【図面の簡単な説明】
【００３２】
【図１】ゲートスタック構造体を示す図である。
【図２】図９の構造体を形成する方法を示す図である。
【図３】図９の構造体を形成する方法を示す図である。
【図４】図９の構造体を形成する方法を示す図である。
【図５】図９の構造体を形成する方法を示す図である。
【図６】図９の構造体を形成する方法を示す図である。
【図７】図９の構造体を形成する方法を示す図である。
【図８】図９の構造体を形成する方法を示す図である。
【図９】本発明のゲートスタックを示す図である。
【図１０】追加加工後の図９のゲートスタックを示す図である。
【図１１】ゲートスタック誘電体の詳細を示す図である。
【図１２】漏洩を示すグラフである。
【符号の説明】
【００３３】
８ ゲートスタック
１０ 半導体基板
１２ ソース領域
１４ ドレイン領域
１６ ゲート絶縁層
１８ ゲート
２０ バリア層
２２ 酸化物
２４ 絶縁スペーサ
３０ 金属層
４０ 他の層
【技術分野】
【０００１】
（関連出願の相互参照）
本出願は、２００３年９月２６日に申請された米国仮出願第６０／５０６，７１３号に対する優先権を主張する。
【背景技術】
【０００２】
最新の集積回路は、半導体基板内及びその上に形成された、トランジスタ及びキャパシタなどの最大数百万個の能動素子で構成される。能動素子間の相互接続は、多結晶シリコン及び金属などの複数の導電性相互接続層を設けることによって生成され、これらはエッチングされて信号を伝達する導体を形成する。この導電性層及び層間誘電体は、シリコン基板ウェーハ上に連続して堆積され、各層は例えば１ミクロン程度の厚みがある。
【０００３】
ゲート構造体は、トランジスタの一要素である。図１は、ゲートスタック８の１つの実施例を示す。半導体基板１０は、基板内のドープ領域（ソース／ドレイン領域）（１２及び１４）に重なり合うゲート絶縁層１６を支持し、そのゲート絶縁層は通常多結晶シリコンであるゲート１８を支持する。ゲート上には金属層３０が存在する。金属層は、集合的にバリア層２０として示された、窒化物、酸化物、又はケイ化物といった１つ又はそれ以上の他の層によってゲートから分離することができる。次に金属層は、窒化物、酸化物、又はケイ化物といった１つ又はそれ以上の他の層（集合的に４０）を支持することができる。酸化物２２が、ゲートスタックの下部でゲート酸化物を保護するためにゲートの側部に形成することができ、絶縁スペーサ２４はゲートスタックのいずれかの側部に形成することができる。更にまた、基板内のソース／ドレイン領域へのコンタクト、及びゲート構造体へのコンタクトを形成することができる。
【０００４】
ＶＬＳＩ技術の継続的なスケーリングでは、必要な漏洩性能を維持しながら厚みが縮小されたゲート誘電体が求められている。二酸化ケイ素は、約２５オングストロームの厚みまではこれらの要求を満足していた。この厚みを下回ると、二酸化ケイ素はまず漏洩に関して限界となり、次いで、より優れた性能を求めてＰＭＯＳＦＥＴ用のＰ+ポリゲートに技術が移行するにつれて厚み制御自体が問題となり、最終的には、ゲート酸化物上のポリシリコンから基板内へのボロン突き抜けの問題が極めて重要な課題となっている。ゲート酸化物をＮ2Ｏ又はＮＯ中でアニールすることによって窒素を導入した（２から３％）窒化ＳｉＯ2が提案されている。この誘電体は、窒化ＳｉＯ2の誘電率がやや高いため漏洩に関してより良好であることに起因して、ボロン突き抜けに対し堅牢である。この誘電体は、約２２から２４オングストローム（物理厚み）にまで縮小することができるが、これを下回ると、漏洩及びボロン突き抜けによりこの誘電体が機能しなくなる。ＮＯアニール処理はまた酸化物厚みを増大させるので、要求厚みで導入することができる窒素量には限界がある。７０ｎｍ以下のＣＤ（限界寸法、ゲートの幅に対応する）を用いる技術では、ゲート誘電体の厚みは１４から１６オングストロームＥＴＯ（等価酸化膜厚）の範囲内でなければならず、これは窒化ＳｉＯ2では適合することができない。全ての要求に適合する新規な材料が必要とされる。
【０００５】
現在の技術では、最初に乾式又は湿式酸化によってＳｉＯ2を成長させ、その酸化物を通常ＮＯ中において約８５０℃から９００℃で少なくとも１５分間アニールし十分な窒素を導入することによって形成された窒化ＳｉＯ2を用いる。酸化が過度に早く、ＮＯ中のアニールがかなりの量の酸化物を成長させるので、厚みを約１８オングストローム未満に小さくすることは極めて難しい。また、１５から１６オングストロームのＥＯＴでは、誘電体は物理的に薄すぎる。この厚みでは、誘電体を通過するトンネル電流が多過ぎて、高い漏洩が生じることになる。薄い誘電体はまた、許容できないボロン突き抜けを生じさせる。より多くの窒素を導入すると、アニールの増大が必要となり、これは要求限界を越えて酸化物の厚みを増大させることになる。
【発明の開示】
【０００６】
第１の態様において、本発明は、半導体を製造する方法であって、基板上に酸化物層を形成する段階と、酸化物層上に窒化ケイ素層を形成する段階と、各層をＮＯ中でアニールする段階と、各層をアンモニア中でアニールする段階とを含む。酸化物層と窒化ケイ素層とを併せた等価酸化膜厚は、最大で２５オングストロームである。
【０００７】
第２の態様において、本発明は、ゲート誘電体を形成する方法であって、基板上に酸化物層を形成する段階と、酸化物層上に窒化ケイ素層を形成する段階と、各層をＮＯ中でアニールする段階と、各層をアンモニア中でアニールする段階とを含む。酸化物層の厚みが、６−１０オングストロームであり、窒化ケイ素層の厚みは、１０−３０オングストロームである。
【０００８】
第３の態様において、本発明は、基板と、基板上の酸化物層と、酸化物層上の窒化ケイ素層とを備える半導体構造体である。酸化物層の厚みは、６−１０オングストロームであり、窒化ケイ素層の厚みは、１０−３０オングストロームである。
【０００９】
第４の態様において、本発明は、基板と、基板上の酸化物層と、酸化物層上の窒化ケイ素層とを備える半導体構造体である。酸化物層と窒化ケイ素層とを併せた等価酸化膜厚が、１２−２５オングストロームである。
【発明を実施するための最良の形態】
【００１０】
本発明は、下側層が酸化ケイ素、上側層が窒化ケイ素の二層ゲート誘電体が、１３−１５オングストローム、１４オングストローム、及び２０−２５オングストロームを含む、好ましくは１２−２５オングストロームのＥＯＴを有するように製造することができる開示事項を利用するものである。
【００１１】
この二重ゲート誘電体は、図１１に示される。ゲート絶縁層又は誘電層１０２は、２つの部分、すなわち酸化ケイ素層１０４及び窒化ケイ素層１０３から構成される。ゲート絶縁層１０２は、基板１００上にある。酸化ケイ素層は、７、８及び９オングストロームを含む、６−１０オングストロームの厚みを有するのが好ましい。窒化ケイ素層は、１１、１２、１３、１４、１５、１６、１７、１８、１９、２０、２１、２２、２３及び２４オングストロームを含む、１０−３０オングストロームの厚みを有するのが好ましい。
【００１２】
酸化物層は、フッ化水素酸を用いて基板からどのような自然酸化物をも除去した後、様々な方法で形成することができる。１つの方法は、ＲＣＡ洗浄を使用すること、また別の方法は、基板をオゾン（Ｏ3）を含有する脱イオン水で洗い、約８オングストロームの厚みの酸化物層を形成するものであり、この処理は自然酸化物の除去に続く洗浄処理として行うことができる。別の方法では、任意選択的に窒素又は別の不活性ガスで希釈された低圧（１００−２００ｍＴｏｒｒ）酸素を用いて、酸化物層を熱成長させる。更に別の方法では、酸化物層は水蒸気酸化によって形成することができる。
【００１３】
酸化物が形成されると、窒化ケイ素層を形成することができる。これは、ジクロロシラン及びアンモニアを好ましくは１：１０００から１：３、より好ましくは１：１００から１：３３、最も好ましくは１：３３の比率で用いて、ＬＰＣＶＤにより窒素リッチな窒化ケイ素を形成することで行うことができる。或いは、窒化ケイ素層は、原子層堆積法によってジクロロシラン及びアンモニアから形成することができる。形成されると、該層はＮＯ中８００−９００℃で１５−３０分間アニールすることができ、アンモニア中でラピッドサーマルアニール（ＲＴＡ）により３０秒から１分間、又は加熱炉内で５−１０分間アニールすることができる。任意選択的に、窒素を用いて、ＮＯ及びアンモニアをいずれかのアニール工程で希釈することができる。
【００１４】
半導体構造体の他の部分は以下のように形成することができる。
【００１５】
図２を参照すると、ゲート絶縁層１０２は、半導体基板１００上に存在する。この半導体基板は、従来から知られている半導体材料とすることができる。半導体材料の実施例としては、シリコン、ヒ化ガリウム、ゲルマニウム、窒化ガリウム、リン化アルミニウム、及びＳｉ1-XＧｅX及びＡｌXＧａ1-XＡｓ（式中０≦ｘ≦１）などの合金が挙げられる。好ましくは、半導体基板はシリコンであり、ドープ又は非ドープとすることができる。
【００１６】
図３を参照すると、ゲート層１０５は、ゲート絶縁層上に形成することができる。ゲート層は、種々の半導体材料を含むことができる。通常、ゲート層は、多結晶シリコン（ポリ）又はアモルファス・シリコンを含む。ゲート層は、１つのタイプのドーパント（Ｐ+又はＮ+）でドープすることができ、又は両方のタイプのドーパントを離散的領域に含むことができる。スプリットゲートは、Ｐ+及びＮ+ドープ領域の両方を含むゲート層である。
【００１７】
スプリットゲートの場合、Ｐ+ドープされた（Ｂ又はＢＦ2+などで）ゲートの領域は、基板のＮ-ドープ・チャンネル領域の上にあり、ＰＭＯＳデバイスを形成し、Ｎ+ドープされた（Ａｓ+又はリン+などで）ゲートの領域は、基板のＰ-ドープ・チャンネル領域の上にあり、ＮＭＯＳデバイスを形成する。ゲートのＰ+及びＮ+ドープ領域は、基板の絶縁領域上にある領域によって分離される。ゲート領域のドープは、好ましくはゲートを形成した後、各領域を別個にマスキング及びドープすることにより、又は１つのドーパントタイプでゲート全体をドープした後マスキングして他のドーパントタイプで１つの領域のみをドープする（カウンタードープ）ことにより行われる。
【００１８】
図４を参照すると、バリア層１１５は、任意選択的にゲート層上に形成することができる。任意選択的なバリア層は、窒化物、ケイ化物、及び酸化物を含む種々の材料を含むことができ、好ましくは導電性材料である。例えば、バリア層は耐火性のケイ化物又は窒化物を含むことができる。好ましくは、バリア層は窒化タングステン又はケイ化タングステンを含む。
【００１９】
更に図４を参照すると、金属層１２５が、ゲート層上、或いは存在する場合にはバリア層１１５上に形成することができる。好ましくは、金属層は、２００−６００オングストローム、より好ましくは３００−５００オングストローム、最も好ましくは３２５−４５０オングストロームの厚みを有する。金属層１２５は、種々の金属含有材料を含むことができる。例えば、金属層は、アルミニウム、銅、タンタル、チタン、タングステン、及びこれらの合金又は化合物を含むことができる。好ましくは、金属層は、タングステン又はチタンを含む。金属層は、例えば、金属の物理蒸着（ＰＶＤ）、或いは金属ハロゲン化物と水素との混合物の低圧化学蒸着（ＬＰＣＶＤ）によって形成することができる。
【００２０】
図５を参照すると、化学蒸着（ＣＶＤ）を含む種々の方法によってエッチング停止層１４５を金属層の上に形成することができる。好ましくは、エッチング停止層は窒化物層である。より好ましくは、エッチング停止層は、ＰＥＣＶＤによって形成された窒化ケイ素である。エッチング停止層は、例えばエッチング停止層の表面がシリコンリッチの窒化ケイ素又は酸窒化ケイ素である、エッチング停止層の表面が反射防止性であるように組成を変化させることができ、この層はまた後続のエッチングの間エッチング停止層を保護するハードマスクとしても機能することができる。或いは、別個の反射防止層（ＡＲＣ）を形成してもよい。
【００２１】
好ましくは、エッチング停止層は、比較的低温で急速に形成される。例えば、ゲート層がＰ+及びＮ+ドープ領域の両方を含む場合、ウェーハが長時間にわたって十分高温に維持されるとドーパントの拡散を生じる可能性がある。従って、どのような高温加工も比較的短期間でのみ実施されるのが望ましい。同様に、どのような長期にわたる加工も比較的低温で実施されることが好ましい。実質的に酸素が存在しない雰囲気、或いは還元環境（水素リッチ）であるときには、好ましくは、エッチング停止層は最大７５０℃の温度で形成される。通常の条件では、最大６００℃の温度が好ましく、最大４５０℃の温度がより好ましい。４００℃などの最低でも３５０℃の温度が好ましい。エッチング停止層の堆積は、スプリットゲートのＰ+領域とＮ+領域との間で実質的に拡散が生じない温度及び時間で行われるのが好ましい。
【００２２】
図６−９を参照すると、ゲートスタックを形成するよう各層をパターン形成することができる。パターン形成は、例えば、通常のフォトリソグラフィ及びエッチング技法によって行うことができる。図６及び図７を参照すると、例えば、エッチング停止層１４５上にパターン化されたフォトレジスト２１０を形成させ（図６）、次いで層の露出部分をエッチングすることにより、エッチング停止層をエッチングしてパターン化されたエッチング停止層１５０を形成することができる。フッ化水素酸浸漬を用いて、側壁パッシベーションを除去することができる。
【００２３】
エッチング停止のエッチングは、ガスの混合物により形成されたプラズマに曝露することで実施できる。好ましくは、ガス及びプラズマは、炭素、フッ素、及び水素を含む。好ましくは、フッ素：水素の原子比率が４３：１から１３．３、より好ましくは３５：１から５：１、最も好ましくは２７：１から７：１である。好ましくは、ガスの混合物は、ＣＦ4及びＣＨＦ3を含み、ＣＦ4：ＣＨＦ3の容積比率は好ましくは１０：１から１：３、より好ましくは８：１から１：２、最も好ましくは６：１から１：１である。ガス混合物及びプラズマはまた、Ｈｅ、Ｎｅ又はＡｒなどの他のガスを含むことができる。エッチング中の圧力は４ｍＴｏｒｒより高く、好ましくは１０−８０ｍＴｏｒｒなどの少なくとも１０ｍＴｏｒｒであり、より好ましくは１５−４５ｍＴｏｒｒなどの少なくとも１５ｍＴｏｒｒであり、最も好ましくは２５−３５ｍＴｏｒｒである。
【００２４】
パターン化エッチング停止層は、金属層１２５（図７）をエッチングしてパターン化金属層１３０（図８）を形成するためのハードマスクとして使用することができる。パターン化エッチング停止層及びパターン化金属層は、ゲート層１０５（図８）をエッチングしてパターン化ゲート層１１０（図９）を形成するためのハードマスクとして使用することができる。ゲート層のエッチングは、例えば、塩素、臭化水素酸、及び／又は酸素により形成されるプラズマに曝露することによるなどの、通常のゲートエッチング技法によって実施することができる。
【００２５】
パターン化フォトレジスト２１０（図６）は、エッチング停止層のエッチングに続くゲートスタック形成のどの段階でも除去することができる。例えば、パターン化フォトレジストは、エッチング停止層のエッチング（図６及び図７に示した）の直後に除去することができ、或いは、金属層のエッチング又はゲート層エッチング後に除去することができる。フォトレジストの除去の後に洗浄処理が続き、フォトレジスト又はフォトレジスト除去のどのような残留副生成物を確実に除去することができる。例えば、パターン化フォトレジストを灰化することによりフォトレジストを除去し、パターン化エッチング停止層を含むゲートスタック（図７）を提供することができる。次にフォトレジストの無いこのゲートスタックを洗浄液で処理し、除去及び洗浄処理を完了することができる。最も好ましい洗浄剤は、水、２−（２アミノエトキシ）エタノール、ヒドロキシルアミン、及びカテコールを含有する。洗浄液の実施例はＥＫＣ２６５（登録商標）（ＥＫＣ、カリフォルニア州ヘイワード）である。
【００２６】
図９は、半導体ウェーハ上に形成することができるゲートスタック２００を示す。半導体基板１００は、ゲート絶縁層１０２を支持し、該層はゲート層１１０を支持する。ゲート層は、金属層１３０を支持し、該層は任意選択的にバリア層１２０によってゲート層から分離することができる。エッチング停止層１５０は、金属層１３０の上に存在する。
【００２７】
ゲート構造体の更なる加工は、ゲート層１１０への側壁酸化物領域１７０の形成と、スタックの側部へのスペーサ１６０（好ましくは窒化物を含有する）の形成とを含む。更にまた、図１０に示されるように、誘電層１８０はエッチング停止層上に形成することができ、コンタクト又はバイア１９０は誘電層から基板まで形成することができる。このバイアは、例えばＴｉＮ及びタングステンでそれぞれライニング及び充填し、バイア−コンタクトを形成することができる。他の加工は、ゲート自体へのコンタクト形成を含むことができる。
【００２８】
他の加工方法を用いて本半導体構造体による半導体デバイスの形成を完成させることができる。例えば、ソース／ドレイン領域１２、１４を基板内に形成でき、追加の誘電層を基板上に形成でき、コンタクト及びメタライゼーション層をこれらの構造体上に形成することができる。これらの追加要素は、ゲートスタックの形成の前、形成中、又は形成後に形成することができる。
【００２９】
本発明で使用するためのゲートスタック層のエッチングを含む関連加工段階、並びに研磨、洗浄、及び堆積段階などの他の段階は、当業者には周知であり、また、Ｅｎｃｙｃｌｏｐｅｄｉａ ｏｆ Ｃｈｅｍｉｃａｌ Ｔｅｃｈｎｏｌｏｇｙ、Ｋｉｒｋ−Ｏｔｈｍｅｒ、Ｖｏｌｕｍｅ１４，ｐｐ．６７７−７０９（１９９５）；Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ Ｆｕｎｄａｍｅｎｔａｌｓ，Ｒｏｂｅｒｔ Ｆ．Ｐｉｅｒｒｅｔ，Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ，１９９６；Ｗｏｌｆ，Ｓｉｌｉｃｏｎ Ｐｒｏｃｅｓｓｉｎｇ ｆｏｒ ｔｈｅ ＶＬＳＩ Ｅｒａ，Ｌａｔｔｉｃｅ Ｐｒｅｓｓ，１９８６，１９９０，１９９５（それぞれｖｏｌ．１−ｖｏｌ．３）、及びＭｉｃｒｏｃｈｉｐ Ｆａｂｒｉｃａｔｉｏｎ，４ｒｄ ｅｄｉｔｉｏｎ，Ｐｅｔｅｒ Ｖａｎ Ｚａｎｔ，ＭｃＧｒａｗ−Ｈｉｌｌ，２０００においても記載されている。
【００３０】
本発明の半導体構造体は、例えば、ＳＣＲＡＭ、ＤＲＡＭ、ＥＰＲＯＭ，ＥＥＰＲＯＭ等といったメモリーセル；プログラマブル・ロジック・デバイス；データ通信デバイス；クロック発生デバイスといった集積回路のような半導体デバイス内に組み込むことができる。更にまた、これらの半導体デバイスの何れもが、例えばコンピュータ、航空機、又は自動車の電子デバイスに組み込むことができる。
【００３１】
本発明の二重ゲート誘電体を使用することで、ＳｉＯＮよりもやや高い（−０．５４対−０．４６）ＰＭＯＳＦＥＴ用のＶｔ（閾値電圧）を示し、ボロン突き抜けを示さない。図１２は、縦軸に漏洩（Ａ／ｃｍ2）を示し、横軸にＥＯＴ（オングストローム単位）を示すグラフである。このグラフにおいて、「サーマル−ＮＯ」は、熱成長させ続いてＮＯ中でアニールした酸化物を有するデバイスを表し、「ＶＴＲ−ＮＯ」は、垂直加熱炉内で熱成長させ続いてＮＯ中でアニールした酸化物であり、Ｏ／Ｎスタックは本発明の二重ゲート誘電体である。
【図面の簡単な説明】
【００３２】
【図１】ゲートスタック構造体を示す図である。
【図２】図９の構造体を形成する方法を示す図である。
【図３】図９の構造体を形成する方法を示す図である。
【図４】図９の構造体を形成する方法を示す図である。
【図５】図９の構造体を形成する方法を示す図である。
【図６】図９の構造体を形成する方法を示す図である。
【図７】図９の構造体を形成する方法を示す図である。
【図８】図９の構造体を形成する方法を示す図である。
【図９】本発明のゲートスタックを示す図である。
【図１０】追加加工後の図９のゲートスタックを示す図である。
【図１１】ゲートスタック誘電体の詳細を示す図である。
【図１２】漏洩を示すグラフである。
【符号の説明】
【００３３】
８ ゲートスタック
１０ 半導体基板
１２ ソース領域
１４ ドレイン領域
１６ ゲート絶縁層
１８ ゲート
２０ バリア層
２２ 酸化物
２４ 絶縁スペーサ
３０ 金属層
４０ 他の層
【特許請求の範囲】
【請求項１】
半導体構造体を製造する方法であって、
基板上に酸化物層を形成する段階と、
前記酸化物層上に窒化ケイ素層を形成する段階と、
前記各層をＮＯ中でアニールする段階と、
前記各層をアンモニア中でアニールする段階と、
を含み、
前記酸化物層と前記窒化ケイ素層とを併せた等価酸化膜厚が最大で２５オングストロームであることを特徴とする方法。
【請求項２】
前記酸化物層の厚みが、６−１０オングストロームであることを特徴とする請求項１に記載の方法。
【請求項３】
前記窒化ケイ素層の厚みが、１０−３０オングストロームであることを特徴とする請求項１に記載の方法。
【請求項４】
前記酸化物層を形成する段階が、前記基板をオゾンを含有する脱イオン水で洗う段階を含む請求項１に記載の方法。
【請求項５】
前記酸化物層を形成する段階が、水蒸気酸化する段階を含む請求項１に記載の方法。
【請求項６】
前記酸化物層を形成する段階が、酸素を用いて前記酸化物層を熱成長させる段階を含む請求項１に記載の方法。
【請求項７】
前記窒化ケイ素層を形成する段階が、ＬＰＣＶＤによって前記窒化ケイ素層を堆積させる段階を含む請求項１に記載の方法。
【請求項８】
前記ＮＯ中のアニールが、８００−９００℃の温度で１５−３０分間行われることを特徴とする請求項１に記載の方法。
【請求項９】
前記アンモニア中のアニールが、９００℃の温度で０．５−１．０分間ラピッドサーマルアニールによって行われることを特徴とする請求項１に記載の方法。
【請求項１０】
前記アンモニア中のアニールが、９００℃の温度で５−１０分間加熱炉内で行われることを特徴とする請求項１に記載の方法。
【請求項１１】
前記半導体構造体が、ゲート誘電体であることを特徴とする請求項１に記載の方法。
【請求項１２】
電子デバイスを製造する方法であって、
請求項１に記載の方法によって半導体デバイスを形成する段階と、
前記半導体デバイスを備える電子デバイスを形成する段階と、
を含む方法。
【請求項１３】
電子デバイスを作製する方法であって、
請求項１２に記載の方法によって半導体デバイスを形成する段階と、
前記半導体デバイスを備える電子デバイスを形成する段階と、
を含む方法。
【請求項１４】
ゲート誘電体を形成する方法であって、
基板上に酸化物層を形成する段階と、
前記酸化物層上に窒化ケイ素層を形成する段階と、
前記各層をＮＯ及びアンモニア中でアニールする段階と、
を含み、
前記酸化物層の厚みが６−１０オングストロームであり、前記窒化ケイ素層の厚みが１０−３０オングストロームであることを特徴とする方法。
【請求項１５】
半導体構造体であって、
基板と、
前記基板上にある酸化物層と、
前記酸化物層上にある窒化ケイ素層と、
を備え、
前記酸化物層の厚みが６−１０オングストロームであり、前記窒化ケイ素層の厚みが１０−３０オングストロームであることを特徴とする半導体構造体。
【請求項１６】
前記酸化物層と前記窒化ケイ素層とを併せた等価酸化膜厚が、１２−２５オングストロームであることを特徴とする請求項１５に記載の半導体構造体。
【請求項１７】
前記窒化ケイ素層の上にポリシリコン層を更に備えることを特徴とする請求項１５に記載の半導体構造体。
【請求項１８】
前記ポリシリコン層上にある金属層と、
前記金属層上にあるエッチング停止層と、
更に備えることを特徴とする請求項１７に記載の半導体構造体。
【請求項１９】
半導体構造体であって、
基板と、
前記基板上にある酸化物層と、
前記酸化物層上にある窒化ケイ素層と、
を備え、
前記酸化物層と前記窒化ケイ素層とを併せた等価酸化膜厚が、１２−２５オングストロームであることを特徴とする半導体構造体。
【請求項２０】
前記酸化物層の厚みが、６−１０オングストロームであることを特徴とする請求項１９に記載の半導体構造体。
【請求項２１】
前記窒化ケイ素層の厚みが、１０−３０オングストロームであることを特徴とする請求項１９に記載の半導体構造体。
【請求項２２】
前記窒化ケイ素層上にあるポリシリコン層を更に備えることを特徴とする請求項１９に記載の半導体構造体。
【請求項２３】
前記ポリシリコン層上にある金属層と、
前記金属層上にあるエッチング停止層と、
を更に備えることを特徴とする請求項２２に記載の半導体構造体。
【請求項２４】
前記ポリシリコン層が、４５−１１０ｎｍの幅を有するゲートであることを特徴とする請求項２２に記載の半導体構造体。
【請求項２５】
前記ポリシリコン層が、最大７０ｎｍまでの幅を有するゲートであることを特徴とする請求項２２に記載の半導体構造体。
【請求項１】
半導体構造体を製造する方法であって、
基板上に酸化物層を形成する段階と、
前記酸化物層上に窒化ケイ素層を形成する段階と、
前記各層をＮＯ中でアニールする段階と、
前記各層をアンモニア中でアニールする段階と、
を含み、
前記酸化物層と前記窒化ケイ素層とを併せた等価酸化膜厚が最大で２５オングストロームであることを特徴とする方法。
【請求項２】
前記酸化物層の厚みが、６−１０オングストロームであることを特徴とする請求項１に記載の方法。
【請求項３】
前記窒化ケイ素層の厚みが、１０−３０オングストロームであることを特徴とする請求項１に記載の方法。
【請求項４】
前記酸化物層を形成する段階が、前記基板をオゾンを含有する脱イオン水で洗う段階を含む請求項１に記載の方法。
【請求項５】
前記酸化物層を形成する段階が、水蒸気酸化する段階を含む請求項１に記載の方法。
【請求項６】
前記酸化物層を形成する段階が、酸素を用いて前記酸化物層を熱成長させる段階を含む請求項１に記載の方法。
【請求項７】
前記窒化ケイ素層を形成する段階が、ＬＰＣＶＤによって前記窒化ケイ素層を堆積させる段階を含む請求項１に記載の方法。
【請求項８】
前記ＮＯ中のアニールが、８００−９００℃の温度で１５−３０分間行われることを特徴とする請求項１に記載の方法。
【請求項９】
前記アンモニア中のアニールが、９００℃の温度で０．５−１．０分間ラピッドサーマルアニールによって行われることを特徴とする請求項１に記載の方法。
【請求項１０】
前記アンモニア中のアニールが、９００℃の温度で５−１０分間加熱炉内で行われることを特徴とする請求項１に記載の方法。
【請求項１１】
前記半導体構造体が、ゲート誘電体であることを特徴とする請求項１に記載の方法。
【請求項１２】
電子デバイスを製造する方法であって、
請求項１に記載の方法によって半導体デバイスを形成する段階と、
前記半導体デバイスを備える電子デバイスを形成する段階と、
を含む方法。
【請求項１３】
電子デバイスを作製する方法であって、
請求項１２に記載の方法によって半導体デバイスを形成する段階と、
前記半導体デバイスを備える電子デバイスを形成する段階と、
を含む方法。
【請求項１４】
ゲート誘電体を形成する方法であって、
基板上に酸化物層を形成する段階と、
前記酸化物層上に窒化ケイ素層を形成する段階と、
前記各層をＮＯ及びアンモニア中でアニールする段階と、
を含み、
前記酸化物層の厚みが６−１０オングストロームであり、前記窒化ケイ素層の厚みが１０−３０オングストロームであることを特徴とする方法。
【請求項１５】
半導体構造体であって、
基板と、
前記基板上にある酸化物層と、
前記酸化物層上にある窒化ケイ素層と、
を備え、
前記酸化物層の厚みが６−１０オングストロームであり、前記窒化ケイ素層の厚みが１０−３０オングストロームであることを特徴とする半導体構造体。
【請求項１６】
前記酸化物層と前記窒化ケイ素層とを併せた等価酸化膜厚が、１２−２５オングストロームであることを特徴とする請求項１５に記載の半導体構造体。
【請求項１７】
前記窒化ケイ素層の上にポリシリコン層を更に備えることを特徴とする請求項１５に記載の半導体構造体。
【請求項１８】
前記ポリシリコン層上にある金属層と、
前記金属層上にあるエッチング停止層と、
更に備えることを特徴とする請求項１７に記載の半導体構造体。
【請求項１９】
半導体構造体であって、
基板と、
前記基板上にある酸化物層と、
前記酸化物層上にある窒化ケイ素層と、
を備え、
前記酸化物層と前記窒化ケイ素層とを併せた等価酸化膜厚が、１２−２５オングストロームであることを特徴とする半導体構造体。
【請求項２０】
前記酸化物層の厚みが、６−１０オングストロームであることを特徴とする請求項１９に記載の半導体構造体。
【請求項２１】
前記窒化ケイ素層の厚みが、１０−３０オングストロームであることを特徴とする請求項１９に記載の半導体構造体。
【請求項２２】
前記窒化ケイ素層上にあるポリシリコン層を更に備えることを特徴とする請求項１９に記載の半導体構造体。
【請求項２３】
前記ポリシリコン層上にある金属層と、
前記金属層上にあるエッチング停止層と、
を更に備えることを特徴とする請求項２２に記載の半導体構造体。
【請求項２４】
前記ポリシリコン層が、４５−１１０ｎｍの幅を有するゲートであることを特徴とする請求項２２に記載の半導体構造体。
【請求項２５】
前記ポリシリコン層が、最大７０ｎｍまでの幅を有するゲートであることを特徴とする請求項２２に記載の半導体構造体。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公表番号】特表２００７−５０７１１２（Ｐ２００７−５０７１１２Ａ）
【公表日】平成１９年３月２２日（２００７．３．２２）
【国際特許分類】
【出願番号】特願２００６−５２８２７３（Ｐ２００６−５２８２７３）
【出願日】平成１６年９月２４日（２００４．９．２４）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０３１５４１
【国際公開番号】ＷＯ２００５／０３１８３３
【国際公開日】平成１７年４月７日（２００５．４．７）
【出願人】（３０１０２０２３７）サイプレス セミコンダクター コーポレイション (18)
【Ｆターム（参考）】
【公表日】平成１９年３月２２日（２００７．３．２２）
【国際特許分類】
【出願日】平成１６年９月２４日（２００４．９．２４）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０３１５４１
【国際公開番号】ＷＯ２００５／０３１８３３
【国際公開日】平成１７年４月７日（２００５．４．７）
【出願人】（３０１０２０２３７）サイプレス セミコンダクター コーポレイション (18)
【Ｆターム（参考）】
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