集積化金属珪化物ゲート電極を有するトランジスタの形成方法
集積化した金属珪化物トランジスタゲート電極を有するトランジスタを半導体アセンブリ内に形成する方法を提供する。トランジスタゲートは部分的に、金属を溝内に存在させた状態でエピタキシャルシリコンと反応させることにより製造する。前記溝内で前記金属珪化物上にトランジスタゲート分離キャップ層を形成する。任意ではあるが溝スペーサを設けて所定の製造処理の臨界的な寸法上の制約を低減させ、従って、形状寸法が臨界的な寸法よりも小さいトランジスタを形成しうるようにすることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置を形成する製造処理に関するものである。本発明は特に、半導体装置用の集積化金属珪化物ゲート電極を有するトランジスタの製造方法に関するものである。
【背景技術】
【０００２】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置のような半導体装置では、トランジスタのゲートは、主として、ポリシリコンと、これを被覆するチタニウム珪化物又はタングステン珪化物のような導電層とから成る。しかし、タングステン珪化物やチタニウム珪化物は、珪化物とシリコンとの界面を粗くする大粒子材料であり、これによりトランジスタのゲート積層体の抵抗値を増大させる。
【０００３】
最近の半導体製造方法は、チタニウム珪化物又はタングステン珪化物材料よりも小さな粒子の材料であるコバルト珪化物又はニッケル珪化物のような他の種類の金属珪化物を導入するように開発されている。しかし、小さな粒子寸法の金属珪化物をエッチングするのは困難であるため、これらの金属珪化物を現在の製造技術に導入するのは困難である。例えば、従来の製造技術の１つを図１〜５に示す。
【０００４】
図１に示すように、トランジスタのゲート積層体を構成する材料の層がシリコン基板１０上に形成される。最初にゲート酸化物１１が形成され、これに続いて順次に、ポリシリコン層１２、チタニウム（Ti）又は窒化チタニウム（TiＮ）層１３、コバルト層１４、シリコン層１５、窒化物層１６が形成され、最後にパターンニング用のホトレジスト１７が形成される。
【０００５】
図２に示すように、エッチングを行って、窒化物層１６及びシリコン層１５をパターンニングし、このパターンニングをコバルト層１４上で停止させることにより、トランジスタのゲート積層体の形成を開始する。シリコン層１５を強制的にコバルト層１４と反応させ、この個所でこれらを互いに接触させて、図３に示すようにコバルト珪化物領域３０を形成する。この反応も等方性的に（垂直及び水平の双方の方向で）生じる為、コバルト珪化物領域３０は、（図３における窒化物層１６により規定されている）元のゲート積層体のパターンの境界を越えて外方に拡張する。トランジスタのゲート積層体を完成させるには、図４及び５に示すように、２回の追加のエッチング処理が必要となり、その１つはゲート積層体の外部のコバルト材料を除去する湿式エッチング処理であり、他の１つはTi又はTiＮ層１３と、ポリシリコン層１２と、ゲート酸化物１１とをパターン化するエッチング処理である。しかし、コバルト珪化物領域３０は、トランジスタのゲート積層体を完成させるのに用いる現在のエッチング化学反応によっては影響を受けず、従って、ゲート積層体の幅を増大させる。
【０００６】
従って、上述した方法は数回のエッチング工程が必要であり、臨界的な寸法である装置の特徴部の寸法を増大させ、場合によってはトランジスタのゲート構造体の抵抗値を増大させる。その理由は、上述した方法では、反応工程中にコバルトの全てをコバルト珪化物に確実に変換するのに充分なシリコン層１５が必要となり、その結果、少量のシリコンがゲート積層体に残存するおそれがあり、従って、このゲート積層体に対するいかなる接触抵抗をも増大させる為である。
【０００７】
半導体製造では、現在、半導体装置の接触抵抗又は特徴部の寸法を増大させることなしに、トランジスタのゲートの金属珪化物を形成する方法であって、半導体装置におけるｎチャネル及びｐチャネルトランジスタの双方のゲートを形成するのに用いうるトランジスタゲートキャップ層を集積化しうる方法が必要となっており、当業者にとって明らかとなる本発明の以下の説明により、その必要性も明らかとなるであろう。
【発明の開示】
【０００８】
本発明の代表的な実施には、シリコン基板のような半導体アセンブリ上に、集積化した金属珪化物のトランジスタゲート電極を有するトランジスタを形成することにより、半導体アセンブリ上にトランジスタを形成する方法を含むものである。金属を溝内でエピタキシャルシリコンと反応させて金属珪化物を形成することにより、トランジスタゲートを部分的に形成する。好適な金属珪化物はコバルト珪化物又はニッケル珪化物である。トランジスタゲート分離キャップ層を溝内及び金属珪化物上に形成する。任意ではあるが、溝スペーサを加えて、所定の製造処理の臨界的な寸法上の制約を低減させることができ、従って、形状寸法を臨界的な寸法よりも小さくしたトランジスタを形成しうる。
【実施例】
【０００９】
以下の代表的な実施例はｎチャネルトランジスタを形成する場合に関するものである。しかし、当業者にとって周知の技術を用いて導電性のドーパントを交換することにより、ｐチャネルトランジスタをも同様に形成しうるものである。本発明の概念は半導体メモリ装置のトランジスタ構造体に対するものであるが、ここで述べる概念は、ここに開示する処理を用いることにより同様に恩恵を受ける他の半導体装置にも適用しうるものである。従って、半導体メモリ装置のトランジスタ構造体に対する本発明の説明は、ここに説明する概念を当業者が適用しうる範囲を制限することを意味するものではない。
【００１０】
以下の説明において、用語“ウエハ”及び“基板”は、シリコン、シリコン‐オン‐インシュレータ（ＳＯＩ）又はシリコン‐オン‐サファイア（ＳＯＳ）技術を含む半導体主体材料や、ドーピングした又はドーピングしない半導体や、半導体基台によって支持されたシリコンのエピタキシャル層や、他の半導体構造体として理解されるべきである。更に、以下の説明で、“ウエハ”又は“基板”を参照する場合には、半導体基台内又は上に領域又はｐｎ接合を形成するのための前処理を用いておくことができる。更に、半導体は必ずしもシリコンを主成分とするものにする必要がなく、シリコン‐ゲルマニウム、シリコン‐オン‐インシュレータ、シリコン‐オン‐サファイア、ゲルマニウム又は砒化ガリウム等を主成分にすることができる。
【００１１】
図６は、集積化した分離トランジスタキャップを有する電界効果トランジスタの代表的な実施例を示す半導体基板区分の断面図である。図６に示すように、半導体アセンブリは、ｐ導電型のシリコン基板６０を有し、この基板内にトランジスタ分離領域６１（すなわち、溝分離酸化物）が形成されている。トランジスタゲート１４０は、金属珪化物区分１１０の上にあるトランジスタゲート分離キャップ層１２０を有し、金属珪化物区分１１０はポリシリコン区分１４１上にあるとともにトランジスタゲート酸化物６２から分離されている。ソース／ドレイン領域１５１はトランジスタゲート１４０の両側に形成されている。トランジスタゲートを完成させるために、トランジスタゲート分離スペーサ１５０がトランジスタゲートの側壁を被覆している。
【００１２】
本発明の方法の第１実施例を図７〜１６につき説明する。図７を参照するに、基板６０は、溝分離領域６１がｐ導電型シリコン基板６０内に形成されている点まで処理されている。分離領域６１及び基板６０上には、最終的にトランジスタゲート酸化物となる酸化物層６２を形成する。次に、酸化物層６２上にポリシリコン層７０を形成し、このポリシリコン層７０上に溝分離材料７１を形成する。この溝分離材料は二酸化シリコン又は窒化シリコンのいずれかにでき、この本発明の第１例では、二酸化シリコンを選択する。ホトレジスト７２をパターン化して開孔７３を形成し、この開孔７３がこれに続く溝を下側の溝分離二酸化シリコン７１内にエッチング形成するようにする。
【００１３】
次に、図８を参照するに、溝分離二酸化シリコン７１内に、その下側のポリシリコン層７０が露出されるまで、溝８０をエッチング形成する。次に、当業者にとって既知の方法により、溝８０の下側のシリコン７０をシリコン源として用いることによりこの溝８０の底部内に約４００〜５００オングストロームの厚さまでエピタキシャルシリコン８１を成長させる。これに続く処理工程で明らかとなるように、エピタキシャルシリコン８１の厚さは、形成される金属珪化物の所望の厚さに依存する。約４００〜５００オングストロームのエピタキシャルシリコン８１の厚さは本発明の好適な実施例を表わす。
【００１４】
次に、図９を参照するに、厚さが約４０〜１００オングストロームのニッケル又は好ましくはコバルトのような金属層９０をコンフォーマル的に、溝二酸化シリコン７１の上面上に、且つ（溝８０内で）この溝二酸化シリコン７１の側壁に沿って、しかもエピタキシャルシリコン８１の上面上に堆積する。本発明の本例では、金属層９０としてコバルトを選択する。金属層の堆積に続き、この金属層上に、厚さが約１００オングストロームのチタン又は窒化チタンのような導電層９１をコンフォーマル的に堆積する。金属層９０及び導電層９１は当業者にとって既知の方法により堆積する。
【００１５】
次に、図１０を参照するに、好適例としてチタン及びコバルトを用いると、エピタキシャルシリコン８１上にチタン層９１及びコバルト層９０が位置している。この半導体アセンブリにアニーリング処理工程、好ましくは急速加熱処理（ＲＴＰ）を、約５００〜６００℃の温度で、約３０〜６０秒行い、コバルトを最初にエピタキシャルシリコンと反応させて、コバルト珪化物（ｘを１〜２の範囲内としたCoSix ）１００を形成する。この処理時点で、エピタキシャルシリコン８１の一部が依然として残存している。任意のチタン層９１は本質的に、その下側のコバルトが自然の傾向である凝集を行わないようにすることにより、CoSi2 の粒子寸法及び配向の制御を助ける。チタンは、CoSi2 の粒子配向及び寸法を決定する助けをするという意味で“案内”層として機能する。従って、チタン層９１は任意なものであるが、チタンを主成分とする層（すなわち、チタン又は窒化チタン）を存在させるのが好ましく、これを用いる場合には、これを後の処理工程で剥離させる。
【００１６】
次に、図１１を参照するに、前のアニーリング工程が終了した後、コバルト９０及びチタン９１の非反応部分をアンモニア‐過酸化水素の混合液（ＡＰＭ）又は塩化水素‐過酸化水素の混合液（ＨＰＭ）により半導体表面から剥離させ、これにより溝内にCoSix １１０及びエピタキシャルシリコン８１のみを残存させる。
【００１７】
次に、半導体アセンブリに任意ではあるが２回目のアニーリング工程を、好ましくは、ＲＴＰ工程を約８００〜９００℃で約３０〜６０秒間行い、エピタキシャルシリコン８１と接触するCoSix １００が実際に確実に下側のエピタキシャルシリコンと反応して厚さが全体に亘り約１００〜３５０オングストロームのCoSi2 層１１０を形成するようにすることができる。エピタキシャルシリコン８１の層がCoSi2 層１１０の所望の厚さよりも厚肉である場合（この場合は本発明の場合である）には、コバルト層９０の厚さがCoSi2 層１１０の全厚さを決定する。CoSi2 層１１０の形成後、エピタキシャルシリコン８１の一部が溝７３の底部内に且つポリシリコン層７０の元の表面の上に残存し、金属珪化物が下側のポリシリコン層７０内に侵入しないようにするのが望ましい。
【００１８】
CoSi2 が下側のポリシリコン層７０内に侵入したものとすると、当該技術分野で検討されているように、CoSi2 の侵入は等方性的に（垂直及び水平の双方の方向で）生じ、ゲート積層体の幅は溝８０の幅を超えて外方に成長し、これにより、ゲート積層体の形状寸法を所定の処理の臨界的な寸法上の制約を超えたものとする。この状態が臨界的な寸法上の制御を不可能にする。その理由は、代表的なゲート積層体の化学的エッチング反応を用いてCoSi2 をエッチング処理できない為である。
【００１９】
次に、図１２を参照するに、窒化シリコン又は二酸化シリコンのような分離キャップ材料１２０を、溝８０の残りの領域が完全に充填されるように堆積する。この堆積される分離材料の種類は、溝を形成するのに用いられる分離材料の種類に依存する。本例では、使用する溝分離材料は二酸化シリコンであり、従って、溝を充填するのに選択した分離材料１２０は、以下の工程で明らかとなる理由で窒化シリコンとする。
【００２０】
次に、図１３を参照するに、分離キャップ材料１２０（窒化シリコン）をエッチングバック処理して、溝分離材料７１（二酸化シリコン）の表面における又はこの表面の下のこの材料の横方向成分を除去する。このエッチングバック処理は二酸化シリコン材料７１に対して選択性があり、このことは、エッチングバック処理が二酸化シリコン材料７１に到達すると停止するということを意味する。例えば、二酸化シリコン材料７１上で停止する化学機械平坦化エッチング処理を用いることができる。
【００２１】
次に、図１４を参照するに、分離キャップ材料１２０に対し選択性のあるエッチング処理を行い、溝分離材料７１と、この溝分離材料７１の下側にあるポリシリコン層７０の部分及びゲート酸化物層６２の部分とを除去し、トランジスタゲート積層体１４０を形成する。このトランジスタゲート積層体は、溝分離材料を除去するのに乾式エッチング処理のみを又はこれと湿式エッチング処理との組み合わせを用い、これに続きポリシリコン及びゲート酸化物を除去するのに乾式エッチング処理を用いて形成しうる。トランジスタゲート積層体１４０はゲートキャップ１２０と、CoSi2 部分１１０と、エピタキシャルシリコン部分８１及びポリシリコン部分７０（これら部分８１及び７０が組み合わさってシリコン部分１４１を形成する）と、ゲート酸化物部分６２とを有する。ゲート積層体１４０を形成した後、Ｎ型のイオン注入を行って、わずかにドーピングされた自己整列のソース／ドレイン領域１４２を形成する。
【００２２】
次に、図１５を参照するに、ゲート積層体１４０の側壁上にトランジスタゲートスペーサ１５０を形成する。次に、Ｎ型のイオン注入を行って、ソース／ドレイン領域１５１を形成する。次に、当業者にとって既知の適切な製造処理を行って、半導体アセンブリを完成させる。
【００２３】
図１６は、トランジスタゲート積層体１４０と、トランジスタゲートスペーサ１５０と、ソース／ドレイン領域１５１と、トランジスタ溝分離領域６１とを示す図１５の完成トランジスタ構造体の頂面図である。
【００２４】
本発明の方法の第２実施例を図７及び図１７〜２６につき説明する。図７を参照するに、基板６０は、溝分離領域６１がｐ導電型のシリコン基板６０内に形成されている点まで処理されている。最終的にトランジスタゲート酸化物となる酸化物層６２を分離領域６１及び基板６０上に形成する。次に、この酸化物層６２上にポリシリコン層７０を形成し、このポリシリコン層７０上に溝分離材料７１を形成する。溝分離材料は二酸化シリコン又は窒化シリコンの何れかにでき、本発明のこの第２実施例では窒化シリコンを選択する。ホトレジスト７２をパターン化して開孔７３を形成し、この開孔７３がこれに続く溝を下側の溝分離窒化シリコン７１内にエッチング形成するようにする。
【００２５】
次に、図１７を参照するに、溝１７０を、下側のポリシリコン層７０が露出されるまで溝分離ポリシリコン層７０内にエッチング形成する。次に、分離材料１７１のコンフォーマル層を、溝分離材料７１上に、且つ（溝１７０内にある）この溝分離材料７１の露出側壁に沿って、しかもポリシリコン層７０の露出部分上に形成する。分離材料１７１は、溝分離材料７１と同じ種類の誘電体材料として、溝分離材料７１を選択的にエッチングする際に分離材料１７１を除去しうるようにするのが好ましい。本例では、溝分離材料７１として窒化シリコンを選択する為、分離材料１７１に対しても窒化シリコンを用いる。
【００２６】
次に、図１８を参照するに、スペーサエッチング形成処理を行って、溝１７０の側壁に沿って窒化シリコンの溝スペーサ１７１を形成する。次に、当業者にとって既知の方法により、溝１７０の下側のポリシリコン７０をシリコン源として用いて、エピタキシャルシリコン１８０を溝１７０の底部内に約４００〜５００オングストロームの厚さまで成長させる。処理の後の段階で明らかとなるように、内側の窒化物スペーサ１７１を存在させることにより、所定の処理の臨界的な寸法制約により得られるよりも小型の特徴部分を有するトランジスタを製造できるとともに、後に形成する金属珪化物に対する保護を行う。
【００２７】
次に、図１９を参照するに、厚さを約４０〜１００オングストロームとしたニッケル又は好ましくはコバルトのような金属層１９０を、溝分離窒化シリコン７１の上面上に、且つ窒化シリコン１７１の溝側壁に沿って、しかもエピタキシャルシリコン１８０の上面上にコンフォーマル的に堆積する。本発明のこの例では、金属層１９０に対してコバルトを選択する。この金属の堆積に続いて、厚さを１００オングストロームとしたチタン又は窒化チタンのような任意の導電層１９１を金属層１９０上にコンフォーマル的に堆積する。金属層１９０及び導電層１９１は、当業者にとって既知の方法により堆積する。
【００２８】
次に、図２０を参照するに、チタン及びコバルトを好適例として用いて、チタン層１９１及びコバルト層１９０をエピタキシャルシリコン１８０上に位置させる。半導体アセンブリにアニーリング処理工程、好ましくは急速加熱処理（ＲＴＰ）を、約５００〜６００℃の温度で、約３０〜６０秒行い、コバルトを最初にエピタキシャルシリコンと反応させて、コバルト珪化物（ｘを１〜２の範囲内としたCoSix ）２００を形成する。この処理時点で、エピタキシャルシリコン１８０の一部が依然として溝１７０の底部内に残存している。チタン層１９１は、その下側のコバルトが自然の傾向である凝集を行わないようにすることにより、CoSi2 の粒子寸法及び配向の制御を助ける。チタンは本質的に、CoSi2 の粒子配向及び寸法を決定する助けをするという意味で“案内”層として機能する。従って、チタン層１９１は任意なものであるが、チタンを主成分とする層（すなわち、チタン又は窒化チタン）を存在させるのが好ましく、これを用いる場合には、これを後の処理工程で剥離させる。
【００２９】
次に、図２１を参照するに、前のアニーリング工程が終了した後、コバルト１９０及びチタン１９１の非反応部分をアンモニア‐過酸化水素の混合液（ＡＰＭ）又は塩化水素‐過酸化水素の混合液（ＨＰＭ）により半導体表面から剥離させ、これにより溝内にCoSix ２００及びエピタキシャルシリコン１８０のみを残存させる。
【００３０】
次に、半導体アセンブリに任意ではあるが２回目のアニーリング工程を、好ましくは、ＲＴＰ工程を約８００〜９００℃で約３０〜６０秒間行い、エピタキシャルシリコン１８０と接触するCoSix ２００が実際に確実に下側のエピタキシャルシリコンと反応して厚さが約１００〜３５０オングストロームのCoSi2 層２１０を形成するようにすることができる。エピタキシャルシリコン１８０の層がCoSi2 層２１０の所望の厚さよりも厚肉である場合（この場合は本発明の場合である）には、コバルト層１９０の厚さがCoSi2 層２１０の全厚さを決定する。CoSi2 層２１０の形成後、エピタキシャルシリコン１８０の一部が溝１７０の底部内に且つポリシリコン層７０の元の表面の上に残存し、CoSi2 が下側のポリシリコン層７０内に侵入しないようにするのが望ましい。
【００３１】
本発明の第１実施例で述べたように、CoSi2 が下側のポリシリコン層７０内に侵入したものとすると、当該技術分野で検討されているように、CoSi2 の侵入は等方性的に（垂直及び水平の双方の方向で）生じ、ゲート積層体の幅は溝１７０の幅を超えて外方に成長し、これにより、ゲート積層体の形状寸法を所定の処理の臨界的な寸法上の制約を超えたものとする。この状態が臨界的な寸法上の制御を不可能にする。その理由は、代表的なゲート積層体の化学的エッチング反応を用いてCoSi2 をエッチング処理できない為である。
【００３２】
次に、図２２を参照するに、窒化シリコン又は二酸化シリコンのような分離キャップ材料２２０を、溝１７０の残りの領域が完全に充填されるように堆積する。この堆積される分離材料の種類は、溝を形成するのに用いられる分離材料の種類に依存する。本例では、使用する溝分離材料は窒化シリコンであり、従って、溝を充填するのに選択した分離材料２２０は、以下の工程で明らかとなる理由で二酸化シリコンとする。
【００３３】
次に、図２３を参照するに、分離キャップ材料２２０（二酸化シリコン）をエッチングバック処理して、溝分離材料７１（窒化シリコン）の表面における又はこの表面の下のこの材料の横方向成分を除去する。このエッチングバック処理は窒化シリコン材料７１に対して選択性があり、このことは、エッチングバック処理が窒化シリコン材料７１に到達すると停止するということを意味する。例えば、窒化シリコン材料７１上で停止する化学機械平坦化エッチング処理を用いることができる。
【００３４】
次に、図２４を参照するに、分離キャップ材料２２０に対し選択性のあるエッチング処理を行い、溝分離材料７１と、この溝分離材料７１の下側にあるポリシリコン層７０の部分及びゲート酸化物層６２の部分とを除去し、トランジスタゲート積層体２４０を形成する。このトランジスタゲート積層体は、溝分離材料を除去するのに乾式エッチング処理のみを又はこれと湿式エッチング処理との組み合わせを用い、ポリシリコン及びゲート酸化物を除去するのに乾式エッチング処理を用いて形成しうる。トランジスタゲート積層体２４０はゲートキャップ２２０と、CoSi2 部分２１０と、エピタキシャルシリコン部分１８０及びポリシリコン部分７０（これら部分１８０及び７０が組み合わさってシリコン部分２４１を形成する）と、ゲート酸化物部分６２とを有する。溝スペーサ１７１を存在させて後に除去することにより、実際にトランジスタのゲート積層体の形状寸法をこの溝スペーサの厚さだけ減少させる。トランジスタゲート積層体を製造するのに溝スペーサを用いることにより、製造上の自由度を有効に大きくする。ゲート積層体２４０を形成した後、Ｎ型のイオン注入を行って、わずかにドーピングされた自己整列のソース／ドレイン領域２４２を形成する。
【００３５】
次に、図２５を参照するに、ゲート積層体２４０の側壁上にトランジスタゲートスペーサ２５０を形成する。次に、Ｎ型のイオン注入を行って、ソース／ドレイン領域２５１を形成する。次に、当業者にとって既知の適切な製造処理を行って、半導体アセンブリを完成させる。
【００３６】
図２６は、トランジスタゲート積層体２４０と、トランジスタゲートスペーサ２５０と、ソース／ドレイン領域２５１と、トランジスタ溝分離領域６１とを示す図２５の完成トランジスタ構造体の頂面図である。
【００３７】
メモリ装置のような半導体アセンブリに用いるトランジスタ構造体を形成する場合につき、代表的な実施例を上述したが、当業者は、これらの代表的な実施例で説明した概念を用いて殆どの半導体分野で用いられるトランジスタ構造体を形成しうるものである。例えば、本発明は図２７に示すような半導体システムに適用しうるものであり、このシステムの一般的な動作は当業者にとって既知である。
【００３８】
図２７は、プロセッサ２７０及びメモリ装置２７１を有する半導体システムを示す一般的なブロック線図であり、メモリ装置２７１は、行アドレスバッファ２７３、列アドレスバッファ２７４、行デコーダ２７５、列デコーダ２７６、センス増幅器２７７、メモリアレイ２７８及びデータ入力／出力装置２７９のようなメモリ集積回路の基本区分を有し、これらはプロセッサ２７０から制御装置２７２を経て供給される制御／タイミング信号により動作させられる。
【００３９】
本発明を２つの代表的な実施例につき説明したが、特許請求の範囲に記載した本発明から逸脱することなく、上述した構造及び処理に、当業者にとって既知の種々の変更を施すことができる。
【図面の簡単な説明】
【００４０】
【図１】図１は、コバルト珪化物を有するトランジスタゲート積層体を形成する従来の半導体製造方法の一工程を示す断面図である。
【図２】図２は、図１の後の一工程を示す断面図である。
【図３】図３は、図２の後の一工程を示す断面図である。
【図４】図４は、図３の後の一工程を示す断面図である。
【図５】図５は、図４の後の一工程を示す断面図である。
【図６】図６は、金属珪化物ゲート電極及び集積化した分離キャップ層を有するトランジスタを製造する本発明の方法の一例を示す半導体基板の断面図である。
【図７】図７は、溝分離領域がｐ導電型基板内に形成され、その上に酸化物層が形成された点まで基板が処理されており、酸化物層上にポリシリコン層が形成され、このポリシリコン上に溝分離材料が形成され、次に本発明の第１実施例により、溝分離材料上にパターン化したホトレジストを形成した、半導体製造の早期の工程を示す半導体基板の断面図である。
【図８】図８は、溝分離材料内に溝をエッチング形成し、次に溝の底部内にエピタキシャルシリコンを成長させた、図７に続く処理工程を示す断面図である。
【図９】図９は、半導体アセンブリ上に金属層を堆積し、この金属層上に導電層を堆積した、図８に続く処理工程を示す断面図である。
【図１０】図１０は、アニーリング工程により金属層をその下側のエピタキシャルシリコンと反応させて金属珪化物を形成した、図９に続く処理工程を示す断面図である。
【図１１】図１１は、反応しなかった金属層と導電層とを除去し、任意の２回目のアニーリング工程を行って金属珪化物の形成を継続した、図１０に続く処理工程を示す断面図である。
【図１２】図１２は、トランジスタゲートに対する分離キャップ材料を堆積した、図１１に続く処理工程を示す断面図である。
【図１３】図１３は、選択エッチング処理を行って分離キャップ材料の横方向成分を除去した、図１２に続く処理工程を示す断面図である。
【図１４】図１４は、分離キャップ材料に対して選択性としたエッチング処理を行って、トランジスタゲート積層体を形成し、次に自己整列のイオン注入を行って僅かにドーピングされたトランジスタソース／ドレイン領域を形成した、図１３に続く処理工程を示す断面図である。
【図１５】図１５は、トランジスタゲート側壁分離スペーサを形成し、これに続くソース／ドレインイオン注入を行った、図１４に続く処理工程を示す断面図である。
【図１６】図１６は、金属珪化物ゲート及びその上の集積化したトランジスタ分離キャップとを有し、本発明の第１実施例で製造した完成トランジスタを示す図１５の上面図である。
【図１７】図１７は、本発明の第２実施例により、溝分離材料内に溝をエッチング形成し、スペーサ材料の層を、溝分離材料上に、且つ溝の内側壁に沿って、しかも下側のポリシリコン層の露出部分の表面上に堆積した、図７に続く処理工程を示す断面図である。
【図１８】図１８は、スペーサ材料のエッチング処理を行って、溝の側壁上に内側スペーサを形成し、これに続きエピタキシャルシリコンを溝の底部内に成長させた、図１７に続く処理工程を示す断面図である。
【図１９】図１９は、半導体アセンブリ上に金属層を堆積し、この金属層上に導電層を堆積した、図１８に続く処理工程を示す断面図である。
【図２０】図２０は、アニーリング工程を行って、金属層をその下側のエピタキシャルシリコンと反応させ、金属珪化物を形成した、図１９に続く処理工程を示す断面図である。
【図２１】図２１は、反応しない金属層と、導電層とを除去し、任意の２回目のアニーリング工程を行って、金属珪化物の形成を継続した、図２０に続く処理工程を示す断面図である。
【図２２】図２２は、トランジスタゲートに対する分離キャップ材料を堆積した、図２１に続く処理工程を示す断面図である。
【図２３】図２３は、選択エッチング処理を行って、分離キャップ材料の横方向成分を除去した、図２２に続く処理工程を示す断面図である。
【図２４】図２４は、分離キャップ材料に対し選択性のエッチング処理を行って、トランジスタゲート積層体を形成し、これに続いて自己整列のイオン注入を行って僅かにドーピングされたトランジスタソース／ドレイン領域を形成した、図２３に続く処理工程を示す断面図である。
【図２５】図２５は、トランジスタゲート側壁分離スペーサを形成し、これに続くソース／ドレインイオン注入を行った、図２４に続く処理工程を示す断面図である。
【図２６】図２６は、金属珪化物ゲート及びその上の集積化したトランジスタ分離キャップとを有し、本発明の第２実施例で製造した完成トランジスタを示す図２５の上面図である。
【図２７】図２７は、プロセッサ及びメモリ装置を有し、本発明を適用しうる半導体システムを示す、簡単化したブロック線図である。
【技術分野】
【０００１】
本発明は、半導体装置を形成する製造処理に関するものである。本発明は特に、半導体装置用の集積化金属珪化物ゲート電極を有するトランジスタの製造方法に関するものである。
【背景技術】
【０００２】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置のような半導体装置では、トランジスタのゲートは、主として、ポリシリコンと、これを被覆するチタニウム珪化物又はタングステン珪化物のような導電層とから成る。しかし、タングステン珪化物やチタニウム珪化物は、珪化物とシリコンとの界面を粗くする大粒子材料であり、これによりトランジスタのゲート積層体の抵抗値を増大させる。
【０００３】
最近の半導体製造方法は、チタニウム珪化物又はタングステン珪化物材料よりも小さな粒子の材料であるコバルト珪化物又はニッケル珪化物のような他の種類の金属珪化物を導入するように開発されている。しかし、小さな粒子寸法の金属珪化物をエッチングするのは困難であるため、これらの金属珪化物を現在の製造技術に導入するのは困難である。例えば、従来の製造技術の１つを図１〜５に示す。
【０００４】
図１に示すように、トランジスタのゲート積層体を構成する材料の層がシリコン基板１０上に形成される。最初にゲート酸化物１１が形成され、これに続いて順次に、ポリシリコン層１２、チタニウム（Ti）又は窒化チタニウム（TiＮ）層１３、コバルト層１４、シリコン層１５、窒化物層１６が形成され、最後にパターンニング用のホトレジスト１７が形成される。
【０００５】
図２に示すように、エッチングを行って、窒化物層１６及びシリコン層１５をパターンニングし、このパターンニングをコバルト層１４上で停止させることにより、トランジスタのゲート積層体の形成を開始する。シリコン層１５を強制的にコバルト層１４と反応させ、この個所でこれらを互いに接触させて、図３に示すようにコバルト珪化物領域３０を形成する。この反応も等方性的に（垂直及び水平の双方の方向で）生じる為、コバルト珪化物領域３０は、（図３における窒化物層１６により規定されている）元のゲート積層体のパターンの境界を越えて外方に拡張する。トランジスタのゲート積層体を完成させるには、図４及び５に示すように、２回の追加のエッチング処理が必要となり、その１つはゲート積層体の外部のコバルト材料を除去する湿式エッチング処理であり、他の１つはTi又はTiＮ層１３と、ポリシリコン層１２と、ゲート酸化物１１とをパターン化するエッチング処理である。しかし、コバルト珪化物領域３０は、トランジスタのゲート積層体を完成させるのに用いる現在のエッチング化学反応によっては影響を受けず、従って、ゲート積層体の幅を増大させる。
【０００６】
従って、上述した方法は数回のエッチング工程が必要であり、臨界的な寸法である装置の特徴部の寸法を増大させ、場合によってはトランジスタのゲート構造体の抵抗値を増大させる。その理由は、上述した方法では、反応工程中にコバルトの全てをコバルト珪化物に確実に変換するのに充分なシリコン層１５が必要となり、その結果、少量のシリコンがゲート積層体に残存するおそれがあり、従って、このゲート積層体に対するいかなる接触抵抗をも増大させる為である。
【０００７】
半導体製造では、現在、半導体装置の接触抵抗又は特徴部の寸法を増大させることなしに、トランジスタのゲートの金属珪化物を形成する方法であって、半導体装置におけるｎチャネル及びｐチャネルトランジスタの双方のゲートを形成するのに用いうるトランジスタゲートキャップ層を集積化しうる方法が必要となっており、当業者にとって明らかとなる本発明の以下の説明により、その必要性も明らかとなるであろう。
【発明の開示】
【０００８】
本発明の代表的な実施には、シリコン基板のような半導体アセンブリ上に、集積化した金属珪化物のトランジスタゲート電極を有するトランジスタを形成することにより、半導体アセンブリ上にトランジスタを形成する方法を含むものである。金属を溝内でエピタキシャルシリコンと反応させて金属珪化物を形成することにより、トランジスタゲートを部分的に形成する。好適な金属珪化物はコバルト珪化物又はニッケル珪化物である。トランジスタゲート分離キャップ層を溝内及び金属珪化物上に形成する。任意ではあるが、溝スペーサを加えて、所定の製造処理の臨界的な寸法上の制約を低減させることができ、従って、形状寸法を臨界的な寸法よりも小さくしたトランジスタを形成しうる。
【実施例】
【０００９】
以下の代表的な実施例はｎチャネルトランジスタを形成する場合に関するものである。しかし、当業者にとって周知の技術を用いて導電性のドーパントを交換することにより、ｐチャネルトランジスタをも同様に形成しうるものである。本発明の概念は半導体メモリ装置のトランジスタ構造体に対するものであるが、ここで述べる概念は、ここに開示する処理を用いることにより同様に恩恵を受ける他の半導体装置にも適用しうるものである。従って、半導体メモリ装置のトランジスタ構造体に対する本発明の説明は、ここに説明する概念を当業者が適用しうる範囲を制限することを意味するものではない。
【００１０】
以下の説明において、用語“ウエハ”及び“基板”は、シリコン、シリコン‐オン‐インシュレータ（ＳＯＩ）又はシリコン‐オン‐サファイア（ＳＯＳ）技術を含む半導体主体材料や、ドーピングした又はドーピングしない半導体や、半導体基台によって支持されたシリコンのエピタキシャル層や、他の半導体構造体として理解されるべきである。更に、以下の説明で、“ウエハ”又は“基板”を参照する場合には、半導体基台内又は上に領域又はｐｎ接合を形成するのための前処理を用いておくことができる。更に、半導体は必ずしもシリコンを主成分とするものにする必要がなく、シリコン‐ゲルマニウム、シリコン‐オン‐インシュレータ、シリコン‐オン‐サファイア、ゲルマニウム又は砒化ガリウム等を主成分にすることができる。
【００１１】
図６は、集積化した分離トランジスタキャップを有する電界効果トランジスタの代表的な実施例を示す半導体基板区分の断面図である。図６に示すように、半導体アセンブリは、ｐ導電型のシリコン基板６０を有し、この基板内にトランジスタ分離領域６１（すなわち、溝分離酸化物）が形成されている。トランジスタゲート１４０は、金属珪化物区分１１０の上にあるトランジスタゲート分離キャップ層１２０を有し、金属珪化物区分１１０はポリシリコン区分１４１上にあるとともにトランジスタゲート酸化物６２から分離されている。ソース／ドレイン領域１５１はトランジスタゲート１４０の両側に形成されている。トランジスタゲートを完成させるために、トランジスタゲート分離スペーサ１５０がトランジスタゲートの側壁を被覆している。
【００１２】
本発明の方法の第１実施例を図７〜１６につき説明する。図７を参照するに、基板６０は、溝分離領域６１がｐ導電型シリコン基板６０内に形成されている点まで処理されている。分離領域６１及び基板６０上には、最終的にトランジスタゲート酸化物となる酸化物層６２を形成する。次に、酸化物層６２上にポリシリコン層７０を形成し、このポリシリコン層７０上に溝分離材料７１を形成する。この溝分離材料は二酸化シリコン又は窒化シリコンのいずれかにでき、この本発明の第１例では、二酸化シリコンを選択する。ホトレジスト７２をパターン化して開孔７３を形成し、この開孔７３がこれに続く溝を下側の溝分離二酸化シリコン７１内にエッチング形成するようにする。
【００１３】
次に、図８を参照するに、溝分離二酸化シリコン７１内に、その下側のポリシリコン層７０が露出されるまで、溝８０をエッチング形成する。次に、当業者にとって既知の方法により、溝８０の下側のシリコン７０をシリコン源として用いることによりこの溝８０の底部内に約４００〜５００オングストロームの厚さまでエピタキシャルシリコン８１を成長させる。これに続く処理工程で明らかとなるように、エピタキシャルシリコン８１の厚さは、形成される金属珪化物の所望の厚さに依存する。約４００〜５００オングストロームのエピタキシャルシリコン８１の厚さは本発明の好適な実施例を表わす。
【００１４】
次に、図９を参照するに、厚さが約４０〜１００オングストロームのニッケル又は好ましくはコバルトのような金属層９０をコンフォーマル的に、溝二酸化シリコン７１の上面上に、且つ（溝８０内で）この溝二酸化シリコン７１の側壁に沿って、しかもエピタキシャルシリコン８１の上面上に堆積する。本発明の本例では、金属層９０としてコバルトを選択する。金属層の堆積に続き、この金属層上に、厚さが約１００オングストロームのチタン又は窒化チタンのような導電層９１をコンフォーマル的に堆積する。金属層９０及び導電層９１は当業者にとって既知の方法により堆積する。
【００１５】
次に、図１０を参照するに、好適例としてチタン及びコバルトを用いると、エピタキシャルシリコン８１上にチタン層９１及びコバルト層９０が位置している。この半導体アセンブリにアニーリング処理工程、好ましくは急速加熱処理（ＲＴＰ）を、約５００〜６００℃の温度で、約３０〜６０秒行い、コバルトを最初にエピタキシャルシリコンと反応させて、コバルト珪化物（ｘを１〜２の範囲内としたCoSix ）１００を形成する。この処理時点で、エピタキシャルシリコン８１の一部が依然として残存している。任意のチタン層９１は本質的に、その下側のコバルトが自然の傾向である凝集を行わないようにすることにより、CoSi2 の粒子寸法及び配向の制御を助ける。チタンは、CoSi2 の粒子配向及び寸法を決定する助けをするという意味で“案内”層として機能する。従って、チタン層９１は任意なものであるが、チタンを主成分とする層（すなわち、チタン又は窒化チタン）を存在させるのが好ましく、これを用いる場合には、これを後の処理工程で剥離させる。
【００１６】
次に、図１１を参照するに、前のアニーリング工程が終了した後、コバルト９０及びチタン９１の非反応部分をアンモニア‐過酸化水素の混合液（ＡＰＭ）又は塩化水素‐過酸化水素の混合液（ＨＰＭ）により半導体表面から剥離させ、これにより溝内にCoSix １１０及びエピタキシャルシリコン８１のみを残存させる。
【００１７】
次に、半導体アセンブリに任意ではあるが２回目のアニーリング工程を、好ましくは、ＲＴＰ工程を約８００〜９００℃で約３０〜６０秒間行い、エピタキシャルシリコン８１と接触するCoSix １００が実際に確実に下側のエピタキシャルシリコンと反応して厚さが全体に亘り約１００〜３５０オングストロームのCoSi2 層１１０を形成するようにすることができる。エピタキシャルシリコン８１の層がCoSi2 層１１０の所望の厚さよりも厚肉である場合（この場合は本発明の場合である）には、コバルト層９０の厚さがCoSi2 層１１０の全厚さを決定する。CoSi2 層１１０の形成後、エピタキシャルシリコン８１の一部が溝７３の底部内に且つポリシリコン層７０の元の表面の上に残存し、金属珪化物が下側のポリシリコン層７０内に侵入しないようにするのが望ましい。
【００１８】
CoSi2 が下側のポリシリコン層７０内に侵入したものとすると、当該技術分野で検討されているように、CoSi2 の侵入は等方性的に（垂直及び水平の双方の方向で）生じ、ゲート積層体の幅は溝８０の幅を超えて外方に成長し、これにより、ゲート積層体の形状寸法を所定の処理の臨界的な寸法上の制約を超えたものとする。この状態が臨界的な寸法上の制御を不可能にする。その理由は、代表的なゲート積層体の化学的エッチング反応を用いてCoSi2 をエッチング処理できない為である。
【００１９】
次に、図１２を参照するに、窒化シリコン又は二酸化シリコンのような分離キャップ材料１２０を、溝８０の残りの領域が完全に充填されるように堆積する。この堆積される分離材料の種類は、溝を形成するのに用いられる分離材料の種類に依存する。本例では、使用する溝分離材料は二酸化シリコンであり、従って、溝を充填するのに選択した分離材料１２０は、以下の工程で明らかとなる理由で窒化シリコンとする。
【００２０】
次に、図１３を参照するに、分離キャップ材料１２０（窒化シリコン）をエッチングバック処理して、溝分離材料７１（二酸化シリコン）の表面における又はこの表面の下のこの材料の横方向成分を除去する。このエッチングバック処理は二酸化シリコン材料７１に対して選択性があり、このことは、エッチングバック処理が二酸化シリコン材料７１に到達すると停止するということを意味する。例えば、二酸化シリコン材料７１上で停止する化学機械平坦化エッチング処理を用いることができる。
【００２１】
次に、図１４を参照するに、分離キャップ材料１２０に対し選択性のあるエッチング処理を行い、溝分離材料７１と、この溝分離材料７１の下側にあるポリシリコン層７０の部分及びゲート酸化物層６２の部分とを除去し、トランジスタゲート積層体１４０を形成する。このトランジスタゲート積層体は、溝分離材料を除去するのに乾式エッチング処理のみを又はこれと湿式エッチング処理との組み合わせを用い、これに続きポリシリコン及びゲート酸化物を除去するのに乾式エッチング処理を用いて形成しうる。トランジスタゲート積層体１４０はゲートキャップ１２０と、CoSi2 部分１１０と、エピタキシャルシリコン部分８１及びポリシリコン部分７０（これら部分８１及び７０が組み合わさってシリコン部分１４１を形成する）と、ゲート酸化物部分６２とを有する。ゲート積層体１４０を形成した後、Ｎ型のイオン注入を行って、わずかにドーピングされた自己整列のソース／ドレイン領域１４２を形成する。
【００２２】
次に、図１５を参照するに、ゲート積層体１４０の側壁上にトランジスタゲートスペーサ１５０を形成する。次に、Ｎ型のイオン注入を行って、ソース／ドレイン領域１５１を形成する。次に、当業者にとって既知の適切な製造処理を行って、半導体アセンブリを完成させる。
【００２３】
図１６は、トランジスタゲート積層体１４０と、トランジスタゲートスペーサ１５０と、ソース／ドレイン領域１５１と、トランジスタ溝分離領域６１とを示す図１５の完成トランジスタ構造体の頂面図である。
【００２４】
本発明の方法の第２実施例を図７及び図１７〜２６につき説明する。図７を参照するに、基板６０は、溝分離領域６１がｐ導電型のシリコン基板６０内に形成されている点まで処理されている。最終的にトランジスタゲート酸化物となる酸化物層６２を分離領域６１及び基板６０上に形成する。次に、この酸化物層６２上にポリシリコン層７０を形成し、このポリシリコン層７０上に溝分離材料７１を形成する。溝分離材料は二酸化シリコン又は窒化シリコンの何れかにでき、本発明のこの第２実施例では窒化シリコンを選択する。ホトレジスト７２をパターン化して開孔７３を形成し、この開孔７３がこれに続く溝を下側の溝分離窒化シリコン７１内にエッチング形成するようにする。
【００２５】
次に、図１７を参照するに、溝１７０を、下側のポリシリコン層７０が露出されるまで溝分離ポリシリコン層７０内にエッチング形成する。次に、分離材料１７１のコンフォーマル層を、溝分離材料７１上に、且つ（溝１７０内にある）この溝分離材料７１の露出側壁に沿って、しかもポリシリコン層７０の露出部分上に形成する。分離材料１７１は、溝分離材料７１と同じ種類の誘電体材料として、溝分離材料７１を選択的にエッチングする際に分離材料１７１を除去しうるようにするのが好ましい。本例では、溝分離材料７１として窒化シリコンを選択する為、分離材料１７１に対しても窒化シリコンを用いる。
【００２６】
次に、図１８を参照するに、スペーサエッチング形成処理を行って、溝１７０の側壁に沿って窒化シリコンの溝スペーサ１７１を形成する。次に、当業者にとって既知の方法により、溝１７０の下側のポリシリコン７０をシリコン源として用いて、エピタキシャルシリコン１８０を溝１７０の底部内に約４００〜５００オングストロームの厚さまで成長させる。処理の後の段階で明らかとなるように、内側の窒化物スペーサ１７１を存在させることにより、所定の処理の臨界的な寸法制約により得られるよりも小型の特徴部分を有するトランジスタを製造できるとともに、後に形成する金属珪化物に対する保護を行う。
【００２７】
次に、図１９を参照するに、厚さを約４０〜１００オングストロームとしたニッケル又は好ましくはコバルトのような金属層１９０を、溝分離窒化シリコン７１の上面上に、且つ窒化シリコン１７１の溝側壁に沿って、しかもエピタキシャルシリコン１８０の上面上にコンフォーマル的に堆積する。本発明のこの例では、金属層１９０に対してコバルトを選択する。この金属の堆積に続いて、厚さを１００オングストロームとしたチタン又は窒化チタンのような任意の導電層１９１を金属層１９０上にコンフォーマル的に堆積する。金属層１９０及び導電層１９１は、当業者にとって既知の方法により堆積する。
【００２８】
次に、図２０を参照するに、チタン及びコバルトを好適例として用いて、チタン層１９１及びコバルト層１９０をエピタキシャルシリコン１８０上に位置させる。半導体アセンブリにアニーリング処理工程、好ましくは急速加熱処理（ＲＴＰ）を、約５００〜６００℃の温度で、約３０〜６０秒行い、コバルトを最初にエピタキシャルシリコンと反応させて、コバルト珪化物（ｘを１〜２の範囲内としたCoSix ）２００を形成する。この処理時点で、エピタキシャルシリコン１８０の一部が依然として溝１７０の底部内に残存している。チタン層１９１は、その下側のコバルトが自然の傾向である凝集を行わないようにすることにより、CoSi2 の粒子寸法及び配向の制御を助ける。チタンは本質的に、CoSi2 の粒子配向及び寸法を決定する助けをするという意味で“案内”層として機能する。従って、チタン層１９１は任意なものであるが、チタンを主成分とする層（すなわち、チタン又は窒化チタン）を存在させるのが好ましく、これを用いる場合には、これを後の処理工程で剥離させる。
【００２９】
次に、図２１を参照するに、前のアニーリング工程が終了した後、コバルト１９０及びチタン１９１の非反応部分をアンモニア‐過酸化水素の混合液（ＡＰＭ）又は塩化水素‐過酸化水素の混合液（ＨＰＭ）により半導体表面から剥離させ、これにより溝内にCoSix ２００及びエピタキシャルシリコン１８０のみを残存させる。
【００３０】
次に、半導体アセンブリに任意ではあるが２回目のアニーリング工程を、好ましくは、ＲＴＰ工程を約８００〜９００℃で約３０〜６０秒間行い、エピタキシャルシリコン１８０と接触するCoSix ２００が実際に確実に下側のエピタキシャルシリコンと反応して厚さが約１００〜３５０オングストロームのCoSi2 層２１０を形成するようにすることができる。エピタキシャルシリコン１８０の層がCoSi2 層２１０の所望の厚さよりも厚肉である場合（この場合は本発明の場合である）には、コバルト層１９０の厚さがCoSi2 層２１０の全厚さを決定する。CoSi2 層２１０の形成後、エピタキシャルシリコン１８０の一部が溝１７０の底部内に且つポリシリコン層７０の元の表面の上に残存し、CoSi2 が下側のポリシリコン層７０内に侵入しないようにするのが望ましい。
【００３１】
本発明の第１実施例で述べたように、CoSi2 が下側のポリシリコン層７０内に侵入したものとすると、当該技術分野で検討されているように、CoSi2 の侵入は等方性的に（垂直及び水平の双方の方向で）生じ、ゲート積層体の幅は溝１７０の幅を超えて外方に成長し、これにより、ゲート積層体の形状寸法を所定の処理の臨界的な寸法上の制約を超えたものとする。この状態が臨界的な寸法上の制御を不可能にする。その理由は、代表的なゲート積層体の化学的エッチング反応を用いてCoSi2 をエッチング処理できない為である。
【００３２】
次に、図２２を参照するに、窒化シリコン又は二酸化シリコンのような分離キャップ材料２２０を、溝１７０の残りの領域が完全に充填されるように堆積する。この堆積される分離材料の種類は、溝を形成するのに用いられる分離材料の種類に依存する。本例では、使用する溝分離材料は窒化シリコンであり、従って、溝を充填するのに選択した分離材料２２０は、以下の工程で明らかとなる理由で二酸化シリコンとする。
【００３３】
次に、図２３を参照するに、分離キャップ材料２２０（二酸化シリコン）をエッチングバック処理して、溝分離材料７１（窒化シリコン）の表面における又はこの表面の下のこの材料の横方向成分を除去する。このエッチングバック処理は窒化シリコン材料７１に対して選択性があり、このことは、エッチングバック処理が窒化シリコン材料７１に到達すると停止するということを意味する。例えば、窒化シリコン材料７１上で停止する化学機械平坦化エッチング処理を用いることができる。
【００３４】
次に、図２４を参照するに、分離キャップ材料２２０に対し選択性のあるエッチング処理を行い、溝分離材料７１と、この溝分離材料７１の下側にあるポリシリコン層７０の部分及びゲート酸化物層６２の部分とを除去し、トランジスタゲート積層体２４０を形成する。このトランジスタゲート積層体は、溝分離材料を除去するのに乾式エッチング処理のみを又はこれと湿式エッチング処理との組み合わせを用い、ポリシリコン及びゲート酸化物を除去するのに乾式エッチング処理を用いて形成しうる。トランジスタゲート積層体２４０はゲートキャップ２２０と、CoSi2 部分２１０と、エピタキシャルシリコン部分１８０及びポリシリコン部分７０（これら部分１８０及び７０が組み合わさってシリコン部分２４１を形成する）と、ゲート酸化物部分６２とを有する。溝スペーサ１７１を存在させて後に除去することにより、実際にトランジスタのゲート積層体の形状寸法をこの溝スペーサの厚さだけ減少させる。トランジスタゲート積層体を製造するのに溝スペーサを用いることにより、製造上の自由度を有効に大きくする。ゲート積層体２４０を形成した後、Ｎ型のイオン注入を行って、わずかにドーピングされた自己整列のソース／ドレイン領域２４２を形成する。
【００３５】
次に、図２５を参照するに、ゲート積層体２４０の側壁上にトランジスタゲートスペーサ２５０を形成する。次に、Ｎ型のイオン注入を行って、ソース／ドレイン領域２５１を形成する。次に、当業者にとって既知の適切な製造処理を行って、半導体アセンブリを完成させる。
【００３６】
図２６は、トランジスタゲート積層体２４０と、トランジスタゲートスペーサ２５０と、ソース／ドレイン領域２５１と、トランジスタ溝分離領域６１とを示す図２５の完成トランジスタ構造体の頂面図である。
【００３７】
メモリ装置のような半導体アセンブリに用いるトランジスタ構造体を形成する場合につき、代表的な実施例を上述したが、当業者は、これらの代表的な実施例で説明した概念を用いて殆どの半導体分野で用いられるトランジスタ構造体を形成しうるものである。例えば、本発明は図２７に示すような半導体システムに適用しうるものであり、このシステムの一般的な動作は当業者にとって既知である。
【００３８】
図２７は、プロセッサ２７０及びメモリ装置２７１を有する半導体システムを示す一般的なブロック線図であり、メモリ装置２７１は、行アドレスバッファ２７３、列アドレスバッファ２７４、行デコーダ２７５、列デコーダ２７６、センス増幅器２７７、メモリアレイ２７８及びデータ入力／出力装置２７９のようなメモリ集積回路の基本区分を有し、これらはプロセッサ２７０から制御装置２７２を経て供給される制御／タイミング信号により動作させられる。
【００３９】
本発明を２つの代表的な実施例につき説明したが、特許請求の範囲に記載した本発明から逸脱することなく、上述した構造及び処理に、当業者にとって既知の種々の変更を施すことができる。
【図面の簡単な説明】
【００４０】
【図１】図１は、コバルト珪化物を有するトランジスタゲート積層体を形成する従来の半導体製造方法の一工程を示す断面図である。
【図２】図２は、図１の後の一工程を示す断面図である。
【図３】図３は、図２の後の一工程を示す断面図である。
【図４】図４は、図３の後の一工程を示す断面図である。
【図５】図５は、図４の後の一工程を示す断面図である。
【図６】図６は、金属珪化物ゲート電極及び集積化した分離キャップ層を有するトランジスタを製造する本発明の方法の一例を示す半導体基板の断面図である。
【図７】図７は、溝分離領域がｐ導電型基板内に形成され、その上に酸化物層が形成された点まで基板が処理されており、酸化物層上にポリシリコン層が形成され、このポリシリコン上に溝分離材料が形成され、次に本発明の第１実施例により、溝分離材料上にパターン化したホトレジストを形成した、半導体製造の早期の工程を示す半導体基板の断面図である。
【図８】図８は、溝分離材料内に溝をエッチング形成し、次に溝の底部内にエピタキシャルシリコンを成長させた、図７に続く処理工程を示す断面図である。
【図９】図９は、半導体アセンブリ上に金属層を堆積し、この金属層上に導電層を堆積した、図８に続く処理工程を示す断面図である。
【図１０】図１０は、アニーリング工程により金属層をその下側のエピタキシャルシリコンと反応させて金属珪化物を形成した、図９に続く処理工程を示す断面図である。
【図１１】図１１は、反応しなかった金属層と導電層とを除去し、任意の２回目のアニーリング工程を行って金属珪化物の形成を継続した、図１０に続く処理工程を示す断面図である。
【図１２】図１２は、トランジスタゲートに対する分離キャップ材料を堆積した、図１１に続く処理工程を示す断面図である。
【図１３】図１３は、選択エッチング処理を行って分離キャップ材料の横方向成分を除去した、図１２に続く処理工程を示す断面図である。
【図１４】図１４は、分離キャップ材料に対して選択性としたエッチング処理を行って、トランジスタゲート積層体を形成し、次に自己整列のイオン注入を行って僅かにドーピングされたトランジスタソース／ドレイン領域を形成した、図１３に続く処理工程を示す断面図である。
【図１５】図１５は、トランジスタゲート側壁分離スペーサを形成し、これに続くソース／ドレインイオン注入を行った、図１４に続く処理工程を示す断面図である。
【図１６】図１６は、金属珪化物ゲート及びその上の集積化したトランジスタ分離キャップとを有し、本発明の第１実施例で製造した完成トランジスタを示す図１５の上面図である。
【図１７】図１７は、本発明の第２実施例により、溝分離材料内に溝をエッチング形成し、スペーサ材料の層を、溝分離材料上に、且つ溝の内側壁に沿って、しかも下側のポリシリコン層の露出部分の表面上に堆積した、図７に続く処理工程を示す断面図である。
【図１８】図１８は、スペーサ材料のエッチング処理を行って、溝の側壁上に内側スペーサを形成し、これに続きエピタキシャルシリコンを溝の底部内に成長させた、図１７に続く処理工程を示す断面図である。
【図１９】図１９は、半導体アセンブリ上に金属層を堆積し、この金属層上に導電層を堆積した、図１８に続く処理工程を示す断面図である。
【図２０】図２０は、アニーリング工程を行って、金属層をその下側のエピタキシャルシリコンと反応させ、金属珪化物を形成した、図１９に続く処理工程を示す断面図である。
【図２１】図２１は、反応しない金属層と、導電層とを除去し、任意の２回目のアニーリング工程を行って、金属珪化物の形成を継続した、図２０に続く処理工程を示す断面図である。
【図２２】図２２は、トランジスタゲートに対する分離キャップ材料を堆積した、図２１に続く処理工程を示す断面図である。
【図２３】図２３は、選択エッチング処理を行って、分離キャップ材料の横方向成分を除去した、図２２に続く処理工程を示す断面図である。
【図２４】図２４は、分離キャップ材料に対し選択性のエッチング処理を行って、トランジスタゲート積層体を形成し、これに続いて自己整列のイオン注入を行って僅かにドーピングされたトランジスタソース／ドレイン領域を形成した、図２３に続く処理工程を示す断面図である。
【図２５】図２５は、トランジスタゲート側壁分離スペーサを形成し、これに続くソース／ドレインイオン注入を行った、図２４に続く処理工程を示す断面図である。
【図２６】図２６は、金属珪化物ゲート及びその上の集積化したトランジスタ分離キャップとを有し、本発明の第２実施例で製造した完成トランジスタを示す図２５の上面図である。
【図２７】図２７は、プロセッサ及びメモリ装置を有し、本発明を適用しうる半導体システムを示す、簡単化したブロック線図である。
【特許請求の範囲】
【請求項１】
シリコン層と、トランジスタゲート酸化物層と、シリコン基板材料とを被覆する分離材料内に溝を形成する工程と、
この溝内にシリコン及び金属を形成する工程と、
前記金属を前記シリコンと反応させて前記溝の境界内に金属珪化物を形成するが、前記溝の境界の外側における前記シリコン層に金属珪化物を形成しないようにする工程と、
前記金属珪化物上にトランジスタ分離キャップを形成する工程と、
前記分離材料と、前記シリコン層及びトランジスタゲート酸化物層のうち前記分離材料の下側にある領域とを除去し、トランジスタ分離キャップと、金属珪化物と、前記シリコン層の一部と、トランジスタゲート酸化物とを有するトランジスタゲート積層体を形成する工程と、
前記シリコン基板材料内で前記トランジスタゲート積層体の両側にトランジスタのソース／ドレイン領域を形成する工程と
を具える、半導体アセンブリ上にトランジスタを形成するトランジスタ形成方法。
【請求項２】
請求項１に記載のトランジスタ形成方法において、金属珪化物を形成する前記工程が、
前記シリコン層と接触する前記溝の底部にエピタキシャルシリコン材料を形成する工程と、
前記溝内に且つ前記エピタキシャルシリコン材料上に金属層を形成する工程と、
この金属層上に直接、チタンを主成分とする層を形成する工程と、
半導体アセンブリをアニーリングすることにより前記金属層と前記エピタキシャルシリコン材料とを反応させて金属珪化物を形成する工程と
を有するトランジスタ形成方法。
【請求項３】
請求項１に記載のトランジスタ形成方法において、この方法が更に、
前記溝の内部に金属珪化物を形成する前に、前記溝により形成された前記分離材料の側壁上に内側溝スペーサを形成する工程
を具えるトランジスタ形成方法。
【請求項４】
請求項１に記載のトランジスタ形成方法において、前記金属層がコバルト又はニッケルを有するようにするトランジスタ形成方法。
【請求項５】
請求項２に記載のトランジスタ形成方法において、チタンを主成分とする前記層がチタン又は窒化チタンを有するようにするトランジスタ形成方法。
【請求項６】
請求項１に記載のトランジスタ形成方法において、前記金属珪化物が、ｘを１〜２の範囲内としたCoSix を有するようにするトランジスタ形成方法。
【請求項７】
請求項１に記載のトランジスタ形成方法において、前記金属珪化物がコバルト珪化物又はニッケル珪化物を有するようにするトランジスタ形成方法。
【請求項８】
導電性シリコン基板内に分離領域が形成され、その上に酸化物層が形成されて成る基板を準備する工程と、
前記酸化物層上にポリシリコン層を形成する工程と、
このポリシリコン層上に溝分離材料を形成する工程と、
開孔を有するパターン化したホトレジストを前記溝分離材料上に形成する工程と、
前記開孔を介して前記溝分離材料内に溝をエッチング形成し、下側の前記ポリシリコン層の一部を露出させる工程と、
このポリシリコン層の露出部上で前記溝の底部内にエピタキシャルシリコンを成長させる工程と、
前記溝の側壁に沿って且つ前記エピタキシャルシリコン上に金属層を堆積する工程と、
半導体アセンブリに１回目のアニーリングを行うことにより前記金属層を前記エピタキシャルシリコンと反応させて金属珪化物を形成する工程と、
存在する場合の非反応金属層を除去する工程と、
２回目のアニーリングを行って金属珪化物の形成を継続する工程と、
前記溝内で前記金属珪化物上に分離キャップ材料を堆積する工程と、
この分離キャップ材料の横方向成分を除去する工程と、
この分離キャップ材料に対し選択性としたエッチング処理を行って、トランジスタ分離キャップと、金属珪化物と、シリコン層の一部と、トランジスタゲート酸化物とを有するトランジスタゲート積層体を形成する工程と、
前記導電性シリコン基板内に導電性ドーパントを注入して、トランジスタの、わずかにドーピングされた自己整列のソース／ドレイン領域を形成する工程と、
トランジスタゲート側壁分離スペーサを形成する工程と、
前記導電性シリコン基板内に導電性ドーパントを注入して、トランジスタのソース／ドレイン領域を形成する工程と
を具える、半導体アセンブリ上にトランジスタを形成するトランジスタ形成方法。
【請求項９】
請求項８に記載のトランジスタ形成方法において、前記金属層がコバルト又はニッケルを有するようにするトランジスタ形成方法。
【請求項１０】
請求項８に記載のトランジスタ形成方法において、この方法が更に、
前記溝の底部内にエピタキシャルシリコンを成長させる前に、前記溝により形成された前記溝分離材料の側壁上に内側溝スペーサを形成する工程
を具えるトランジスタ形成方法。
【請求項１１】
請求項１０に記載のトランジスタ形成方法において、この方法が更に、
前記分離キャップ材料の除去中に前記内側溝スペーサを除去する工程
を具えるトランジスタ形成方法。
【請求項１２】
請求項８に記載のトランジスタ形成方法において、この方法が更に、
前記金属層上に導電層を堆積し、金属珪化物の粒子の形成を制御する工程と、
存在する場合の非反応金属層を除去する際に導電層を除去する工程と
を具えるトランジスタ形成方法。
【請求項１３】
導電性シリコン基板内に分離領域が形成され、その上に酸化物層が形成されて成る基板を準備する工程と、
前記酸化物層上にポリシリコン層を形成する工程と、
このポリシリコン層上に溝分離材料を形成する工程と、
開孔を有するパターン化したホトレジストを前記溝分離材料上に形成する工程と、
前記開孔を介して前記溝分離材料内に溝をエッチング形成し、下側の前記ポリシリコン層の一部を露出させる工程と、
このポリシリコン層の露出部上で前記溝の底部内にエピタキシャルシリコンを成長させる工程と、
前記溝の側壁に沿って且つ前記エピタキシャルシリコン上に金属層を堆積する工程と、
半導体アセンブリに１回目のアニーリングを行うことにより前記金属層を前記エピタキシャルシリコンと反応させて金属珪化物を形成する工程と、
存在する場合の非反応金属層を除去する工程と、
２回目のアニーリングを行って金属珪化物の形成を継続する工程と、
前記溝内で前記金属珪化物上に分離キャップ材料を堆積する工程と、
この分離キャップ材料の横方向成分を除去する工程と、
この分離キャップ材料に対し選択性としたエッチング処理を行って、トランジスタ分離キャップと、金属珪化物と、シリコン層の一部と、トランジスタゲート酸化物とを有するトランジスタゲート積層体を形成する工程と、
前記導電性シリコン基板内に導電性ドーパントを注入して、トランジスタの、わずかにドーピングされた自己整列のソース／ドレイン領域を形成する工程と、
トランジスタゲート側壁分離スペーサを形成する工程と、
前記導電性シリコン基板内に導電性ドーパントを注入して、トランジスタのソース／ドレイン領域を形成する工程と
を具えている、トランジスタを有する半導体メモリ装置を形成する半導体メモリ装置形成方法。
【請求項１４】
請求項１３に記載の半導体メモリ装置形成方法において、前記金属層がコバルト又はニッケルを有するようにする半導体メモリ装置形成方法。
【請求項１５】
請求項１３に記載の半導体メモリ装置形成方法において、この方法が更に、
前記溝の底部内にエピタキシャルシリコンを成長させる前に、前記溝により形成された前記溝分離材料の側壁上に内側溝スペーサを形成する工程
を具える半導体メモリ装置形成方法。
【請求項１６】
請求項１５に記載の半導体メモリ装置形成方法において、この方法が更に、
前記分離キャップ材料の除去中に前記内側溝スペーサを除去する工程
を具える半導体メモリ装置形成方法。
【請求項１７】
請求項１３に記載の半導体メモリ装置形成方法において、この方法が更に、
前記金属層上に導電層を堆積し、金属珪化物の粒子の形成を制御する工程と、
存在する場合の非反応金属層を除去する際に導電層を除去する工程と
を具える半導体メモリ装置形成方法。
【請求項１８】
導電性シリコン基板内に分離領域が形成され、その上に酸化物層が形成されて成る基板を準備する工程と、
前記酸化物層上にポリシリコン層を形成する工程と、
このポリシリコン層上に溝分離材料を形成する工程と、
開孔を有するパターン化したホトレジストを前記溝分離材料上に形成する工程と、
前記開孔を介して前記溝分離材料内に溝をエッチング形成し、下側の前記ポリシリコン層の一部を露出させる工程と、
このポリシリコン層の露出部上で前記溝の底部内にエピタキシャルシリコンを成長させる工程と、
前記溝の側壁に沿って且つ前記エピタキシャルシリコン上に金属層を堆積する工程と、
半導体アセンブリに１回目のアニーリングを行うことにより前記金属層を前記エピタキシャルシリコンと反応させて金属珪化物を形成する工程と、
存在する場合の非反応金属層を除去する工程と、
２回目のアニーリングを行って金属珪化物の形成を継続する工程と、
前記溝内で前記金属珪化物上に分離キャップ材料を堆積する工程と、
この分離キャップ材料の横方向成分を除去する工程と、
この分離キャップ材料に対し選択性としたエッチング処理を行って、トランジスタ分離キャップと、金属珪化物と、シリコン層の一部と、トランジスタゲート酸化物とを有するトランジスタゲート積層体を形成する工程と、
前記導電性シリコン基板内に導電性ドーパントを注入して、トランジスタの、わずかにドーピングされた自己整列のソース／ドレイン領域を形成する工程と、
トランジスタゲート側壁分離スペーサを形成する工程と、
前記導電性シリコン基板内に導電性ドーパントを注入して、トランジスタのソース／ドレイン領域を形成する工程と
を具えている、トランジスタを有する半導体アセンブリを形成する半導体アセンブリ形成方法。
【請求項１９】
請求項１８に記載の半導体アセンブリ形成方法において、前記金属層がコバルト又はニッケルを有するようにする半導体アセンブリ形成方法。
【請求項２０】
請求項１８に記載の半導体アセンブリ形成方法において、この方法が更に、
前記溝の底部内にエピタキシャルシリコンを成長させる前に、前記溝により形成された前記溝分離材料の側壁上に内側溝スペーサを形成する工程
を具える半導体アセンブリ形成方法。
【請求項２１】
請求項２０に記載の半導体アセンブリ形成方法において、この方法が更に、
前記分離キャップ材料の除去中に前記内側溝スペーサを除去する工程
を具える半導体アセンブリ形成方法。
【請求項２２】
請求項１８に記載の半導体アセンブリ形成方法において、この方法が更に、
前記金属層上に導電層を堆積し、金属珪化物の粒子の形成を制御する工程と、
存在する場合の非反応金属層を除去する際に導電層を除去する工程と
を具える半導体アセンブリ形成方法。
【請求項２３】
導電性シリコン基板内に分離領域が形成され、その上に酸化物層が形成されて成る基板を準備する工程と、
前記酸化物層上にポリシリコン層を形成する工程と、
このポリシリコン層上に溝分離材料を形成する工程と、
開孔を有するパターン化したホトレジストを前記溝分離材料上に形成する工程と、
前記開孔を介して前記溝分離材料内に溝をエッチング形成し、下側の前記ポリシリコン層の一部を露出させる工程と、
このポリシリコン層の露出部上で前記溝の底部内にエピタキシャルシリコンを成長させる工程と、
前記溝の側壁に沿って且つ前記エピタキシャルシリコン上に金属層を堆積する工程と、
半導体アセンブリに１回目のアニーリングを行うことにより前記金属層を前記エピタキシャルシリコンと反応させて金属珪化物を形成する工程と、
存在する場合の非反応金属層を除去する工程と、
２回目のアニーリングを行って金属珪化物の形成を継続する工程と、
前記溝内で前記金属珪化物上に分離キャップ材料を堆積する工程と、
この分離キャップ材料の横方向成分を除去する工程と、
この分離キャップ材料に対し選択性としたエッチング処理を行って、トランジスタ分離キャップと、金属珪化物と、シリコン層の一部と、トランジスタゲート酸化物とを有するトランジスタゲート積層体を形成する工程と、
前記導電性シリコン基板内に導電性ドーパントを注入して、トランジスタの、わずかにドーピングされた自己整列のソース／ドレイン領域を形成する工程と、
トランジスタゲート側壁分離スペーサを形成する工程と、
前記導電性シリコン基板内に導電性ドーパントを注入して、トランジスタのソース／ドレイン領域を形成する工程と
を具える、トランジスタを有する半導体システムを形成する半導体システム形成方法。
【請求項２４】
請求項２３に記載の半導体システム形成方法において、前記金属層がコバルト又はニッケルを有するようにする半導体システム形成方法。
【請求項２５】
請求項２３に記載の半導体システム形成方法において、この方法が更に、
前記溝の底部内にエピタキシャルシリコンを成長させる前に、前記溝により形成された前記溝分離材料の側壁上に内側溝スペーサを形成する工程
を具える半導体システム形成方法。
【請求項２６】
請求項２５に記載の半導体システム形成方法において、この方法が更に、
前記分離キャップ材料の除去中に前記内側溝スペーサを除去する工程
を具える半導体システム形成方法。
【請求項２７】
請求項２３に記載の半導体システム形成方法において、この方法が更に、
前記金属層上に導電層を堆積し、金属珪化物の粒子の形成を制御する工程と、
存在する場合の非反応金属層を除去する際に導電層を除去する工程と
を具える半導体システム形成方法。
【請求項２８】
導電性シリコン基板内に分離領域が形成され、その上に酸化物層が形成されて成る基板を準備する工程と、
前記酸化物層上にポリシリコン層を形成する工程と、
このポリシリコン層上に溝分離材料を形成する工程と、
開孔を有するパターン化したホトレジストを前記溝分離材料上に形成する工程と、
前記開孔を介して前記溝分離材料内に溝をエッチング形成し、前記溝分離材料内に溝側壁を形成するとともに下側の前記ポリシリコン層の一部を露出させる工程と、
このポリシリコン層の露出部上で前記溝の底部内に厚さを約４００〜５００オングストロームとしたエピタキシャルシリコンを成長させる工程と、
前記溝の側壁に沿って且つ前記エピタキシャルシリコン上にコバルト層を堆積する工程と、
このコバルト層上にチタン層を堆積する工程と、
半導体アセンブリに１回目のアニーリングを約５００〜６００℃の温度範囲で約３０〜６０秒間行うことにより前記コバルト層を前記エピタキシャルシリコンと反応させてコバルト珪化物を形成する工程と、
存在する場合の非反応のチタン層及びコバルト層を除去する工程と、
約８００〜９００℃の温度範囲で約３０〜６０秒間の急速加熱処理工程を半導体アセンブリに行うことによる２回目のアニーリングを行ってコバルト珪化物の形成を促進させ、コバルト珪化物が約１００〜３５０オングストロームの厚さとなるが、下側のポリシリコン層の部分に侵入しないようにする工程と、
前記溝内で前記コバルト珪化物上に分離キャップ材料を堆積する工程と、
この分離キャップ材料の横方向成分を選択的に除去するエッチング処理工程と、
この分離キャップ材料に対し選択性としたエッチング処理を行って、トランジスタ分離キャップと、コバルト珪化物と、ポリシリコン層の一部と、トランジスタゲート酸化物とを有するトランジスタゲート積層体を形成する工程と、
導電性ドーパントを注入して、トランジスタの、わずかにドーピングされた自己整列のソース／ドレイン領域を形成する工程と、
トランジスタゲート側壁分離スペーサを形成する工程と、
導電性ドーパントを注入して、トランジスタのソース／ドレイン領域を形成する工程と
を具える、電界効果トランジスタ用のトランジスタゲートを形成するトランジスタゲート形成方法。
【請求項２９】
請求項２８に記載のトランジスタゲート形成方法において、この方法が更に、
前記溝の底部内にエピタキシャルシリコンを成長させる前に、前記溝により形成された前記溝分離材料の側壁上に内側溝スペーサを形成する工程
を具えるトランジスタゲート形成方法。
【請求項３０】
請求項２９に記載のトランジスタゲート形成方法において、この方法が更に、
前記分離キャップ材料の除去中に前記内側溝スペーサを除去する工程
を具えるトランジスタゲート形成方法。
【請求項１】
シリコン層と、トランジスタゲート酸化物層と、シリコン基板材料とを被覆する分離材料内に溝を形成する工程と、
この溝内にシリコン及び金属を形成する工程と、
前記金属を前記シリコンと反応させて前記溝の境界内に金属珪化物を形成するが、前記溝の境界の外側における前記シリコン層に金属珪化物を形成しないようにする工程と、
前記金属珪化物上にトランジスタ分離キャップを形成する工程と、
前記分離材料と、前記シリコン層及びトランジスタゲート酸化物層のうち前記分離材料の下側にある領域とを除去し、トランジスタ分離キャップと、金属珪化物と、前記シリコン層の一部と、トランジスタゲート酸化物とを有するトランジスタゲート積層体を形成する工程と、
前記シリコン基板材料内で前記トランジスタゲート積層体の両側にトランジスタのソース／ドレイン領域を形成する工程と
を具える、半導体アセンブリ上にトランジスタを形成するトランジスタ形成方法。
【請求項２】
請求項１に記載のトランジスタ形成方法において、金属珪化物を形成する前記工程が、
前記シリコン層と接触する前記溝の底部にエピタキシャルシリコン材料を形成する工程と、
前記溝内に且つ前記エピタキシャルシリコン材料上に金属層を形成する工程と、
この金属層上に直接、チタンを主成分とする層を形成する工程と、
半導体アセンブリをアニーリングすることにより前記金属層と前記エピタキシャルシリコン材料とを反応させて金属珪化物を形成する工程と
を有するトランジスタ形成方法。
【請求項３】
請求項１に記載のトランジスタ形成方法において、この方法が更に、
前記溝の内部に金属珪化物を形成する前に、前記溝により形成された前記分離材料の側壁上に内側溝スペーサを形成する工程
を具えるトランジスタ形成方法。
【請求項４】
請求項１に記載のトランジスタ形成方法において、前記金属層がコバルト又はニッケルを有するようにするトランジスタ形成方法。
【請求項５】
請求項２に記載のトランジスタ形成方法において、チタンを主成分とする前記層がチタン又は窒化チタンを有するようにするトランジスタ形成方法。
【請求項６】
請求項１に記載のトランジスタ形成方法において、前記金属珪化物が、ｘを１〜２の範囲内としたCoSix を有するようにするトランジスタ形成方法。
【請求項７】
請求項１に記載のトランジスタ形成方法において、前記金属珪化物がコバルト珪化物又はニッケル珪化物を有するようにするトランジスタ形成方法。
【請求項８】
導電性シリコン基板内に分離領域が形成され、その上に酸化物層が形成されて成る基板を準備する工程と、
前記酸化物層上にポリシリコン層を形成する工程と、
このポリシリコン層上に溝分離材料を形成する工程と、
開孔を有するパターン化したホトレジストを前記溝分離材料上に形成する工程と、
前記開孔を介して前記溝分離材料内に溝をエッチング形成し、下側の前記ポリシリコン層の一部を露出させる工程と、
このポリシリコン層の露出部上で前記溝の底部内にエピタキシャルシリコンを成長させる工程と、
前記溝の側壁に沿って且つ前記エピタキシャルシリコン上に金属層を堆積する工程と、
半導体アセンブリに１回目のアニーリングを行うことにより前記金属層を前記エピタキシャルシリコンと反応させて金属珪化物を形成する工程と、
存在する場合の非反応金属層を除去する工程と、
２回目のアニーリングを行って金属珪化物の形成を継続する工程と、
前記溝内で前記金属珪化物上に分離キャップ材料を堆積する工程と、
この分離キャップ材料の横方向成分を除去する工程と、
この分離キャップ材料に対し選択性としたエッチング処理を行って、トランジスタ分離キャップと、金属珪化物と、シリコン層の一部と、トランジスタゲート酸化物とを有するトランジスタゲート積層体を形成する工程と、
前記導電性シリコン基板内に導電性ドーパントを注入して、トランジスタの、わずかにドーピングされた自己整列のソース／ドレイン領域を形成する工程と、
トランジスタゲート側壁分離スペーサを形成する工程と、
前記導電性シリコン基板内に導電性ドーパントを注入して、トランジスタのソース／ドレイン領域を形成する工程と
を具える、半導体アセンブリ上にトランジスタを形成するトランジスタ形成方法。
【請求項９】
請求項８に記載のトランジスタ形成方法において、前記金属層がコバルト又はニッケルを有するようにするトランジスタ形成方法。
【請求項１０】
請求項８に記載のトランジスタ形成方法において、この方法が更に、
前記溝の底部内にエピタキシャルシリコンを成長させる前に、前記溝により形成された前記溝分離材料の側壁上に内側溝スペーサを形成する工程
を具えるトランジスタ形成方法。
【請求項１１】
請求項１０に記載のトランジスタ形成方法において、この方法が更に、
前記分離キャップ材料の除去中に前記内側溝スペーサを除去する工程
を具えるトランジスタ形成方法。
【請求項１２】
請求項８に記載のトランジスタ形成方法において、この方法が更に、
前記金属層上に導電層を堆積し、金属珪化物の粒子の形成を制御する工程と、
存在する場合の非反応金属層を除去する際に導電層を除去する工程と
を具えるトランジスタ形成方法。
【請求項１３】
導電性シリコン基板内に分離領域が形成され、その上に酸化物層が形成されて成る基板を準備する工程と、
前記酸化物層上にポリシリコン層を形成する工程と、
このポリシリコン層上に溝分離材料を形成する工程と、
開孔を有するパターン化したホトレジストを前記溝分離材料上に形成する工程と、
前記開孔を介して前記溝分離材料内に溝をエッチング形成し、下側の前記ポリシリコン層の一部を露出させる工程と、
このポリシリコン層の露出部上で前記溝の底部内にエピタキシャルシリコンを成長させる工程と、
前記溝の側壁に沿って且つ前記エピタキシャルシリコン上に金属層を堆積する工程と、
半導体アセンブリに１回目のアニーリングを行うことにより前記金属層を前記エピタキシャルシリコンと反応させて金属珪化物を形成する工程と、
存在する場合の非反応金属層を除去する工程と、
２回目のアニーリングを行って金属珪化物の形成を継続する工程と、
前記溝内で前記金属珪化物上に分離キャップ材料を堆積する工程と、
この分離キャップ材料の横方向成分を除去する工程と、
この分離キャップ材料に対し選択性としたエッチング処理を行って、トランジスタ分離キャップと、金属珪化物と、シリコン層の一部と、トランジスタゲート酸化物とを有するトランジスタゲート積層体を形成する工程と、
前記導電性シリコン基板内に導電性ドーパントを注入して、トランジスタの、わずかにドーピングされた自己整列のソース／ドレイン領域を形成する工程と、
トランジスタゲート側壁分離スペーサを形成する工程と、
前記導電性シリコン基板内に導電性ドーパントを注入して、トランジスタのソース／ドレイン領域を形成する工程と
を具えている、トランジスタを有する半導体メモリ装置を形成する半導体メモリ装置形成方法。
【請求項１４】
請求項１３に記載の半導体メモリ装置形成方法において、前記金属層がコバルト又はニッケルを有するようにする半導体メモリ装置形成方法。
【請求項１５】
請求項１３に記載の半導体メモリ装置形成方法において、この方法が更に、
前記溝の底部内にエピタキシャルシリコンを成長させる前に、前記溝により形成された前記溝分離材料の側壁上に内側溝スペーサを形成する工程
を具える半導体メモリ装置形成方法。
【請求項１６】
請求項１５に記載の半導体メモリ装置形成方法において、この方法が更に、
前記分離キャップ材料の除去中に前記内側溝スペーサを除去する工程
を具える半導体メモリ装置形成方法。
【請求項１７】
請求項１３に記載の半導体メモリ装置形成方法において、この方法が更に、
前記金属層上に導電層を堆積し、金属珪化物の粒子の形成を制御する工程と、
存在する場合の非反応金属層を除去する際に導電層を除去する工程と
を具える半導体メモリ装置形成方法。
【請求項１８】
導電性シリコン基板内に分離領域が形成され、その上に酸化物層が形成されて成る基板を準備する工程と、
前記酸化物層上にポリシリコン層を形成する工程と、
このポリシリコン層上に溝分離材料を形成する工程と、
開孔を有するパターン化したホトレジストを前記溝分離材料上に形成する工程と、
前記開孔を介して前記溝分離材料内に溝をエッチング形成し、下側の前記ポリシリコン層の一部を露出させる工程と、
このポリシリコン層の露出部上で前記溝の底部内にエピタキシャルシリコンを成長させる工程と、
前記溝の側壁に沿って且つ前記エピタキシャルシリコン上に金属層を堆積する工程と、
半導体アセンブリに１回目のアニーリングを行うことにより前記金属層を前記エピタキシャルシリコンと反応させて金属珪化物を形成する工程と、
存在する場合の非反応金属層を除去する工程と、
２回目のアニーリングを行って金属珪化物の形成を継続する工程と、
前記溝内で前記金属珪化物上に分離キャップ材料を堆積する工程と、
この分離キャップ材料の横方向成分を除去する工程と、
この分離キャップ材料に対し選択性としたエッチング処理を行って、トランジスタ分離キャップと、金属珪化物と、シリコン層の一部と、トランジスタゲート酸化物とを有するトランジスタゲート積層体を形成する工程と、
前記導電性シリコン基板内に導電性ドーパントを注入して、トランジスタの、わずかにドーピングされた自己整列のソース／ドレイン領域を形成する工程と、
トランジスタゲート側壁分離スペーサを形成する工程と、
前記導電性シリコン基板内に導電性ドーパントを注入して、トランジスタのソース／ドレイン領域を形成する工程と
を具えている、トランジスタを有する半導体アセンブリを形成する半導体アセンブリ形成方法。
【請求項１９】
請求項１８に記載の半導体アセンブリ形成方法において、前記金属層がコバルト又はニッケルを有するようにする半導体アセンブリ形成方法。
【請求項２０】
請求項１８に記載の半導体アセンブリ形成方法において、この方法が更に、
前記溝の底部内にエピタキシャルシリコンを成長させる前に、前記溝により形成された前記溝分離材料の側壁上に内側溝スペーサを形成する工程
を具える半導体アセンブリ形成方法。
【請求項２１】
請求項２０に記載の半導体アセンブリ形成方法において、この方法が更に、
前記分離キャップ材料の除去中に前記内側溝スペーサを除去する工程
を具える半導体アセンブリ形成方法。
【請求項２２】
請求項１８に記載の半導体アセンブリ形成方法において、この方法が更に、
前記金属層上に導電層を堆積し、金属珪化物の粒子の形成を制御する工程と、
存在する場合の非反応金属層を除去する際に導電層を除去する工程と
を具える半導体アセンブリ形成方法。
【請求項２３】
導電性シリコン基板内に分離領域が形成され、その上に酸化物層が形成されて成る基板を準備する工程と、
前記酸化物層上にポリシリコン層を形成する工程と、
このポリシリコン層上に溝分離材料を形成する工程と、
開孔を有するパターン化したホトレジストを前記溝分離材料上に形成する工程と、
前記開孔を介して前記溝分離材料内に溝をエッチング形成し、下側の前記ポリシリコン層の一部を露出させる工程と、
このポリシリコン層の露出部上で前記溝の底部内にエピタキシャルシリコンを成長させる工程と、
前記溝の側壁に沿って且つ前記エピタキシャルシリコン上に金属層を堆積する工程と、
半導体アセンブリに１回目のアニーリングを行うことにより前記金属層を前記エピタキシャルシリコンと反応させて金属珪化物を形成する工程と、
存在する場合の非反応金属層を除去する工程と、
２回目のアニーリングを行って金属珪化物の形成を継続する工程と、
前記溝内で前記金属珪化物上に分離キャップ材料を堆積する工程と、
この分離キャップ材料の横方向成分を除去する工程と、
この分離キャップ材料に対し選択性としたエッチング処理を行って、トランジスタ分離キャップと、金属珪化物と、シリコン層の一部と、トランジスタゲート酸化物とを有するトランジスタゲート積層体を形成する工程と、
前記導電性シリコン基板内に導電性ドーパントを注入して、トランジスタの、わずかにドーピングされた自己整列のソース／ドレイン領域を形成する工程と、
トランジスタゲート側壁分離スペーサを形成する工程と、
前記導電性シリコン基板内に導電性ドーパントを注入して、トランジスタのソース／ドレイン領域を形成する工程と
を具える、トランジスタを有する半導体システムを形成する半導体システム形成方法。
【請求項２４】
請求項２３に記載の半導体システム形成方法において、前記金属層がコバルト又はニッケルを有するようにする半導体システム形成方法。
【請求項２５】
請求項２３に記載の半導体システム形成方法において、この方法が更に、
前記溝の底部内にエピタキシャルシリコンを成長させる前に、前記溝により形成された前記溝分離材料の側壁上に内側溝スペーサを形成する工程
を具える半導体システム形成方法。
【請求項２６】
請求項２５に記載の半導体システム形成方法において、この方法が更に、
前記分離キャップ材料の除去中に前記内側溝スペーサを除去する工程
を具える半導体システム形成方法。
【請求項２７】
請求項２３に記載の半導体システム形成方法において、この方法が更に、
前記金属層上に導電層を堆積し、金属珪化物の粒子の形成を制御する工程と、
存在する場合の非反応金属層を除去する際に導電層を除去する工程と
を具える半導体システム形成方法。
【請求項２８】
導電性シリコン基板内に分離領域が形成され、その上に酸化物層が形成されて成る基板を準備する工程と、
前記酸化物層上にポリシリコン層を形成する工程と、
このポリシリコン層上に溝分離材料を形成する工程と、
開孔を有するパターン化したホトレジストを前記溝分離材料上に形成する工程と、
前記開孔を介して前記溝分離材料内に溝をエッチング形成し、前記溝分離材料内に溝側壁を形成するとともに下側の前記ポリシリコン層の一部を露出させる工程と、
このポリシリコン層の露出部上で前記溝の底部内に厚さを約４００〜５００オングストロームとしたエピタキシャルシリコンを成長させる工程と、
前記溝の側壁に沿って且つ前記エピタキシャルシリコン上にコバルト層を堆積する工程と、
このコバルト層上にチタン層を堆積する工程と、
半導体アセンブリに１回目のアニーリングを約５００〜６００℃の温度範囲で約３０〜６０秒間行うことにより前記コバルト層を前記エピタキシャルシリコンと反応させてコバルト珪化物を形成する工程と、
存在する場合の非反応のチタン層及びコバルト層を除去する工程と、
約８００〜９００℃の温度範囲で約３０〜６０秒間の急速加熱処理工程を半導体アセンブリに行うことによる２回目のアニーリングを行ってコバルト珪化物の形成を促進させ、コバルト珪化物が約１００〜３５０オングストロームの厚さとなるが、下側のポリシリコン層の部分に侵入しないようにする工程と、
前記溝内で前記コバルト珪化物上に分離キャップ材料を堆積する工程と、
この分離キャップ材料の横方向成分を選択的に除去するエッチング処理工程と、
この分離キャップ材料に対し選択性としたエッチング処理を行って、トランジスタ分離キャップと、コバルト珪化物と、ポリシリコン層の一部と、トランジスタゲート酸化物とを有するトランジスタゲート積層体を形成する工程と、
導電性ドーパントを注入して、トランジスタの、わずかにドーピングされた自己整列のソース／ドレイン領域を形成する工程と、
トランジスタゲート側壁分離スペーサを形成する工程と、
導電性ドーパントを注入して、トランジスタのソース／ドレイン領域を形成する工程と
を具える、電界効果トランジスタ用のトランジスタゲートを形成するトランジスタゲート形成方法。
【請求項２９】
請求項２８に記載のトランジスタゲート形成方法において、この方法が更に、
前記溝の底部内にエピタキシャルシリコンを成長させる前に、前記溝により形成された前記溝分離材料の側壁上に内側溝スペーサを形成する工程
を具えるトランジスタゲート形成方法。
【請求項３０】
請求項２９に記載のトランジスタゲート形成方法において、この方法が更に、
前記分離キャップ材料の除去中に前記内側溝スペーサを除去する工程
を具えるトランジスタゲート形成方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【公表番号】特表２００７−５０３１１６（Ｐ２００７−５０３１１６Ａ）
【公表日】平成１９年２月１５日（２００７．２．１５）
【国際特許分類】
【出願番号】特願２００６−５２３８７５（Ｐ２００６−５２３８７５）
【出願日】平成１６年８月４日（２００４．８．４）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０２５０８５
【国際公開番号】ＷＯ２００５／０２０２８２
【国際公開日】平成１７年３月３日（２００５．３．３）
【出願人】（５９６０７９１２７）マイクロン・テクノロジー・インコーポレーテッド (55)
【氏名又は名称原語表記】ＭＩＣＲＯＮ ＴＥＣＨＮＯＬＯＧＹ，ＩＮＣ．
【Ｆターム（参考）】
【公表日】平成１９年２月１５日（２００７．２．１５）
【国際特許分類】
【出願日】平成１６年８月４日（２００４．８．４）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０２５０８５
【国際公開番号】ＷＯ２００５／０２０２８２
【国際公開日】平成１７年３月３日（２００５．３．３）
【出願人】（５９６０７９１２７）マイクロン・テクノロジー・インコーポレーテッド (55)
【氏名又は名称原語表記】ＭＩＣＲＯＮ ＴＥＣＨＮＯＬＯＧＹ，ＩＮＣ．
【Ｆターム（参考）】
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