説明

集積回路におけるコンタクトサイズをサイジングすることによって多層コンタクトを製造するための方法

集積回路を形成するための方法(600)は、第1半導体基板(202)上の半導体デバイス(317)表面上の誘電材(322)における第1深さに第1開口部(228)、(338)、(402)をエッチングし、第1半導体基板(202)表面上の誘電材(322)において第2深さに第2開口部(230)、(340)、(404)をエッチングする。第1開口部(228)、(338)、(402)、及び第2開口部(230)、(340)、(404)は、エッチングラグに起因してほぼ同時に第1及び第2深さにエッチングするためにそれぞれ異なってサイズされる。第1開口部(228)、(338)、(402)、及び第2開口部(230)、(340)、(404)は、導電材で充填される。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、概して、集積回路に関し、より具体的には、誘電層の下の活性領域に至るまで形成されるコンタクトを製造するための方法に関する。
【背景技術】
【0002】
コンピュータ、ラジオ、テレビ、携帯電話等のような大部分の電子デバイスにおいて、集積回路が用いられている。これらの集積回路の中核となるのは、トランジスタ、ダイオード、キャパシタ等の半導体デバイスである。この半導体デバイスは、概して、半導体基板上に形成され、絶縁材料、又は誘電材料によって、覆われている。
【0003】
例えば、トランジスタは、半導体基板に、離間されたソース/ドレイン領域を埋め込むことによって、又、ソース/ドレイン領域間のスペース上の半導体基板表面にコントロールゲートを形成することによって形成される。その後、誘電層がトランジスタ表面上にデポジットされる。電気的接続がソース/ドレイン領域とコントロールゲート領域に行われなければならないので、コントロールゲート表面と半導体基板表面に誘電層を介して、金属コンタクトが形成される。コントロールゲートの表面と半導体基板の表面は、誘電層において異なる層にあることから、このコンタクトは、多層コンタクトと称され、より具体的には、2レベルコンタクトと称される。
【0004】
エレクトロニクス業界では、単一回路上に益々多くの数の半導体デバイスを形成することが求められているので、製造者側も、デバイス形状又はフィーチャのサイズを減少することによってデバイスを縮小するために、より優れた方法を求めている。
【0005】
デバイス形状を縮小するための一つの新しいテクノロジーは、“シリコン・オン・インシュレータ”又は、SOIテクノロジーと呼ばれる。SOIテクノロジーは、半導体基板における絶縁層上の半導体材料層に半導体デバイスを形成することに係わる。SOI構造の一般的な実施形態は、基板シリコンにおける二酸化シリコン絶縁層上を覆うシリコンのシングル活性層である。
【0006】
SOIテクノロジーにおいて、コントロールゲート表面とシリコン活性層表面の下の層にある基板シリコンに追加のコンタクトが求められている。従って、SOIテクノロジーは、3層コンタクトであるマルチレベルコンタクトを要する。
【0007】
SOIテクノロジーでは、多層コンタクトを形成することにおいて、同じ直径を有するためにパターン化されるコンタクトホールによるエッチングプロセスが用いられる。誘電層を貫通したエッチングは、活性シリコンよりも先に、かつ、比較的深い基板シリコンよりも相当前に、最も浅い層又はゲートの表面に到達する。エッチングプロセスの継続時間は、最も深い基板シリコンに達するために十分なものとしなければならないので、最も浅い層において重大なオーバーエッチングが生じる。オーバーエッチングを減少するために下地層又はエッチング停止層が、複数のゲート、ソース/ドレイン領域、及び基板シリコンに与えられる。この下地層は、エッチング停止誘電層か又はゲート材料(シリコン/金属)かの何れかであり、又、基板シリコン(活性基板及び/又はSOI基板)である。
【発明の開示】
【発明が解決しようとする課題】
【0008】
しかし、エッチングに対する下地層の耐性又は選択性は、限定されている。結果として、オーバーエッチングの持続時間が長くなり、下地層の相当な部分が除去される。下地層の求められる膜厚は、選択性に関連する最大オーバーエッチング率と下地層のエッチング率によって決められる。多層コンタクトは、単一層コンタクトより相当なオーバーエッチングを必要とする。
【0009】
残念なことに、幾何形状の見地から、いずれの下地層においても膜厚が制限される。これは、相当に高いゲート密度を備えたCMOSテクノロジーに関して特にあてはまる。2つのゲート間に活性シリコンへのコンタクトが頻繁に形成されるので、下地層の膜厚は、コンタクトが形成されるゲートの周りのゲートサイドウォールスペーサ間のスペースの半分より薄くなければならない。もし下地層の膜厚がスペースの半分より大きければ、2つのゲートの下地層は“結合(マージ)”し、下地層の膜厚が厚く形成されて、適切なエッチングが阻止される。
【0010】
また、残念なことに、所定の下地層膜厚に対するエッチング要求が、幾何形状の見地から許容される最大下地層の膜厚より高い場合、多層コンタクトをシングルエッチングプロセスで形成することはできない。これにより、異なる層のコンタクトに関して複数のエッチング及び別々のパターニングを要求される。例えば、2つの別々のパターニングステップが求められる場合、浅いコンタクトに関してマスキングし、エッチングを行い、比較的深いコンタクトに関してマスキングし、エッチングを行うことが必要となる。これは、プロセスの複雑性とコストを増加することになる。
【0011】
安全なプロセスマージンでエッチングを実行可能にするために最大膜厚の下地層を用いることが望ましいものの、問題も生じる。この下地層には通常、プリメタル誘電層より比較的高い誘電率を有する、窒化シリコンと酸窒化シリコンのような材料が用いられる。この結果として、ゲートからコンタクト、ゲートからフリンジング、及びゲートから第1メタルのようなエリアにおける寄生キャパシタンスの増加を生じる。
【0012】
ある種のSOIテクノロジーにおいて、下地層は用いられない。これらの状況では、多層コンタクトのエッチング中、活性シリコンに重大なオーバーエッチングが生じ、特に、基板シリコンにまで生じる。シリコンに対する選択性は限られているので、これが結果として活性シリコンへのエッチングを生じさせる。ソース/ドレイン領域がショートすることを回避するために、エッチングの精密なコントロールが求められる。これは、比較的大きなプロセスコントロールとコストの増加を要する。
【0013】
SOIテクノロジーは、改善されたデバイス絶縁、減少された領域、及び寄生キャパシタンス、低電力、向上されたパフォーマンスの保証を提示するが、上述した問題がこの保証の実現を阻止する。これらの問題を解決するための解決方法が長い間求められていたが、当業者にとってずっと実現されなかった。
【課題を解決するための手段】
【0014】
本発明は、第1半導体基板上の半導体デバイス表面上の誘電材における第1開口部を第1深さにエッチングし、第1半導体基板上に誘電材における第2開口部を第2深さにエッチングすることを含む、集積回路を形成するための方法を提供する。第1及び第2開口部は、エッチングラグに起因してほぼ同時に、対応する第1及び第2深さにエッチングするように異なってサイズされる。第1及び第2開口部は、導電材で充填される。この方法は、結果として、改善されたデバイス絶縁、減少された領域、及び寄生キャパシタンス、低電力需要、向上されたパフォーマンス、同様に比較的少ないプロセスコントロール要求と製造コストの削減を提供する。
【0015】
本発明のある種の実施形態では、上述したものに加えた又は替えた、他の利点を有する。
これらの利点は、添付した図面を参照して以下の詳細の説明を読むことによって、当業者にとって明らかになろう。
【発明を実施するための最良の形態】
【0016】
発明者は、多層コンタクトの課題を研究中、意に反する現象が有益に利用可能であることを発見した。“アスペクト比依存のエッチング”(ARDE:Aspect-Ratio Dependent Etching)と呼ばれる現象により、誘電層を異なるレートでエッチングするためにフォトレジストに異なるサイズフィーチャが得られる。ある種のプロセス条件では、開口部がより小さいフィーチャは、開口部がより大きいフィーチャよりもエッチング速度が遅くなり、又、他のプロセス条件下では、開口部の大きい方が、開口部の小さい方のフィーチャよりもエッチング速度が遅くなる。
【0017】
例えば、プラズマドライエッチングを実行するためにプラズマリアクターにおけるリアクティブ・イオン・エッチング(RIE:Reactive Ion Etch)を用いるとき、特に(フォトレジストにおける開口部)フィーチャサイズが、
【数1】

より下であれば、“RIEラグ”又はエッチングラグとして知られる現象が発生する。RIEラグによって、誘電材において開口部が比較的小さいフィーチャのエッチング速度は、大きな開口部を有するフィーチャより遅くなる。各エッチングステップでは、概して、フィーチャサイズに係わらず単一の深さにエッチングすることが意図されているので、これは意図に反することになる。現在では、当業者は、エッチングプロセスがRIEラグを最小限に抑えることによって、最適化されなければならないことを教示している。最小限に抑えられたRIEラグのプラズマドライエッチングプロセスを最適化するとき、通常、例えば、エッチング停止層に対する選択性を低減することが行われなければならないような、ある種のトレードオフが存在する。
【0018】
本文に用いられている“水平(horizontal)”とは、その方向性に係わらず、従来の面、ウェーハ又は基板の表面に平行な面として定義される。“垂直(vertical)”とは、上記で定義されたような水平面に垂直である方向性を称する。“上(on)”、“上方(above)”、“下方(below)”、(“サイドウォール:sidewall”における)“サイド(side)”、“より高い(higher)”、“より低い(lower)”、“全体に(over)”、“下に(under)”、“浅い(shallow)”及び“深い(deep)”のような用語は、水平面に関して定義される。
【0019】
本文に用いられている用語“処理あるいはプロセッシング(processing)”は、材料又はフォトレジストのデポジション、パターニング、露光、現像、エッチング、クリーニング、及び/又は記載された構造を形成するために求められる材料又はフォトレジストの除去を含む。
【0020】
図1に、アスペクト比依存のエッチング(ARDE:Aspect-Ratio Dependent Ecthing)のキャリブレーション構造100が示される。キャリブレーション誘電材102は、その上にデポジットされるフォトレジスト104を有する。
【0021】
フォレジスト104は、最小のフォトリソグラフィ直径からこの直径の数倍のサイズの範囲までの複数のフィーチャを形成するよう処理される。例えば、最小直径は、100nmであり得るし、この範囲は、最大コンタクト半径1000nmまで拡張し得るだろう。例として、第1開口部106、第2開口部108、及び第3開口部110は、それぞれ対応する第1ディメンション112、第2ディメンション114、及び第3ディメンション116のような複数ディメンションを有することが示される。このフィーチャのディメンションは、第1ディメンション112が第2ディメンション114より比較的小さくなり、第2ディメンション114は第3ディメンション116より比較的小さくなるようそのサイズが決定される。即ち、第3ディメンション116は、第2ディメンション114に比較して大きく、これは第1ディメンション112より大きい。
【0022】
フォトレジストにおけるフィーチャのディメンションは、キャリブレーション誘電材102にエッチングされるフィーチャの開始ディメンションを構成する。
【0023】
エッチングラグの現象が生じる状況では、第1開口部106、第2開口部108、及び第3開口部110は、キャリブレーション誘電材102においてそれぞれ対応する第1フィーチャ118、第2フィーチャ120、及び第3フィーチャ122が形成され。一回のエッチング又は一回の期間中、第1フィーチャ118、第2フィーチャ120、及び第3フィーチャ122は、それぞれ対応する第1深さ124、第2深さ126、及び第3深さ128を有する。ARDEは概して、非線形な効果を有する。第1ディメンション112から第3ディメンション116にいくに従ってフィーチャが増大するので、深さは第1深さ124から第3深さ128まで増大する。即ち、フィーチャが大きいほど、より高速でエッチングがなされ、同時に深さもより深くまで達する。
【0024】
コンタクト開口部は、様々なコンフィギュレーションをとることが可能であるが、このフィーチャが円筒形状のコンタクト開口部であれば、フォトレジスト104における第1ディメンション112、第2ディメンション114、及び第3ディメンション116は、キャリブレーション誘電材102におけるコンタクト開口部の先端の直径になり得る。
【0025】
大部分のエッチングプロセスでは、このフィーチャは、コンタクトホールのベースがその先端より直径が比較的小さくなるように、キャリブレーション誘電材102における深さ方向にテーパ状となる形状とされている。
【0026】
図2に、本発明に従った2層エッチングコンタクト構造200を示す。
【0027】
第1半導体基板202又は基板シリコンには、ソース/ドレイン領域204、206が埋め込まれ、これらソース/ドレイン領域204、206間のスペース上には、ゲート誘電層208が備えられる。ゲート210は、ゲート誘電層208上にあり、ゲートスペーサ212によって囲まれて半導体デバイス213の上部分を形成する。下地層214は、ゲートスペーサ212とゲート210を覆うために第1半導体基板202表面上に配置される。
【0028】
下地層214表面上にはプリメタル絶縁膜216がデポジットされ、フォトレジスト218は、プリメタル絶縁膜216表面上にデポジットされる。
【0029】
フォトレジスト218には、第1直径224及び第2直径226を有する第1開口部220及び第2開口部222を形成する処理が済まされている。一定時間、シングルエッチングプロセスを実行することで、ゲートコンタクト228と領域コンタクト230が、オーバーエッチングが全くないか、又は最小限のオーバーエッチングの何れかで下地層214にほぼ同時に達するように形成される。
【0030】
実施時において、最初に最小コンタクトの直径が構築される。例えば、ゲートコンタクト228の第1直径224である。実施時において、この直径の値は、多くの場合、使用されるフォトリソグラフィプロセスにおいて信頼し得る解像度における最小の開口部とされる。最小コンタクト直径は、最も浅いレベルのコンタクトのために用いられる。
【0031】
第2に、エッチングプロセスのエッチングラグは、図1に示されるキャリブレーション構造100を用いて決められ、最小直径からこの直径の倍数までのサイズの範囲全体にフィーチャ開口部を形成する。例えば、最小直径は、100nmであり得るし、この範囲は、1000nmの最大コンタクト直径まで拡張し得る。
【0032】
第3に、時間指定されたエッチングが実行され、前述の結果エッチングされた開口部の深さが以下の方程式に従って、エッチングラグを計算するために測定される。
L=1−(Dmin/D) (方程式1)
ただし、 L=エッチングラグ;
Dmin=最小直径を有するコンタクトの深さ
D=異なる直径を有するコンタクトの深さ
上述のエッチングラグは、必ずしも直径と深さに線形であるとは限らない。
【0033】
第4に、最適なエッチングラグが、方程式に従って集積回路の最終製品に求められる異なるコンタクトの深さに関して計算される。即ち、
Loptimal=1−(CDshallow/CDDeep) (方程式2)
ただし、 Loptimal=最適なエッチングラグ
CDshallow=最も浅いコンタクトの深さ
CDDeep=最も深いコンタクトの深さ
【0034】
第5に、最小のフィーチャサイズを利用することによって、フィーチャエッチングラグが最適なエッチングラグに最も近似する、求められるエッチングの深さに基づきいてフィーチャ開口部のサイズを選択するために、キャリブレーション構造100が用いられる。この最適なエッチングラグに最も近似するエッチングラグを与える直径にするために、ある直径が選択される。コンタクト直径をそのように選択することによって、エッチングプロセスが浅いコンタクトと深いコンタクトの双方にほぼ同時に達する。
【0035】
図3には、本発明に従った、3層エッチングコンタクト構造300が示される。
【0036】
第2半導体基板302又は基板シリコンは、その上にデポジットされる絶縁層304を有し、第1半導体基板306又は活性シリコンを含む。この第1半導体基板306は、その中にソース/ドレイン領域308、310を埋め込んでいる。
【0037】
ソース/ドレイン領域308、310上及び表面全体にゲート誘電層312がある。ゲート314がゲート誘電層312上の表面に形成され、半導体デバイス317の上位部を形成するために周りにゲートスペーサ316を有する。トレンチ318が絶縁膜304及び下地層320にエッチングされ、この下地層320は、絶縁体層304、第1半導体基板306、ゲートスペーサ316、及びゲート314を覆うようデポジットされている。
【0038】
下地層320表面上にはプリメタル絶縁膜322がデポジットされる。
【0039】
フォトレジスト324が、プリメタル絶縁層322表面上にデポジットされ、第1開口部326、第2開口部328、及び第3コンタクト開口部330を形成するためにプロセスされる。第1開口部326、第2開口部328、及び第3コンタクト開口部330は、対応する第1直径332、第2直径334、及び第3直径336を有する。第1直径332は、第2直径334より比較的小さく、第2直径334は、第3直径336より比較的小さい。
【0040】
3層エッチングコンタクト構造300は、相当深いコンタクト及び中位深いコンタクトに関して別々に計算される、最適なエッチングラグとコンタクト直径を有する。このコンタクトのサイズを決定する、つまりサイジングすることで、第1コンタクト開口部338、第2コンタクト開口部340、及び第3コンタクト開口部342のそれぞれにおいて、いずれの3つのコンタクト深さそれぞれについても、エッチングプロセスがほぼ同時に下地層320に達することを結果として可能にする。それ故、求められるオーバーエッチング量が最小化され、従って、下地層の膜厚を最小限に保持する。
【0041】
図4には、本発明に従った3レベルエッチングコンタクト構造400の他の実施形態が示される。図3に示される同様の構成要素は、同様の符号を表す。
【0042】
3レベルエッチングコンタクト構造400は、第1コンタクト開口部402、第2コンタクト開口部404、及び第3コンタクト開口部406を有し、対応する第1直径408、第2直径410、及び第3直径412を有する。第1直径408と第2直径410は同様の直径を有する。第2直径410は、第3直径412より小さい。第1直径408及び第2直径410は、回路構築とマスクジェネレーションを単純化するために同様の直径で形成される。同時に、これは集積回路のダイサイズの増大を回避し得る。
【0043】
第1レベルと第2レベルとの間の距離は、第1レベルと第3レベル距離と比較して小さくされている状態で、エッチングプロセスは、第2コンタクト開口部404が下地層320に達するまで続けられる。この点において、第1コンタクト開口部402と第3コンタクト開口部406は、第1オーバーエッチング部414と第3オーバーエッチング部416によって示されるようにわずかに下地層320にオーバーエッチング状態となることが予想される。第1直径408と第2直径410を同じ直径になる、という利点が得られることから、このようにわずかにオーバーエッチングされることは、許容範囲内であると考慮される。
【0044】
図5を参照すると、本発明に従って完了された3レベルのエッチングされたコンタクト構造500が示される。図3に示される同様の構成要素は、同様の符号を有する。
【0045】
コンタクト開口部338、340、及び342の残りの下地層320を除去するために選択的なエッチングが行われた後、これらの開口部は、第1コンタクト502、第2コンタクト504、及び第3コンタクト506を形成するために導電材で充填される。第1コンタクト502、第2コンタクト504、及び第3コンタクト506は、それぞれ対応するゲート314、第1半導体基板306、及び第2半導体基板302と接触している。第1コンタクト502、第2コンタクト504、及び第3コンタクト506は、対応する第1コンタクト直径508、第2コンタクト直径510、及び第3コンタクト直径512を有する。
【0046】
種々の実施形態において、第1コンタクト502、第2コンタクト504、及び第3コンタクト506は、タンタル(Ta)、チタン(Ti)、タングステン(W)、これらの合金、及びこれらの化合物のような耐熱材料で構成される。コンタクトが、銅(Cu)、金(Au)、銀(Ag)、これらの合金、及び1又は1以上の上述した構成要素で構成されている化合物のような高導電材料で構成されている場合、前述した耐火材料は、高導電材料を取り囲むように設けられる。プリメタル絶縁膜322は、酸化ケイ素(SiOx)、オルトけい酸テトラエチル(tetraethylorthosilicate:TEOS)、ホウ素リン酸けい酸塩ガラス[borophosphosilicate (BPSG) glass]等のような誘電率4.2〜3.9を有する誘電材で構成されるか、又はフッ化オルトけい酸テトラエチル(fluorinated tetraethylorthosilicate:FTEOS)、ハイドロゲンシルセスキオキサン(hydrogen silsesquioxane:HSQ)、ベンゾシクロブテン(benzocyclobutene:BCB)、オルトけい酸テトラメチル(tetramethylorthosilicate:TMOS)、オクタメチルシクロテトラシリケート(octamethylcyclotetrasilicate:OMCTS)、ヘキサメチルジシロキサン(hexamethyldisiloxane:HMDS)、ジアセトキシジターシャリーブトキシシラン(diacetoxyditertiarybutoxysilane:DADBS)等のような3.9より低い誘電率を有する低誘電材で構成される。下地層320を使用する場合、この下地層は、窒化ケイ素(Si)、又は酸窒化ケイ素(SiON)で構成する。
【0047】
図6を参照すると、本発明に従った集積回路を形成するための方法600を示すフローチャートが示される。本方法600は、第1半導体基板上の半導体デバイス表面上の誘電材において第1開口部を第1深さにエッチングするためのステップ602を有し、この第1半導体基板表面上の誘電材において第2開口部を第2深さにエッチングするためのステップ604を有し、この第1及び第2開口部のそれぞれのサイズは、エッチングラグによって、対応する第1深さと第2深さにほぼ同時にエッチングが到達するように、そのサイズがそれぞれ異なるものとされたものであり、更に、第1及び第2コンタクト開口部を導電材で充填するためのステップ606を含む。
【0048】
本発明は、特定的な最良の形態に関して記載される一方で、当業者であれば、上述した記載から多くの代替実施例、修正、及び改変が明らかになるだろう。従って、そうした代替実施例、修正、及び改変の全部は、包含される請求項の趣旨の範囲内であることが意図されている。本文に記載された又は添付された図面を参照して示された事項の全部は、説明目的のためであり、制限されることは意図されていないと理解されなけらばならない。
【図面の簡単な説明】
【0049】
【図1】エッチング可能な材料でアスペクト比依存エッチング(ARDE)を行うためのキャリブレーション構造の説明図。
【図2】本発明に従った2層エッチングコンタクト構造図。
【図3】本発明に従った3層エッチングコンタクト構造図。
【図4】本発明に従った他の実施例の3層のエッチングされるコンタクト構造図。
【図5】本発明に従って完了された3層のエッチングされるコンタクト構造図。
【図6】本発明に従って、集積回路を形成するための方法を示すフローチャート。

【特許請求の範囲】
【請求項1】
集積回路を形成するための方法(600)であって、
第1半導体基板(202)上の半導体デバイス(213)、(317)上の誘電材(216)、(322)に、第1開口部(228)、(338)、(402)を第1深さにエッチングし、
前記第1半導体基板(202)上の前記誘電材(216)、(322)に第2開口部(230)、(340)、(404)を第2深さにエッチングし、前記第1開口部(228)、(338)、(402)及び前記第2開口部(230)、(340)、(404)は、エッチングラグによって、エッチングが前記第1及び第2深さにほぼ同時に到達するように、それぞれサイズが異なるものとされ、かつ、
前記第1開口部(228)、(338)、(402)及び第2開口部(230)、(340)、(404)を導電材で充填する、
方法。
【請求項2】
前記第1半導体基板(202)及び前記半導体デバイス(213)、(317)表面上に下地層(214)、(320)をデポジットし、且つ、
前記第1開口部(228)、(338)、(402)及び第2開口部(230)、(340)、(404)をエッチングすることで下地層(214)、(320)にまでエッチングする、
請求項1記載の方法(600)。
【請求項3】
前記第1開口部(228)、(338)、(402)のエッチングラグに対する前記第2開口部(230)、(340)、(404)のエッチングラグに非線形的な相関関係を有するように、前記第1開口部(228)、(338)、(402)に対しての前記第2開口部(230)、(340)、(404)のサイジングを更に行う、
請求項1記載の方法(600)。
【請求項4】
前記第1開口部(228)、(338)、(402)と同じとなるようサイジングされるキャリブレーション開口部(118)を含む前記誘電材(102)の複数の開口部をエッチングし、前記複数の開口部のエッチングから、複数の深さを測定し、かつ、前記複数の深さに対する前記キャリブレーション開口部(118)の比率を1から減算した値に等しくなるように複数エッチングラグを算出することによって、複数の開口部のエッチングラグを決定し、
前記第2深さに対する前記第1深さの比率を1から減算した値を算出することによって、最適なエッチングラグを決定し、かつ、
前記最適なエッチングラグに最も近似するエッチングラグを有する前記開口部の前記サイズに基づいて前記第2開口部(230)、(340)、(404)をサイジングする、
請求項1記載の方法(600)。
【請求項5】
前記第1半導体基板(306)の下の第2半導体基板(202)、(302)、(306)、(202)、(302)、(306)表面上の誘電材(322)に、第3開口部(342)、(406)を対応する第3深さ(128)、(128)にエッチングし、前記第1開口部、第2開口部、及び第3開口部は、エッチングが対応する第1深さ(128)、第2深さ(128)及び第3深さ(128)にほぼ同時に到達するように異なるサイズとされ、
前記第3開口部(342)、(406)は導電材料で充填される、
請求項1記載の方法(600)。
【請求項6】
前記第1開口部(228)、(338)、(402)のエッチングラグに対する前記第3開口部(342)、(406)のエッチングラグに非線形的な相関関係を有するように、前記第3開口部(342)、(406)を、前記第1開口部(228)、(338)、(402)に対して更にサイジングする、
請求項5記載の方法(600)。
【請求項7】
誘電材(102)に、前記第1開口部(228)、(338)、(402)と同じとなるようにサイズされるキャリブレーション開口部(118)を含む複数の開口部をエッチングし、前記複数の深さを測定し、かつ、前記複数の深さに対する前記キャリブレーション開口部(118)の深さの前記比率を1から減算した値と等しい値となるように複数のエッチングラグを算出することで、複数の開口部のエッチングラグを決定し、
前記第2深さに対する前記第1深さの前記比率を1から減算した値を算出することによって、第1最適エッチングラグを決定し、
前記第3深さ(128)、(128)に対する前記第1深さの前記比率を1から減算した値を算出することによって、第2最適エッチングラグを決定し、
前記第1最適エッチングラグに最も近似するエッチングラグを有する前記開口部の前記サイズに基づいて前記第2開口部(230)、(340)、(404)をサイジングし、
前記第3最適エッチングラグに最も近似するエッチングラグを有する前記開口部の前記サイズに基づいて前記第3開口部(342)、(406)をサイジングする、
請求項5記載の方法(600)。
【請求項8】
第1半導体基板(306)上の半導体デバイス(317)上の誘電材(322)に、第1開口部(228)、(338)、(402)を第1深さにエッチングし、
前記第1半導体基板(306)表面上の誘電材(322)に、第2開口部(230)、(340)、(404)を第2深さにエッチングし、
前記第1半導体基板(306)の下の第2半導体基板(202)、(302)、(306)、(202)、(302)、(306)上の前記誘電材(322)に、第3開口部(342)、(406)を第3深さ(128)、(128)にエッチングし、前記第1開口部(228)、(338)、(402)及び前記第2開口部(230)、(340)、(404)は、そのサイズが同様とされ、かつ、前記第3開口部(342)、(406)は、異なるサイズとされて、それぞれ、エッチングが対応する前記第1、第2、及び第3深さに同時に到達するようにされており、
前記第1、第2、及び第3開口部は、導電材で充填される、
集積回路を形成するための方法(600)。
【請求項9】
前記第1半導体基板(202)、(302)及び第2半導体基板(306)と前記半導体デバイス(317)の表面上に下地層(214)、(320)をデポジットし、
前記第1及び第3開口部をエッチングすることで、前記下地層(214)、(320)にまでエッチングがなされ、かつ、
前記第2開口部(230)、(340)、(404)をエッチングすることで、前記下地層(214)、(320)にまでエッチングがなされる、
請求項8記載の方法(600)。
【請求項10】
前記第2開口部(230)、(340)、(404)のエッチングラグに対する前記第3開口部(342)、(406)のエッチングラグに対して非線形的な相関関係を有するように、前記第2開口部(230)、(340)、(404)に対して前記第3開口部(342)、(406)をサイジングする、
請求項8記載の方法(600)。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【公表番号】特表2007−521630(P2007−521630A)
【公表日】平成19年8月2日(2007.8.2)
【国際特許分類】
【出願番号】特願2005−507461(P2005−507461)
【出願日】平成15年12月30日(2003.12.30)
【国際出願番号】PCT/US2003/041684
【国際公開番号】WO2005/013357
【国際公開日】平成17年2月10日(2005.2.10)
【出願人】(591016172)アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ADVANCED MICRO DEVICES INCORPORATED
【Fターム(参考)】