集積回路及び位相制御方法
【課題】分周クロック信号とクロック信号との位相関係を適応的に制御可能な集積回路を提供する。
【解決手段】集積回路は、第1のクロック信号を分周して第2のクロック信号を生成する分周回路と、第1のクロック信号が伝搬する第1の信号伝搬経路と、第2のクロック信号が伝搬する第2の信号伝搬経路と、第1の信号伝搬経路を伝搬後の第1のクロック信号に第2の信号伝搬経路を伝搬後の第2のクロック信号を少なくとも2回掛け合わせることにより出力信号を生成するミキサ回路と、ミキサ回路の出力信号の直流成分を検出する直流検出回路と、直流検出回路が検出した直流成分に応じて第1の信号伝搬経路及び第2の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する制御回路とを含む。
【解決手段】集積回路は、第1のクロック信号を分周して第2のクロック信号を生成する分周回路と、第1のクロック信号が伝搬する第1の信号伝搬経路と、第2のクロック信号が伝搬する第2の信号伝搬経路と、第1の信号伝搬経路を伝搬後の第1のクロック信号に第2の信号伝搬経路を伝搬後の第2のクロック信号を少なくとも2回掛け合わせることにより出力信号を生成するミキサ回路と、ミキサ回路の出力信号の直流成分を検出する直流検出回路と、直流検出回路が検出した直流成分に応じて第1の信号伝搬経路及び第2の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する制御回路とを含む。
【発明の詳細な説明】
【技術分野】
【0001】
本願開示は、一般に電子回路に関し、詳しくは位相制御を行なう集積回路に関する。
【背景技術】
【0002】
CMOSプロセスの微細化により回路動作が高速になるに伴い、伝送速度が10Gbpsを超える光伝送システム等の有線通信の分野やミリ波帯(60〜100GHz)を利用した無線通信及びレーダ等の分野で、CMOS−ICが用いられるようになってきている。信号送信部等に用いられる多重化回路内部においては、データ信号とクロック信号との間の位相関係が、プロセスばらつきや温度及び電源電圧などの使用環境条件の変化により変動してしまう。高い伝送レートを持つアプリケーションでは、回路動作に対するこの変動の影響が無視できない大きさになる。従って、多重化回路内部において、データ信号とクロック信号との位相関係を適応的に制御する回路を設けることが好ましい。
【0003】
信号送信部においては、伝送線路を介してデータをシリアル伝送するために、低速で信号処理が行われたデータ信号を多重化する。通常、2:1多重化回路を複数段繋げたツリー構造により、N:1の多重化処理を行う。
【0004】
図1は、従来の2:1多重化回路の構成の一例を示す図である。図1の2:1多重化回路は、特許文献1の図1に開示されるマルチプレクサ回路であり、ラッチ回路201、ラッチ回路202、セレクタ回路203、ラッチ回路204、T型フリップフロップ205、及びバッファ回路206を含む。入力される2つのデータ信号DA及びDBを、ラッチ回路201及び202によりクロック信号CLK1/2に同期させ、同期後のデータ信号SDA及びSDBとしてラッチ回路201及び202から出力する。ここでクロック信号CLK1/2は、基準クロック信号CLKの反転クロック信号CLK*をT型フリップフロップ205で1/2分周することにより得られる。ラッチ回路201及び202のそれぞれの出力データ信号SDA及びSDBは、セレクタ回路203へと入力され、クロック信号CLK1/2のHIGH及びLOWに応じて交互に選択されて出力される。例えば、クロック信号CLK1/2の0度位相から180度位相でデータ信号SDAが選択され、180度位相から360度位相でデータ信号SDBが選択される。セレクタ回路203の出力するデータ信号DABは、ラッチ回路204により基準クロック信号CLKに同期されて、多重化出力データSDABが得られる。
【0005】
一般に2:1多重化回路において、セレクタ回路(図1の例であれば203)の出力データ信号(DAB)は、クロック信号(CLK1/2)のデューティ比ずれ等により、1ビットおきにデータ長の異なる信号となってしまう。そこで、後段にフリップフロップ(図1の例であれば204)をリタイミング用に設け、基準周波数のクロック信号CLKの例えば立ち上がりエッジにデータ信号を同期させることにより、信号品質の高い多重化信号を生成する。
【0006】
セレクタ回路の出力データ信号とリタイミング用の後段のフリップフロップのクロック信号との位相差は、このフリップフロップの入力部で最適な値となるように回路を設計する。一般に高速動作する集積回路においては、温度や電源電圧の変動に起因する同相雑音に対するロバスト性及び相対精度の優位性等の理由から、差動構成の回路が用いられる。しかしながら微細化された超高速用CMOSプロセスでは、トランジスタ閾値の相対ばらつきなどによりトランジスタ毎の遅延差が発生し、更にこの遅延差は、回路動作時の温度や電源電圧の変化によっても変動してしまう。その結果、上記のデータ信号とクロック信号との位相差が、プロセスばらつきや使用条件の変化等によって変動し、多重化した出力波形に十分な品質が得られなくなる可能性がある。従って、データ信号とクロック信号との位相関係を適応的に制御することが望まれるが、そのためにはデータ信号の同期信号である分周クロック信号とクロック信号との位相関係を適応的に制御することが望まれる。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開平7−162387号公報
【特許文献2】特開2004−147075号公報
【特許文献3】特開昭62−091863号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
以上を鑑みると、分周クロック信号とクロック信号との位相関係を適応的に制御可能な集積回路及び位相制御方法が望まれる。
【課題を解決するための手段】
【0009】
集積回路は、第1のクロック信号を分周して第2のクロック信号を生成する分周回路と、前記第1のクロック信号が伝搬する第1の信号伝搬経路と、前記第2のクロック信号が伝搬する第2の信号伝搬経路と、前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号に前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号を少なくとも2回掛け合わせることにより出力信号を生成するミキサ回路と、前記ミキサ回路の前記出力信号の直流成分を検出する直流検出回路と、前記直流検出回路が検出した前記直流成分に応じて前記第1の信号伝搬経路及び前記第2の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する制御回路とを含むことを特徴とする。
【0010】
位相制御方法は、第1のクロック信号を分周して第2のクロック信号を生成し、第1の信号伝搬経路を伝搬後の前記第1のクロック信号に第2の信号伝搬経路を伝搬後の前記第2のクロック信号を少なくとも2回掛け合わせ、前記掛け合わせにより得られた信号の直流成分を検出し、前記直流成分に応じて前記第1の信号伝搬経路及び前記第2の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する各段階を含むことを特徴とする。
【発明の効果】
【0011】
本願開示の少なくとも1つの実施例によれば、基本クロック信号に対して分周クロック信号を少なくとも2回掛け合わせることにより、両クロック信号間の位相差を直流成分として検出し、この検出値に基づいて遅延量を調整して位相差を制御できる。
【図面の簡単な説明】
【0012】
【図1】従来の2:1多重化回路の構成の一例を示す図である。
【図2】信号多重化回路の構成の一例を示す図である。
【図3】信号多重化回路の動作の一例を示すタイミング図である。
【図4】ミキサ回路の構成の一例を示す図である。
【図5】可変遅延回路の構成の一例を示す図である。
【図6】重み付けされた2つの三角波の足し合わせを示す図である。
【図7】位相検出回路の一般的な構成の一例を示す図である。
【図8】信号分離回路の構成の一例を示す図である。
【図9】図8の信号分離回路の動作の一例を示すタイミング図である。
【図10】信号伝送システムの構成の一例を示す図である。
【発明を実施するための形態】
【0013】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【0014】
図2は、信号多重化回路の構成の一例を示す図である。図2の信号多重化回路は、分周回路11、信号伝搬経路12、信号伝搬経路13、位相検出回路14、セレクタ回路(SEL)15、フリップフロップ(F/F)16、及びラッチ回路(L)17乃至19を含む。図2の信号多重化回路を含め以下において各実施例で説明する回路は、差動構成の回路であってよいし、或いは単相構成の回路であってもよい。以下の説明では、信号多重化回路は差動構成のものであるとするが、説明の便宜上、適宜一方の信号に着目することにより、単相の信号を入出力とする単相構成の回路の場合と同様の説明を行なう。また以下の説明では、信号多重化回路は2つの信号を多重化する構成である場合について説明するが、それ以上の数の信号を多重化する構成であっても構わない。
【0015】
分周回路11は、基本クロックである第1のクロック信号C1を分周して第2のクロック信号C2を生成する。なお各クロック信号は、実際には0度位相のクロック信号と180度位相のクロック信号とが対をなす差動クロック信号である。以下の説明では、説明の便宜上、適宜一方のクロック信号に着目することにより、単相のクロック信号の場合と同様の説明を行なう。
【0016】
第1のクロック信号C1は第1の信号伝搬経路12を伝搬し、第1の信号伝搬経路12を伝搬後の第1のクロック信号はC1’として示されている。信号伝搬経路12は、少なくともバッファ21を含み、更に、クロック信号を伝搬させる信号線が無視できない程度の遅延をもたらす場合にはその信号線をも含む。第1の信号伝搬経路12を伝搬することによりC1から遅延したC1’は、位相検出回路14及びフリップフロップ16に印加される。
【0017】
第2のクロック信号C2は第2の信号伝搬経路13を伝搬し、第2の信号伝搬経路13を伝搬後の第2のクロック信号はC2’として示されている。信号伝搬経路13は、少なくとも可変遅延回路22、バッファ23、及び90度遅延回路24を含み、更に、クロック信号を伝搬させる信号線が無視できない程度の遅延をもたらす場合にはその信号線をも含む。第2の信号伝搬経路13を伝搬することによりC2から遅延したC2’は、セレクタ回路15に印加される。また90度遅延回路24により90度遅延される前のクロック信号C3は、ラッチ回路17乃至19に印加される。
【0018】
ラッチ回路17は、クロック信号C3の180度位相位置に同期して入力データ信号ID1を取り込む。実際にはクロック信号C3は0度位相のクロック信号と180度位相のクロック信号とが対をなす差動クロック信号であるので、0度位相のクロック信号の立ち下がりエッジ及び180度位相のクロック信号の立ち上がりエッジが上記の180度位相位置に対応する。同様にしてラッチ回路19は、クロック信号C3の180度位相位置(0度位相のクロック信号の立ち下がりエッジ及び180度位相のクロック信号の立ち上がりエッジ)に同期して入力データ信号ID2を取り込む。またラッチ回路18は、クロック信号C3の0度位相位置(0度位相のクロック信号の立ち上がりエッジ及び180度位相のクロック信号の立ち下がりエッジ)に同期して、ラッチ回路17の出力データを取り込む。
【0019】
ラッチ回路18の出力であるデータ信号D1とラッチ回路19の出力であるデータ信号D2とが、セレクタ回路15に供給される。即ち、セレクタ回路15は、クロック信号C3の0度位相位置に同期したデータ遷移をするデータ信号D1と、クロック信号C3の180度位相位置に同期したデータ遷移をするデータ信号D2とを受け取る。セレクタ回路15は、第2の信号伝搬経路13を伝搬後の第2のクロック信号C2’に同期してデータ信号D1とデータ信号D2とを交互に選択してデータ信号D3として出力する。選択対象(多重化対象)の信号数が3つ以上であれば順番に選択して出力することになるが、この例のように選択対象の信号数が2つであれば、2つの信号を交互に選択して出力することになる。
【0020】
図3は、図2の信号多重化回路の動作の一例を示すタイミング図である。図3に示すように、セレクタ回路15の入力となるデータ信号D1とデータ信号D2とは、データの中心位置が互いにずれている。具体的には、データ信号D1の各データa1乃至a4のデータ中心位置は、信号伝搬経路13を伝搬後の第2のクロック信号C2’の90度位相位置に一致している。即ち、点線で示す0度位相のクロック信号の正のピーク位置及び実線で示す180度位相のクロック信号の負のピーク位置に一致している。またデータ信号D2の各データb0乃至b3のデータ中心位置は、信号伝搬経路13を伝搬後の第2のクロック信号C2’の270度位相位置に一致している。即ち、点線で示す0度位相のクロック信号の負のピーク位置及び実線で示す180度位相のクロック信号の正のピーク位置に一致している。
【0021】
セレクタ回路15は、クロック信号C2’の0度位相位置から180度位相位置の間はデータ信号D1を選択し、180度位相位置から360度位相位置の間はデータ信号D2を選択する。言葉を換えて言えば、点線で示す0度位相のクロック信号から実線で示す180度位相のクロック信号を引いた差分が正の部分ではデータ信号D1が選択され、当該差分が負の部分ではデータ信号D1が選択される。このようにして選択されたデータ信号D3が、各データ値b0,a1,b1,a2,b2,a3,b3,a4を有するものとして図3に示される。
【0022】
図2に戻り、フリップフロップ16は、第1の信号伝搬経路12を伝搬後の第1のクロック信号C1’に同期して、セレクタ回路15が出力するデータ信号D3を取り込む。この際、フリップフロップ16は、クロック信号C1’の例えば立ち下がりエッジ(或いは立ち上がりエッジ)の入力データを取り込んで1クロックサイクルの間保持するようなマスタースレーブ型であってよい。図3に、セレクタ回路15が出力するデータ信号D3に対して、フリップフロップ16の同期信号である第1の信号伝搬経路12を伝搬後の第1のクロック信号C1’が示される。実線で示すクロック信号の立ち上がりエッジ又は点線で示すクロック信号の立ち下がりエッジでデータ信号D3を取り込むことにより、データ信号をリタイミングする。これによりフリップフロップ16の出力信号は、各データのデータ長が等しい高品質な信号となる。
【0023】
セレクタ回路15の出力データ信号D3とリタイミング用のフリップフロップ16のクロック信号C1’との位相差は、このフリップフロップ16の入力部で最適な値であることが好ましい。即ち、フリップフロップ16の入力部において、データ信号D3のデータ中心の位置とクロック信号C1’の取り込みエッジとが一致していることが望ましい。具体的には、そのような一致状態が実現されるように、分周回路11の遅延、信号伝搬経路12の遅延、及び信号伝搬経路13の遅延等を考慮して、回路が設計されていることが望ましい。しかしながら、トランジスタ閾値の相対ばらつきなどによりトランジスタ毎の遅延差が発生し、更にこの遅延差は、回路動作時の温度や電源電圧の変化によっても変動してしまう。その結果、信号伝搬経路12と信号伝搬経路13との遅延等が変動し、データ信号D3とクロック信号C1’との位相差が変動してしまう。図3には、理想的なクロック信号C1’とタイミングのずれたクロック信号C1’とが示されている。データ信号D3のデータ中心の位置とずれたクロック信号C1’の取り込みエッジとの間には、θの位相差が存在する。
【0024】
そこで図2の信号多重化回路では、位相検出回路14により信号伝搬経路12を伝搬後の第1のクロック信号C1’と信号伝搬経路13を伝搬後の第2のクロック信号C2’との位相差θを検出する。そして、検出した位相差θが所望の値となるように可変遅延回路22の遅延量を調整する。以下に、図2の信号多重化回路の位相調整動作について説明する。
【0025】
前述のように、出力データ信号D3とリタイミング用のフリップフロップ16のクロック信号C1’との位相差が、このフリップフロップ16の入力部で最適な値であることが好ましい。ここでセレクタ回路15は差動構成であり、その選択動作は、クロック信号のHIGH又はLOWに同期して、入力信号をゲートに受ける差動対のトランジスタの一方に電流が流れることにより実現される。このセレクタ回路15において、クロック信号の同期タイミングから入力トランジスタを電流が流れる迄の遅延をT1とする。フリップフロップ16も同様に差動構成であり、その入力動作は、クロック信号の例えばHIGHに同期して、入力信号をゲートに受ける差動対のトランジスタの一方に電流が流れることにより実現される。セレクタ回路15とフリップフロップ16とで入力トランジスタの特性が略同一であるように設計すれば、フリップフロップ16においてクロック信号の同期タイミングから入力トランジスタを電流が流れる迄の遅延T2は上記のセレクタ回路15の遅延T1に等しい。この場合、セレクタ回路15の選択動作でT1遅れ、フリップフロップ16の入力動作で同じT1だけ遅れるので、遅延が相殺されて相対的な時間差はゼロになる。従って、このような場合には、データ信号D3とクロック信号C1’との位相差に着目する代りに、セレクタ回路15の同期クロックである第2のクロック信号C2’と、フリップフロップ16の同期クロックである第1のクロック信号C1’との位相差に着目すればよい。そしてこの第2のクロック信号C2’と第1のクロック信号C1’との位相差が所望の位相関係になっていればよい。図2の信号多重化回路の例の場合には、分周クロック信号C2’と基本クロック信号C1’とが、クロック信号C2’の位相換算で90度ずれていればよい。なお例えば図1のように90度遅延を用いない構成の場合であれば、分周クロック信号と基本クロック信号との位相差がゼロであればよい。
【0026】
位相検出回路14は、ミキサ回路25、ローパスフィルタ(LPF)26、及び比較器27を含む。ミキサ回路25は、第1の信号伝搬経路12を伝搬後の第1のクロック信号(基本クロック信号)C1’に第2の信号伝搬経路13を伝搬後の第2のクロック信号(分周クロック信号)C2’を少なくとも2回掛け合わせることにより出力信号を生成する。基本クロック信号C1’に分周クロック信号C2’を掛け合わせる回数は、分周率による。図2の構成例のように、2:1の多重化回路であり、分周クロック信号C2’の周波数が基本クロック信号C1’の1/2である場合には、2回掛け合わせればよい。
【0027】
基本クロック信号C1’をA1sin(2ωt+θ)とし、分周クロック信号C2’をA2sin(ωt)とする。基本クロック信号C1’に分周クロック信号C2’を1回掛け合わせると、その結果x1は以下のようになる。
【0028】
【数1】
また基本クロック信号C1’に分周クロック信号C2’を2回掛け合わせて得られる結果x2は、上記のx1に分周クロック信号C2’を掛け合わせることにより得られ、以下のようになる。
【0029】
【数2】
このx2が、ミキサ回路25の出力信号となる。
【0030】
ローパスフィルタ26は直流検出回路として機能し、ローパスフィルタリングによりミキサ回路25の出力信号の直流成分を検出する。即ち、このローパスフィルタ26の出力x3は、上記数2の最終項である−(1/4)A1A22sin(θ)に比例した値となる。比較器27は、直流検出回路であるローパスフィルタ26が検出した直流成分に応じて、第2の信号伝搬経路13の伝搬遅延量を制御する。具体的には、比較器27は、ローパスフィルタ26の出力x3と参照電圧Refとを比較し、比較結果に応じた出力信号を生成する。この比較器27の出力信号に応じて、信号伝搬経路13の可変遅延回路22が遅延量を調整する。
【0031】
参照電圧Refは、図2の信号多重化回路の例の場合には、分周クロック信号C2’と基本クロック信号C1’とがクロック信号C2’の位相換算で90度ずれていればよいので、フィードバック制御により90度の位相差をもたらすような値に設定される。前述のセレクタ回路15の選択動作の遅延T1とフリップフロップ16の入力動作の遅延T2とが異なる場合には、その差に応じて参照電圧Refを調整すればよい。この場合も、略90度の位相差となるようなフィードバック制御を行なうことになるが、目標となる位相差は90度から若干ずれることになる。
【0032】
なお図2の信号多重化回路の構成例では、可変遅延回路22が信号伝搬経路13に設けられているが、信号伝搬経路13ではなく信号伝搬経路12に設けられてもよい。この場合、比較器27の出力信号に応じて、信号伝搬経路12に設けられた可変遅延回路の遅延量を調整する。このように信号伝搬経路12及び信号伝搬経路13の少なくとも一方に可変遅延回路が挿入されていれば、この可変遅延回路22の遅延量を調整することで、信号伝搬経路12と信号伝搬経路13との相対的な伝搬遅延量を調整することができる。即ち、直流検出回路であるローパスフィルタ26が検出した直流成分に応じて、比較器27は、第1の信号伝搬経路12及び前記第2の信号伝搬経路13の少なくとも一方の伝搬遅延量を制御する。
【0033】
図4は、ミキサ回路25の構成の一例を示す図である。図4に示す構成は、ギルバートセルミキサであり、各々が差動信号である2つの入力信号IN1及びIN2同士を掛け合わせる回路である。図2に示すミキサ回路25は、掛算を2回実行するので、このギルバートセルミキサが2つ直列に設けられることになる。
【0034】
図4に示す回路は、NMOSトランジスタ31乃至36、抵抗素子37及び38、及び電流源39を含む。第1の差動増幅回路の差動入力対及び電流源であるトランジスタ31乃至33により、入力信号IN2に対して入力信号IN1の正極性側の信号で重み付けする。また第2の差動増幅回路の差動入力対及び電流源であるトランジスタ34乃至36により、入力信号IN2に対して入力信号IN1の負極性側の信号で重み付けする。第1の差動増幅回路の電流と第2の差動増幅回路の電流とを抵抗素子37及び38で重ね合わせることにより、入力信号IN1とIN2との掛算に相当する電圧が出力信号OUTとして得られる。
【0035】
図5は、可変遅延回路22の構成の一例を示す図である。図5に示す可変遅延回路22は位相補間器であり、異なる位相のクロック信号同士を重ね合わせることにより、所望の位相のクロック信号を生成する。この場合、例えば、図2に示す分周回路11が、各位相が0度、90度、180度、270度である4相のクロック信号を生成する。互いに逆位相である0度のクロック信号と180度のクロック信号との一対のクロック信号が第1の差動クロックとなり、互いに逆位相である90度のクロック信号と270度のクロック信号との一対のクロック信号が第2の差動クロックとなる。第1の差動クロックは0度位相であり、第2の差動クロックは90度位相である。
【0036】
図5の可変遅延回路22は、重み付け回路41及び42、容量素子43、及び比較器44を含む。重み付け回路41は、0度位相の入力クロック信号INC1の振幅をx倍に重み付けする。重み付け回路42は、90度位相の入力クロック信号INC2の振幅を1−x倍に重み付けする。ここでxは、0以上1以下の値をとる。重み付け回路41からはx・INC1の電流が出力され、重み付け回路42からは(1−x)・INC2の電流が出力され、この合計電流x・INC1+(1−x)INC2により容量素子43に電荷が蓄積される。ここでINC1及びINC2がそれぞれ矩形波であるとする。1つの矩形波により容量素子43に電荷が蓄積されて現れる電圧波形は三角波となるので、x・INC1+(1−x)INC2により容量素子43に電荷が蓄積されると、容量素子43の電圧は重み付けされた2つの三角波を足し合わせた波形となる。
【0037】
図6は、重み付けされた2つの三角波の足し合わせを示す図である。図6において、0度位相の入力クロック信号に対応する容量素子43の電圧は三角波電圧cs(t)であり、90度位相の入力クロック信号に対応する容量素子43の電圧は三角波電圧sn(t)である。この三角波電圧cs(t)をx倍に重み付けし、三角波電圧sn(t)を(1−x)倍に重み付けし、両者を足し合わせると、(1−x)sn(t)+xcs(t)として示す電圧波形が得られる。
【0038】
図5に戻り、比較器44は容量素子43の電圧と参照電圧とを比較することにより、両者の大小関係に応じてHIGH又はLOWとなる電圧信号を生成する。なお実際には2つの差動クロック同士の足し合わせを想定しているので、容量素子43として2つの容量素子が設けられ、一方に正極性側の電圧波形が現れ、もう一方に負極性側の電圧波形が現れる構成であってよい。この場合、比較器44は、正極性側の電圧と負極正側の電圧とを比較し、両者の大小関係に応じてHIGH又はLOWとなる電圧信号を生成してよい。
【0039】
図7は、位相検出回路の一般的な構成の一例を示す図である。図2に示す信号多重化回路は2:1に信号を多重化する構成であり、位相検出回路14のミキサ回路25は2回掛算を実行する構成となっている。一般にm:1に信号を多重化する回路の場合には、位相検出回路のミキサ回路でm回の掛算を実行することにより、位相差θに依存する直流成分が出現する。
【0040】
図7の位相検出回路51は、ミキサ回路52、ローパスフィルタ(LPF)53、及び比較器54を含む。ミキサ回路52は、第1のクロック信号(基本クロック信号)C1’に第2のクロック信号(分周クロック信号)C2’をm回掛け合わせることにより出力信号xmを生成する。具体的には、ミキサ回路52は、複数m個のミキサ(例えば図4のギルバートセルミキサ)52−1乃至52−mを含む。ミキサ52−1は、第1のクロック信号C1’に第2のクロック信号C2’を掛け合わせて、積算結果x1を得る。次のミキサ52−1は、前段の積算結果x1に第2のクロック信号C2’を掛け合わせて、積算結果x2を得る。以下同様にして、m段目のミキサ52−mは、前段の積算結果xm−1に第2のクロック信号C2’を掛け合わせて、積算結果xmを得る。基本クロック信号C1’の周波数をmωとし、分周クロック信号C2’の周波数をωとすると、クロック信号C2’を1回掛け合わせる毎に、前段の信号に含まれる周波数とクロック信号C2’の周波数ωとの和の周波数成分及び差の周波数成分が生成される。ここで差の周波数成分に着目すれば、クロック信号C2’を1回掛け合わせる毎に、周波数ωを引いていくことができる。従って、m回の掛算を実行することにより、基本クロック信号C1’の周波数mωからωをm回減算して、周波数0に相当する項として、位相に応じた直流成分を生成することができる。
【0041】
ローパスフィルタ53は直流検出回路として機能し、ローパスフィルタリングによりミキサ回路52の出力信号の直流成分を検出する。このローパスフィルタ53の出力は、第1のクロック信号C1’と第2のクロック信号C2’との位相差に依存した値となる。比較器54は、直流検出回路であるローパスフィルタ53が検出した直流成分に応じて、C1’の信号伝搬経路及びC2’の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する。この伝搬遅延量の制御は、図2に示す構成と同様にして行なえばよい。
【0042】
図8は、信号分離回路の構成の一例を示す図である。図8の信号分離回路は、分周回路61、信号伝搬経路62、信号伝搬経路63、位相検出回路64、フリップフロップ(F/F)65乃至70を含む。以下の説明では、信号分離回路が入力信号を一段毎に2つの信号に分離する構成である場合について説明するが、それ以上の数の信号に分離する構成であっても構わない。
【0043】
分周回路61は、基本クロックである第1のクロック信号C1を分周して第2のクロック信号C2を生成する。各クロック信号は、実際には0度位相のクロック信号と180度位相のクロック信号とが対をなす差動クロック信号である。以下の説明では、説明の便宜上、適宜一方のクロック信号に着目することにより、単相のクロック信号の場合と同様の説明を行なう。
【0044】
第1のクロック信号C1は第1の信号伝搬経路62を伝搬し、第1の信号伝搬経路62を伝搬後の第1のクロック信号はC1’として示されている。信号伝搬経路62は、少なくともバッファを含み、更に、クロック信号を伝搬させる信号線が無視できない程度の遅延をもたらす場合にはその信号線をも含む。第1の信号伝搬経路62を伝搬することによりC1から遅延したC1’は、フリップフロップ65及び66に印加される。
【0045】
第2のクロック信号C2は第2の信号伝搬経路63を伝搬し、第2の信号伝搬経路63を伝搬後の第2のクロック信号はC2’及びC3’として示されている。ここで分周回路61は、各位相が0度、90度、180度、270度である4相のクロック信号として、第2のクロック信号C2を生成する。互いに逆位相である0度のクロック信号と180度のクロック信号との一対のクロック信号が第1の差動クロックとなり、互いに逆位相である90度のクロック信号と270度のクロック信号との一対のクロック信号が第2の差動クロックとなる。クロック信号C2’は0度位相である第1の差動クロックであり、クロック信号C3’は90度位相である第2の差動クロックである。
【0046】
信号伝搬経路63は、少なくとも可変遅延回路72及びバッファを含み、更に、クロック信号を伝搬させる信号線が無視できない程度の遅延をもたらす場合にはその信号線をも含む。第2の信号伝搬経路63を伝搬することによりC2から遅延したC2’は、フリップフロップ67及び68に印加される。第2の信号伝搬経路63を伝搬することによりC2から遅延したC3’は、フリップフロップ69及び70に印加される。
【0047】
フリップフロップ66は、第1の信号伝搬経路62を伝搬後の第1のクロック信号C1’の立ち上がりエッジ(0度位相位置)で入力データ信号D1を取り込む。フリップフロップ65は、第1の信号伝搬経路62を伝搬後の第1のクロック信号C1’の立ち下がりエッジ(180度位相位置)で入力データ信号D1を取り込む。フリップフロップ68は、第2の信号伝搬経路63を伝搬後の第2のクロック信号C2’の立ち上がりエッジ(0度位相位置)でフリップフロップ65の出力D2を取り込む。フリップフロップ67は、第2の信号伝搬経路63を伝搬後の第2のクロック信号C2’の立ち下がりエッジ(180度位相位置)でフリップフロップ65の出力D2を取り込む。同様に、フリップフロップ70は、第2の信号伝搬経路63を伝搬後の第2のクロック信号C3’の立ち上がりエッジ(90度位相位置)でフリップフロップ66の出力D3を取り込む。フリップフロップ69は、第2の信号伝搬経路63を伝搬後の第2のクロック信号C3’の立ち下がりエッジ(270度位相位置)でフリップフロップ66の出力D3を取り込む。
【0048】
図9は、図8の信号分離回路の動作の一例を示すタイミング図である。入力データ信号D1は、一連のデータb0,a1,b1,a2,b2,a3,b3,a4を含む。図8のフリップフロップ66がクロック信号C1’の立ち上がりエッジで入力信号D1を取り込むことにより、データ信号D3がフリップフロップ出力として得られる。データ信号D3は、図9に示すように、D1の一個おきのデータb0,b1,b2,b3を含む。また図8のフリップフロップ65がクロック信号C1’の立ち下がりエッジで入力信号D1を取り込むことにより、データ信号D2がフリップフロップ出力として得られる。データ信号D2は、図9に示すように、D1の一個おきのデータa1,a2,a3,a4を含む。このようにしてフリップフロップ一段の信号分離により、入力データ信号D1が2つのデータ信号D2及びD3に分離される。図9のデータ信号D2及びD3が更に分離可能である場合には、図8のフリップフロップ67乃至70により、それぞれのデータ信号を更に2つに分離する。
【0049】
図8に戻り、フリップフロップ65の出力データ信号D2とフリップフロップ67及び68のクロック信号C2’との位相差は、後段のフリップフロップ67及び68の入力部で最適な値であることが好ましい。即ち、フリップフロップ67及び68の入力部において、データ信号D2のデータ中心の位置とクロック信号C2’の取り込みエッジとが一致していることが望ましい。そこで図8の信号分離回路では、位相検出回路64により信号伝搬経路62を伝搬後の第1のクロック信号C1’と信号伝搬経路63を伝搬後の第2のクロック信号C2’との位相差を検出する。そして、検出した位相差が所望の値となるように可変遅延回路72の遅延量を調整する。この位相検出回路64の構成は位相検出回路14の構成と同様であり、遅延量の制御方法は、図2の信号多重化回路で説明した遅延量の制御方法と同様である。
【0050】
図10は、信号伝送システムの構成の一例を示す図である。図10の信号伝送システムは、送信機81、受信機82、及び伝送路83を含む。送信機81が送信する信号は、伝送路83を介して伝送される。伝送路83を介して伝送された信号は、受信機82により受信される。
【0051】
送信機61は、内部回路91、タイミング発生回路92、x:1の信号多重回路93、及び出力バッファ94を含む。内部回路91により生成されたx個のデータ信号が、タイミング発生回路92により生成されたクロック信号に同期して、信号多重回路93によりx:1に多重化される。多重化後の信号は、出力バッファ94により増幅されて伝送路83に向けて送信される。ここで出力バッファ94は送信側での等化処理を行なうようなバッファであってよい。信号多重回路93は、2:1多重化回路を複数段繋げたツリー構造により、x:1の多重化処理を行う。この2:1多重化回路として、例えば図2に示した信号多重化回路を用いることができる。
【0052】
受信機62は、入力バッファ95、信号分離回路96、タイミング発生回路97、及び内部回路98を含む。入力バッファ95は、伝送路83を介して受信した信号を増幅するとともに、等化処理を行い波形整形する。タイミング発生回路97は、受信信号のデータ遷移に基づいてクロック信号のタイミングを抽出し、クロック信号を再生する。信号分離回路96は、1:xに受信データを分離(非多重化)することにより、x個の個々の信号を生成する。分離されたx個の信号は内部回路98に供給される。この信号分離回路96の一部として、例えば図8に示した信号分離回路を用いることができる。
【0053】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【0054】
なお本願発明は以下の内容を含むものである。
(付記1)
第1のクロック信号を分周して第2のクロック信号を生成する分周回路と、
前記第1のクロック信号が伝搬する第1の信号伝搬経路と、
前記第2のクロック信号が伝搬する第2の信号伝搬経路と、
前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号に前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号を少なくとも2回掛け合わせることにより出力信号を生成するミキサ回路と、
前記ミキサ回路の前記出力信号の直流成分を検出する直流検出回路と、
前記直流検出回路が検出した前記直流成分に応じて前記第1の信号伝搬経路及び前記第2の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する制御回路と
を含むことを特徴とする集積回路。
(付記2)
前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号に同期して第1のデータ信号と第2のデータ信号とを交互に選択して第3のデータ信号として出力するセレクタ回路と、
前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号に同期して前記セレクタ回路が出力する前記第3のデータ信号を取り込むフリップフロップと
を更に含むことを特徴とする付記1記載の集積回路。
(付記3)
前記制御回路は、前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号に対して、前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号が、前記第2のクロック信号の位相にして略90度ずれるように制御することを特徴とする付記2記載の集積回路。
(付記4)
前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号の立ち上がりエッジで第1のデータ信号を取り込む第1のフリップフロップと、
前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号の立ち下がりエッジで前記第1のデータ信号を取り込む第2のフリップフロップと、
前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号の立ち上がりエッジで前記第1のフリップフロップの出力を取り込む第3のフリップフロップと、
前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号の立ち下がりエッジで前記第1のフリップフロップの出力を取り込む第4のフリップフロップと
を更に含むことを特徴とする付記1記載の集積回路。
(付記5)
第1のクロック信号を分周して第2のクロック信号を生成し、
第1の信号伝搬経路を伝搬後の前記第1のクロック信号に第2の信号伝搬経路を伝搬後の前記第2のクロック信号を少なくとも2回掛け合わせ、
前記掛け合わせにより得られた信号の直流成分を検出し、
前記直流成分に応じて前記第1の信号伝搬経路及び前記第2の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する
各段階を含むことを特徴とする位相制御方法。
(付記6)
送信機と、
前記送信機が送信した信号を受信する受信器と、
を含み、前記送信機は、
第1のクロック信号を分周して第2のクロック信号を生成する分周回路と、
前記第1のクロック信号が伝搬する第1の信号伝搬経路と、
前記第2のクロック信号が伝搬する第2の信号伝搬経路と、
前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号に前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号を少なくとも2回掛け合わせることにより出力信号を生成するミキサ回路と、
前記ミキサ回路の前記出力信号の直流成分を検出する直流検出回路と、
前記直流検出回路が検出した前記直流成分に応じて前記第1の信号伝搬経路及び前記第2の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する制御回路と
前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号に同期して第1のデータ信号と第2のデータ信号とを交互に選択して第3のデータ信号として出力するセレクタ回路と、
前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号に同期して前記セレクタ回路が出力する前記第3のデータ信号を取り込むフリップフロップと
を含み、前記フリップフロップの出力を前記送信機から送信することを特徴とする信号伝送システム。
(付記7)
前記制御回路は、前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号に対して、前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号が、前記第2のクロック信号の位相にして略90度ずれるように制御することを特徴とする付記6記載の信号伝送システム。
【符号の説明】
【0055】
11 分周回路
12 信号伝搬経路
13 信号伝搬経路
14 位相検出回路
15 セレクタ回路
16 フリップフロップ
17〜19 ラッチ回路
22 可変遅延回路
25 ミキサ回路
26 ローパスフィルタ
27 比較器
【技術分野】
【0001】
本願開示は、一般に電子回路に関し、詳しくは位相制御を行なう集積回路に関する。
【背景技術】
【0002】
CMOSプロセスの微細化により回路動作が高速になるに伴い、伝送速度が10Gbpsを超える光伝送システム等の有線通信の分野やミリ波帯(60〜100GHz)を利用した無線通信及びレーダ等の分野で、CMOS−ICが用いられるようになってきている。信号送信部等に用いられる多重化回路内部においては、データ信号とクロック信号との間の位相関係が、プロセスばらつきや温度及び電源電圧などの使用環境条件の変化により変動してしまう。高い伝送レートを持つアプリケーションでは、回路動作に対するこの変動の影響が無視できない大きさになる。従って、多重化回路内部において、データ信号とクロック信号との位相関係を適応的に制御する回路を設けることが好ましい。
【0003】
信号送信部においては、伝送線路を介してデータをシリアル伝送するために、低速で信号処理が行われたデータ信号を多重化する。通常、2:1多重化回路を複数段繋げたツリー構造により、N:1の多重化処理を行う。
【0004】
図1は、従来の2:1多重化回路の構成の一例を示す図である。図1の2:1多重化回路は、特許文献1の図1に開示されるマルチプレクサ回路であり、ラッチ回路201、ラッチ回路202、セレクタ回路203、ラッチ回路204、T型フリップフロップ205、及びバッファ回路206を含む。入力される2つのデータ信号DA及びDBを、ラッチ回路201及び202によりクロック信号CLK1/2に同期させ、同期後のデータ信号SDA及びSDBとしてラッチ回路201及び202から出力する。ここでクロック信号CLK1/2は、基準クロック信号CLKの反転クロック信号CLK*をT型フリップフロップ205で1/2分周することにより得られる。ラッチ回路201及び202のそれぞれの出力データ信号SDA及びSDBは、セレクタ回路203へと入力され、クロック信号CLK1/2のHIGH及びLOWに応じて交互に選択されて出力される。例えば、クロック信号CLK1/2の0度位相から180度位相でデータ信号SDAが選択され、180度位相から360度位相でデータ信号SDBが選択される。セレクタ回路203の出力するデータ信号DABは、ラッチ回路204により基準クロック信号CLKに同期されて、多重化出力データSDABが得られる。
【0005】
一般に2:1多重化回路において、セレクタ回路(図1の例であれば203)の出力データ信号(DAB)は、クロック信号(CLK1/2)のデューティ比ずれ等により、1ビットおきにデータ長の異なる信号となってしまう。そこで、後段にフリップフロップ(図1の例であれば204)をリタイミング用に設け、基準周波数のクロック信号CLKの例えば立ち上がりエッジにデータ信号を同期させることにより、信号品質の高い多重化信号を生成する。
【0006】
セレクタ回路の出力データ信号とリタイミング用の後段のフリップフロップのクロック信号との位相差は、このフリップフロップの入力部で最適な値となるように回路を設計する。一般に高速動作する集積回路においては、温度や電源電圧の変動に起因する同相雑音に対するロバスト性及び相対精度の優位性等の理由から、差動構成の回路が用いられる。しかしながら微細化された超高速用CMOSプロセスでは、トランジスタ閾値の相対ばらつきなどによりトランジスタ毎の遅延差が発生し、更にこの遅延差は、回路動作時の温度や電源電圧の変化によっても変動してしまう。その結果、上記のデータ信号とクロック信号との位相差が、プロセスばらつきや使用条件の変化等によって変動し、多重化した出力波形に十分な品質が得られなくなる可能性がある。従って、データ信号とクロック信号との位相関係を適応的に制御することが望まれるが、そのためにはデータ信号の同期信号である分周クロック信号とクロック信号との位相関係を適応的に制御することが望まれる。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開平7−162387号公報
【特許文献2】特開2004−147075号公報
【特許文献3】特開昭62−091863号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
以上を鑑みると、分周クロック信号とクロック信号との位相関係を適応的に制御可能な集積回路及び位相制御方法が望まれる。
【課題を解決するための手段】
【0009】
集積回路は、第1のクロック信号を分周して第2のクロック信号を生成する分周回路と、前記第1のクロック信号が伝搬する第1の信号伝搬経路と、前記第2のクロック信号が伝搬する第2の信号伝搬経路と、前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号に前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号を少なくとも2回掛け合わせることにより出力信号を生成するミキサ回路と、前記ミキサ回路の前記出力信号の直流成分を検出する直流検出回路と、前記直流検出回路が検出した前記直流成分に応じて前記第1の信号伝搬経路及び前記第2の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する制御回路とを含むことを特徴とする。
【0010】
位相制御方法は、第1のクロック信号を分周して第2のクロック信号を生成し、第1の信号伝搬経路を伝搬後の前記第1のクロック信号に第2の信号伝搬経路を伝搬後の前記第2のクロック信号を少なくとも2回掛け合わせ、前記掛け合わせにより得られた信号の直流成分を検出し、前記直流成分に応じて前記第1の信号伝搬経路及び前記第2の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する各段階を含むことを特徴とする。
【発明の効果】
【0011】
本願開示の少なくとも1つの実施例によれば、基本クロック信号に対して分周クロック信号を少なくとも2回掛け合わせることにより、両クロック信号間の位相差を直流成分として検出し、この検出値に基づいて遅延量を調整して位相差を制御できる。
【図面の簡単な説明】
【0012】
【図1】従来の2:1多重化回路の構成の一例を示す図である。
【図2】信号多重化回路の構成の一例を示す図である。
【図3】信号多重化回路の動作の一例を示すタイミング図である。
【図4】ミキサ回路の構成の一例を示す図である。
【図5】可変遅延回路の構成の一例を示す図である。
【図6】重み付けされた2つの三角波の足し合わせを示す図である。
【図7】位相検出回路の一般的な構成の一例を示す図である。
【図8】信号分離回路の構成の一例を示す図である。
【図9】図8の信号分離回路の動作の一例を示すタイミング図である。
【図10】信号伝送システムの構成の一例を示す図である。
【発明を実施するための形態】
【0013】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【0014】
図2は、信号多重化回路の構成の一例を示す図である。図2の信号多重化回路は、分周回路11、信号伝搬経路12、信号伝搬経路13、位相検出回路14、セレクタ回路(SEL)15、フリップフロップ(F/F)16、及びラッチ回路(L)17乃至19を含む。図2の信号多重化回路を含め以下において各実施例で説明する回路は、差動構成の回路であってよいし、或いは単相構成の回路であってもよい。以下の説明では、信号多重化回路は差動構成のものであるとするが、説明の便宜上、適宜一方の信号に着目することにより、単相の信号を入出力とする単相構成の回路の場合と同様の説明を行なう。また以下の説明では、信号多重化回路は2つの信号を多重化する構成である場合について説明するが、それ以上の数の信号を多重化する構成であっても構わない。
【0015】
分周回路11は、基本クロックである第1のクロック信号C1を分周して第2のクロック信号C2を生成する。なお各クロック信号は、実際には0度位相のクロック信号と180度位相のクロック信号とが対をなす差動クロック信号である。以下の説明では、説明の便宜上、適宜一方のクロック信号に着目することにより、単相のクロック信号の場合と同様の説明を行なう。
【0016】
第1のクロック信号C1は第1の信号伝搬経路12を伝搬し、第1の信号伝搬経路12を伝搬後の第1のクロック信号はC1’として示されている。信号伝搬経路12は、少なくともバッファ21を含み、更に、クロック信号を伝搬させる信号線が無視できない程度の遅延をもたらす場合にはその信号線をも含む。第1の信号伝搬経路12を伝搬することによりC1から遅延したC1’は、位相検出回路14及びフリップフロップ16に印加される。
【0017】
第2のクロック信号C2は第2の信号伝搬経路13を伝搬し、第2の信号伝搬経路13を伝搬後の第2のクロック信号はC2’として示されている。信号伝搬経路13は、少なくとも可変遅延回路22、バッファ23、及び90度遅延回路24を含み、更に、クロック信号を伝搬させる信号線が無視できない程度の遅延をもたらす場合にはその信号線をも含む。第2の信号伝搬経路13を伝搬することによりC2から遅延したC2’は、セレクタ回路15に印加される。また90度遅延回路24により90度遅延される前のクロック信号C3は、ラッチ回路17乃至19に印加される。
【0018】
ラッチ回路17は、クロック信号C3の180度位相位置に同期して入力データ信号ID1を取り込む。実際にはクロック信号C3は0度位相のクロック信号と180度位相のクロック信号とが対をなす差動クロック信号であるので、0度位相のクロック信号の立ち下がりエッジ及び180度位相のクロック信号の立ち上がりエッジが上記の180度位相位置に対応する。同様にしてラッチ回路19は、クロック信号C3の180度位相位置(0度位相のクロック信号の立ち下がりエッジ及び180度位相のクロック信号の立ち上がりエッジ)に同期して入力データ信号ID2を取り込む。またラッチ回路18は、クロック信号C3の0度位相位置(0度位相のクロック信号の立ち上がりエッジ及び180度位相のクロック信号の立ち下がりエッジ)に同期して、ラッチ回路17の出力データを取り込む。
【0019】
ラッチ回路18の出力であるデータ信号D1とラッチ回路19の出力であるデータ信号D2とが、セレクタ回路15に供給される。即ち、セレクタ回路15は、クロック信号C3の0度位相位置に同期したデータ遷移をするデータ信号D1と、クロック信号C3の180度位相位置に同期したデータ遷移をするデータ信号D2とを受け取る。セレクタ回路15は、第2の信号伝搬経路13を伝搬後の第2のクロック信号C2’に同期してデータ信号D1とデータ信号D2とを交互に選択してデータ信号D3として出力する。選択対象(多重化対象)の信号数が3つ以上であれば順番に選択して出力することになるが、この例のように選択対象の信号数が2つであれば、2つの信号を交互に選択して出力することになる。
【0020】
図3は、図2の信号多重化回路の動作の一例を示すタイミング図である。図3に示すように、セレクタ回路15の入力となるデータ信号D1とデータ信号D2とは、データの中心位置が互いにずれている。具体的には、データ信号D1の各データa1乃至a4のデータ中心位置は、信号伝搬経路13を伝搬後の第2のクロック信号C2’の90度位相位置に一致している。即ち、点線で示す0度位相のクロック信号の正のピーク位置及び実線で示す180度位相のクロック信号の負のピーク位置に一致している。またデータ信号D2の各データb0乃至b3のデータ中心位置は、信号伝搬経路13を伝搬後の第2のクロック信号C2’の270度位相位置に一致している。即ち、点線で示す0度位相のクロック信号の負のピーク位置及び実線で示す180度位相のクロック信号の正のピーク位置に一致している。
【0021】
セレクタ回路15は、クロック信号C2’の0度位相位置から180度位相位置の間はデータ信号D1を選択し、180度位相位置から360度位相位置の間はデータ信号D2を選択する。言葉を換えて言えば、点線で示す0度位相のクロック信号から実線で示す180度位相のクロック信号を引いた差分が正の部分ではデータ信号D1が選択され、当該差分が負の部分ではデータ信号D1が選択される。このようにして選択されたデータ信号D3が、各データ値b0,a1,b1,a2,b2,a3,b3,a4を有するものとして図3に示される。
【0022】
図2に戻り、フリップフロップ16は、第1の信号伝搬経路12を伝搬後の第1のクロック信号C1’に同期して、セレクタ回路15が出力するデータ信号D3を取り込む。この際、フリップフロップ16は、クロック信号C1’の例えば立ち下がりエッジ(或いは立ち上がりエッジ)の入力データを取り込んで1クロックサイクルの間保持するようなマスタースレーブ型であってよい。図3に、セレクタ回路15が出力するデータ信号D3に対して、フリップフロップ16の同期信号である第1の信号伝搬経路12を伝搬後の第1のクロック信号C1’が示される。実線で示すクロック信号の立ち上がりエッジ又は点線で示すクロック信号の立ち下がりエッジでデータ信号D3を取り込むことにより、データ信号をリタイミングする。これによりフリップフロップ16の出力信号は、各データのデータ長が等しい高品質な信号となる。
【0023】
セレクタ回路15の出力データ信号D3とリタイミング用のフリップフロップ16のクロック信号C1’との位相差は、このフリップフロップ16の入力部で最適な値であることが好ましい。即ち、フリップフロップ16の入力部において、データ信号D3のデータ中心の位置とクロック信号C1’の取り込みエッジとが一致していることが望ましい。具体的には、そのような一致状態が実現されるように、分周回路11の遅延、信号伝搬経路12の遅延、及び信号伝搬経路13の遅延等を考慮して、回路が設計されていることが望ましい。しかしながら、トランジスタ閾値の相対ばらつきなどによりトランジスタ毎の遅延差が発生し、更にこの遅延差は、回路動作時の温度や電源電圧の変化によっても変動してしまう。その結果、信号伝搬経路12と信号伝搬経路13との遅延等が変動し、データ信号D3とクロック信号C1’との位相差が変動してしまう。図3には、理想的なクロック信号C1’とタイミングのずれたクロック信号C1’とが示されている。データ信号D3のデータ中心の位置とずれたクロック信号C1’の取り込みエッジとの間には、θの位相差が存在する。
【0024】
そこで図2の信号多重化回路では、位相検出回路14により信号伝搬経路12を伝搬後の第1のクロック信号C1’と信号伝搬経路13を伝搬後の第2のクロック信号C2’との位相差θを検出する。そして、検出した位相差θが所望の値となるように可変遅延回路22の遅延量を調整する。以下に、図2の信号多重化回路の位相調整動作について説明する。
【0025】
前述のように、出力データ信号D3とリタイミング用のフリップフロップ16のクロック信号C1’との位相差が、このフリップフロップ16の入力部で最適な値であることが好ましい。ここでセレクタ回路15は差動構成であり、その選択動作は、クロック信号のHIGH又はLOWに同期して、入力信号をゲートに受ける差動対のトランジスタの一方に電流が流れることにより実現される。このセレクタ回路15において、クロック信号の同期タイミングから入力トランジスタを電流が流れる迄の遅延をT1とする。フリップフロップ16も同様に差動構成であり、その入力動作は、クロック信号の例えばHIGHに同期して、入力信号をゲートに受ける差動対のトランジスタの一方に電流が流れることにより実現される。セレクタ回路15とフリップフロップ16とで入力トランジスタの特性が略同一であるように設計すれば、フリップフロップ16においてクロック信号の同期タイミングから入力トランジスタを電流が流れる迄の遅延T2は上記のセレクタ回路15の遅延T1に等しい。この場合、セレクタ回路15の選択動作でT1遅れ、フリップフロップ16の入力動作で同じT1だけ遅れるので、遅延が相殺されて相対的な時間差はゼロになる。従って、このような場合には、データ信号D3とクロック信号C1’との位相差に着目する代りに、セレクタ回路15の同期クロックである第2のクロック信号C2’と、フリップフロップ16の同期クロックである第1のクロック信号C1’との位相差に着目すればよい。そしてこの第2のクロック信号C2’と第1のクロック信号C1’との位相差が所望の位相関係になっていればよい。図2の信号多重化回路の例の場合には、分周クロック信号C2’と基本クロック信号C1’とが、クロック信号C2’の位相換算で90度ずれていればよい。なお例えば図1のように90度遅延を用いない構成の場合であれば、分周クロック信号と基本クロック信号との位相差がゼロであればよい。
【0026】
位相検出回路14は、ミキサ回路25、ローパスフィルタ(LPF)26、及び比較器27を含む。ミキサ回路25は、第1の信号伝搬経路12を伝搬後の第1のクロック信号(基本クロック信号)C1’に第2の信号伝搬経路13を伝搬後の第2のクロック信号(分周クロック信号)C2’を少なくとも2回掛け合わせることにより出力信号を生成する。基本クロック信号C1’に分周クロック信号C2’を掛け合わせる回数は、分周率による。図2の構成例のように、2:1の多重化回路であり、分周クロック信号C2’の周波数が基本クロック信号C1’の1/2である場合には、2回掛け合わせればよい。
【0027】
基本クロック信号C1’をA1sin(2ωt+θ)とし、分周クロック信号C2’をA2sin(ωt)とする。基本クロック信号C1’に分周クロック信号C2’を1回掛け合わせると、その結果x1は以下のようになる。
【0028】
【数1】
また基本クロック信号C1’に分周クロック信号C2’を2回掛け合わせて得られる結果x2は、上記のx1に分周クロック信号C2’を掛け合わせることにより得られ、以下のようになる。
【0029】
【数2】
このx2が、ミキサ回路25の出力信号となる。
【0030】
ローパスフィルタ26は直流検出回路として機能し、ローパスフィルタリングによりミキサ回路25の出力信号の直流成分を検出する。即ち、このローパスフィルタ26の出力x3は、上記数2の最終項である−(1/4)A1A22sin(θ)に比例した値となる。比較器27は、直流検出回路であるローパスフィルタ26が検出した直流成分に応じて、第2の信号伝搬経路13の伝搬遅延量を制御する。具体的には、比較器27は、ローパスフィルタ26の出力x3と参照電圧Refとを比較し、比較結果に応じた出力信号を生成する。この比較器27の出力信号に応じて、信号伝搬経路13の可変遅延回路22が遅延量を調整する。
【0031】
参照電圧Refは、図2の信号多重化回路の例の場合には、分周クロック信号C2’と基本クロック信号C1’とがクロック信号C2’の位相換算で90度ずれていればよいので、フィードバック制御により90度の位相差をもたらすような値に設定される。前述のセレクタ回路15の選択動作の遅延T1とフリップフロップ16の入力動作の遅延T2とが異なる場合には、その差に応じて参照電圧Refを調整すればよい。この場合も、略90度の位相差となるようなフィードバック制御を行なうことになるが、目標となる位相差は90度から若干ずれることになる。
【0032】
なお図2の信号多重化回路の構成例では、可変遅延回路22が信号伝搬経路13に設けられているが、信号伝搬経路13ではなく信号伝搬経路12に設けられてもよい。この場合、比較器27の出力信号に応じて、信号伝搬経路12に設けられた可変遅延回路の遅延量を調整する。このように信号伝搬経路12及び信号伝搬経路13の少なくとも一方に可変遅延回路が挿入されていれば、この可変遅延回路22の遅延量を調整することで、信号伝搬経路12と信号伝搬経路13との相対的な伝搬遅延量を調整することができる。即ち、直流検出回路であるローパスフィルタ26が検出した直流成分に応じて、比較器27は、第1の信号伝搬経路12及び前記第2の信号伝搬経路13の少なくとも一方の伝搬遅延量を制御する。
【0033】
図4は、ミキサ回路25の構成の一例を示す図である。図4に示す構成は、ギルバートセルミキサであり、各々が差動信号である2つの入力信号IN1及びIN2同士を掛け合わせる回路である。図2に示すミキサ回路25は、掛算を2回実行するので、このギルバートセルミキサが2つ直列に設けられることになる。
【0034】
図4に示す回路は、NMOSトランジスタ31乃至36、抵抗素子37及び38、及び電流源39を含む。第1の差動増幅回路の差動入力対及び電流源であるトランジスタ31乃至33により、入力信号IN2に対して入力信号IN1の正極性側の信号で重み付けする。また第2の差動増幅回路の差動入力対及び電流源であるトランジスタ34乃至36により、入力信号IN2に対して入力信号IN1の負極性側の信号で重み付けする。第1の差動増幅回路の電流と第2の差動増幅回路の電流とを抵抗素子37及び38で重ね合わせることにより、入力信号IN1とIN2との掛算に相当する電圧が出力信号OUTとして得られる。
【0035】
図5は、可変遅延回路22の構成の一例を示す図である。図5に示す可変遅延回路22は位相補間器であり、異なる位相のクロック信号同士を重ね合わせることにより、所望の位相のクロック信号を生成する。この場合、例えば、図2に示す分周回路11が、各位相が0度、90度、180度、270度である4相のクロック信号を生成する。互いに逆位相である0度のクロック信号と180度のクロック信号との一対のクロック信号が第1の差動クロックとなり、互いに逆位相である90度のクロック信号と270度のクロック信号との一対のクロック信号が第2の差動クロックとなる。第1の差動クロックは0度位相であり、第2の差動クロックは90度位相である。
【0036】
図5の可変遅延回路22は、重み付け回路41及び42、容量素子43、及び比較器44を含む。重み付け回路41は、0度位相の入力クロック信号INC1の振幅をx倍に重み付けする。重み付け回路42は、90度位相の入力クロック信号INC2の振幅を1−x倍に重み付けする。ここでxは、0以上1以下の値をとる。重み付け回路41からはx・INC1の電流が出力され、重み付け回路42からは(1−x)・INC2の電流が出力され、この合計電流x・INC1+(1−x)INC2により容量素子43に電荷が蓄積される。ここでINC1及びINC2がそれぞれ矩形波であるとする。1つの矩形波により容量素子43に電荷が蓄積されて現れる電圧波形は三角波となるので、x・INC1+(1−x)INC2により容量素子43に電荷が蓄積されると、容量素子43の電圧は重み付けされた2つの三角波を足し合わせた波形となる。
【0037】
図6は、重み付けされた2つの三角波の足し合わせを示す図である。図6において、0度位相の入力クロック信号に対応する容量素子43の電圧は三角波電圧cs(t)であり、90度位相の入力クロック信号に対応する容量素子43の電圧は三角波電圧sn(t)である。この三角波電圧cs(t)をx倍に重み付けし、三角波電圧sn(t)を(1−x)倍に重み付けし、両者を足し合わせると、(1−x)sn(t)+xcs(t)として示す電圧波形が得られる。
【0038】
図5に戻り、比較器44は容量素子43の電圧と参照電圧とを比較することにより、両者の大小関係に応じてHIGH又はLOWとなる電圧信号を生成する。なお実際には2つの差動クロック同士の足し合わせを想定しているので、容量素子43として2つの容量素子が設けられ、一方に正極性側の電圧波形が現れ、もう一方に負極性側の電圧波形が現れる構成であってよい。この場合、比較器44は、正極性側の電圧と負極正側の電圧とを比較し、両者の大小関係に応じてHIGH又はLOWとなる電圧信号を生成してよい。
【0039】
図7は、位相検出回路の一般的な構成の一例を示す図である。図2に示す信号多重化回路は2:1に信号を多重化する構成であり、位相検出回路14のミキサ回路25は2回掛算を実行する構成となっている。一般にm:1に信号を多重化する回路の場合には、位相検出回路のミキサ回路でm回の掛算を実行することにより、位相差θに依存する直流成分が出現する。
【0040】
図7の位相検出回路51は、ミキサ回路52、ローパスフィルタ(LPF)53、及び比較器54を含む。ミキサ回路52は、第1のクロック信号(基本クロック信号)C1’に第2のクロック信号(分周クロック信号)C2’をm回掛け合わせることにより出力信号xmを生成する。具体的には、ミキサ回路52は、複数m個のミキサ(例えば図4のギルバートセルミキサ)52−1乃至52−mを含む。ミキサ52−1は、第1のクロック信号C1’に第2のクロック信号C2’を掛け合わせて、積算結果x1を得る。次のミキサ52−1は、前段の積算結果x1に第2のクロック信号C2’を掛け合わせて、積算結果x2を得る。以下同様にして、m段目のミキサ52−mは、前段の積算結果xm−1に第2のクロック信号C2’を掛け合わせて、積算結果xmを得る。基本クロック信号C1’の周波数をmωとし、分周クロック信号C2’の周波数をωとすると、クロック信号C2’を1回掛け合わせる毎に、前段の信号に含まれる周波数とクロック信号C2’の周波数ωとの和の周波数成分及び差の周波数成分が生成される。ここで差の周波数成分に着目すれば、クロック信号C2’を1回掛け合わせる毎に、周波数ωを引いていくことができる。従って、m回の掛算を実行することにより、基本クロック信号C1’の周波数mωからωをm回減算して、周波数0に相当する項として、位相に応じた直流成分を生成することができる。
【0041】
ローパスフィルタ53は直流検出回路として機能し、ローパスフィルタリングによりミキサ回路52の出力信号の直流成分を検出する。このローパスフィルタ53の出力は、第1のクロック信号C1’と第2のクロック信号C2’との位相差に依存した値となる。比較器54は、直流検出回路であるローパスフィルタ53が検出した直流成分に応じて、C1’の信号伝搬経路及びC2’の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する。この伝搬遅延量の制御は、図2に示す構成と同様にして行なえばよい。
【0042】
図8は、信号分離回路の構成の一例を示す図である。図8の信号分離回路は、分周回路61、信号伝搬経路62、信号伝搬経路63、位相検出回路64、フリップフロップ(F/F)65乃至70を含む。以下の説明では、信号分離回路が入力信号を一段毎に2つの信号に分離する構成である場合について説明するが、それ以上の数の信号に分離する構成であっても構わない。
【0043】
分周回路61は、基本クロックである第1のクロック信号C1を分周して第2のクロック信号C2を生成する。各クロック信号は、実際には0度位相のクロック信号と180度位相のクロック信号とが対をなす差動クロック信号である。以下の説明では、説明の便宜上、適宜一方のクロック信号に着目することにより、単相のクロック信号の場合と同様の説明を行なう。
【0044】
第1のクロック信号C1は第1の信号伝搬経路62を伝搬し、第1の信号伝搬経路62を伝搬後の第1のクロック信号はC1’として示されている。信号伝搬経路62は、少なくともバッファを含み、更に、クロック信号を伝搬させる信号線が無視できない程度の遅延をもたらす場合にはその信号線をも含む。第1の信号伝搬経路62を伝搬することによりC1から遅延したC1’は、フリップフロップ65及び66に印加される。
【0045】
第2のクロック信号C2は第2の信号伝搬経路63を伝搬し、第2の信号伝搬経路63を伝搬後の第2のクロック信号はC2’及びC3’として示されている。ここで分周回路61は、各位相が0度、90度、180度、270度である4相のクロック信号として、第2のクロック信号C2を生成する。互いに逆位相である0度のクロック信号と180度のクロック信号との一対のクロック信号が第1の差動クロックとなり、互いに逆位相である90度のクロック信号と270度のクロック信号との一対のクロック信号が第2の差動クロックとなる。クロック信号C2’は0度位相である第1の差動クロックであり、クロック信号C3’は90度位相である第2の差動クロックである。
【0046】
信号伝搬経路63は、少なくとも可変遅延回路72及びバッファを含み、更に、クロック信号を伝搬させる信号線が無視できない程度の遅延をもたらす場合にはその信号線をも含む。第2の信号伝搬経路63を伝搬することによりC2から遅延したC2’は、フリップフロップ67及び68に印加される。第2の信号伝搬経路63を伝搬することによりC2から遅延したC3’は、フリップフロップ69及び70に印加される。
【0047】
フリップフロップ66は、第1の信号伝搬経路62を伝搬後の第1のクロック信号C1’の立ち上がりエッジ(0度位相位置)で入力データ信号D1を取り込む。フリップフロップ65は、第1の信号伝搬経路62を伝搬後の第1のクロック信号C1’の立ち下がりエッジ(180度位相位置)で入力データ信号D1を取り込む。フリップフロップ68は、第2の信号伝搬経路63を伝搬後の第2のクロック信号C2’の立ち上がりエッジ(0度位相位置)でフリップフロップ65の出力D2を取り込む。フリップフロップ67は、第2の信号伝搬経路63を伝搬後の第2のクロック信号C2’の立ち下がりエッジ(180度位相位置)でフリップフロップ65の出力D2を取り込む。同様に、フリップフロップ70は、第2の信号伝搬経路63を伝搬後の第2のクロック信号C3’の立ち上がりエッジ(90度位相位置)でフリップフロップ66の出力D3を取り込む。フリップフロップ69は、第2の信号伝搬経路63を伝搬後の第2のクロック信号C3’の立ち下がりエッジ(270度位相位置)でフリップフロップ66の出力D3を取り込む。
【0048】
図9は、図8の信号分離回路の動作の一例を示すタイミング図である。入力データ信号D1は、一連のデータb0,a1,b1,a2,b2,a3,b3,a4を含む。図8のフリップフロップ66がクロック信号C1’の立ち上がりエッジで入力信号D1を取り込むことにより、データ信号D3がフリップフロップ出力として得られる。データ信号D3は、図9に示すように、D1の一個おきのデータb0,b1,b2,b3を含む。また図8のフリップフロップ65がクロック信号C1’の立ち下がりエッジで入力信号D1を取り込むことにより、データ信号D2がフリップフロップ出力として得られる。データ信号D2は、図9に示すように、D1の一個おきのデータa1,a2,a3,a4を含む。このようにしてフリップフロップ一段の信号分離により、入力データ信号D1が2つのデータ信号D2及びD3に分離される。図9のデータ信号D2及びD3が更に分離可能である場合には、図8のフリップフロップ67乃至70により、それぞれのデータ信号を更に2つに分離する。
【0049】
図8に戻り、フリップフロップ65の出力データ信号D2とフリップフロップ67及び68のクロック信号C2’との位相差は、後段のフリップフロップ67及び68の入力部で最適な値であることが好ましい。即ち、フリップフロップ67及び68の入力部において、データ信号D2のデータ中心の位置とクロック信号C2’の取り込みエッジとが一致していることが望ましい。そこで図8の信号分離回路では、位相検出回路64により信号伝搬経路62を伝搬後の第1のクロック信号C1’と信号伝搬経路63を伝搬後の第2のクロック信号C2’との位相差を検出する。そして、検出した位相差が所望の値となるように可変遅延回路72の遅延量を調整する。この位相検出回路64の構成は位相検出回路14の構成と同様であり、遅延量の制御方法は、図2の信号多重化回路で説明した遅延量の制御方法と同様である。
【0050】
図10は、信号伝送システムの構成の一例を示す図である。図10の信号伝送システムは、送信機81、受信機82、及び伝送路83を含む。送信機81が送信する信号は、伝送路83を介して伝送される。伝送路83を介して伝送された信号は、受信機82により受信される。
【0051】
送信機61は、内部回路91、タイミング発生回路92、x:1の信号多重回路93、及び出力バッファ94を含む。内部回路91により生成されたx個のデータ信号が、タイミング発生回路92により生成されたクロック信号に同期して、信号多重回路93によりx:1に多重化される。多重化後の信号は、出力バッファ94により増幅されて伝送路83に向けて送信される。ここで出力バッファ94は送信側での等化処理を行なうようなバッファであってよい。信号多重回路93は、2:1多重化回路を複数段繋げたツリー構造により、x:1の多重化処理を行う。この2:1多重化回路として、例えば図2に示した信号多重化回路を用いることができる。
【0052】
受信機62は、入力バッファ95、信号分離回路96、タイミング発生回路97、及び内部回路98を含む。入力バッファ95は、伝送路83を介して受信した信号を増幅するとともに、等化処理を行い波形整形する。タイミング発生回路97は、受信信号のデータ遷移に基づいてクロック信号のタイミングを抽出し、クロック信号を再生する。信号分離回路96は、1:xに受信データを分離(非多重化)することにより、x個の個々の信号を生成する。分離されたx個の信号は内部回路98に供給される。この信号分離回路96の一部として、例えば図8に示した信号分離回路を用いることができる。
【0053】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【0054】
なお本願発明は以下の内容を含むものである。
(付記1)
第1のクロック信号を分周して第2のクロック信号を生成する分周回路と、
前記第1のクロック信号が伝搬する第1の信号伝搬経路と、
前記第2のクロック信号が伝搬する第2の信号伝搬経路と、
前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号に前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号を少なくとも2回掛け合わせることにより出力信号を生成するミキサ回路と、
前記ミキサ回路の前記出力信号の直流成分を検出する直流検出回路と、
前記直流検出回路が検出した前記直流成分に応じて前記第1の信号伝搬経路及び前記第2の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する制御回路と
を含むことを特徴とする集積回路。
(付記2)
前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号に同期して第1のデータ信号と第2のデータ信号とを交互に選択して第3のデータ信号として出力するセレクタ回路と、
前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号に同期して前記セレクタ回路が出力する前記第3のデータ信号を取り込むフリップフロップと
を更に含むことを特徴とする付記1記載の集積回路。
(付記3)
前記制御回路は、前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号に対して、前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号が、前記第2のクロック信号の位相にして略90度ずれるように制御することを特徴とする付記2記載の集積回路。
(付記4)
前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号の立ち上がりエッジで第1のデータ信号を取り込む第1のフリップフロップと、
前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号の立ち下がりエッジで前記第1のデータ信号を取り込む第2のフリップフロップと、
前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号の立ち上がりエッジで前記第1のフリップフロップの出力を取り込む第3のフリップフロップと、
前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号の立ち下がりエッジで前記第1のフリップフロップの出力を取り込む第4のフリップフロップと
を更に含むことを特徴とする付記1記載の集積回路。
(付記5)
第1のクロック信号を分周して第2のクロック信号を生成し、
第1の信号伝搬経路を伝搬後の前記第1のクロック信号に第2の信号伝搬経路を伝搬後の前記第2のクロック信号を少なくとも2回掛け合わせ、
前記掛け合わせにより得られた信号の直流成分を検出し、
前記直流成分に応じて前記第1の信号伝搬経路及び前記第2の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する
各段階を含むことを特徴とする位相制御方法。
(付記6)
送信機と、
前記送信機が送信した信号を受信する受信器と、
を含み、前記送信機は、
第1のクロック信号を分周して第2のクロック信号を生成する分周回路と、
前記第1のクロック信号が伝搬する第1の信号伝搬経路と、
前記第2のクロック信号が伝搬する第2の信号伝搬経路と、
前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号に前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号を少なくとも2回掛け合わせることにより出力信号を生成するミキサ回路と、
前記ミキサ回路の前記出力信号の直流成分を検出する直流検出回路と、
前記直流検出回路が検出した前記直流成分に応じて前記第1の信号伝搬経路及び前記第2の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する制御回路と
前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号に同期して第1のデータ信号と第2のデータ信号とを交互に選択して第3のデータ信号として出力するセレクタ回路と、
前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号に同期して前記セレクタ回路が出力する前記第3のデータ信号を取り込むフリップフロップと
を含み、前記フリップフロップの出力を前記送信機から送信することを特徴とする信号伝送システム。
(付記7)
前記制御回路は、前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号に対して、前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号が、前記第2のクロック信号の位相にして略90度ずれるように制御することを特徴とする付記6記載の信号伝送システム。
【符号の説明】
【0055】
11 分周回路
12 信号伝搬経路
13 信号伝搬経路
14 位相検出回路
15 セレクタ回路
16 フリップフロップ
17〜19 ラッチ回路
22 可変遅延回路
25 ミキサ回路
26 ローパスフィルタ
27 比較器
【特許請求の範囲】
【請求項1】
第1のクロック信号を分周して第2のクロック信号を生成する分周回路と、
前記第1のクロック信号が伝搬する第1の信号伝搬経路と、
前記第2のクロック信号が伝搬する第2の信号伝搬経路と、
前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号に前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号を少なくとも2回掛け合わせることにより出力信号を生成するミキサ回路と、
前記ミキサ回路の前記出力信号の直流成分を検出する直流検出回路と、
前記直流検出回路が検出した前記直流成分に応じて前記第1の信号伝搬経路及び前記第2の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する制御回路と
を含むことを特徴とする集積回路。
【請求項2】
前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号に同期して第1のデータ信号と第2のデータ信号とを交互に選択して第3のデータ信号として出力するセレクタ回路と、
前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号に同期して前記セレクタ回路が出力する前記第3のデータ信号を取り込むフリップフロップと
を更に含むことを特徴とする請求項1記載の集積回路。
【請求項3】
前記制御回路は、前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号に対して、前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号が、前記第2のクロック信号の位相にして略90度ずれるように制御することを特徴とする請求項2記載の集積回路。
【請求項4】
前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号の立ち上がりエッジで第1のデータ信号を取り込む第1のフリップフロップと、
前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号の立ち下がりエッジで前記第1のデータ信号を取り込む第2のフリップフロップと、
前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号の立ち上がりエッジで前記第1のフリップフロップの出力を取り込む第3のフリップフロップと、
前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号の立ち下がりエッジで前記第1のフリップフロップの出力を取り込む第4のフリップフロップと
を更に含むことを特徴とする請求項1記載の集積回路。
【請求項5】
第1のクロック信号を分周して第2のクロック信号を生成し、
第1の信号伝搬経路を伝搬後の前記第1のクロック信号に第2の信号伝搬経路を伝搬後の前記第2のクロック信号を少なくとも2回掛け合わせ、
前記掛け合わせにより得られた信号の直流成分を検出し、
前記直流成分に応じて前記第1の信号伝搬経路及び前記第2の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する
各段階を含むことを特徴とする位相制御方法。
【請求項1】
第1のクロック信号を分周して第2のクロック信号を生成する分周回路と、
前記第1のクロック信号が伝搬する第1の信号伝搬経路と、
前記第2のクロック信号が伝搬する第2の信号伝搬経路と、
前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号に前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号を少なくとも2回掛け合わせることにより出力信号を生成するミキサ回路と、
前記ミキサ回路の前記出力信号の直流成分を検出する直流検出回路と、
前記直流検出回路が検出した前記直流成分に応じて前記第1の信号伝搬経路及び前記第2の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する制御回路と
を含むことを特徴とする集積回路。
【請求項2】
前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号に同期して第1のデータ信号と第2のデータ信号とを交互に選択して第3のデータ信号として出力するセレクタ回路と、
前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号に同期して前記セレクタ回路が出力する前記第3のデータ信号を取り込むフリップフロップと
を更に含むことを特徴とする請求項1記載の集積回路。
【請求項3】
前記制御回路は、前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号に対して、前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号が、前記第2のクロック信号の位相にして略90度ずれるように制御することを特徴とする請求項2記載の集積回路。
【請求項4】
前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号の立ち上がりエッジで第1のデータ信号を取り込む第1のフリップフロップと、
前記第1の信号伝搬経路を伝搬後の前記第1のクロック信号の立ち下がりエッジで前記第1のデータ信号を取り込む第2のフリップフロップと、
前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号の立ち上がりエッジで前記第1のフリップフロップの出力を取り込む第3のフリップフロップと、
前記第2の信号伝搬経路を伝搬後の前記第2のクロック信号の立ち下がりエッジで前記第1のフリップフロップの出力を取り込む第4のフリップフロップと
を更に含むことを特徴とする請求項1記載の集積回路。
【請求項5】
第1のクロック信号を分周して第2のクロック信号を生成し、
第1の信号伝搬経路を伝搬後の前記第1のクロック信号に第2の信号伝搬経路を伝搬後の前記第2のクロック信号を少なくとも2回掛け合わせ、
前記掛け合わせにより得られた信号の直流成分を検出し、
前記直流成分に応じて前記第1の信号伝搬経路及び前記第2の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する
各段階を含むことを特徴とする位相制御方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図2】
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【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【公開番号】特開2011−228958(P2011−228958A)
【公開日】平成23年11月10日(2011.11.10)
【国際特許分類】
【出願番号】特願2010−97318(P2010−97318)
【出願日】平成22年4月20日(2010.4.20)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
【公開日】平成23年11月10日(2011.11.10)
【国際特許分類】
【出願日】平成22年4月20日(2010.4.20)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
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