説明

集積回路技術におけるシリサイド化スペーサ

集積回路(100)の形成方法(900)およびその構造を提供する。半導体基板(102)上にゲート誘電体(104)が形成され、ゲート誘電体(104)上にゲート(106)が形成される。半導体基板(102)に浅いソース/ドレイン接合部(304)(306)が形成される。ゲート(106)の周りに側壁スペーサ(402)を形成する。この側壁スペーサ(402)を使用して、半導体基板(102)中に深いソース/ドレイン接合部(504)(506)が形成される。浅いソース/ドレイン接合部および深いソース/ドレイン接合部(504)(506)を形成した後、側壁スペーサ(402)上にシリサイドスペーサ(610)を形成する。シリサイドスペーサ(610)に隣接する深いソース/ドレイン接合部(504)(506)上にシリサイド(604)(606)を形成し、半導体基板(102)上に誘電体層(702)をたい積する。その後、誘電体層(702)においてシリサイド(604)(606)へのコンタクトを形成する。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般的に半導体技術に関し、さらに詳しくは、半導体デバイスにおけるシリサイド化に関する。
【背景技術】
【0002】
現在、生活のほとんどあらゆる面で電子製品が使用されており、これらの電子製品の中核をなすものが集積回路である。集積回路は、CDプレーヤーやカメラから電子レンジまであらゆるものに使用されている。
現在、生活のほとんどあらゆる面で電子製品が使用されており、これらの電子製品の中核をなすものが、集積回路である。集積回路は、航空機やテレビ受像機から腕時計まであらゆるものに使用されている。
【0003】
半導体ウェーハ完成品を製造するために、数百、場合によっては、数千もの精密制御プロセスを調整する必要がある極めて複雑なシステムによって、シリコンウェーハ中およびシリコンウェーハ上に集積回路が作られる。半導体ウェーハ完成品の各々は、数百から数万の集積回路を有し、各々には数百または数千ドルの価値がある。
【0004】
集積回路は、数百または数百万の個々のコンポーネントから構成されている。1つの一般的なコンポーネントは、半導体集積回路である。現在使用されている最も一般的かつ重要な半導体技術はシリコンベースのものであり、最も好ましいシリコンベースの半導体デバイスは、相補型金属酸化膜半導体(CMOS:Complementary Metal Oxide Semiconductor)集積回路である。
【0005】
CMOS集積回路の主要な要素は、一般的に、集積回路部分を遮断する浅いトレンチ酸化物分離領域を有するシリコン基板からなる。この集積回路部分は、シリコン基板上に、酸化シリコンゲート上のポリシリコンゲート、いわゆるゲート酸化物を含む。ポリシリコンゲートの両側のシリコン基板は、導電性になるようにわずかにドープされる。シリコン基板の低ドープ領域を、「浅いソース/ドレイン接合部」と呼び、これは、ポリシリコンゲート下方のチャネル領域によって分離される。ポリシリコンゲートの側部にある「側壁スペーサ」と呼ばれる湾曲した酸化シリコンまたは窒化シリコンスペーサにより、さらなるドーピングがたい積して、「深いソース/ドレイン接合部」と呼ばれる浅いソース/ドレイン接合部のより高ドープの領域を形成できる。浅いおよび深いソース/ドレイン接合部を、総称して「ソース/ドレイン接合部」と呼ぶ。
【0006】
集積回路を完成するために、ポリシリコンゲート、湾曲した側壁スペーサおよびシリコン基板を覆うように酸化シリコン誘電体層がたい積される。集積回路に電気的接続を与えるように、酸化シリコン誘電体層において、ポリシリコンゲートおよびソース/ドレイン接合部まで開口部がエッチングされる。この開口部は金属で充填され、電気コンタクトを形成する。集積回路を完成するために、コンタクトは、誘電材料の外側へのさらなる誘電材料レベルにあるさらなる配線レベルに接続される。
【0007】
動作中、ポリシリコンゲートに対するゲートコンタクトへの入力信号が、一方のソース/ドレインコンタクトから一方のソース/ドレイン接合部、他方のソース/ドレイン接合部へのチャネルを介して、他方のソース/ドレインコンタクトへの電流の流れを制御する。
【0008】
半導体ウェーハのシリコン基板上にゲート酸化物層を熱成長させ、ゲート酸化物層上にポリシリコン層を形成することによって、集積回路が製造される。酸化物層およびポリシリコン層は、それぞれゲート酸化物およびポリシリコンゲートを形成するために、パターン化されエッチングされる。このゲート酸化物およびポリシリコンゲートは次に酸化物ライナーによって被覆され、シリコン基板の表面にホウ素またはリン不純物原子をイオン注入することによって、浅いソース/ドレイン領域を形成すべく、マスクとして使用される。このイオン注入の後、700℃を超える高温アニールにより、浅いソース/ドレイン接合部を形成するために、注入した不純物原子を活性化する。
【0009】
ゲート酸化物およびポリシリコンゲートの側面の周りに側壁スペーサを形成するために、窒化シリコン層がたい積されエッチングされる。側壁スペーサ、ゲート酸化物およびポリシリコンゲートは、ホウ素やリン不純物原子を、浅いソース/ドレイン接合部内およびこれらの接合部を介してシリコン基板の表面内にイオン注入することによって、従来のソース/ドレイン領域に対してマスクとして使用される。イオン注入後、再度、700℃を超える高温アニールにより、S/D接合部を形成するために、注入された不純物原子を活性化する。
【0010】
集積回路の形成後、集積回路上に酸化シリコン誘電体層がたい積され、ソース/ドレイン接合部およびポリシリコンゲートまでコンタクト開口部がエッチングされる。次いでこのコンタクト開口部は導電性金属で充てんされ、他の層間絶縁層(ILD)に導電ワイヤを形成することによって相互接続される。
【0011】
集積回路のサイズの小型化に伴い、金属コンタクトとシリコン基板またはポリシコンとの間の電気抵抗が、集積回路の性能に悪影響を及ぼすレベルまで高まることが分かっている。電気抵抗を低下させるためには、金属コンタクトとシリコン基板またはポリシリコンとの間に、遷移材料を形成する。最良の遷移材料は、コバルトシリサイド(Cosi2)およびチタンシリサイド(TiSi2)であることが分かっている。
【0012】
シリサイドは、ソース/ドレイン接合部およびポリシリコンゲートの上方のシリコン基板上に、薄いコバルトまたはチタン層を最初に適用することによって形成される。800℃を超える温度で1つ以上のアニールステップにこの半導体ウェーハを晒し、これによりコバルトまたはチタンをシリコンおよびポリシリコンと選択的に反応させて金属シリサイドを形成する。このプロセスを一般的に、「シリサイド化」と呼ぶ。浅いトレンチ酸化物および側壁スペーサは、シリサイドを形成するように反応しないので、このシリサイドは、ソース/ドレイン接合部およびポリシリコンゲート上に整合される。このため、このプロセスを「自己整合シリサイド化」、いわゆる「サリサイド化」とも呼ぶ。
【0013】
しかしながら、既存のシリサイド化およびサリサイド化によって、金属コンタクトをシリコンに接続することについての問題のすべてが解消されているわけではない。
【0014】
これらの問題は、ゲート−ソース/ドレイン接合部のショート回路を含むが、これに限定されるものではない。
【0015】
長期にわたってこれらの問題の解決策が必要とされているが、従来の研究開発では何ら解決策が教示または提示されておらず、したがって、これらの問題の解決策は、当業者が長年成し遂げられなかったものである。
【発明の開示】
【0016】
本発明は、集積回路を形成する方法およびその構造を提供する。半導体基板上にゲート誘電体(104)を形成し、このゲート誘電体上にゲートを形成する。半導体基板に浅いソース/ドレイン接合部を形成する。ゲートの周りに側壁スペーサを形成する。この側壁スペーサを使用して半導体基板に深いソース/ドレイン接合部を形成する。浅いソース/ドレイン接合部および深いソース/ドレイン接合部を形成した後、側壁スペーサ上にシリサイドスペーサを形成する。シリサイドスペーサに隣接する深いソース/ドレイン接合部上に、シリサイドを形成する。半導体基板上に誘電体層をたい積する。それから、誘電体層においてシリサイドへのコンタクトを形成する。
このようにして、ゲートとソース/ドレイン接合部間の短絡問題を解決する。
【0017】
本発明のいくつかの実施形態には、上述したものに加え、またはそれらの代わりに他の利点がある。これらの利点は、添付の図面を参照しながら以下の詳細な記載を読むことにより、当業者らに明らかになるであろう。
【発明を実施するための最良の形態】
【0018】
以下の記載において、本発明の完全な理解が得られるように、細部の説明を多数記載する。しかしながら、これらの詳細を用いずに本発明が実施できることは、当業者には明らかであろう。本発明を不明瞭にしないためにも、いくつかの既知の構成およびプロセスステップは詳細には開示していない。さらに、装置の実施形態を示す図面は、部分的概略図であり、一定の縮尺で描かれたものではなく、特に、寸法の一部は明確に表すためのものであって、図面において誇張して表されたものもある。同一の番号は、すべての図面において、同一の要素に関して使用される。
【0019】
本願明細書において使用される「水平(horizontal)」という用語は、基板またはウェハに対して平行な面として定義される。「垂直(vertical)」という用語は、すでに定義した水平に対して垂直な方向をさす。「〜の上に(on)」、「〜の上方に(above)」、「〜の下方に(below)」、「下部(bottom)」、「上部(top)」、「側部(side)」(「側壁」のように)、「より高い(higher)」、「より低い(lower)」、「〜の上に(over)」および「〜の下に(under)」などの用語は、水平面に対して定義される。
【0020】
図1は、本発明による製造の中間ステージにある集積回路100を示す。
【0021】
この中間ステージを形成するために、シリコンなどの材料からなる半導体基板102上に酸化シリコンなどのゲート誘電体層をたい積し、このゲート誘電体層上にポリシリコンなどの導電性ゲート層をたい積する。これらの層は、ゲート誘電体層104およびゲート106を形成するようにパターン化されエッチングされる。半導体基板120は、浅いトレンチ分離(STI:shallow trench isolation)108を形成するためにさらにパターン化され、エッチングされ、酸化シリコン材料で充填される。
【0022】
図2は、図1に示される構造の上側にライナー202をたい積した状態を示す。ライナー202は、通常酸化シリコンで形成され、半導体基板102、ゲート誘電体104およびゲート106およびSTI108を覆う。ライナー202は、エッチストップ材料または注入保護材料からなり得る。
【0023】
図3は、浅いソース/ドレイン接合部304および306を形成すべく、図2に示される構造にイオン注入302を行っている状態を示す。
【0024】
ゲート106およびゲート誘電体104は、半導体基板102の表面にホウ素またはリンの不純物原子のイオン注入302によって、浅いソース/ドレイン接合部304および306を形成するためのマスクとして作用する。イオン注入302の後、700℃を超える高温アニールにより注入された不純物原子を活性化して、浅いソース/ドレイン接合部304および306を形成する。
【0025】
図4は、側壁スペーサ402および浅いソース/ドレインライナー404の形成後における図3の構造を示す。
【0026】
通常窒化シリコンで形成される側壁スペーサ層が、側壁スペーサ402の湾曲形状を形成するようにたい積され、エッチングされる。
この側壁スペーサ402のエッチングはまた、図2のライナー202をエッチングするとともに浅いソース/ドレイン領域上にライナー202を残し、浅いソース/ドレインライナー404を形成する。
【0027】
深いソース/ドレイン接合部504および506を形成すべく、図4に示される構造にイオン注入502を行っている状態を示す。
【0028】
側壁スペーサ402、ゲート106およびSTI108は、ホウ素やリンの不純物原子を、それぞれ浅いソース/ドレイン領域304および306内およびこれらの接合部を介して半導体基板102の表面中へのイオン注入502によって、深いソース/ドレイン領域を形成するためのマスクとして作用する。イオン注入502の後、再度注入された不純物原子を活性化するために700℃を超える高温アニールを行うことにより、深いソース/ドレイン接合部504および506を形成する。
【0029】
図6に、本発明による、それぞれシリサイド604、606および608と呼ばれるシリサイドの層の形成時に使用されるたい積プロセス602を示す。
シリサイド604および606は、それぞれ深いソース/ドレイン接合部504および506上にわたり、半導体基板102のシリコンに対して形成され、シリサイド608は、ゲート106のポリシリコンに対して形成される。
【0030】
シリサイドを形成するには3つの方法がある。
第1つの技術においては、たい積プロセス602により、露出されたシリコン部分(単結晶および多結晶シリコンの両方)上に純金属をたい積する。その後、金属はシリコンと反応し、第1の相の金属リッチシリサイドとして知られているものを形成する。次いで、反応していない金属を除去し、その後既存の第1の相の生成物が下地のシリコンと再度反応し、第2の相であるシリコンリッチシリサイドを形成する。
第2の技術においては、たい積プロセス602は、金属およびシリコンの両方を露出したシリコンに同時蒸着することを伴う。金属およびシリコンの両方は、例えば、電子ビームによって気化される。次いで、気化された蒸気は、ウェーハ上へシリコン全体にわたって引き込まれる。
第3の技術においては、たい積プロセス602には金属およびシリコンの両方をシリコン表面に同時スパッタリングが含まれる。同時スパッタリングは、金属およびシリコン材料を複合ターゲットまたは別々のターゲットから物理的に取り除いた後、複合材料をウェハの方へ向けることが必要である。
【0031】
浅いソース/ドレイン接合部、例えば、接合部深さがおよそ1000オングストローム(Å)を有する最新の半導体デバイスでは、従来のサリサイド化プロセスが問題となっている。特に、このようなサリサイド化プロセス中には既存のソース/ドレイン領域の一部が消費されてしまう。
【0032】
コバルトが耐熱金属として使用される場合、金属シリサイド化されるプロセスではその厚みの約2倍のシリコンを消費する。例えば、100Åのコバルト層では約103Åのシリコンを消費する。このような消費は、ソース/ドレイン接合部に存在するドーパントを低減させるように作用し、ソース/ドレイン接合部の電気性能特徴に悪影響を及ぼすこともあり、最終的に、集積回路の性能を劣化してしまう。
【0033】
耐熱金属がチタンである場合、集積回路の小型化に伴って側壁スペーサが小さくなるため、金属コンタクト間にチタンシリサイドが形成されることで、ポリシリコンゲートとソース/ドレイン接合部との間に静電結合された、または完全に導電性の経路が生じ、同様に、集積回路の性能が劣化してしまう。
【0034】
本発明は、さまざまなメタルシリサイドとともに使用することができるが、ニッケルシリサイドが多くの望ましい特徴を有することが分かっている。
【0035】
しかしながら、ニッケルシリサイドでは、ゲートとソース/ドレイン間の短絡という問題があることがさらに知られている。この短絡は、浅いソース/ドレイン・ライナー404の下の、半導体基板102の表面に沿った深いソース/ドレイン接合部504、506からゲート絶縁層104へのニッケルシリサイドの拡散が原因であることが発見されている。
【0036】
図5の構造にさらなるスペーサ層を加え、このスペーサ層をシリサイド化スペーサ610として形成することによって、シリサイドがゲート106に拡散することを防ぐことにより、短絡問題をなくすことが可能であることが発見されている。
【0037】
ソース/ドレイン接合部304、306、504および506が形成され、また、浅いソース/ドレイン・ライナー404および側壁スペーサ402が形成された後、シリサイド化スペーサ610が形成されるので、このプロセスは、通常の半導体プロセスに簡単に追加することができ、また、集積回路の性能に影響を与えない。
【0038】
さらなる実施形態の一例においては、浅いソース/ドレイン・ライナー404は、この処理中の早い段階で除去される。また、側壁スペーサ402はゲート106および半導体基板102のすぐ上にある。
短絡に至るまでの拡散距離が増加したことから、短絡が生じにくくなっている。
【0039】
浅いソース/ドレイン・ライナー404または側壁スペーサ402が、800Åの第1間隔にわたり半導体基板102と接している実施形態においては、シリサイド化スペーサ610は、700Åの第2間隔にわたり半導体基板102と接することになるであろう(すなわち、この第1間隔は第2間隔よりも大きい)。
【0040】
浅いソース/ドレイン・ライナー404または側壁スペーサ402が、第1間隔にわたり半導体基板102に接しており、シリサイド化スペーサ610が、第1間隔以上である第2間隔にわたり半導体基板102と接していることが望ましい。
しかしながら、この第1間隔は深いソース/ドレイン接合部504および506の所望のインプラント位置によって決定され、第2間隔は集積回路100を可能な限り小さく維持する一方でSTI108内のシリサイド604および606を最大限にする必要性によって制限されているので、以上のように構成することが難しい場合がある。
【0041】
ソース/ドレイン接合部304、306、504および506に対する制御を維持するために、シリサイドスペーサ610は、酸化シリコン、窒化ケイ素またはシリコン酸化窒化物のような非ドープ材料とする。
【0042】
図7は、シリサイド604、606および608と、側壁スペーサ402と、STI108との上に、誘電体層702をたい積した後の図6の構造を示している。
【0043】
さまざまな実施形態において、誘電体層702は、誘電率が4.2〜3.9である、酸化シリコン(SiOx)、テトラエチルオルトシリケート(TEOS)、ボロフォスフォシリケート(BPSG)ガラスなどの中誘電率材料、または誘電率が3.9〜2.5である、フッ素化テトラエチルオルトシリケート(FTEOS)、水素シルセスキオキサン(HSQ)、ビス−ベンゾシクロブテン(BCB)、テトラメチルオルトシリケート(TMOS)、オクタメチルシクロテトラシロキサン(OMCTS)、ヘキサメチルジシロキサン(HMDS)、SOB(trimethylsili borxle)、ジアセトキシジtertブトシロキサン(DADBS: diaceloxyditerliarybutosiloxane)、トリメチルシリルリン酸(SOP)などの低誘電率材料のものである。誘電率が2.5を下回る利用可能な超低誘電率の誘電体材料は、市販されているTeflon−AF、Teflonマイクロエマルジョン、ポリイミドナノフォーム、シリカエーロゲル、シリカキセロゲルおよびメソポーラスシリカを含む。ストップ層およびキャップ層(使用されている場合)は、窒化シリコン(SixNx)または酸窒化シリコン(SiON)などの材料のものである。
【0044】
図8は、金属コンタクト802、804および806の形成後の図7の構造を示している。
【0045】
金属コンタクト802、804および806は、シリサイド604、606および608にそれぞれ電気的に接続され、深いソース/ドレイン接合部504、ゲート106および深いソース/ドレイン接合部506にそれぞれ接続される。
【0046】
さまざまな実施形態において、金属コンタクト802、804および806は、タンタル(Ta)、チタン(Ti)、タングステン(W)、それらの合金およびそれらの化合物からなるものである。他の実施形態において、金属コンタクト802、804および806は、銅(Cu)、金(Au)、銀(Ag)、それらの合金およびそれらの化合物などの金属からなるものであり、上記元素の1つ以上は、それらの周りに拡散障壁を有する。
【0047】
図9は、本発明による方法900の簡単なフローチャートを示す。
この方法900は、ステップ902において半導体基板を提供し、ステップ904において半導体基板上にゲート誘電体を形成し、ステップ906においてゲート誘電体上にゲートを形成し、ステップ908においてゲートを使用して半導体基板に浅いソース/ドレイン接合部を形成し、ステップ910においてゲートの周りに側壁スペーサを形成し、ステップ912において側壁スペーサを使用して半導体基板に深いソース/ドレイン接合部を形成し、ステップ914において浅いソース/ドレイン接合部および深いソース/ドレイン接合部を形成した後、側壁スペーサ上にシリサイドスペーサを形成し、ステップ918において半導体基板上に誘電体層をたい積し、ステップ920において誘電体層においてシリサイドへのコンタクトを形成する。
【0048】
特定のベストモードとともに本発明を記載してきたが、上述した記載を考慮しながら、多数の代替例、修正例および変更例が当業者に明らかになるであろうことを理解されたい。したがって、特許請求の範囲の趣旨および範囲内のこのようなすべての代替例、修正例および変更例を包含することが意図される。上記に記載し、または添付の図面に示したすべての事項は、例示的かつ非制限的な意味で解釈されるべきである。
【図面の簡単な説明】
【0049】
【図1】本発明による製造の中間ステージにある集積回路の説明図。
【図2】その上にライナー層をたい積した図1の構造の説明図。
【図3】浅いソース/ドレイン接合部を形成するためのイオン注入中の図2の構造の説明図。
【図4】側壁スペーサを形成した後の図3の構造の説明図。
【図5】深いソース/ドレイン接合部を形成するためのイオン注入中の図4の構造の説明図。
【図6】シリサイドの形成中の図5の構造の説明図。
【図7】シリサイド、側壁スペーサ、および浅いトレンチ分離上に誘電体層をたい積した後の図6の構造の説明図。
【図8】金属コンタクトを形成した後の図7の構造の説明図。
【図9】本発明によるシリサイド製造方法の簡易フローチャート。

【特許請求の範囲】
【請求項1】
半導体基板(102)を提供するステップと、
前記半導体基板(102)上にゲート誘電体(104)を形成するステップと、
前記ゲート誘電体(104)上にゲート(106)を形成するステップと、
前記ゲート(106)を使用して、前記半導体基板(102)に浅いソース/ドレイン接合部(304)を形成するステップと、
前記ゲート(106)の周りに側壁スペーサ(402)を形成するステップと、
前記側壁スペーサ(402)を使用して前記半導体基板(102)に深いソース/ドレイン接合部(504)を形成するステップと、
前記浅いソース/ドレイン接合部(304)および深いソース/ドレイン接合部(504)を形成するステップの後、前記側壁スペーサ(402)上にシリサイドスペーサ(610)を形成するステップと、
前記シリサイドスペーサ(610)に隣接する前記深いソース/ドレイン接合部(504)上にシリサイド(604)を形成するステップと、
前記半導体基板(102)上に誘電体層(702)をたい積するステップと、
前記誘電体層(702)において前記シリサイド(604)へのコンタクト(802)を形成するステップと、を含む、
集積回路(100)の形成方法(900)。
【請求項2】
前記側壁スペーサ(402)を形成するステップでは、第1間隔にわたり前記半導体基板(102)上に前記側壁スペーサ(402)が形成され、
前記シリサイドスペーサ(610)を形成するステップでは、第2間隔にわたり前記半導体基板(102)上に前記シリサイドスペーサ(610)が形成され、
前記第1間隔は、前記第2間隔よりも大きい、請求項1記載の方法。
【請求項3】
第1間隔にわたり前記半導体基板(102)上に浅いソース/ドレイン・ライナー(404)を形成するステップをさらに含み、
前記シリサイドスペーサ(610)を形成するステップは、第2間隔にわたり前記半導体基板(102)上に前記シリサイドスペーサ(610)を形成するステップであり、
前記第1間隔は、前記第2間隔よりも大きい、請求項1記載の方法。
【請求項4】
前記側壁スペーサ(402)を形成するステップでは、第1間隔にわたり前記半導体基板(102)上に前記側壁スペーサ(402)が形成され、
前記シリサイドスペーサ(610)を形成するステップは、第2間隔にわたり前記半導体基板(102)上に前記シリサイドスペーサ(610)を形成するステップであり、
前記第1間隔は、前記第2間隔以下である、請求項1記載の方法。
【請求項5】
浅いソース/ドレイン・ライナー(404)を前記半導体基板(102)上に第1間隔にわたり形成するステップをさらに有しており、
前記シリサイドスペーサ(610)を形成するステップは、第2間隔にわたり前記半導体基板(102)上に前記シリサイドスペーサ(610)を形成するステップであり、
前記第1間隔は、前記第2間隔以下である、請求項1記載の方法。
【請求項6】
半導体基板(102)と、
前記半導体基板(102)上のゲート誘電体(104)と、
前記ゲート誘電体(104)上のゲート(106)と、
前記ゲート(106)に隣接する、前記半導体基板(102)中の浅いソース/ドレイン接合部(304)と、
前記ゲート(106)の周りの側壁スペーサ(402)と、
前記側壁スペーサ(402)に隣接する、前記半導体基板(102)中の深いソース/ドレイン接合部(504)と、
前記浅いソース/ドレイン接合部(304)および深いソース/ドレイン接合部(504)上の前記側壁スペーサ(402)上の、非ドープ材料からなるシリサイドスペーサ(610)と、
前記シリサイドスペーサ(610)に隣接する前記深いソース/ドレイン接合部(504)上のシリサイド(604)(606)と、
前記半導体基板(102)上の誘電体層(702)と、
前記誘電体層(702)中の前記シリサイド(604)(606)へのコンタクトと、を含む、
集積回路(100)。
【請求項7】
前記側壁スペーサ(402)は、第1間隔にわたり前記半導体基板(102)上にあり、
前記シリサイドスペーサ(610)は、第2間隔にわたり前記半導体基板(102)上にあり、
前記第1間隔は、前記第2間隔よりも大きい、請求項6記載の方法。
【請求項8】
前記半導体基板(102)上の第1間隔にわたる浅いソース/ドレイン・ライナー(404)をさらに有しており、
前記シリサイドスペーサ(610)は、第2間隔にわたり前記半導体基板(102)上にあり、
前記第1間隔は、前記第2間隔よりも大きい、請求項6記載の方法。
【請求項9】
前記側壁スペーサ(402)は、第1間隔にわたり前記半導体基板(102)上にあり、
前記シリサイドスペーサ(610)は、第2間隔にわたり前記半導体基板(102)上にあり、
前記第1間隔は、前記第2間隔以下である、請求項6記載の方法。
【請求項10】
前記半導体基板(102)上の第1間隔にわたる浅いソース/ドレイン・ライナー(404)をさらに有しており、
前記シリサイドスペーサ(610)は、第2間隔にわたり前記半導体基板(102)上にあり、
前記第1間隔は、前記第2間隔以下である、請求項6記載の方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【公表番号】特表2007−504667(P2007−504667A)
【公表日】平成19年3月1日(2007.3.1)
【国際特許分類】
【出願番号】特願2006−525392(P2006−525392)
【出願日】平成16年8月30日(2004.8.30)
【国際出願番号】PCT/US2004/028282
【国際公開番号】WO2005/022608
【国際公開日】平成17年3月10日(2005.3.10)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.TEFLON
【出願人】(591016172)アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ADVANCED MICRO DEVICES INCORPORATED
【Fターム(参考)】