集積回路技術における低応力の側壁スペーサ
半導体基板（１０２）に集積回路の形成方法（９００）を提供する。半導体基板（１０２）上にゲート絶縁膜（１０４）が形成され、このゲート絶縁膜（１０４）上にゲート（１０６）が形成される。半導体基板（１０２）にソース／ドレイン接合部（３０４）（３０６）が形成される。低出力プラズマ化学気相成長法プロセスを使用して、ゲート（１０６）の周りに側壁スペーサ（４０２）を形成する。ソース／ドレイン接合部（３０４）（３０６）およびゲート（１０６）に、シリサイド（６０４）（６０６）（６０８）を形成し、半導体基板（１０２）上に層間絶縁層（７０２）をたい積する。その後、層間絶縁層（７０２）中にシリサイド（６０４）（６０６）（６０８）へのコンタクト（８０２）（８０４）（８０６）が形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に半導体技術に関し、さらに詳しくは、半導体デバイスにおけるシリサイド化に関する。
【背景技術】
【０００２】
生活のほとんどあらゆる面で電子製品が使用されており、これらの電子製品の中核をなすものが、集積回路である。集積回路は、航空機やテレビから腕時計まであらゆるものに使用されている。
【０００３】
半導体ウェーハ完成品を製造するために、数百、場合によっては数千もの精密制御プロセスを調整する必要がある極めて複雑なシステムによって、シリコンウェーハ中およびシリコンウェーハ上に集積回路が作られる。半導体ウェーハ完成品の各々は、数百から数万の集積回路を有し、各々には数百または数千ドルの価値がある。
【０００４】
集積回路は、数百または数百万の個々のコンポーネントから構成されている。１つの一般的なコンポーネントは、半導体トランジスタである。現在使用されている最も一般的かつ重要な半導体技術はシリコンベースのものであり、最も好ましいシリコンベースの半導体デバイスは、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタである。
【０００５】
ＣＭＯＳトランジスタの主要な要素は、一般的に、トランジスタ部分を遮断する浅いトレンチ酸化物分離領域を有するシリコン基板からなる。このトランジスタ部分は、シリコン基板上に、酸化シリコンゲート上のポリシリコンゲート、いわゆるゲート酸化物を含む。ポリシリコンゲートの両側のシリコン基板は、導電性になるようにわずかにドープされる。シリコン基板の低ドープ領域は「浅いソース／ドレイン接合部」と呼ばれ、これは、ポリシリコンゲート下方のチャネル領域によって分離される。ポリシリコンゲートの側部にある「側壁スペーサ」と呼ばれる湾曲した酸化シリコンまたは窒化シリコンスペーサにより、さらなるドーピングがたい積して、「深いソース／ドレイン接合部」と呼ばれる浅いソース／ドレイン接合部のより高ドープの領域を形成できる。浅いおよび深いソース／ドレイン接合部は、総称して「Ｓ／Ｄ接合部」と呼ばれる。
【０００６】
側壁スペーサはまた、窒化物層のような第２の絶縁層によって被覆された酸化膜のような第１絶縁層を含んだ、２層スペーサとして形成され得る。この２つの絶縁層はその後、２層スペーサを形成するように処理される。
【０００７】
トランジスタを完成するために、ポリシリコンゲート、湾曲した側壁スペーサおよびシリコン基板を覆うように酸化シリコン絶縁層がたい積される。トランジスタに電気的接続を与えるように、酸化シリコン絶縁層において、ポリシリコンゲートおよびソース／ドレイン接合部まで開口部がエッチングされる。この開口部は金属で充填され、電気コンタクトを形成する。トランジスタを完成するために、コンタクトは、絶縁材料の外側へのさらなる絶縁材料レベルにあるさらなる配線レベルに接続される。
【０００８】
動作中、ポリシリコンゲートに対するゲートコンタクトへの入力信号が、一方のソース／ドレインコンタクトから一方のソース／ドレイン接合部、他方のソース／ドレイン接合部へのチャネルを介して、他方のソース／ドレインコンタクトへの電流の流れを制御する。
【０００９】
半導体ウェーハのシリコン基板上にゲート酸化物層を熱成長させ、ゲート酸化物層上にポリシリコン層を形成することによって、トランジスタが製造される。酸化物層およびポリシリコン層は、それぞれゲート酸化物およびポリシリコンゲートを形成するために、パターン化されエッチングされる。次にこのゲート酸化物およびポリシリコンゲートは、シリコン基板の表面にホウ素またはリン不純物原子をイオン注入することによって、浅いソース／ドレイン領域を形成するためのマスクとして使用される。このイオン注入の後、７００℃を超える高温アニールにより、浅いソース／ドレイン接合部を形成するために、注入した不純物原子を活性化する。
【００１０】
ゲート酸化物およびポリシリコンゲートの側面の周りに側壁スペーサを形成すべく、窒化シリコン層がたい積されエッチングされる。側壁スペーサ、ゲート酸化物およびポリシリコンゲートは、浅いソース／ドレイン接合部内およびこれらの接合部を介してシリコン基板の表面内にホウ素やリン不純物原子をイオン注入することによって、従来のソース／ドレイン領域に対してマスクとして使用される。イオン注入後、再度、７００℃を超える高温アニールにより、Ｓ／Ｄ接合部を形成するために、注入された不純物原子を活性化する。
【００１１】
トランジスタの形成後、トランジスタ上に酸化シリコン絶縁層がたい積され、ソース／ドレイン接合部およびポリシリコンゲートまでコンタクト開口部がエッチングされる。次いでこのコンタクト開口部は導電性金属で充てんされ、他の層間絶縁層（ＩＬＤ）に導電ワイヤを形成することによって相互接続される。
【００１２】
トランジスタのサイズの小型化に伴い、金属コンタクトとシリコン基板またはポリシコンとの間の電気抵抗が、トランジスタの性能に悪影響を及ぼすレベルまで高まることが分かっている。電気抵抗を低下させるためには、金属コンタクトとシリコン基板またはポリシリコンとの間に、遷移材料を形成する。最良の遷移材料は、コバルトシリサイド（CoSi2）およびチタンシリサイド（TiSi2）であることが分かっているが、他の材料を使用してもよい。
【００１３】
シリサイドは、ソース／ドレイン接合部およびポリシリコンゲートの上方のシリコン基板上に、薄いコバルトまたはチタン層を最初に提供することによって形成される。８００℃を超える温度で１つ以上のアニールステップにこの半導体ウェーハを晒し、これによりコバルトまたはチタンをシリコンおよびポリシリコンと選択的に反応させて金属シリサイドを形成する。一般的にこのプロセスを「シリサイド化」と呼ぶ。浅いトレンチ酸化物および側壁スペーサは、シリサイドを形成するように反応しないので、このシリサイドは、ソース／ドレイン接合部およびポリシリコンゲート上に整合される。このため、このプロセスを「自己整合シリサイド化」、いわゆる「サリサイド化」とも呼ぶ。
【００１４】
しかしながら、既存のシリサイド化およびサリサイド化によって、金属コンタクトをシリコンに接続することについての問題のすべてが解消されているわけではない。
【００１５】
長期にわたってこれらの問題の解決策が必要とされているが、従来の研究開発では何ら解決策が教示または提示されておらず、したがって、これらの問題の解決策は、当業者が長年成し遂げられなかったものである。
【発明の開示】
【００１６】
本発明は、集積回路を形成する方法を提供する。半導体基板上にゲート絶縁膜を形成し、このゲート絶縁膜上にゲートを形成する。半導体基板にソース／ドレイン接合部を形成する。低出力プラズマ化学気相成長法（ＰＥＣＶＤ）プロセスを使用して、ゲートの周りに側壁スペーサを形成する。
ソース／ドレイン接合部およびゲート上にシリサイドを形成し、半導体基板上に、層間絶縁体（interlayer dielectric）をたい積する。その後、この層間絶縁体中に、シリサイドへのコンタクトを形成する。この方法により、コンタクトとシリコンまたはポリシリコンとの間の電気抵抗が低下することで、集積回路の性能が非常に高まる。ＰＥＣＶＤプロセスは、約１００ワットから約２００ワットの範囲の低バイアス出力（a low bias power）内で実行されることが好ましい。
【００１７】
本発明のいくつかの実施形態には、上述したものに加え、またはそれらの代わりに他の利点がある。これらの利点は、添付の図面を参照しながら以下の詳細な記載を読むことにより、当業者らに明らかになるであろう。
【発明を実施するための最良の形態】
【００１８】
以下の記載において、本発明を完全に理解できるように、細部の説明を多数記載する。しかしながら、これらの詳細を用いずに本発明が実施できることは、当業者には明らかであろう。本発明を不明瞭にしないためにも、いくつかの既知の構成およびプロセスステップは詳細には開示していない。さらに、装置の実施形態を示す図面は、部分的概略図であり、一定の縮尺で描かれたものではなく、特に、寸法の一部は明確に表すためのものであって、図面において誇張して表されたものもある。同一の番号は、すべての図面において、同一の要素に関して使用される。
【００１９】
本願明細書において使用される「水平（orizontal）」という用語は、基板またはウェハに対して平行な面として定義される。「垂直（vertical）」という用語は、すでに定義した水平に対して垂直な方向をさす。「〜の上に（on）」、「〜の上方に（above）」、「〜の下方に（below）」、「下部（bottom）」、「上部（top）」、「側部（side）」（「側壁」におけるのように）、「より高い（higher）」、「より低い（lower）」、「〜の上に（over）」および「〜の下に（under）」などの用語は、水平面に対して定義される。
【００２０】
図１は、本発明による製造の中間ステージにあるトランジスタ１００を示す。
【００２１】
この中間ステージを形成するために、シリコンのような材料からなる半導体基板１０２上に、酸化シリコンなどのゲート絶縁膜およびポリシリコンのような導電性ゲート層をたい積する。ゲート絶縁層１０４およびゲート１０６を形成するように、これらの層をパターン化し、エッチングする。浅いトレンチ分離（ＳＴＩ）１０８を形成すべく、半導体基板１０２をさらにパターン化し、エッチングし、酸化シリコン材料で充てんする。
【００２２】
図２は、図１に示される構造の上側にライナー層２０２をたい積した状態を示す。ライナー層２０２は、通常酸化シリコンで形成され、半導体基板１０２、ゲート絶縁膜１０４およびゲート１０６およびＳＴＩ１０８を覆う。ライナー層２０２は、エッチストップ材料または注入保護材料からなり得る。
【００２３】
図３は、浅いソース／ドレイン接合部３０４および３０６を形成すべく、図２に示される構造にイオン注入３０２を行っている状態を示す。
【００２４】
ゲート１０６およびゲート絶縁膜１０４は、半導体基板１０２の表面にホウ素（B）またはリン（P）の不純物原子のイオン注入３０２によって、浅いソース／ドレイン接合部３０４および３０６を形成するためのマスクとして作用する。イオン注入３０２の後、７００℃を超える高温アニールにより注入された不純物原子を活性化して、浅いソース／ドレイン接合部３０４および３０６を形成する。
【００２５】
図４は、湾曲した側壁スペーサ４０２の形成後における図３の構造を示す。この側壁スペーサは、酸化物、窒化物およびこれらの組合せの中から選択された絶縁材料により形成することができる。
【００２６】
注入によるダメージから保護するライナー層２０２を除去し、窒化物または酸化物のような絶縁材料により形成される側壁スペーサ層を、側壁スペーサ４０２の湾曲形状を形成するように、たい積し、エッチングする。
側壁スペーサ４０２を形成するのに使用される側壁スペーサ層は、通常プラズマ化学気相成長法（ＰＥＣＶＤ）プロセスを使用してたい積される。
【００２７】
ＰＥＣＶＤプロセスは、半導体基板１０２のようなターゲット表面でたい積されている材料のイオンを方向づけるように、多くの無線周波数出力を使用する。
低バイアス出力でＰＥＣＶＤプロセスを実行することは、側壁スペーサ４０２および半導体基板１０２を形成するのに使用される材料間の応力を減少させる（または除去する)ことが発見されている。
本発明によれば、ＰＥＣＶＤプロセスは、低バイアス出力で実行される。
約１００ワットから約２００ワットの範囲の低バイアス出力内とすることが好ましいＰＥＣＶＤプロセスが、側壁スペーサ４０２と半導体基板１０２との間の応力を減少させることが発見されている。
したがって、トランジスタ１００の性能が改善される。
【００２８】
図５は、深いソース／ドレイン接合部５０４および５０６を形成すべく、図４に示される構造にイオン注入５０２を行っている状態を示す。
【００２９】
側壁スペーサ４０２、ゲート１０６およびＳＴＩ１０８は、ホウ素やリンの不純物原子を、それぞれ浅いソース／ドレイン接合部３０４および３０６中およびこれらの接合部を介してのイオン注入５０２、および半導体基板１０２の表面中へのイオン注入５０２によって、深いソース／ドレイン接合部５０４および５０６を形成するためのマスクとして作用する。イオン注入５０２の後、再度注入された不純物原子を活性化するために７００℃を超える高温アニールを行うことにより、ソース／ドレイン接合部５０４および５０６を形成する。
【００３０】
図６に、本発明によるシリサイド層６０４、６０６および６０８の層の形成時に使用されるたい積プロセス６０２を示す。
このシリサイド層６０４および６０８は、それぞれ深いソース／ドレイン接合部５０４および５０６上にわたり、半導体基板１０２の表面に対して形成され、シリサイド６０６は、ゲート１０６上に形成される。
【００３１】
一般的に、シリサイドを形成するには３つの方法がある。
第１の技術においては、たい積プロセス６０２により、露出されたシリコン部分（単結晶および多結晶シリコンの両方）上に純金属をたい積する。その後、金属はシリコンと反応し、第１の相の金属リッチシリサイドとして知られているものを形成する。次いで、反応していない金属を除去し、その後既存の第１の相の生成物が下地のシリコンと再度反応し、第２の相であるシリコンリッチシリサイドを形成する。
第２の技術においては、たい積プロセス６０２は、金属およびシリコンの両方を露出したシリコンに同時蒸着することを伴う。金属およびシリコンの両方は、例えば、電子ビームによって気化される。次いで、気化された蒸気は、ウェーハ上へシリコン全体にわたって引き込まれる。
第３の技術においては、たい積プロセス６０２には金属およびシリコンの両方をシリコン表面に同時スパッタリングが含まれる。同時スパッタリングは、複合ターゲットまたは別々のターゲットから金属およびシリコン材料を物理的に取り除いた後、複合材料をウェーハの方へ向けることが必要である。
【００３２】
例えば、接合部深さが１０００オングストローム（Å）のオーダーにある浅いソース／ドレイン接合部を有する最新の半導体デバイスでは、従来のサリサイド化プロセスが問題となっている。特に、このようなサリサイド化プロセス中には既存のソース／ドレイン領域の一部が消費されてしまう。
【００３３】
コバルトが耐熱金属として使用される場合、金属シリサイド化されるプロセスではその厚さの約２倍のシリコンを消費する。例えば、１００Åのコバルト層では約１０３Åのシリコンを消費する。このような消費は、ソース／ドレイン接合部に存在するドーパントを低減させるように作用し、ソース／ドレイン接合部の電気性能特徴に悪影響を及ぼすこともあり、最終的に、集積回路の性能を劣化してしまう。
【００３４】
耐熱金属がチタンである場合、集積回路の小型化に伴って側壁スペーサが小さくなるため、金属コンタクト間にチタンシリサイドが形成され、これにより、ポリシリコンゲートとソース／ドレイン接合部との間に静電結合された経路、または完全に導電性の経路が生じ、同様に、集積回路の性能が劣化してしまう。
【００３５】
本発明は、さまざまな耐熱性金属シリサイドとともに使用することができるが、ニッケルシリサイドが多くの望ましい特性を有することが分かっている。
しかしながら、ニッケルシリサイドを用いる場合、堅牢な（robust）ニッケルを形成することが難しいことが分かっている。面が粗く、厚さが約１００Åの厚いシリサイドが、シリコン基板を最良に保護し、良好な接着性を与えると考えられる。
【００３６】
しかしながら、超均一ニッケルが、非常に堅牢なニッケルシリサイドを形成することができる。定義によれば、超均一シリサイドとは、全厚さの約３％より大きな厚さの変動がないシリサイド層を意味する。
【００３７】
超均一ニッケル超均一シリサイド６０４、６０６、および６０８を形成する１つの例は、超低出力気相成長プロセスにより露出したシリコン領域上にニッケルをたい積することによって得られる。この場合の超低出力とは、５００ワット直流を下回る出力レベル、好ましくは、約４００〜３００ワット直流を意味する。
【００３８】
さらに、毎秒７．０Åを下回り、好ましくは、毎秒約６．８〜６．０Åであるように定義される超低速の金属たい積速度を使用することが好ましい。
【００３９】
さらに、超均一で極薄のシリサイドを提供するために、５０Å以下の極薄の厚さまで、これらの出力レベルおよびたい積速度でシリサイドがたい積されることが好ましい。たい積したシリサイド金属はその後、７００℃付近の高温アニールのようなアニールプロセスによって、シリサイドに変えられる。
【００４０】
シリサイド６０４、６０６および６０８は、コバルト、チタン、ニッケル、ヒ素ドープされたニッケル、これらの合金、これらの化合物、およびこれらの組合せからなるグループから選択された金属から形成されることが好ましい。
【００４１】
図７は、シリサイド層６０４、６０６および６０８と、側壁スペーサ４０２と、ＳＴＩ１０８との上に、絶縁層７０２をたい積した後の図６の構造を示している。
【００４２】
さまざまな実施形態において、絶縁層１０７は、誘電率が４．２〜３．９である、酸化シリコン（SiOx）、テトラエチルオルトシリケート（ＴＥＯＳ）、ボロフォスフォシリケート（ＢＰＳＧ）ガラスなどの中誘電率材料、または誘電率が３．９〜２．５である、フッ素化テトラエチルオルトシリケート（ＦＴＥＯＳ）、水素シルセスキオキサン（ＨＳＱ）、ビス−ベンゾシクロブテン（ＢＣＢ）、テトラメチルオルトシリケート（ＴＭＯＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシロキサン（ＨＭＤＳ）、ＳＯＢ（trimethylsili borxle)、ＤＡＤＢＳ（diaceloxyditerliarybutosiloxane）、トリメチルシリルリン酸（ＳＯＰ）などの低誘電率材料のものである。
誘電率が２．５を下回る利用可能な超低誘電率の絶縁材料は、市販されているテフロン−ＡＦ、テフロンマイクロエマルジョン、ポリイミドナノフォーム、シリカエーロゲル、シリカキセロゲルおよびメソポーラスシリカを含む。ストップ層およびキャップ層（使用されている場合）は、窒化シリコン（SixNx）または酸窒化シリコン（SiON）などの材料のものである。
【００４３】
図８は、金属コンタクト８０２、８０４および８０６の形成後の図７の構造を示している。
【００４４】
この金属コンタクト８０２、８０４および８０６は、シリサイド層６０４、６０６および６０８にそれぞれ電気的に接続され、深いソース／ドレイン接合部５０４、ゲート１０６および深いソース／ドレイン接合部５０６にそれぞれ接続される。
【００４５】
さまざまな実施形態において、金属コンタクト８０２、８０４および８０６は、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、それらの合金およびそれらの化合物からなるものである。他の実施形態において、金属コンタクト８０２、８０４および８０６は、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、それらの合金およびそれらの化合物などの金属からなるものであり、上記元素の１つ以上は、それらの周りに拡散障壁を有する。
【００４６】
図９は、本発明による方法９００の簡単なフローチャートを示す。
この方法９００は、ステップ９０２において半導体基板を提供し、ステップ９０４において半導体基板上にゲート絶縁膜を形成し、ステップ９０６においてゲート絶縁膜上にゲートを形成し、ステップ９０８において半導体基板にソース／ドレイン接合部を形成し、ステップ９１０において低出力プラズマ化学気相成長法プロセスを使用して、ゲートの周りに側壁スペーサを形成し、ステップ９１２においてソース／ドレイン接合部およびゲート上にシリサイドを形成し、ステップ９１２において半導体基板上に絶縁層をたい積し、ステップ９１４において絶縁層においてシリサイドへのコンタクトを形成する。
【００４７】
特定のベストモードとともに本発明を記載してきたが、上述した記載を考慮しながら、多数の代替例、修正例および変更例が当業者に明らかになるであろうことを理解されたい。したがって、特許請求の範囲の趣旨および範囲内のこのようなすべての代替例、修正例および変更例を包含することが意図される。上記に記載し、または添付の図面に示したすべての事項は、例示的かつ非制限的な意味で解釈されるべきである。
【図面の簡単な説明】
【００４８】
【図１】本発明による製造の中間ステージにあるトランジスタの説明図。
【図２】その上にライナー層をたい積した図１の構造の説明図。
【図３】浅いソース／ドレイン接合部を形成するためのイオン注入中における図２の構造の説明図。
【図４】側壁スペーサを形成した後の図３の構造の説明図。
【図５】深いソース／ドレイン接合部を形成するためのイオン注入中における図４の構造の説明図。
【図６】シリサイドの形成中における図５の構造の説明図。
【図７】シリサイド、側壁スペーサ、および浅いトレンチ分離上に絶縁層をたい積した後の図６の構造の説明図。
【図８】金属コンタクトを形成した後の図７の構造の説明図。
【図９】本発明によるシリサイド製造方法の簡単なフローチャート。
【技術分野】
【０００１】
本発明は、一般的に半導体技術に関し、さらに詳しくは、半導体デバイスにおけるシリサイド化に関する。
【背景技術】
【０００２】
生活のほとんどあらゆる面で電子製品が使用されており、これらの電子製品の中核をなすものが、集積回路である。集積回路は、航空機やテレビから腕時計まであらゆるものに使用されている。
【０００３】
半導体ウェーハ完成品を製造するために、数百、場合によっては数千もの精密制御プロセスを調整する必要がある極めて複雑なシステムによって、シリコンウェーハ中およびシリコンウェーハ上に集積回路が作られる。半導体ウェーハ完成品の各々は、数百から数万の集積回路を有し、各々には数百または数千ドルの価値がある。
【０００４】
集積回路は、数百または数百万の個々のコンポーネントから構成されている。１つの一般的なコンポーネントは、半導体トランジスタである。現在使用されている最も一般的かつ重要な半導体技術はシリコンベースのものであり、最も好ましいシリコンベースの半導体デバイスは、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタである。
【０００５】
ＣＭＯＳトランジスタの主要な要素は、一般的に、トランジスタ部分を遮断する浅いトレンチ酸化物分離領域を有するシリコン基板からなる。このトランジスタ部分は、シリコン基板上に、酸化シリコンゲート上のポリシリコンゲート、いわゆるゲート酸化物を含む。ポリシリコンゲートの両側のシリコン基板は、導電性になるようにわずかにドープされる。シリコン基板の低ドープ領域は「浅いソース／ドレイン接合部」と呼ばれ、これは、ポリシリコンゲート下方のチャネル領域によって分離される。ポリシリコンゲートの側部にある「側壁スペーサ」と呼ばれる湾曲した酸化シリコンまたは窒化シリコンスペーサにより、さらなるドーピングがたい積して、「深いソース／ドレイン接合部」と呼ばれる浅いソース／ドレイン接合部のより高ドープの領域を形成できる。浅いおよび深いソース／ドレイン接合部は、総称して「Ｓ／Ｄ接合部」と呼ばれる。
【０００６】
側壁スペーサはまた、窒化物層のような第２の絶縁層によって被覆された酸化膜のような第１絶縁層を含んだ、２層スペーサとして形成され得る。この２つの絶縁層はその後、２層スペーサを形成するように処理される。
【０００７】
トランジスタを完成するために、ポリシリコンゲート、湾曲した側壁スペーサおよびシリコン基板を覆うように酸化シリコン絶縁層がたい積される。トランジスタに電気的接続を与えるように、酸化シリコン絶縁層において、ポリシリコンゲートおよびソース／ドレイン接合部まで開口部がエッチングされる。この開口部は金属で充填され、電気コンタクトを形成する。トランジスタを完成するために、コンタクトは、絶縁材料の外側へのさらなる絶縁材料レベルにあるさらなる配線レベルに接続される。
【０００８】
動作中、ポリシリコンゲートに対するゲートコンタクトへの入力信号が、一方のソース／ドレインコンタクトから一方のソース／ドレイン接合部、他方のソース／ドレイン接合部へのチャネルを介して、他方のソース／ドレインコンタクトへの電流の流れを制御する。
【０００９】
半導体ウェーハのシリコン基板上にゲート酸化物層を熱成長させ、ゲート酸化物層上にポリシリコン層を形成することによって、トランジスタが製造される。酸化物層およびポリシリコン層は、それぞれゲート酸化物およびポリシリコンゲートを形成するために、パターン化されエッチングされる。次にこのゲート酸化物およびポリシリコンゲートは、シリコン基板の表面にホウ素またはリン不純物原子をイオン注入することによって、浅いソース／ドレイン領域を形成するためのマスクとして使用される。このイオン注入の後、７００℃を超える高温アニールにより、浅いソース／ドレイン接合部を形成するために、注入した不純物原子を活性化する。
【００１０】
ゲート酸化物およびポリシリコンゲートの側面の周りに側壁スペーサを形成すべく、窒化シリコン層がたい積されエッチングされる。側壁スペーサ、ゲート酸化物およびポリシリコンゲートは、浅いソース／ドレイン接合部内およびこれらの接合部を介してシリコン基板の表面内にホウ素やリン不純物原子をイオン注入することによって、従来のソース／ドレイン領域に対してマスクとして使用される。イオン注入後、再度、７００℃を超える高温アニールにより、Ｓ／Ｄ接合部を形成するために、注入された不純物原子を活性化する。
【００１１】
トランジスタの形成後、トランジスタ上に酸化シリコン絶縁層がたい積され、ソース／ドレイン接合部およびポリシリコンゲートまでコンタクト開口部がエッチングされる。次いでこのコンタクト開口部は導電性金属で充てんされ、他の層間絶縁層（ＩＬＤ）に導電ワイヤを形成することによって相互接続される。
【００１２】
トランジスタのサイズの小型化に伴い、金属コンタクトとシリコン基板またはポリシコンとの間の電気抵抗が、トランジスタの性能に悪影響を及ぼすレベルまで高まることが分かっている。電気抵抗を低下させるためには、金属コンタクトとシリコン基板またはポリシリコンとの間に、遷移材料を形成する。最良の遷移材料は、コバルトシリサイド（CoSi2）およびチタンシリサイド（TiSi2）であることが分かっているが、他の材料を使用してもよい。
【００１３】
シリサイドは、ソース／ドレイン接合部およびポリシリコンゲートの上方のシリコン基板上に、薄いコバルトまたはチタン層を最初に提供することによって形成される。８００℃を超える温度で１つ以上のアニールステップにこの半導体ウェーハを晒し、これによりコバルトまたはチタンをシリコンおよびポリシリコンと選択的に反応させて金属シリサイドを形成する。一般的にこのプロセスを「シリサイド化」と呼ぶ。浅いトレンチ酸化物および側壁スペーサは、シリサイドを形成するように反応しないので、このシリサイドは、ソース／ドレイン接合部およびポリシリコンゲート上に整合される。このため、このプロセスを「自己整合シリサイド化」、いわゆる「サリサイド化」とも呼ぶ。
【００１４】
しかしながら、既存のシリサイド化およびサリサイド化によって、金属コンタクトをシリコンに接続することについての問題のすべてが解消されているわけではない。
【００１５】
長期にわたってこれらの問題の解決策が必要とされているが、従来の研究開発では何ら解決策が教示または提示されておらず、したがって、これらの問題の解決策は、当業者が長年成し遂げられなかったものである。
【発明の開示】
【００１６】
本発明は、集積回路を形成する方法を提供する。半導体基板上にゲート絶縁膜を形成し、このゲート絶縁膜上にゲートを形成する。半導体基板にソース／ドレイン接合部を形成する。低出力プラズマ化学気相成長法（ＰＥＣＶＤ）プロセスを使用して、ゲートの周りに側壁スペーサを形成する。
ソース／ドレイン接合部およびゲート上にシリサイドを形成し、半導体基板上に、層間絶縁体（interlayer dielectric）をたい積する。その後、この層間絶縁体中に、シリサイドへのコンタクトを形成する。この方法により、コンタクトとシリコンまたはポリシリコンとの間の電気抵抗が低下することで、集積回路の性能が非常に高まる。ＰＥＣＶＤプロセスは、約１００ワットから約２００ワットの範囲の低バイアス出力（a low bias power）内で実行されることが好ましい。
【００１７】
本発明のいくつかの実施形態には、上述したものに加え、またはそれらの代わりに他の利点がある。これらの利点は、添付の図面を参照しながら以下の詳細な記載を読むことにより、当業者らに明らかになるであろう。
【発明を実施するための最良の形態】
【００１８】
以下の記載において、本発明を完全に理解できるように、細部の説明を多数記載する。しかしながら、これらの詳細を用いずに本発明が実施できることは、当業者には明らかであろう。本発明を不明瞭にしないためにも、いくつかの既知の構成およびプロセスステップは詳細には開示していない。さらに、装置の実施形態を示す図面は、部分的概略図であり、一定の縮尺で描かれたものではなく、特に、寸法の一部は明確に表すためのものであって、図面において誇張して表されたものもある。同一の番号は、すべての図面において、同一の要素に関して使用される。
【００１９】
本願明細書において使用される「水平（orizontal）」という用語は、基板またはウェハに対して平行な面として定義される。「垂直（vertical）」という用語は、すでに定義した水平に対して垂直な方向をさす。「〜の上に（on）」、「〜の上方に（above）」、「〜の下方に（below）」、「下部（bottom）」、「上部（top）」、「側部（side）」（「側壁」におけるのように）、「より高い（higher）」、「より低い（lower）」、「〜の上に（over）」および「〜の下に（under）」などの用語は、水平面に対して定義される。
【００２０】
図１は、本発明による製造の中間ステージにあるトランジスタ１００を示す。
【００２１】
この中間ステージを形成するために、シリコンのような材料からなる半導体基板１０２上に、酸化シリコンなどのゲート絶縁膜およびポリシリコンのような導電性ゲート層をたい積する。ゲート絶縁層１０４およびゲート１０６を形成するように、これらの層をパターン化し、エッチングする。浅いトレンチ分離（ＳＴＩ）１０８を形成すべく、半導体基板１０２をさらにパターン化し、エッチングし、酸化シリコン材料で充てんする。
【００２２】
図２は、図１に示される構造の上側にライナー層２０２をたい積した状態を示す。ライナー層２０２は、通常酸化シリコンで形成され、半導体基板１０２、ゲート絶縁膜１０４およびゲート１０６およびＳＴＩ１０８を覆う。ライナー層２０２は、エッチストップ材料または注入保護材料からなり得る。
【００２３】
図３は、浅いソース／ドレイン接合部３０４および３０６を形成すべく、図２に示される構造にイオン注入３０２を行っている状態を示す。
【００２４】
ゲート１０６およびゲート絶縁膜１０４は、半導体基板１０２の表面にホウ素（B）またはリン（P）の不純物原子のイオン注入３０２によって、浅いソース／ドレイン接合部３０４および３０６を形成するためのマスクとして作用する。イオン注入３０２の後、７００℃を超える高温アニールにより注入された不純物原子を活性化して、浅いソース／ドレイン接合部３０４および３０６を形成する。
【００２５】
図４は、湾曲した側壁スペーサ４０２の形成後における図３の構造を示す。この側壁スペーサは、酸化物、窒化物およびこれらの組合せの中から選択された絶縁材料により形成することができる。
【００２６】
注入によるダメージから保護するライナー層２０２を除去し、窒化物または酸化物のような絶縁材料により形成される側壁スペーサ層を、側壁スペーサ４０２の湾曲形状を形成するように、たい積し、エッチングする。
側壁スペーサ４０２を形成するのに使用される側壁スペーサ層は、通常プラズマ化学気相成長法（ＰＥＣＶＤ）プロセスを使用してたい積される。
【００２７】
ＰＥＣＶＤプロセスは、半導体基板１０２のようなターゲット表面でたい積されている材料のイオンを方向づけるように、多くの無線周波数出力を使用する。
低バイアス出力でＰＥＣＶＤプロセスを実行することは、側壁スペーサ４０２および半導体基板１０２を形成するのに使用される材料間の応力を減少させる（または除去する)ことが発見されている。
本発明によれば、ＰＥＣＶＤプロセスは、低バイアス出力で実行される。
約１００ワットから約２００ワットの範囲の低バイアス出力内とすることが好ましいＰＥＣＶＤプロセスが、側壁スペーサ４０２と半導体基板１０２との間の応力を減少させることが発見されている。
したがって、トランジスタ１００の性能が改善される。
【００２８】
図５は、深いソース／ドレイン接合部５０４および５０６を形成すべく、図４に示される構造にイオン注入５０２を行っている状態を示す。
【００２９】
側壁スペーサ４０２、ゲート１０６およびＳＴＩ１０８は、ホウ素やリンの不純物原子を、それぞれ浅いソース／ドレイン接合部３０４および３０６中およびこれらの接合部を介してのイオン注入５０２、および半導体基板１０２の表面中へのイオン注入５０２によって、深いソース／ドレイン接合部５０４および５０６を形成するためのマスクとして作用する。イオン注入５０２の後、再度注入された不純物原子を活性化するために７００℃を超える高温アニールを行うことにより、ソース／ドレイン接合部５０４および５０６を形成する。
【００３０】
図６に、本発明によるシリサイド層６０４、６０６および６０８の層の形成時に使用されるたい積プロセス６０２を示す。
このシリサイド層６０４および６０８は、それぞれ深いソース／ドレイン接合部５０４および５０６上にわたり、半導体基板１０２の表面に対して形成され、シリサイド６０６は、ゲート１０６上に形成される。
【００３１】
一般的に、シリサイドを形成するには３つの方法がある。
第１の技術においては、たい積プロセス６０２により、露出されたシリコン部分（単結晶および多結晶シリコンの両方）上に純金属をたい積する。その後、金属はシリコンと反応し、第１の相の金属リッチシリサイドとして知られているものを形成する。次いで、反応していない金属を除去し、その後既存の第１の相の生成物が下地のシリコンと再度反応し、第２の相であるシリコンリッチシリサイドを形成する。
第２の技術においては、たい積プロセス６０２は、金属およびシリコンの両方を露出したシリコンに同時蒸着することを伴う。金属およびシリコンの両方は、例えば、電子ビームによって気化される。次いで、気化された蒸気は、ウェーハ上へシリコン全体にわたって引き込まれる。
第３の技術においては、たい積プロセス６０２には金属およびシリコンの両方をシリコン表面に同時スパッタリングが含まれる。同時スパッタリングは、複合ターゲットまたは別々のターゲットから金属およびシリコン材料を物理的に取り除いた後、複合材料をウェーハの方へ向けることが必要である。
【００３２】
例えば、接合部深さが１０００オングストローム（Å）のオーダーにある浅いソース／ドレイン接合部を有する最新の半導体デバイスでは、従来のサリサイド化プロセスが問題となっている。特に、このようなサリサイド化プロセス中には既存のソース／ドレイン領域の一部が消費されてしまう。
【００３３】
コバルトが耐熱金属として使用される場合、金属シリサイド化されるプロセスではその厚さの約２倍のシリコンを消費する。例えば、１００Åのコバルト層では約１０３Åのシリコンを消費する。このような消費は、ソース／ドレイン接合部に存在するドーパントを低減させるように作用し、ソース／ドレイン接合部の電気性能特徴に悪影響を及ぼすこともあり、最終的に、集積回路の性能を劣化してしまう。
【００３４】
耐熱金属がチタンである場合、集積回路の小型化に伴って側壁スペーサが小さくなるため、金属コンタクト間にチタンシリサイドが形成され、これにより、ポリシリコンゲートとソース／ドレイン接合部との間に静電結合された経路、または完全に導電性の経路が生じ、同様に、集積回路の性能が劣化してしまう。
【００３５】
本発明は、さまざまな耐熱性金属シリサイドとともに使用することができるが、ニッケルシリサイドが多くの望ましい特性を有することが分かっている。
しかしながら、ニッケルシリサイドを用いる場合、堅牢な（robust）ニッケルを形成することが難しいことが分かっている。面が粗く、厚さが約１００Åの厚いシリサイドが、シリコン基板を最良に保護し、良好な接着性を与えると考えられる。
【００３６】
しかしながら、超均一ニッケルが、非常に堅牢なニッケルシリサイドを形成することができる。定義によれば、超均一シリサイドとは、全厚さの約３％より大きな厚さの変動がないシリサイド層を意味する。
【００３７】
超均一ニッケル超均一シリサイド６０４、６０６、および６０８を形成する１つの例は、超低出力気相成長プロセスにより露出したシリコン領域上にニッケルをたい積することによって得られる。この場合の超低出力とは、５００ワット直流を下回る出力レベル、好ましくは、約４００〜３００ワット直流を意味する。
【００３８】
さらに、毎秒７．０Åを下回り、好ましくは、毎秒約６．８〜６．０Åであるように定義される超低速の金属たい積速度を使用することが好ましい。
【００３９】
さらに、超均一で極薄のシリサイドを提供するために、５０Å以下の極薄の厚さまで、これらの出力レベルおよびたい積速度でシリサイドがたい積されることが好ましい。たい積したシリサイド金属はその後、７００℃付近の高温アニールのようなアニールプロセスによって、シリサイドに変えられる。
【００４０】
シリサイド６０４、６０６および６０８は、コバルト、チタン、ニッケル、ヒ素ドープされたニッケル、これらの合金、これらの化合物、およびこれらの組合せからなるグループから選択された金属から形成されることが好ましい。
【００４１】
図７は、シリサイド層６０４、６０６および６０８と、側壁スペーサ４０２と、ＳＴＩ１０８との上に、絶縁層７０２をたい積した後の図６の構造を示している。
【００４２】
さまざまな実施形態において、絶縁層１０７は、誘電率が４．２〜３．９である、酸化シリコン（SiOx）、テトラエチルオルトシリケート（ＴＥＯＳ）、ボロフォスフォシリケート（ＢＰＳＧ）ガラスなどの中誘電率材料、または誘電率が３．９〜２．５である、フッ素化テトラエチルオルトシリケート（ＦＴＥＯＳ）、水素シルセスキオキサン（ＨＳＱ）、ビス−ベンゾシクロブテン（ＢＣＢ）、テトラメチルオルトシリケート（ＴＭＯＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシロキサン（ＨＭＤＳ）、ＳＯＢ（trimethylsili borxle)、ＤＡＤＢＳ（diaceloxyditerliarybutosiloxane）、トリメチルシリルリン酸（ＳＯＰ）などの低誘電率材料のものである。
誘電率が２．５を下回る利用可能な超低誘電率の絶縁材料は、市販されているテフロン−ＡＦ、テフロンマイクロエマルジョン、ポリイミドナノフォーム、シリカエーロゲル、シリカキセロゲルおよびメソポーラスシリカを含む。ストップ層およびキャップ層（使用されている場合）は、窒化シリコン（SixNx）または酸窒化シリコン（SiON）などの材料のものである。
【００４３】
図８は、金属コンタクト８０２、８０４および８０６の形成後の図７の構造を示している。
【００４４】
この金属コンタクト８０２、８０４および８０６は、シリサイド層６０４、６０６および６０８にそれぞれ電気的に接続され、深いソース／ドレイン接合部５０４、ゲート１０６および深いソース／ドレイン接合部５０６にそれぞれ接続される。
【００４５】
さまざまな実施形態において、金属コンタクト８０２、８０４および８０６は、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、それらの合金およびそれらの化合物からなるものである。他の実施形態において、金属コンタクト８０２、８０４および８０６は、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、それらの合金およびそれらの化合物などの金属からなるものであり、上記元素の１つ以上は、それらの周りに拡散障壁を有する。
【００４６】
図９は、本発明による方法９００の簡単なフローチャートを示す。
この方法９００は、ステップ９０２において半導体基板を提供し、ステップ９０４において半導体基板上にゲート絶縁膜を形成し、ステップ９０６においてゲート絶縁膜上にゲートを形成し、ステップ９０８において半導体基板にソース／ドレイン接合部を形成し、ステップ９１０において低出力プラズマ化学気相成長法プロセスを使用して、ゲートの周りに側壁スペーサを形成し、ステップ９１２においてソース／ドレイン接合部およびゲート上にシリサイドを形成し、ステップ９１２において半導体基板上に絶縁層をたい積し、ステップ９１４において絶縁層においてシリサイドへのコンタクトを形成する。
【００４７】
特定のベストモードとともに本発明を記載してきたが、上述した記載を考慮しながら、多数の代替例、修正例および変更例が当業者に明らかになるであろうことを理解されたい。したがって、特許請求の範囲の趣旨および範囲内のこのようなすべての代替例、修正例および変更例を包含することが意図される。上記に記載し、または添付の図面に示したすべての事項は、例示的かつ非制限的な意味で解釈されるべきである。
【図面の簡単な説明】
【００４８】
【図１】本発明による製造の中間ステージにあるトランジスタの説明図。
【図２】その上にライナー層をたい積した図１の構造の説明図。
【図３】浅いソース／ドレイン接合部を形成するためのイオン注入中における図２の構造の説明図。
【図４】側壁スペーサを形成した後の図３の構造の説明図。
【図５】深いソース／ドレイン接合部を形成するためのイオン注入中における図４の構造の説明図。
【図６】シリサイドの形成中における図５の構造の説明図。
【図７】シリサイド、側壁スペーサ、および浅いトレンチ分離上に絶縁層をたい積した後の図６の構造の説明図。
【図８】金属コンタクトを形成した後の図７の構造の説明図。
【図９】本発明によるシリサイド製造方法の簡単なフローチャート。
【特許請求の範囲】
【請求項１】
半導体基板（１０２）を形成するステップと、
前記半導体基板（１０２）上にゲート絶縁膜（１０４）を形成するステップと、
前記ゲート絶縁膜（１０４）上にゲート（１０６）を形成するステップと、
前記半導体基板（１０２）にソース／ドレイン接合部（３０４）（３０６）を形成するステップと、
低出力プラズマ化学気相成長法プロセスを使用して、前記ゲート（１０６）の周りに側壁スペーサ（４０２）を形成するステップと、
前記ソース／ドレイン接合部（３０４）（３０６）および前記ゲート（１０６）上にシリサイド（６０４）（６０６）（６０８）を形成するステップと、
前記半導体基板（１０２）上に層間絶縁層（７０２）をたい積するステップと、
前記層間絶縁層（７０２）中に前記シリサイド（６０４）（６０６）（６０８）へのコンタクト（８０２）（８０４）（８０６）を形成するステップと、
を含む、集積回路を形成する方法（９００）。
【請求項２】
前記側壁スペーサ（４０２）を形成するステップは、約１００ワットから約２００ワットの範囲の低バイアス出力プラズマ化学気相成長法プロセスを使用する、請求項１記載の方法（９００）。
【請求項３】
前記シリサイド（６０４）（６０６）（６０８）を形成するステップは、超低速のシリサイド金属たい積速度を使用する、請求項１記載の方法（９００）。
【請求項４】
前記シリサイド（６０４）（６０６）（６０８）を形成するステップは、極薄のシリサイド金属を使用する、請求項１記載の方法（９００）。
【請求項５】
前記層間絶縁層（７０２）をたい積するステップは、中誘電率、低誘電率、超低誘電率のうちの少なくとも１つの誘電率を有する絶縁材料をたい積する、請求項１記載の方法（９００）。
【請求項６】
前記シリサイド（６０４）（６０６）（６０８）へのコンタクト（８０２）（８０４）（８０６）を形成するステップは、タンタル、チタン、タングステン、銅、金、銀、これらの合金、これらの化合物、およびこれらの組み合わせのうちの少なくとも１つを使用する、請求項１記載の方法（９００）。
【請求項７】
前記シリサイド（６０４）（６０６）（６０８）を形成するステップは、ニッケルシリサイドを形成する、請求項１記載の方法（９００）。
【請求項８】
前記シリサイド（６０４）（６０６）（６０８）を形成するステップは、ヒ素でドープされたニッケルシリサイドを形成する、請求項１記載の方法（９００）。
【請求項９】
前記シリサイド（６０４）（６０６）（６０８）を形成するステップは、低バイアス出力たい積技術を使用する、請求項１記載の方法（９００）。
【請求項１０】
前記シリサイド（６０４）（６０６）（６０８）を形成するステップは、コバルト、チタン、ニッケル、これらの合金、これらの化合物、およびこれらの組合せのうちの少なくとも１つからなるシリサイドを形成する、請求項１記載の方法（９００）。
【請求項１】
半導体基板（１０２）を形成するステップと、
前記半導体基板（１０２）上にゲート絶縁膜（１０４）を形成するステップと、
前記ゲート絶縁膜（１０４）上にゲート（１０６）を形成するステップと、
前記半導体基板（１０２）にソース／ドレイン接合部（３０４）（３０６）を形成するステップと、
低出力プラズマ化学気相成長法プロセスを使用して、前記ゲート（１０６）の周りに側壁スペーサ（４０２）を形成するステップと、
前記ソース／ドレイン接合部（３０４）（３０６）および前記ゲート（１０６）上にシリサイド（６０４）（６０６）（６０８）を形成するステップと、
前記半導体基板（１０２）上に層間絶縁層（７０２）をたい積するステップと、
前記層間絶縁層（７０２）中に前記シリサイド（６０４）（６０６）（６０８）へのコンタクト（８０２）（８０４）（８０６）を形成するステップと、
を含む、集積回路を形成する方法（９００）。
【請求項２】
前記側壁スペーサ（４０２）を形成するステップは、約１００ワットから約２００ワットの範囲の低バイアス出力プラズマ化学気相成長法プロセスを使用する、請求項１記載の方法（９００）。
【請求項３】
前記シリサイド（６０４）（６０６）（６０８）を形成するステップは、超低速のシリサイド金属たい積速度を使用する、請求項１記載の方法（９００）。
【請求項４】
前記シリサイド（６０４）（６０６）（６０８）を形成するステップは、極薄のシリサイド金属を使用する、請求項１記載の方法（９００）。
【請求項５】
前記層間絶縁層（７０２）をたい積するステップは、中誘電率、低誘電率、超低誘電率のうちの少なくとも１つの誘電率を有する絶縁材料をたい積する、請求項１記載の方法（９００）。
【請求項６】
前記シリサイド（６０４）（６０６）（６０８）へのコンタクト（８０２）（８０４）（８０６）を形成するステップは、タンタル、チタン、タングステン、銅、金、銀、これらの合金、これらの化合物、およびこれらの組み合わせのうちの少なくとも１つを使用する、請求項１記載の方法（９００）。
【請求項７】
前記シリサイド（６０４）（６０６）（６０８）を形成するステップは、ニッケルシリサイドを形成する、請求項１記載の方法（９００）。
【請求項８】
前記シリサイド（６０４）（６０６）（６０８）を形成するステップは、ヒ素でドープされたニッケルシリサイドを形成する、請求項１記載の方法（９００）。
【請求項９】
前記シリサイド（６０４）（６０６）（６０８）を形成するステップは、低バイアス出力たい積技術を使用する、請求項１記載の方法（９００）。
【請求項１０】
前記シリサイド（６０４）（６０６）（６０８）を形成するステップは、コバルト、チタン、ニッケル、これらの合金、これらの化合物、およびこれらの組合せのうちの少なくとも１つからなるシリサイドを形成する、請求項１記載の方法（９００）。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公表番号】特表２００７−５１８２７４（Ｐ２００７−５１８２７４Ａ）
【公表日】平成１９年７月５日（２００７．７．５）
【国際特許分類】
【出願番号】特願２００６−５４９３１４（Ｐ２００６−５４９３１４）
【出願日】平成１６年１２月２１日（２００４．１２．２１）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０４３１０９
【国際公開番号】ＷＯ２００５／０７１７２９
【国際公開日】平成１７年８月４日（２００５．８．４）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成１９年７月５日（２００７．７．５）
【国際特許分類】
【出願日】平成１６年１２月２１日（２００４．１２．２１）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０４３１０９
【国際公開番号】ＷＯ２００５／０７１７２９
【国際公開日】平成１７年８月４日（２００５．８．４）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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