説明

集積回路技術における超均一シリサイド

集積回路(100)の形成方法(900)およびその構造体が提供される。半導体基板(102)上にゲート誘電体(104)が形成され、半導体基板(102)上のゲート誘電体(104)上にゲート(106)が形成される。半導体基板(102)にソース/ドレイン接合部(504/506)が形成される。ソース/ドレイン接合部(504/506)上に超均一シリサイド(604/608)が形成され、半導体基板(102)の上方に誘電体層(702)が堆積される。次いで、誘電体層(702)に、超均一シリサイド(604/608/606)へのコンタクトが形成される。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般的に、半導体技術に関し、さらに詳しく言えば、半導体デバイスにおけるシリサイド化に関する。
【背景技術】
【0002】
現在、生活のほとんどあらゆる面で電子製品が使用されており、これらの電子製品の中核をなすものが、集積回路である。集積回路は、航空機やテレビ受像機から腕時計まであらゆるものに使用されている。
【0003】
半導体ウェハ完成品を製造するために、数百、場合によっては、数千もの精密制御プロセスを調整する必要がある極めて複雑なシステムによって、シリコンウェハおよびシリコンウェハ上に集積回路が作られる。半導体ウェハ完成品の各々は、数百から数万の集積回路を有し、各々には数百または数千ドルの価値がある。
【0004】
集積回路は、数百または数百万の個々のコンポーネントから構成されている。1つの一般的なコンポーネントは、半導体トランジスタである。現在使用されている最も一般的かつ重要な半導体技術は、シリコンベースのものであり、最も好ましいシリコンベースの半導体デバイスは、相補型金属酸化膜半導体(CMOS:Complementary Metal Oxide Semiconductor)トランジスタである。
【0005】
CMOSトランジスタの主要な要素は、一般的に、トランジスタ部分を遮断する浅いトレンチ酸化物分離領域を有するシリコン基板からなる。トランジスタ部分は、シリコン基板上に、酸化シリコンゲート上のポリシリコンゲート、いわゆるゲート酸化物を含む。ポリシリコンゲートの両側のシリコン基板は、導電性になるようにわずかにドープされる。シリコン基板の低ドープ領域を、「浅いソース/ドレイン接合部」と呼び、これは、ポリシリコンゲート下方のチャネル領域によって分離される。ポリシリコンゲートの側部にある「側壁スペーサ」と呼ばれる湾曲した酸化シリコンまたは窒化シリコンスペーサにより、さらなるドーピングが堆積して、「深いソース/ドレイン接合部」と呼ばれる浅いソース/ドレイン接合部のより高ドープの領域を形成できる。浅いおよび深いソース/ドレイン接合部を、総称して「S/D接合部」と呼ぶ。
【0006】
トランジスタを完成するために、ポリシリコンゲート、湾曲スペーサ、およびシリコン基板を覆うように酸化シリコン誘電体層が堆積される。トランジスタに電気的接続を与えるために、酸化シリコン誘電体層において、ポリシリコンゲートおよびソース/ドレイン接合部まで開口がエッチングされる。開口は、金属で充填されて電気コンタクトを形成する。集積回路を完成するために、コンタクトは、誘電材料の外側へのさらなる誘電材料レベルにあるさらなる配線レベルに接続される。
【0007】
動作中、ポリシリコンゲートへのゲートコンタクトへの入力信号が、一方のソース/ドレインコンタクトから一方のソース/ドレイン接合部、他方のソース/ドレイン接合部へのチャネルを介して、他方のソース/ドレインコンタクトへの電流の流れを制御する。
【0008】
半導体ウェハのシリコン基板上にゲート酸化物層を熱的に成長させ、ゲート酸化物層上にポリシリコン層を形成することによって、トランジスタが作製される。酸化物層およびポリシリコン層は、それぞれゲート酸化物およびポリシリコンゲートを形成するために、パターン化されエッチングされる。ゲート酸化物およびポリシリコンゲートは、シリコン基板の表面にホウ素またはリン不純物原子をイオン注入することによって、浅いソース/ドレイン領域を形成するために、マスクとして使用される。イオン注入後、700℃を超える高温アニールにより、浅いソース/ドレイン接合部を形成するために、注入した不純物原子を活性化する。
【0009】
ゲート酸化物およびポリシリコンゲートの側面の周りに側壁スペーサを形成するために、窒化シリコン層が堆積されエッチングされる。側壁スペーサ、ゲート酸化物、およびポリシリコンゲートは、ホウ素やリン不純物原子を、浅いソース/ドレイン接合部内およびこれらの接合部を介してシリコン基板の表面内にイオン注入することによって、従来のソース/ドレイン領域に対してマスクとして使用される。イオン注入後、再度、700℃を超える高温アニールにより、S/D接合部を形成するために、注入された不純物原子を活性化する。
【0010】
トランジスタの形成後、トランジスタ上に酸化シリコン誘電体層が堆積され、ソース/ドレイン接合部およびポリシリコンゲートまで下方にコンタクト開口がエッチングされる。次いで、コンタクト開口は、導電性金属で充填され、他の誘電体層に導電ワイヤを形成することによって相互接続される。
【発明の開示】
【発明が解決しようとする課題】
【0011】
トランジスタのサイズの小型化に伴い、金属コンタクトとシリコン基板またはポリシコンとの間の電気抵抗が、トランジスタの性能に悪影響を及ぼすレベルまで高まることが分かっている。電気抵抗を低下するためには、金属コンタクトとシリコン基板またはポリシリコンとの間に、遷移材料が形成される。最良の遷移材料は、コバルトシリサイド(CoSi)およびチタンシリサイド(TiSi)であることが分かっている。
【0012】
シリサイドは、ソース/ドレイン接合部およびポリシリコンゲートの上方のシリコン基板上に、薄いコバルトまたはチタン層を最初に適用することによって形成される。半導体ウェハは、800℃を超える温度で1つ以上のアニールステップが施され、これにより、コバルトまたはチタンは、シリコンおよびポリシリコンと選択的に反応して金属シリサイドを形成する。このプロセスを、一般的に、「シリサイド化」と呼ぶ。浅いトレンチ酸化物および側壁スペーサが、シリサイドを形成するように反応しないため、シリサイドは、ソース/ドレイン接合部およびポリシリコンゲート上に整合されるため、このプロセスを、「自己整合シリサイド化」、いわゆる「サリサイド化」とも呼ぶ。
【0013】
しかしながら、既存のシリサイド化およびサリサイド化によって、金属コンタクトをシリコンに接続することに関するすべての問題が上手く解消されているわけではない。
【0014】
これらの問題は、金属コンタクトとシリサイドとの間の高い抵抗を含むが、これに限定されるものではない。
【0015】
長期にわたってこれらの問題の解決策が要求されているが、従来の研究開発では、何ら解決策が教示または提示されておらず、したがって、これらの問題の解決策は、当業者らが長い間成し遂げられなかったものである。
【課題を解決するための手段】
【0016】
本発明により、集積回路の形成方法および集積回路の構造体が提供される。半導体基板上に、ゲート誘電体が形成され、半導体基板上のゲート誘電体上に、ゲートが形成される。半導体基板には、ソース/ドレイン接合部が形成される。ソース/ドレイン接合部上に、超均一シリサイドが形成され、半導体基板の上方に、誘電体層が堆積される。次いで、誘電体層に、超均一シリサイドへのコンタクトが形成される。この方法により、堅牢性が著しく高められ、コンタクトとシリコンとの間の電気抵抗が低下することで、集積回路の性能が非常に高まる。
【0017】
本発明のいくつかの実施形態には、上述したものに加え、またはそれらの代わりに他の利点がある。これらの利点は、添付の図面を参照しながら以下の詳細な記載を読むことにより、当業者らに明らかになるであろう。
【発明を実施するための最良の形態】
【0018】
以下の記載において、本発明の完全な理解が得られるように、細部の説明を多数記載する。しかしながら、これらの詳細を用いずに本発明が実施できることは、当業者には明らかであろう。本発明を不明瞭にしないためにも、いくつかの既知の構成およびプロセスステップは、詳細には開示していない。さらに、装置の実施形態を示す図面は、部分的概略図であり、一定の縮尺で描かれたものではなく、特に、寸法の一部は明確に表すためのものであって、図面において誇張して表されたものもある。同一の番号は、すべての図面において、同一の要素に関して使用される。
【0019】
本願明細書において使用される「水平(horizontal)」という用語は、基板またはウェハに対して平行な面として定義される。「垂直(vertical)」という用語は、すでに定義した水平に対して垂直な方向をさす。「〜の上に(on)」、「〜の上方に(above)」、「〜の下方に(below)」、「下部(bottom)」、「上部(top)」、「側部(side)」(「側壁」のように)、「より高い(higher)」、「より低い(lower)」、「〜の上に(over)」、および「〜の下に(under)」などの用語は、水平面に対して定義される。
【0020】
図1に、本発明による作製の中間ステージにある集積回路100を示す。
【0021】
中間ステージを形成するために、シリコンなどの材料の半導体基板102上に、酸化シリコンなどのゲート誘電体層が堆積され、ゲート誘電体層上に、ポリシリコンなどの導電性ゲート層が堆積される。これらの層は、ゲート誘電体層104およびゲート106を形成するようにパターン化されエッチングされる。半導体基板120は、浅いトレンチ分離(STI:shallow trench isolation)108を形成するために、さらにパターン化され、エッチングされ、酸化シリコン材料で充填される。
【0022】
図2に、ライナ層202が上側に堆積された図1の構造を示す。ライナ層202は、通常は酸化シリコンで形成され、半導体基板102、ゲート誘電体104、およびゲート106、およびSTI108を覆う。ライナ層202は、エッチストップ材料または注入保護材料からなり得る。
【0023】
図3に、浅いソース/ドレイン接合部304および306を形成するためのイオン注入302中の図2に示される構造を示す。
【0024】
ゲート106およびゲート誘電体104は、半導体基板102の表面にホウ素(B)またはリン(P)の不純物原子のイオン注入302によって、浅いソース/ドレイン接合部304および306を形成するためのマスクとして作用する。イオン注入302の後、700℃を超える高温アニールにより、注入された不純物原子を活性化して、浅いソース/ドレイン接合部304および306を形成する。
【0025】
図4に側壁スペーサ402の形成後における図3の構造を示す。
【0026】
注入によるダメージから保護するライナ層202は除去され、通常は窒化シリコンで形成される側壁スペーサ層が、側壁スペーサ402の湾曲形状を形成するようにデポジットあるいは堆積され、エッチングされる。
【0027】
図5に、深いソース/ドレイン接合部504および506を形成するためのイオン注入502中の図4の構造を示す。
【0028】
側壁スペーサ402、ゲート106、およびSTI108は、ホウ素やリンの不純物原子を、それぞれ浅いソース/ドレイン接合部304および306内およびこれらの接合部を介して半導体基板102の表面内にイオン注入502することによって、深いソース/ドレイン接合部504および506を形成するためのマスクとして作用する。イオン注入後、再度、700℃を超える高温アニールにより、ソース/ドレイン接合部504および506を形成するために、注入された不純物原子を活性化する。
【0029】
図6に、本発明による超均一シリサイド604、606、および608の形成時に使用される堆積(デポジション)プロセス602を示す。超均一シリサイド604および608は、それぞれ深いソース/ドレイン接合部504および506上にわたって半導体基板102のシリコン表面に対して形成され、超均一シリサイド606は、ゲート106のポリシリコン表面に対して形成される。
【0030】
シリサイドを形成するには3つの方法がある。1つの技術において、堆積プロセス602は、露出されたシリコン部分(単結晶および多結晶シリコンの両方)上に純金属を堆積する。その後、金属は、シリコンと反応して、第1の相の金属リッチシリサイドとして知られているものを形成する。次いで、反応していない金属が除去され、その後、既存の第1の相の生成物は、下地のシリコンと再度反応して、第2の相であるシリコンリッチシリサイドを形成する。第2の技術において、堆積プロセス602は、金属およびシリコンの両方を露出されたシリコンに同時蒸着することを伴う。金属およびシリコンの両方は、例えば、電子ビームによって気化される。次いで、気化された蒸気は、ウェハ上へシリコン全体にわたって引き込まれる。第3の技術において、堆積プロセス602には、金属およびシリコンの両方をシリコン表面に同時スパッタリングが含まれる。同時スパッタリングは、金属およびシリコン材料を複合ターゲットまたは別々のターゲットから物理的に取り除いた後、複合材料をウェハの方へ向けることが必要である。
【0031】
浅いソース/ドレイン接合部、例えば、接合部深さがおよそ1000オングストローム(Å)を有する最新の半導体デバイスでは、従来のサリサイド化プロセスが問題となっている。特に、このようなサリサイド化プロセス中、既存のソース/ドレイン領域の一部が消費される。
【0032】
コバルトが耐熱金属として使用される場合、金属シリサイド化されるプロセスにおいて、その厚みの約2倍のシリコンを消費し、例えば、100Åのコバルト層が、約103Åのシリコンを消費する。このような消費は、ソース/ドレイン接合部に存在するドーパントを低減させるように作用し、ソース/ドレイン接合部の電気性能特徴に悪影響を及ぼすこともあり、最終的に、集積回路の性能を劣化してしまう。
【0033】
耐熱金属がチタンである場合、集積回路の小型化に伴って側壁スペーサが小さくなるため、金属コンタクト間にチタンシリサイドが形成されることで、ポリシリコンゲートとソース/ドレイン接合部との間に静電結合された、または完全に導電性の経路が生じ、同様に、集積回路の性能が劣化してしまう。
【0034】
本発明は、さまざまな耐熱性金属シリサイドとともに使用されてもよいが、ニッケルシリサイドが多くの望ましい特徴を有することが分かっている。しかしながら、ニッケルシリサイドを用いた加工では、堅牢なニッケルを形成することが困難であることが分かっている。粗面を有し厚みが約100Åの厚いシリサイドが、シリコン基板を最良に保護し、良好な接着性を与えると考えられる。
【0035】
研究を重ねた後、従来の知見とは逆に、超均一ニッケルシリサイドが極めて堅牢なニッケルシリサイドを形成することが見い出された。定義によれば、超均一シリサイドとは、全厚みの約3%より大きな厚みの変動がない場合のシリサイド層を意味する。
【0036】
超均一ニッケル、超均一シリサイド604、606、および608を形成する1つの例は、超低出力気相成長プロセスによりニッケルを露出シリコン部分上に堆積することによって得られることが見い出されており、この場合の超低出力とは、500ワット直流を下回る出力レベル、好ましくは、約400〜300ワット直流を意味する。
【0037】
さらに、毎秒7.0Åを下回り、好ましくは、毎秒約6.8〜6.0Åであるように定義される超低速の金属堆積速度を使用しなければならないことが見い出されている。
【0038】
さらに、超均一で極薄のシリサイドを提供するために、50Å以下の極薄の厚みまで、これらの出力レベルおよび堆積速度でニッケルを堆積しなければならないことが見い出されている。次いで、ニッケルは、700℃付近の高温アニールなどのアニールプロセスによって、ニッケルシリサイドに変えられる。
【0039】
上記により、堅牢性が非常に高まり、コンタクトとシリコンまたはポリシリコンとの間の電気抵抗が低下して、集積回路の性能が非常に高まる。
【0040】
以下、図7を参照すると、超均一シリサイド604、606、および608、側壁スペーサ402、およびSTI108上に誘電体層702を堆積した後の図6の構造が示されている。
【0041】
さまざまな実施形態において、誘電体層702は、誘電率が4.2〜3.9である、酸化シリコン(SiO)、テトラエチルオルトシリケート(TEOS)、ボロフォスフォシリケート(BPSG)ガラスなどの中誘電率材料、または誘電率が3.9〜2.5である、フッ素化テトラエチルオルトシリケート(FTEOS)、水素シルセスキオキサン(HSQ)、ビス−ベンゾシクロブテン(BCB)、テトラメチルオルトシリケート(TMOS)、オクタメチルシクロテトラシロキサン(OMCTS)、ヘキサメチルジシロキサン(HMDS)、SOB(trimethylsili borxle)、ジアセトキシジtertブトシロキサン(DADBS: diaceloxyditerliarybutosiloxane)、トリメチルシリルリン酸(SOP)などの低誘電率材料のものである。誘電率が2.5を下回る利用可能な超低誘電率の誘電体材料は、市販されているTeflon−AF、Teflonマイクロエマルジョン、ポリイミドナノフォーム、シリカエーロゲル、シリカキセロゲル、およびメソポーラスシリカを含む。ストップ層およびキャップ層(使用されている場合)は、窒化シリコン(Si)または酸窒化シリコン(SiON)などの材料のものである。
【0042】
図8に、金属コンタクト802、804、および806の形成後の図7の構造を示す。
【0043】
金属コンタクト802、804、および806は、超均一シリサイド604、606、および608にそれぞれ電気的に接続され、深いソース/ドレイン接合部504、ゲート106、および深いソース/ドレイン接合部506にそれぞれ接続される。
【0044】
さまざまな実施形態において、金属コンタクト802、804、および806は、タンタル(Ta)、チタン(Ti)、タングステン(W)、それらの合金、およびそれらの化合物からなるものである。他の実施形態において、金属コンタクト802、804、および806は、銅(Cu)、金(Au)、銀(Ag)、それらの合金、およびそれらの化合物などの金属からなるものであり、上記元素の1つ以上は、それらの周りに拡散障壁を有する。
【0045】
以下、図9を参照すると、本発明による超均一シリサイド604、606、および608を製造する方法900の簡易フローチャートが示されている。この方法900は、ステップ902において半導体基板が用意され、ステップ904において半導体基板上のゲート電極を形成し、ステップ906においてゲート誘電体上にゲートを形成し、ステップ908において半導体基板にソース/ドレイン接合部を形成し、ステップ910においてソース/ドレイン接合部上およびゲート上に超均一シリサイドを形成し、ステップ912において半導体基板上に誘電体層を堆積し、ステップ914において誘電体層において超均一シリサイドへのコンタクトを形成する。
【0046】
特定のベストモードとともに本発明を記載してきたが、上述した記載を考慮しながら、多数の代替例、修正例、および変更例が当業者に明らかになるであろうことを理解されたい。したがって、特許請求の範囲の趣旨および範囲内のこのようなすべての代替例、修正例、および変更例を包含することが意図される。上記に記載し、または添付の図面に示したすべての事柄は、例示的かつ非制限的な意味で解釈されるべきである。
【図面の簡単な説明】
【0047】
【図1】本発明による作製の中間ステージにあるトランジスタの説明図。
【図2】ライナ層を堆積した図1の構造の説明図。
【図3】浅いソース/ドレイン接合部を形成するためのイオン注入中の図2の構造の説明図。
【図4】側壁スペーサの形成後の図3の構造の説明図。
【図5】深いソース/ドレイン接合部を形成するためのイオン注入中の図4の構造の説明図。
【図6】シリサイドの形成中の図5の構造体の説明図。
【図7】シリサイド、側壁スペーサ、および浅いトレンチ分離上に誘電体層を堆積した後の図6の構造の説明図。
【図8】金属コンタクトの形成後の図7の構造の説明図。
【図9】本発明によるシリサイド製造方法の簡易フローチャート。

【特許請求の範囲】
【請求項1】
集積回路の形成方法(900)であって、
半導体基板(102)を用意するステップと、
前記半導体基板(102)上にゲート誘電体(104)を形成するステップと、
前記ゲート(106)誘電体上にゲート(106)を形成するステップと、
前記半導体基板(102)にソース/ドレイン接合部(504/506)を形成するステップと、
前記ソース/ドレイン接合部(504/506)上に超均一シリサイド(604/608)を形成するステップと、
前記半導体基板(102)上に誘電体層(702)を堆積するステップと、
前記誘電体層(702)に前記超均一シリサイド(604/608/606)へのコンタクトを形成するステップとを含む、方法。
【請求項2】
前記超均一シリサイド(604/608/606)の形成ステップでは、500ワット直流を下回る出力レベルを用いた超低出力堆積技術が用いられる、請求項1に記載の方法(900)。
【請求項3】
前記超均一シリサイド(604/608/606)の形成ステップでは、毎秒7.0Åを下回る超低速のシリサイド金属堆積速度が用いられる、請求項1に記載の方法(900)。
【請求項4】
前記超均一シリサイド(604/608/606)の形成ステップでは、厚みが50Å以下である極薄のシリサイド金属が形成される、請求項1に記載の方法(900)。
【請求項5】
前記誘電体層(702)の堆積ステップでは、中誘電率、低誘電率、および超低誘電率のうちから選択された誘電率を有する誘電材料が堆積される、請求項1に記載の方法(900)。
【請求項6】
前記超均一シリサイド(604/608/606)へ前記コンタクト(802/806/804)を形成するステップが、タンタル、チタン、タングステン、銅、金、銀、それらの合金、それらの化合物、およびそれらの組み合わせ、から選択された材料を用いる、請求項1に記載の方法(900)。
【請求項7】
集積回路であって、
ソース/ドレイン接合部(504/506)を有する半導体基板(102)と、
前記半導体基板(102)上のゲート誘電体(104)と、
前記ゲート(106)誘電体上のゲート(106)と、
前記ソース/ドレイン接合部(504/506)上の超均一シリサイド(604/608)と、
前記半導体基板(102)の上方の誘電体層(702)と、
前記誘電体層(802)における、前記超均一シリサイド(604/608/606)へのコンタクト(802/806/804)とを含む、集積回路。
【請求項8】
前記超均一シリサイド(604/608/606)が、厚みが(50)50Å以下の極薄シリサイド金属である、請求項7に記載の集積回路。
【請求項9】
前記誘電体層(702)が、中誘電率、低誘電率、超低誘電率のうちから選択された誘電率を有する誘電材料を堆積する、請求項7に記載の集積回路。
【請求項10】
前記超均一シリサイド(604/608/606)への前記コンタクト(802/806/804)が、タンタル、チタン、タングステン、銅、金、銀、それらの合金、それらの化合物、およびそれらの組み合わせからなる群から選択された材料で形成される、請求項7に記載の集積回路。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【公表番号】特表2007−527617(P2007−527617A)
【公表日】平成19年9月27日(2007.9.27)
【国際特許分類】
【出願番号】特願2006−518851(P2006−518851)
【出願日】平成16年7月6日(2004.7.6)
【国際出願番号】PCT/US2004/021661
【国際公開番号】WO2005/008758
【国際公開日】平成17年1月27日(2005.1.27)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.TEFLON
【出願人】(591016172)アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ADVANCED MICRO DEVICES INCORPORATED
【Fターム(参考)】