集積回路装置及び電子機器
【課題】グラフィックス処理性能をスケーラブルに調整可能であり、目標とする処理性能に応じて、最適なシステムを構築することのできる集積回路装置を提供する。
【解決手段】目標性能に応じた数の集積回路をカスケード接続することにより、グラフィックス処理性能をスケーラブルに拡張又は縮小できるという知見に基づく。第１の集積回路１と、第２の集積回路２と、第１の集積回路１と第２の集積回路２を接続する通信用バス４と、第１の集積回路１の演算結果を第２の集積回路２に出力するための入出力用バス５を含む。
【解決手段】目標性能に応じた数の集積回路をカスケード接続することにより、グラフィックス処理性能をスケーラブルに拡張又は縮小できるという知見に基づく。第１の集積回路１と、第２の集積回路２と、第１の集積回路１と第２の集積回路２を接続する通信用バス４と、第１の集積回路１の演算結果を第２の集積回路２に出力するための入出力用バス５を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，グラフィックス処理を実行可能な集積回路装置，及びこれを実装した電子機器に関する。具体的に説明すると，本発明は，複数の集積回路をカスケード接続することにより，グラフィックス処理性能をスケーラブルに拡張可能な集積回路装置，及びこれを実装した電子機器に関するものである。
【背景技術】
【０００２】
従来から，例えばＬＳＩ（Large Scale Integration）のような集積回路を用いてグラフィックス処理を行うことが知られている。図６は，集積回路を単体で用いた従来のグラフィックス処理システムを示している。従来のシステムでは，ストリームデータや描画コマンドのような画像データが格納されているＣＧＲＯＭや，画像データを取得するカメラ（撮像素子）のような媒体から，入力インターフェイスを介して，画像データが入力される。入力された画像データは，ＣＰＵによって，ＶＲＡＭ又はシステムメモリに展開された上で，画像エンジンよって画像処理が実行される。そして，画像処理が施された処理画像データは，出力インターフェイスを介して，例えば液晶ディスプレイ（ＬＣＤ）のような表示装置に出力される。
【０００３】
また，グラフィックス処理性能を向上させるために，複数のグラフィックプロセッサを接続して実装する従来の技術として，例えば，特開２０００−２２２５９０号公報（特許文献１）や，特開２００７−１７９２２５号公報（特許文献２）に開示された発明が知られている。
【０００４】
特許文献１に開示された発明は，複数のグラフィックスプロセッサにより並行して描画処理を行う画像処理装置に関する。この発明では，グラフィックスプロセッサに入力された属性データ及びグラフィックスコマンドから，それぞれのグラフィックスプロセッサにおける処理の負荷を計算し，その負荷が，所定の閾値を超えたグラフィックスプロセッサについては，描画処理を停止させるものである。
【０００５】
また，特許文献２に開示された発明は，ユーザの利用目的に応じて，描画処理能力の異なるグラフィックスチップを切り換え可能な情報処理装置に関する。この発明では，チップ内に，比較的に処理能力の低い内蔵グラフィックチップを内蔵し，チップ外に，比較的に処理能力が高い外部グラフィックスチップを備えている。そして，ユーザは，グラフィックス切替スイッチを介して，内蔵グラフィックスチップと外部グラフィックスチップのいずれにおいて画像処理を行うかを選択できるようになっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−２２２５９０号公報
【特許文献２】特開２００７−１７９２２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記した特許文献１及び特許文献２に開示された技術のように，複数のグラフィックスチップを設けることで，基本的には，設置したグラフィックスチップの数に応じて，グラフィックス処理性能を向上させることが可能である。
【０００８】
しかしながら，従来の発明においては，一定の目標性能を得られるように回路が構築されたものであるため，一度組み上げた回路に対してグラフィックスチップを追加したり，組み上げた回路からグラフィックスチップを取り外すことが困難であった。このため，変化する目標性能に応じて，回路のグラフィックス処理性能をスケーラブルに調整することはできなかった。すなわち，例えば，目標とする描画性能や動画・静止画デコード性能が高い場合には，回路規模を大きくすることによりその目標性能を満たすことができるものの，一旦製作した回路規模を縮小することは困難であることから，それほど高い性能を必要としない画像処理を行う場合に，組み上げた回路規模が冗長なものとなってしまっていた。
【０００９】
また，例えば，図６に示したような独立した集積回路を２つ以上設け，それぞれについてシステムを構築することにより，グラフィックス処理性能を向上させることも理論上は可能である。しかし，同一のシステムをパラレルに組み上げると，それぞれの集積回路について周辺デバイス等を備えることが必要となるため，製造におけるシステムコストが肥大化することとなる。
【００１０】
このため，現在では，画像処理システムにおけるグラフィックス処理性能をスケーラブルに拡張又は縮小することができ，目標とする処理性能に応じて，最適なシステムを構築することのできる技術が求められている。
【課題を解決するための手段】
【００１１】
そこで，本発明の発明者は，上記の従来発明の問題点を解決する手段について鋭意検討した結果，目標性能に応じた数だけ集積回路を実装し，これらをカスケード接続することにより，グラフィックス処理性能をスケーラブルに拡張又は縮小することのできる集積回路装置を得ることができるという知見を得た。そして，本発明者は，上記知見に基づけば，従来技術の課題を解決できることに想到し，本発明を完成させた。
具体的に本発明は，以下の構成を有する。
【００１２】
本発明は，グラフィックス処理を行うための集積回路装置に関するものである。
本発明の集積回路装置は，第１の集積回路（１）と，第２の集積回路（２）と，第１の集積回路（１）と第２の集積回路（２）を接続する通信用バス（４）と，第１の集積回路（１）の演算結果を第２の集積回路（２）に出力するための入出力用バス（５）を含む。
ここで，第１の集積回路（１）は，
第１の中央処理部（１１）と，
画像データが入力される第１の入力インターフェイス（１２）と，
第１の中央処理部（１１）の制御に基づき，通信用バス（４）を介して，第１の入力インターフェイス（１２）に入力された前記画像データの一部を，第２の集積回路（２）へ転送する第１の通信インターフェイス（１３）と，
第１の中央処理部（１１）の制御に基づいて，画像データを画像処理する第１の画像エンジン（１４）と，
第１の画像エンジン（１４）により画像処理された第１の処理画像データを，入出力用バス（５）を介して，第２の集積回路（２）へ出力する第１の出力インターフェイス（１５）と，を具備する。
また，第２の集積回路（２）は，
通信用バス（４）を介して，第１の集積回路（１）から転送された画像データの一部を受け取る第２の通信インターフェイス（２３）と，
第２の通信インターフェイス（２３）が受け取った画像データの一部を，第１の中央処理部（１１）の制御に基づいて，画像処理する第２の画像エンジン（２４）と，
入出力用バス（５）を介して，第１の集積回路（１）から出力された第１の処理画像データが入力される第２の入力インターフェイスと（２２），
第２の入力インターフェイス（２２）に入力された第１の処理画像データと，第２の画像エンジン（２４）が画像処理した第２の処理画像データを，統合し，出力する第２の出力インターフェイス（２５）と，を具備する。
【００１３】
本発明では，上記構成のように，第１の集積回路（１）と第２の集積回路（２）とを接続する。第１の集積回路（１）と第２の集積回路（２）は，基本的に，同一のグラフィックス処理性能を有し，回路構成も同一であるため，両者を接続することにより，通常の２倍のグラフィックス処理性能を得ることができる。また，第１の集積回路（１）と第２の集積回路（２）を接続するインターフェイス（通信用バス（４）と入出力用バス（５））取り外すことにより，目標性能に応じて，グラフィックス処理性能をスケーラブルに拡張又は縮小することができる。また，上記構成のように，第１の集積回路（１）と第２の集積回路（２）を接続することにより，周辺デバイス（例えばＣＧＲＯＭ等）を共有して使用することができるためシステムコストの増加を最小限に抑えることができる。さらに，本発明では，一つ中央処理部（ＣＰＵ）によって，集積回路装置全体の統治制御が行われるため，各々の集積回路間での通信を行う必要がなく，集中制御が可能となる。従って，例えばグラフィックス処理に使用するソフトウェアの開発が容易になる。
【００１４】
また，本発明では，第１の集積回路（１）から第２の集積回路（２）へ画像データを転送する通信用のインターフェイスと，第１の集積回路（２）の演算結果を第２の集積回路（２）へ出力する入出力用のインターフェイスが，それぞれ別途設けられている。このため，第１の集積回路（１）の第１の中央処理部（１１）が，第２の集積回路（２）を制御するために使用するバスと，第１の集積回路（２）の演算結果を第２の集積回路（２）へ出力するバスとを分けることができる。このため，第第１の集積回路（１）と第２の集積回路（２）間における相互通信の干渉問題も回避でき，画像処理のさらなる高速化を図ることができる。
【００１５】
本発明において，第１の集積回路（１）は第１のシステムメモリ（１０）に接続されており，第２の集積回路（２）は第２のシステムメモリ（２０）に接続されていることが好ましい。
すなわち，第１の集積回路（１）において，第１の入力インターフェイス（１２）に入力された画像データは，第１の中央処理部（１１）の制御に基づき，第１のシステムメモリ（１０）に展開され，第１の画像エンジン（１４）において画像処理される。
同様に，第２の集積回路（２）において，第２の通信インターフェイス（２３）により受け取った画像データの一部は，第１の中央処理部（１１）の制御に基づき，第２のシステムメモリ（２０）に展開され，第２の画像エンジン（２４）において画像処理される。
【００１６】
このように，本発明では，第１の集積回路（１）及び第２の集積回路（２）が，それぞれ独立してシステムメモリ（１０，２０）を有することが好ましい。画像エンジンは，画像処理を行う際に，システムメモリに展開された画像データを，システムメモリの記憶空間を利用して画像処理を実行する。本発明では，第１の画像エンジン（１４）及び第２の画像エンジン（２４）により並列的に画像処理が行われるが，２つの画像エンジンが共通のシステムメモリを利用して画像処理を行うと，システムメモリへのアクセスが頻繁となり，その結果，グラフィックス処理に遅延が生じることが懸念される。そこで，本発明の好ましい態様においては，それぞれの集積回路に独立したシステムメモリを接続することにより，上記問題点を解消することとしている。
【００１７】
本発明は，第１の集積回路（１）と第２の集積回路（２）において，割り込み処理を行うための割り込み用バス（６）をさらに含むことが好ましい。
【００１８】
本発明においては，割り込みバス（６）を介して，第２の集積回路（２）から第１の集積回路（１）の第１の中央処理部（１１）に対して，画像処理終了の信号を伝送する割り込み処理を行う。これにより，第１の中央処理部（１１）は，その処理性能を低下させることなく，第２の集積回路（２）における処理の完了を知ることができる。このため，第１の中央処理部（１１）の制御に基づいて，効率的にグラフィックス処理を行うことができる。また，本発明では，通信用バス（４），入出力用バス（５），及び割り込み用バス（６）が別途独立して設けられているため，第１の集積回路（１）と第２の集積回路（２）間における相互通信の干渉問題も回避できる。
【００１９】
本発明の他の実施形態に係る集積回路装置は，第１の集積回路（１）と，第２の集積回路（２）と，第３の集積回路（３）と，第１の集積回路（１）を第２の集積回路（２）及び第３の集積回路（３）に接続する通信用バス（４）と，第１の集積回路（１）の演算結果を第２の集積回路（２）に出力するための第１の入出力用バス（５ａ）と，第２の集積回路（２）の演算結果を第３の集積回路（３）に出力するための第２の入出力用バス（５ａ）とを含む。
第１の集積回路（１）は，
第１の中央処理部（１１）と，
画像データが入力される第１の入力インターフェイス（１２）と，
第１の中央処理部（１１）の制御に基づき，通信用バス（４）を介して，第１の入力インターフェイス（１２）に入力された画像データの一部を，第２の集積回路（２）及び第３の集積回路（３）へ転送する第１の通信インターフェイス（１３）と，
第１の中央処理部（１１）の制御に基づいて，画像データを画像処理する第１の画像エンジン（１４）と，
第１の画像エンジン（１４）により画像処理された第１の処理画像データを，第１の入出力用バス（５ａ）を介して，第２の集積回路（２）へ出力する第１の出力インターフェイス（１５）を具備する。
第２の集積回路（２）は，
通信用バス（４）を介して，第１の集積回路（１）から転送された画像データの一部を受け取る第２の通信インターフェイス（２３）と，
第２の通信インターフェイス（２３）が受け取った画像データの一部を，第１の中央処理部（１１）の制御に基づいて，画像処理する第２の画像エンジン（２４）と，
第１の入出力用バス（５ａ）を介して，第１の集積回路（１）から出力された第１の処理画像データが入力される第２の入力インターフェイス（２２）と，
第２の入力インターフェイス（２２）に入力された第１の処理画像データと，第２の画像エンジン（２４）が画像処理した第２の処理画像データを，統合した統合データを，第２の入出力バス（５ｂ）を介して，第３の集積回路へ出力する第２の出力インターフェイス（２５）とを具備する。
第３の集積回路（３）は，
通信用バス（４）を介して，第１の集積回路（１）から転送された画像データの一部を受け取る第３の通信インターフェイス（３３）と，
第３の通信インターフェイス（３３）が受け取った画像データの一部を，第１の中央処理部（１１）の制御に基づいて，画像処理する第３の画像エンジン（３４）と，
第２の入出力用バス（５ｂ）を介して，第２の集積回路（２）から出力された統合データが入力される第３の入力インターフェイス（３２）と，
第３の入力インターフェイス（３２）に入力された統合データと，第３の画像エンジン（３４）が画像処理した第３の処理画像データを，統合し，出力する第３の出力インターフェイス（３５）とを具備する。
【００２０】
本発明では，上記構成のように，第１の集積回路（１），第２の集積回路（２），及び第３の集積回路（３）を接続する。第１の集積回路（１），第２の集積回路（２），及び第３の集積回路は，基本的に，同一のグラフィックス処理性能を有し，回路構成も同一であるため，これらを接続することにより，通常の３倍のグラフィックス処理性能を得ることができる。また，これらの集積回路（１〜３）は，インターフェイス（通信用バス（４）と入出力用バス（５））を介して容易に増減することができるため，目標性能に応じて，グラフィックス処理性能をスケーラブルに拡張又は縮小することができる。
【００２１】
本発明の他の実施形態は，上記した集積回路装置を実装するコンピュータである。
【００２２】
本発明の他の実施形態は，上記した集積回路装置を実装するゲーム機である。
【図面の簡単な説明】
【００２３】
【図１】図１は，本発明の実施形態における主要部の回路構成を示すブロック図である。
【図２】図２は，本発明の他の実施形態における主要部の回路構成を示すブロック図である。
【図３】図３は，本発明の他の実施形態における主要部の回路構成を示すブロック図である
【図４】図４は，本発明の実施形態に係るコンピュータの回路構成を示すブロック図である。
【図５】図５は，本発明の実施形態に係るゲーム機の回路構成を示すブロック図である。
【図６】図６は，従来の集積回路の回路構成を示すブロック図である。
【発明を実施するための形態】
【００２４】
以下，図面を用いて本発明を実施するための形態について説明する。本発明は，以下に説明する形態に限定されるものではなく，以下の形態から当業者が自明な範囲で適宜修正したものも含む。
【００２５】
（１．第１の実施形態）
図１は，本発明の第１の実施形態における主要部の回路構成を示すブロック図である。図１に示される実施形態においては，第１の集積回路（１）と第２の集積回路（２）が，通信用バス（４），入出力用バス（５），及び割り込み用バス（６）を介して互いに接続され，信号の授受が可能となっている。図１に示されるように，第１の集積回路（１）と第２の集積回路（２）は，略同一の回路構成を有しており，それぞれが，中央処理部（以下，ＣＰＵともいう），画像エンジン，ＶＲＡＭ，及びその他インターフェイスを備えている。このため，第１の集積回路（１）及び第２の集積回路（２）は，相互に接続しない場合であっても，それぞれが，単独でグラフィックス処理用の集積回路としても機能する。図１に示された実施形態においては，第１の集積回路（１）における第１の中央処理部（１１）によって，情報処理や機器制御が行われ，第１の中央処理部（１１）の制御に基づき，グラフィックス処理が実行される。
【００２６】
（１−１．第１の集積回路）
まず，第１の集積回路（１）における回路構成について説明する。
第１の集積回路（１）は，第１の中央処理部（１１），第１の入力インターフェイス（１２），第１の通信インターフェイス（１３），第１の画像エンジン（１４），第１の出力インターフェイス（１５），第１のシステムメモリインターフェイス（１６），第１のＶＲＡＭ（１７），及び第２の割り込み用インターフェイス（１８）を含む。
【００２７】
第１の中央処理部（１１）は，システム全体における情報処理や機器制御を担当し，グラフィック処理を実行するプログラムを制御するための装置である。不揮発性メモリ１０１内には，例えば，第１の中央処理部（１１）が読み出す各コマンドに対応した表示制御データや，キャラクタ・背景のデータ，ストリームデータ，描画コマンド，表示制御プログラムのような画像データが格納されている。そして，第１の中央処理部（１１）は，入力インターフェイス（１２）を介して，これらの画像データを読み出し，情報の加工を行う装置に対して分別処理を行う。不揮発性メモリ１０１の例は，ＣＧＲＯＭである。また，不揮発性メモリ１０１は，ＥＥＰＲＯＭやフラッシュメモリであってもよい。また，第１の中央処理部（１１）は，カメラのような撮像素子（１０２）から画像データを取得することとしてもよい。また，第１の中央処理部（１１）内には，作業領域を構成するＲＡＭが備えられていてもよい。
【００２８】
第１の中央処理部（１１）は，分別処理において，画像データの一部分を，第１の集積回路（１）における第１の画像エンジン（１４）に振り分け，画像データの他の部分を，後述する第２の集積回路（２）における第２の画像エンジン（２４）に振り分ける。第１の中央処理部（１１）は，例えば，表示装置に表示する際の領域に応じて画像データを振り分けてもよいし，画像データのＲＧＢごとに振り分けることとしてもよい。このとき，第１の中央処置部（１１）は，入力された画像データの必要処理量を計算し，画像エンジンの描画可能性を基準として，振り分け処理を行うこととしてもよい。また，例えば，背景の画像データを第１の画像エンジン（１４）において処理させ，キャラクタの画像データを第２の画像エンジン（２４）において処理させる等，画像データの属性に応じて振り分けを行うこととしてもよい。また，例えば，立体映像表示を行う場合には，例えば，左目用の画像を第１の画像エンジン（１４）において処理させ，右目用の画像を第２の画像エンジン（２４）において処理させることとしてもよい。
【００２９】
第１の入力インターフェイス（１２）は，画像データを取得するためのインターフェイスである。第１の入力インターフェイス（１２）は，例えば，ＣＧＲＯＭ（１０１）に格納されている画像データが入力されるＲＯＭインターフェイスや，カメラのような撮像素子（１０２）から画像データを取得するＣＡＭインターフェイスを有する。第１の入力インターフェイスは，パラレル接続方式のものを用いてもよいし，シリアル接続方式のものを用いてもよい。第１の入力インターフェイス（１２）に入力されたデータは，上述したように，第１の中央処理部（１１）に伝達される。
なお，図１に示された実施形態においては，ＲＯＭインターフェイスを介して，ＣＧＲＯＭ（１０１）に格納されている画像データが入力されるため，ＣＡＭインターフェイスは使用しない。このため，ＣＡＭインターフェイスは薄墨を施して表示している。
【００３０】
第１の通信インターフェイス（１３）は，メイン制御を行う第１の中央処理部（１１）と，その制御下にある第２の集積回路（２）の第２の中央処理部（２１）を，通信用バス（４）を介して接続するための手段である。通信インターフェイス（１３）は，例えば，ＵＳＢ（Universal Serial Bus規格），ＰＣＩ（Peripheral
Component Interconnect）規格や，ＰＣＩｅ（PCI Express）規格，ＳＣＳＩ（Small Computer System Interface）規格，シリアルＳＣＳＩ規格の汎用高速バスを接続するためのインターフェイスである。
【００３１】
第１の画像エンジン（１４）は，第１の中央処理部（１１）により分別された画像データを，第１の中央処理部（１１）からの指令に基づいて画像処理するための装置である。第１の中央処理部（１１）により分別されたストリームデータや描画コマンドのような画像データは，第１のシステムメモリ（１０）や第１のＶＲＡＭ（１６）に展開され，第１の画像エンジン（１４）により，３Ｄグラフィックス処理描画や，ビデオ動画デコード処理が実行される。第１の画像エンジン（１４）は，入力された画像データを解析し，解析結果に応じて所定の画像処理を行い，処理画像を第１のシステムメモリ（１０）に記録する。
【００３２】
第１の出力インターフェイス（１５）は，第１の画像エンジン（１４）により画像処理された処理画像データを，入出力用バス（５）を介して，第２の集積回路（２）へ出力するためのインターフェイスである。第１の出力インターフェイス（１５）は，後述する第２の集積回路（２）における第２の入力インターフェイスに対応した規格で形成される。例えば，第１の出力インターフェイス（１５）には，第１の集積回路（１）を単独で使用した場合においても，液晶ディスプレイ（１０３）に対して，処理画像データを出力できるインターフェイスを採用することが好ましい。第１の出力インターフェイス（１５）の例は，ＬＣＤパラレルＲＧＢ出力インターフェイスである。
【００３３】
第１のシステムメモリインターフェイス（１６）は，第１の集積回路（１）とシステムメモリ（ＤＤＲ）（１０）を接続するためのインターフェイスである。
【００３４】
第１のＶＲＡＭ（１７）や第１のシステムメモリ（１０）は，第１の中央処理部（１１）や第１の画像エンジン（１４）の作業空間として機能する記憶装置である。第１の中央処理部（１１）は，第１の入力インターフェイス（１２）を介して取得した画像データを，第１のＶＲＡＭ（１７）や第１のシステムメモリ（１０）に展開する。第１の画像エンジン（１４）は第１のＶＲＡＭ（１７）や第１のシステムメモリ（１０）を使用して画像データを処理する。
【００３５】
第１の割り込み用インターフェイス（１８）は，割り込み用バス（６）を介して，第２の集積回路（２）からの割り込み信号を受信するためのインターフェイスである。割り込み処理においては，第２の集積回路（２）から，第１の集積回路（１）の第１の中央処理部（１１）に対して割り込み信号が送られ，第２の集積回路（２）におけるグラフィックス処理の完了が伝達される。割り込み処理が行われた場合，第１の中央処理部（１１）は，例えば，その時行っていた処理を中断し，第２の集積回路（２）から受け取った信号に応じた処理を行うこととしてもよい。
【００３６】
（１−２．第２の集積回路）
次に，第２の集積回路（２）における回路構成について説明する。
図１に示されるように，第２の集積回路（２）は，第２の中央処理部（２１），第２の入力インターフェイス（２２），第２の通信インターフェイス（２３），第２の画像エンジン（２４），第２の出力インターフェイス（２５），第２のシステムメモリインターフェイス（２６），第２のＶＲＡＭ（２７），及び第２の割り込み用インターフェイス（２８）を含む。
【００３７】
このように，第２の集積回路（２）は，上述した第１の集積回路（１）と同一の回路構成を有することが好ましい。第２の集積回路（２）は，第１の集積回路（１）の複製であってもよい。つまり，第１の集積回路（１）の第１の中央処理部（１１），第１の入力インターフェイス（１２），第１の通信インターフェイス（１３），第１の画像エンジン（１４），第１の出力インターフェイス（１５），第１のシステムメモリインターフェイス（１６），第１のＶＲＡＭ（１７），及び第２の割り込み用インターフェイス（１８）は，それぞれ，第２の集積回路（２）の第２の中央処理部（２１），第２の入力インターフェイス（２２），第２の通信インターフェイス（２３），第２の画像エンジン（２４），第２の出力インターフェイス（２５），第２のシステムメモリインターフェイス（２６），第２のＶＲＡＭ（２７），及び第２の割り込み用インターフェイス（２８）に相当する。ただし，当然のことながら，第２の集積回路（２）は，第１の集積回路（１）と異なる構成を有するものであってもよい。
【００３８】
図１に示されるように，第１の集積回路（１）の第１の通信インターフェイス（１１）と，第２の集積回路（２）の第２の通信インターフェイス（２１）は，通信用バス（４）を介して，接続されている。また，第１の集積回路（１）の第１の出力インターフェイス（１３）と，第２の集積回路（２）の第２の入力インターフェイス（２３）は，入出力用バス（５）を介して接続されている。さらに，第１の集積回路（１）の第１の割り込み用インターフェイス（１８）と，第２の集積回路（２）の第２の割り込み用インターフェイス（２８）は，割り込み用バス（６）を介して接続されている。
【００３９】
本実施形態においては，第２の集積回路（２）における第２入力インターフェイス（２３）として，カメラのような撮像素子から画像データを取得する既存のＣＡＭインターフェイスが使用される。このため，入出力用バス（５）を介した第１の集積回路（１）と第２の集積回路（２）間において，新たな転送手段を設けることなく，データ転送を行うことができる。
なお，本実施形態において，第２の入力インターフェイスにおけるＲＯＭインターフェイスは使用されないため，薄墨を施して表示している。
【００４０】
上記のようにして，第１の集積回路（１）と第２の集積回路（２）が接続されると，いずれの集積回路を主（Ｍａｓｔｅｒ）とし，いずれの集積回路を従（Ｓｌａｖｅ）として機能させるかが決定される。図１に示された実施形態においては，入力インターフェイス（１２）にＣＧＲＯＭ１０１が接続された第１の集積回路（１）が，主たる集積回路として機能している。従たる集積回路である第２の集積回路（２）では，第２の中央処理部（１２）の機能が停止しており，情報処理や機器制御が第１の中央処理部（１１）の制御に従うよう設定されている。
【００４１】
第２の集積回路（２）は，第１の集積回路（１）と，ＣＧＲＭ（１０１）を共有している。このため，ＣＧＲＭ（１０１）から第１の集積回路（２）に入力された画像データの一部は，第１の中央処理部（１１）の制御によって，第２の集積回路（２）の第２のＶＲＡＭ又は第２のシステムメモリ（２０）に展開される。第２の集積回路（２）は，第１の集積回路（１）から受け取った画像データの一部を，第２の画像エンジン（２４）によって処理し，処理の完了を第１の中央処理部（１１）に伝達する。そして，第２の集積回路（２）は，第１の集積回路（１）から出力された処理画像データと，第２の画像エンジンにより処理した処理画像データを，統合・合成し，ＬＣＤモニタ（１０３）に出力する。
【００４２】
第２の集積回路（２）における各構成の説明については，上述した第１の集積回路（１）における各構成と同一であるため，ここでは，第１の集積回路（１）における説明を引用して省略する。
【００４３】
（１−３．処理フロー）
以下，本発明の実施形態における処理フローについて説明する。
図１においては，本発明の実施形態の処理フローを説明するために，一つの画像データを，上下二つに分割し，上部分を第１の集積回路（１）において画像処理し，下部分を第２の集積回路（２）において画像処理し，最終的に，これら二つの処理画像データを統合して，ＬＣＤモニタ（１０３）に出力する例が示されている。
なお，２つの集積回路におけるグラフィック処理の例は，これに限定されるものではない。例えば，立体表示ディスプレイ用の画像処理を行う場合，第１の集積回路（１）において左目用の画像データを処理し，第２の集積回路（２）において右目用の画像データを処理することとしても良い。また，第１の集積回路（１）において背景部分の画像データを処理し，第２の集積回路（２）においてキャラクタ部分の画像データを処理することとしてもよい。
【００４４】
まず，ＣＧＲＯＭ（１０１）に格納されているストリームデータや描画コマンド等の画像データは，第１の入力インターフェイス（１２）を介して，第１の集積回路（１）に入力される。
【００４５】
画像データが入力されると，第１の集積回路（１）は，第１の中央処理部（１１）で分別処理を行う。分別処理においては，第１の集積回路（１）用の画像データは，第１のシステムメモリ（１０）に展開される。一方，第２の集積回路用の画像データは，第１の通信インターフェイス（１３）から出力され，通信用バス（４）を介して，第２の通信インターフェイス（２３）に入力される。第２の集積回路（２）は，画像データが入力されると，その画像データを第２のシステムメモリ（２０）に展開する。
【００４６】
このように，第１の集積回路（１）と第２の集積回路（２）は，周辺デバイス（特に，ＣＧＲＯＭ等の不揮発性メモリ１０１）を共有して使用することができるため，システムコストの増加を最小に抑えることが可能である。
【００４７】
その後，第１の中央処理部（１１）は，第１の画像エンジン（１４）を起動すると同時に，第１の通信インターフェイス（１３）と第２の通信インターフェイス（２３）の通信を介して，第２の集積回路（２）の第２の画像エンジン（２４）を起動させる。
【００４８】
起動した第１の画像エンジン（１４）と第２の画像エンジン（２４）は，それぞれ，システムメモリ（１０，２０）やＶＲＡＭ（１７，２７）を使用して画像処理実行する。各画像エンジン（１４，２４）においては，例えば，３Ｄグラフィックス描画処理や，ビデオ動画デコード処理が実行される。
【００４９】
このように，第１の画像エンジン（１）と第２の画像エンジン（２）は，並列的に画像処理を行っていく。このため，本発明の実施形態は，例えば図６に示された単体の集積回路において画像処理を行う従来の装置と比較して，２倍のグラフィック処理性能を得ることができる。
【００５０】
各画像エンジン（１４，２４）において画像処理が終了すると，画像処理後の処理画像データは，それぞれ，第１のシステムメモリ（１０）及び第２のシステムメモリ（２０）に格納される。また，第２の画像エンジン（２４）は，第１の中央処理部（１１）に対し，割り込み用バス（６）を介して，画像処理の終了を通知する。このため，第１の中央処理部（１１）は，割り込み通知によって，第２の集積回路（２）における画像処理の終了を認識できる。
【００５１】
このように，本発明の実施形態では，第１の集積回路（１）に実装された第１の中央処理部（１１）によって，システム全体の統治制御を行うことができるため，各集積回路間での通信を最小限とすることができる。
【００５２】
その後，第１の中央処理部（１１）は，第１のシステムメモリ（１０）に格納した処理画像データを，第１の出力インターフェイス（１５）を制御して，第２の集積回路（２）の第２の入力インターフェイス（２２）に出力する。
【００５３】
このとき，第１の出力インターフェイス（１５）としては，例えば，ＬＣＤ パラレルＲＧＢ 出力インターフェイスを使用することができる。また，第２の入力インターフェイス（２２）としては，例えば，Ｃａｍｅｒａ パラレルＲＧＢ 入力インターフェイスを使用することができる。これらの第１の出力インターフェイス（１５）や第２の入力インターフェイス（２２）は，集積回路が単体の場合であっても，画像データをＬＣＤモニタに出力するインターフェイスや，画像データを取得するインターフェイスとして機能するものである。従って，本発明の実施形態によれば，既存の画像データ出力用のインターフェイスと，既存の画像データ取得用のインターフェイスを，集積回路間におけるデータ転送用のインターフェイスとして利用することができる。このため，集積回路間において，新たなデータ転送手段を設けることなく，高スループットのデータ転送を行うことができる。すなわち，本発明によれば，集積回路間での通信のために専用のインターフェイスを設けなくとも，既存インターフェイスを流用して集積回路間の通信を行うことができるため，回路規模の増大を回避できる。
【００５４】
第２の集積回路（２）は，第２の入力インターフェイス（２２）を介して，第１の集積回路（１）によって処理された処理画像データを受け取ると，当該処理画像データを，第２のシステムメモリ（２０）に格納する。このため，第２のシステムメモリ（２０）上には，第１の集積回路（１）における処理画像データ（第１の処理画像データ）と，第２の集積回路（２）における処理画像データ（第２の処理画像データ）が展開される。
【００５５】
そして，第１の中央処理部（１１）は，通信用バス（４）における通信を介して，第２の出力インターフェイス（２５）を制御し，第２のシステムメモリ（２０）上に展開されている第１の処理画像データと第２の処理画像データの統合・合成を行う。統合・合成された統合データは，第２の出力インターフェイス（２５）を介して，ＬＣＤモニタ（１０３）に出力される。
【００５６】
以上のように，本発明の実施形態によれば，２つの集積回路間において，ＣＧＲＯＭ等の共有化を図ることができ，また，新たに集積回路間の通信手段（バス等）を設ける必要もないため，ＢＯＭコストの増加を最小に抑えつつ，グラフィック処理性能を２倍に拡張させることが可能となる。
【００５７】
（２．第２の実施形態）
以下，図２及び図３を参酌して，本発明の第２の実施形態について説明する。
図２は，第１の集積回路（１），第２の集積回路（２），及び第３の集積回路（３）を互いにカスケード接続した実施形態を示している。
図２に示されるように，本実施形態においては，第１の集積回路を主たる回路（Ｍａｓｔｅｒ）とし，第２の集積回路（２）及び第３の集積回路（３）を従たる回路（Ｓｌａｖｅ）として構築したものである。
【００５８】
第１の集積回路（１）及び第２の集積回路（２）の各構成は，図１における実施形態におけるものと同一であるため，重複する点については説明を省略する。
【００５９】
また，本実施形態においては，第１の集積回路（１）に，第２の集積回路（２）及び第３の集積回路（３）が接続されている。第３の集積回路は，図２に示されるように，第３の中央処理部（３１），第３の入力インターフェイス（３２），第３の通信インターフェイス（３３），第３の画像エンジン（３４），第３の出力インターフェイス（３５），第３のシステムメモリインターフェイス（３６），第３のＶＲＡＭ（３７），及び第３の割り込み用インターフェイス（３８）を含む。これらの構成は，上述した第１の集積回路（１）及び第２の集積回路（３）におけるものと同一である。このため，第３の集積回路（３）は，上述した第１の集積回路（１）や第２の集積回路（２）と同一の回路構成を有することが好ましい。また，第３の集積回路（３）は，第１の集積回路（１）又は第２の集積回路（２）の複製であってもよい。ただし，当然のことながら，第３の集積回路（３）は，第１の集積回路（１）や第２の集積回路（２）と異なる構成を含むものであってもよい。
【００６０】
本実施例においては，図２に示されるように，複数のレーン数を有するＰＣＩｅやＰＣＩのような通信用バス（４）を介して，第１の集積回路（１）に，第２の集積回路（２）及び第３の集積回路（３）が接続されている。すなわち，第１の集積回路（１）と主たる回路（Ｍａｓｔｅｒ）とし，第２の集積回路（２）及び第３の集積回路（３）を従たる回路（Ｓｌａｖｅ）として，１対２の接続が行われる。従って，本実施形態においては，例えば，一つの画像を三つに分割し，第１の集積回路（１）において上段部を画像処理し，第２の集積回路（２）において中段部を画像処理し，第３の集積回路（３）において下段部を画像処理することが可能である。
【００６１】
本実施形態では，第１の集積回路（１）に実装された第１の中央処理部（１１）が，通信用バス（４）における通信を介して，第２の集積回路（２）の第２の画像エンジン（２４）や，第２の出力インターフェイス（２５），第３の集積回路（３）の第３の画像エンジン（３４），第３の出力インターフェイス（３５）を制御する。このように，本実施形態では，第１の中央処理部（１１）によって，システム全体の統治制御が行われる。なお，第２の集積回路（２）や第３の集積回路（３）も，それぞれ，第２の中央処理部（２１）や第３の中央処理部（３１）を有しているものの，これらの機能は停止している。
【００６２】
第１の集積回路（１），第２の集積回路（２），及び第３の集積回路（３）は，ＣＧＲＯＭ（１０１）を共有している。ＣＧＲＯＭ（１０１）から，第１の集積回路（１）に画像データが入力されると，第１の中央処理部（１１）は，画像データを，第１の集積回路（１），第２の集積回路（２），及び第３の集積回路（３）に分別し，それぞれのシステムメモリ（１０，２０，３０）に展開する。
【００６３】
その後，第１の中央処理部（１１）は，第１の画像エンジン（１４）を起動させると同時に，通信用バス（４）を介して，第２の画像エンジン（２４）及び第３の画像エンジン（３４）を起動させる。そして，３つの画像エンジン（１４，２４，３４）によって，並列的に画像処理が実行される。
【００６４】
第２の画像エンジン（２４）及び第３の画像エンジン（３４）において画像処理が終了すると，割り込み用バス（６）を介して，割り込み通知が，第１の中央処理部（１１）に伝達される。
【００６５】
第１の集積回路（１）において処理された第１の処理画像データは，第１の出力インターフェイス（１５）から，第１の入出力用バス（５ａ）を介して，第２の入力インターフェイス（２２）に入力される。
【００６６】
第１の処理画像データは，第２のシステムメモリ（２０）に格納された後，第２の集積回路（２）において処理された第２の処理画像データと統合される。統合データは，第２の出力インターフェイス（２５）から，第２の入出力用バス（５ｂ）を介して，第３の集積回路（３）へ送られる。
【００６７】
第３の集積回路（３）は，第３の入力インターフェイスによって，第２の集積回路（２）から出力された統合データを取得する。第１の中央処理部（１１）は，通信用バス（４）を介して，第３の入力インターフェイス（３２）を制御し，統合データをシステムメモリ（３０）に格納する。そして，第１の中央処理部（１１）は，通信用バス（４）を介して，第３の出力インターフェイス（３５）を制御し，統合データと，第３の画像エンジン３４で生成した第３の処理画像データを統合・合成して，ＬＣＤモニタ（１０３）に出力する。
【００６８】
このように，３つの集積回路をカスケード接続により，集積回路を単体で使用した場合と比較し，３倍のグラフィック処理性能を得ることができる。また，図２に示されるように，各集積回路は，周辺デバイス（ＣＧＲＯＭ等）を共有して使用することができるため，集積回路数が増加した場合であってもシステムコストの増加を最小限とすることができる。
【００６９】
また，本発明においては，接続する集積回路の数は，２つ又は３つに限られるものではなく，４つ以上とすることも可能である。この場合，ｎ個のカスケード接続によりｎ倍のグラフィック処理性能が得ることが可能となる。従って，必要とされる性能に応じて，適宜，接続する集積回路の数を増減することにより，スケーラブルにグラフィック処理性能を調整することができる。
【００７０】
また，図３に示されるように，第２の集積回路（２）及び第３の集積回路（３）においては，システムメモリとの接続を省略することもできる。例えば，第２の集積回路（２）及び第３の集積回路（３）において内蔵するＶＲＡＭ（２７，３７）の容量が画像処理容量に対して十分に大きい場合や，第２の画像エンジン（２４）及び第３の画像エンジン（３４）で生成した画像データをシステムメモリを介さずに直接出力用インターフェイス（２５，３５）に転送できる場合においては，システムメモリが不要となり，更なるシステムコストの節約が可能である。
【００７１】
（３．コンピュータ）
図４は，本発明のある実施態様（コンピュータ）を示すブロック図である。この実施態様は，コンピュータグラフィックスによるコンピュータ（グラフィック用コンピュータなど）に関する。図４に示されるとおり，このコンピュータは，中央処理装置（ＣＰＵ）１０２，ジオメトリ演算回路１０３等のジオメトリ演算部，レンダラー１０４等の描画部，テクスチャ生成回路１０５等のテクスチャ生成部，照光処理回路１０７等の照光処理部，表示回路１０８等の表示情報作成部，フレームバッファ１０９，及びモニター１１０を具備する。これらの要素は，バスなどにより接続され，相互にデータを伝達できる。そのほか，図示しないメインメモリや，各種テーブル，ワーク領域となるワークメモリ１１１，テクスチャを格納するテクスチャメモリ１１２を具備する記憶部を有しても良い。各部を構成するハードウェアは，例えばバスを介して連結されている。なお，記憶部は，ＶＲＡＭ等のＲＡＭや，ＣＲ−ＲＯＭ，ＤＶＤ，ハードディスクにより構成されても良い。
【００７２】
中央処理装置（ＣＰＵ）１０２は，画像を生成するためのプログラムを制御するための装置である。ワークメモリ１１１は，ＣＰＵ１０２で使用するデータ及びディスプレイリストを記憶してもよい。そして，ＣＰＵ１０２は，メインメモリに記憶されたプログラムを読み出して，所定の処理を行ってもよい。ただし，ハードウェア処理のみにより所定の処理を行っても良い。ＣＰＵ１０２は，たとえばワークメモリ１１１から，ワールド座標の３次元オブジェクトデータとしてのポリゴンデータを読出し，ポリゴンデータをジオメトリ演算回路１０３へ出力する。具体的には，メインプロセッサ，コプロセッサ，データ処理プロセッサ，四則演算回路又は汎用演算回路を適宜有するものがあげられる。これらは例えばバスにより連結され，信号の授受が可能とされる。また，圧縮された情報を伸張するためのデータ伸張プロセッサを備えても良い。
【００７３】
ＣＰＵ１０２は，ワークメモリ１１１から，ポリゴンデータを読出し，ポリゴンデータをジオメトリ演算回路１０３へ出力する。ジオメトリ演算回路１０３は，入力されたポリゴンデータに対して，視点を原点とする視点座標系のデータに座標変換するなどの処理を行う。ジオメトリ演算回路１０３は，処理したポリゴンデータを，レンダラー１０４へ出力する。レンダラー１０４は，ポリゴン単位のデータをピクセル単位のデータに変換する。レンダラー１０４とテクスチャ生成回路１０５は，テクスチャメモリ１１２に記憶されるテクスチャデータに基づき，ピクセル単位のテクスチャカラーを生成する。テクスチャ生成回路１０５は，テクスチャカラー情報を有するピクセル単位のデータを，照光処理回路１０７へ出力する。照光処理回路１０７は，テクスチャカラー情報を有するポリゴンに対し，ピクセル単位で法線ベクトル，重心座標などを利用して陰影付けを行う。照光処理回路１０７は，陰影付けした画像データを，表示回路１０８へ出力する。表示回路１０８は，照光処理回路１０７から入力された画像データをフレームバッファ１０９に書き込み，またフレームバッファ１０９に書き込まれた画像データを読み出し，表示画像情報を得る。また，このとき同時にエッジバッファ等の情報を用いることで，２Ｄ／３Ｄの合成処理を行うことができる。表示回路１０８は，表示画像情報をモニター１１０へ出力する。モニター１１０は，入力された表示画像情報にしたがって，コンピュータグラフィックス画像を表示する。
【００７４】
（４．ゲーム機）
図５は，本発明のある実施形態（ゲーム機）のブロック図である。このブロック図で表される実施形態は，特に携帯用，家庭用又は業務用のゲーム機として好適に利用されうる。そこで，以下では，ゲーム機として説明する。なお，同図に示されるゲーム機は，少なくとも処理部２００を含めばよく（又は処理部２００と記憶部２７０，又は処理部２００と記憶部２７０と情報記憶媒体２８０を含んでもよく），それ以外のブロック（例えば操作部２６０，表示部２９０，音出力部２９２，携帯型情報記憶装置２９４，通信部２９６）については，任意の構成要素とすることができる。
【００７５】
システムの電源がＯＮになると，情報記憶媒体２８０に格納される情報の一部又は全部は，例えば，記憶部２７０に転送される。そして，ゲーム処理用のプログラムが，例えばメインメモリ２７２に格納され，様々なデータが，テクスチャ記憶部２７６や，図示しないテーブルなどに格納される。
【００７６】
操作部２６０からの操作情報は，例えば，図示しないシリアルインターフェイスやバスを介して，処理部２００へ伝えられ，音処理や，様々な画像処理が行われる。音処理部２５０により処理された音情報は，バスを介して音出力部２９２へ伝えられ，音として放出される。また，メモリカードなどの携帯型情報記憶装置２９４に記憶されたセーブ情報なども，図示しないシリアルインターフェイスやバスを介して，処理部２００へ伝えられ所定のデータが記憶部２７０から読み出される。
【００７７】
画像処理部２１０が，ゲーム処理部２２０からの指示等にしたがって，各種の画像処理を行う。具体的には，ジオメトリ演算部２３２が，座標変換，クリッピング処理，透視変換，又は光源計算などの種々のジオメトリ演算（３次元座標演算）を行う。そして，ジオメトリ処理後（透視変換後）のオブジェクトデータ（オブジェクトの頂点座標，頂点テクスチャ座標，又は輝度データ等）は，例えば，記憶部２７０のメインメモリ２７２に格納されて，保存される。次に，描画部２４０が，ジオメトリ演算後（透視変換後）のオブジェクトデータと，テクスチャ記憶部２７６に記憶されるテクスチャに基づいて，オブジェクトをフレームバッファ２７４に描画する。
【００７８】
フレームバッファ２７４に格納された情報は，バスを介して表示部２９０へ伝えられ，描画されることとなる。このようにして，コンピュータグラフィックを有するゲーム機として機能する。
【００７９】
なお，本発明の実施形態は，上述したコンピュータやゲーム機に限定されるものではなく，コンピュータグラフィックス処理が実行される種々の電子機器に適用することができる。
【産業上の利用可能性】
【００８０】
本発明によれば，グラフィックス処理性能をスケーラブルに調整可能な集積回路装置を提供できる。従って，本発明は，コンピュータ産業において好適に利用し得る。
【符号の説明】
【００８１】
１ 第１の集積回路
２ 第２の集積回路
３ 第３の集積回路
４ 通信用バス
５ 入出力用バス
５ａ 第１の入出力用バス
５ｂ 第２の入出力用バス
６ 割り込み用バス
１０ 第１のシステムメモリ
１１ 第１の中央処理部
１２ 第１の入力インターフェイス
１３ 第１の通信インターフェイス
１４ 第１の画像エンジン
１５ 第１の出力インターフェイス
１６ 第１のシステムメモリインターフェイス
１７ 第１のＶＲＡＭ
１８ 第１の割り込み用インターフェイス
２０ 第２のシステムメモリ
２１ 第２の中央処理部
２２ 第２の入力インターフェイス
２３ 第２の通信インターフェイス
２４ 第２の画像エンジン
２５ 第２の出力インターフェイス
２６ 第２のシステムメモリインターフェイス
２７ 第２のＶＲＡＭ
２８ 第２の割り込み用インターフェイス
３０ 第３のシステムメモリ
３１ 第３の中央処理部
３２ 第３の入力インターフェイス
３３ 第３の通信インターフェイス
３４ 第３の画像エンジン
３５ 第３の出力インターフェイス
２６ 第３のシステムメモリインターフェイス
２７ 第３のＶＲＡＭ
２８ 第３の割り込み用インターフェイス
【技術分野】
【０００１】
本発明は，グラフィックス処理を実行可能な集積回路装置，及びこれを実装した電子機器に関する。具体的に説明すると，本発明は，複数の集積回路をカスケード接続することにより，グラフィックス処理性能をスケーラブルに拡張可能な集積回路装置，及びこれを実装した電子機器に関するものである。
【背景技術】
【０００２】
従来から，例えばＬＳＩ（Large Scale Integration）のような集積回路を用いてグラフィックス処理を行うことが知られている。図６は，集積回路を単体で用いた従来のグラフィックス処理システムを示している。従来のシステムでは，ストリームデータや描画コマンドのような画像データが格納されているＣＧＲＯＭや，画像データを取得するカメラ（撮像素子）のような媒体から，入力インターフェイスを介して，画像データが入力される。入力された画像データは，ＣＰＵによって，ＶＲＡＭ又はシステムメモリに展開された上で，画像エンジンよって画像処理が実行される。そして，画像処理が施された処理画像データは，出力インターフェイスを介して，例えば液晶ディスプレイ（ＬＣＤ）のような表示装置に出力される。
【０００３】
また，グラフィックス処理性能を向上させるために，複数のグラフィックプロセッサを接続して実装する従来の技術として，例えば，特開２０００−２２２５９０号公報（特許文献１）や，特開２００７−１７９２２５号公報（特許文献２）に開示された発明が知られている。
【０００４】
特許文献１に開示された発明は，複数のグラフィックスプロセッサにより並行して描画処理を行う画像処理装置に関する。この発明では，グラフィックスプロセッサに入力された属性データ及びグラフィックスコマンドから，それぞれのグラフィックスプロセッサにおける処理の負荷を計算し，その負荷が，所定の閾値を超えたグラフィックスプロセッサについては，描画処理を停止させるものである。
【０００５】
また，特許文献２に開示された発明は，ユーザの利用目的に応じて，描画処理能力の異なるグラフィックスチップを切り換え可能な情報処理装置に関する。この発明では，チップ内に，比較的に処理能力の低い内蔵グラフィックチップを内蔵し，チップ外に，比較的に処理能力が高い外部グラフィックスチップを備えている。そして，ユーザは，グラフィックス切替スイッチを介して，内蔵グラフィックスチップと外部グラフィックスチップのいずれにおいて画像処理を行うかを選択できるようになっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−２２２５９０号公報
【特許文献２】特開２００７−１７９２２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記した特許文献１及び特許文献２に開示された技術のように，複数のグラフィックスチップを設けることで，基本的には，設置したグラフィックスチップの数に応じて，グラフィックス処理性能を向上させることが可能である。
【０００８】
しかしながら，従来の発明においては，一定の目標性能を得られるように回路が構築されたものであるため，一度組み上げた回路に対してグラフィックスチップを追加したり，組み上げた回路からグラフィックスチップを取り外すことが困難であった。このため，変化する目標性能に応じて，回路のグラフィックス処理性能をスケーラブルに調整することはできなかった。すなわち，例えば，目標とする描画性能や動画・静止画デコード性能が高い場合には，回路規模を大きくすることによりその目標性能を満たすことができるものの，一旦製作した回路規模を縮小することは困難であることから，それほど高い性能を必要としない画像処理を行う場合に，組み上げた回路規模が冗長なものとなってしまっていた。
【０００９】
また，例えば，図６に示したような独立した集積回路を２つ以上設け，それぞれについてシステムを構築することにより，グラフィックス処理性能を向上させることも理論上は可能である。しかし，同一のシステムをパラレルに組み上げると，それぞれの集積回路について周辺デバイス等を備えることが必要となるため，製造におけるシステムコストが肥大化することとなる。
【００１０】
このため，現在では，画像処理システムにおけるグラフィックス処理性能をスケーラブルに拡張又は縮小することができ，目標とする処理性能に応じて，最適なシステムを構築することのできる技術が求められている。
【課題を解決するための手段】
【００１１】
そこで，本発明の発明者は，上記の従来発明の問題点を解決する手段について鋭意検討した結果，目標性能に応じた数だけ集積回路を実装し，これらをカスケード接続することにより，グラフィックス処理性能をスケーラブルに拡張又は縮小することのできる集積回路装置を得ることができるという知見を得た。そして，本発明者は，上記知見に基づけば，従来技術の課題を解決できることに想到し，本発明を完成させた。
具体的に本発明は，以下の構成を有する。
【００１２】
本発明は，グラフィックス処理を行うための集積回路装置に関するものである。
本発明の集積回路装置は，第１の集積回路（１）と，第２の集積回路（２）と，第１の集積回路（１）と第２の集積回路（２）を接続する通信用バス（４）と，第１の集積回路（１）の演算結果を第２の集積回路（２）に出力するための入出力用バス（５）を含む。
ここで，第１の集積回路（１）は，
第１の中央処理部（１１）と，
画像データが入力される第１の入力インターフェイス（１２）と，
第１の中央処理部（１１）の制御に基づき，通信用バス（４）を介して，第１の入力インターフェイス（１２）に入力された前記画像データの一部を，第２の集積回路（２）へ転送する第１の通信インターフェイス（１３）と，
第１の中央処理部（１１）の制御に基づいて，画像データを画像処理する第１の画像エンジン（１４）と，
第１の画像エンジン（１４）により画像処理された第１の処理画像データを，入出力用バス（５）を介して，第２の集積回路（２）へ出力する第１の出力インターフェイス（１５）と，を具備する。
また，第２の集積回路（２）は，
通信用バス（４）を介して，第１の集積回路（１）から転送された画像データの一部を受け取る第２の通信インターフェイス（２３）と，
第２の通信インターフェイス（２３）が受け取った画像データの一部を，第１の中央処理部（１１）の制御に基づいて，画像処理する第２の画像エンジン（２４）と，
入出力用バス（５）を介して，第１の集積回路（１）から出力された第１の処理画像データが入力される第２の入力インターフェイスと（２２），
第２の入力インターフェイス（２２）に入力された第１の処理画像データと，第２の画像エンジン（２４）が画像処理した第２の処理画像データを，統合し，出力する第２の出力インターフェイス（２５）と，を具備する。
【００１３】
本発明では，上記構成のように，第１の集積回路（１）と第２の集積回路（２）とを接続する。第１の集積回路（１）と第２の集積回路（２）は，基本的に，同一のグラフィックス処理性能を有し，回路構成も同一であるため，両者を接続することにより，通常の２倍のグラフィックス処理性能を得ることができる。また，第１の集積回路（１）と第２の集積回路（２）を接続するインターフェイス（通信用バス（４）と入出力用バス（５））取り外すことにより，目標性能に応じて，グラフィックス処理性能をスケーラブルに拡張又は縮小することができる。また，上記構成のように，第１の集積回路（１）と第２の集積回路（２）を接続することにより，周辺デバイス（例えばＣＧＲＯＭ等）を共有して使用することができるためシステムコストの増加を最小限に抑えることができる。さらに，本発明では，一つ中央処理部（ＣＰＵ）によって，集積回路装置全体の統治制御が行われるため，各々の集積回路間での通信を行う必要がなく，集中制御が可能となる。従って，例えばグラフィックス処理に使用するソフトウェアの開発が容易になる。
【００１４】
また，本発明では，第１の集積回路（１）から第２の集積回路（２）へ画像データを転送する通信用のインターフェイスと，第１の集積回路（２）の演算結果を第２の集積回路（２）へ出力する入出力用のインターフェイスが，それぞれ別途設けられている。このため，第１の集積回路（１）の第１の中央処理部（１１）が，第２の集積回路（２）を制御するために使用するバスと，第１の集積回路（２）の演算結果を第２の集積回路（２）へ出力するバスとを分けることができる。このため，第第１の集積回路（１）と第２の集積回路（２）間における相互通信の干渉問題も回避でき，画像処理のさらなる高速化を図ることができる。
【００１５】
本発明において，第１の集積回路（１）は第１のシステムメモリ（１０）に接続されており，第２の集積回路（２）は第２のシステムメモリ（２０）に接続されていることが好ましい。
すなわち，第１の集積回路（１）において，第１の入力インターフェイス（１２）に入力された画像データは，第１の中央処理部（１１）の制御に基づき，第１のシステムメモリ（１０）に展開され，第１の画像エンジン（１４）において画像処理される。
同様に，第２の集積回路（２）において，第２の通信インターフェイス（２３）により受け取った画像データの一部は，第１の中央処理部（１１）の制御に基づき，第２のシステムメモリ（２０）に展開され，第２の画像エンジン（２４）において画像処理される。
【００１６】
このように，本発明では，第１の集積回路（１）及び第２の集積回路（２）が，それぞれ独立してシステムメモリ（１０，２０）を有することが好ましい。画像エンジンは，画像処理を行う際に，システムメモリに展開された画像データを，システムメモリの記憶空間を利用して画像処理を実行する。本発明では，第１の画像エンジン（１４）及び第２の画像エンジン（２４）により並列的に画像処理が行われるが，２つの画像エンジンが共通のシステムメモリを利用して画像処理を行うと，システムメモリへのアクセスが頻繁となり，その結果，グラフィックス処理に遅延が生じることが懸念される。そこで，本発明の好ましい態様においては，それぞれの集積回路に独立したシステムメモリを接続することにより，上記問題点を解消することとしている。
【００１７】
本発明は，第１の集積回路（１）と第２の集積回路（２）において，割り込み処理を行うための割り込み用バス（６）をさらに含むことが好ましい。
【００１８】
本発明においては，割り込みバス（６）を介して，第２の集積回路（２）から第１の集積回路（１）の第１の中央処理部（１１）に対して，画像処理終了の信号を伝送する割り込み処理を行う。これにより，第１の中央処理部（１１）は，その処理性能を低下させることなく，第２の集積回路（２）における処理の完了を知ることができる。このため，第１の中央処理部（１１）の制御に基づいて，効率的にグラフィックス処理を行うことができる。また，本発明では，通信用バス（４），入出力用バス（５），及び割り込み用バス（６）が別途独立して設けられているため，第１の集積回路（１）と第２の集積回路（２）間における相互通信の干渉問題も回避できる。
【００１９】
本発明の他の実施形態に係る集積回路装置は，第１の集積回路（１）と，第２の集積回路（２）と，第３の集積回路（３）と，第１の集積回路（１）を第２の集積回路（２）及び第３の集積回路（３）に接続する通信用バス（４）と，第１の集積回路（１）の演算結果を第２の集積回路（２）に出力するための第１の入出力用バス（５ａ）と，第２の集積回路（２）の演算結果を第３の集積回路（３）に出力するための第２の入出力用バス（５ａ）とを含む。
第１の集積回路（１）は，
第１の中央処理部（１１）と，
画像データが入力される第１の入力インターフェイス（１２）と，
第１の中央処理部（１１）の制御に基づき，通信用バス（４）を介して，第１の入力インターフェイス（１２）に入力された画像データの一部を，第２の集積回路（２）及び第３の集積回路（３）へ転送する第１の通信インターフェイス（１３）と，
第１の中央処理部（１１）の制御に基づいて，画像データを画像処理する第１の画像エンジン（１４）と，
第１の画像エンジン（１４）により画像処理された第１の処理画像データを，第１の入出力用バス（５ａ）を介して，第２の集積回路（２）へ出力する第１の出力インターフェイス（１５）を具備する。
第２の集積回路（２）は，
通信用バス（４）を介して，第１の集積回路（１）から転送された画像データの一部を受け取る第２の通信インターフェイス（２３）と，
第２の通信インターフェイス（２３）が受け取った画像データの一部を，第１の中央処理部（１１）の制御に基づいて，画像処理する第２の画像エンジン（２４）と，
第１の入出力用バス（５ａ）を介して，第１の集積回路（１）から出力された第１の処理画像データが入力される第２の入力インターフェイス（２２）と，
第２の入力インターフェイス（２２）に入力された第１の処理画像データと，第２の画像エンジン（２４）が画像処理した第２の処理画像データを，統合した統合データを，第２の入出力バス（５ｂ）を介して，第３の集積回路へ出力する第２の出力インターフェイス（２５）とを具備する。
第３の集積回路（３）は，
通信用バス（４）を介して，第１の集積回路（１）から転送された画像データの一部を受け取る第３の通信インターフェイス（３３）と，
第３の通信インターフェイス（３３）が受け取った画像データの一部を，第１の中央処理部（１１）の制御に基づいて，画像処理する第３の画像エンジン（３４）と，
第２の入出力用バス（５ｂ）を介して，第２の集積回路（２）から出力された統合データが入力される第３の入力インターフェイス（３２）と，
第３の入力インターフェイス（３２）に入力された統合データと，第３の画像エンジン（３４）が画像処理した第３の処理画像データを，統合し，出力する第３の出力インターフェイス（３５）とを具備する。
【００２０】
本発明では，上記構成のように，第１の集積回路（１），第２の集積回路（２），及び第３の集積回路（３）を接続する。第１の集積回路（１），第２の集積回路（２），及び第３の集積回路は，基本的に，同一のグラフィックス処理性能を有し，回路構成も同一であるため，これらを接続することにより，通常の３倍のグラフィックス処理性能を得ることができる。また，これらの集積回路（１〜３）は，インターフェイス（通信用バス（４）と入出力用バス（５））を介して容易に増減することができるため，目標性能に応じて，グラフィックス処理性能をスケーラブルに拡張又は縮小することができる。
【００２１】
本発明の他の実施形態は，上記した集積回路装置を実装するコンピュータである。
【００２２】
本発明の他の実施形態は，上記した集積回路装置を実装するゲーム機である。
【図面の簡単な説明】
【００２３】
【図１】図１は，本発明の実施形態における主要部の回路構成を示すブロック図である。
【図２】図２は，本発明の他の実施形態における主要部の回路構成を示すブロック図である。
【図３】図３は，本発明の他の実施形態における主要部の回路構成を示すブロック図である
【図４】図４は，本発明の実施形態に係るコンピュータの回路構成を示すブロック図である。
【図５】図５は，本発明の実施形態に係るゲーム機の回路構成を示すブロック図である。
【図６】図６は，従来の集積回路の回路構成を示すブロック図である。
【発明を実施するための形態】
【００２４】
以下，図面を用いて本発明を実施するための形態について説明する。本発明は，以下に説明する形態に限定されるものではなく，以下の形態から当業者が自明な範囲で適宜修正したものも含む。
【００２５】
（１．第１の実施形態）
図１は，本発明の第１の実施形態における主要部の回路構成を示すブロック図である。図１に示される実施形態においては，第１の集積回路（１）と第２の集積回路（２）が，通信用バス（４），入出力用バス（５），及び割り込み用バス（６）を介して互いに接続され，信号の授受が可能となっている。図１に示されるように，第１の集積回路（１）と第２の集積回路（２）は，略同一の回路構成を有しており，それぞれが，中央処理部（以下，ＣＰＵともいう），画像エンジン，ＶＲＡＭ，及びその他インターフェイスを備えている。このため，第１の集積回路（１）及び第２の集積回路（２）は，相互に接続しない場合であっても，それぞれが，単独でグラフィックス処理用の集積回路としても機能する。図１に示された実施形態においては，第１の集積回路（１）における第１の中央処理部（１１）によって，情報処理や機器制御が行われ，第１の中央処理部（１１）の制御に基づき，グラフィックス処理が実行される。
【００２６】
（１−１．第１の集積回路）
まず，第１の集積回路（１）における回路構成について説明する。
第１の集積回路（１）は，第１の中央処理部（１１），第１の入力インターフェイス（１２），第１の通信インターフェイス（１３），第１の画像エンジン（１４），第１の出力インターフェイス（１５），第１のシステムメモリインターフェイス（１６），第１のＶＲＡＭ（１７），及び第２の割り込み用インターフェイス（１８）を含む。
【００２７】
第１の中央処理部（１１）は，システム全体における情報処理や機器制御を担当し，グラフィック処理を実行するプログラムを制御するための装置である。不揮発性メモリ１０１内には，例えば，第１の中央処理部（１１）が読み出す各コマンドに対応した表示制御データや，キャラクタ・背景のデータ，ストリームデータ，描画コマンド，表示制御プログラムのような画像データが格納されている。そして，第１の中央処理部（１１）は，入力インターフェイス（１２）を介して，これらの画像データを読み出し，情報の加工を行う装置に対して分別処理を行う。不揮発性メモリ１０１の例は，ＣＧＲＯＭである。また，不揮発性メモリ１０１は，ＥＥＰＲＯＭやフラッシュメモリであってもよい。また，第１の中央処理部（１１）は，カメラのような撮像素子（１０２）から画像データを取得することとしてもよい。また，第１の中央処理部（１１）内には，作業領域を構成するＲＡＭが備えられていてもよい。
【００２８】
第１の中央処理部（１１）は，分別処理において，画像データの一部分を，第１の集積回路（１）における第１の画像エンジン（１４）に振り分け，画像データの他の部分を，後述する第２の集積回路（２）における第２の画像エンジン（２４）に振り分ける。第１の中央処理部（１１）は，例えば，表示装置に表示する際の領域に応じて画像データを振り分けてもよいし，画像データのＲＧＢごとに振り分けることとしてもよい。このとき，第１の中央処置部（１１）は，入力された画像データの必要処理量を計算し，画像エンジンの描画可能性を基準として，振り分け処理を行うこととしてもよい。また，例えば，背景の画像データを第１の画像エンジン（１４）において処理させ，キャラクタの画像データを第２の画像エンジン（２４）において処理させる等，画像データの属性に応じて振り分けを行うこととしてもよい。また，例えば，立体映像表示を行う場合には，例えば，左目用の画像を第１の画像エンジン（１４）において処理させ，右目用の画像を第２の画像エンジン（２４）において処理させることとしてもよい。
【００２９】
第１の入力インターフェイス（１２）は，画像データを取得するためのインターフェイスである。第１の入力インターフェイス（１２）は，例えば，ＣＧＲＯＭ（１０１）に格納されている画像データが入力されるＲＯＭインターフェイスや，カメラのような撮像素子（１０２）から画像データを取得するＣＡＭインターフェイスを有する。第１の入力インターフェイスは，パラレル接続方式のものを用いてもよいし，シリアル接続方式のものを用いてもよい。第１の入力インターフェイス（１２）に入力されたデータは，上述したように，第１の中央処理部（１１）に伝達される。
なお，図１に示された実施形態においては，ＲＯＭインターフェイスを介して，ＣＧＲＯＭ（１０１）に格納されている画像データが入力されるため，ＣＡＭインターフェイスは使用しない。このため，ＣＡＭインターフェイスは薄墨を施して表示している。
【００３０】
第１の通信インターフェイス（１３）は，メイン制御を行う第１の中央処理部（１１）と，その制御下にある第２の集積回路（２）の第２の中央処理部（２１）を，通信用バス（４）を介して接続するための手段である。通信インターフェイス（１３）は，例えば，ＵＳＢ（Universal Serial Bus規格），ＰＣＩ（Peripheral
Component Interconnect）規格や，ＰＣＩｅ（PCI Express）規格，ＳＣＳＩ（Small Computer System Interface）規格，シリアルＳＣＳＩ規格の汎用高速バスを接続するためのインターフェイスである。
【００３１】
第１の画像エンジン（１４）は，第１の中央処理部（１１）により分別された画像データを，第１の中央処理部（１１）からの指令に基づいて画像処理するための装置である。第１の中央処理部（１１）により分別されたストリームデータや描画コマンドのような画像データは，第１のシステムメモリ（１０）や第１のＶＲＡＭ（１６）に展開され，第１の画像エンジン（１４）により，３Ｄグラフィックス処理描画や，ビデオ動画デコード処理が実行される。第１の画像エンジン（１４）は，入力された画像データを解析し，解析結果に応じて所定の画像処理を行い，処理画像を第１のシステムメモリ（１０）に記録する。
【００３２】
第１の出力インターフェイス（１５）は，第１の画像エンジン（１４）により画像処理された処理画像データを，入出力用バス（５）を介して，第２の集積回路（２）へ出力するためのインターフェイスである。第１の出力インターフェイス（１５）は，後述する第２の集積回路（２）における第２の入力インターフェイスに対応した規格で形成される。例えば，第１の出力インターフェイス（１５）には，第１の集積回路（１）を単独で使用した場合においても，液晶ディスプレイ（１０３）に対して，処理画像データを出力できるインターフェイスを採用することが好ましい。第１の出力インターフェイス（１５）の例は，ＬＣＤパラレルＲＧＢ出力インターフェイスである。
【００３３】
第１のシステムメモリインターフェイス（１６）は，第１の集積回路（１）とシステムメモリ（ＤＤＲ）（１０）を接続するためのインターフェイスである。
【００３４】
第１のＶＲＡＭ（１７）や第１のシステムメモリ（１０）は，第１の中央処理部（１１）や第１の画像エンジン（１４）の作業空間として機能する記憶装置である。第１の中央処理部（１１）は，第１の入力インターフェイス（１２）を介して取得した画像データを，第１のＶＲＡＭ（１７）や第１のシステムメモリ（１０）に展開する。第１の画像エンジン（１４）は第１のＶＲＡＭ（１７）や第１のシステムメモリ（１０）を使用して画像データを処理する。
【００３５】
第１の割り込み用インターフェイス（１８）は，割り込み用バス（６）を介して，第２の集積回路（２）からの割り込み信号を受信するためのインターフェイスである。割り込み処理においては，第２の集積回路（２）から，第１の集積回路（１）の第１の中央処理部（１１）に対して割り込み信号が送られ，第２の集積回路（２）におけるグラフィックス処理の完了が伝達される。割り込み処理が行われた場合，第１の中央処理部（１１）は，例えば，その時行っていた処理を中断し，第２の集積回路（２）から受け取った信号に応じた処理を行うこととしてもよい。
【００３６】
（１−２．第２の集積回路）
次に，第２の集積回路（２）における回路構成について説明する。
図１に示されるように，第２の集積回路（２）は，第２の中央処理部（２１），第２の入力インターフェイス（２２），第２の通信インターフェイス（２３），第２の画像エンジン（２４），第２の出力インターフェイス（２５），第２のシステムメモリインターフェイス（２６），第２のＶＲＡＭ（２７），及び第２の割り込み用インターフェイス（２８）を含む。
【００３７】
このように，第２の集積回路（２）は，上述した第１の集積回路（１）と同一の回路構成を有することが好ましい。第２の集積回路（２）は，第１の集積回路（１）の複製であってもよい。つまり，第１の集積回路（１）の第１の中央処理部（１１），第１の入力インターフェイス（１２），第１の通信インターフェイス（１３），第１の画像エンジン（１４），第１の出力インターフェイス（１５），第１のシステムメモリインターフェイス（１６），第１のＶＲＡＭ（１７），及び第２の割り込み用インターフェイス（１８）は，それぞれ，第２の集積回路（２）の第２の中央処理部（２１），第２の入力インターフェイス（２２），第２の通信インターフェイス（２３），第２の画像エンジン（２４），第２の出力インターフェイス（２５），第２のシステムメモリインターフェイス（２６），第２のＶＲＡＭ（２７），及び第２の割り込み用インターフェイス（２８）に相当する。ただし，当然のことながら，第２の集積回路（２）は，第１の集積回路（１）と異なる構成を有するものであってもよい。
【００３８】
図１に示されるように，第１の集積回路（１）の第１の通信インターフェイス（１１）と，第２の集積回路（２）の第２の通信インターフェイス（２１）は，通信用バス（４）を介して，接続されている。また，第１の集積回路（１）の第１の出力インターフェイス（１３）と，第２の集積回路（２）の第２の入力インターフェイス（２３）は，入出力用バス（５）を介して接続されている。さらに，第１の集積回路（１）の第１の割り込み用インターフェイス（１８）と，第２の集積回路（２）の第２の割り込み用インターフェイス（２８）は，割り込み用バス（６）を介して接続されている。
【００３９】
本実施形態においては，第２の集積回路（２）における第２入力インターフェイス（２３）として，カメラのような撮像素子から画像データを取得する既存のＣＡＭインターフェイスが使用される。このため，入出力用バス（５）を介した第１の集積回路（１）と第２の集積回路（２）間において，新たな転送手段を設けることなく，データ転送を行うことができる。
なお，本実施形態において，第２の入力インターフェイスにおけるＲＯＭインターフェイスは使用されないため，薄墨を施して表示している。
【００４０】
上記のようにして，第１の集積回路（１）と第２の集積回路（２）が接続されると，いずれの集積回路を主（Ｍａｓｔｅｒ）とし，いずれの集積回路を従（Ｓｌａｖｅ）として機能させるかが決定される。図１に示された実施形態においては，入力インターフェイス（１２）にＣＧＲＯＭ１０１が接続された第１の集積回路（１）が，主たる集積回路として機能している。従たる集積回路である第２の集積回路（２）では，第２の中央処理部（１２）の機能が停止しており，情報処理や機器制御が第１の中央処理部（１１）の制御に従うよう設定されている。
【００４１】
第２の集積回路（２）は，第１の集積回路（１）と，ＣＧＲＭ（１０１）を共有している。このため，ＣＧＲＭ（１０１）から第１の集積回路（２）に入力された画像データの一部は，第１の中央処理部（１１）の制御によって，第２の集積回路（２）の第２のＶＲＡＭ又は第２のシステムメモリ（２０）に展開される。第２の集積回路（２）は，第１の集積回路（１）から受け取った画像データの一部を，第２の画像エンジン（２４）によって処理し，処理の完了を第１の中央処理部（１１）に伝達する。そして，第２の集積回路（２）は，第１の集積回路（１）から出力された処理画像データと，第２の画像エンジンにより処理した処理画像データを，統合・合成し，ＬＣＤモニタ（１０３）に出力する。
【００４２】
第２の集積回路（２）における各構成の説明については，上述した第１の集積回路（１）における各構成と同一であるため，ここでは，第１の集積回路（１）における説明を引用して省略する。
【００４３】
（１−３．処理フロー）
以下，本発明の実施形態における処理フローについて説明する。
図１においては，本発明の実施形態の処理フローを説明するために，一つの画像データを，上下二つに分割し，上部分を第１の集積回路（１）において画像処理し，下部分を第２の集積回路（２）において画像処理し，最終的に，これら二つの処理画像データを統合して，ＬＣＤモニタ（１０３）に出力する例が示されている。
なお，２つの集積回路におけるグラフィック処理の例は，これに限定されるものではない。例えば，立体表示ディスプレイ用の画像処理を行う場合，第１の集積回路（１）において左目用の画像データを処理し，第２の集積回路（２）において右目用の画像データを処理することとしても良い。また，第１の集積回路（１）において背景部分の画像データを処理し，第２の集積回路（２）においてキャラクタ部分の画像データを処理することとしてもよい。
【００４４】
まず，ＣＧＲＯＭ（１０１）に格納されているストリームデータや描画コマンド等の画像データは，第１の入力インターフェイス（１２）を介して，第１の集積回路（１）に入力される。
【００４５】
画像データが入力されると，第１の集積回路（１）は，第１の中央処理部（１１）で分別処理を行う。分別処理においては，第１の集積回路（１）用の画像データは，第１のシステムメモリ（１０）に展開される。一方，第２の集積回路用の画像データは，第１の通信インターフェイス（１３）から出力され，通信用バス（４）を介して，第２の通信インターフェイス（２３）に入力される。第２の集積回路（２）は，画像データが入力されると，その画像データを第２のシステムメモリ（２０）に展開する。
【００４６】
このように，第１の集積回路（１）と第２の集積回路（２）は，周辺デバイス（特に，ＣＧＲＯＭ等の不揮発性メモリ１０１）を共有して使用することができるため，システムコストの増加を最小に抑えることが可能である。
【００４７】
その後，第１の中央処理部（１１）は，第１の画像エンジン（１４）を起動すると同時に，第１の通信インターフェイス（１３）と第２の通信インターフェイス（２３）の通信を介して，第２の集積回路（２）の第２の画像エンジン（２４）を起動させる。
【００４８】
起動した第１の画像エンジン（１４）と第２の画像エンジン（２４）は，それぞれ，システムメモリ（１０，２０）やＶＲＡＭ（１７，２７）を使用して画像処理実行する。各画像エンジン（１４，２４）においては，例えば，３Ｄグラフィックス描画処理や，ビデオ動画デコード処理が実行される。
【００４９】
このように，第１の画像エンジン（１）と第２の画像エンジン（２）は，並列的に画像処理を行っていく。このため，本発明の実施形態は，例えば図６に示された単体の集積回路において画像処理を行う従来の装置と比較して，２倍のグラフィック処理性能を得ることができる。
【００５０】
各画像エンジン（１４，２４）において画像処理が終了すると，画像処理後の処理画像データは，それぞれ，第１のシステムメモリ（１０）及び第２のシステムメモリ（２０）に格納される。また，第２の画像エンジン（２４）は，第１の中央処理部（１１）に対し，割り込み用バス（６）を介して，画像処理の終了を通知する。このため，第１の中央処理部（１１）は，割り込み通知によって，第２の集積回路（２）における画像処理の終了を認識できる。
【００５１】
このように，本発明の実施形態では，第１の集積回路（１）に実装された第１の中央処理部（１１）によって，システム全体の統治制御を行うことができるため，各集積回路間での通信を最小限とすることができる。
【００５２】
その後，第１の中央処理部（１１）は，第１のシステムメモリ（１０）に格納した処理画像データを，第１の出力インターフェイス（１５）を制御して，第２の集積回路（２）の第２の入力インターフェイス（２２）に出力する。
【００５３】
このとき，第１の出力インターフェイス（１５）としては，例えば，ＬＣＤ パラレルＲＧＢ 出力インターフェイスを使用することができる。また，第２の入力インターフェイス（２２）としては，例えば，Ｃａｍｅｒａ パラレルＲＧＢ 入力インターフェイスを使用することができる。これらの第１の出力インターフェイス（１５）や第２の入力インターフェイス（２２）は，集積回路が単体の場合であっても，画像データをＬＣＤモニタに出力するインターフェイスや，画像データを取得するインターフェイスとして機能するものである。従って，本発明の実施形態によれば，既存の画像データ出力用のインターフェイスと，既存の画像データ取得用のインターフェイスを，集積回路間におけるデータ転送用のインターフェイスとして利用することができる。このため，集積回路間において，新たなデータ転送手段を設けることなく，高スループットのデータ転送を行うことができる。すなわち，本発明によれば，集積回路間での通信のために専用のインターフェイスを設けなくとも，既存インターフェイスを流用して集積回路間の通信を行うことができるため，回路規模の増大を回避できる。
【００５４】
第２の集積回路（２）は，第２の入力インターフェイス（２２）を介して，第１の集積回路（１）によって処理された処理画像データを受け取ると，当該処理画像データを，第２のシステムメモリ（２０）に格納する。このため，第２のシステムメモリ（２０）上には，第１の集積回路（１）における処理画像データ（第１の処理画像データ）と，第２の集積回路（２）における処理画像データ（第２の処理画像データ）が展開される。
【００５５】
そして，第１の中央処理部（１１）は，通信用バス（４）における通信を介して，第２の出力インターフェイス（２５）を制御し，第２のシステムメモリ（２０）上に展開されている第１の処理画像データと第２の処理画像データの統合・合成を行う。統合・合成された統合データは，第２の出力インターフェイス（２５）を介して，ＬＣＤモニタ（１０３）に出力される。
【００５６】
以上のように，本発明の実施形態によれば，２つの集積回路間において，ＣＧＲＯＭ等の共有化を図ることができ，また，新たに集積回路間の通信手段（バス等）を設ける必要もないため，ＢＯＭコストの増加を最小に抑えつつ，グラフィック処理性能を２倍に拡張させることが可能となる。
【００５７】
（２．第２の実施形態）
以下，図２及び図３を参酌して，本発明の第２の実施形態について説明する。
図２は，第１の集積回路（１），第２の集積回路（２），及び第３の集積回路（３）を互いにカスケード接続した実施形態を示している。
図２に示されるように，本実施形態においては，第１の集積回路を主たる回路（Ｍａｓｔｅｒ）とし，第２の集積回路（２）及び第３の集積回路（３）を従たる回路（Ｓｌａｖｅ）として構築したものである。
【００５８】
第１の集積回路（１）及び第２の集積回路（２）の各構成は，図１における実施形態におけるものと同一であるため，重複する点については説明を省略する。
【００５９】
また，本実施形態においては，第１の集積回路（１）に，第２の集積回路（２）及び第３の集積回路（３）が接続されている。第３の集積回路は，図２に示されるように，第３の中央処理部（３１），第３の入力インターフェイス（３２），第３の通信インターフェイス（３３），第３の画像エンジン（３４），第３の出力インターフェイス（３５），第３のシステムメモリインターフェイス（３６），第３のＶＲＡＭ（３７），及び第３の割り込み用インターフェイス（３８）を含む。これらの構成は，上述した第１の集積回路（１）及び第２の集積回路（３）におけるものと同一である。このため，第３の集積回路（３）は，上述した第１の集積回路（１）や第２の集積回路（２）と同一の回路構成を有することが好ましい。また，第３の集積回路（３）は，第１の集積回路（１）又は第２の集積回路（２）の複製であってもよい。ただし，当然のことながら，第３の集積回路（３）は，第１の集積回路（１）や第２の集積回路（２）と異なる構成を含むものであってもよい。
【００６０】
本実施例においては，図２に示されるように，複数のレーン数を有するＰＣＩｅやＰＣＩのような通信用バス（４）を介して，第１の集積回路（１）に，第２の集積回路（２）及び第３の集積回路（３）が接続されている。すなわち，第１の集積回路（１）と主たる回路（Ｍａｓｔｅｒ）とし，第２の集積回路（２）及び第３の集積回路（３）を従たる回路（Ｓｌａｖｅ）として，１対２の接続が行われる。従って，本実施形態においては，例えば，一つの画像を三つに分割し，第１の集積回路（１）において上段部を画像処理し，第２の集積回路（２）において中段部を画像処理し，第３の集積回路（３）において下段部を画像処理することが可能である。
【００６１】
本実施形態では，第１の集積回路（１）に実装された第１の中央処理部（１１）が，通信用バス（４）における通信を介して，第２の集積回路（２）の第２の画像エンジン（２４）や，第２の出力インターフェイス（２５），第３の集積回路（３）の第３の画像エンジン（３４），第３の出力インターフェイス（３５）を制御する。このように，本実施形態では，第１の中央処理部（１１）によって，システム全体の統治制御が行われる。なお，第２の集積回路（２）や第３の集積回路（３）も，それぞれ，第２の中央処理部（２１）や第３の中央処理部（３１）を有しているものの，これらの機能は停止している。
【００６２】
第１の集積回路（１），第２の集積回路（２），及び第３の集積回路（３）は，ＣＧＲＯＭ（１０１）を共有している。ＣＧＲＯＭ（１０１）から，第１の集積回路（１）に画像データが入力されると，第１の中央処理部（１１）は，画像データを，第１の集積回路（１），第２の集積回路（２），及び第３の集積回路（３）に分別し，それぞれのシステムメモリ（１０，２０，３０）に展開する。
【００６３】
その後，第１の中央処理部（１１）は，第１の画像エンジン（１４）を起動させると同時に，通信用バス（４）を介して，第２の画像エンジン（２４）及び第３の画像エンジン（３４）を起動させる。そして，３つの画像エンジン（１４，２４，３４）によって，並列的に画像処理が実行される。
【００６４】
第２の画像エンジン（２４）及び第３の画像エンジン（３４）において画像処理が終了すると，割り込み用バス（６）を介して，割り込み通知が，第１の中央処理部（１１）に伝達される。
【００６５】
第１の集積回路（１）において処理された第１の処理画像データは，第１の出力インターフェイス（１５）から，第１の入出力用バス（５ａ）を介して，第２の入力インターフェイス（２２）に入力される。
【００６６】
第１の処理画像データは，第２のシステムメモリ（２０）に格納された後，第２の集積回路（２）において処理された第２の処理画像データと統合される。統合データは，第２の出力インターフェイス（２５）から，第２の入出力用バス（５ｂ）を介して，第３の集積回路（３）へ送られる。
【００６７】
第３の集積回路（３）は，第３の入力インターフェイスによって，第２の集積回路（２）から出力された統合データを取得する。第１の中央処理部（１１）は，通信用バス（４）を介して，第３の入力インターフェイス（３２）を制御し，統合データをシステムメモリ（３０）に格納する。そして，第１の中央処理部（１１）は，通信用バス（４）を介して，第３の出力インターフェイス（３５）を制御し，統合データと，第３の画像エンジン３４で生成した第３の処理画像データを統合・合成して，ＬＣＤモニタ（１０３）に出力する。
【００６８】
このように，３つの集積回路をカスケード接続により，集積回路を単体で使用した場合と比較し，３倍のグラフィック処理性能を得ることができる。また，図２に示されるように，各集積回路は，周辺デバイス（ＣＧＲＯＭ等）を共有して使用することができるため，集積回路数が増加した場合であってもシステムコストの増加を最小限とすることができる。
【００６９】
また，本発明においては，接続する集積回路の数は，２つ又は３つに限られるものではなく，４つ以上とすることも可能である。この場合，ｎ個のカスケード接続によりｎ倍のグラフィック処理性能が得ることが可能となる。従って，必要とされる性能に応じて，適宜，接続する集積回路の数を増減することにより，スケーラブルにグラフィック処理性能を調整することができる。
【００７０】
また，図３に示されるように，第２の集積回路（２）及び第３の集積回路（３）においては，システムメモリとの接続を省略することもできる。例えば，第２の集積回路（２）及び第３の集積回路（３）において内蔵するＶＲＡＭ（２７，３７）の容量が画像処理容量に対して十分に大きい場合や，第２の画像エンジン（２４）及び第３の画像エンジン（３４）で生成した画像データをシステムメモリを介さずに直接出力用インターフェイス（２５，３５）に転送できる場合においては，システムメモリが不要となり，更なるシステムコストの節約が可能である。
【００７１】
（３．コンピュータ）
図４は，本発明のある実施態様（コンピュータ）を示すブロック図である。この実施態様は，コンピュータグラフィックスによるコンピュータ（グラフィック用コンピュータなど）に関する。図４に示されるとおり，このコンピュータは，中央処理装置（ＣＰＵ）１０２，ジオメトリ演算回路１０３等のジオメトリ演算部，レンダラー１０４等の描画部，テクスチャ生成回路１０５等のテクスチャ生成部，照光処理回路１０７等の照光処理部，表示回路１０８等の表示情報作成部，フレームバッファ１０９，及びモニター１１０を具備する。これらの要素は，バスなどにより接続され，相互にデータを伝達できる。そのほか，図示しないメインメモリや，各種テーブル，ワーク領域となるワークメモリ１１１，テクスチャを格納するテクスチャメモリ１１２を具備する記憶部を有しても良い。各部を構成するハードウェアは，例えばバスを介して連結されている。なお，記憶部は，ＶＲＡＭ等のＲＡＭや，ＣＲ−ＲＯＭ，ＤＶＤ，ハードディスクにより構成されても良い。
【００７２】
中央処理装置（ＣＰＵ）１０２は，画像を生成するためのプログラムを制御するための装置である。ワークメモリ１１１は，ＣＰＵ１０２で使用するデータ及びディスプレイリストを記憶してもよい。そして，ＣＰＵ１０２は，メインメモリに記憶されたプログラムを読み出して，所定の処理を行ってもよい。ただし，ハードウェア処理のみにより所定の処理を行っても良い。ＣＰＵ１０２は，たとえばワークメモリ１１１から，ワールド座標の３次元オブジェクトデータとしてのポリゴンデータを読出し，ポリゴンデータをジオメトリ演算回路１０３へ出力する。具体的には，メインプロセッサ，コプロセッサ，データ処理プロセッサ，四則演算回路又は汎用演算回路を適宜有するものがあげられる。これらは例えばバスにより連結され，信号の授受が可能とされる。また，圧縮された情報を伸張するためのデータ伸張プロセッサを備えても良い。
【００７３】
ＣＰＵ１０２は，ワークメモリ１１１から，ポリゴンデータを読出し，ポリゴンデータをジオメトリ演算回路１０３へ出力する。ジオメトリ演算回路１０３は，入力されたポリゴンデータに対して，視点を原点とする視点座標系のデータに座標変換するなどの処理を行う。ジオメトリ演算回路１０３は，処理したポリゴンデータを，レンダラー１０４へ出力する。レンダラー１０４は，ポリゴン単位のデータをピクセル単位のデータに変換する。レンダラー１０４とテクスチャ生成回路１０５は，テクスチャメモリ１１２に記憶されるテクスチャデータに基づき，ピクセル単位のテクスチャカラーを生成する。テクスチャ生成回路１０５は，テクスチャカラー情報を有するピクセル単位のデータを，照光処理回路１０７へ出力する。照光処理回路１０７は，テクスチャカラー情報を有するポリゴンに対し，ピクセル単位で法線ベクトル，重心座標などを利用して陰影付けを行う。照光処理回路１０７は，陰影付けした画像データを，表示回路１０８へ出力する。表示回路１０８は，照光処理回路１０７から入力された画像データをフレームバッファ１０９に書き込み，またフレームバッファ１０９に書き込まれた画像データを読み出し，表示画像情報を得る。また，このとき同時にエッジバッファ等の情報を用いることで，２Ｄ／３Ｄの合成処理を行うことができる。表示回路１０８は，表示画像情報をモニター１１０へ出力する。モニター１１０は，入力された表示画像情報にしたがって，コンピュータグラフィックス画像を表示する。
【００７４】
（４．ゲーム機）
図５は，本発明のある実施形態（ゲーム機）のブロック図である。このブロック図で表される実施形態は，特に携帯用，家庭用又は業務用のゲーム機として好適に利用されうる。そこで，以下では，ゲーム機として説明する。なお，同図に示されるゲーム機は，少なくとも処理部２００を含めばよく（又は処理部２００と記憶部２７０，又は処理部２００と記憶部２７０と情報記憶媒体２８０を含んでもよく），それ以外のブロック（例えば操作部２６０，表示部２９０，音出力部２９２，携帯型情報記憶装置２９４，通信部２９６）については，任意の構成要素とすることができる。
【００７５】
システムの電源がＯＮになると，情報記憶媒体２８０に格納される情報の一部又は全部は，例えば，記憶部２７０に転送される。そして，ゲーム処理用のプログラムが，例えばメインメモリ２７２に格納され，様々なデータが，テクスチャ記憶部２７６や，図示しないテーブルなどに格納される。
【００７６】
操作部２６０からの操作情報は，例えば，図示しないシリアルインターフェイスやバスを介して，処理部２００へ伝えられ，音処理や，様々な画像処理が行われる。音処理部２５０により処理された音情報は，バスを介して音出力部２９２へ伝えられ，音として放出される。また，メモリカードなどの携帯型情報記憶装置２９４に記憶されたセーブ情報なども，図示しないシリアルインターフェイスやバスを介して，処理部２００へ伝えられ所定のデータが記憶部２７０から読み出される。
【００７７】
画像処理部２１０が，ゲーム処理部２２０からの指示等にしたがって，各種の画像処理を行う。具体的には，ジオメトリ演算部２３２が，座標変換，クリッピング処理，透視変換，又は光源計算などの種々のジオメトリ演算（３次元座標演算）を行う。そして，ジオメトリ処理後（透視変換後）のオブジェクトデータ（オブジェクトの頂点座標，頂点テクスチャ座標，又は輝度データ等）は，例えば，記憶部２７０のメインメモリ２７２に格納されて，保存される。次に，描画部２４０が，ジオメトリ演算後（透視変換後）のオブジェクトデータと，テクスチャ記憶部２７６に記憶されるテクスチャに基づいて，オブジェクトをフレームバッファ２７４に描画する。
【００７８】
フレームバッファ２７４に格納された情報は，バスを介して表示部２９０へ伝えられ，描画されることとなる。このようにして，コンピュータグラフィックを有するゲーム機として機能する。
【００７９】
なお，本発明の実施形態は，上述したコンピュータやゲーム機に限定されるものではなく，コンピュータグラフィックス処理が実行される種々の電子機器に適用することができる。
【産業上の利用可能性】
【００８０】
本発明によれば，グラフィックス処理性能をスケーラブルに調整可能な集積回路装置を提供できる。従って，本発明は，コンピュータ産業において好適に利用し得る。
【符号の説明】
【００８１】
１ 第１の集積回路
２ 第２の集積回路
３ 第３の集積回路
４ 通信用バス
５ 入出力用バス
５ａ 第１の入出力用バス
５ｂ 第２の入出力用バス
６ 割り込み用バス
１０ 第１のシステムメモリ
１１ 第１の中央処理部
１２ 第１の入力インターフェイス
１３ 第１の通信インターフェイス
１４ 第１の画像エンジン
１５ 第１の出力インターフェイス
１６ 第１のシステムメモリインターフェイス
１７ 第１のＶＲＡＭ
１８ 第１の割り込み用インターフェイス
２０ 第２のシステムメモリ
２１ 第２の中央処理部
２２ 第２の入力インターフェイス
２３ 第２の通信インターフェイス
２４ 第２の画像エンジン
２５ 第２の出力インターフェイス
２６ 第２のシステムメモリインターフェイス
２７ 第２のＶＲＡＭ
２８ 第２の割り込み用インターフェイス
３０ 第３のシステムメモリ
３１ 第３の中央処理部
３２ 第３の入力インターフェイス
３３ 第３の通信インターフェイス
３４ 第３の画像エンジン
３５ 第３の出力インターフェイス
２６ 第３のシステムメモリインターフェイス
２７ 第３のＶＲＡＭ
２８ 第３の割り込み用インターフェイス
【特許請求の範囲】
【請求項１】
グラフィックス処理を行うための集積回路装置であって，
第１の集積回路（１）と，
第２の集積回路（２）と，
前記第１の集積回路（１）と前記第２の集積回路（２）を接続する通信用バス（４）と，
前記第１の集積回路（１）の演算結果を前記第２の集積回路（２）に出力するための入出力用バス（５）を含み，
前記第１の集積回路（１）は，
第１の中央処理部（１１）と，
画像データが入力される第１の入力インターフェイス（１２）と，
前記第１の中央処理部（１１）の制御に基づき，前記通信用バス（４）を介して，前記第１の入力インターフェイス（１２）に入力された前記画像データの一部を，前記第２の集積回路（２）へ転送する第１の通信インターフェイス（１３）と，
前記第１の中央処理部（１１）の制御に基づいて，前記画像データを画像処理する第１の画像エンジン（１４）と，
前記第１の画像エンジン（１４）により画像処理された第１の処理画像データを，前記入出力用バス（５）を介して，前記第２の集積回路（２）へ出力する第１の出力インターフェイス（１５）と，を具備し，
前記第２の集積回路（２）は，
前記通信用バス（４）を介して，前記第１の集積回路（１）から転送された前記画像データの一部を受け取る第２の通信インターフェイス（２３）と，
前記第２の通信インターフェイス（２３）により受け取った前記画像データの一部を，前記第１の中央処理部（１１）の制御に基づいて，画像処理する第２の画像エンジン（２４）と，
前記入出力用バス（５）を介して，前記第１の集積回路（１）から出力された前記第１の処理画像データが入力される第２の入力インターフェイス（２２）と，
前記第２の入力インターフェイス（２２）に入力された前記第１の処理画像データと，前記第２の画像エンジン（２４）が画像処理した第２の処理画像データを，統合し，出力する第２の出力インターフェイス（２５）と，を具備する
集積回路装置。
【請求項２】
前記第１の集積回路（１）は，第１のシステムメモリ（１０）に接続されており，
前記第１の入力インターフェイス（１２）に入力された前記画像データは，前記第１の中央処理部（１１）の制御に基づき，前記第１のシステムメモリ（１０）に展開され，前記第１の画像エンジン（１４）において画像処理され，
前記第２の集積回路（２）は，第２のシステムメモリ（２０）に接続されており，
前記第２の通信インターフェイス（２３）により受け取った前記画像データの一部は，前記第１の中央処理部（１１）の制御に基づき，前記第２のシステムメモリ（２０）に展開され，前記第２の画像エンジン（２４）において画像処理される
請求項１に記載の集積回路装置。
【請求項３】
前記第１の集積回路（１）と前記第２の集積回路（２）において，割り込み処理を行うための割り込み用バス（６）をさらに含む
請求項１又は請求項２に記載の集積回路装置。
【請求項４】
グラフィックス処理を行うための集積回路装置であって，
第１の集積回路（１）と，
第２の集積回路（２）と，
第３の集積回路（３）と，
前記第１の集積回路（１）を，前記第２の集積回路（２）及び前記第３の集積回路（３）に接続する通信用バス（４）と，
前記第１の集積回路（１）の演算結果を前記第２の集積回路（２）に出力するための第１の入出力用バス（５ａ）と，
前記第２の集積回路（２）の演算結果を前記第３の集積回路（３）に出力するための第２の入出力用バス（５ｂ）と，を含み，
前記第１の集積回路（１）は，
第１の中央処理部（１１）と，
画像データが入力される第１の入力インターフェイス（１２）と，
前記第１の中央処理部（１１）の制御に基づき，前記通信用バス（４）を介して，前記第１の入力インターフェイス（１２）に入力された前記画像データの一部を，前記第２の集積回路（２）及び前記第３の集積回路（３）へ転送する第１の通信インターフェイス（１３）と，
前記第１の中央処理部（１１）の制御に基づいて，前記画像データを画像処理する第１の画像エンジン（１４）と，
前記第１の画像エンジン（１４）により画像処理された第１の処理画像データを，前記第１の入出力用バス（５ａ）を介して，前記第２の集積回路（２）へ出力する第１の出力インターフェイス（１５）と，を具備し，
前記第２の集積回路（２）は，
前記通信用バス（４）を介して，前記第１の集積回路（１）から転送された前記画像データの一部を受け取る第２の通信インターフェイス（２３）と，
前記第２の通信インターフェイス（２３）が受け取った前記画像データの一部を，前記第１の中央処理部（１１）の制御に基づいて，画像処理する第２の画像エンジン（２４）と，
前記第１の入出力用バス（５ａ）を介して，前記第１の集積回路（１）から出力された前記第１の処理画像データが入力される第２の入力インターフェイス（２２）と，
前記第２の入力インターフェイス（２２）に入力された前記第１の処理画像データと，前記第２の画像エンジン（２４）が画像処理した第２の処理画像データを統合し，統合データを，前記第２の入出力バス（５ｂ）を介して，前記第３の集積回路へ出力する第２の出力インターフェイス（２５）と，を具備し，
前記第３の集積回路（３）は，
前記通信用バス（４）を介して，前記第１の集積回路（１）から転送された前記画像データの一部を受け取る第３の通信インターフェイス（３３）と，
前記第３の通信インターフェイス（３３）が受け取った前記画像データの一部を，前記第１の中央処理部（１１）の制御に基づいて，画像処理する第３の画像エンジン（３４）と，
前記第２の入出力用バス（５ｂ）を介して，前記第２の集積回路（２）から出力された前記統合データが入力される第３の入力インターフェイス（３２）と，
前記第３の入力インターフェイス（３２）に入力された前記統合データと，前記第３の画像エンジン（３４）が画像処理した第３の処理画像データを，統合し，出力する第３の出力インターフェイス（３５）と，を具備する
集積回路装置。
【請求項５】
請求項１から請求項４のいずれかに記載の集積回路装置を実装したコンピュータ。
【請求項６】
請求項１から請求項４のいずれかに記載の集積回路装置を実装したゲーム機。
【請求項１】
グラフィックス処理を行うための集積回路装置であって，
第１の集積回路（１）と，
第２の集積回路（２）と，
前記第１の集積回路（１）と前記第２の集積回路（２）を接続する通信用バス（４）と，
前記第１の集積回路（１）の演算結果を前記第２の集積回路（２）に出力するための入出力用バス（５）を含み，
前記第１の集積回路（１）は，
第１の中央処理部（１１）と，
画像データが入力される第１の入力インターフェイス（１２）と，
前記第１の中央処理部（１１）の制御に基づき，前記通信用バス（４）を介して，前記第１の入力インターフェイス（１２）に入力された前記画像データの一部を，前記第２の集積回路（２）へ転送する第１の通信インターフェイス（１３）と，
前記第１の中央処理部（１１）の制御に基づいて，前記画像データを画像処理する第１の画像エンジン（１４）と，
前記第１の画像エンジン（１４）により画像処理された第１の処理画像データを，前記入出力用バス（５）を介して，前記第２の集積回路（２）へ出力する第１の出力インターフェイス（１５）と，を具備し，
前記第２の集積回路（２）は，
前記通信用バス（４）を介して，前記第１の集積回路（１）から転送された前記画像データの一部を受け取る第２の通信インターフェイス（２３）と，
前記第２の通信インターフェイス（２３）により受け取った前記画像データの一部を，前記第１の中央処理部（１１）の制御に基づいて，画像処理する第２の画像エンジン（２４）と，
前記入出力用バス（５）を介して，前記第１の集積回路（１）から出力された前記第１の処理画像データが入力される第２の入力インターフェイス（２２）と，
前記第２の入力インターフェイス（２２）に入力された前記第１の処理画像データと，前記第２の画像エンジン（２４）が画像処理した第２の処理画像データを，統合し，出力する第２の出力インターフェイス（２５）と，を具備する
集積回路装置。
【請求項２】
前記第１の集積回路（１）は，第１のシステムメモリ（１０）に接続されており，
前記第１の入力インターフェイス（１２）に入力された前記画像データは，前記第１の中央処理部（１１）の制御に基づき，前記第１のシステムメモリ（１０）に展開され，前記第１の画像エンジン（１４）において画像処理され，
前記第２の集積回路（２）は，第２のシステムメモリ（２０）に接続されており，
前記第２の通信インターフェイス（２３）により受け取った前記画像データの一部は，前記第１の中央処理部（１１）の制御に基づき，前記第２のシステムメモリ（２０）に展開され，前記第２の画像エンジン（２４）において画像処理される
請求項１に記載の集積回路装置。
【請求項３】
前記第１の集積回路（１）と前記第２の集積回路（２）において，割り込み処理を行うための割り込み用バス（６）をさらに含む
請求項１又は請求項２に記載の集積回路装置。
【請求項４】
グラフィックス処理を行うための集積回路装置であって，
第１の集積回路（１）と，
第２の集積回路（２）と，
第３の集積回路（３）と，
前記第１の集積回路（１）を，前記第２の集積回路（２）及び前記第３の集積回路（３）に接続する通信用バス（４）と，
前記第１の集積回路（１）の演算結果を前記第２の集積回路（２）に出力するための第１の入出力用バス（５ａ）と，
前記第２の集積回路（２）の演算結果を前記第３の集積回路（３）に出力するための第２の入出力用バス（５ｂ）と，を含み，
前記第１の集積回路（１）は，
第１の中央処理部（１１）と，
画像データが入力される第１の入力インターフェイス（１２）と，
前記第１の中央処理部（１１）の制御に基づき，前記通信用バス（４）を介して，前記第１の入力インターフェイス（１２）に入力された前記画像データの一部を，前記第２の集積回路（２）及び前記第３の集積回路（３）へ転送する第１の通信インターフェイス（１３）と，
前記第１の中央処理部（１１）の制御に基づいて，前記画像データを画像処理する第１の画像エンジン（１４）と，
前記第１の画像エンジン（１４）により画像処理された第１の処理画像データを，前記第１の入出力用バス（５ａ）を介して，前記第２の集積回路（２）へ出力する第１の出力インターフェイス（１５）と，を具備し，
前記第２の集積回路（２）は，
前記通信用バス（４）を介して，前記第１の集積回路（１）から転送された前記画像データの一部を受け取る第２の通信インターフェイス（２３）と，
前記第２の通信インターフェイス（２３）が受け取った前記画像データの一部を，前記第１の中央処理部（１１）の制御に基づいて，画像処理する第２の画像エンジン（２４）と，
前記第１の入出力用バス（５ａ）を介して，前記第１の集積回路（１）から出力された前記第１の処理画像データが入力される第２の入力インターフェイス（２２）と，
前記第２の入力インターフェイス（２２）に入力された前記第１の処理画像データと，前記第２の画像エンジン（２４）が画像処理した第２の処理画像データを統合し，統合データを，前記第２の入出力バス（５ｂ）を介して，前記第３の集積回路へ出力する第２の出力インターフェイス（２５）と，を具備し，
前記第３の集積回路（３）は，
前記通信用バス（４）を介して，前記第１の集積回路（１）から転送された前記画像データの一部を受け取る第３の通信インターフェイス（３３）と，
前記第３の通信インターフェイス（３３）が受け取った前記画像データの一部を，前記第１の中央処理部（１１）の制御に基づいて，画像処理する第３の画像エンジン（３４）と，
前記第２の入出力用バス（５ｂ）を介して，前記第２の集積回路（２）から出力された前記統合データが入力される第３の入力インターフェイス（３２）と，
前記第３の入力インターフェイス（３２）に入力された前記統合データと，前記第３の画像エンジン（３４）が画像処理した第３の処理画像データを，統合し，出力する第３の出力インターフェイス（３５）と，を具備する
集積回路装置。
【請求項５】
請求項１から請求項４のいずれかに記載の集積回路装置を実装したコンピュータ。
【請求項６】
請求項１から請求項４のいずれかに記載の集積回路装置を実装したゲーム機。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−３９８６（Ｐ２０１３−３９８６Ａ）
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願番号】特願２０１１−１３６８０５（Ｐ２０１１−１３６８０５）
【出願日】平成２３年６月２０日（２０１１．６．２０）
【特許番号】特許第４８４３７４４号（Ｐ４８４３７４４）
【特許公報発行日】平成２３年１２月２１日（２０１１．１２．２１）
【出願人】（５０２４０１７０３）株式会社ディジタルメディアプロフェッショナル (26)
【Ｆターム（参考）】
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願日】平成２３年６月２０日（２０１１．６．２０）
【特許番号】特許第４８４３７４４号（Ｐ４８４３７４４）
【特許公報発行日】平成２３年１２月２１日（２０１１．１２．２１）
【出願人】（５０２４０１７０３）株式会社ディジタルメディアプロフェッショナル (26)
【Ｆターム（参考）】
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