集積回路
【目的】 Ｐ型基板上に集積された集積回路であって、特に、高い電圧を制御する小電流の出力段の保護に有効な静電気保護回路を含む集積回路を提供することを目的とする。
【構成】 集積回路には出力回路の数にかかわらず１つの静電気保護回路を設ける。静電気保護回路は電源線と接地線との間に接続された逆バイアスダイオードを含む。この逆バイアスダイオードの降伏電圧は電源回路のＰチャネルＭＯＳトランジスタのドレイン・ソース間耐圧よりも低い。
【構成】 集積回路には出力回路の数にかかわらず１つの静電気保護回路を設ける。静電気保護回路は電源線と接地線との間に接続された逆バイアスダイオードを含む。この逆バイアスダイオードの降伏電圧は電源回路のＰチャネルＭＯＳトランジスタのドレイン・ソース間耐圧よりも低い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｐ型基板上に集積された集積回路に関し、特に、静電気保護回路を含む集積回路に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）の微細化とともに静電気などの外部ノイズに対する耐性（静電破壊耐性）が劣化する。よってこれに対応したＩＣの設計が必要とされている。例えば、ＬＣＤ、有機ＥＬ及びＰＤＰなどに使用されているＩＣのうち、高い電圧が与えられる部分に用いられるＩＣのトランジスタやダイオードは、高い耐圧を維持できるような構造が与えられている。また、ＥＳＤ保護素子なども同様に、高い耐圧を維持できるような構造が与えられて、高電圧領域で動作するのである。しかしながら、ＩＣに静電気パルスの如き、非常に高い電圧の外部ノイズが印加された場合にあっては、上記した如き、ＩＣ内の高耐圧トランジスタや高耐圧ダイオードなどは大なる発熱を生じて静電気破壊し易いのである。
【０００３】
ところで、上記した高耐圧のＩＣであっても、ドライバ用のＩＣなどでは、比較的大なる電流を制御する目的で大なる面積を有するトランジスタが一般的に使用されている。故に、高い電圧の外部ノイズが印加された場合にあっても、電流が分散して発熱が抑制されるため、静電破壊が生じることは少ない。一方で、それ以外のＩＣにあっては、小さい電流を制御するためにトランジスタの面積がドライバ用ＩＣのそれほどは大きくない。また、チップのサイズを小さくするためにトランジスタの面積がなるべく小さくなるように形成されることが一般的である。故に、このようなＩＣでは高い電圧の外部ノイズが印加された場合にあっては、電流を十分に逃し切ることができず、ＩＣ内の出力回路のトランジスタやダイオードなどで静電破壊が生じ易くなるのである。
【０００４】
例えば、図１に示すように、ＧＮＤ線１１１及びＶＤＤ線１１２の間に互いに直列につながれた第１ダイオード１１３及び第２ダイオード１１４を含む出力回路を有するＩＣがある。第１ダイオード１１３は、ＧＮＤ線１１１及びＯＵＴ線１１０にそれぞれアノード及びカソードを接続している。また、第２ダイオード１１４は、ＯＵＴ線１１０及びＶＤＤ線１１２にそれぞれアノード及びカソードを接続している。かかるＩＣにおいて、例えば、ＧＮＤ線１１１に対して負の極性の外部ノイズがＯＵＴ線１１０に印加された場合には、順バイアスとなる第１ダイオード１１３によって電流がＧＮＤ線１１１にバイパスされる。また、ＶＤＤ線１１２に対して正の極性の外部ノイズがＯＵＴ線１１０に印加された場合には、順バイアスとなる第２ダイオード１１４によって電流はＶＤＤ線１１２にバイパスされるのである。また、ＧＮＤ線１１１に対する正の極性の外部ノイズがＯＵＴ線１１０に印加された場合には、逆バイアスとなる第１ダイオード１１３に降伏電圧以上の電圧がかかると、第１ダイオード１１３が降伏して電流がＧＮＤ線１１１にバイパスされるようになる。また、ＶＤＤ線１１２に対する負の極性の外部ノイズがＯＵＴ線１１０に印加された場合にも、逆バイアスとなる第２ダイオード１１４に降伏電圧以上の電圧がかかることで、電流がＶＤＤ線１１２にバイパスされるようになるのである。
【０００５】
ところで、上記した出力回路は、その前段にある制御回路からの出力をＯＵＴ線１１０に出力するための直列につながれた２つのＭＯＳトランジスタ１１５及び１１６を含む。ＮチャネルＭＯＳトランジスタ１１５はＧＮＤ線１１１及びＯＵＴ線１１０にそれぞれソース及びドレインを接続されている。ＰチャネルＭＯＳトランジスタ１１６はＯＵＴ線１１０及びＶＤＤ線１１２にそれぞれドレイン及びソースを接続されている。また、２つのＭＯＳトランジスタ１１５及び１１６のゲートは制御回路と接続されている。なお、図１に示す如く、第１ダイオード１１３は独立して形成されている場合だけでなく、ＮチャネルＭＯＳトランジスタ１１５の一部に（例えば、Ｐ基板をアノード、Ｎドレインをカソードとして）含まれていることもある。また、第２ダイオード１１４についても独立して形成されている場合だけでなく、ＰチャネルＭＯＳトランジスタ１１６の一部に（例えば、Ｐドレインをアノード、Ｎ−ＷＥＬＬ（Ｎ−ＳＵＢ端子）をカソードとして）含まれることもある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１の如く、２つのダイオード１１３及び１１４と、２つのＭＯＳトランジスタ１１５及び１１６とを有する集積回路において、ＶＤＤ線１１２に対して負の極性の外部ノイズ、例えば静電気などがＯＵＴ線１１０に与えられた場合の耐性（静電破壊耐性）を高めるような静電気保護回路が望まれる。
【０００７】
ここで、Ｐ型基板に集積された集積回路において、第２ダイオード１１４は、Ｐ型基板の一部にＮ型ＷＥＬＬを形成して、このＮ型ＷＥＬＬの表面近傍に更にＰ＋領域及びＮ＋領域を形成してこれを端子とする構造を有している。つまりＰ＋領域及びＮ型ＷＥＬＬの接触によってＰＮダイオードを構成しているのである。Ｐ＋領域及びＮ＋領域はそれぞれＯＵＴ線１１０及びＶＤＤ線１１２に接続されている（後述する図３を併せて参照されたい）。つまり、ＶＤＤ線１１２に対して負の極性の外部ノイズがＯＵＴ線１１０に印加された場合にあっては、第２ダイオード１１４及びＰチャネルＭＯＳトランジスタ１１６に逆方向バイアスがかかるのである。この逆方向バイアスが第２ダイオード１１４内のＰＮ接合部の降伏電圧、すなわち逆方向耐圧を越えると、第２ダイオード１１４には急激に逆方向電流が流れはじめるのである。ところが、第２ダイオード１１４内のＮ型ＷＥＬＬの部分が高い抵抗を有しているため、第２ダイオード１１４の電圧降下は大となる。そのためＯＵＴ線１１０及びＶＤＤ線１１２に接続されているＰチャネルＭＯＳトランジスタ１１６のドレイン・ソース間には高い電圧が印加されて、その許容範囲を超えた場合にあってはＰチャネルＭＯＳトランジスタ１１６は完全破壊してしまうのである。かかる場合において、第２ダイオード１１４のＮ型ＷＥＬＬ／Ｐ＋領域の接触面積を拡大しても、Ｎ型ＷＥＬＬの抵抗が大であるため、十分に第２ダイオード１１４の全体の抵抗を下げることは困難である。また、ＰチャネルＭＯＳトランジスタ１１６に同一構造を有するゲートオフＰチャネルＭＯＳトランジスタを保護ダイオードとして接続して電流をバイパスしたとしても、ゲートオフＰチャネルＭＯＳトランジスタはＰ型基板上のＮ型ＷＥＬＬ内に形成されなければならず、上記したと同様に直列抵抗が大となって、十分に電流をバイパスするためにはそのトランジスタ幅”Ｗ”を大としなければならない。特に、ＯＵＴ線を複数有する集積回路においては、各出力線毎にトランジスタやダイオードなどの面積を大きくすることが必要となるため、集積回路全体の面積が非常に大きくなってしまうため好ましくない。
【０００８】
本発明は、上記した如き状況に鑑みてなされたものであって、Ｐ型基板上に集積された集積回路であって、特に、高い電圧を制御する小電流の出力段の保護に有効な静電気保護回路を含む集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明による集積回路は、Ｐ型基板の上に形成され且つ電源線と接地線との間で互いに直列に接続されたＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを含み、前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタの接続点の電位を出力線に出力する出力回路と、前記電源線と前記接地線との間に接続された逆バイアスダイオードからなる静電気保護回路と、を含み、前記逆バイアスダイオードの降伏電圧が前記ＰチャネルＭＯＳトランジスタのドレイン・ソース間耐圧よりも低いことを特徴とする。
【００１０】
かかる集積回路にあっては、静電気保護回路を集積回路の１カ所に設けるだけで静電気破壊に対する耐性を向上せしめることが出来る。つまり、出力線毎に静電気をバイパスするための面積の大なるトランジスタなどを形成する必要がないため、集積回路のチップサイズを大幅に増加させることがない。また複雑な集積回路の製造工程を追加することもなく、プロセスコストを上昇させることもないのである。
【００１１】
更に、本発明による集積回路は、Ｐ型基板の上に形成され且つ電源線と接地線との間で互いに直列に接続された２つのダイオードを含み、前記２つのダイオードの接続点の電位を出力線に出力する出力回路と、前記電源線と前記接地線との間に接続された逆バイアスダイオードからなる静電気保護回路と、を含み、前記逆バイアスダイオードの降伏電圧が前記２つのダイオードのうちの前記信号線及び前記電源線の間に設けられたダイオードの逆方向耐圧よりも低いことを特徴とする。
【００１２】
かかる集積回路にあっても、上記したと同様に、静電気保護回路を集積回路の１カ所に設けるだけで静電気破壊に対する耐性を向上せしめることが出来るのである。
【発明を実施するための形態】
【００１３】
【実施例１】
【００１４】
図２及び図３に示すように、本発明の第１の実施例による集積回路は、ＧＮＤ（接地）線１に接続されたＰ型基板５の上に、ＶＤＤ（電源）線２に接続された出力回路１０、制御回路２０、その他（内部）回路３０、及び、静電気保護回路４０を集積した集積回路である。
【００１５】
出力回路１０は、集積回路の外部と接続するためのＯＵＴ（信号出力）線３を含み、直列に接続されたＮチャネルＭＯＳトランジスタ１１及びＰチャネルＭＯＳトランジスタ１２、及び、直列に接続された第１のダイオード１４及び第２のダイオード１５を含んでいる。なお、ここでは出力回路１０は１個のみを図示しているが、制御回路２０に複数の出力回路１０が接続されて設けられていても良い。なお、第１ダイオード１４は独立して形成されている場合だけでなく、ＮチャネルＭＯＳトランジスタ１１の一部に（例えば、Ｐ基板をアノード、Ｎドレインをカソードとして）含まれることもある。また、第２ダイオード１５も独立には存在せず、ＰチャネルＭＯＳトランジスタ１２の一部に（Ｐドレインをアノード、Ｎ−ＷＥＬＬ（Ｎ−ＳＵＢ端子）をカソードとして）含まれることもある。
【００１６】
特に図３を参照して、ＮチャネルＭＯＳトランジスタ１１は、ＧＮＤ線１に接続されたＰ型基板５の一部に、Ｐ型ＷＥＬＬ１１ａを設けて、Ｐ型ＷＥＬＬ１１ａの表面近傍において互いに対向するように２つのＮ＋領域１１ｂ１及び１１ｂ２を設けて形成されている。ソース電極としてのＮ＋領域１１ｂ１はＧＮＤ線１に接続されており、ドレイン電極としてのＮ＋領域１１ｂ２はＯＵＴ線３に接続されている。なお、図３では、ゲート電極はＰ型ＷＥＬＬ１１ａの上に設けられているが図示していない。図２を併せて参照すると、後述するように、ゲート電極はＰチャネルＭＯＳトランジスタ１２のゲート電極と接続されて、制御回路２０と接続されている。
【００１７】
更に、図３を参照して、ＰチャネルＭＯＳトランジスタ１２は、ＧＮＤ線１に接続されたＰ型基板５の一部に、Ｎ型ＷＥＬＬ１２ａを設けて、Ｎ型ＷＥＬＬ１２ａの表面近傍に２つのＰ＋領域１２ｂ１及び１２ｂ２を対向するようにして設けて形成されている。ドレイン電極としてのＰ＋領域１２ｂ１はＯＵＴ線３に接続され、ソース電極としてのＰ＋領域１２ｂ２はＶＤＤ線２に接続されている。なお、Ｎ型ＷＥＬＬ１２ａに設けられたサブ端子線１２ｃはＶＤＤ線２に接続されていることが好ましい。なお、図３では、ゲート電極はＮ型ＷＥＬＬ１２ａの上に設けられているが図示していない。図２を併せて参照すると、このゲート電極はＮチャネルＭＯＳトランジスタ１１のゲート電極と接続されて、制御回路２０と接続されている。なお、ＰチャネルＭＯＳトランジスタ１２は、制御回路２０内のＰチャネルＭＯＳトランジスタの保護のため、制御回路２０内のＰチャネルＭＯＳトランジスタと同じ若しくは低いドレイン・ソース間耐圧を有している。
【００１８】
更に、図３を参照して、第１のダイオード１４は、ＧＮＤ線１に接続されたＰ型基板５の一部に、Ｐ型ＷＥＬＬ１４ａを設けて、Ｐ型ＷＥＬＬ１４ａの表面近傍に互いに対向するようにＰ＋領域１４ｂ１、及び、Ｎ＋領域１４ｂ２を設けて形成されている。Ｐ＋領域１４ｂ１、及び、Ｎ＋領域１４ｂ２はそれぞれＧＮＤ線１及びＯＵＴ線３に電気的に接続されており、ＧＮＤ線１にＰ側を、ＯＵＴ線３にＮ側を向けたダイオードを形成しているのである。つまり、第１のダイオード１４は、アノードとしてのＰ型ＷＥＬＬ１４ａとカソードとしてのＮ＋領域１４ｂ２とを接触させたＰＮダイオードなのである。
【００１９】
更に、図３を参照して、第２のダイオード１５は、ＧＮＤ線１に接続されたＰ型基板５の一部に、Ｎ型ＷＥＬＬ１５ａを設けて、Ｎ型ＷＥＬＬ１５ａの表面近傍にＰ＋領域１５ｂ１、及び、Ｎ＋領域１５ｂ２を互いに対向するようにして設けて形成されている。Ｐ＋領域１５ｂ１、及び、Ｎ＋領域１５ｂ２はそれぞれＯＵＴ線３及びＶＤＤ線２に電気的に接続されている。つまり、ＯＵＴ線３にＰ側を、ＶＤＤ線２側にＮ側を向けてダイオードを形成しているのである。つまり、第２のダイオード１５は、アノードとしてのＰ＋領域１５ｂ１とカソードとしてのＮ型ＷＥＬＬ１５ａとを接触させたＰＮダイオードなのである。
【００２０】
制御回路２０及びその他（内部）回路３０はＧＮＤ線１及びＶＤＤ線２の間で動作するＰ型基板５の上に集積された回路からなるが、公知のいかなる回路であってもよいのでここでは詳述しない。
【００２１】
静電気保護回路４０は、逆バイアスダイオードとして働く少なくとも１つのＰチャネルＭＯＳトランジスタ４１を含んでいる。ＰチャネルＭＯＳトランジスタ４１は、ＧＮＤ線１に接続されたＰ型基板５の一部に、Ｎ型ＷＥＬＬ４１ａを設けて、Ｎ型ＷＥＬＬ４１ａの表面近傍において互いに対向する２つのＰ＋領域４１ｂ１及び４１ｂ２を設けて形成されている。ドレイン電極としてのＰ＋領域４１ｂ１はＧＮＤ線１に接続され、ソース電極としてのＰ＋領域４１ｂ２はＶＤＤ線２に接続されている。なお、Ｎ型ＷＥＬＬ４１ａに設けられたサブ端子線４１ｃはＶＤＤ線２に接続されていることが好ましい。また、図３には図示していないが、ゲート電極はＮ型ＷＥＬＬ４１ａの上にある。ゲート電極は、図２に示す如く、ＶＤＤ線２に接続しておくことが好ましい。後述するように、ＰチャネルＭＯＳトランジスタ４１は、ＰチャネルＭＯＳトランジスタ１２を流れようとする外部ノイズ電流をバイパスするために、ドレイン・ソース間耐圧をＰチャネルＭＯＳトランジスタ１２のドレイン・ソース間耐圧よりも低く設定される。第１のダイオード１４の順方向における電圧降下を考慮して、好ましくは、ＰチャネルＭＯＳトランジスタ１２よりも１Ｖ以上低いドレイン・ソース間耐圧を有していることが好ましい。
【００２２】
図４に示すように、ＰチャネルＭＯＳトランジスタ１２は、Ｐ型シリコンからなるＰ型基板５の一部にＮ型ＷＥＬＬ１２ａを形成して、この表面から例えばＰ型不純物をイオン注入などによって打ち込んで、２つの互いに対向するＰ＋領域１２ｂ１及び１２ｂ２を形成している。ドレイン電極としてのＰ＋領域１２ｂ１、及び、ソース電極としてのＰ＋領域１２ｂ２の周囲には、不純物濃度をより低下せしめた低濃度ドレイン領域１２ｂ１’及び低濃度ソース領域１２ｂ２’がそれぞれ形成されている。低濃度ドレイン領域１２ｂ１’及び低濃度ソース領域１２ｂ２’の上にはゲート酸化膜５１を挟んで、例えば、ポリシリコンなどからなるゲート電極５２を設け、更にこれらの上から絶縁膜５３が形成されている。
【００２３】
ここで、ゲート電極５４において、Ｎ型ＷＥＬＬ１２ａの表面に沿って平行な部分を有効ゲート部として、この長さをゲート長さＬｇ５４とする。また、Ｎ型ＷＥＬＬ１２ａの表面に沿った方向における低濃度ドレイン領域１２ｂ１’及び低濃度ソース領域１２ｂ２’の最も近接する位置での距離を低濃度ドレイン・ソース間距離Ｌｄｓ５５とする。更に、Ｐ＋領域１２ｂ１から有効ゲート部の端部までの距離を低濃度ドレイン領域長さＬｌｄ５６、Ｐ＋領域１２ｂ２から有効ゲート部の端部までの距離を低濃度ソース領域長さＬｌｓ５７と定義する。
【００２４】
ところで、上記した如く、静電気保護回路４０のＰチャネルＭＯＳトランジスタ４１は、出力回路１０のＰチャネルＭＯＳトランジスタ１２よりもドレイン・ソース間耐圧が低いが、ＰチャネルＭＯＳトランジスタのドレイン・ソース間耐圧を変化させるためのいくつかの方法をここに列挙するが、本発明はこれに限定されるものではない。
【００２５】
まず、ＰチャネルＭＯＳトランジスタのゲート長さＬｇをより短くすることでドレイン・ソース間耐圧を下げることが出来る。すなわち、静電気保護回路４０のＰチャネルＭＯＳトランジスタ４１のゲート長さＬｇ５４を、出力回路１０のＰチャネルＭＯＳトランジスタ１２のゲート長さＬｇ５４よりも短くすればよい。かかる場合、ドレイン・ソース間の電圧勾配がより大となるため、ゲート電位がオープン又はソースと同電位であっても、ソースからドレイン方向への電流の流れをより低い電圧で生じせしめることが出来るのである。例えば、ＰチャネルＭＯＳトランジスタ１２のゲート長さＬｇ５４を１．２μｍとすると、ＰチャネルＭＯＳトランジスタ４１のゲート長さＬｇを１．０μｍとすることでドレイン・ソース間耐圧を１Ｖ以上下げることが出来るのである。好ましくは、ＰチャネルＭＯＳトランジスタ４１のゲート長さＬｇは０．８μｍである。また、低濃度ドレイン・ソース間距離Ｌｄｓ５５をより短くしてもドレイン・ソース間の電圧勾配をより大とできるので、ドレイン・ソース間耐圧を下げることが出来るのである。
【００２６】
同様に、ドレイン・ソース間の電圧勾配をより大とするため、ＰチャネルＭＯＳトランジスタ４１において、低濃度ドレイン領域長さＬｌｄを短くしても良い。例えば、ＰチャネルＭＯＳトランジスタ１２の低濃度ドレイン領域長さＬｌｄ５６を０．８μｍとすると、ＰチャネルＭＯＳトランジスタ４１の低濃度ドレイン領域長さＬｌｄを０．６μｍとすることでドレイン・ソース間耐圧を１Ｖ程度以上下げることが出来るのである。好ましくは、ＰチャネルＭＯＳトランジスタ４１の低濃度ドレイン領域長さＬｌｄは０．４μｍである。
【００２７】
更に、ドレイン・ソース間の電圧勾配をより大とするため、ＰチャネルＭＯＳトランジスタ４１において、低濃度ソース領域長さＬｌｓを短くしても良い。例えば、ＰチャネルＭＯＳトランジスタ１２の低濃度ソース領域長さＬｌｓ５７を０．４μｍとすると、ＰチャネルＭＯＳトランジスタ４１の低濃度ソース領域長さＬｌｓを０．２μｍとすることでドレイン・ソース間耐圧を１Ｖ程度以上下げることが出来るのである。
【００２８】
更に、ＰチャネルＭＯＳトランジスタ４１において、ＰチャネルＭＯＳトランジスタ１２よりも高い不純物密度の低濃度ドレイン領域１２ｂ１’や低濃度ソース領域１２ｂ２’を形成してもドレイン・ソース間の電圧勾配を大とすることが出来て、ドレイン・ソース間耐圧を低下させることができるのである。
【００２９】
次に、上記した構成の集積回路の電流の流れについて説明する。特にＶＤＤ線２に対して、出力線３に負の極性の外部ノイズ（静電気パルス）が印加された場合について説明する。
【００３０】
図５において、ＶＤＤ線２に対する負の極性の外部ノイズがＯＵＴ線３に印加された場合において、２通りの電流通路によって電流がバイパスされ得る。第１の電流通路Ａ１は、第２ダイオード１５の逆バイアスとなるようなＶＤＤ線２からＯＵＴ線３への電流通路である。第２の電流通路Ａ２は、第１ダイオード１４の順バイアスとなるような、ＶＤＤ線２から静電気保護回路４１を通ってＧＮＤ線１を通じて第１ダイオード１４を通り、ＯＵＴ線３への電流通路である。上記２通りの電流通路Ａ１及びＡ２のうち動作開始電圧がより低い電流通路を電流が流れるわけである。
【００３１】
詳細には、ＯＵＴ線３に負電位が印加されると、ＶＤＤ線２とＯＵＴ線３との間の電位差が第２ダイオード１５の逆バイアスを与えるとともに、ＰチャネルＭＯＳトランジスタ１２のドレイン・ソース間にもこれが与えられる。一方、ＯＵＴ線３の電位はＧＮＤ線１の電位よりも低いので、第１ダイオード１４が順方向バイアスされる。第１ダイオード１４の順方向電圧降下とＧＮＤ線１を電流が流れる時の配線抵抗による電圧降下と逆バイアスダイオードとしてのＰチャネルＭＯＳトランジスタ４１の降伏電圧の和がＰチャネルＭＯＳトランジスタ１２の降伏電圧よりも小さければ第２の電流通路に静電気パルス電流が流れる。これによって、ＰチャネルＭＯＳトランジスタ１２のドレイン・ソース間にはＰチャネルＭＯＳトランジスタ１２が破壊してしまう程度の電圧が印加されないため破壊を免れるのである。
【００３２】
なお、一般的に、Ｐ型基板上に集積された集積回路においては、ＮチャネルＭＯＳトランジスタ１１は、Ｐ基板に接続されたＰ型ＷＥＬＬ構造を有する。故に、ＰチャネルＭＯＳトランジスタ４１が降伏してＮチャネルＭＯＳトランジスタ１１のドレイン・サブ間に順方向電流が流れたとしても、ＰＮ接合の順方向に電流が流れる場合にあっては、ＰＮ接合面全体で電流を流すので局所的な発熱が生じない。よって、ＮチャネルＭＯＳトランジスタ１１は破壊しないのである。
【００３３】
また、制御回路２０に複数の出力回路１０を接続する場合がある。かかる場合、特に、複数の出力回路１０からのノイズ電流の流路となる静電気保護回路４０のＰチャネルＭＯＳトランジスタ４１において十分な電流を流すことができるようにＰチャネルＭＯＳトランジスタ４１のＮ型ＷＥＬＬ４１ａ、Ｐ＋領域４１ｂ１及び４１ｂ２の面積を十分に取ることが好ましい。しかしながら、すべての出力回路１０のＯＵＴ線３に同時にノイズが与えられる場合は稀であって、必ずしも出力回路１０の総数だけの電流容量をＰチャネルＭＯＳトランジスタ４１に与える必要はない。つまり、出力回路１０のＰチャネルＭＯＳトランジスタ１２のドレイン・ソース間の静電破壊耐圧を上げるべく、各出力回路１０のＰチャネルＭＯＳトランジスタ１２の面積を個別に大とするよりも、集積回路全体の面積を効率的に小とすることが出来るのである。
【００３４】
ところで、図６に示すように、実施例１の変形例として、ＰチャネルＭＯＳトランジスタ４１はアノード側及びカソード側をそれぞれＧＮＤ線１及びＶＤＤ線２に接続した逆バイアスダイオードとしてのＰＮダイオード４２であっても良い。かかる場合、ＰＮダイオード４２の逆方向耐圧がＰチャネルＭＯＳトランジスタ１２のドレイン・ソース間耐圧よりも１Ｖ以上小であれば、上記した実施例と同様の機能が得られるのである。詳細については、上記した実施例と共通するので省略する。
【００３５】
更に、図７及び図８に示すように、実施例１の他の変形例として、図２及び図６に示した集積回路の出力回路１０のＰチャネルＭＯＳトランジスタ１２のドレイン電極としてのＰ＋領域１２ｂ１と、ＯＵＴ線３との間に数オーム程度の抵抗器４３を入れてもよい。すなわち、ＰチャネルＭＯＳトランジスタ１２に直列に抵抗器４３を挿入することで、ＰチャネルＭＯＳトランジスタ１２に印加される電圧を下げることが出来るのである。結果として、後述するように、ＰチャネルＭＯＳトランジスタ１２のドレイン・ソース間が永久破壊するときに与えられるＶＤＤ線２及びＯＵＴ線３の間の電圧をより大とすることが出来るのである。なお、抵抗器４３の抵抗値が大に過ぎると、トランジスタのオン抵抗が上昇してドライバー回路の設計が複雑となってしまうため好ましくない。抵抗器４３は、好ましくは、シリサイドＰＯＬＹ抵抗、ＮＯＮ−シリサイドＰＯＬＹ抵抗、シリサイドブロックなどからなる。
【００３６】
次に、本発明の上記した実施例による集積回路のＴＬＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｌｉｎｅ Ｐｕｌｓｅ）試験によって得られた電流Ｉ−電圧Ｖ特性について説明する。
【００３７】
まず、比較例として、図９において、図１に示した従来の集積回路におけるＴＬＰ線図を示す。上記した如く、第２ダイオード１１４内のＮ型ＷＥＬＬの部分が高い抵抗を有しているため第２ダイオード１１４の電圧降下は大となり、故に、ゆるやかなＴＬＰ線図が得られる。詳細には、曲線１２０はＰチャネルＭＯＳトランジスタ１１６の単体のＴＬＰ線図（ドレイン電流Ｉｄ−ドレイン電圧Ｖｄ）であるが、つまりＰチャネルＭＯＳトランジスタ１１６のドレイン・ソース間は約３０Ｖで降伏して電流が流れ始め、約３３Ｖが印加されると約０．６Ａの電流が流れるのである。そしてこの電圧値を超えた電圧が印加されると、ＰチャネルＭＯＳトランジスタ１１６は永久破壊されてしまう。ところで、図１に示した集積回路において、ＰチャネルＭＯＳトランジスタ１１６に約３３Ｖが印加されるときにはこれに並列に接続された第２ダイオード１１４にも同様に約３３Ｖが印加される。曲線１２１は第２ダイオード１１４のＴＬＰ線図であるが、この電圧で第２ダイオード１１４には約０．３Ａの電流が流れ得る。つまり、ＯＵＴ線１１０には、第２ダイオード１１４及びＰチャネルＭＯＳトランジスタ１１６の両方を流れる電流の和として最大０．９Ａの電流が流れ得る。曲線１２２はこの集積回路のＴＬＰ線図であるが、０．９Ａ以上の放電電流が流れたときにはＰチャネルＭＯＳトランジスタ１１６が永久破壊されてしまうのである。
【００３８】
さて、図２の本発明の実施例による集積回路において、ＰチャネルＭＯＳトランジスタ１２はＰチャネルＭＯＳトランジスタ１１６と同じＭＯＳトランジスタであるとする。すなわち、ＰチャネルＭＯＳトランジスタ１２のドレイン・ソース間に３３Ｖが印加されたときに０．６Ａの電流が流れるとともに、これ以上の電圧が印加されると永久破壊してしまうのである。図５を参照すると、第１の電流通路Ａ１、すなわち、第２ダイオード１５の逆バイアスとなるようなＶＤＤ線２からＯＵＴ線３への電流通路だけでは、第２ダイオード１５及びＰチャネルＭＯＳトランジスタ１２に３３Ｖを印加することができて、それぞれ０．３Ａ及び０．６Ａの電流が流れる。つまり集積回路の全体として０．９Ａが放電パルス電流の最大許容電流値となる。詳細については、図９及び上記記載を参照されたい。
【００３９】
ここで、図５を参照すると、第２の電流通路Ａ２、すなわち、第１ダイオード１４の順バイアスとなるような、ＶＤＤ線２から静電気保護回路４０を通ってＧＮＤ線１を通じて第１ダイオード１４を通り、ＯＵＴ線３への電流通路に放電パルス電流が流れる場合について考える。図１０に示す如く、曲線６０、６１、６２及び６３はそれぞれＰチャネルＭＯＳトランジスタ１２、第１ダイオード１４、ＰチャネルＭＯＳトランジスタ４１及び第２の電流通路Ａ２全体のＴＬＰ線図である。上記したと同様に、ＰチャネルＭＯＳトランジスタ１２は約３３Ｖ、０．６Ａで永久破壊する（図１０の６０’参照）。ＧＮＤ線１とＶＤＤ線２との間に３３Ｖを印加した時には、第２の電流通路Ａ２には、３．８Ａの放電パルス電流が流れるのである。故に、最大許容電流値は ＰチャネルＭＯＳトランジスタ１２の許容最大電流値０．６Ａと合算して４．４Ａとなるのである。すなわち、４．４Ａ／０．９Ａ＝４．９倍だけ静電破壊への耐性を向上することができたのである。
【００４０】
次に、実施例１の他の変形例として、図７に示す如く、ＰチャネルＭＯＳトランジスタ１２のドレイン電極としてのＰ＋領域１２ｂ１とＯＵＴ線３との間に５オームの抵抗器４３を入れた場合について考える。図１１に示す如く、曲線６０、６１、６２及び６３はそれぞれＰチャネルＭＯＳトランジスタ１２、第１ダイオード１４、ＰチャネルＭＯＳトランジスタ４１及び第２の電流通路Ａ２全体のＴＬＰ線図である。ＰチャネルＭＯＳトランジスタ１２の永久破壊電圧は抵抗器４３における電圧降下を生じるので、約３６Ｖまで上昇する（図１０の６０’参照）。曲線６３より３６Ｖが印加されたときには集積回路にはさらに５．０Ａ足した５．６Ａを流すことが出来るのである。つまり、ＰチャネルＭＯＳトランジスタ１２に抵抗器４３を接続することで、本発明の第１の実施例による集積回路の耐性をさらに高めることが出来るのである（４．４Ａから５．６Ａへ改善）。
【実施例２】
【００４１】
図１２に示すように、本発明の第２の実施例による集積回路は、出力回路１０にＰチャネルＭＯＳトランジスタ１２を含まない点を除いて、実施例１と同様である。なお、ＰチャネルＭＯＳトランジスタ４１は、制御回路２０内において使用されているＰチャネルＭＯＳトランジスタの保護のため、制御回路２０内のＰチャネルＭＯＳトランジスタよりも１Ｖ以上低いドレイン・ソース間耐圧を有している必要がある。
【００４２】
本発明の第２の実施例においても、ＯＵＴ線３に静電気の如き外部ノイズが印加された場合の動作は同様である。ＯＵＴ線３にＶＤＤ線２に対する負の極性の外部ノイズが印加された場合、逆方向耐圧に関して、ＶＤＤ線２とＯＵＴ線３との電位差がそのまま第２ダイオード１５にかかり、その電圧が第２ダイオード１５の逆方向永久破壊耐圧よりも大であると第２ダイオード１５が破壊されてしまう。つまり、Ｐ型基板にＮ型ＷＥＬＬを形成してなる第２ダイオード１５は、Ｐ型基板にＰ型ＷＥＬＬを形成してなるので、例えば第１ダイオード１４などと比較すると一般的にその破壊耐性が低いのである。また、第２ダイオード１５が永久破壊しない場合でも、制御回路２０や、その他内部回路３０に大きな電圧がかかり、それらの回路内の素子が破壊されることもある。しかしながら、実施例１と同様に、第２ダイオード１５の逆方向耐圧よりも１Ｖ以上低いドレイン・ソース間耐圧を有するＰチャネルＭＯＳトランジスタ４１を含む静電気保護回路４０を設けることで第２ダイオード１５が破壊される前に外部ノイズ電流がバイパスされるのである。詳細については、実施例１と同様であるので省略する。
【００４３】
また、図１３に示すように、静電気保護回路４０は実施例１と同様にＰＮダイオード４２であっても良い。ＰＮダイオード４２は、第２ダイオード１５の逆方向耐圧よりも１Ｖ以上低い逆方向耐圧を有することで、第２ダイオード１５が破壊されるより先にＰＮダイオード４２が降伏して、ノイズ電流がＰＮダイオード４２によってバイパスされるのである。詳細については、これも実施例１と同様であるので省略する。
【図面の簡単な説明】
【００４４】
【図１】従来の集積回路の回路図である。
【図２】本発明の第１の実施例による集積回路の回路図である。
【図３】本発明の第１の実施例による集積回路の構造を示す図である。
【図４】本発明による集積回路に含まれるＰチャネルＭＯＳトランジスタの断面図である。
【図５】本発明の第１の実施例による集積回路の回路図である。
【図６】本発明の第１の実施例の変形例による集積回路の回路図である。
【図７】本発明の第１の実施例の変形例による集積回路の回路図である。
【図８】本発明の第１の実施例の変形例による集積回路の回路図である。
【図９】図１の回路でのＴＬＰ線図である。
【図１０】図５の回路でのＴＬＰ線図である。
【図１１】図７の回路でのＴＬＰ線図である。
【図１２】本発明の第２の実施例による集積回路の回路図である。
【図１３】本発明の第２の実施例の変形例による集積回路の回路図である。
【符号の説明】
【００４５】
１ ＧＮＤ（接地）線
２ ＶＤＤ（電源）線
３ ＯＵＴ（信号出力）線
５ Ｐ型基板
１０ 出力回路
１１ ＮチャネルＭＯＳトランジスタ
１２ ＰチャネルＭＯＳトランジスタ
１４ 第１のダイオード
１５ 第２のダイオード
２０ 制御回路
３０ その他回路
４０ 静電気保護回路
４１ 保護ＰチャネルＭＯＳトランジスタ
４２ 保護ＰＮダイオード
５１ ゲート酸化膜
５２ ゲート電極
５３ 絶縁膜
５４ ゲート長さＬｇ
５５ 低濃度ドレイン・ソース間距離Ｌｄｓ
５６ 低濃度ドレイン領域長さＬｌｄ
５７ 低濃度ソース領域長さＬｌｓ
１１０ ＯＵＴ線
１１１ ＧＮＤ線
１１２ ＶＤＤ線
１１３ 第１ダイオード
１１４ 第２ダイオード
１１５ ＮチャネルＭＯＳトランジスタ
１１６ ＰチャネルＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、Ｐ型基板上に集積された集積回路に関し、特に、静電気保護回路を含む集積回路に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）の微細化とともに静電気などの外部ノイズに対する耐性（静電破壊耐性）が劣化する。よってこれに対応したＩＣの設計が必要とされている。例えば、ＬＣＤ、有機ＥＬ及びＰＤＰなどに使用されているＩＣのうち、高い電圧が与えられる部分に用いられるＩＣのトランジスタやダイオードは、高い耐圧を維持できるような構造が与えられている。また、ＥＳＤ保護素子なども同様に、高い耐圧を維持できるような構造が与えられて、高電圧領域で動作するのである。しかしながら、ＩＣに静電気パルスの如き、非常に高い電圧の外部ノイズが印加された場合にあっては、上記した如き、ＩＣ内の高耐圧トランジスタや高耐圧ダイオードなどは大なる発熱を生じて静電気破壊し易いのである。
【０００３】
ところで、上記した高耐圧のＩＣであっても、ドライバ用のＩＣなどでは、比較的大なる電流を制御する目的で大なる面積を有するトランジスタが一般的に使用されている。故に、高い電圧の外部ノイズが印加された場合にあっても、電流が分散して発熱が抑制されるため、静電破壊が生じることは少ない。一方で、それ以外のＩＣにあっては、小さい電流を制御するためにトランジスタの面積がドライバ用ＩＣのそれほどは大きくない。また、チップのサイズを小さくするためにトランジスタの面積がなるべく小さくなるように形成されることが一般的である。故に、このようなＩＣでは高い電圧の外部ノイズが印加された場合にあっては、電流を十分に逃し切ることができず、ＩＣ内の出力回路のトランジスタやダイオードなどで静電破壊が生じ易くなるのである。
【０００４】
例えば、図１に示すように、ＧＮＤ線１１１及びＶＤＤ線１１２の間に互いに直列につながれた第１ダイオード１１３及び第２ダイオード１１４を含む出力回路を有するＩＣがある。第１ダイオード１１３は、ＧＮＤ線１１１及びＯＵＴ線１１０にそれぞれアノード及びカソードを接続している。また、第２ダイオード１１４は、ＯＵＴ線１１０及びＶＤＤ線１１２にそれぞれアノード及びカソードを接続している。かかるＩＣにおいて、例えば、ＧＮＤ線１１１に対して負の極性の外部ノイズがＯＵＴ線１１０に印加された場合には、順バイアスとなる第１ダイオード１１３によって電流がＧＮＤ線１１１にバイパスされる。また、ＶＤＤ線１１２に対して正の極性の外部ノイズがＯＵＴ線１１０に印加された場合には、順バイアスとなる第２ダイオード１１４によって電流はＶＤＤ線１１２にバイパスされるのである。また、ＧＮＤ線１１１に対する正の極性の外部ノイズがＯＵＴ線１１０に印加された場合には、逆バイアスとなる第１ダイオード１１３に降伏電圧以上の電圧がかかると、第１ダイオード１１３が降伏して電流がＧＮＤ線１１１にバイパスされるようになる。また、ＶＤＤ線１１２に対する負の極性の外部ノイズがＯＵＴ線１１０に印加された場合にも、逆バイアスとなる第２ダイオード１１４に降伏電圧以上の電圧がかかることで、電流がＶＤＤ線１１２にバイパスされるようになるのである。
【０００５】
ところで、上記した出力回路は、その前段にある制御回路からの出力をＯＵＴ線１１０に出力するための直列につながれた２つのＭＯＳトランジスタ１１５及び１１６を含む。ＮチャネルＭＯＳトランジスタ１１５はＧＮＤ線１１１及びＯＵＴ線１１０にそれぞれソース及びドレインを接続されている。ＰチャネルＭＯＳトランジスタ１１６はＯＵＴ線１１０及びＶＤＤ線１１２にそれぞれドレイン及びソースを接続されている。また、２つのＭＯＳトランジスタ１１５及び１１６のゲートは制御回路と接続されている。なお、図１に示す如く、第１ダイオード１１３は独立して形成されている場合だけでなく、ＮチャネルＭＯＳトランジスタ１１５の一部に（例えば、Ｐ基板をアノード、Ｎドレインをカソードとして）含まれていることもある。また、第２ダイオード１１４についても独立して形成されている場合だけでなく、ＰチャネルＭＯＳトランジスタ１１６の一部に（例えば、Ｐドレインをアノード、Ｎ−ＷＥＬＬ（Ｎ−ＳＵＢ端子）をカソードとして）含まれることもある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１の如く、２つのダイオード１１３及び１１４と、２つのＭＯＳトランジスタ１１５及び１１６とを有する集積回路において、ＶＤＤ線１１２に対して負の極性の外部ノイズ、例えば静電気などがＯＵＴ線１１０に与えられた場合の耐性（静電破壊耐性）を高めるような静電気保護回路が望まれる。
【０００７】
ここで、Ｐ型基板に集積された集積回路において、第２ダイオード１１４は、Ｐ型基板の一部にＮ型ＷＥＬＬを形成して、このＮ型ＷＥＬＬの表面近傍に更にＰ＋領域及びＮ＋領域を形成してこれを端子とする構造を有している。つまりＰ＋領域及びＮ型ＷＥＬＬの接触によってＰＮダイオードを構成しているのである。Ｐ＋領域及びＮ＋領域はそれぞれＯＵＴ線１１０及びＶＤＤ線１１２に接続されている（後述する図３を併せて参照されたい）。つまり、ＶＤＤ線１１２に対して負の極性の外部ノイズがＯＵＴ線１１０に印加された場合にあっては、第２ダイオード１１４及びＰチャネルＭＯＳトランジスタ１１６に逆方向バイアスがかかるのである。この逆方向バイアスが第２ダイオード１１４内のＰＮ接合部の降伏電圧、すなわち逆方向耐圧を越えると、第２ダイオード１１４には急激に逆方向電流が流れはじめるのである。ところが、第２ダイオード１１４内のＮ型ＷＥＬＬの部分が高い抵抗を有しているため、第２ダイオード１１４の電圧降下は大となる。そのためＯＵＴ線１１０及びＶＤＤ線１１２に接続されているＰチャネルＭＯＳトランジスタ１１６のドレイン・ソース間には高い電圧が印加されて、その許容範囲を超えた場合にあってはＰチャネルＭＯＳトランジスタ１１６は完全破壊してしまうのである。かかる場合において、第２ダイオード１１４のＮ型ＷＥＬＬ／Ｐ＋領域の接触面積を拡大しても、Ｎ型ＷＥＬＬの抵抗が大であるため、十分に第２ダイオード１１４の全体の抵抗を下げることは困難である。また、ＰチャネルＭＯＳトランジスタ１１６に同一構造を有するゲートオフＰチャネルＭＯＳトランジスタを保護ダイオードとして接続して電流をバイパスしたとしても、ゲートオフＰチャネルＭＯＳトランジスタはＰ型基板上のＮ型ＷＥＬＬ内に形成されなければならず、上記したと同様に直列抵抗が大となって、十分に電流をバイパスするためにはそのトランジスタ幅”Ｗ”を大としなければならない。特に、ＯＵＴ線を複数有する集積回路においては、各出力線毎にトランジスタやダイオードなどの面積を大きくすることが必要となるため、集積回路全体の面積が非常に大きくなってしまうため好ましくない。
【０００８】
本発明は、上記した如き状況に鑑みてなされたものであって、Ｐ型基板上に集積された集積回路であって、特に、高い電圧を制御する小電流の出力段の保護に有効な静電気保護回路を含む集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明による集積回路は、Ｐ型基板の上に形成され且つ電源線と接地線との間で互いに直列に接続されたＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを含み、前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタの接続点の電位を出力線に出力する出力回路と、前記電源線と前記接地線との間に接続された逆バイアスダイオードからなる静電気保護回路と、を含み、前記逆バイアスダイオードの降伏電圧が前記ＰチャネルＭＯＳトランジスタのドレイン・ソース間耐圧よりも低いことを特徴とする。
【００１０】
かかる集積回路にあっては、静電気保護回路を集積回路の１カ所に設けるだけで静電気破壊に対する耐性を向上せしめることが出来る。つまり、出力線毎に静電気をバイパスするための面積の大なるトランジスタなどを形成する必要がないため、集積回路のチップサイズを大幅に増加させることがない。また複雑な集積回路の製造工程を追加することもなく、プロセスコストを上昇させることもないのである。
【００１１】
更に、本発明による集積回路は、Ｐ型基板の上に形成され且つ電源線と接地線との間で互いに直列に接続された２つのダイオードを含み、前記２つのダイオードの接続点の電位を出力線に出力する出力回路と、前記電源線と前記接地線との間に接続された逆バイアスダイオードからなる静電気保護回路と、を含み、前記逆バイアスダイオードの降伏電圧が前記２つのダイオードのうちの前記信号線及び前記電源線の間に設けられたダイオードの逆方向耐圧よりも低いことを特徴とする。
【００１２】
かかる集積回路にあっても、上記したと同様に、静電気保護回路を集積回路の１カ所に設けるだけで静電気破壊に対する耐性を向上せしめることが出来るのである。
【発明を実施するための形態】
【００１３】
【実施例１】
【００１４】
図２及び図３に示すように、本発明の第１の実施例による集積回路は、ＧＮＤ（接地）線１に接続されたＰ型基板５の上に、ＶＤＤ（電源）線２に接続された出力回路１０、制御回路２０、その他（内部）回路３０、及び、静電気保護回路４０を集積した集積回路である。
【００１５】
出力回路１０は、集積回路の外部と接続するためのＯＵＴ（信号出力）線３を含み、直列に接続されたＮチャネルＭＯＳトランジスタ１１及びＰチャネルＭＯＳトランジスタ１２、及び、直列に接続された第１のダイオード１４及び第２のダイオード１５を含んでいる。なお、ここでは出力回路１０は１個のみを図示しているが、制御回路２０に複数の出力回路１０が接続されて設けられていても良い。なお、第１ダイオード１４は独立して形成されている場合だけでなく、ＮチャネルＭＯＳトランジスタ１１の一部に（例えば、Ｐ基板をアノード、Ｎドレインをカソードとして）含まれることもある。また、第２ダイオード１５も独立には存在せず、ＰチャネルＭＯＳトランジスタ１２の一部に（Ｐドレインをアノード、Ｎ−ＷＥＬＬ（Ｎ−ＳＵＢ端子）をカソードとして）含まれることもある。
【００１６】
特に図３を参照して、ＮチャネルＭＯＳトランジスタ１１は、ＧＮＤ線１に接続されたＰ型基板５の一部に、Ｐ型ＷＥＬＬ１１ａを設けて、Ｐ型ＷＥＬＬ１１ａの表面近傍において互いに対向するように２つのＮ＋領域１１ｂ１及び１１ｂ２を設けて形成されている。ソース電極としてのＮ＋領域１１ｂ１はＧＮＤ線１に接続されており、ドレイン電極としてのＮ＋領域１１ｂ２はＯＵＴ線３に接続されている。なお、図３では、ゲート電極はＰ型ＷＥＬＬ１１ａの上に設けられているが図示していない。図２を併せて参照すると、後述するように、ゲート電極はＰチャネルＭＯＳトランジスタ１２のゲート電極と接続されて、制御回路２０と接続されている。
【００１７】
更に、図３を参照して、ＰチャネルＭＯＳトランジスタ１２は、ＧＮＤ線１に接続されたＰ型基板５の一部に、Ｎ型ＷＥＬＬ１２ａを設けて、Ｎ型ＷＥＬＬ１２ａの表面近傍に２つのＰ＋領域１２ｂ１及び１２ｂ２を対向するようにして設けて形成されている。ドレイン電極としてのＰ＋領域１２ｂ１はＯＵＴ線３に接続され、ソース電極としてのＰ＋領域１２ｂ２はＶＤＤ線２に接続されている。なお、Ｎ型ＷＥＬＬ１２ａに設けられたサブ端子線１２ｃはＶＤＤ線２に接続されていることが好ましい。なお、図３では、ゲート電極はＮ型ＷＥＬＬ１２ａの上に設けられているが図示していない。図２を併せて参照すると、このゲート電極はＮチャネルＭＯＳトランジスタ１１のゲート電極と接続されて、制御回路２０と接続されている。なお、ＰチャネルＭＯＳトランジスタ１２は、制御回路２０内のＰチャネルＭＯＳトランジスタの保護のため、制御回路２０内のＰチャネルＭＯＳトランジスタと同じ若しくは低いドレイン・ソース間耐圧を有している。
【００１８】
更に、図３を参照して、第１のダイオード１４は、ＧＮＤ線１に接続されたＰ型基板５の一部に、Ｐ型ＷＥＬＬ１４ａを設けて、Ｐ型ＷＥＬＬ１４ａの表面近傍に互いに対向するようにＰ＋領域１４ｂ１、及び、Ｎ＋領域１４ｂ２を設けて形成されている。Ｐ＋領域１４ｂ１、及び、Ｎ＋領域１４ｂ２はそれぞれＧＮＤ線１及びＯＵＴ線３に電気的に接続されており、ＧＮＤ線１にＰ側を、ＯＵＴ線３にＮ側を向けたダイオードを形成しているのである。つまり、第１のダイオード１４は、アノードとしてのＰ型ＷＥＬＬ１４ａとカソードとしてのＮ＋領域１４ｂ２とを接触させたＰＮダイオードなのである。
【００１９】
更に、図３を参照して、第２のダイオード１５は、ＧＮＤ線１に接続されたＰ型基板５の一部に、Ｎ型ＷＥＬＬ１５ａを設けて、Ｎ型ＷＥＬＬ１５ａの表面近傍にＰ＋領域１５ｂ１、及び、Ｎ＋領域１５ｂ２を互いに対向するようにして設けて形成されている。Ｐ＋領域１５ｂ１、及び、Ｎ＋領域１５ｂ２はそれぞれＯＵＴ線３及びＶＤＤ線２に電気的に接続されている。つまり、ＯＵＴ線３にＰ側を、ＶＤＤ線２側にＮ側を向けてダイオードを形成しているのである。つまり、第２のダイオード１５は、アノードとしてのＰ＋領域１５ｂ１とカソードとしてのＮ型ＷＥＬＬ１５ａとを接触させたＰＮダイオードなのである。
【００２０】
制御回路２０及びその他（内部）回路３０はＧＮＤ線１及びＶＤＤ線２の間で動作するＰ型基板５の上に集積された回路からなるが、公知のいかなる回路であってもよいのでここでは詳述しない。
【００２１】
静電気保護回路４０は、逆バイアスダイオードとして働く少なくとも１つのＰチャネルＭＯＳトランジスタ４１を含んでいる。ＰチャネルＭＯＳトランジスタ４１は、ＧＮＤ線１に接続されたＰ型基板５の一部に、Ｎ型ＷＥＬＬ４１ａを設けて、Ｎ型ＷＥＬＬ４１ａの表面近傍において互いに対向する２つのＰ＋領域４１ｂ１及び４１ｂ２を設けて形成されている。ドレイン電極としてのＰ＋領域４１ｂ１はＧＮＤ線１に接続され、ソース電極としてのＰ＋領域４１ｂ２はＶＤＤ線２に接続されている。なお、Ｎ型ＷＥＬＬ４１ａに設けられたサブ端子線４１ｃはＶＤＤ線２に接続されていることが好ましい。また、図３には図示していないが、ゲート電極はＮ型ＷＥＬＬ４１ａの上にある。ゲート電極は、図２に示す如く、ＶＤＤ線２に接続しておくことが好ましい。後述するように、ＰチャネルＭＯＳトランジスタ４１は、ＰチャネルＭＯＳトランジスタ１２を流れようとする外部ノイズ電流をバイパスするために、ドレイン・ソース間耐圧をＰチャネルＭＯＳトランジスタ１２のドレイン・ソース間耐圧よりも低く設定される。第１のダイオード１４の順方向における電圧降下を考慮して、好ましくは、ＰチャネルＭＯＳトランジスタ１２よりも１Ｖ以上低いドレイン・ソース間耐圧を有していることが好ましい。
【００２２】
図４に示すように、ＰチャネルＭＯＳトランジスタ１２は、Ｐ型シリコンからなるＰ型基板５の一部にＮ型ＷＥＬＬ１２ａを形成して、この表面から例えばＰ型不純物をイオン注入などによって打ち込んで、２つの互いに対向するＰ＋領域１２ｂ１及び１２ｂ２を形成している。ドレイン電極としてのＰ＋領域１２ｂ１、及び、ソース電極としてのＰ＋領域１２ｂ２の周囲には、不純物濃度をより低下せしめた低濃度ドレイン領域１２ｂ１’及び低濃度ソース領域１２ｂ２’がそれぞれ形成されている。低濃度ドレイン領域１２ｂ１’及び低濃度ソース領域１２ｂ２’の上にはゲート酸化膜５１を挟んで、例えば、ポリシリコンなどからなるゲート電極５２を設け、更にこれらの上から絶縁膜５３が形成されている。
【００２３】
ここで、ゲート電極５４において、Ｎ型ＷＥＬＬ１２ａの表面に沿って平行な部分を有効ゲート部として、この長さをゲート長さＬｇ５４とする。また、Ｎ型ＷＥＬＬ１２ａの表面に沿った方向における低濃度ドレイン領域１２ｂ１’及び低濃度ソース領域１２ｂ２’の最も近接する位置での距離を低濃度ドレイン・ソース間距離Ｌｄｓ５５とする。更に、Ｐ＋領域１２ｂ１から有効ゲート部の端部までの距離を低濃度ドレイン領域長さＬｌｄ５６、Ｐ＋領域１２ｂ２から有効ゲート部の端部までの距離を低濃度ソース領域長さＬｌｓ５７と定義する。
【００２４】
ところで、上記した如く、静電気保護回路４０のＰチャネルＭＯＳトランジスタ４１は、出力回路１０のＰチャネルＭＯＳトランジスタ１２よりもドレイン・ソース間耐圧が低いが、ＰチャネルＭＯＳトランジスタのドレイン・ソース間耐圧を変化させるためのいくつかの方法をここに列挙するが、本発明はこれに限定されるものではない。
【００２５】
まず、ＰチャネルＭＯＳトランジスタのゲート長さＬｇをより短くすることでドレイン・ソース間耐圧を下げることが出来る。すなわち、静電気保護回路４０のＰチャネルＭＯＳトランジスタ４１のゲート長さＬｇ５４を、出力回路１０のＰチャネルＭＯＳトランジスタ１２のゲート長さＬｇ５４よりも短くすればよい。かかる場合、ドレイン・ソース間の電圧勾配がより大となるため、ゲート電位がオープン又はソースと同電位であっても、ソースからドレイン方向への電流の流れをより低い電圧で生じせしめることが出来るのである。例えば、ＰチャネルＭＯＳトランジスタ１２のゲート長さＬｇ５４を１．２μｍとすると、ＰチャネルＭＯＳトランジスタ４１のゲート長さＬｇを１．０μｍとすることでドレイン・ソース間耐圧を１Ｖ以上下げることが出来るのである。好ましくは、ＰチャネルＭＯＳトランジスタ４１のゲート長さＬｇは０．８μｍである。また、低濃度ドレイン・ソース間距離Ｌｄｓ５５をより短くしてもドレイン・ソース間の電圧勾配をより大とできるので、ドレイン・ソース間耐圧を下げることが出来るのである。
【００２６】
同様に、ドレイン・ソース間の電圧勾配をより大とするため、ＰチャネルＭＯＳトランジスタ４１において、低濃度ドレイン領域長さＬｌｄを短くしても良い。例えば、ＰチャネルＭＯＳトランジスタ１２の低濃度ドレイン領域長さＬｌｄ５６を０．８μｍとすると、ＰチャネルＭＯＳトランジスタ４１の低濃度ドレイン領域長さＬｌｄを０．６μｍとすることでドレイン・ソース間耐圧を１Ｖ程度以上下げることが出来るのである。好ましくは、ＰチャネルＭＯＳトランジスタ４１の低濃度ドレイン領域長さＬｌｄは０．４μｍである。
【００２７】
更に、ドレイン・ソース間の電圧勾配をより大とするため、ＰチャネルＭＯＳトランジスタ４１において、低濃度ソース領域長さＬｌｓを短くしても良い。例えば、ＰチャネルＭＯＳトランジスタ１２の低濃度ソース領域長さＬｌｓ５７を０．４μｍとすると、ＰチャネルＭＯＳトランジスタ４１の低濃度ソース領域長さＬｌｓを０．２μｍとすることでドレイン・ソース間耐圧を１Ｖ程度以上下げることが出来るのである。
【００２８】
更に、ＰチャネルＭＯＳトランジスタ４１において、ＰチャネルＭＯＳトランジスタ１２よりも高い不純物密度の低濃度ドレイン領域１２ｂ１’や低濃度ソース領域１２ｂ２’を形成してもドレイン・ソース間の電圧勾配を大とすることが出来て、ドレイン・ソース間耐圧を低下させることができるのである。
【００２９】
次に、上記した構成の集積回路の電流の流れについて説明する。特にＶＤＤ線２に対して、出力線３に負の極性の外部ノイズ（静電気パルス）が印加された場合について説明する。
【００３０】
図５において、ＶＤＤ線２に対する負の極性の外部ノイズがＯＵＴ線３に印加された場合において、２通りの電流通路によって電流がバイパスされ得る。第１の電流通路Ａ１は、第２ダイオード１５の逆バイアスとなるようなＶＤＤ線２からＯＵＴ線３への電流通路である。第２の電流通路Ａ２は、第１ダイオード１４の順バイアスとなるような、ＶＤＤ線２から静電気保護回路４１を通ってＧＮＤ線１を通じて第１ダイオード１４を通り、ＯＵＴ線３への電流通路である。上記２通りの電流通路Ａ１及びＡ２のうち動作開始電圧がより低い電流通路を電流が流れるわけである。
【００３１】
詳細には、ＯＵＴ線３に負電位が印加されると、ＶＤＤ線２とＯＵＴ線３との間の電位差が第２ダイオード１５の逆バイアスを与えるとともに、ＰチャネルＭＯＳトランジスタ１２のドレイン・ソース間にもこれが与えられる。一方、ＯＵＴ線３の電位はＧＮＤ線１の電位よりも低いので、第１ダイオード１４が順方向バイアスされる。第１ダイオード１４の順方向電圧降下とＧＮＤ線１を電流が流れる時の配線抵抗による電圧降下と逆バイアスダイオードとしてのＰチャネルＭＯＳトランジスタ４１の降伏電圧の和がＰチャネルＭＯＳトランジスタ１２の降伏電圧よりも小さければ第２の電流通路に静電気パルス電流が流れる。これによって、ＰチャネルＭＯＳトランジスタ１２のドレイン・ソース間にはＰチャネルＭＯＳトランジスタ１２が破壊してしまう程度の電圧が印加されないため破壊を免れるのである。
【００３２】
なお、一般的に、Ｐ型基板上に集積された集積回路においては、ＮチャネルＭＯＳトランジスタ１１は、Ｐ基板に接続されたＰ型ＷＥＬＬ構造を有する。故に、ＰチャネルＭＯＳトランジスタ４１が降伏してＮチャネルＭＯＳトランジスタ１１のドレイン・サブ間に順方向電流が流れたとしても、ＰＮ接合の順方向に電流が流れる場合にあっては、ＰＮ接合面全体で電流を流すので局所的な発熱が生じない。よって、ＮチャネルＭＯＳトランジスタ１１は破壊しないのである。
【００３３】
また、制御回路２０に複数の出力回路１０を接続する場合がある。かかる場合、特に、複数の出力回路１０からのノイズ電流の流路となる静電気保護回路４０のＰチャネルＭＯＳトランジスタ４１において十分な電流を流すことができるようにＰチャネルＭＯＳトランジスタ４１のＮ型ＷＥＬＬ４１ａ、Ｐ＋領域４１ｂ１及び４１ｂ２の面積を十分に取ることが好ましい。しかしながら、すべての出力回路１０のＯＵＴ線３に同時にノイズが与えられる場合は稀であって、必ずしも出力回路１０の総数だけの電流容量をＰチャネルＭＯＳトランジスタ４１に与える必要はない。つまり、出力回路１０のＰチャネルＭＯＳトランジスタ１２のドレイン・ソース間の静電破壊耐圧を上げるべく、各出力回路１０のＰチャネルＭＯＳトランジスタ１２の面積を個別に大とするよりも、集積回路全体の面積を効率的に小とすることが出来るのである。
【００３４】
ところで、図６に示すように、実施例１の変形例として、ＰチャネルＭＯＳトランジスタ４１はアノード側及びカソード側をそれぞれＧＮＤ線１及びＶＤＤ線２に接続した逆バイアスダイオードとしてのＰＮダイオード４２であっても良い。かかる場合、ＰＮダイオード４２の逆方向耐圧がＰチャネルＭＯＳトランジスタ１２のドレイン・ソース間耐圧よりも１Ｖ以上小であれば、上記した実施例と同様の機能が得られるのである。詳細については、上記した実施例と共通するので省略する。
【００３５】
更に、図７及び図８に示すように、実施例１の他の変形例として、図２及び図６に示した集積回路の出力回路１０のＰチャネルＭＯＳトランジスタ１２のドレイン電極としてのＰ＋領域１２ｂ１と、ＯＵＴ線３との間に数オーム程度の抵抗器４３を入れてもよい。すなわち、ＰチャネルＭＯＳトランジスタ１２に直列に抵抗器４３を挿入することで、ＰチャネルＭＯＳトランジスタ１２に印加される電圧を下げることが出来るのである。結果として、後述するように、ＰチャネルＭＯＳトランジスタ１２のドレイン・ソース間が永久破壊するときに与えられるＶＤＤ線２及びＯＵＴ線３の間の電圧をより大とすることが出来るのである。なお、抵抗器４３の抵抗値が大に過ぎると、トランジスタのオン抵抗が上昇してドライバー回路の設計が複雑となってしまうため好ましくない。抵抗器４３は、好ましくは、シリサイドＰＯＬＹ抵抗、ＮＯＮ−シリサイドＰＯＬＹ抵抗、シリサイドブロックなどからなる。
【００３６】
次に、本発明の上記した実施例による集積回路のＴＬＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｌｉｎｅ Ｐｕｌｓｅ）試験によって得られた電流Ｉ−電圧Ｖ特性について説明する。
【００３７】
まず、比較例として、図９において、図１に示した従来の集積回路におけるＴＬＰ線図を示す。上記した如く、第２ダイオード１１４内のＮ型ＷＥＬＬの部分が高い抵抗を有しているため第２ダイオード１１４の電圧降下は大となり、故に、ゆるやかなＴＬＰ線図が得られる。詳細には、曲線１２０はＰチャネルＭＯＳトランジスタ１１６の単体のＴＬＰ線図（ドレイン電流Ｉｄ−ドレイン電圧Ｖｄ）であるが、つまりＰチャネルＭＯＳトランジスタ１１６のドレイン・ソース間は約３０Ｖで降伏して電流が流れ始め、約３３Ｖが印加されると約０．６Ａの電流が流れるのである。そしてこの電圧値を超えた電圧が印加されると、ＰチャネルＭＯＳトランジスタ１１６は永久破壊されてしまう。ところで、図１に示した集積回路において、ＰチャネルＭＯＳトランジスタ１１６に約３３Ｖが印加されるときにはこれに並列に接続された第２ダイオード１１４にも同様に約３３Ｖが印加される。曲線１２１は第２ダイオード１１４のＴＬＰ線図であるが、この電圧で第２ダイオード１１４には約０．３Ａの電流が流れ得る。つまり、ＯＵＴ線１１０には、第２ダイオード１１４及びＰチャネルＭＯＳトランジスタ１１６の両方を流れる電流の和として最大０．９Ａの電流が流れ得る。曲線１２２はこの集積回路のＴＬＰ線図であるが、０．９Ａ以上の放電電流が流れたときにはＰチャネルＭＯＳトランジスタ１１６が永久破壊されてしまうのである。
【００３８】
さて、図２の本発明の実施例による集積回路において、ＰチャネルＭＯＳトランジスタ１２はＰチャネルＭＯＳトランジスタ１１６と同じＭＯＳトランジスタであるとする。すなわち、ＰチャネルＭＯＳトランジスタ１２のドレイン・ソース間に３３Ｖが印加されたときに０．６Ａの電流が流れるとともに、これ以上の電圧が印加されると永久破壊してしまうのである。図５を参照すると、第１の電流通路Ａ１、すなわち、第２ダイオード１５の逆バイアスとなるようなＶＤＤ線２からＯＵＴ線３への電流通路だけでは、第２ダイオード１５及びＰチャネルＭＯＳトランジスタ１２に３３Ｖを印加することができて、それぞれ０．３Ａ及び０．６Ａの電流が流れる。つまり集積回路の全体として０．９Ａが放電パルス電流の最大許容電流値となる。詳細については、図９及び上記記載を参照されたい。
【００３９】
ここで、図５を参照すると、第２の電流通路Ａ２、すなわち、第１ダイオード１４の順バイアスとなるような、ＶＤＤ線２から静電気保護回路４０を通ってＧＮＤ線１を通じて第１ダイオード１４を通り、ＯＵＴ線３への電流通路に放電パルス電流が流れる場合について考える。図１０に示す如く、曲線６０、６１、６２及び６３はそれぞれＰチャネルＭＯＳトランジスタ１２、第１ダイオード１４、ＰチャネルＭＯＳトランジスタ４１及び第２の電流通路Ａ２全体のＴＬＰ線図である。上記したと同様に、ＰチャネルＭＯＳトランジスタ１２は約３３Ｖ、０．６Ａで永久破壊する（図１０の６０’参照）。ＧＮＤ線１とＶＤＤ線２との間に３３Ｖを印加した時には、第２の電流通路Ａ２には、３．８Ａの放電パルス電流が流れるのである。故に、最大許容電流値は ＰチャネルＭＯＳトランジスタ１２の許容最大電流値０．６Ａと合算して４．４Ａとなるのである。すなわち、４．４Ａ／０．９Ａ＝４．９倍だけ静電破壊への耐性を向上することができたのである。
【００４０】
次に、実施例１の他の変形例として、図７に示す如く、ＰチャネルＭＯＳトランジスタ１２のドレイン電極としてのＰ＋領域１２ｂ１とＯＵＴ線３との間に５オームの抵抗器４３を入れた場合について考える。図１１に示す如く、曲線６０、６１、６２及び６３はそれぞれＰチャネルＭＯＳトランジスタ１２、第１ダイオード１４、ＰチャネルＭＯＳトランジスタ４１及び第２の電流通路Ａ２全体のＴＬＰ線図である。ＰチャネルＭＯＳトランジスタ１２の永久破壊電圧は抵抗器４３における電圧降下を生じるので、約３６Ｖまで上昇する（図１０の６０’参照）。曲線６３より３６Ｖが印加されたときには集積回路にはさらに５．０Ａ足した５．６Ａを流すことが出来るのである。つまり、ＰチャネルＭＯＳトランジスタ１２に抵抗器４３を接続することで、本発明の第１の実施例による集積回路の耐性をさらに高めることが出来るのである（４．４Ａから５．６Ａへ改善）。
【実施例２】
【００４１】
図１２に示すように、本発明の第２の実施例による集積回路は、出力回路１０にＰチャネルＭＯＳトランジスタ１２を含まない点を除いて、実施例１と同様である。なお、ＰチャネルＭＯＳトランジスタ４１は、制御回路２０内において使用されているＰチャネルＭＯＳトランジスタの保護のため、制御回路２０内のＰチャネルＭＯＳトランジスタよりも１Ｖ以上低いドレイン・ソース間耐圧を有している必要がある。
【００４２】
本発明の第２の実施例においても、ＯＵＴ線３に静電気の如き外部ノイズが印加された場合の動作は同様である。ＯＵＴ線３にＶＤＤ線２に対する負の極性の外部ノイズが印加された場合、逆方向耐圧に関して、ＶＤＤ線２とＯＵＴ線３との電位差がそのまま第２ダイオード１５にかかり、その電圧が第２ダイオード１５の逆方向永久破壊耐圧よりも大であると第２ダイオード１５が破壊されてしまう。つまり、Ｐ型基板にＮ型ＷＥＬＬを形成してなる第２ダイオード１５は、Ｐ型基板にＰ型ＷＥＬＬを形成してなるので、例えば第１ダイオード１４などと比較すると一般的にその破壊耐性が低いのである。また、第２ダイオード１５が永久破壊しない場合でも、制御回路２０や、その他内部回路３０に大きな電圧がかかり、それらの回路内の素子が破壊されることもある。しかしながら、実施例１と同様に、第２ダイオード１５の逆方向耐圧よりも１Ｖ以上低いドレイン・ソース間耐圧を有するＰチャネルＭＯＳトランジスタ４１を含む静電気保護回路４０を設けることで第２ダイオード１５が破壊される前に外部ノイズ電流がバイパスされるのである。詳細については、実施例１と同様であるので省略する。
【００４３】
また、図１３に示すように、静電気保護回路４０は実施例１と同様にＰＮダイオード４２であっても良い。ＰＮダイオード４２は、第２ダイオード１５の逆方向耐圧よりも１Ｖ以上低い逆方向耐圧を有することで、第２ダイオード１５が破壊されるより先にＰＮダイオード４２が降伏して、ノイズ電流がＰＮダイオード４２によってバイパスされるのである。詳細については、これも実施例１と同様であるので省略する。
【図面の簡単な説明】
【００４４】
【図１】従来の集積回路の回路図である。
【図２】本発明の第１の実施例による集積回路の回路図である。
【図３】本発明の第１の実施例による集積回路の構造を示す図である。
【図４】本発明による集積回路に含まれるＰチャネルＭＯＳトランジスタの断面図である。
【図５】本発明の第１の実施例による集積回路の回路図である。
【図６】本発明の第１の実施例の変形例による集積回路の回路図である。
【図７】本発明の第１の実施例の変形例による集積回路の回路図である。
【図８】本発明の第１の実施例の変形例による集積回路の回路図である。
【図９】図１の回路でのＴＬＰ線図である。
【図１０】図５の回路でのＴＬＰ線図である。
【図１１】図７の回路でのＴＬＰ線図である。
【図１２】本発明の第２の実施例による集積回路の回路図である。
【図１３】本発明の第２の実施例の変形例による集積回路の回路図である。
【符号の説明】
【００４５】
１ ＧＮＤ（接地）線
２ ＶＤＤ（電源）線
３ ＯＵＴ（信号出力）線
５ Ｐ型基板
１０ 出力回路
１１ ＮチャネルＭＯＳトランジスタ
１２ ＰチャネルＭＯＳトランジスタ
１４ 第１のダイオード
１５ 第２のダイオード
２０ 制御回路
３０ その他回路
４０ 静電気保護回路
４１ 保護ＰチャネルＭＯＳトランジスタ
４２ 保護ＰＮダイオード
５１ ゲート酸化膜
５２ ゲート電極
５３ 絶縁膜
５４ ゲート長さＬｇ
５５ 低濃度ドレイン・ソース間距離Ｌｄｓ
５６ 低濃度ドレイン領域長さＬｌｄ
５７ 低濃度ソース領域長さＬｌｓ
１１０ ＯＵＴ線
１１１ ＧＮＤ線
１１２ ＶＤＤ線
１１３ 第１ダイオード
１１４ 第２ダイオード
１１５ ＮチャネルＭＯＳトランジスタ
１１６ ＰチャネルＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
Ｐ型基板の上に形成され且つ電源線と接地線との間で互いに直列に接続されたＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを含み、前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタの接続点の電位を出力線に出力する出力回路と、前記電源線と前記接地線との間に接続された逆バイアスダイオードからなる静電気保護回路と、を含み、前記逆バイアスダイオードの降伏電圧が前記ＰチャネルＭＯＳトランジスタのドレイン・ソース間耐圧よりも低いことを特徴とする集積回路。
【請求項２】
前記ＰチャネルＭＯＳトランジスタはそれぞれ前記出力線及び前記電源線に接続されたドレイン電極及びソース電極を有し、前記ＮチャネルＭＯＳトランジスタはそれぞれ前記出力線及び前記接地線に接続されたドレイン電極及びソース電極を有することを特徴とする請求項１記載の集積回路。
【請求項３】
前記ＰチャネルＭＯＳトランジスタは、前記ドレイン電極及び前記出力線の間に抵抗器を含むことを特徴とする請求項２記載の集積回路。
【請求項４】
前記逆バイアスダイオードはそれぞれ前記出力線及び前記電源線に接続されたドレイン電極及びソース電極を有するＰチャネルＭＯＳトランジスタからなる保護ＰチャネルＭＯＳトランジスタであって、前記降伏電圧はドレイン・ソース間耐圧であることを特徴とする請求項１乃至３のうちの１に記載の集積回路。
【請求項５】
前記保護ＰチャネルＭＯＳトランジスタは、前記電源線に接続されたゲート電極及びサブ電極を含むことを特徴とする請求項４記載の集積回路。
【請求項６】
前記保護ＰチャネルＭＯＳトランジスタは、前記出力回路の前記ＰチャネルＭＯＳトランジスタよりも短いゲート長を有することを特徴とする請求項４記載の集積回路。
【請求項７】
前記保護ＰチャネルＭＯＳトランジスタは、前記出力回路の前記ＰチャネルＭＯＳトランジスタよりも短い前記低濃度ドレイン領域及び前記低濃度ソース領域間の距離を有することを特徴とする請求項４記載の集積回路。
【請求項８】
前記保護ＰチャネルＭＯＳトランジスタは、前記出力回路の前記ＰチャネルＭＯＳトランジスタよりも短い長さの低濃度ドレイン領域を有することを特徴とする請求項４記載の集積回路。
【請求項９】
前記保護ＰチャネルＭＯＳトランジスタトランジスタは、前記出力回路の前記ＰチャネルＭＯＳトランジスタトランジスタよりも高い不純物密度の低濃度ドレイン領域を有することを特徴とする請求項４記載の集積回路。
【請求項１０】
前記保護ＰチャネルＭＯＳトランジスタトランジスタは、前記出力回路の前記ＰチャネルＭＯＳトランジスタトランジスタよりも短い長さの低濃度ソース領域を有することを特徴とする請求項４記載の集積回路。
【請求項１１】
前記保護ＰチャネルＭＯＳトランジスタは、前記出力回路の前記ＰチャネルＭＯＳトランジスタよりも高い不純物密度の低濃度ソース領域を有することを特徴とする請求項４記載の集積回路。
【請求項１２】
前記逆バイアスダイオードは、アノード及びカソードをそれぞれ前記接地線及び前記電源線に接続したＰＮダイオードであることを特徴とする請求項１記載の集積回路。
【請求項１３】
前記抵抗器は、シリサイドＰＯＬＹ抵抗であることを特徴とする請求項３記載の集積回路。
【請求項１４】
前記抵抗器は、ＮＯＮ−シリサイドＰＯＬＹ抵抗であることを特徴とする請求項３記載の集積回路。
【請求項１５】
前記抵抗器は、シリサイドブロックであることを特徴とする請求項３記載の集積回路。
【請求項１６】
前記抵抗器は、約５オームの抵抗値を有することを特徴とする請求項１３乃至１５のうちの１に記載の集積回路。
【請求項１７】
前記逆バイアスダイオードの降伏電圧が前記ＰチャネルＭＯＳトランジスタのドレイン・ソース間耐圧よりも１Ｖ以上小であることを特徴とする請求項１乃至１６のうちの１に記載の集積回路。
【請求項１８】
Ｐ型基板の上に形成され且つ電源線と接地線との間で互いに直列に接続された２つのダイオードを含み、前記２つのダイオードの接続点の電位を出力線に出力する出力回路と、前記電源線と前記接地線との間に接続された逆バイアスダイオードからなる静電気保護回路と、を含み、前記逆バイアスダイオードの降伏電圧が前記２つのダイオードのうちの前記信号線及び前記電源線の間に設けられたダイオードの逆方向耐圧よりも低いことを特徴とする集積回路。
【請求項１９】
それぞれ前記出力線及び前記接地線に接続されたドレイン電極及びソース電極を有するＮチャネルＭＯＳトランジスタを含むことを特徴とする請求項１８記載の集積回路。
【請求項２０】
前記逆バイアスダイオードはそれぞれ前記出力線及び前記電源線に接続されたドレイン電極及びソース電極を有するＰチャネルＭＯＳトランジスタからなる保護ＰチャネルＭＯＳトランジスタであって、前記降伏電圧はドレイン・ソース間耐圧であることを特徴とする請求項１８記載の集積回路。
【請求項２１】
前記保護Ｐチャネルトランジスタは、前記電源線に接続されたゲート電極及びサブ電極を含むことを特徴とする請求項２０記載の集積回路。
【請求項２２】
前記逆バイアスダイオードは、アノード及びカソードをそれぞれ前記接地線及び前記電源線に接続したＰＮダイオードであることを特徴とする請求項１８記載の集積回路。
【請求項２３】
前記逆バイアスダイオードの降伏電圧が前記ＰチャネルＭＯＳトランジスタのドレイン・ソース間耐圧よりも１Ｖ以上小であることを特徴とする請求項１８乃至２２のうちの１に記載の集積回路。
【請求項１】
Ｐ型基板の上に形成され且つ電源線と接地線との間で互いに直列に接続されたＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを含み、前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタの接続点の電位を出力線に出力する出力回路と、前記電源線と前記接地線との間に接続された逆バイアスダイオードからなる静電気保護回路と、を含み、前記逆バイアスダイオードの降伏電圧が前記ＰチャネルＭＯＳトランジスタのドレイン・ソース間耐圧よりも低いことを特徴とする集積回路。
【請求項２】
前記ＰチャネルＭＯＳトランジスタはそれぞれ前記出力線及び前記電源線に接続されたドレイン電極及びソース電極を有し、前記ＮチャネルＭＯＳトランジスタはそれぞれ前記出力線及び前記接地線に接続されたドレイン電極及びソース電極を有することを特徴とする請求項１記載の集積回路。
【請求項３】
前記ＰチャネルＭＯＳトランジスタは、前記ドレイン電極及び前記出力線の間に抵抗器を含むことを特徴とする請求項２記載の集積回路。
【請求項４】
前記逆バイアスダイオードはそれぞれ前記出力線及び前記電源線に接続されたドレイン電極及びソース電極を有するＰチャネルＭＯＳトランジスタからなる保護ＰチャネルＭＯＳトランジスタであって、前記降伏電圧はドレイン・ソース間耐圧であることを特徴とする請求項１乃至３のうちの１に記載の集積回路。
【請求項５】
前記保護ＰチャネルＭＯＳトランジスタは、前記電源線に接続されたゲート電極及びサブ電極を含むことを特徴とする請求項４記載の集積回路。
【請求項６】
前記保護ＰチャネルＭＯＳトランジスタは、前記出力回路の前記ＰチャネルＭＯＳトランジスタよりも短いゲート長を有することを特徴とする請求項４記載の集積回路。
【請求項７】
前記保護ＰチャネルＭＯＳトランジスタは、前記出力回路の前記ＰチャネルＭＯＳトランジスタよりも短い前記低濃度ドレイン領域及び前記低濃度ソース領域間の距離を有することを特徴とする請求項４記載の集積回路。
【請求項８】
前記保護ＰチャネルＭＯＳトランジスタは、前記出力回路の前記ＰチャネルＭＯＳトランジスタよりも短い長さの低濃度ドレイン領域を有することを特徴とする請求項４記載の集積回路。
【請求項９】
前記保護ＰチャネルＭＯＳトランジスタトランジスタは、前記出力回路の前記ＰチャネルＭＯＳトランジスタトランジスタよりも高い不純物密度の低濃度ドレイン領域を有することを特徴とする請求項４記載の集積回路。
【請求項１０】
前記保護ＰチャネルＭＯＳトランジスタトランジスタは、前記出力回路の前記ＰチャネルＭＯＳトランジスタトランジスタよりも短い長さの低濃度ソース領域を有することを特徴とする請求項４記載の集積回路。
【請求項１１】
前記保護ＰチャネルＭＯＳトランジスタは、前記出力回路の前記ＰチャネルＭＯＳトランジスタよりも高い不純物密度の低濃度ソース領域を有することを特徴とする請求項４記載の集積回路。
【請求項１２】
前記逆バイアスダイオードは、アノード及びカソードをそれぞれ前記接地線及び前記電源線に接続したＰＮダイオードであることを特徴とする請求項１記載の集積回路。
【請求項１３】
前記抵抗器は、シリサイドＰＯＬＹ抵抗であることを特徴とする請求項３記載の集積回路。
【請求項１４】
前記抵抗器は、ＮＯＮ−シリサイドＰＯＬＹ抵抗であることを特徴とする請求項３記載の集積回路。
【請求項１５】
前記抵抗器は、シリサイドブロックであることを特徴とする請求項３記載の集積回路。
【請求項１６】
前記抵抗器は、約５オームの抵抗値を有することを特徴とする請求項１３乃至１５のうちの１に記載の集積回路。
【請求項１７】
前記逆バイアスダイオードの降伏電圧が前記ＰチャネルＭＯＳトランジスタのドレイン・ソース間耐圧よりも１Ｖ以上小であることを特徴とする請求項１乃至１６のうちの１に記載の集積回路。
【請求項１８】
Ｐ型基板の上に形成され且つ電源線と接地線との間で互いに直列に接続された２つのダイオードを含み、前記２つのダイオードの接続点の電位を出力線に出力する出力回路と、前記電源線と前記接地線との間に接続された逆バイアスダイオードからなる静電気保護回路と、を含み、前記逆バイアスダイオードの降伏電圧が前記２つのダイオードのうちの前記信号線及び前記電源線の間に設けられたダイオードの逆方向耐圧よりも低いことを特徴とする集積回路。
【請求項１９】
それぞれ前記出力線及び前記接地線に接続されたドレイン電極及びソース電極を有するＮチャネルＭＯＳトランジスタを含むことを特徴とする請求項１８記載の集積回路。
【請求項２０】
前記逆バイアスダイオードはそれぞれ前記出力線及び前記電源線に接続されたドレイン電極及びソース電極を有するＰチャネルＭＯＳトランジスタからなる保護ＰチャネルＭＯＳトランジスタであって、前記降伏電圧はドレイン・ソース間耐圧であることを特徴とする請求項１８記載の集積回路。
【請求項２１】
前記保護Ｐチャネルトランジスタは、前記電源線に接続されたゲート電極及びサブ電極を含むことを特徴とする請求項２０記載の集積回路。
【請求項２２】
前記逆バイアスダイオードは、アノード及びカソードをそれぞれ前記接地線及び前記電源線に接続したＰＮダイオードであることを特徴とする請求項１８記載の集積回路。
【請求項２３】
前記逆バイアスダイオードの降伏電圧が前記ＰチャネルＭＯＳトランジスタのドレイン・ソース間耐圧よりも１Ｖ以上小であることを特徴とする請求項１８乃至２２のうちの１に記載の集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００６−３３２１４４（Ｐ２００６−３３２１４４Ａ）
【公開日】平成１８年１２月７日（２００６．１２．７）
【国際特許分類】
【出願番号】特願２００５−１５０３５１（Ｐ２００５−１５０３５１）
【出願日】平成１７年５月２４日（２００５．５．２４）
【出願人】（０００００５０１６）パイオニア株式会社 (3,620)
【出願人】（５０３２１３２９１）パイオニア・マイクロ・テクノロジー株式会社 (25)
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１８年１２月７日（２００６．１２．７）
【国際特許分類】
【出願日】平成１７年５月２４日（２００５．５．２４）
【出願人】（０００００５０１６）パイオニア株式会社 (3,620)
【出願人】（５０３２１３２９１）パイオニア・マイクロ・テクノロジー株式会社 (25)
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
[ Back to top ]