電力変換装置
【課題】ダイオードリカバリによるサージ電圧を抑制すると共に、半導体スイッチング素子のターンオン時の損失増加を抑えることにより、電力変換効率の低下を抑えることが可能な電力変換装置を提供する。
【解決手段】ゲート抵抗で第１半導体スイッチング素子のスイッチング速度を決定し、第１半導体スイッチング素子を駆動する第１のゲート駆動回路７と、前記半導体スイッチング素子に制御パルスを供給する制御パルス発生回路１２の出力端に、第２半導体スイッチング素子のゲートの充電開始から所定の時間後にオンするスイッチ素子であるPチャネル型のMOS-FET１５とツェナーダイオード１６との並列回路を直列に接続し、更に並列回路の出力端をゲート抵抗１７を介して第２半導体スイッチング素子のゲート端子に接続し、第２半導体スイッチング素子を駆動する第２のゲート駆動回路８とを備える。
【解決手段】ゲート抵抗で第１半導体スイッチング素子のスイッチング速度を決定し、第１半導体スイッチング素子を駆動する第１のゲート駆動回路７と、前記半導体スイッチング素子に制御パルスを供給する制御パルス発生回路１２の出力端に、第２半導体スイッチング素子のゲートの充電開始から所定の時間後にオンするスイッチ素子であるPチャネル型のMOS-FET１５とツェナーダイオード１６との並列回路を直列に接続し、更に並列回路の出力端をゲート抵抗１７を介して第２半導体スイッチング素子のゲート端子に接続し、第２半導体スイッチング素子を駆動する第２のゲート駆動回路８とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチング素子を用いた電力変換装置、特にその半導体スイッチング素子のゲート駆動回路に関するものである。
【背景技術】
【０００２】
半導体スイッチング素子を用いて構成される電力変換装置では、半導体スイッチング素子のスイッチングの際にサージ電圧が発生する。スイッチングする際に電流が変化率ｄｉ／ｄｔで増減する場合、配線自身が持つ浮遊インダクタンスＬに対して誘導電圧（L・di/dt）がスパイク状に発生する。半導体スイッチング素子のスイッチング速度が高速化すると電流変化率が大きくなるため、発生するサージ電圧が高くなり破壊に至るケースもある。このため、サージ電圧抑制のために、各種のスナバ技術、インダクタンス低減技術及び半導体スイッチング素子のゲート駆動方法が考案されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開平３−６３４５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
パルス幅変調方式（以下PWM）インバータ等の電力変換装置は、２個の半導体スイッチング素子を直列に接続したブリッジ回路を持ち、負荷電流が連続モードで流れている場合、半導体スイッチング素子に逆並列に接続したダイオードによる還流モードで動作させることは非常に多い。しかしこの還流モードから復帰する際の逆側半導体スイッチング素子のターンオン時に、半導体スイッチング素子に逆並列に接続したダイオードで発生するダイオードリカバリにより電圧変化率の高い過大なサージ電圧が発生する。このサージ電圧の抑制のために配線インダクタンスを小さくする方法があるが、回路の構成次第で限界がある。よってダイオードリカバリによるサージ電圧を抑制するにはオンする側の半導体素子のターンオン速度を遅くしリカバリ電流を抑えることでサージを抑制できるが、単純にゲート抵抗の値を高くしスイッチングを遅くする方法ではスイッチング時の損失が増加する。
【０００５】
本発明は、ダイオードリカバリによるサージ電圧を抑制すると共に、半導体スイッチング素子のターンオン時の損失増加を最小限に抑えることにより、電力変換効率の低下を抑えることが可能な電力変換装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００６】
本発明は、逆並列にダイオードが接続された一対の第１半導体スイッチング素子を直列接続し、出力極性が切り替わるときに前記第１半導体スイッチング素子をスイッチングする出力極性固定アームと、逆並列にダイオードが接続された一対の第２半導体スイッチング素子を直列接続し、前記第２半導体スイッチング素子を常時PWMスイッチングし出力値を調整するPWMスイッチングアームとから構成された単相のフルブリッジインバータを備えた電力変換装置において、ゲート抵抗で前記第１半導体スイッチング素子のスイッチング速度を決定し、前記第１半導体スイッチング素子を駆動する第１のゲート駆動回路と、前記第２半導体スイッチング素子にゲート制御パルスを供給する制御パルス発生回路の出力端に、前記第２半導体スイッチング素子のゲートの充電開始から所定の時間後にオンするスイッチ素子とツェナーダイオードまたは抵抗との並列回路を直列に接続し、更に前記並列回路の出力端をゲート抵抗を介して前記第２半導体スイッチング素子のゲート端子に接続し、前記第２半導体スイッチング素子を駆動する第２のゲート駆動回路とを備えたものである。
【発明の効果】
【０００７】
本発明の電力変換装置によれば、リカバリ電流を小さくしてリカバリサージを抑えることが可能であり、またリカバリ終了後はオン速度が速くなるためターンオンに伴い発生する半導体スイッチング素子の損失の増加を抑え、またターンオフ速度がゲート抵抗のみで決定されるのでターンオフロスは変化しないため、電力変換効率の低下を抑えることができる。
【発明を実施するための最良の形態】
【０００８】
実施の形態１.
以下、本発明の実施の形態１による電力変換装置について説明する。
図１は、本発明による電力変換装置の基本構成を示すブロック回路図である。この電力変換装置は、ゲート駆動回路（第１のゲート駆動回路）７により制御される一対の第１半導体スイッチング素子Qa及びQbで構成され、電力変換装置の出力の正負が切り替わるときのみスイッチングする出力極性固定アーム５と、ゲート駆動回路（第２のゲート駆動回路）８により制御される一対の第２半導体スイッチング素子Qc及びQdで構成され、常にPWMスイッチングしているPWMスイッチングアーム６とを有し、直流電源１から得られる直流電力を交流電力に変換し、出力フィルタ９を通して、電力系統に代表される交流負荷１０に供給する単相のフルブリッジインバータ１００として構成されている。なお、PWMスイッチングアーム６は、PWMスイッチングを行い電圧又は電流の出力値を調整する。
【０００９】
本電力変換装置で用いる各半導体スイッチング素子Qa〜QdはNチャネル型のMOS-FETであり、そのMOS-FETには逆並列にフリーホイールダイオード（以下FWDという）が接続されている。
また本電力変換装置には、図1のように直流母線のコンデンサ２から各アームまでの間に、その配線による浮遊インダクタンス３及び４が存在している。実際には他の配線部にもインダクタンスが存在するが、その浮遊インダクタンスの大きさは上述の浮遊インダクタンス３及び４より十分小さいため説明を省略する。
【００１０】
本発明による電力変換装置は、次のように動作する。
インバータ１００が交流負荷１０に対して正極性の交流を出力する場合、出力極性固定アーム５の半導体スイッチング素子Qbをオンさせ、半導体スイッチング素子Qc及びQｄをPWMにてスイッチングし、所定の電圧を出力する。同様に負電圧を出力する場合は半導体スイッチング素子Qaをオンさせ、半導体スイッチング素子Qc及びQdをPWMにてスイッチングし所定の電圧を出力する。この動作にてインバータは直流電力を交流電力に変換している。
【００１１】
次にダイオードリカバリによりスイッチング素子に発生するサージ電圧について説明する。
正極性の交流を出力する場合、半導体スイッチング素子Qcがオフしている間は半導体スイッチング素子Qdもしくは逆並列に接続されているフリーホイールダイオード（以下FWD）とオン状態である半導体スイッチング素子Qbを通り還流モードで電流が流れる。ブリッジされている各アームの一対の半導体スイッチング素子間にはスイッチングの際、短絡が生じないようデッドタイムと呼ばれる短絡防止期間が設けられており、その期間では各アームの両素子は共にオフしているため、半導体スイッチング素子Qcがオンする前には必ずFWDを電流が流れている。よって半導体スイッチング素子QdのFWDにはダイオードリカバリが発生し、そのリカバリ電流は直流母線を半導体スイッチング素子QcとFWDで短絡する経路で流れる短絡電流となる。半導体スイッチング素子Qdのドレイン・ソース端子間には図２に示されるようなサージ電圧Vsg1が発生し、このサージ電圧は非常に高い電圧変化率（dV/dt）及びピーク値であることが多い。
同様にインバータ１００が負極性の交流を出力する場合、半導体スイッチング素子Qdがオフしている間は半導体スイッチング素子QｃもしくはFWDと半導体スイッチング素子Qaを通り還流モードで電流が流れる。よって半導体スイッチング素子Qcには図２のようなダイオードリカバリによるサージ電圧Vsg1が発生する。
【００１２】
図２に示されたダイオードリカバリにより発生するサージ電圧Vsg1は次の式(1)で求められる。
Vsg1＝L・d(irr)/dt・・・・・(1)
但し、irrはリカバリ電流である。
式(1)中のLはモジュール内部の浮遊インダクタンス３及び４の総和となるインダクタンス値である。
浮遊のインダクタンス３及び４が非常に大きく、発生するサージ電圧がその母線電圧Vddに対して無視できない大きさとなるような場合、そのサージ電圧は素子定格を超え破壊に至る結果となる。特にMOS-FETの場合、そのMOS-FETがアバランシェ耐量保証品であっても、通常スイッチングであるターンオフにより自己に発生するサージに関してはアバランシェ耐量保証されているが、自己のターンオフ以外の原因で発生するドレイン・ソース間の電圧変動に対しては、アバランシェ耐量による保証は難しく、破壊が起こり易いためダイオードリカバリサージの抑制が必要である。
式(1)より、サージ電圧を下げるには、浮遊インダクタンスLを小さくする、もしくは電流変化率d(irr)/dtを下げる必要がある。しかし、浮遊インダクタンスを小さくすることは回路の構成次第で限界がある。よってダイオードリカバリによるサージ電圧を抑制するにはオンする側の半導体素子のターンオン速度を遅くしリカバリ電流を抑えることでサージを抑制できるが、ゲート抵抗の値を高くしスイッチングを遅くする方法では、ゲートの充電の全時間が長くなりスイッチング時の損失が増加する。
【００１３】
本実施の形態１による電力変換装置は、このような問題を解決するため、PWMスイッチングアーム６を形成する半導体スイッチング素子Qc及びQdのゲート駆動回路８として、図３のようなゲート駆動回路を備えたものである。
このゲート駆動回路８は、ゲート駆動用直流電源１１に逆直列接続された相補のトランジスタ１３とトランジスタ１４を有し、これらのトランジスタ１３，１４のゲートに制御パルス発生回路１２からのゲート制御パルスを供給して、トランジスタ１３のエミッタ・コレクタ間にゲート駆動電圧Vｓを出力し、このゲート駆動電圧Vｓを、スイッチ素子であるPチャネル型のMOS-FET１５とツェナーダイオード１６との並列回路及び主回路用半導体素子２００（例えば半導体スイッチング素子Qc）のゲートのスイッチング速度を定めるゲート抵抗１７を介して主回路用半導体素子２００のゲートに供給する。
また、トランジスタ１３のエミッタ・コレクタ間には抵抗１８，１９が接続され、その中点がMOS-FET１５のゲートに接続される共に、抵抗１９と直列に、かつMOS-FET１５のゲート・ソース間にコンデンサ２０が接続されている。
【００１４】
ゲート駆動回路８は、主回路用半導体素子２００がターンオンするとき、まずトランジスタ１４がオンして主回路用半導体素子２００にゲート駆動電圧Vｓを供給しようとするが、Pチャネル型のMOS-FET１５がオフしているためツェナーダイオード１６を通して電流を流すため、ゲート駆動電圧Vｓからツェナーダイオード１６のツェナー電圧を引いた電圧で主回路用半導体素子２００のゲートを駆動することになる。
またその間には、抵抗１９を通じコンデンサ２０が充電される。Pチャネル型のMOS-FET１５は、そのソースとゲート間の電圧差がその素子のゲート閾値電圧を超えた場合にオンするので、抵抗１９とコンデンサ２０によりトランジスタ１４がオンしてからMOS-FET１５がオンするまでの遅延時間を設定することが可能である。この設定する遅延時間については、主回路用半導体素子２００のゲートの充電開始からゲート閾値電圧Vthまで達する時間とダイオードのリカバリ期間の合計だけあれば十分である。
MOS-FET１５がオンすれば、ゲート駆動電圧Vｓとゲート抵抗１７で決定される速度で充電されるため、主回路用半導体素子２００のターンオンを速くすることが可能であり、スイッチング時に生じる損失の上昇を抑えることが可能となる。実際にはゲート抵抗１７とMOS-FET１５のオン抵抗の合計値で充電速度が決定されるが、MOS-FET１５のオン抵抗は他の抵抗より十分小さいものとし説明では省略する。
【００１５】
図４は、本実施の形態１における上述のゲート駆動回路８を用いた場合のゲート電圧の立ち上がり波形３２と、上述のゲート駆動回路８のゲート抵抗１７と同じ値のゲート抵抗のみで駆動させた場合のゲート電圧の立ち上がり波形３０と、ゲート駆動回路８を用いた場合と同程度にリカバリサージを抑制可能なゲート抵抗１７よりも大きい値の抵抗のみで駆動させた場合のゲート電圧の立ち上がり波形３１を示している。
またターンオフについてはゲート抵抗１７、ツェナーダイオード１６もしくはMOS-FET１５内蔵のダイオード、トランジスタ１３を流れる電流ループで主回路用半導体素子２００のゲートが放電されるためスイッチング速度は変わらず、ターンオフ時の損失は変化しない。
【００１６】
ここで図３中の抵抗１８は、MOS-FET１５のゲート・ソース間容量放電用の抵抗であり抵抗１９より十分大きい値である。また図３の回路ではコンデンサ２０を挿入しているが、MOS-FET１５はゲート・ソース間容量が存在しているので、その容量と抵抗１９のみで遅延時間を設定することも可能であり、MOS-FET１５のゲート・ソース間容量の大きさにより、コンデンサ２０挿入の有無を決定すればよい。電子回路においては、抵抗が大きくなりすぎるとノイズが重畳しやすくなるため、本実施の形態では抵抗１９の値が大きくならないよう、別途コンデンサ２０を挿入して遅延時間を決定している。
【００１７】
一方、出力極性固定アーム５の半導体スイッチング素子Qa及びQbのゲート駆動回路７には、この図３の回路は用いずにゲート抵抗の値を大きくするのみで対応する。出力極性固定アーム５は、電力変換装置の正負の出力極性が切り替わるときのみスイッチングするので、このアームで発生するスイッチングロスは、高周波でPWMスイッチングしているPWMスイッチングアーム６のスイッチングロスに比べて無視できる大きさであり、電力変換効率にもたらす影響は非常に小さい。よって、ゲート駆動回路７において、半導体スイッチング素子Qa,Qbのスイッチング速度を決定する部品をゲート抵抗のみとし、部品点数を少なくすることで、電力変換装置の小型化、コストの低下が可能である。
【００１８】
以上のように、本発明の実施の形態１による電力変換装置は、逆並列にダイオードが接続された一対の第１半導体スイッチング素子Qa，Qbを直列接続し、出力極性が切り替わるときに半導体スイッチング素子をスイッチングする出力極性固定アーム５と、逆並列にダイオードが接続された一対の第２半導体スイッチング素子Qc，Qdを直列接続し、前記半導体スイッチング素子を常時PWMスイッチングし出力値を調整するPWMスイッチングアーム６とから構成された単相のフルブリッジインバータ１００を備えた電力変換装置において、ゲート抵抗で第１半導体スイッチング素子のスイッチング速度を決定し、前記第１半導体スイッチング素子を駆動する第１のゲート駆動回路７と、前記半導体スイッチング素子に制御パルスを供給する制御パルス発生回路１２の出力端に、第２半導体スイッチング素子のゲートの充電開始から所定の時間後にオンするスイッチ素子であるPチャネル型のMOS-FET１５とツェナーダイオード１６との並列回路を直列に接続し、更に並列回路の出力端をゲート抵抗１７を介して第２半導体スイッチング素子のゲート端子に接続し、前記第２半導体スイッチング素子を駆動する第２のゲート駆動回路８とを備えているので、リカバリ電流が流れる期間ではターンオンする半導体スイッチング素子のゲート電圧は低くなりドレイン電流が制限されるため、短絡経路であるリカバリ電流を小さく抑えることが可能となり、またリカバリ終了後はオン速度が速くなるためターンオンに伴い発生する半導体スイッチング素子の損失の増加を最小限に抑え、またターンオフ速度がゲート抵抗のみで決定されるのでターンオフロスは変化しないため、電力変換効率の低下を抑えることができる。
【００１９】
実施の形態２.
以下、本発明の実施の形態２による電力変換装置ついて説明する。
本実施の形態２は、図１の電力変換装置にて、実施の形態１と同じくPWMスイッチングアーム６のゲート駆動回路８を改良したものである。
図５は本実施の形態２によるゲート駆動回路８の回路図であり、ゲート駆動電圧Vｓの出力段である相補のトランジスタ１３とトランジスタ１４のエミッタに、Pチャネル型のMOS-FET１５と抵抗２１との並列回路を介して主回路用半導体素子２００（例えば半導体スイッチング素子Qｃ）のゲート抵抗１７を接続している。
【００２０】
ゲート駆動回路８は、主回路用半導体素子２００がターンオンするとき、まずトランジスタ１４がオンしてゲートにゲート駆動電圧Vｓを供給しようとするが、MOS-FET１５がオフしているため抵抗２１を通して電流を流すため、ゲートの充電電流を決定する抵抗値は、ゲート抵抗１７と追加された抵抗２１の合計値となる。
またその間には、抵抗１９を通じコンデンサ２０が充電される。Pチャネル型のMOS-FET１５は、そのソースとゲート間の電圧差がその素子のゲート閾値電圧を超えた場合にオンするので、抵抗１９とコンデンサ２０によりトランジスタ１４がオンしてからMOS-FET１５がオンするまでの遅延時間を設定することが可能である。この設定する遅延時間については、主回路用半導体素子２００のゲートの充電開始からゲート閾値電圧Vthまで達する時間とダイオードのリカバリ期間の合計だけあれば十分である。
MOS-FET１５がオンすれば、ゲートの充電電流はMOS-FET１５を流れるためゲート抵抗１７で決定される速度で充電されるため、主回路用半導体素子２００のターンオンを速くすることが可能であり、スイッチング時に生じる損失の増加を抑えることが可能となる。実際にはゲート抵抗１７とMOS-FET１５のオン抵抗の合計値で充電速度が決定するが、MOS-FET１５のオン抵抗はゲート抵抗より十分小さいものとし説明では省略する。
【００２１】
図６は、本実施の形態２における上述のゲート駆動回路８を用いた場合の主回路用半導体素子２００のゲート電圧の立ち上がり波形３３と、上述のゲート駆動回路８のゲート抵抗１７と同じ値のゲート抵抗のみで駆動させた場合のゲート電圧の立ち上がり波形３０と、ゲート駆動回路８を用いた場合と同程度にリカバリサージを抑制可能なゲート抵抗１７よりも大きい値の抵抗のみで駆動させた場合のゲート電圧の立ち上がり波形３１を示している。
またターンオフについてはゲート抵抗１７、MOS-FET１５内蔵のダイオード、トランジスタ１３を通る電流ループで主回路用半導体素子２００のゲートが放電されるためスイッチング速度は変わらず、ターンオフ時の損失は変化しない。
【００２２】
本実施の形態２によるゲート駆動回路８を用いれば、実施の形態１と同様に、リカバリ電流が流れる期間ではターンオンする素子のゲート電圧を低くしドレイン電流を制限できるため、短絡経路であるリカバリ電流を小さく抑えることが可能となるので、電流変化率が低下し、サージ電圧を低下させることができる。
【００２３】
実施の形態３.
図７は、本実施の形態３によるゲート駆動回路８を示すもので、実施の形態２における抵抗２１に並列にコンデンサ２２を挿入したものである。
実施の形態２ではゲート抵抗を大きくしたのみであり、主回路用半導体素子２００のゲート閾値電圧Vthまでゲートが充電されるまでの時間が長くなり、トータルでのスイッチングに要する時間が長くなるが、本実施の形態３では、抵抗２１に並列にコンデンサ２２を挿入したことで、主回路用半導体素子２００のゲートがゲート閾値電圧Vth以下の期間では、コンデンサ２２に電流を流して抵抗２１はスルーさせることができる。
そしてコンデンサ２２が所定の電圧まで充電されれば、コンデンサ２２には電流が流れなくなり、その後は抵抗２１とゲート抵抗１７により決定される充電電流でゲートが充電されることになる。よってゲートの総充電時間が短縮される。
【００２４】
抵抗２１が十分大きいとすれば、初期充電にて、コンデンサ２２の静電容量C27と主回路用半導体素子２００のゲート・ソース間容量CGSの比から近似の式(2)で示されるような主回路用半導体素子２００のゲート・ソース間電圧値VGSaが充電されるので、この電圧値が最低でもその素子のゲート閾値電圧Vthになるようにコンデンサ２２の静電容量を決定すればよい。ゲート駆動電圧はVs[V]である。
VGSa≒Vｓ×｛C27÷（C27+CGS）｝ [V]・・・・・(2)
実施の形態２と同様にMOS-FET１５がオンすれば、実施の形態２のようにゲート抵抗１７のみでゲートが駆動されるので、本実施の形態３においても、実施の形態２と同様の効果を得ることが可能である。
【００２５】
図８は、本実施の形態３における上述のゲート駆動回路８を用いた場合の主回路用半導体素子２００のゲート電圧の立ち上がり波形３４と、上述のゲート駆動回路８のゲート抵抗１７と同じ値のゲート抵抗のみで駆動させた場合のゲート電圧の立ち上がり波形３０と、ゲート駆動回路８を用いた場合と同程度にリカバリサージを抑制可能なゲート抵抗１７よりも大きい値の抵抗のみで駆動させた場合のゲート電圧の立ち上がり波形３１を示している。
抵抗２１を十分に大きくすれば、リカバリ期間において図８の波形３４のようにオンさせた状態のままゲート電圧の上昇を抑え、ほぼ一定の値に保つことが可能であるので、サージ抑制効果は実施の形態２よりも高いものになる。
またMOS-FET１５がオンするとコンデンサ２２を短絡する経路となるので、ゲート抵抗の値を図９のように抵抗２３、ゲート抵抗１７に分割し、抵抗２３をMOS-FET１５に直列接続して、短絡電流が過大にならないように抑えるようにしても良い。このときMOS-FET１５がオンしてからは、抵抗２１と抵抗２３の並列抵抗値とゲート抵抗１７の合計値により主回路用半導体素子２００のゲートの充電速度が決定する。
【００２６】
実施の形態４.
本実施の形態４は、PWMスイッチングアーム６のゲート駆動回路８において、実施の形態１で用いたPチャネル型のMOS-FET１５に代わり、スイッチ素子であるNチャネル型のMOS-FET２４を用いたものである。
図１０は本実施の形態４によるゲート駆動回路８である。使用するMOS-FET２４はNチャネル型であるので、オンさせるためにはゲート・ソース間の電位差がゲート閾値電圧以上になる必要があるため、遅延時間を設定する抵抗２５とコンデンサ２６を図１０の位置に配置し、コンデンサ２６を充電しゲートの電位を上げていくことでスイッチングさせる。トランジスタ１４がオンした直後は、ゲート駆動電圧Vｓからツェナーダイオード１６のツェナー電圧を引いた電圧だけMOS-FET２４のソース電位の方がゲートよりも高くなっているので、遅延時間を決定する際にはこの電位差分を考慮し、実施の形態１に用いた抵抗２３よりも小さい値にする必要がある。なお、抵抗２７はMOS-FET２４のゲート・ソース間容量放電用の抵抗である。
【００２７】
本実施の形態４のゲート駆動回路８ではMOS-FET２４がオンした場合ソースの電位がゲート駆動電圧の電位まで上昇するためMOS-FET２４はオフする。オフすることによりまたソースの電位が下がるため、MOS-FET２４は再びオンするというようにスイッチングを繰り返し行う。そのスイッチングを繰り返す期間に、時間は短いがゲート駆動電圧Vｓによる大きい充電電流がスイッチング毎に流れるので、同程度にサージ電圧を抑制可能な大きな抵抗のみで駆動するよりも速く主回路用半導体素子２００のゲート・ソース間電圧が上昇する。但し大電流は上述のように断続的であるため、連続的に高電圧で充電できる実施の形態１よりはゲート電圧の立ち上がりは遅くなる。
【００２８】
図１１は、本実施の形態４における上述のゲート駆動回路８を用いた場合の主回路用半導体素子２００のゲート電圧の立ち上がり波形３５と、上述のゲート駆動回路８と同じ値のゲート抵抗１７のみで駆動させた場合のゲート電圧の立ち上がり波形３０と、ゲート駆動回路８を用いた場合と同程度にリカバリサージを抑制可能なゲート抵抗１７よりも大きい値の抵抗のみで駆動させた場合のゲート電圧の立ち上がり波形３１を示している。
最初にMOS-FETをオンさせるまでの低ゲート電圧化に関しては問題は無く、ダイオードのリカバリによるサージ抑制の効果は、本実施の形態４においても実施の形態１と同様の効果を得ることが可能である。
また同程度にサージ電圧を抑制可能な大きな抵抗のみのゲート抵抗にて駆動するよりもターンオン時のスイッチングに伴う損失を低下することが可能である。
【００２９】
実施の形態５.
図１２は本実施の形態５によるゲート駆動回路８を示す回路図で、実施の形態４で示したツェナーダイオード１６を抵抗２１に変更したものである。
トランジスタ１４がオンしてからMOS-FET２４が初めにオンするまでは、ゲート抵抗１７と抵抗２１で決まる充電速度で主回路用半導体素子２００のゲートを充電可能であり、ダイオードリカバリによるサージ電圧を抑える効果は実施の形態２と同様の効果を得る。 MOS-FET２４が初めにオンしてからの回路の挙動は、本実施の形態５についても、実施の形態４と同様にMOS-FET２４がスイッチングを繰り返すことになる。
スイッチングを繰り返す期間に、短時間ではあるが低ゲート抵抗による大きい充電電流がスイッチング毎に流れるので、同程度にサージ電圧を抑制可能な大きな抵抗のみで駆動するよりも速く主回路用半導体素子２００のゲート・ソース間電圧が上昇する。但し大電流は上述のように断続的であるため、連続的に高電圧で充電できる実施の形態２よりはゲート電圧の立ち上がりは遅くなる。
【００３０】
図１３は、本実施の形態５における上述のゲート駆動回路８を用いた場合の主回路用半導体素子２００のゲート電圧の立ち上がり波形３６と、上述のゲート駆動回路８と同じ値のゲート抵抗１７のみで駆動させた場合のゲート電圧の立ち上がり波形３０と、ゲート駆動回路８を用いた場合と同程度にリカバリサージを抑制可能なゲート抵抗１７よりも大きい値の抵抗のみで駆動させた場合のゲート電圧の立ち上がり波形３１を示している。
本実施の形態５についても、実施の形態４と同様に、同程度にサージ電圧を抑制可能な大きな抵抗のみのゲート抵抗にて駆動するよりもスイッチング時の損失を低下することが可能である。
【００３１】
実施の形態６.
図１４は本実施の形態６によるゲート駆動回路８を示す回路図で、実施の形態５で示した抵抗２１にコンデンサ２２を並列に接続した回路である。
トランジスタ１４がオンしてからMOS-FET２４が初めにオンするまでの動作は、実施の形態３で示したゲート駆動回路の動作と同じであるので、ダイオードリカバリによるサージ電圧を抑える効果は実施の形態３と同様の効果を得る。
MOS-FET２４が初めにオンしてからの回路の挙動は、本実施の形態６についても、実施の形態４と同様にMOS-FET２４がスイッチングを繰り返すことになる。
スイッチングを繰り返す期間に、コンデンサ２２は、MOS-FET２４がオンするたびに放電するため、MOS-FET２４がオフしても、コンデンサ２２が充電されるまで抵抗２１はスルーされ、ゲート抵抗１７の抵抗値で充電速度が決定されるため、実施の形態５よりも充電は高速になる。
【００３２】
図１５は、本実施の形態６における上述のゲート駆動回路８を用いた場合のゲート電圧の立ち上がり波形３７と、上述のゲート駆動回路８と同じ値のゲート抵抗１７のみで駆動させた場合のゲート電圧の立ち上がり波形３０と、ゲート駆動回路８を用いた場合と同程度にリカバリサージを抑制可能なゲート抵抗１７よりも大きい値の抵抗のみで駆動させた場合のゲート電圧の立ち上がり波形３１を示している。
本実施の形態６についても実施の形態４及び実施の形態５と同様に、同程度にサージ電圧を抑制可能な大きな抵抗のみのゲート抵抗にて駆動するよりもスイッチング時の損失を低下することが可能である。
【００３３】
実施の形態３と同様にMOS-FET２４がオンしたときコンデンサ２２から短絡電流が流れるので、ゲート抵抗の値を分割して図１６のように抵抗２３、ゲート抵抗１７を配置して、短絡電流が過大にならないように抑えるようにしても良い。このときコンデンサ２２の放電電流を制限していることになるので、短いオン期間でのコンデンサ２２の電圧の低下量は減少するので、１回のスイッチング毎の主回路用半導体素子２００のゲートの充電量は減少する。しかしMOS-FET２４のソース電位も上昇しにくいため、MOS-FET２４のスイッチング回数が増加し、総充電時間は、短絡させた場合と同程度となる。
【図面の簡単な説明】
【００３４】
【図１】本発明の電力変換装置の基本構成を示すブロック回路図である。
【図２】図１の電力変換装置においてダイオードリカバリ時に発生するサージ電圧とリカバリ電流の例を示す波形図である。
【図３】本発明の実施の形態１におけるゲート駆動回路を示す回路図である。
【図４】実施の形態１におけるゲート駆動回路を用いた場合のゲート電圧の立ち上がり波形を示す図である。
【図５】本発明の実施の形態２におけるゲート駆動回路を示す回路図である。
【図６】実施の形態２におけるゲート駆動回路を用いた場合のゲート電圧の立ち上がり波形を示す図である。
【図７】本発明の実施の形態３におけるゲート駆動回路を示す回路図である。
【図８】実施の形態３におけるゲート駆動回路を用いた場合のゲート電圧の立ち上がり波形を示す図である。
【図９】実施の形態３におけるゲート駆動回路の他の例を示す回路図である。
【図１０】本発明の実施の形態４におけるゲート駆動回路を示す回路図である。
【図１１】実施の形態４におけるゲート駆動回路を用いた場合のゲート電圧の立ち上がり波形を示す図である。
【図１２】本発明の実施の形態５におけるゲート駆動回路を示す回路図である。
【図１３】実施の形態５におけるゲート駆動回路を用いた場合のゲート電圧の立ち上がり波形を示す図である。
【図１４】本発明の実施の形態６におけるゲート駆動回路を示す回路図である。
【図１５】実施の形態６におけるゲート駆動回路を用いた場合のゲート電圧の立ち上がり波形を示す図である。
【図１６】実施の形態６におけるゲート駆動回路の他の例を示す回路図である。
【符号の説明】
【００３５】
１ 直流電源、２ コンデンサ、３，４ 浮遊インダクタンス、５ 出力極性固定アーム、６ PWMスイッチングアーム、７，８ ゲート駆動回路、９ 出力フィルタ、１０ 交流負荷、１１ ゲート駆動用直流電源、１２ 制御パルス発生回路、１３，１４ トランジスタ、１５ Pチャネル型のMOS-FET、１６ ツェナーダイオード、１７ ゲート抵抗、１８，１９ 抵抗、２０ コンデンサ、２１抵抗、２２ コンデンサ、２３ 抵抗、２４ Nチャネル型のMOS-FET、２５ 抵抗、２６ コンデンサ、２７ 抵抗、１００ 単相のフルブリッジインバータ、２００ 主回路用半導体素子。
【技術分野】
【０００１】
本発明は、半導体スイッチング素子を用いた電力変換装置、特にその半導体スイッチング素子のゲート駆動回路に関するものである。
【背景技術】
【０００２】
半導体スイッチング素子を用いて構成される電力変換装置では、半導体スイッチング素子のスイッチングの際にサージ電圧が発生する。スイッチングする際に電流が変化率ｄｉ／ｄｔで増減する場合、配線自身が持つ浮遊インダクタンスＬに対して誘導電圧（L・di/dt）がスパイク状に発生する。半導体スイッチング素子のスイッチング速度が高速化すると電流変化率が大きくなるため、発生するサージ電圧が高くなり破壊に至るケースもある。このため、サージ電圧抑制のために、各種のスナバ技術、インダクタンス低減技術及び半導体スイッチング素子のゲート駆動方法が考案されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開平３−６３４５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
パルス幅変調方式（以下PWM）インバータ等の電力変換装置は、２個の半導体スイッチング素子を直列に接続したブリッジ回路を持ち、負荷電流が連続モードで流れている場合、半導体スイッチング素子に逆並列に接続したダイオードによる還流モードで動作させることは非常に多い。しかしこの還流モードから復帰する際の逆側半導体スイッチング素子のターンオン時に、半導体スイッチング素子に逆並列に接続したダイオードで発生するダイオードリカバリにより電圧変化率の高い過大なサージ電圧が発生する。このサージ電圧の抑制のために配線インダクタンスを小さくする方法があるが、回路の構成次第で限界がある。よってダイオードリカバリによるサージ電圧を抑制するにはオンする側の半導体素子のターンオン速度を遅くしリカバリ電流を抑えることでサージを抑制できるが、単純にゲート抵抗の値を高くしスイッチングを遅くする方法ではスイッチング時の損失が増加する。
【０００５】
本発明は、ダイオードリカバリによるサージ電圧を抑制すると共に、半導体スイッチング素子のターンオン時の損失増加を最小限に抑えることにより、電力変換効率の低下を抑えることが可能な電力変換装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００６】
本発明は、逆並列にダイオードが接続された一対の第１半導体スイッチング素子を直列接続し、出力極性が切り替わるときに前記第１半導体スイッチング素子をスイッチングする出力極性固定アームと、逆並列にダイオードが接続された一対の第２半導体スイッチング素子を直列接続し、前記第２半導体スイッチング素子を常時PWMスイッチングし出力値を調整するPWMスイッチングアームとから構成された単相のフルブリッジインバータを備えた電力変換装置において、ゲート抵抗で前記第１半導体スイッチング素子のスイッチング速度を決定し、前記第１半導体スイッチング素子を駆動する第１のゲート駆動回路と、前記第２半導体スイッチング素子にゲート制御パルスを供給する制御パルス発生回路の出力端に、前記第２半導体スイッチング素子のゲートの充電開始から所定の時間後にオンするスイッチ素子とツェナーダイオードまたは抵抗との並列回路を直列に接続し、更に前記並列回路の出力端をゲート抵抗を介して前記第２半導体スイッチング素子のゲート端子に接続し、前記第２半導体スイッチング素子を駆動する第２のゲート駆動回路とを備えたものである。
【発明の効果】
【０００７】
本発明の電力変換装置によれば、リカバリ電流を小さくしてリカバリサージを抑えることが可能であり、またリカバリ終了後はオン速度が速くなるためターンオンに伴い発生する半導体スイッチング素子の損失の増加を抑え、またターンオフ速度がゲート抵抗のみで決定されるのでターンオフロスは変化しないため、電力変換効率の低下を抑えることができる。
【発明を実施するための最良の形態】
【０００８】
実施の形態１.
以下、本発明の実施の形態１による電力変換装置について説明する。
図１は、本発明による電力変換装置の基本構成を示すブロック回路図である。この電力変換装置は、ゲート駆動回路（第１のゲート駆動回路）７により制御される一対の第１半導体スイッチング素子Qa及びQbで構成され、電力変換装置の出力の正負が切り替わるときのみスイッチングする出力極性固定アーム５と、ゲート駆動回路（第２のゲート駆動回路）８により制御される一対の第２半導体スイッチング素子Qc及びQdで構成され、常にPWMスイッチングしているPWMスイッチングアーム６とを有し、直流電源１から得られる直流電力を交流電力に変換し、出力フィルタ９を通して、電力系統に代表される交流負荷１０に供給する単相のフルブリッジインバータ１００として構成されている。なお、PWMスイッチングアーム６は、PWMスイッチングを行い電圧又は電流の出力値を調整する。
【０００９】
本電力変換装置で用いる各半導体スイッチング素子Qa〜QdはNチャネル型のMOS-FETであり、そのMOS-FETには逆並列にフリーホイールダイオード（以下FWDという）が接続されている。
また本電力変換装置には、図1のように直流母線のコンデンサ２から各アームまでの間に、その配線による浮遊インダクタンス３及び４が存在している。実際には他の配線部にもインダクタンスが存在するが、その浮遊インダクタンスの大きさは上述の浮遊インダクタンス３及び４より十分小さいため説明を省略する。
【００１０】
本発明による電力変換装置は、次のように動作する。
インバータ１００が交流負荷１０に対して正極性の交流を出力する場合、出力極性固定アーム５の半導体スイッチング素子Qbをオンさせ、半導体スイッチング素子Qc及びQｄをPWMにてスイッチングし、所定の電圧を出力する。同様に負電圧を出力する場合は半導体スイッチング素子Qaをオンさせ、半導体スイッチング素子Qc及びQdをPWMにてスイッチングし所定の電圧を出力する。この動作にてインバータは直流電力を交流電力に変換している。
【００１１】
次にダイオードリカバリによりスイッチング素子に発生するサージ電圧について説明する。
正極性の交流を出力する場合、半導体スイッチング素子Qcがオフしている間は半導体スイッチング素子Qdもしくは逆並列に接続されているフリーホイールダイオード（以下FWD）とオン状態である半導体スイッチング素子Qbを通り還流モードで電流が流れる。ブリッジされている各アームの一対の半導体スイッチング素子間にはスイッチングの際、短絡が生じないようデッドタイムと呼ばれる短絡防止期間が設けられており、その期間では各アームの両素子は共にオフしているため、半導体スイッチング素子Qcがオンする前には必ずFWDを電流が流れている。よって半導体スイッチング素子QdのFWDにはダイオードリカバリが発生し、そのリカバリ電流は直流母線を半導体スイッチング素子QcとFWDで短絡する経路で流れる短絡電流となる。半導体スイッチング素子Qdのドレイン・ソース端子間には図２に示されるようなサージ電圧Vsg1が発生し、このサージ電圧は非常に高い電圧変化率（dV/dt）及びピーク値であることが多い。
同様にインバータ１００が負極性の交流を出力する場合、半導体スイッチング素子Qdがオフしている間は半導体スイッチング素子QｃもしくはFWDと半導体スイッチング素子Qaを通り還流モードで電流が流れる。よって半導体スイッチング素子Qcには図２のようなダイオードリカバリによるサージ電圧Vsg1が発生する。
【００１２】
図２に示されたダイオードリカバリにより発生するサージ電圧Vsg1は次の式(1)で求められる。
Vsg1＝L・d(irr)/dt・・・・・(1)
但し、irrはリカバリ電流である。
式(1)中のLはモジュール内部の浮遊インダクタンス３及び４の総和となるインダクタンス値である。
浮遊のインダクタンス３及び４が非常に大きく、発生するサージ電圧がその母線電圧Vddに対して無視できない大きさとなるような場合、そのサージ電圧は素子定格を超え破壊に至る結果となる。特にMOS-FETの場合、そのMOS-FETがアバランシェ耐量保証品であっても、通常スイッチングであるターンオフにより自己に発生するサージに関してはアバランシェ耐量保証されているが、自己のターンオフ以外の原因で発生するドレイン・ソース間の電圧変動に対しては、アバランシェ耐量による保証は難しく、破壊が起こり易いためダイオードリカバリサージの抑制が必要である。
式(1)より、サージ電圧を下げるには、浮遊インダクタンスLを小さくする、もしくは電流変化率d(irr)/dtを下げる必要がある。しかし、浮遊インダクタンスを小さくすることは回路の構成次第で限界がある。よってダイオードリカバリによるサージ電圧を抑制するにはオンする側の半導体素子のターンオン速度を遅くしリカバリ電流を抑えることでサージを抑制できるが、ゲート抵抗の値を高くしスイッチングを遅くする方法では、ゲートの充電の全時間が長くなりスイッチング時の損失が増加する。
【００１３】
本実施の形態１による電力変換装置は、このような問題を解決するため、PWMスイッチングアーム６を形成する半導体スイッチング素子Qc及びQdのゲート駆動回路８として、図３のようなゲート駆動回路を備えたものである。
このゲート駆動回路８は、ゲート駆動用直流電源１１に逆直列接続された相補のトランジスタ１３とトランジスタ１４を有し、これらのトランジスタ１３，１４のゲートに制御パルス発生回路１２からのゲート制御パルスを供給して、トランジスタ１３のエミッタ・コレクタ間にゲート駆動電圧Vｓを出力し、このゲート駆動電圧Vｓを、スイッチ素子であるPチャネル型のMOS-FET１５とツェナーダイオード１６との並列回路及び主回路用半導体素子２００（例えば半導体スイッチング素子Qc）のゲートのスイッチング速度を定めるゲート抵抗１７を介して主回路用半導体素子２００のゲートに供給する。
また、トランジスタ１３のエミッタ・コレクタ間には抵抗１８，１９が接続され、その中点がMOS-FET１５のゲートに接続される共に、抵抗１９と直列に、かつMOS-FET１５のゲート・ソース間にコンデンサ２０が接続されている。
【００１４】
ゲート駆動回路８は、主回路用半導体素子２００がターンオンするとき、まずトランジスタ１４がオンして主回路用半導体素子２００にゲート駆動電圧Vｓを供給しようとするが、Pチャネル型のMOS-FET１５がオフしているためツェナーダイオード１６を通して電流を流すため、ゲート駆動電圧Vｓからツェナーダイオード１６のツェナー電圧を引いた電圧で主回路用半導体素子２００のゲートを駆動することになる。
またその間には、抵抗１９を通じコンデンサ２０が充電される。Pチャネル型のMOS-FET１５は、そのソースとゲート間の電圧差がその素子のゲート閾値電圧を超えた場合にオンするので、抵抗１９とコンデンサ２０によりトランジスタ１４がオンしてからMOS-FET１５がオンするまでの遅延時間を設定することが可能である。この設定する遅延時間については、主回路用半導体素子２００のゲートの充電開始からゲート閾値電圧Vthまで達する時間とダイオードのリカバリ期間の合計だけあれば十分である。
MOS-FET１５がオンすれば、ゲート駆動電圧Vｓとゲート抵抗１７で決定される速度で充電されるため、主回路用半導体素子２００のターンオンを速くすることが可能であり、スイッチング時に生じる損失の上昇を抑えることが可能となる。実際にはゲート抵抗１７とMOS-FET１５のオン抵抗の合計値で充電速度が決定されるが、MOS-FET１５のオン抵抗は他の抵抗より十分小さいものとし説明では省略する。
【００１５】
図４は、本実施の形態１における上述のゲート駆動回路８を用いた場合のゲート電圧の立ち上がり波形３２と、上述のゲート駆動回路８のゲート抵抗１７と同じ値のゲート抵抗のみで駆動させた場合のゲート電圧の立ち上がり波形３０と、ゲート駆動回路８を用いた場合と同程度にリカバリサージを抑制可能なゲート抵抗１７よりも大きい値の抵抗のみで駆動させた場合のゲート電圧の立ち上がり波形３１を示している。
またターンオフについてはゲート抵抗１７、ツェナーダイオード１６もしくはMOS-FET１５内蔵のダイオード、トランジスタ１３を流れる電流ループで主回路用半導体素子２００のゲートが放電されるためスイッチング速度は変わらず、ターンオフ時の損失は変化しない。
【００１６】
ここで図３中の抵抗１８は、MOS-FET１５のゲート・ソース間容量放電用の抵抗であり抵抗１９より十分大きい値である。また図３の回路ではコンデンサ２０を挿入しているが、MOS-FET１５はゲート・ソース間容量が存在しているので、その容量と抵抗１９のみで遅延時間を設定することも可能であり、MOS-FET１５のゲート・ソース間容量の大きさにより、コンデンサ２０挿入の有無を決定すればよい。電子回路においては、抵抗が大きくなりすぎるとノイズが重畳しやすくなるため、本実施の形態では抵抗１９の値が大きくならないよう、別途コンデンサ２０を挿入して遅延時間を決定している。
【００１７】
一方、出力極性固定アーム５の半導体スイッチング素子Qa及びQbのゲート駆動回路７には、この図３の回路は用いずにゲート抵抗の値を大きくするのみで対応する。出力極性固定アーム５は、電力変換装置の正負の出力極性が切り替わるときのみスイッチングするので、このアームで発生するスイッチングロスは、高周波でPWMスイッチングしているPWMスイッチングアーム６のスイッチングロスに比べて無視できる大きさであり、電力変換効率にもたらす影響は非常に小さい。よって、ゲート駆動回路７において、半導体スイッチング素子Qa,Qbのスイッチング速度を決定する部品をゲート抵抗のみとし、部品点数を少なくすることで、電力変換装置の小型化、コストの低下が可能である。
【００１８】
以上のように、本発明の実施の形態１による電力変換装置は、逆並列にダイオードが接続された一対の第１半導体スイッチング素子Qa，Qbを直列接続し、出力極性が切り替わるときに半導体スイッチング素子をスイッチングする出力極性固定アーム５と、逆並列にダイオードが接続された一対の第２半導体スイッチング素子Qc，Qdを直列接続し、前記半導体スイッチング素子を常時PWMスイッチングし出力値を調整するPWMスイッチングアーム６とから構成された単相のフルブリッジインバータ１００を備えた電力変換装置において、ゲート抵抗で第１半導体スイッチング素子のスイッチング速度を決定し、前記第１半導体スイッチング素子を駆動する第１のゲート駆動回路７と、前記半導体スイッチング素子に制御パルスを供給する制御パルス発生回路１２の出力端に、第２半導体スイッチング素子のゲートの充電開始から所定の時間後にオンするスイッチ素子であるPチャネル型のMOS-FET１５とツェナーダイオード１６との並列回路を直列に接続し、更に並列回路の出力端をゲート抵抗１７を介して第２半導体スイッチング素子のゲート端子に接続し、前記第２半導体スイッチング素子を駆動する第２のゲート駆動回路８とを備えているので、リカバリ電流が流れる期間ではターンオンする半導体スイッチング素子のゲート電圧は低くなりドレイン電流が制限されるため、短絡経路であるリカバリ電流を小さく抑えることが可能となり、またリカバリ終了後はオン速度が速くなるためターンオンに伴い発生する半導体スイッチング素子の損失の増加を最小限に抑え、またターンオフ速度がゲート抵抗のみで決定されるのでターンオフロスは変化しないため、電力変換効率の低下を抑えることができる。
【００１９】
実施の形態２.
以下、本発明の実施の形態２による電力変換装置ついて説明する。
本実施の形態２は、図１の電力変換装置にて、実施の形態１と同じくPWMスイッチングアーム６のゲート駆動回路８を改良したものである。
図５は本実施の形態２によるゲート駆動回路８の回路図であり、ゲート駆動電圧Vｓの出力段である相補のトランジスタ１３とトランジスタ１４のエミッタに、Pチャネル型のMOS-FET１５と抵抗２１との並列回路を介して主回路用半導体素子２００（例えば半導体スイッチング素子Qｃ）のゲート抵抗１７を接続している。
【００２０】
ゲート駆動回路８は、主回路用半導体素子２００がターンオンするとき、まずトランジスタ１４がオンしてゲートにゲート駆動電圧Vｓを供給しようとするが、MOS-FET１５がオフしているため抵抗２１を通して電流を流すため、ゲートの充電電流を決定する抵抗値は、ゲート抵抗１７と追加された抵抗２１の合計値となる。
またその間には、抵抗１９を通じコンデンサ２０が充電される。Pチャネル型のMOS-FET１５は、そのソースとゲート間の電圧差がその素子のゲート閾値電圧を超えた場合にオンするので、抵抗１９とコンデンサ２０によりトランジスタ１４がオンしてからMOS-FET１５がオンするまでの遅延時間を設定することが可能である。この設定する遅延時間については、主回路用半導体素子２００のゲートの充電開始からゲート閾値電圧Vthまで達する時間とダイオードのリカバリ期間の合計だけあれば十分である。
MOS-FET１５がオンすれば、ゲートの充電電流はMOS-FET１５を流れるためゲート抵抗１７で決定される速度で充電されるため、主回路用半導体素子２００のターンオンを速くすることが可能であり、スイッチング時に生じる損失の増加を抑えることが可能となる。実際にはゲート抵抗１７とMOS-FET１５のオン抵抗の合計値で充電速度が決定するが、MOS-FET１５のオン抵抗はゲート抵抗より十分小さいものとし説明では省略する。
【００２１】
図６は、本実施の形態２における上述のゲート駆動回路８を用いた場合の主回路用半導体素子２００のゲート電圧の立ち上がり波形３３と、上述のゲート駆動回路８のゲート抵抗１７と同じ値のゲート抵抗のみで駆動させた場合のゲート電圧の立ち上がり波形３０と、ゲート駆動回路８を用いた場合と同程度にリカバリサージを抑制可能なゲート抵抗１７よりも大きい値の抵抗のみで駆動させた場合のゲート電圧の立ち上がり波形３１を示している。
またターンオフについてはゲート抵抗１７、MOS-FET１５内蔵のダイオード、トランジスタ１３を通る電流ループで主回路用半導体素子２００のゲートが放電されるためスイッチング速度は変わらず、ターンオフ時の損失は変化しない。
【００２２】
本実施の形態２によるゲート駆動回路８を用いれば、実施の形態１と同様に、リカバリ電流が流れる期間ではターンオンする素子のゲート電圧を低くしドレイン電流を制限できるため、短絡経路であるリカバリ電流を小さく抑えることが可能となるので、電流変化率が低下し、サージ電圧を低下させることができる。
【００２３】
実施の形態３.
図７は、本実施の形態３によるゲート駆動回路８を示すもので、実施の形態２における抵抗２１に並列にコンデンサ２２を挿入したものである。
実施の形態２ではゲート抵抗を大きくしたのみであり、主回路用半導体素子２００のゲート閾値電圧Vthまでゲートが充電されるまでの時間が長くなり、トータルでのスイッチングに要する時間が長くなるが、本実施の形態３では、抵抗２１に並列にコンデンサ２２を挿入したことで、主回路用半導体素子２００のゲートがゲート閾値電圧Vth以下の期間では、コンデンサ２２に電流を流して抵抗２１はスルーさせることができる。
そしてコンデンサ２２が所定の電圧まで充電されれば、コンデンサ２２には電流が流れなくなり、その後は抵抗２１とゲート抵抗１７により決定される充電電流でゲートが充電されることになる。よってゲートの総充電時間が短縮される。
【００２４】
抵抗２１が十分大きいとすれば、初期充電にて、コンデンサ２２の静電容量C27と主回路用半導体素子２００のゲート・ソース間容量CGSの比から近似の式(2)で示されるような主回路用半導体素子２００のゲート・ソース間電圧値VGSaが充電されるので、この電圧値が最低でもその素子のゲート閾値電圧Vthになるようにコンデンサ２２の静電容量を決定すればよい。ゲート駆動電圧はVs[V]である。
VGSa≒Vｓ×｛C27÷（C27+CGS）｝ [V]・・・・・(2)
実施の形態２と同様にMOS-FET１５がオンすれば、実施の形態２のようにゲート抵抗１７のみでゲートが駆動されるので、本実施の形態３においても、実施の形態２と同様の効果を得ることが可能である。
【００２５】
図８は、本実施の形態３における上述のゲート駆動回路８を用いた場合の主回路用半導体素子２００のゲート電圧の立ち上がり波形３４と、上述のゲート駆動回路８のゲート抵抗１７と同じ値のゲート抵抗のみで駆動させた場合のゲート電圧の立ち上がり波形３０と、ゲート駆動回路８を用いた場合と同程度にリカバリサージを抑制可能なゲート抵抗１７よりも大きい値の抵抗のみで駆動させた場合のゲート電圧の立ち上がり波形３１を示している。
抵抗２１を十分に大きくすれば、リカバリ期間において図８の波形３４のようにオンさせた状態のままゲート電圧の上昇を抑え、ほぼ一定の値に保つことが可能であるので、サージ抑制効果は実施の形態２よりも高いものになる。
またMOS-FET１５がオンするとコンデンサ２２を短絡する経路となるので、ゲート抵抗の値を図９のように抵抗２３、ゲート抵抗１７に分割し、抵抗２３をMOS-FET１５に直列接続して、短絡電流が過大にならないように抑えるようにしても良い。このときMOS-FET１５がオンしてからは、抵抗２１と抵抗２３の並列抵抗値とゲート抵抗１７の合計値により主回路用半導体素子２００のゲートの充電速度が決定する。
【００２６】
実施の形態４.
本実施の形態４は、PWMスイッチングアーム６のゲート駆動回路８において、実施の形態１で用いたPチャネル型のMOS-FET１５に代わり、スイッチ素子であるNチャネル型のMOS-FET２４を用いたものである。
図１０は本実施の形態４によるゲート駆動回路８である。使用するMOS-FET２４はNチャネル型であるので、オンさせるためにはゲート・ソース間の電位差がゲート閾値電圧以上になる必要があるため、遅延時間を設定する抵抗２５とコンデンサ２６を図１０の位置に配置し、コンデンサ２６を充電しゲートの電位を上げていくことでスイッチングさせる。トランジスタ１４がオンした直後は、ゲート駆動電圧Vｓからツェナーダイオード１６のツェナー電圧を引いた電圧だけMOS-FET２４のソース電位の方がゲートよりも高くなっているので、遅延時間を決定する際にはこの電位差分を考慮し、実施の形態１に用いた抵抗２３よりも小さい値にする必要がある。なお、抵抗２７はMOS-FET２４のゲート・ソース間容量放電用の抵抗である。
【００２７】
本実施の形態４のゲート駆動回路８ではMOS-FET２４がオンした場合ソースの電位がゲート駆動電圧の電位まで上昇するためMOS-FET２４はオフする。オフすることによりまたソースの電位が下がるため、MOS-FET２４は再びオンするというようにスイッチングを繰り返し行う。そのスイッチングを繰り返す期間に、時間は短いがゲート駆動電圧Vｓによる大きい充電電流がスイッチング毎に流れるので、同程度にサージ電圧を抑制可能な大きな抵抗のみで駆動するよりも速く主回路用半導体素子２００のゲート・ソース間電圧が上昇する。但し大電流は上述のように断続的であるため、連続的に高電圧で充電できる実施の形態１よりはゲート電圧の立ち上がりは遅くなる。
【００２８】
図１１は、本実施の形態４における上述のゲート駆動回路８を用いた場合の主回路用半導体素子２００のゲート電圧の立ち上がり波形３５と、上述のゲート駆動回路８と同じ値のゲート抵抗１７のみで駆動させた場合のゲート電圧の立ち上がり波形３０と、ゲート駆動回路８を用いた場合と同程度にリカバリサージを抑制可能なゲート抵抗１７よりも大きい値の抵抗のみで駆動させた場合のゲート電圧の立ち上がり波形３１を示している。
最初にMOS-FETをオンさせるまでの低ゲート電圧化に関しては問題は無く、ダイオードのリカバリによるサージ抑制の効果は、本実施の形態４においても実施の形態１と同様の効果を得ることが可能である。
また同程度にサージ電圧を抑制可能な大きな抵抗のみのゲート抵抗にて駆動するよりもターンオン時のスイッチングに伴う損失を低下することが可能である。
【００２９】
実施の形態５.
図１２は本実施の形態５によるゲート駆動回路８を示す回路図で、実施の形態４で示したツェナーダイオード１６を抵抗２１に変更したものである。
トランジスタ１４がオンしてからMOS-FET２４が初めにオンするまでは、ゲート抵抗１７と抵抗２１で決まる充電速度で主回路用半導体素子２００のゲートを充電可能であり、ダイオードリカバリによるサージ電圧を抑える効果は実施の形態２と同様の効果を得る。 MOS-FET２４が初めにオンしてからの回路の挙動は、本実施の形態５についても、実施の形態４と同様にMOS-FET２４がスイッチングを繰り返すことになる。
スイッチングを繰り返す期間に、短時間ではあるが低ゲート抵抗による大きい充電電流がスイッチング毎に流れるので、同程度にサージ電圧を抑制可能な大きな抵抗のみで駆動するよりも速く主回路用半導体素子２００のゲート・ソース間電圧が上昇する。但し大電流は上述のように断続的であるため、連続的に高電圧で充電できる実施の形態２よりはゲート電圧の立ち上がりは遅くなる。
【００３０】
図１３は、本実施の形態５における上述のゲート駆動回路８を用いた場合の主回路用半導体素子２００のゲート電圧の立ち上がり波形３６と、上述のゲート駆動回路８と同じ値のゲート抵抗１７のみで駆動させた場合のゲート電圧の立ち上がり波形３０と、ゲート駆動回路８を用いた場合と同程度にリカバリサージを抑制可能なゲート抵抗１７よりも大きい値の抵抗のみで駆動させた場合のゲート電圧の立ち上がり波形３１を示している。
本実施の形態５についても、実施の形態４と同様に、同程度にサージ電圧を抑制可能な大きな抵抗のみのゲート抵抗にて駆動するよりもスイッチング時の損失を低下することが可能である。
【００３１】
実施の形態６.
図１４は本実施の形態６によるゲート駆動回路８を示す回路図で、実施の形態５で示した抵抗２１にコンデンサ２２を並列に接続した回路である。
トランジスタ１４がオンしてからMOS-FET２４が初めにオンするまでの動作は、実施の形態３で示したゲート駆動回路の動作と同じであるので、ダイオードリカバリによるサージ電圧を抑える効果は実施の形態３と同様の効果を得る。
MOS-FET２４が初めにオンしてからの回路の挙動は、本実施の形態６についても、実施の形態４と同様にMOS-FET２４がスイッチングを繰り返すことになる。
スイッチングを繰り返す期間に、コンデンサ２２は、MOS-FET２４がオンするたびに放電するため、MOS-FET２４がオフしても、コンデンサ２２が充電されるまで抵抗２１はスルーされ、ゲート抵抗１７の抵抗値で充電速度が決定されるため、実施の形態５よりも充電は高速になる。
【００３２】
図１５は、本実施の形態６における上述のゲート駆動回路８を用いた場合のゲート電圧の立ち上がり波形３７と、上述のゲート駆動回路８と同じ値のゲート抵抗１７のみで駆動させた場合のゲート電圧の立ち上がり波形３０と、ゲート駆動回路８を用いた場合と同程度にリカバリサージを抑制可能なゲート抵抗１７よりも大きい値の抵抗のみで駆動させた場合のゲート電圧の立ち上がり波形３１を示している。
本実施の形態６についても実施の形態４及び実施の形態５と同様に、同程度にサージ電圧を抑制可能な大きな抵抗のみのゲート抵抗にて駆動するよりもスイッチング時の損失を低下することが可能である。
【００３３】
実施の形態３と同様にMOS-FET２４がオンしたときコンデンサ２２から短絡電流が流れるので、ゲート抵抗の値を分割して図１６のように抵抗２３、ゲート抵抗１７を配置して、短絡電流が過大にならないように抑えるようにしても良い。このときコンデンサ２２の放電電流を制限していることになるので、短いオン期間でのコンデンサ２２の電圧の低下量は減少するので、１回のスイッチング毎の主回路用半導体素子２００のゲートの充電量は減少する。しかしMOS-FET２４のソース電位も上昇しにくいため、MOS-FET２４のスイッチング回数が増加し、総充電時間は、短絡させた場合と同程度となる。
【図面の簡単な説明】
【００３４】
【図１】本発明の電力変換装置の基本構成を示すブロック回路図である。
【図２】図１の電力変換装置においてダイオードリカバリ時に発生するサージ電圧とリカバリ電流の例を示す波形図である。
【図３】本発明の実施の形態１におけるゲート駆動回路を示す回路図である。
【図４】実施の形態１におけるゲート駆動回路を用いた場合のゲート電圧の立ち上がり波形を示す図である。
【図５】本発明の実施の形態２におけるゲート駆動回路を示す回路図である。
【図６】実施の形態２におけるゲート駆動回路を用いた場合のゲート電圧の立ち上がり波形を示す図である。
【図７】本発明の実施の形態３におけるゲート駆動回路を示す回路図である。
【図８】実施の形態３におけるゲート駆動回路を用いた場合のゲート電圧の立ち上がり波形を示す図である。
【図９】実施の形態３におけるゲート駆動回路の他の例を示す回路図である。
【図１０】本発明の実施の形態４におけるゲート駆動回路を示す回路図である。
【図１１】実施の形態４におけるゲート駆動回路を用いた場合のゲート電圧の立ち上がり波形を示す図である。
【図１２】本発明の実施の形態５におけるゲート駆動回路を示す回路図である。
【図１３】実施の形態５におけるゲート駆動回路を用いた場合のゲート電圧の立ち上がり波形を示す図である。
【図１４】本発明の実施の形態６におけるゲート駆動回路を示す回路図である。
【図１５】実施の形態６におけるゲート駆動回路を用いた場合のゲート電圧の立ち上がり波形を示す図である。
【図１６】実施の形態６におけるゲート駆動回路の他の例を示す回路図である。
【符号の説明】
【００３５】
１ 直流電源、２ コンデンサ、３，４ 浮遊インダクタンス、５ 出力極性固定アーム、６ PWMスイッチングアーム、７，８ ゲート駆動回路、９ 出力フィルタ、１０ 交流負荷、１１ ゲート駆動用直流電源、１２ 制御パルス発生回路、１３，１４ トランジスタ、１５ Pチャネル型のMOS-FET、１６ ツェナーダイオード、１７ ゲート抵抗、１８，１９ 抵抗、２０ コンデンサ、２１抵抗、２２ コンデンサ、２３ 抵抗、２４ Nチャネル型のMOS-FET、２５ 抵抗、２６ コンデンサ、２７ 抵抗、１００ 単相のフルブリッジインバータ、２００ 主回路用半導体素子。
【特許請求の範囲】
【請求項１】
逆並列にダイオードが接続された一対の第１半導体スイッチング素子を直列接続し、出力極性が切り替わるときに前記第１半導体スイッチング素子をスイッチングする出力極性固定アームと、逆並列にダイオードが接続された一対の第２半導体スイッチング素子を直列接続し、前記第２半導体スイッチング素子を常時PWMスイッチングし出力値を調整するPWMスイッチングアームとから構成された単相のフルブリッジインバータを備えた電力変換装置において、
ゲート抵抗で前記第１半導体スイッチング素子のスイッチング速度を決定し、前記第１半導体スイッチング素子を駆動する第１のゲート駆動回路と、
前記第２半導体スイッチング素子にゲート制御パルスを供給する制御パルス発生回路の出力端に、前記第２半導体スイッチング素子のゲートの充電開始から所定の時間後にオンするスイッチ素子とツェナーダイオードまたは抵抗との並列回路を直列に接続し、更に前記並列回路の出力端をゲート抵抗を介して前記第２半導体スイッチング素子のゲート端子に接続し、前記第２半導体スイッチング素子を駆動する第２のゲート駆動回路とを備えたことを特徴とする電力変換装置。
【請求項２】
第２のゲート駆動回路は、スイッチ素子と抵抗との並列回路に、更にコンデンサを並列に接続したことを特徴とする請求項１記載の電力変換装置。
【請求項３】
第２のゲート駆動回路は、並列回路を形成するスイッチ素子に抵抗を直列接続したことを特徴とする請求項２記載の電力変換装置。
【請求項４】
第２のゲート駆動回路を構成するスイッチ素子はPチャネル型のMOS-FETであり、前記第２のゲート駆動回路は、前記スイッチ素子のゲート・ソース間に接続されたコンデンサおよび第２半導体スイッチング素子のソースと前記スイッチ素子のゲートとの間に接続された抵抗で前記スイッチ素子がオンするまでの遅延時間の決定を行い、前記第２半導体スイッチング素子を駆動することを特徴とする請求項１乃至３のいずれか一つに記載の電力変換装置。
【請求項５】
第２のゲート駆動回路を構成するスイッチ素子はNチャネル型のMOS-FETであり、前記第２のゲート駆動回路は、前記スイッチ素子のゲート・ドレイン間に接続された抵抗および第２半導体スイッチング素子のソースと前記スイッチ素子のゲートとの間に接続されたコンデンサで前記スイッチ素子がオンするまでの遅延時間の決定を行い、前記第２半導体スイッチング素子を駆動することを特徴とする請求項１乃至３のいずれか一つに記載の電力変換装置。
【請求項１】
逆並列にダイオードが接続された一対の第１半導体スイッチング素子を直列接続し、出力極性が切り替わるときに前記第１半導体スイッチング素子をスイッチングする出力極性固定アームと、逆並列にダイオードが接続された一対の第２半導体スイッチング素子を直列接続し、前記第２半導体スイッチング素子を常時PWMスイッチングし出力値を調整するPWMスイッチングアームとから構成された単相のフルブリッジインバータを備えた電力変換装置において、
ゲート抵抗で前記第１半導体スイッチング素子のスイッチング速度を決定し、前記第１半導体スイッチング素子を駆動する第１のゲート駆動回路と、
前記第２半導体スイッチング素子にゲート制御パルスを供給する制御パルス発生回路の出力端に、前記第２半導体スイッチング素子のゲートの充電開始から所定の時間後にオンするスイッチ素子とツェナーダイオードまたは抵抗との並列回路を直列に接続し、更に前記並列回路の出力端をゲート抵抗を介して前記第２半導体スイッチング素子のゲート端子に接続し、前記第２半導体スイッチング素子を駆動する第２のゲート駆動回路とを備えたことを特徴とする電力変換装置。
【請求項２】
第２のゲート駆動回路は、スイッチ素子と抵抗との並列回路に、更にコンデンサを並列に接続したことを特徴とする請求項１記載の電力変換装置。
【請求項３】
第２のゲート駆動回路は、並列回路を形成するスイッチ素子に抵抗を直列接続したことを特徴とする請求項２記載の電力変換装置。
【請求項４】
第２のゲート駆動回路を構成するスイッチ素子はPチャネル型のMOS-FETであり、前記第２のゲート駆動回路は、前記スイッチ素子のゲート・ソース間に接続されたコンデンサおよび第２半導体スイッチング素子のソースと前記スイッチ素子のゲートとの間に接続された抵抗で前記スイッチ素子がオンするまでの遅延時間の決定を行い、前記第２半導体スイッチング素子を駆動することを特徴とする請求項１乃至３のいずれか一つに記載の電力変換装置。
【請求項５】
第２のゲート駆動回路を構成するスイッチ素子はNチャネル型のMOS-FETであり、前記第２のゲート駆動回路は、前記スイッチ素子のゲート・ドレイン間に接続された抵抗および第２半導体スイッチング素子のソースと前記スイッチ素子のゲートとの間に接続されたコンデンサで前記スイッチ素子がオンするまでの遅延時間の決定を行い、前記第２半導体スイッチング素子を駆動することを特徴とする請求項１乃至３のいずれか一つに記載の電力変換装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２００９−１５３３１５（Ｐ２００９−１５３３１５Ａ）
【公開日】平成２１年７月９日（２００９．７．９）
【国際特許分類】
【出願番号】特願２００７−３２９９７０（Ｐ２００７−３２９９７０）
【出願日】平成１９年１２月２１日（２００７．１２．２１）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２１年７月９日（２００９．７．９）
【国際特許分類】
【出願日】平成１９年１２月２１日（２００７．１２．２１）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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