電圧検出回路、それを用いた温度検出回路、電子機器
【課題】回路面積、消費電力を低減するとともに、正しい電圧比較が可能な電圧比較回路を提供する。
【解決手段】抵抗ストリング１０は、直列に接続された複数の抵抗の接続点に設けられた各タップに電圧を発生する。セレクタ１２は、複数のスイッチを含み、ひとつのスイッチがオンした状態において、当該スイッチが接続されるタップの電圧を出力する。コンパレータ１４は、入力電圧ＶＩＮをセレクタ１２の出力電圧と比較する。メモリ１６＿ｉは、それぞれがしきい値電圧ＶＴＨｉごとに設けられ、書き込み信号ＷＲＩＴＥｉに応答してコンパレータ１４の出力ＳＣＭＰを格納して検出信号Ｓｉを生成する。シーケンサ２０は、Ｎ個のメモリ１６＿１〜１６＿Ｎからの検出信号Ｓ１〜ＳＮを受け、セレクタ１２の複数のスイッチを制御するとともに、書き込み信号を生成する。
【解決手段】抵抗ストリング１０は、直列に接続された複数の抵抗の接続点に設けられた各タップに電圧を発生する。セレクタ１２は、複数のスイッチを含み、ひとつのスイッチがオンした状態において、当該スイッチが接続されるタップの電圧を出力する。コンパレータ１４は、入力電圧ＶＩＮをセレクタ１２の出力電圧と比較する。メモリ１６＿ｉは、それぞれがしきい値電圧ＶＴＨｉごとに設けられ、書き込み信号ＷＲＩＴＥｉに応答してコンパレータ１４の出力ＳＣＭＰを格納して検出信号Ｓｉを生成する。シーケンサ２０は、Ｎ個のメモリ１６＿１〜１６＿Ｎからの検出信号Ｓ１〜ＳＮを受け、セレクタ１２の複数のスイッチを制御するとともに、書き込み信号を生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧検出回路に関する。
【背景技術】
【０００２】
電子回路において、ある電圧と所定のしきい値の大小関係を判定するために、コンパレータが用いられる。ここで、あるひとつの電圧を、複数の異なるレベルのしきい値電圧と比較する場合、複数のしきい値電圧ごとにコンパレータを設けるのが一般的である。図１は、本発明者らが検討した、ひとつの電圧を複数の異なるしきい値電圧と比較する電圧検出回路の構成を示す回路図である。
【０００３】
電圧検出回路１００ｒは、入力電圧ＶＩＮを、複数のしきい値電圧ＶＴＨ１、ＶＴＨ２、ＶＴＨ３と比較する。たとえば入力電圧ＶＩＮは、基準電圧ＶＲＥＦを、抵抗Ｒ１１とサーミスタＲ１２で分圧した電圧であり、温度Ｔａに応じたレベルを有する。すなわち、電圧検出回路１００は、温度Ｔａを、複数のしきい値温度ＴＴＨ１、ＴＴＨ２、ＴＴＨ３と比較する温度検出回路として機能する。
【０００４】
電圧検出回路１００ｒは、しきい値ＶＴＨ１〜ＶＴＨ３ごとに設けられた複数のコンパレータＣＭＰ１〜ＣＭＰ３を備える。しきい値電圧ＶＴＨｉ（１≦ｉ≦３）は、基準電圧ＶＲＥＦを、抵抗ＲａｉとＲｂｉにより分圧することにより生成される。
【０００５】
入力電圧ＶＩＮがしきい値電圧ＶＴＨｉ付近のときに、それと対応するコンパレータＣＭＰｉの出力Ｓｉがチャタリングするのを防止するために、しきい値電圧ＶＴＨｉにはヒステリシスが設定される。ヒステリシスは、抵抗Ｒｂｉの抵抗値を、コンパレータＣＭＰｉの出力に応じて２値で切りかえることで実現される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−０５１７７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１の電圧検出回路１００ｒでは、しきい値ごとにコンパレータが必要となるため、しきい値の数が多いシステムでは、回路面積および消費電力が増大する。
【０００８】
また、一般にコンパレータは入力オフセット電圧を有するが、その大きさはコンパレータごとにばらつく。したがって、複数のしきい値が近接する場合、各コンパレータの判定結果に矛盾が生ずる可能性がある。具体的にはコンパレータＣＭＰ１が、温度Ｔａに応じた入力電圧ＶＩＮを、０℃に応じたしきい値電圧ＶＴＨ１と比較し、コンパレータＣＭＰ２が、温度Ｔａに応じた入力電圧ＶＩＮを、１０℃に応じたしきい値電圧ＶＴＨ２と比較するとする。この場合に、コンパレータＣＭＰ１、ＣＭＰ２に異なるオフセットが生じていると、コンパレータＣＭＰ１の出力Ｓ１はＴａ＜０℃を示し、コンパレータＣＭＰ２の出力Ｓ２はＴａ＞１０℃を示すことが起こりうる。
【０００９】
本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、回路面積、消費電力を低減するとともに、正しい電圧比較が可能な電圧比較回路の提供にある。
【課題を解決するための手段】
【００１０】
本発明のある態様は、ひとつの入力電圧を、それぞれがヒステリシスを有するＮ個（Ｎは２以上の整数）のしきい値電圧と比較し、しきい値電圧ごとの比較結果を示すＮ個の検出信号を生成する電圧検出回路に関する。電圧検出回路は、抵抗ストリング、セレクタ、コンパレータ、Ｎ個のメモリ、シーケンサを備える。
抵抗ストリングは、直列に接続された複数の抵抗と、隣接する抵抗の接続ノードごとに設けられた複数のタップを有し、各タップにＮ個のしきい値電圧の上側レベルまたは下側レベルを発生させる。セレクタは、それぞれの一端が対応するタップと接続され、それぞれの他端が共通に接続された複数のスイッチを含み、ひとつのスイッチがオンした状態において、当該スイッチが接続されるタップの電圧を出力する。コンパレータは、入力電圧をセレクタの出力電圧と比較する。Ｎ個のメモリは、それぞれがしきい値電圧ごとに設けられ、書き込み信号に応答してコンパレータの出力を格納して検出信号を生成する。シーケンサは、Ｎ個のメモリからのＮ個の検出信号を受け、複数のスイッチを制御するとともに、Ｎ個のメモリそれぞれに対する書き込み信号を生成する。シーケンサは、変数ｉ（１≦ｉ≦Ｎ）を所定の順序で変化させながら、（１）対応するｉ番目のメモリからの検出信号を参照し、当該検出信号が入力電圧がｉ番目のしきい値電圧より高いことを示すとき、ｉ番目のしきい値電圧の下側レベルに対応するスイッチをオンし、入力電圧がｉ番目のしきい値電圧より低いことを示すとき、ｉ番目のしきい値電圧の上側レベルに対応するスイッチをオンするとともに、（２）ｉ番目のメモリに対して、書き込み信号を出力する。
【００１１】
この態様によると、単一のコンパレータを用いて、入力電圧を複数のしきい値電圧と比較でき、各しきい値電圧にヒステリシスを設定することができる。単一のコンパレータを複数のしきい値電圧で共有するため、しきい値電圧ごとにコンパレータを設ける場合に比べて回路面積、消費電力を低減できる。さらには、複数のコンパレータを用いる際の、コンパレータ間のオフセット電圧のばらつきの問題が生じないため、正確な電圧比較が可能となる。
【００１２】
シーケンサは、変数ｉに対応して順にアサートされるＮ個のタイミング信号を生成するタイミング生成部と、それぞれがしきい値電圧ごとに設けられたＮ個の第１フリップフロップと、それぞれがしきい値電圧ごとに設けられたＮ個の第２フリップフロップと、を備えてもよい。
Ｎ個の第１フリップフロップはそれぞれ、対応するしきい値電圧の上側レベルに対応するスイッチに対する制御信号を生成してもよい。Ｎ個の第２フリップフロップはそれぞれ、対応するしきい値電圧の下側レベルに対応するスイッチに対する制御信号を生成してもよい。ｉ番目のタイミング信号がアサートされると、ｉ番目の第１フリップフロップおよび第２フリップフロップの一方は、対応するｉ番目のメモリの出力を格納し、それらの他方は、対応するｉ番目のメモリの出力の反転レベルを格納してもよい。
【００１３】
シーケンサは、それぞれがしきい値電圧ごとに設けられたＮ個のインバータと、それぞれがしきい値電圧ごとに設けられたＮ個の第１ＡＮＤゲートと、それぞれがしきい値電圧ごとに設けられたＮ個の第２ＡＮＤゲートと、をさらに備えてもよい。
インバータはそれぞれ、対応するメモリの出力を反転してもよい。第１ＡＮＤゲートはそれぞれ、対応するインバータの出力と対応するタイミング信号の論理積を生成してもよい。第２ＡＮＤゲートはそれぞれ、対応するメモリの出力と対応するタイミング信号の論理積を生成してもよい。第１フリップフロップには、第１ＡＮＤゲートおよび第２ＡＮＤゲートの一方の出力が入力され、第２フリップフロップには、第１ＡＮＤゲートおよび第２ＡＮＤゲートの他方の出力が入力されてもよい。
【００１４】
ある態様の電圧比較回路は、それぞれがしきい値電圧ごとに設けられたＮ個のＯＲゲートをさらに備えてもよい。ｉ番目のＯＲゲートは、ｉ番目の第１フリップフロップの出力とｉ番目の第２フリップフロップの出力の論理和にもとづいて、ｉ番目のメモリに対する書き込み信号を生成してもよい。
【００１５】
Ｎ個のメモリはそれぞれ、第３フリップフロップと、コンパレータの出力と第３フリップフロップの出力を受け、対応する書き込み信号が書き込みを指示するとき、コンパレータの出力を選択し、対応する書き込み信号が書き込みを指示しないとき、第３フリップフロップの出力を選択し、選択した信号を第３フリップフロップの入力端子へと出力するセレクタと、を含んでもよい。
【００１６】
Ｎ個のメモリはそれぞれ、コンパレータの出力と対応する書き込み信号の論理積を生成する第３ＡＮＤゲートを含み、第３ＡＮＤゲートの出力を格納してもよい。
【００１７】
本発明の別の態様は、温度検出回路に関する。温度検出回路は、基準電圧端子と接地端子の間に直列に設けられた抵抗およびサーミスタと、抵抗とサーミスタの接続点の電圧を、入力電圧として受ける上述のいずれかに記載の電圧検出回路と、を備えてもよい。
【００１８】
本発明の別の態様は、電子機器に関する。電子機器は、電池と、電池の電圧を入力電圧として受ける電圧検出回路と、を備えてもよい。
この態様によれば、電池電圧を正確に検出できる。
【００１９】
本発明の別の態様も、電子機器に関する。電子機器は、電池と、電池の近傍に、基準電圧端子と接地端子の間に直列に設けられた抵抗およびサーミスタと、抵抗とサーミスタの接続点の電圧を、入力電圧として受ける電圧検出回路と、を備えてもよい。
この態様によれば、電池の温度を正確に検出できる。
【００２０】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２１】
本発明によれば、回路面積、消費電力を低減するとともに、正しい電圧比較が可能となる。
【図面の簡単な説明】
【００２２】
【図１】本発明者らが検討した、ひとつの電圧を複数の異なるしきい値電圧と比較する電圧検出回路の構成を示す回路図である。
【図２】実施の形態に係る電圧検出回路の構成を示す回路図である。
【図３】メモリおよびシーケンサの構成例を示す回路図である。
【図４】図２の電圧検出回路の動作を示すタイムチャートである。
【図５】図５（ａ）、（ｂ）は、電圧検出回路を備える電子機器の構成を示すブロック図である。
【発明を実施するための形態】
【００２３】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２４】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００２５】
図２は、実施の形態に係る電圧検出回路１００の構成を示す回路図である。
電圧検出回路１００は、ひとつの入力電圧ＶＩＮを、複数Ｎ個（Ｎは２以上の整数）のしきい値電圧ＶＴＨ１〜ＶＴＨＮと比較し、しきい値電圧ＶＴＨ１〜ＶＴＨＮごとの比較結果を示すＮ個の検出信号Ｓ１〜ＳＮを生成する。しきい値電圧ＶＴＨ１〜ＶＴＨＮはそれぞれ、ヒステリシスを有しており、ｉ番目（１≦ｉ≦Ｎ）のしきい値電圧ＶＴＨｉは、ＶＩＮ＞ＶＴＨｉのとき下側レベルＶＴＨｉ＿Ｌをとり、ＶＩＮ＜ＶＴＨｉのとき上側レベルＶＴＨｉ＿Ｕをとる。本実施の形態では、Ｎ＝５の場合を説明するが、Ｎは任意の数でよい。
【００２６】
電圧検出回路１００は、抵抗ストリング１０、セレクタ１２、コンパレータ１４、Ｎ個のメモリ１６＿１〜１６＿Ｎ、シーケンサ２０を備える。
【００２７】
抵抗ストリング１０は、基準電圧端子と接地端子の間に順に直列に設けられた複数ｍ＋１個（ｍは２以上の整数）の抵抗Ｒ０〜Ｒｍと、隣接する抵抗の接続ノードごとに設けられた複数のタップＴ１〜Ｔｍを有する。各タップには、Ｎ個のしきい値電圧の上側レベルＶＴＨ１＿Ｕ〜ＶＴＨＮ＿Ｕまたは下側レベルＶＴＨ１＿Ｌ〜ＶＴＨＮ＿Ｌに対応する電圧Ｖ１〜Ｖｍが発生する。
【００２８】
タップの電圧Ｖ１〜Ｖｍと、しきい値電圧ＶＴＨの上側レベル、下側レベルの対応関係は特に限定されない。実施の形態では、理解の容易化のため、以下の関係が成り立つものとする。
ＶＴＨ１＿Ｕ＝Ｖ１
ＶＴＨ１＿Ｌ＝Ｖ２
ＶＴＨ２＿Ｕ＝Ｖ３
ＶＴＨ２＿Ｌ＝Ｖ４
ＶＴＨ３＿Ｕ＝Ｖ５
ＶＴＨ３＿Ｌ＝Ｖ６
ＶＴＨ４＿Ｕ＝Ｖ７
ＶＴＨ４＿Ｌ＝Ｖ８
ＶＴＨ５＿Ｕ＝Ｖ９
ＶＴＨ５＿Ｌ＝Ｖ１０
一般化すると、以下の関係が成り立つ。
ＶＴＨｉ＿Ｕ＝Ｖ（２×ｉ−１）
ＶＴＨｉ＿Ｌ＝Ｖ（２×ｉ）
【００２９】
セレクタ１２は、タップＴ１〜Ｔｍごとに設けられたスイッチＳＷ＿１〜ＳＷ＿ｍを含む。ｊ番目（１≦ｊ≦ｍ）のスイッチＳＷ＿ｊの一端は、対応するタップＴｊと接続され、複数のスイッチＳＷ＿１〜ＳＷ＿ｍの他端は共通に接続される。セレクタ１２は、ひとつのスイッチＳＷ＿ｊがオンした状態において、当該スイッチＳＷ＿ｊが接続されるタップＴｊの電圧Ｖｊを出力する。
【００３０】
コンパレータ１４は、入力電圧ＶＩＮをセレクタ１２の出力電圧と比較する。
Ｎ個のメモリ１６＿１〜１６＿５は、それぞれがしきい値電圧ＶＴＨ１〜ＶＴＨ５ごとに設けられる。ｉ番目のメモリ１６＿ｉは、それに対する書き込み信号ＷＲＩＴＥ＿ｉに応答してコンパレータ１４の出力ＳＣＭＰを格納し、検出信号Ｓｉを生成する。
【００３１】
シーケンサ２０は、Ｎ個のメモリ１６＿１〜１６＿５からのＮ個の検出信号Ｓ１〜Ｓ５を受け、セレクタ１２の複数のスイッチＳＷ＿１〜ＳＷ＿ｍを制御するとともに、Ｎ個のメモリ１６＿１〜１６＿５それぞれに対する書き込み信号ＷＲＩＴＥ＿１〜ＷＲＩＴＥ＿５を生成する。
【００３２】
シーケンサ２０は、変数ｉ（１≦ｉ≦Ｎ）を所定の順序で変化させながら、以下の処理を行う。
（１）シーケンサ２０は、対応するｉ番目のメモリ１６＿ｉからの検出信号Ｓｉを参照し、当該検出信号Ｓｉが、入力電圧ＶＩＮがｉ番目のしきい値電圧ＶＴＨｉより高いことを示すとき（たとえばＳｉ＝“１”、ハイレベル）、ｉ番目のしきい値電圧ＶＴＨｉの下側レベルＶＴＨｉ＿Ｌに対応するスイッチＳＷ＿（２×ｉ）をオンする。反対に、入力電圧ＶＩＮがｉ番目のしきい値電圧ＶＴＨｉより低いことを示すとき（たとえばＳｉ＝“０”、ローレベル）、ｉ番目のしきい値電圧ＶＴＨｉの上側レベルＶＴＨｉ＿Ｕに対応するスイッチＳＷ＿（２×ｉ−１）をオンする。
【００３３】
（２）そしてシーケンサ２０は、ｉ番目のメモリ１６＿ｉに対して書き込み信号ＷＲＩＴＥ＿ｉを出力する。
【００３４】
これによりｉ番目のメモリ１６＿ｉに格納される検出信号Ｓｉが、ｉ番目のしきい値電圧ＶＴＨｉと入力電圧ＶＩＮの比較結果に応じて更新される。変数ｉを時間とともに変化させることにより、入力電圧ＶＩＮと複数のしきい値電圧ＶＴＨ１〜ＶＴＨＮの比較結果を示す検出信号Ｓ１〜ＳＮが生成される。なお、変数ｉは１，２，３，…Ｎの順で変化してもよいし、Ｎ，Ｎ−１，Ｎ−２，…１の順で変化してもよいし、別の順序であってもよい。
【００３５】
続いて、メモリ１６＿１〜１６＿Ｎおよびシーケンサ２０の具体的な構成を説明する。図３は、メモリ１６およびシーケンサ２０の構成例を示す回路図である。シーケンサ２０は、システムクロック信号ＣＬＫと同期して動作する。たとえばクロック信号ＣＬＫの周波数は、３２ｋＨｚである。
【００３６】
シーケンサ２０は、タイミング生成部２２と、しきい値電圧ＶＴＨ１〜ＶＴＨ５ごとに設けられた、第１フリップフロップＦＦ１１〜５、第２フリップフロップＦＦ２１〜５、インバータＩＮＶ１〜５、バッファＢＵＦ１〜５、第１ＡＮＤゲートＡＮＤ１１〜５、第２ＡＮＤゲートＡＮＤ２１〜５、ＯＲゲートＯＲ１〜５を含む。
【００３７】
タイミング生成部２２は、変数ｉに対応して順にアサートされるＮ個のタイミング信号Ｔｓ１〜Ｔｓ５を生成する。たとえばタイミング信号Ｔｓ１〜Ｔｓ５は、６４ｍｓ周期で順にアサートされる。
【００３８】
Ｎ個の第１フリップフロップＦＦ１１〜５は、それぞれしきい値電圧ＶＴＨ１〜ＶＴＨ５ごとに設けられる。ｉ番目の第１フリップフロップＦＦ１ｉは、対応するしきい値電圧ＶＴＨｉの上側レベルＶＴＨｉ＿Ｕに対応するスイッチＳＷ＿（２×ｉ−１）に対する制御信号ＣＯＮＴ２×ｉ−１を生成する。制御信号ＣＯＮＴ２×ｉ−１がハイレベルのとき、スイッチＳＷ＿（２×ｉ−１）はオンする。
【００３９】
Ｎ個の第２フリップフロップＦＦ２１〜５も、それぞれしきい値電圧ＶＴＨ１〜ＶＴＨ５ごとに設けられる。ｉ番目の第２フリップフロップＦＦ２ｉは、対応するしきい値電圧ＶＴＨｉの下側レベルＶＴＨｉ＿Ｌに対応するスイッチＳＷ＿（２×ｉ）に対する制御信号ＣＯＮＴ２×ｉを生成する。制御信号ＣＯＮＴ２×ｉがハイレベルのとき、スイッチＳＷ＿（２×ｉ）はオンする。
【００４０】
ｉ番目のタイミング信号Ｔｓｉがアサートされると、ｉ番目の第１フリップフロップＦＦ１ｉおよび第２フリップフロップＦＦ２ｉの一方（ＦＦ２ｉ）は、対応するｉ番目のメモリ１６＿ｉの出力を格納し、それらの他方（ＦＦ１ｉ）は、対応するｉ番目のメモリ１６＿ｉの出力の反転レベルを格納する。
【００４１】
インバータＩＮＶｉは、対応するメモリ１６＿ｉの出力レベルを反転する。バッファＢＵＦｉは、対応するメモリ１６＿ｉの出力レベルをそのまま出力する。バッファＢＵＦｉは省略してもよい。
【００４２】
第１ＡＮＤゲートＡＮＤ１ｉは、対応するインバータＩＮＶｉと、対応するタイミング信号Ｔｓｉの論理積を生成する。第２ＡＮＤゲートＡＮＤ２ｉは、対応するバッファＢＵＦｉを経由した対応するメモリ１６＿ｉの出力と、対応するタイミング信号Ｔｓｉの論理積を生成する。第１フリップフロップＦＦ１ｉには、第１ＡＮＤゲートＡＮＤ１ｉおよび第２ＡＮＤゲートＡＮＤ２ｉの一方（ＡＮＤ１ｉ）の出力が入力される。第２フリップフロップＦＦ２ｉには、第１ＡＮＤゲートＡＮＤ１ｉおよび第２ＡＮＤゲートＡＮＤ２ｉの他方（ＡＮＤ２ｉ）の出力が入力される。
【００４３】
ｉ番目のＯＲゲートＯＲｉは、ｉ番目の第１フリップフロップＦＦ１ｉの出力ＣＯＮＴ（２×ｉ−１）とｉ番目の第２フリップフロップＦＦ２ｉの出力ＣＯＮＴ２×ｉの論理和にもとづいて、ｉ番目のメモリ１６＿ｉに対する書き込み信号ＷＲＩＴＥ＿ｉを生成する。
変形例において、タイミング信号Ｔｓ１〜Ｔｓ５それぞれにもとづいて、書き込み信号ＷＲＩＴＥ１〜ＷＲＩＴＥ５を生成してもよい。
【００４４】
Ｎ個のメモリ１６＿１〜１６＿Ｎはそれぞれ、第３ＡＮＤゲートＡＮＤ３１〜Ｎ、セレクタＳＥＬ１〜Ｎ、第３フリップフロップＦＦ３１〜Ｎを含む。ｉ番目のメモリ１６＿ｉに着目すると、第３ＡＮＤゲートＡＮＤ３ｉは、コンパレータ１４の出力ＳＣＭＰと、対応する書き込み信号ＷＲＩＴＥｉの論理積を生成する。セレクタＳＥＬｉは、対応する第３ＡＮＤゲートＡＮＤ３ｉの出力と、対応する第３フリップフロップＦＦ３ｉの出力を受け、書き込み信号ＷＲＩＴＥｉが１のとき、第３ＡＮＤゲートＡＮＤ３ｉの出力を選択し、書き込み信号ＷＲＩＴＥｉが０のとき、第３フリップフロップＦＦ３ｉの出力を選択する。第３フリップフロップＦＦ３ｉには、セレクタＳＥＬｉの出力が、クロック信号ＣＬＫと同期して書き込まれる。この構成によって、メモリ１６＿ｉは、書き込み信号ＷＲＩＴＥｉが０の期間は、第３フリップフロップＦＦ３ｉの値を保持し続け、書き込み信号ＷＲＩＴＥｉが１となると、その値がコンパレータ１４の出力ＳＣＭＰによって更新される。なお、第３ＡＮＤ３ｉの機能は冗長であるため、省略してもよい。
【００４５】
以上がメモリ１６およびシーケンサ２０の構成例である。
【００４６】
続いて電圧検出回路１００の動作を説明する。図４は、図２の電圧検出回路１００の動作を示すタイムチャートである。
初期状態として、検出信号Ｓ１〜Ｓ５はローレベル（０）であるとする。
【００４７】
はじめにタイミング信号Ｔｓ１がアサート（ハイレベル）されると、メモリ１６＿１に格納された検出信号Ｓ１が、第２フリップフロップＦＦ２１に、その反転信号＃Ｓ１が第１フリップフロップＦＦ１１に格納される。その他のタイミング信号Ｔｓ２〜Ｔｓ５はネゲート（ローレベル）されているため、フリップフロップＦＦ２２〜５、ＦＦ１２〜５には０が格納される。その結果、制御信号ＣＯＮＴ１がハイレベル、残りがローレベルとなり、スイッチＳＷ＿１がオンとなり、ＶＴＨ＝ＶＴＨ１＿Ｕとなる。
【００４８】
ＶＩＮ＜ＶＴＨ１＿Ｕであるため、コンパレータ１４の出力ＳＣＭＰはローレベルとなる。制御信号ＣＯＮＴ１がハイレベルであるため、書き込み信号ＷＲＩＴＥ１がハイレベルとなり、メモリ１６＿１に、コンパレータ１４の出力ＳＣＭＰであるローレベル（０）が書き込まれる。
【００４９】
同様にタイミング信号Ｔｓ２、Ｔｓ３、Ｔｓ４、Ｔｓ５が順にアサートされると、しきい値電圧ＶＴＨは、順にＶＴＨ２＿Ｕ、ＶＴＨ３＿Ｕ、ＶＴＨ４＿Ｕ、ＶＴＨ５＿Ｕに設定される。そして、メモリ１６＿ｉ（ｉ＝２、３、４、５）には、入力電圧ＶＩＮとしきい値電圧ＶＴＨｉ＿Ｕの比較結果ＳＣＭＰが格納される。具体的には、Ｓ２＝０、Ｓ３＝０、Ｓ４＝１、Ｓ５＝１となる。
【００５０】
次のサイクルでも、タイミング信号Ｔｓ１〜Ｔｓ５が順にアサートされる。Ｔｓ１〜Ｔｓ３については、前のサイクルと同様に動作する。
【００５１】
２回目にタイミング信号Ｔｓ４がアサートされるとき、メモリ１６＿４から出力される検出信号Ｓ４はハイレベルである。したがって、制御信号ＣＯＮＴ８がハイレベルとなり、スイッチＳＷ＿８がオンし、しきい値電圧ＶＴＨ４が下側レベルＶＴＨ４＿Ｌとなる。すなわち、入力電圧ＶＩＮとしきい値電圧ＶＴＨ４の比較結果に応じて、適切なヒステリシスが設定される。
【００５２】
タイミング信号Ｔｓ５についても同様であり、しきい値電圧ＶＴＨ５は、下側レベルＶＴＨ５＿Ｌに設定される。
【００５３】
以上が電圧検出回路１００の動作である。
電圧検出回路１００によれば、単一のコンパレータ１４を用いて、入力電圧ＶＩＮを複数のしきい値電圧ＶＴＨ１〜ＶＴＨ５と比較でき、さらに各しきい値電圧ＶＴＨ１〜ＶＴＨ５にヒステリシスを設定することができる。
【００５４】
また、単一のコンパレータ１４を複数のしきい値電圧ＶＴＨ１〜ＶＴＨ５で共有するため、しきい値電圧ごとにコンパレータを設ける図１の構成に比べて回路面積、消費電力を低減できる。さらには、複数のコンパレータを用いる際のオフセット電圧のばらつきの問題が生じないため、比較結果に矛盾が生じず、正確な電圧比較が可能となる。
【００５５】
最後に、電圧検出回路１００のアプリケーションを説明する。図５（ａ）、（ｂ）は、電圧検出回路１００を備える電子機器の構成を示すブロック図である。
【００５６】
図５（ａ）の電子機器１ａは、電池２、抵抗Ｒ１１、サーミスタＲ１２、電圧検出回路１００を備える。抵抗Ｒ１１およびサーミスタＲ１２は、基準電圧端子ＶＲＥＦと接地端子の間に直列に設けられる。サーミスタＲ１２は、電池２と近接して配置され、その抵抗は、電池２の温度Ｔａに応じて変化する。電圧検出回路１００は、抵抗Ｒ１１とサーミスタＲ１２の接続点の電圧を入力電圧ＶＩＮとして受ける。
【００５７】
この構成によれば、電池２の温度Ｔａを複数のしきい値温度と正確に比較することができる。
【００５８】
図５（ｂ）の電子機器１ｂは、電池２および電圧検出回路１００を備える。電圧検出回路１００は、電池電圧ＶＢＡＴに応じた電圧を、入力電圧ＶＩＮとして受ける。
【００５９】
この構成によれば、電池２の電圧レベルを正確にモニターできる。
【００６０】
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００６１】
１…電子機器、２…電池、１００…電圧検出回路、１０…抵抗ストリング、１２…セレクタ、１４…コンパレータ、１６…メモリ、２０…シーケンサ、２２…タイミング生成部。
【技術分野】
【０００１】
本発明は、電圧検出回路に関する。
【背景技術】
【０００２】
電子回路において、ある電圧と所定のしきい値の大小関係を判定するために、コンパレータが用いられる。ここで、あるひとつの電圧を、複数の異なるレベルのしきい値電圧と比較する場合、複数のしきい値電圧ごとにコンパレータを設けるのが一般的である。図１は、本発明者らが検討した、ひとつの電圧を複数の異なるしきい値電圧と比較する電圧検出回路の構成を示す回路図である。
【０００３】
電圧検出回路１００ｒは、入力電圧ＶＩＮを、複数のしきい値電圧ＶＴＨ１、ＶＴＨ２、ＶＴＨ３と比較する。たとえば入力電圧ＶＩＮは、基準電圧ＶＲＥＦを、抵抗Ｒ１１とサーミスタＲ１２で分圧した電圧であり、温度Ｔａに応じたレベルを有する。すなわち、電圧検出回路１００は、温度Ｔａを、複数のしきい値温度ＴＴＨ１、ＴＴＨ２、ＴＴＨ３と比較する温度検出回路として機能する。
【０００４】
電圧検出回路１００ｒは、しきい値ＶＴＨ１〜ＶＴＨ３ごとに設けられた複数のコンパレータＣＭＰ１〜ＣＭＰ３を備える。しきい値電圧ＶＴＨｉ（１≦ｉ≦３）は、基準電圧ＶＲＥＦを、抵抗ＲａｉとＲｂｉにより分圧することにより生成される。
【０００５】
入力電圧ＶＩＮがしきい値電圧ＶＴＨｉ付近のときに、それと対応するコンパレータＣＭＰｉの出力Ｓｉがチャタリングするのを防止するために、しきい値電圧ＶＴＨｉにはヒステリシスが設定される。ヒステリシスは、抵抗Ｒｂｉの抵抗値を、コンパレータＣＭＰｉの出力に応じて２値で切りかえることで実現される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−０５１７７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１の電圧検出回路１００ｒでは、しきい値ごとにコンパレータが必要となるため、しきい値の数が多いシステムでは、回路面積および消費電力が増大する。
【０００８】
また、一般にコンパレータは入力オフセット電圧を有するが、その大きさはコンパレータごとにばらつく。したがって、複数のしきい値が近接する場合、各コンパレータの判定結果に矛盾が生ずる可能性がある。具体的にはコンパレータＣＭＰ１が、温度Ｔａに応じた入力電圧ＶＩＮを、０℃に応じたしきい値電圧ＶＴＨ１と比較し、コンパレータＣＭＰ２が、温度Ｔａに応じた入力電圧ＶＩＮを、１０℃に応じたしきい値電圧ＶＴＨ２と比較するとする。この場合に、コンパレータＣＭＰ１、ＣＭＰ２に異なるオフセットが生じていると、コンパレータＣＭＰ１の出力Ｓ１はＴａ＜０℃を示し、コンパレータＣＭＰ２の出力Ｓ２はＴａ＞１０℃を示すことが起こりうる。
【０００９】
本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、回路面積、消費電力を低減するとともに、正しい電圧比較が可能な電圧比較回路の提供にある。
【課題を解決するための手段】
【００１０】
本発明のある態様は、ひとつの入力電圧を、それぞれがヒステリシスを有するＮ個（Ｎは２以上の整数）のしきい値電圧と比較し、しきい値電圧ごとの比較結果を示すＮ個の検出信号を生成する電圧検出回路に関する。電圧検出回路は、抵抗ストリング、セレクタ、コンパレータ、Ｎ個のメモリ、シーケンサを備える。
抵抗ストリングは、直列に接続された複数の抵抗と、隣接する抵抗の接続ノードごとに設けられた複数のタップを有し、各タップにＮ個のしきい値電圧の上側レベルまたは下側レベルを発生させる。セレクタは、それぞれの一端が対応するタップと接続され、それぞれの他端が共通に接続された複数のスイッチを含み、ひとつのスイッチがオンした状態において、当該スイッチが接続されるタップの電圧を出力する。コンパレータは、入力電圧をセレクタの出力電圧と比較する。Ｎ個のメモリは、それぞれがしきい値電圧ごとに設けられ、書き込み信号に応答してコンパレータの出力を格納して検出信号を生成する。シーケンサは、Ｎ個のメモリからのＮ個の検出信号を受け、複数のスイッチを制御するとともに、Ｎ個のメモリそれぞれに対する書き込み信号を生成する。シーケンサは、変数ｉ（１≦ｉ≦Ｎ）を所定の順序で変化させながら、（１）対応するｉ番目のメモリからの検出信号を参照し、当該検出信号が入力電圧がｉ番目のしきい値電圧より高いことを示すとき、ｉ番目のしきい値電圧の下側レベルに対応するスイッチをオンし、入力電圧がｉ番目のしきい値電圧より低いことを示すとき、ｉ番目のしきい値電圧の上側レベルに対応するスイッチをオンするとともに、（２）ｉ番目のメモリに対して、書き込み信号を出力する。
【００１１】
この態様によると、単一のコンパレータを用いて、入力電圧を複数のしきい値電圧と比較でき、各しきい値電圧にヒステリシスを設定することができる。単一のコンパレータを複数のしきい値電圧で共有するため、しきい値電圧ごとにコンパレータを設ける場合に比べて回路面積、消費電力を低減できる。さらには、複数のコンパレータを用いる際の、コンパレータ間のオフセット電圧のばらつきの問題が生じないため、正確な電圧比較が可能となる。
【００１２】
シーケンサは、変数ｉに対応して順にアサートされるＮ個のタイミング信号を生成するタイミング生成部と、それぞれがしきい値電圧ごとに設けられたＮ個の第１フリップフロップと、それぞれがしきい値電圧ごとに設けられたＮ個の第２フリップフロップと、を備えてもよい。
Ｎ個の第１フリップフロップはそれぞれ、対応するしきい値電圧の上側レベルに対応するスイッチに対する制御信号を生成してもよい。Ｎ個の第２フリップフロップはそれぞれ、対応するしきい値電圧の下側レベルに対応するスイッチに対する制御信号を生成してもよい。ｉ番目のタイミング信号がアサートされると、ｉ番目の第１フリップフロップおよび第２フリップフロップの一方は、対応するｉ番目のメモリの出力を格納し、それらの他方は、対応するｉ番目のメモリの出力の反転レベルを格納してもよい。
【００１３】
シーケンサは、それぞれがしきい値電圧ごとに設けられたＮ個のインバータと、それぞれがしきい値電圧ごとに設けられたＮ個の第１ＡＮＤゲートと、それぞれがしきい値電圧ごとに設けられたＮ個の第２ＡＮＤゲートと、をさらに備えてもよい。
インバータはそれぞれ、対応するメモリの出力を反転してもよい。第１ＡＮＤゲートはそれぞれ、対応するインバータの出力と対応するタイミング信号の論理積を生成してもよい。第２ＡＮＤゲートはそれぞれ、対応するメモリの出力と対応するタイミング信号の論理積を生成してもよい。第１フリップフロップには、第１ＡＮＤゲートおよび第２ＡＮＤゲートの一方の出力が入力され、第２フリップフロップには、第１ＡＮＤゲートおよび第２ＡＮＤゲートの他方の出力が入力されてもよい。
【００１４】
ある態様の電圧比較回路は、それぞれがしきい値電圧ごとに設けられたＮ個のＯＲゲートをさらに備えてもよい。ｉ番目のＯＲゲートは、ｉ番目の第１フリップフロップの出力とｉ番目の第２フリップフロップの出力の論理和にもとづいて、ｉ番目のメモリに対する書き込み信号を生成してもよい。
【００１５】
Ｎ個のメモリはそれぞれ、第３フリップフロップと、コンパレータの出力と第３フリップフロップの出力を受け、対応する書き込み信号が書き込みを指示するとき、コンパレータの出力を選択し、対応する書き込み信号が書き込みを指示しないとき、第３フリップフロップの出力を選択し、選択した信号を第３フリップフロップの入力端子へと出力するセレクタと、を含んでもよい。
【００１６】
Ｎ個のメモリはそれぞれ、コンパレータの出力と対応する書き込み信号の論理積を生成する第３ＡＮＤゲートを含み、第３ＡＮＤゲートの出力を格納してもよい。
【００１７】
本発明の別の態様は、温度検出回路に関する。温度検出回路は、基準電圧端子と接地端子の間に直列に設けられた抵抗およびサーミスタと、抵抗とサーミスタの接続点の電圧を、入力電圧として受ける上述のいずれかに記載の電圧検出回路と、を備えてもよい。
【００１８】
本発明の別の態様は、電子機器に関する。電子機器は、電池と、電池の電圧を入力電圧として受ける電圧検出回路と、を備えてもよい。
この態様によれば、電池電圧を正確に検出できる。
【００１９】
本発明の別の態様も、電子機器に関する。電子機器は、電池と、電池の近傍に、基準電圧端子と接地端子の間に直列に設けられた抵抗およびサーミスタと、抵抗とサーミスタの接続点の電圧を、入力電圧として受ける電圧検出回路と、を備えてもよい。
この態様によれば、電池の温度を正確に検出できる。
【００２０】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２１】
本発明によれば、回路面積、消費電力を低減するとともに、正しい電圧比較が可能となる。
【図面の簡単な説明】
【００２２】
【図１】本発明者らが検討した、ひとつの電圧を複数の異なるしきい値電圧と比較する電圧検出回路の構成を示す回路図である。
【図２】実施の形態に係る電圧検出回路の構成を示す回路図である。
【図３】メモリおよびシーケンサの構成例を示す回路図である。
【図４】図２の電圧検出回路の動作を示すタイムチャートである。
【図５】図５（ａ）、（ｂ）は、電圧検出回路を備える電子機器の構成を示すブロック図である。
【発明を実施するための形態】
【００２３】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２４】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００２５】
図２は、実施の形態に係る電圧検出回路１００の構成を示す回路図である。
電圧検出回路１００は、ひとつの入力電圧ＶＩＮを、複数Ｎ個（Ｎは２以上の整数）のしきい値電圧ＶＴＨ１〜ＶＴＨＮと比較し、しきい値電圧ＶＴＨ１〜ＶＴＨＮごとの比較結果を示すＮ個の検出信号Ｓ１〜ＳＮを生成する。しきい値電圧ＶＴＨ１〜ＶＴＨＮはそれぞれ、ヒステリシスを有しており、ｉ番目（１≦ｉ≦Ｎ）のしきい値電圧ＶＴＨｉは、ＶＩＮ＞ＶＴＨｉのとき下側レベルＶＴＨｉ＿Ｌをとり、ＶＩＮ＜ＶＴＨｉのとき上側レベルＶＴＨｉ＿Ｕをとる。本実施の形態では、Ｎ＝５の場合を説明するが、Ｎは任意の数でよい。
【００２６】
電圧検出回路１００は、抵抗ストリング１０、セレクタ１２、コンパレータ１４、Ｎ個のメモリ１６＿１〜１６＿Ｎ、シーケンサ２０を備える。
【００２７】
抵抗ストリング１０は、基準電圧端子と接地端子の間に順に直列に設けられた複数ｍ＋１個（ｍは２以上の整数）の抵抗Ｒ０〜Ｒｍと、隣接する抵抗の接続ノードごとに設けられた複数のタップＴ１〜Ｔｍを有する。各タップには、Ｎ個のしきい値電圧の上側レベルＶＴＨ１＿Ｕ〜ＶＴＨＮ＿Ｕまたは下側レベルＶＴＨ１＿Ｌ〜ＶＴＨＮ＿Ｌに対応する電圧Ｖ１〜Ｖｍが発生する。
【００２８】
タップの電圧Ｖ１〜Ｖｍと、しきい値電圧ＶＴＨの上側レベル、下側レベルの対応関係は特に限定されない。実施の形態では、理解の容易化のため、以下の関係が成り立つものとする。
ＶＴＨ１＿Ｕ＝Ｖ１
ＶＴＨ１＿Ｌ＝Ｖ２
ＶＴＨ２＿Ｕ＝Ｖ３
ＶＴＨ２＿Ｌ＝Ｖ４
ＶＴＨ３＿Ｕ＝Ｖ５
ＶＴＨ３＿Ｌ＝Ｖ６
ＶＴＨ４＿Ｕ＝Ｖ７
ＶＴＨ４＿Ｌ＝Ｖ８
ＶＴＨ５＿Ｕ＝Ｖ９
ＶＴＨ５＿Ｌ＝Ｖ１０
一般化すると、以下の関係が成り立つ。
ＶＴＨｉ＿Ｕ＝Ｖ（２×ｉ−１）
ＶＴＨｉ＿Ｌ＝Ｖ（２×ｉ）
【００２９】
セレクタ１２は、タップＴ１〜Ｔｍごとに設けられたスイッチＳＷ＿１〜ＳＷ＿ｍを含む。ｊ番目（１≦ｊ≦ｍ）のスイッチＳＷ＿ｊの一端は、対応するタップＴｊと接続され、複数のスイッチＳＷ＿１〜ＳＷ＿ｍの他端は共通に接続される。セレクタ１２は、ひとつのスイッチＳＷ＿ｊがオンした状態において、当該スイッチＳＷ＿ｊが接続されるタップＴｊの電圧Ｖｊを出力する。
【００３０】
コンパレータ１４は、入力電圧ＶＩＮをセレクタ１２の出力電圧と比較する。
Ｎ個のメモリ１６＿１〜１６＿５は、それぞれがしきい値電圧ＶＴＨ１〜ＶＴＨ５ごとに設けられる。ｉ番目のメモリ１６＿ｉは、それに対する書き込み信号ＷＲＩＴＥ＿ｉに応答してコンパレータ１４の出力ＳＣＭＰを格納し、検出信号Ｓｉを生成する。
【００３１】
シーケンサ２０は、Ｎ個のメモリ１６＿１〜１６＿５からのＮ個の検出信号Ｓ１〜Ｓ５を受け、セレクタ１２の複数のスイッチＳＷ＿１〜ＳＷ＿ｍを制御するとともに、Ｎ個のメモリ１６＿１〜１６＿５それぞれに対する書き込み信号ＷＲＩＴＥ＿１〜ＷＲＩＴＥ＿５を生成する。
【００３２】
シーケンサ２０は、変数ｉ（１≦ｉ≦Ｎ）を所定の順序で変化させながら、以下の処理を行う。
（１）シーケンサ２０は、対応するｉ番目のメモリ１６＿ｉからの検出信号Ｓｉを参照し、当該検出信号Ｓｉが、入力電圧ＶＩＮがｉ番目のしきい値電圧ＶＴＨｉより高いことを示すとき（たとえばＳｉ＝“１”、ハイレベル）、ｉ番目のしきい値電圧ＶＴＨｉの下側レベルＶＴＨｉ＿Ｌに対応するスイッチＳＷ＿（２×ｉ）をオンする。反対に、入力電圧ＶＩＮがｉ番目のしきい値電圧ＶＴＨｉより低いことを示すとき（たとえばＳｉ＝“０”、ローレベル）、ｉ番目のしきい値電圧ＶＴＨｉの上側レベルＶＴＨｉ＿Ｕに対応するスイッチＳＷ＿（２×ｉ−１）をオンする。
【００３３】
（２）そしてシーケンサ２０は、ｉ番目のメモリ１６＿ｉに対して書き込み信号ＷＲＩＴＥ＿ｉを出力する。
【００３４】
これによりｉ番目のメモリ１６＿ｉに格納される検出信号Ｓｉが、ｉ番目のしきい値電圧ＶＴＨｉと入力電圧ＶＩＮの比較結果に応じて更新される。変数ｉを時間とともに変化させることにより、入力電圧ＶＩＮと複数のしきい値電圧ＶＴＨ１〜ＶＴＨＮの比較結果を示す検出信号Ｓ１〜ＳＮが生成される。なお、変数ｉは１，２，３，…Ｎの順で変化してもよいし、Ｎ，Ｎ−１，Ｎ−２，…１の順で変化してもよいし、別の順序であってもよい。
【００３５】
続いて、メモリ１６＿１〜１６＿Ｎおよびシーケンサ２０の具体的な構成を説明する。図３は、メモリ１６およびシーケンサ２０の構成例を示す回路図である。シーケンサ２０は、システムクロック信号ＣＬＫと同期して動作する。たとえばクロック信号ＣＬＫの周波数は、３２ｋＨｚである。
【００３６】
シーケンサ２０は、タイミング生成部２２と、しきい値電圧ＶＴＨ１〜ＶＴＨ５ごとに設けられた、第１フリップフロップＦＦ１１〜５、第２フリップフロップＦＦ２１〜５、インバータＩＮＶ１〜５、バッファＢＵＦ１〜５、第１ＡＮＤゲートＡＮＤ１１〜５、第２ＡＮＤゲートＡＮＤ２１〜５、ＯＲゲートＯＲ１〜５を含む。
【００３７】
タイミング生成部２２は、変数ｉに対応して順にアサートされるＮ個のタイミング信号Ｔｓ１〜Ｔｓ５を生成する。たとえばタイミング信号Ｔｓ１〜Ｔｓ５は、６４ｍｓ周期で順にアサートされる。
【００３８】
Ｎ個の第１フリップフロップＦＦ１１〜５は、それぞれしきい値電圧ＶＴＨ１〜ＶＴＨ５ごとに設けられる。ｉ番目の第１フリップフロップＦＦ１ｉは、対応するしきい値電圧ＶＴＨｉの上側レベルＶＴＨｉ＿Ｕに対応するスイッチＳＷ＿（２×ｉ−１）に対する制御信号ＣＯＮＴ２×ｉ−１を生成する。制御信号ＣＯＮＴ２×ｉ−１がハイレベルのとき、スイッチＳＷ＿（２×ｉ−１）はオンする。
【００３９】
Ｎ個の第２フリップフロップＦＦ２１〜５も、それぞれしきい値電圧ＶＴＨ１〜ＶＴＨ５ごとに設けられる。ｉ番目の第２フリップフロップＦＦ２ｉは、対応するしきい値電圧ＶＴＨｉの下側レベルＶＴＨｉ＿Ｌに対応するスイッチＳＷ＿（２×ｉ）に対する制御信号ＣＯＮＴ２×ｉを生成する。制御信号ＣＯＮＴ２×ｉがハイレベルのとき、スイッチＳＷ＿（２×ｉ）はオンする。
【００４０】
ｉ番目のタイミング信号Ｔｓｉがアサートされると、ｉ番目の第１フリップフロップＦＦ１ｉおよび第２フリップフロップＦＦ２ｉの一方（ＦＦ２ｉ）は、対応するｉ番目のメモリ１６＿ｉの出力を格納し、それらの他方（ＦＦ１ｉ）は、対応するｉ番目のメモリ１６＿ｉの出力の反転レベルを格納する。
【００４１】
インバータＩＮＶｉは、対応するメモリ１６＿ｉの出力レベルを反転する。バッファＢＵＦｉは、対応するメモリ１６＿ｉの出力レベルをそのまま出力する。バッファＢＵＦｉは省略してもよい。
【００４２】
第１ＡＮＤゲートＡＮＤ１ｉは、対応するインバータＩＮＶｉと、対応するタイミング信号Ｔｓｉの論理積を生成する。第２ＡＮＤゲートＡＮＤ２ｉは、対応するバッファＢＵＦｉを経由した対応するメモリ１６＿ｉの出力と、対応するタイミング信号Ｔｓｉの論理積を生成する。第１フリップフロップＦＦ１ｉには、第１ＡＮＤゲートＡＮＤ１ｉおよび第２ＡＮＤゲートＡＮＤ２ｉの一方（ＡＮＤ１ｉ）の出力が入力される。第２フリップフロップＦＦ２ｉには、第１ＡＮＤゲートＡＮＤ１ｉおよび第２ＡＮＤゲートＡＮＤ２ｉの他方（ＡＮＤ２ｉ）の出力が入力される。
【００４３】
ｉ番目のＯＲゲートＯＲｉは、ｉ番目の第１フリップフロップＦＦ１ｉの出力ＣＯＮＴ（２×ｉ−１）とｉ番目の第２フリップフロップＦＦ２ｉの出力ＣＯＮＴ２×ｉの論理和にもとづいて、ｉ番目のメモリ１６＿ｉに対する書き込み信号ＷＲＩＴＥ＿ｉを生成する。
変形例において、タイミング信号Ｔｓ１〜Ｔｓ５それぞれにもとづいて、書き込み信号ＷＲＩＴＥ１〜ＷＲＩＴＥ５を生成してもよい。
【００４４】
Ｎ個のメモリ１６＿１〜１６＿Ｎはそれぞれ、第３ＡＮＤゲートＡＮＤ３１〜Ｎ、セレクタＳＥＬ１〜Ｎ、第３フリップフロップＦＦ３１〜Ｎを含む。ｉ番目のメモリ１６＿ｉに着目すると、第３ＡＮＤゲートＡＮＤ３ｉは、コンパレータ１４の出力ＳＣＭＰと、対応する書き込み信号ＷＲＩＴＥｉの論理積を生成する。セレクタＳＥＬｉは、対応する第３ＡＮＤゲートＡＮＤ３ｉの出力と、対応する第３フリップフロップＦＦ３ｉの出力を受け、書き込み信号ＷＲＩＴＥｉが１のとき、第３ＡＮＤゲートＡＮＤ３ｉの出力を選択し、書き込み信号ＷＲＩＴＥｉが０のとき、第３フリップフロップＦＦ３ｉの出力を選択する。第３フリップフロップＦＦ３ｉには、セレクタＳＥＬｉの出力が、クロック信号ＣＬＫと同期して書き込まれる。この構成によって、メモリ１６＿ｉは、書き込み信号ＷＲＩＴＥｉが０の期間は、第３フリップフロップＦＦ３ｉの値を保持し続け、書き込み信号ＷＲＩＴＥｉが１となると、その値がコンパレータ１４の出力ＳＣＭＰによって更新される。なお、第３ＡＮＤ３ｉの機能は冗長であるため、省略してもよい。
【００４５】
以上がメモリ１６およびシーケンサ２０の構成例である。
【００４６】
続いて電圧検出回路１００の動作を説明する。図４は、図２の電圧検出回路１００の動作を示すタイムチャートである。
初期状態として、検出信号Ｓ１〜Ｓ５はローレベル（０）であるとする。
【００４７】
はじめにタイミング信号Ｔｓ１がアサート（ハイレベル）されると、メモリ１６＿１に格納された検出信号Ｓ１が、第２フリップフロップＦＦ２１に、その反転信号＃Ｓ１が第１フリップフロップＦＦ１１に格納される。その他のタイミング信号Ｔｓ２〜Ｔｓ５はネゲート（ローレベル）されているため、フリップフロップＦＦ２２〜５、ＦＦ１２〜５には０が格納される。その結果、制御信号ＣＯＮＴ１がハイレベル、残りがローレベルとなり、スイッチＳＷ＿１がオンとなり、ＶＴＨ＝ＶＴＨ１＿Ｕとなる。
【００４８】
ＶＩＮ＜ＶＴＨ１＿Ｕであるため、コンパレータ１４の出力ＳＣＭＰはローレベルとなる。制御信号ＣＯＮＴ１がハイレベルであるため、書き込み信号ＷＲＩＴＥ１がハイレベルとなり、メモリ１６＿１に、コンパレータ１４の出力ＳＣＭＰであるローレベル（０）が書き込まれる。
【００４９】
同様にタイミング信号Ｔｓ２、Ｔｓ３、Ｔｓ４、Ｔｓ５が順にアサートされると、しきい値電圧ＶＴＨは、順にＶＴＨ２＿Ｕ、ＶＴＨ３＿Ｕ、ＶＴＨ４＿Ｕ、ＶＴＨ５＿Ｕに設定される。そして、メモリ１６＿ｉ（ｉ＝２、３、４、５）には、入力電圧ＶＩＮとしきい値電圧ＶＴＨｉ＿Ｕの比較結果ＳＣＭＰが格納される。具体的には、Ｓ２＝０、Ｓ３＝０、Ｓ４＝１、Ｓ５＝１となる。
【００５０】
次のサイクルでも、タイミング信号Ｔｓ１〜Ｔｓ５が順にアサートされる。Ｔｓ１〜Ｔｓ３については、前のサイクルと同様に動作する。
【００５１】
２回目にタイミング信号Ｔｓ４がアサートされるとき、メモリ１６＿４から出力される検出信号Ｓ４はハイレベルである。したがって、制御信号ＣＯＮＴ８がハイレベルとなり、スイッチＳＷ＿８がオンし、しきい値電圧ＶＴＨ４が下側レベルＶＴＨ４＿Ｌとなる。すなわち、入力電圧ＶＩＮとしきい値電圧ＶＴＨ４の比較結果に応じて、適切なヒステリシスが設定される。
【００５２】
タイミング信号Ｔｓ５についても同様であり、しきい値電圧ＶＴＨ５は、下側レベルＶＴＨ５＿Ｌに設定される。
【００５３】
以上が電圧検出回路１００の動作である。
電圧検出回路１００によれば、単一のコンパレータ１４を用いて、入力電圧ＶＩＮを複数のしきい値電圧ＶＴＨ１〜ＶＴＨ５と比較でき、さらに各しきい値電圧ＶＴＨ１〜ＶＴＨ５にヒステリシスを設定することができる。
【００５４】
また、単一のコンパレータ１４を複数のしきい値電圧ＶＴＨ１〜ＶＴＨ５で共有するため、しきい値電圧ごとにコンパレータを設ける図１の構成に比べて回路面積、消費電力を低減できる。さらには、複数のコンパレータを用いる際のオフセット電圧のばらつきの問題が生じないため、比較結果に矛盾が生じず、正確な電圧比較が可能となる。
【００５５】
最後に、電圧検出回路１００のアプリケーションを説明する。図５（ａ）、（ｂ）は、電圧検出回路１００を備える電子機器の構成を示すブロック図である。
【００５６】
図５（ａ）の電子機器１ａは、電池２、抵抗Ｒ１１、サーミスタＲ１２、電圧検出回路１００を備える。抵抗Ｒ１１およびサーミスタＲ１２は、基準電圧端子ＶＲＥＦと接地端子の間に直列に設けられる。サーミスタＲ１２は、電池２と近接して配置され、その抵抗は、電池２の温度Ｔａに応じて変化する。電圧検出回路１００は、抵抗Ｒ１１とサーミスタＲ１２の接続点の電圧を入力電圧ＶＩＮとして受ける。
【００５７】
この構成によれば、電池２の温度Ｔａを複数のしきい値温度と正確に比較することができる。
【００５８】
図５（ｂ）の電子機器１ｂは、電池２および電圧検出回路１００を備える。電圧検出回路１００は、電池電圧ＶＢＡＴに応じた電圧を、入力電圧ＶＩＮとして受ける。
【００５９】
この構成によれば、電池２の電圧レベルを正確にモニターできる。
【００６０】
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００６１】
１…電子機器、２…電池、１００…電圧検出回路、１０…抵抗ストリング、１２…セレクタ、１４…コンパレータ、１６…メモリ、２０…シーケンサ、２２…タイミング生成部。
【特許請求の範囲】
【請求項１】
ひとつの入力電圧を、それぞれがヒステリシスを有するＮ個（Ｎは２以上の整数）のしきい値電圧と比較し、しきい値電圧ごとの比較結果を示すＮ個の検出信号を生成する電圧検出回路であって、
直列に接続された複数の抵抗と、隣接する抵抗の接続ノードごとに設けられた複数のタップを有し、各タップに前記Ｎ個のしきい値電圧の上側レベルまたは下側レベルを発生させる抵抗ストリングと、
それぞれの一端が対応するタップと接続され、それぞれの他端が共通に接続された複数のスイッチを含み、ひとつのスイッチがオンした状態において、当該スイッチが接続されるタップの電圧を出力するセレクタと、
前記入力電圧を前記セレクタの出力電圧と比較するコンパレータと、
それぞれが前記しきい値電圧ごとに設けられ、書き込み信号に応答して前記コンパレータの出力を格納して前記検出信号を生成する、Ｎ個のメモリと、
前記Ｎ個のメモリからのＮ個の前記検出信号を受け、前記複数のスイッチを制御するとともに、前記Ｎ個のメモリそれぞれに対する前記書き込み信号を生成するシーケンサであって、
変数ｉ（１≦ｉ≦Ｎ）をサイクリックに順に変化させながら、
（１）対応するｉ番目のメモリからの検出信号を参照し、当該検出信号が前記入力電圧がｉ番目のしきい値電圧より高いことを示すとき、ｉ番目のしきい値電圧の下側レベルに対応する前記スイッチをオンし、前記入力電圧がｉ番目のしきい値電圧より低いことを示すとき、ｉ番目のしきい値電圧の上側レベルに対応する前記スイッチをオンするとともに、（２）ｉ番目の前記メモリに対して、前記書き込み信号を出力するシーケンサと、
を備えることを特徴とする電圧検出回路。
【請求項２】
前記シーケンサは、
変数ｉに対応して順にアサートされるＮ個のタイミング信号を生成するタイミング生成部と、
それぞれが前記しきい値電圧ごとに設けられ、対応するしきい値電圧の上側レベルに対応するスイッチに対する制御信号を生成する、Ｎ個の第１フリップフロップと、
それぞれが前記しきい値電圧ごとに設けられ、対応するしきい値電圧の下側レベルに対応するスイッチに対する制御信号を生成する、Ｎ個の第２フリップフロップと、
を備え、
ｉ番目のタイミング信号がアサートされると、ｉ番目の前記第１フリップフロップおよび前記第２フリップフロップの一方は、対応するｉ番目のメモリの出力を格納し、それらの他方は、対応するｉ番目のメモリの出力の反転レベルを格納することを特徴とする請求項１に記載の電圧検出回路。
【請求項３】
前記シーケンサは、
それぞれが前記しきい値電圧ごとに設けられ、対応するメモリの出力を反転するＮ個のインバータと、
それぞれが前記しきい値電圧ごとに設けられ、対応する前記インバータの出力と対応するタイミング信号の論理積を生成する第１ＡＮＤゲートと、
それぞれが前記しきい値電圧ごとに設けられ、対応するメモリの出力と対応するタイミング信号の論理積を生成する第２ＡＮＤゲートと、
をさらに備え、
前記第１フリップフロップには、前記第１ＡＮＤゲートおよび前記第２ＡＮＤゲートの一方の出力が入力され、
前記第２フリップフロップには、前記第１ＡＮＤゲートおよび前記第２ＡＮＤゲートの他方の出力が入力されることを特徴とする請求項２に記載の電圧検出回路。
【請求項４】
それぞれが前記しきい値電圧ごとに設けられたＮ個のＯＲゲートであって、ｉ番目のＯＲゲートは、ｉ番目の第１フリップフロップの出力とｉ番目の第２フリップフロップの出力の論理和にもとづいて、ｉ番目のメモリに対する前記書き込み信号を生成する、Ｎ個のＯＲゲートをさらに備えることを特徴とする請求項２に記載の電圧検出回路。
【請求項５】
前記Ｎ個のメモリはそれぞれ、
第３フリップフロップと、
前記コンパレータの出力と前記第３フリップフロップの出力を受け、対応する書き込み信号が書き込みを指示するとき、前記コンパレータの出力を選択し、対応する書き込み信号が書き込みを指示しないとき、前記第３フリップフロップの出力を選択し、選択した信号を前記第３フリップフロップの入力端子へと出力するセレクタと、
を含むことを特徴とする請求項１から４のいずれかに記載の電圧検出回路。
【請求項６】
前記Ｎ個のメモリはそれぞれ、
前記コンパレータの出力と対応する書き込み信号の論理積を生成する第３ＡＮＤゲートを含み、前記第３ＡＮＤゲートの出力を格納することを特徴とする請求項１から４のいずれかに記載の電圧検出回路。
【請求項７】
基準電圧端子と接地端子の間に直列に設けられた抵抗およびサーミスタと、
前記抵抗とサーミスタの接続点の電圧を、入力電圧として受ける請求項１から６のいずれかに記載の電圧検出回路と、
を備えることを特徴とする温度検出回路。
【請求項８】
電池と、
前記電池の電圧を入力電圧として受ける請求項１から６のいずれかに記載の電圧検出回路と、
を備えることを特徴とする電子機器。
【請求項９】
電池と、
前記電池の近傍に、基準電圧端子と接地端子の間に直列に設けられた抵抗およびサーミスタと、
前記抵抗とサーミスタの接続点の電圧を、入力電圧として受ける請求項１から６のいずれかに記載の電圧検出回路と、
を備えることを特徴とする電子機器。
【請求項１】
ひとつの入力電圧を、それぞれがヒステリシスを有するＮ個（Ｎは２以上の整数）のしきい値電圧と比較し、しきい値電圧ごとの比較結果を示すＮ個の検出信号を生成する電圧検出回路であって、
直列に接続された複数の抵抗と、隣接する抵抗の接続ノードごとに設けられた複数のタップを有し、各タップに前記Ｎ個のしきい値電圧の上側レベルまたは下側レベルを発生させる抵抗ストリングと、
それぞれの一端が対応するタップと接続され、それぞれの他端が共通に接続された複数のスイッチを含み、ひとつのスイッチがオンした状態において、当該スイッチが接続されるタップの電圧を出力するセレクタと、
前記入力電圧を前記セレクタの出力電圧と比較するコンパレータと、
それぞれが前記しきい値電圧ごとに設けられ、書き込み信号に応答して前記コンパレータの出力を格納して前記検出信号を生成する、Ｎ個のメモリと、
前記Ｎ個のメモリからのＮ個の前記検出信号を受け、前記複数のスイッチを制御するとともに、前記Ｎ個のメモリそれぞれに対する前記書き込み信号を生成するシーケンサであって、
変数ｉ（１≦ｉ≦Ｎ）をサイクリックに順に変化させながら、
（１）対応するｉ番目のメモリからの検出信号を参照し、当該検出信号が前記入力電圧がｉ番目のしきい値電圧より高いことを示すとき、ｉ番目のしきい値電圧の下側レベルに対応する前記スイッチをオンし、前記入力電圧がｉ番目のしきい値電圧より低いことを示すとき、ｉ番目のしきい値電圧の上側レベルに対応する前記スイッチをオンするとともに、（２）ｉ番目の前記メモリに対して、前記書き込み信号を出力するシーケンサと、
を備えることを特徴とする電圧検出回路。
【請求項２】
前記シーケンサは、
変数ｉに対応して順にアサートされるＮ個のタイミング信号を生成するタイミング生成部と、
それぞれが前記しきい値電圧ごとに設けられ、対応するしきい値電圧の上側レベルに対応するスイッチに対する制御信号を生成する、Ｎ個の第１フリップフロップと、
それぞれが前記しきい値電圧ごとに設けられ、対応するしきい値電圧の下側レベルに対応するスイッチに対する制御信号を生成する、Ｎ個の第２フリップフロップと、
を備え、
ｉ番目のタイミング信号がアサートされると、ｉ番目の前記第１フリップフロップおよび前記第２フリップフロップの一方は、対応するｉ番目のメモリの出力を格納し、それらの他方は、対応するｉ番目のメモリの出力の反転レベルを格納することを特徴とする請求項１に記載の電圧検出回路。
【請求項３】
前記シーケンサは、
それぞれが前記しきい値電圧ごとに設けられ、対応するメモリの出力を反転するＮ個のインバータと、
それぞれが前記しきい値電圧ごとに設けられ、対応する前記インバータの出力と対応するタイミング信号の論理積を生成する第１ＡＮＤゲートと、
それぞれが前記しきい値電圧ごとに設けられ、対応するメモリの出力と対応するタイミング信号の論理積を生成する第２ＡＮＤゲートと、
をさらに備え、
前記第１フリップフロップには、前記第１ＡＮＤゲートおよび前記第２ＡＮＤゲートの一方の出力が入力され、
前記第２フリップフロップには、前記第１ＡＮＤゲートおよび前記第２ＡＮＤゲートの他方の出力が入力されることを特徴とする請求項２に記載の電圧検出回路。
【請求項４】
それぞれが前記しきい値電圧ごとに設けられたＮ個のＯＲゲートであって、ｉ番目のＯＲゲートは、ｉ番目の第１フリップフロップの出力とｉ番目の第２フリップフロップの出力の論理和にもとづいて、ｉ番目のメモリに対する前記書き込み信号を生成する、Ｎ個のＯＲゲートをさらに備えることを特徴とする請求項２に記載の電圧検出回路。
【請求項５】
前記Ｎ個のメモリはそれぞれ、
第３フリップフロップと、
前記コンパレータの出力と前記第３フリップフロップの出力を受け、対応する書き込み信号が書き込みを指示するとき、前記コンパレータの出力を選択し、対応する書き込み信号が書き込みを指示しないとき、前記第３フリップフロップの出力を選択し、選択した信号を前記第３フリップフロップの入力端子へと出力するセレクタと、
を含むことを特徴とする請求項１から４のいずれかに記載の電圧検出回路。
【請求項６】
前記Ｎ個のメモリはそれぞれ、
前記コンパレータの出力と対応する書き込み信号の論理積を生成する第３ＡＮＤゲートを含み、前記第３ＡＮＤゲートの出力を格納することを特徴とする請求項１から４のいずれかに記載の電圧検出回路。
【請求項７】
基準電圧端子と接地端子の間に直列に設けられた抵抗およびサーミスタと、
前記抵抗とサーミスタの接続点の電圧を、入力電圧として受ける請求項１から６のいずれかに記載の電圧検出回路と、
を備えることを特徴とする温度検出回路。
【請求項８】
電池と、
前記電池の電圧を入力電圧として受ける請求項１から６のいずれかに記載の電圧検出回路と、
を備えることを特徴とする電子機器。
【請求項９】
電池と、
前記電池の近傍に、基準電圧端子と接地端子の間に直列に設けられた抵抗およびサーミスタと、
前記抵抗とサーミスタの接続点の電圧を、入力電圧として受ける請求項１から６のいずれかに記載の電圧検出回路と、
を備えることを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１３−６６１３３（Ｐ２０１３−６６１３３Ａ）
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願番号】特願２０１１−２０４９２８（Ｐ２０１１−２０４９２８）
【出願日】平成２３年９月２０日（２０１１．９．２０）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願日】平成２３年９月２０日（２０１１．９．２０）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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