電圧発生回路、定電圧回路および電圧発生回路の電流検出方法
【課題】低消費電流で低電圧な定電圧を安定して得られる定電圧回路を提供すること。
【解決手段】定電圧回路Ａは、閾値電圧が極小でゲート長が特大のＭＯＳトランジスタＮ１を用いて低電流を作り出し、基準電圧ＶREFを発生するＭＯＳトランジスタＮ２、これと対を成してカレントミラー回路を構成する各ＭＯＳトランジスタＮ３、Ｎ４、Ｎ７、及びその他の各ＭＯＳトランジスタＮ５、Ｎ６の何れについても低閾値電圧タイプとし、且つＭＯＳトランジスタＮ２、Ｎ３、Ｎ４、Ｎ７のゲート長ＬをＭＯＳトランジスタＰ１、Ｐ２のゲート長Ｌよりも増大させている。これにより、各ＭＯＳトランジスタＮ２〜Ｎ７のドレイン電極−ソース電極間の電圧Ｖｄｓが０．１Ｖ以上の飽和領域で動作する電圧値を保ち、所望の低い基準電圧ＶREFを発生でき、カレントミラー回路を構成する際に正常動作が可能となり、定電圧出力端子４から低消費電流で低電圧な定電圧が得られる。
【解決手段】定電圧回路Ａは、閾値電圧が極小でゲート長が特大のＭＯＳトランジスタＮ１を用いて低電流を作り出し、基準電圧ＶREFを発生するＭＯＳトランジスタＮ２、これと対を成してカレントミラー回路を構成する各ＭＯＳトランジスタＮ３、Ｎ４、Ｎ７、及びその他の各ＭＯＳトランジスタＮ５、Ｎ６の何れについても低閾値電圧タイプとし、且つＭＯＳトランジスタＮ２、Ｎ３、Ｎ４、Ｎ７のゲート長ＬをＭＯＳトランジスタＰ１、Ｐ２のゲート長Ｌよりも増大させている。これにより、各ＭＯＳトランジスタＮ２〜Ｎ７のドレイン電極−ソース電極間の電圧Ｖｄｓが０．１Ｖ以上の飽和領域で動作する電圧値を保ち、所望の低い基準電圧ＶREFを発生でき、カレントミラー回路を構成する際に正常動作が可能となり、定電圧出力端子４から低消費電流で低電圧な定電圧が得られる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レギュレータ用の定電圧回路に関する。
【背景技術】
【０００２】
従来、この種の定電圧回路に適用される定電流回路としては、例えばソース電極に第１の電源電圧（正極電源）ＶDDが接続され、且つゲート電極とドレイン電極とを同電位に接続した一方のＰ型ＭＯＳトランジスタを定電流源と直列に接続することにより、第１の電源電圧ＶDDと接続点との間に閾値電圧に依存したバイアス電圧を得て他方のＰ型ＭＯＳトランジスタ（同様にソース電極は第１の電源電圧ＶDDに接続される）のゲート電極に印加し、カレントミラー回路を成す一対のＮ型ＭＯＳトランジスタが他方のＰ型ＭＯＳトランジスタで得られた定電流を被駆動回路へ供給する構成のもの（特許文献１参照）が挙げられる。
【０００３】
この定電流回路を定電圧回路に適用する場合、定電流源に代えてゲート電極とソース電極とを同電位に接続した別のＮ型ＭＯＳトランジスタのドレイン電極を一方のＰ型ＭＯＳトランジスタのドレイン電極に接続すると共に、ソース電極を第２の電源電圧ＶSSに接続した構成にすることが可能である。この場合、他方のＰ型ＭＯＳトランジスタとドレイン電極同士が接続されたＮ型ＭＯＳトランジスタとの結線から、引き出し線を引き出して基準電圧ＶREFを得ることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−１２８０６７号公報（第４頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述した特許文献１に係る定電圧回路用の定電流回路の場合、例えばカレントミラー回路を成す一対のＮ型ＭＯＳトランジスタが使用条件によって意図した通りに動作しなくなる場合がある。
一般にＭＯＳトランジスタでは、ゲート電極−ソース電極間の電圧Ｖｇｓを閾値電圧Ｖｔｈ未満で動作させる場合を弱反転領域にあり、ゲート電極−ソース電極間の電圧Ｖｇｓを閾値電圧Ｖｔｈ以上で動作させる場合を強反転領域にあるとみなすことができる。又、ドレイン電極−ソース電極間の電圧Ｖｄｓを凡そ０．１Ｖ未満で動作させた場合はダイオード接続の有無に拘らず線形領域にあり、ドレイン電極−ソース電極間の電圧Ｖｄｓを凡そ０．１Ｖ以上で動作させた場合は飽和領域にあるとみなすことができる。
【０００６】
上述した定電流回路におけるカレントミラー回路を成す一対のＮ型ＭＯＳトランジスタの場合、飽和領域で使用した場合に正常動作するものであるため、低閾値電圧タイプのものを用いた場合に弱反転領域の非飽和領域で動作すると、特にダイオード接続された一方のものについては、使用条件によってはドレイン電極−ソース電極間の電圧Ｖｄｓが０．１Ｖ未満になること（閾値電圧Ｖｔｈは高温条件下で低下することが知られている）があり、こうした場合には他方のものが正常に動作せず、カレントミラー回路が意図した通りに動作しなくなってしまうという問題がある。
【０００７】
即ち、カレントミラー回路におけるダイオード接続された一方のＮ型ＭＯＳトランジスタについては、飽和領域の０．１Ｖを超えたドレイン電極−ソース電極間の電圧Ｖｄｓを保持して使用しないと、カレントミラー回路が正常動作しないことになる。それ故、現状の定電流回路では、低閾値電圧タイプのＭＯＳトランジスタを用いるとドレイン電極−ソース電極間の電圧Ｖｄｓが０．１Ｖ未満になることを完全には阻止できず、係る定電流回路を定電圧回路として構成した場合には、低消費電流で低電圧な定電圧を安定して得ることができない。
そこで、本発明の技術的課題は、低消費電流で低電圧な定電圧を安定して得られる定電圧回路を提供することにある。
【課題を解決するための手段】
【０００８】
上記技術的課題を解決するための第１の発明は、
ソース電極に第１の電源電圧が接続され、且つゲート電極とドレイン電極とを同電位に接続した第１のＰ型ＭＯＳトランジスタ（例えば、図１のＭＯＳトランジスタＰ１）と、
ソース電極に第１の電源電圧が接続され、且つゲート電極が前記第１のＰ型ＭＯＳトランジスタのゲート電極及びドレイン電極に接続された第２のＰ型ＭＯＳトランジスタ（例えば、図１のＭＯＳトランジスタＰ２）と、
ソース電極に第２の電源電圧が接続され、且つゲート電極とソース電極とを同電位に接続し、ドレイン電極が第１のＰ型ＭＯＳトランジスタのドレイン電極に接続された第１のＮ型ＭＯＳトランジスタ（例えば、図１のＭＯＳトランジスタＮ１）と、
ソース電極に第２の電源電圧が接続され、且つゲート電極とドレイン電極とを同電位に接続し、ドレイン電極が前記第２のＰ型ＭＯＳトランジスタのドレイン電極に接続された第２のＮ型ＭＯＳトランジスタ（例えば、図１のＭＯＳトランジスタＮ２）と、
ソース電極に第２の電源電圧が接続され、且つゲート電極が前記第２のＮ型ＭＯＳトランジスタのドレイン電極に接続され、ドレイン電極がトリム端子（例えば、図１のトリム端子３）に接続された第３のＮ型ＭＯＳトランジスタ（例えば、図１のＭＯＳトランジスタＮ３）と、を備えて構成され、
前記第２のＰ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタとにおけるドレイン電極同士の結線に対する接続引き出し線から基準電圧を生成出力する基準電圧生成回路（例えば、図１の基準電圧生成回路１）を含み、
前記第１のＮ型ＭＯＳトランジスタは、閾値電圧が極小のデプリーション型であると共に、ゲート長が前記第２のＮ型ＭＯＳトランジスタのゲート長よりも大きく、
前記第２のＮ型ＭＯＳトランジスタは、前記第１のＮ型ＭＯＳトランジスタよりも閾値電圧が高い低閾値電圧タイプであると共に、ゲート長が前記第１のＰ型ＭＯＳトランジスタ及び前記第２のＰ型ＭＯＳトランジスタのゲート長の１５倍以上大きく、
前記第３のＮ型ＭＯＳトランジスタの閾値電圧は、前記第２のＮ型ＭＯＳトランジスタの閾値電圧と同じであり、
前記トリム端子は、前記第３のＮ型ＭＯＳトランジスタのドレイン電極へ所定の電圧値を印加することにより、前記第２のＰ型ＭＯＳトランジスタのソース電極−ドレイン電極間、並びに前記第２のＮ型ＭＯＳトランジスタのドレイン電極−ソース電極間を流れる電流をモニタするものであることを特徴とする定電圧回路である。
【０００９】
このような構成により、閾値電圧Ｖｔｈが極小でゲート長が特大のデプリーション型の第１のＭＯＳトランジスタに対し、それよりも閾値電圧Ｖｔｈが大きい低閾値電圧タイプの基準電圧ＶREFを発生する第２のＮ型ＭＯＳトランジスタのゲート長を第１のＰ型ＭＯＳトランジスタ及び第２のＰ型ＭＯＳトランジスタＰ２のゲート長Ｌの１５倍以上大きくし、且つＭＯＳトランジスタＮ２と対を成してカレントミラー回路を構成する第３のＮ型ＭＯＳトランジスタについても同等な低閾値電圧タイプを用いているため、第１のＮ型ＭＯＳトランジスタで低電流を作り出し、第２のＮ型ＭＯＳトランジスタで低電圧な基準電圧ＶREFを発生する際、第３のＮ型ＭＯＳトランジスタを介して第２のＮ型ＭＯＳトランジスタに流れる電流を適切に検出でき、第２のＮ型ＭＯＳトランジスタのドレイン電極−ソース電極間の電圧Ｖｄｓを０．１Ｖ以上に維持できると共に、第３のＮ型ＭＯＳトランジスタのドレイン電極−ソース電極間の電圧Ｖｄｓについてはトリム端子への電圧印加により０．１Ｖ超過にでき、各Ｎ型ＭＯＳトランジスタのドレイン電極−ソース電極間の電圧Ｖｄｓが飽和領域で動作する電圧値を保つことができる。
この結果、各Ｎ型ＭＯＳトランジスタに低閾値電圧タイプのものを用いているにも拘らず、ドレイン電極−ソース電極間の電圧Ｖｄｓが飽和領域で安定して動作するため、弱反転領域における非飽和領域で動作される状態が回避され、所望の低い基準電圧を発生させることができ、カレントミラー回路を構成する際に正常動作させることが可能となる。
【００１０】
又、第２の発明は、
前記第３のＮ型ＭＯＳトランジスタのゲート幅は、前記第２のＮ型ＭＯＳトランジスタのゲート幅よりも大きいことを特徴とする定電圧回路である。
このような構成により、基準電圧生成回路において、基準電圧を発生する第２のＮ型ＭＯＳトランジスタに流れる電流が小さくて外部端子から直接モニタできないため、これを倍増した第３のＮ型ＭＯＳトランジスタを流れる電流により正確にモニタすることができる。
【００１１】
更に、第３の発明は、
ゲート電極が前記基準電圧に接続され、且つソース電極が第２の電源電圧に接続された第４のＮ型ＭＯＳトランジスタ（例えば、図１のＭＯＳトランジスタＮ４）と、
ゲート電極が前記基準電圧に接続され、且つソース電極が前記第４のＮ型ＭＯＳトランジスタのドレイン電極に接続された第５のＮ型ＭＯＳトランジスタ（例えば、図１のＭＯＳトランジスタＮ５）と、
ソース電極に第１の電源電圧が接続され、且つドレイン電極が前記第５のＮ型ＭＯＳトランジスタのドレイン電極に接続された第３のＰ型ＭＯＳトランジスタ（例えば、図１のＭＯＳトランジスタＰ３）と、
ソース電極に第１の電源電圧が接続され、且つゲート電極が前記第３のＰ型ＭＯＳトランジスタのゲート電極に接続されると共に、ドレイン電極と同電位に接続した第４のＰ型ＭＯＳトランジスタ（例えば、図１のＭＯＳトランジスタＰ４）と、
ソース電極に第１の電源電圧が接続され、且つゲート電極が前記第３のＰ型ＭＯＳトランジスタのドレイン電極と前記第５のＮ型ＭＯＳトランジスタのドレイン電極との結線に接続された第５のＰ型ＭＯＳトランジスタ（例えば、図１のＭＯＳトランジスタＰ５）と、
ソース電極が前記第５のＮ型ＭＯＳトランジスタのソース電極及び前記第４のＮ型ＭＯＳトランジスタのドレイン電極に接続され、且つドレイン電極が前記第４のＰ型ＭＯＳトランジスタのドレイン電極に接続された第６のＮ型ＭＯＳトランジスタ（例えば、図１のＭＯＳトランジスタＮ６）と、
ソース電極が前記第５のＰ型ＭＯＳトランジスタのドレイン電極に接続され、且つゲート電極とドレイン電極とを同電位に接続した第６のＰ型ＭＯＳトランジスタ（例えば、図１のＭＯＳトランジスタＰ６）と、
ゲート電極が前記基準電圧に接続され、ソース電極が第２の電源電圧に接続され、且つドレインが前記第６のＰ型ＭＯＳトランジスタのドレイン電極及び前記第６のＮ型ＭＯＳトランジスタのゲート電極に接続された第７のＮ型ＭＯＳトランジスタ（例えば、図１のＭＯＳトランジスタＮ７）と、を備えて構成され、
前記第４のＮ型ＭＯＳトランジスタ、前記第５のＮ型ＭＯＳトランジスタ、前記第６のＮ型ＭＯＳトランジスタ、及び前記第７のＮ型ＭＯＳトランジスタの閾値電圧は、それぞれ前記第２のＮ型ＭＯＳトランジスタの閾値電圧と同じであり、
前記第５のＰ型ＭＯＳトランジスタのドレイン電極と前記第６のＰ型ＭＯＳトランジスタのソース電極との結線に対する接続引き出し線から定電圧を出力する定電圧出力回路を（例えば、図１の定電圧出力回路２）含むことを特徴とする定電圧回路である。
【００１２】
このような構成により、基準電圧生成回路によって低消費電流で生成された低電圧な基準電圧を用いて差動増幅により定電圧を出力するとき、定電圧出力回路におけるＭＯＳトランジスタを低閾値電圧で駆動できるため、低電圧な定電圧を安定して得ることが可能となる。
即ち、本発明によれば、低消費電流で低電圧な基準電圧を生成する定電圧回路を実現することができる。
【００１３】
加えて、第４の発明は、
前記第２のＮ型ＭＯＳトランジスタは、ゲート幅に対するゲート長の比を示すゲート長／ゲート幅が１５以上であることを特徴とする定電圧回路である。
このような構成により、基準電圧生成回路における低電圧な基準電圧の生成に際して的確に低消費電流化が図られる。
【００１４】
又、第５の発明は、
前記第２のＮ型ＭＯＳトランジスタのゲート長は、前記第６のＮ型ＭＯＳトランジスタ及び前記第７のＮ型ＭＯＳトランジスタのゲート長の１５倍以上であることを特徴とする定電圧回路である。
このような構成により、基準電圧生成回路における低電圧な基準電圧の生成に際して一層低消費電流化が図られるため、定電圧回路において、低消費電流で低電圧な定電圧出力を得る上で有効となる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態に係る定電圧回路Ａの基本構成を示した回路図である。
【図２】ゲート長Ｌを増大させたＭＯＳトランジスタの構造例を示した模式図であり、（ａ）はその一例に関するもの、（ｂ）はその他例に関するものである。
【発明を実施するための形態】
【００１６】
以下、図を参照して本発明に係る定電圧回路の実施形態を説明する。
図１は、本発明の実施形態に係る定電圧回路Ａの基本構成を示した回路図である。ここでの定電圧回路Ａは、低電圧な基準電圧ＶREFを生成出力する基準電圧生成回路１と、この基準電圧ＶREFを用いて差動増幅により定電圧を出力する定電圧出力回路２とから構成される。このうち、基準電圧生成回路１は、ソース電極に第１の電源電圧ＶDDが接続され、且つゲート電極とドレイン電極とを同電位に接続したＰ型のＭＯＳトランジスタＰ１と、ソース電極に第１の電源電圧ＶDDが接続され、且つゲート電極がＭＯＳトランジスタＰ１のゲート電極及びドレイン電極に接続されたＰ型のＭＯＳトランジスタＰ２と、ソース電極に第２の電源電圧ＶSSが接続され、且つゲート電極とソース電極とを同電位に接続し、ドレイン電極がＭＯＳトランジスタＰ１のドレイン電極に接続されたＮ型のＭＯＳトランジスタＮ１と、ソース電極に第２の電源電圧ＶSSが接続され、且つゲート電極とドレイン電極とを同電位に接続し、ドレイン電極がＭＯＳトランジスタＰ２のドレイン電極に接続されたＮ型のＭＯＳトランジスタＮ２と、ソース電極に第２の電源電圧ＶSSが接続され、且つゲート電極がＮ型ＭＯＳトランジスタＮ２のドレイン電極に接続され、ドレイン電極がトリム端子３に接続されたＮ型のＭＯＳトランジスタＮ３と、を備えている。
【００１７】
この基準電圧生成回路１において、ＭＯＳトランジスタＰ２とＭＯＳトランジスタＮ２とにおけるドレイン電極同士の結線には、引き出し線が接続されており、この引き出し線から基準電圧ＶREFが出力される。
細部について説明すれば、ＭＯＳトランジスタＮ１は、閾値電圧Ｖｔｈが０Ｖ以下の極小のデプリーション型であると共に、ゲート電極におけるソース電極−ドレイン電極間の距離を示すゲート長ＬがＭＯＳトランジスタＮ２のゲート長Ｌよりも大きく、定電流源としてドレイン電極−ソース電極間に微弱な電流Ｉ１が流れる。基準電圧ＶREFを発生するＭＯＳトランジスタＮ２は、ＭＯＳトランジスタＮ１よりも閾値電圧Ｖｔｈが高く、例えば０．３５Ｖの低閾値電圧タイプである。又、ＭＯＳトランジスタＮ２は、ゲート長ＬがＭＯＳトランジスタＰ１、Ｐ２のゲート長Ｌの１５倍以上大きくなっている。更に、ＭＯＳトランジスタＮ２と対を成してカレントミラー回路を構成するＭＯＳトランジスタＮ３の閾値電圧Ｖｔｈは、ＭＯＳトランジスタＮ２の閾値電圧Ｖｔｈと同じである。トリム端子３は、ＭＯＳトランジスタＮ３のドレイン電極へ所定の電圧値を印加することにより、ＭＯＳトランジスタＰ２のソース電極−ドレイン電極間、並びにＭＯＳトランジスタＮ２のドレイン電極−ソース電極間を流れる電流Ｉ２をモニタするものである。即ち、トリム端子３は、ＭＯＳトランジスタＮ３を流れる電流Ｉ３によって、ＭＯＳトランジスタＮ２に流れる電流Ｉ２をモニタするためのものであり、電流モニタ用の電圧（例えば１Ｖ程度）が印加されている。
【００１８】
この基準電圧生成回路１では、閾値電圧Ｖｔｈが極小でゲート長Ｌが特大のデプリーション型のＭＯＳトランジスタＮ１に対し、それよりも閾値電圧Ｖｔｈが大きい低閾値電圧タイプの基準電圧ＶREFを発生するＭＯＳトランジスタＮ２のゲート長ＬをＭＯＳトランジスタＰ１、Ｐ２のゲート長Ｌの１５倍以上大きくし、且つＭＯＳトランジスタＮ２と対を成してカレントミラー回路を構成するＭＯＳトランジスタＮ３についても同等な低閾値電圧タイプを用いている。このため、ＭＯＳトランジスタＮ１で低電流を作り出し、ＭＯＳトランジスタＮ２で低電圧な基準電圧ＶREFを発生する際、ＭＯＳトランジスタＮ３を介してＭＯＳトランジスタＮ２に流れる電流を適切に検出でき、ＭＯＳトランジスタＮ２のドレイン電極−ソース電極間の電圧Ｖｄｓを０．１Ｖ以上に維持できると共に、ＭＯＳトランジスタＮ３のドレイン電極−ソース電極間の電圧Ｖｄｓはトリム端子３に１Ｖの電圧が印加されているために０．１Ｖ超過となり、各Ｎ型ＭＯＳトランジスタＮ２、Ｎ３のドレイン電極−ソース電極間の電圧Ｖｄｓが飽和領域で動作する電圧値を保つことができる。
【００１９】
この結果、ＭＯＳトランジスタＮ２、Ｎ３に低閾値電圧タイプのものを用いているにも拘らず、各Ｎ型ＭＯＳトランジスタＮ２、Ｎ３のドレイン電極−ソース電極間の電圧Ｖｄｓが飽和領域で安定して動作するため、弱反転領域における非飽和領域で動作される状態が回避され、所望の低い基準電圧ＶREFを発生させることができ、しかもカレントミラー回路を構成する際に正常動作させることが可能となる。従って、この基準電圧生成回路１の場合、低消費電流で低電圧な基準電圧ＶREFを生成することができる。
尚、ＭＯＳトランジスタＮ３のゲート電極におけるゲート幅ＷをＭＯＳトランジスタＮ２のゲート電極におけるゲート幅Ｗよりも大きくしておけば、ＭＯＳトランジスタＮ２に流れる電流Ｉ２が小さくて外部端子から直接モニタできないため、これを倍増したＭＯＳトランジスタＮ３を流れる電流Ｉ３により正確にモニタすることができる。
【００２０】
又、定電圧出力回路２は、ゲート電極が基準電圧生成回路１の引き出し線（基準電圧ＶREF）に接続され、且つソース電極が第２の電源電圧ＶSSに接続されたＮ型のＭＯＳトランジスタＮ４と、ゲート電極が基準電圧生成回路１の引き出し線（基準電圧ＶREF）に接続され、且つソース電極がＭＯＳトランジスタＮ４のドレイン電極に接続されたＮ型のＭＯＳトランジスタＮ５と、ソース電極に第１の電源電圧ＶDDが接続され、且つドレイン電極がＭＯＳトランジスタＮ５のドレイン電極に接続されたＰ型のＭＯＳトランジスタＰ３と、ソース電極に第１の電源電圧ＶDDが接続され、且つゲート電極がＭＯＳトランジスタＰ３のゲート電極に接続されると共に、ドレイン電極と同電位に接続したＰ型のＭＯＳトランジスタＰ４と、ソース電極に第１の電源電圧ＶDDが接続され、且つゲート電極がＭＯＳトランジスタＰ３のドレイン電極とＭＯＳトランジスタＮ５のドレイン電極との結線に接続されたＰ型のＭＯＳトランジスタＰ５と、ソース電極がＭＯＳトランジスタＮ５のソース電極及びＭＯＳトランジスタＮ４のドレイン電極に接続され、且つドレイン電極がＭＯＳトランジスタＰ４のドレイン電極に接続されたＮ型のＭＯＳトランジスタＮ６と、ソース電極がＭＯＳトランジスタＰ５のドレイン電極に接続され、且つゲート電極とドレイン電極とを同電位に接続したＰ型のＭＯＳトランジスタＰ６と、ゲート電極が基準電圧生成回路１の引き出し線（基準電圧ＶREF）に接続され、ソース電極が第２の電源電圧ＶSSに接続され、且つドレインがＭＯＳトランジスタＰ６のドレイン電極及びＭＯＳトランジスタＮ６のゲート電極に接続されたＮ型のＭＯＳトランジスタＮ７と、ＭＯＳトランジスタＰ５のドレイン電極及びＭＯＳトランジスタＰ６のソース電極の結線とＭＯＳトランジスタＰ５のゲート電極との間に介在させた容量端子Ｃと、を備えている。
【００２１】
この定電圧出力回路２において、ＭＯＳトランジスタＰ５のドレイン電極とＭＯＳトランジスタＰ６のソース電極との結線には、引き出し線が接続されており、この引き出し線の終端に位置する定電圧出力端子４から定電圧回路Ａの出力である定電圧が出力される。ＭＯＳトランジスタＮ４〜Ｎ７については、閾値電圧ＶｔｈがＭＯＳトランジスタＮ２、Ｎ３と同じ０．３５Ｖの低閾値電圧タイプのものとしている。
本実施形態に係る定電圧回路Ａの場合、基準電圧生成回路１では消費電力を低減する目的で基準電圧ＶREFをより低電圧なものとし、ＭＯＳトランジスタＮ１の発生電流Ｉ１を低電流化している。例えば、電流Ｉ１は１０ｎＡ程度で発生させる。
このとき、ＭＯＳトランジスタＰ１、Ｐ２から成るカレントミラー回路によって、ＭＯＳトランジスタＮ２に電流Ｉ２が流れるが、ＭＯＳトランジスタＮ２は弱反転領域で使用するため、ダイオード接続されたＭＯＳトランジスタＮ２は、ゲート電圧が低電圧の状態で駆動される。
【００２２】
ここで、ＭＯＳトランジスタＮ２において、ドレイン電極−ソース電極間の電圧Ｖｄｓが閾値電圧Ｖｔｈを下回り、０．１Ｖ程度となった場合、ＭＯＳトランジスタＮ２が弱反転領域の非飽和領域で動作する状態となる可能性がある。
このような事態を回避するため、低閾値電圧タイプのＭＯＳトランジスタＮ２については、ゲート電極におけるゲート長ＬをＰ型ＭＯＳトランジスタＰ１、Ｐ２のゲート電極におけるゲート長Ｌよりも１５倍以上大きくしている。上述したデプリーション型のＭＯＳトランジスタＮ１のゲート電極におけるゲート長Ｌは数ｍｍ程度の特大なものであり、ＭＯＳトランジスタＮ２のゲート電極におけるゲート長Ｌは数μｍ程度のものである。
【００２３】
図２は、ゲート長Ｌを増大させたＭＯＳトランジスタの構造例を示した模式図であり、同図（ａ）はその一例に関するもの、同図（ｂ）はその他例に関するものである。
図２（ａ）においては、ＭＯＳトランジスタのゲート電極におけるゲート長Ｌを大きくするために、ドレイン電極−ソース電極間に設置されるゲート電極として、ドレイン電極−ソース電極間の距離が短距離構造のＭＯＳトランジスタのゲート電極の場合と比べて２倍となっている。
【００２４】
図２（ｂ）においては、ＭＯＳトランジスタのゲート電極におけるゲート長Ｌをより大きくするために、２つのＭＯＳトランジスタを直列に接続した構造としている。具体的には、１段目のＭＯＳトランジスタのソース電極−ゲート電極−ドレイン電極の構造と、次段のＭＯＳトランジスタのソース電極−ゲート電極−ドレイン電極の構造とにおいて、１段目のＭＯＳトランジスタのドレイン電極と、次段のＭＯＳトランジスタのソース電極とを接続し、且つ互いのゲート電極を結線している。このような構造では、１段目のＭＯＳトランジスタのソース電極から次段のＭＯＳトランジスタのドレイン電極に至る経路において、ゲート電極の下部領域が２倍の距離となり、実質的にゲート長Ｌを大きくすることができる。
こうしたゲート長Ｌを大きくした構造のＭＯＳトランジスタを用いれば、ドレイン電極−ソース電極間の電位差がより大きくなり、ゲート電圧が閾値電圧Ｖｔｈを下回り、弱反転領域の非飽和領域で動作する事態を回避することができる。
【００２５】
尚、ＭＯＳトランジスタＮ２については、上述したようにゲート長ＬをＰ型ＭＯＳトランジスタＰ１、Ｐ２のゲート電極におけるゲート長Ｌよりも１５倍以上大きくし、且つゲート長Ｌとゲート幅Ｗとの関係をＬ／Ｗ≧１５とすることが望ましい。このようにＭＯＳトランジスタＮ２のゲート長Ｌやそれとゲート幅Ｗとの関係を注目し、基準電圧生成回路１における低電圧な基準電圧ＶREFの生成に際して低消費電流化が図られるようにすれば、定電圧回路Ａで低電圧な定電圧出力を得る上で有効となる。又、ＭＯＳトランジスタＮ２と対を成してカレントミラー回路を構成する各Ｎ型ＭＯＳトランジスタＮ３、Ｎ４、Ｎ７のゲート長Ｌについても、ＭＯＳトランジスタＰ１、Ｐ２のゲート長Ｌよりも増大させれば、定電圧回路Ａで低消費電流で低電圧な定電圧出力を得る上で一層有効となる。
【００２６】
次に、定電圧回路Ａの動作を説明する。
図１の基準電圧生成回路１において、ＭＯＳトランジスタＮ１は定電流源として動作し、電流Ｉ１が流れると、第１の電源電圧ＶDDからＭＯＳトランジスタＰ１に電流Ｉ１が流れると共に、カレントミラー回路を構成するＭＯＳトランジスタＰ２には、ＭＯＳトランジスタＰ１、Ｐ２のサイズ比によって決まる電流Ｉ２が流れる。
この電流Ｉ２によってＭＯＳトランジスタＮ２がオンの状態となり、ＭＯＳトランジスタＮ２のドレイン電極−ソース電極間に電流Ｉ２が流れるが、このとき、ＭＯＳトランジスタＮ２は、低いゲート電圧でオンの状態となり、ダイオード接続されているＭＯＳトランジスタＮ２においては、ドレイン電極−ソース電極間の電圧Ｖｄｓが低電圧値で発生する。
【００２７】
これにより、ＭＯＳトランジスタＮ２と対を成してカレントミラー回路を構成するＭＯＳトランジスタＮ３、Ｎ４、Ｎ７において、正常に電流が発生すると共に、ドレイン電極−ソース電極間の電圧Ｖｄｓを０．１Ｖ以上に維持することができる。
ＭＯＳトランジスタＮ３においては、トリム端子３から、ＭＯＳトランジスタＮ２とのサイズ比で決まる電流Ｉ３が流れ、ＭＯＳトランジスタＮ２の電流をモニタリングすることができる。
一方、ＭＯＳトランジスタＮ２のドレイン電極に接続されている引き出し線からは、基準電圧ＶREFが出力され、定電圧出力回路２のＭＯＳトランジスタＮ４、Ｎ５、Ｎ７のゲート電極にそれぞれ印加される。
【００２８】
ＭＯＳトランジスタＮ４は、ＭＯＳトランジスタＮ２と対を成してカレントミラー回路を構成し、差動増幅器を構成するＭＯＳトランジスタＰ３、Ｐ４、Ｎ５、Ｎ６から成る回路に流れる総電流量を決定する。
ＭＯＳトランジスタＮ５は、基準電圧ＶREFによってドレイン電極−ソース電極間に流れる電流Ｉｄｓを変化させるが、このとき流れる電流Ｉｄｓは、ＭＯＳトランジスタＮ６のゲート電圧との関係で異なるものとなる。即ち、ＭＯＳトランジスタＮ５、Ｎ６を流れる総電流量は、ＭＯＳトランジスタＮ４によって決定され、ＭＯＳトランジスタＮ５、Ｎ６のそれぞれのゲート電圧に印加される電圧によって、各ＭＯＳトランジスタＮ５、Ｎ６に流れる電流の比が決定される。
【００２９】
このように決定された電流ＩｄｓがＭＯＳトランジスタＮ５に流れ、ＭＯＳトランジスタＮ５のドレイン電極には、この電流Ｉｄｓによる電圧値が現れる。
そして、この電圧値は、次段の増幅用トランジスタであるＭＯＳトランジスタＰ５のゲート電圧に印加され、ＭＯＳトランジスタＰ５によって増幅された電圧値（ＭＯＳトランジスタＰ５のドレイン電圧）が定電圧出力端子４から出力される。
ここで、ＭＯＳトランジスタＰ５、Ｐ６、Ｎ７からなる部分は電流経路を構成するが、ＭＯＳトランジスタＮ７のドレイン電極−ソース電極間の電圧Ｖｄｓ、ＭＯＳトランジスタＰ６のドレイン電極−ソース電極間の電圧Ｖｄｓはほぼ一定であり、ＭＯＳトランジスタＰ５のドレイン電極−ソース電極間の電圧Ｖｄｓがゲート電圧によって変化されることにより、この電流経路における各部の電圧値が変化する。
【００３０】
そして、ＭＯＳトランジスタＮ７のドレイン電極からＭＯＳトランジスタＮ６のゲート電極には、電圧値がフィードバックされており、この電圧値によってＭＯＳトランジスタＮ５、Ｎ６に流れる電流が変化し、定常の状態においては、これらＭＯＳトランジスタＮ５、Ｎ６に流れる電流が安定して、定電圧出力端子４から出力される低い電圧が定電圧となる。
【００３１】
以上のように、本実施形態に係る定電圧回路Ａは、閾値電圧Ｖｔｈが極小でゲート長Ｌが特大のデプリーション型のＮ型ＭＯＳトランジスタＮ１を用いて低電流を作り出し、基準電圧ＶREFを発生するＮ型ＭＯＳトランジスタＮ２、これと対を成してカレントミラー回路を構成する各Ｎ型ＭＯＳトランジスタＮ３、Ｎ４、Ｎ７、及びその他の各Ｎ型ＭＯＳトランジスタＮ５、Ｎ６の何れについても低閾値電圧タイプとし、且つＭＯＳトランジスタＮ２、Ｎ３、Ｎ４、Ｎ７のゲート電極におけるゲート長ＬをＭＯＳトランジスタＰ１、Ｐ２のゲート電極におけるゲート長Ｌよりも増大させている。これにより、各Ｎ型ＭＯＳトランジスタＮ２〜Ｎ７のドレイン電極−ソース電極間の電圧Ｖｄｓが０．１Ｖ以上の飽和領域で動作する電圧値を保ち、所望の低い基準電圧ＶREFを発生させることができ、カレントミラー回路を構成する際に正常動作させることが可能となる。
【００３２】
即ち、本発明によれば、低消費電流で低電圧な定電圧を安定して得られる定電圧回路Ａを実現することができる。
尚、本実施形態では、ＭＯＳトランジスタＮ２、及びこれと対を成してカレントミラー回路を構成する各Ｎ型ＭＯＳトランジスタＮ３、Ｎ４、Ｎ７のゲート長ＬをＭＯＳトランジスタＰ１、Ｐ２のゲート長Ｌよりも増大させるものとして説明したが、これらについて、ＭＯＳトランジスタＮ２におけるドレイン電極−ソース電極間の電圧Ｖｄｓが一定の値となれば、カレントミラー回路を正常に動作させることができ、適切な基準電圧ＶREFを発生させることが可能となるため、低コストで課題を解決するためには、ＭＯＳトランジスタＮ２についてのみ、ゲート長Ｌを増大させることも可能である。
【符号の説明】
【００３３】
Ａ 定電圧回路、１ 基準電圧生成回路、２ 定電圧出力回路、３ トリム端子、４ 定電圧出力端子
【技術分野】
【０００１】
本発明は、レギュレータ用の定電圧回路に関する。
【背景技術】
【０００２】
従来、この種の定電圧回路に適用される定電流回路としては、例えばソース電極に第１の電源電圧（正極電源）ＶDDが接続され、且つゲート電極とドレイン電極とを同電位に接続した一方のＰ型ＭＯＳトランジスタを定電流源と直列に接続することにより、第１の電源電圧ＶDDと接続点との間に閾値電圧に依存したバイアス電圧を得て他方のＰ型ＭＯＳトランジスタ（同様にソース電極は第１の電源電圧ＶDDに接続される）のゲート電極に印加し、カレントミラー回路を成す一対のＮ型ＭＯＳトランジスタが他方のＰ型ＭＯＳトランジスタで得られた定電流を被駆動回路へ供給する構成のもの（特許文献１参照）が挙げられる。
【０００３】
この定電流回路を定電圧回路に適用する場合、定電流源に代えてゲート電極とソース電極とを同電位に接続した別のＮ型ＭＯＳトランジスタのドレイン電極を一方のＰ型ＭＯＳトランジスタのドレイン電極に接続すると共に、ソース電極を第２の電源電圧ＶSSに接続した構成にすることが可能である。この場合、他方のＰ型ＭＯＳトランジスタとドレイン電極同士が接続されたＮ型ＭＯＳトランジスタとの結線から、引き出し線を引き出して基準電圧ＶREFを得ることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−１２８０６７号公報（第４頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述した特許文献１に係る定電圧回路用の定電流回路の場合、例えばカレントミラー回路を成す一対のＮ型ＭＯＳトランジスタが使用条件によって意図した通りに動作しなくなる場合がある。
一般にＭＯＳトランジスタでは、ゲート電極−ソース電極間の電圧Ｖｇｓを閾値電圧Ｖｔｈ未満で動作させる場合を弱反転領域にあり、ゲート電極−ソース電極間の電圧Ｖｇｓを閾値電圧Ｖｔｈ以上で動作させる場合を強反転領域にあるとみなすことができる。又、ドレイン電極−ソース電極間の電圧Ｖｄｓを凡そ０．１Ｖ未満で動作させた場合はダイオード接続の有無に拘らず線形領域にあり、ドレイン電極−ソース電極間の電圧Ｖｄｓを凡そ０．１Ｖ以上で動作させた場合は飽和領域にあるとみなすことができる。
【０００６】
上述した定電流回路におけるカレントミラー回路を成す一対のＮ型ＭＯＳトランジスタの場合、飽和領域で使用した場合に正常動作するものであるため、低閾値電圧タイプのものを用いた場合に弱反転領域の非飽和領域で動作すると、特にダイオード接続された一方のものについては、使用条件によってはドレイン電極−ソース電極間の電圧Ｖｄｓが０．１Ｖ未満になること（閾値電圧Ｖｔｈは高温条件下で低下することが知られている）があり、こうした場合には他方のものが正常に動作せず、カレントミラー回路が意図した通りに動作しなくなってしまうという問題がある。
【０００７】
即ち、カレントミラー回路におけるダイオード接続された一方のＮ型ＭＯＳトランジスタについては、飽和領域の０．１Ｖを超えたドレイン電極−ソース電極間の電圧Ｖｄｓを保持して使用しないと、カレントミラー回路が正常動作しないことになる。それ故、現状の定電流回路では、低閾値電圧タイプのＭＯＳトランジスタを用いるとドレイン電極−ソース電極間の電圧Ｖｄｓが０．１Ｖ未満になることを完全には阻止できず、係る定電流回路を定電圧回路として構成した場合には、低消費電流で低電圧な定電圧を安定して得ることができない。
そこで、本発明の技術的課題は、低消費電流で低電圧な定電圧を安定して得られる定電圧回路を提供することにある。
【課題を解決するための手段】
【０００８】
上記技術的課題を解決するための第１の発明は、
ソース電極に第１の電源電圧が接続され、且つゲート電極とドレイン電極とを同電位に接続した第１のＰ型ＭＯＳトランジスタ（例えば、図１のＭＯＳトランジスタＰ１）と、
ソース電極に第１の電源電圧が接続され、且つゲート電極が前記第１のＰ型ＭＯＳトランジスタのゲート電極及びドレイン電極に接続された第２のＰ型ＭＯＳトランジスタ（例えば、図１のＭＯＳトランジスタＰ２）と、
ソース電極に第２の電源電圧が接続され、且つゲート電極とソース電極とを同電位に接続し、ドレイン電極が第１のＰ型ＭＯＳトランジスタのドレイン電極に接続された第１のＮ型ＭＯＳトランジスタ（例えば、図１のＭＯＳトランジスタＮ１）と、
ソース電極に第２の電源電圧が接続され、且つゲート電極とドレイン電極とを同電位に接続し、ドレイン電極が前記第２のＰ型ＭＯＳトランジスタのドレイン電極に接続された第２のＮ型ＭＯＳトランジスタ（例えば、図１のＭＯＳトランジスタＮ２）と、
ソース電極に第２の電源電圧が接続され、且つゲート電極が前記第２のＮ型ＭＯＳトランジスタのドレイン電極に接続され、ドレイン電極がトリム端子（例えば、図１のトリム端子３）に接続された第３のＮ型ＭＯＳトランジスタ（例えば、図１のＭＯＳトランジスタＮ３）と、を備えて構成され、
前記第２のＰ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタとにおけるドレイン電極同士の結線に対する接続引き出し線から基準電圧を生成出力する基準電圧生成回路（例えば、図１の基準電圧生成回路１）を含み、
前記第１のＮ型ＭＯＳトランジスタは、閾値電圧が極小のデプリーション型であると共に、ゲート長が前記第２のＮ型ＭＯＳトランジスタのゲート長よりも大きく、
前記第２のＮ型ＭＯＳトランジスタは、前記第１のＮ型ＭＯＳトランジスタよりも閾値電圧が高い低閾値電圧タイプであると共に、ゲート長が前記第１のＰ型ＭＯＳトランジスタ及び前記第２のＰ型ＭＯＳトランジスタのゲート長の１５倍以上大きく、
前記第３のＮ型ＭＯＳトランジスタの閾値電圧は、前記第２のＮ型ＭＯＳトランジスタの閾値電圧と同じであり、
前記トリム端子は、前記第３のＮ型ＭＯＳトランジスタのドレイン電極へ所定の電圧値を印加することにより、前記第２のＰ型ＭＯＳトランジスタのソース電極−ドレイン電極間、並びに前記第２のＮ型ＭＯＳトランジスタのドレイン電極−ソース電極間を流れる電流をモニタするものであることを特徴とする定電圧回路である。
【０００９】
このような構成により、閾値電圧Ｖｔｈが極小でゲート長が特大のデプリーション型の第１のＭＯＳトランジスタに対し、それよりも閾値電圧Ｖｔｈが大きい低閾値電圧タイプの基準電圧ＶREFを発生する第２のＮ型ＭＯＳトランジスタのゲート長を第１のＰ型ＭＯＳトランジスタ及び第２のＰ型ＭＯＳトランジスタＰ２のゲート長Ｌの１５倍以上大きくし、且つＭＯＳトランジスタＮ２と対を成してカレントミラー回路を構成する第３のＮ型ＭＯＳトランジスタについても同等な低閾値電圧タイプを用いているため、第１のＮ型ＭＯＳトランジスタで低電流を作り出し、第２のＮ型ＭＯＳトランジスタで低電圧な基準電圧ＶREFを発生する際、第３のＮ型ＭＯＳトランジスタを介して第２のＮ型ＭＯＳトランジスタに流れる電流を適切に検出でき、第２のＮ型ＭＯＳトランジスタのドレイン電極−ソース電極間の電圧Ｖｄｓを０．１Ｖ以上に維持できると共に、第３のＮ型ＭＯＳトランジスタのドレイン電極−ソース電極間の電圧Ｖｄｓについてはトリム端子への電圧印加により０．１Ｖ超過にでき、各Ｎ型ＭＯＳトランジスタのドレイン電極−ソース電極間の電圧Ｖｄｓが飽和領域で動作する電圧値を保つことができる。
この結果、各Ｎ型ＭＯＳトランジスタに低閾値電圧タイプのものを用いているにも拘らず、ドレイン電極−ソース電極間の電圧Ｖｄｓが飽和領域で安定して動作するため、弱反転領域における非飽和領域で動作される状態が回避され、所望の低い基準電圧を発生させることができ、カレントミラー回路を構成する際に正常動作させることが可能となる。
【００１０】
又、第２の発明は、
前記第３のＮ型ＭＯＳトランジスタのゲート幅は、前記第２のＮ型ＭＯＳトランジスタのゲート幅よりも大きいことを特徴とする定電圧回路である。
このような構成により、基準電圧生成回路において、基準電圧を発生する第２のＮ型ＭＯＳトランジスタに流れる電流が小さくて外部端子から直接モニタできないため、これを倍増した第３のＮ型ＭＯＳトランジスタを流れる電流により正確にモニタすることができる。
【００１１】
更に、第３の発明は、
ゲート電極が前記基準電圧に接続され、且つソース電極が第２の電源電圧に接続された第４のＮ型ＭＯＳトランジスタ（例えば、図１のＭＯＳトランジスタＮ４）と、
ゲート電極が前記基準電圧に接続され、且つソース電極が前記第４のＮ型ＭＯＳトランジスタのドレイン電極に接続された第５のＮ型ＭＯＳトランジスタ（例えば、図１のＭＯＳトランジスタＮ５）と、
ソース電極に第１の電源電圧が接続され、且つドレイン電極が前記第５のＮ型ＭＯＳトランジスタのドレイン電極に接続された第３のＰ型ＭＯＳトランジスタ（例えば、図１のＭＯＳトランジスタＰ３）と、
ソース電極に第１の電源電圧が接続され、且つゲート電極が前記第３のＰ型ＭＯＳトランジスタのゲート電極に接続されると共に、ドレイン電極と同電位に接続した第４のＰ型ＭＯＳトランジスタ（例えば、図１のＭＯＳトランジスタＰ４）と、
ソース電極に第１の電源電圧が接続され、且つゲート電極が前記第３のＰ型ＭＯＳトランジスタのドレイン電極と前記第５のＮ型ＭＯＳトランジスタのドレイン電極との結線に接続された第５のＰ型ＭＯＳトランジスタ（例えば、図１のＭＯＳトランジスタＰ５）と、
ソース電極が前記第５のＮ型ＭＯＳトランジスタのソース電極及び前記第４のＮ型ＭＯＳトランジスタのドレイン電極に接続され、且つドレイン電極が前記第４のＰ型ＭＯＳトランジスタのドレイン電極に接続された第６のＮ型ＭＯＳトランジスタ（例えば、図１のＭＯＳトランジスタＮ６）と、
ソース電極が前記第５のＰ型ＭＯＳトランジスタのドレイン電極に接続され、且つゲート電極とドレイン電極とを同電位に接続した第６のＰ型ＭＯＳトランジスタ（例えば、図１のＭＯＳトランジスタＰ６）と、
ゲート電極が前記基準電圧に接続され、ソース電極が第２の電源電圧に接続され、且つドレインが前記第６のＰ型ＭＯＳトランジスタのドレイン電極及び前記第６のＮ型ＭＯＳトランジスタのゲート電極に接続された第７のＮ型ＭＯＳトランジスタ（例えば、図１のＭＯＳトランジスタＮ７）と、を備えて構成され、
前記第４のＮ型ＭＯＳトランジスタ、前記第５のＮ型ＭＯＳトランジスタ、前記第６のＮ型ＭＯＳトランジスタ、及び前記第７のＮ型ＭＯＳトランジスタの閾値電圧は、それぞれ前記第２のＮ型ＭＯＳトランジスタの閾値電圧と同じであり、
前記第５のＰ型ＭＯＳトランジスタのドレイン電極と前記第６のＰ型ＭＯＳトランジスタのソース電極との結線に対する接続引き出し線から定電圧を出力する定電圧出力回路を（例えば、図１の定電圧出力回路２）含むことを特徴とする定電圧回路である。
【００１２】
このような構成により、基準電圧生成回路によって低消費電流で生成された低電圧な基準電圧を用いて差動増幅により定電圧を出力するとき、定電圧出力回路におけるＭＯＳトランジスタを低閾値電圧で駆動できるため、低電圧な定電圧を安定して得ることが可能となる。
即ち、本発明によれば、低消費電流で低電圧な基準電圧を生成する定電圧回路を実現することができる。
【００１３】
加えて、第４の発明は、
前記第２のＮ型ＭＯＳトランジスタは、ゲート幅に対するゲート長の比を示すゲート長／ゲート幅が１５以上であることを特徴とする定電圧回路である。
このような構成により、基準電圧生成回路における低電圧な基準電圧の生成に際して的確に低消費電流化が図られる。
【００１４】
又、第５の発明は、
前記第２のＮ型ＭＯＳトランジスタのゲート長は、前記第６のＮ型ＭＯＳトランジスタ及び前記第７のＮ型ＭＯＳトランジスタのゲート長の１５倍以上であることを特徴とする定電圧回路である。
このような構成により、基準電圧生成回路における低電圧な基準電圧の生成に際して一層低消費電流化が図られるため、定電圧回路において、低消費電流で低電圧な定電圧出力を得る上で有効となる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態に係る定電圧回路Ａの基本構成を示した回路図である。
【図２】ゲート長Ｌを増大させたＭＯＳトランジスタの構造例を示した模式図であり、（ａ）はその一例に関するもの、（ｂ）はその他例に関するものである。
【発明を実施するための形態】
【００１６】
以下、図を参照して本発明に係る定電圧回路の実施形態を説明する。
図１は、本発明の実施形態に係る定電圧回路Ａの基本構成を示した回路図である。ここでの定電圧回路Ａは、低電圧な基準電圧ＶREFを生成出力する基準電圧生成回路１と、この基準電圧ＶREFを用いて差動増幅により定電圧を出力する定電圧出力回路２とから構成される。このうち、基準電圧生成回路１は、ソース電極に第１の電源電圧ＶDDが接続され、且つゲート電極とドレイン電極とを同電位に接続したＰ型のＭＯＳトランジスタＰ１と、ソース電極に第１の電源電圧ＶDDが接続され、且つゲート電極がＭＯＳトランジスタＰ１のゲート電極及びドレイン電極に接続されたＰ型のＭＯＳトランジスタＰ２と、ソース電極に第２の電源電圧ＶSSが接続され、且つゲート電極とソース電極とを同電位に接続し、ドレイン電極がＭＯＳトランジスタＰ１のドレイン電極に接続されたＮ型のＭＯＳトランジスタＮ１と、ソース電極に第２の電源電圧ＶSSが接続され、且つゲート電極とドレイン電極とを同電位に接続し、ドレイン電極がＭＯＳトランジスタＰ２のドレイン電極に接続されたＮ型のＭＯＳトランジスタＮ２と、ソース電極に第２の電源電圧ＶSSが接続され、且つゲート電極がＮ型ＭＯＳトランジスタＮ２のドレイン電極に接続され、ドレイン電極がトリム端子３に接続されたＮ型のＭＯＳトランジスタＮ３と、を備えている。
【００１７】
この基準電圧生成回路１において、ＭＯＳトランジスタＰ２とＭＯＳトランジスタＮ２とにおけるドレイン電極同士の結線には、引き出し線が接続されており、この引き出し線から基準電圧ＶREFが出力される。
細部について説明すれば、ＭＯＳトランジスタＮ１は、閾値電圧Ｖｔｈが０Ｖ以下の極小のデプリーション型であると共に、ゲート電極におけるソース電極−ドレイン電極間の距離を示すゲート長ＬがＭＯＳトランジスタＮ２のゲート長Ｌよりも大きく、定電流源としてドレイン電極−ソース電極間に微弱な電流Ｉ１が流れる。基準電圧ＶREFを発生するＭＯＳトランジスタＮ２は、ＭＯＳトランジスタＮ１よりも閾値電圧Ｖｔｈが高く、例えば０．３５Ｖの低閾値電圧タイプである。又、ＭＯＳトランジスタＮ２は、ゲート長ＬがＭＯＳトランジスタＰ１、Ｐ２のゲート長Ｌの１５倍以上大きくなっている。更に、ＭＯＳトランジスタＮ２と対を成してカレントミラー回路を構成するＭＯＳトランジスタＮ３の閾値電圧Ｖｔｈは、ＭＯＳトランジスタＮ２の閾値電圧Ｖｔｈと同じである。トリム端子３は、ＭＯＳトランジスタＮ３のドレイン電極へ所定の電圧値を印加することにより、ＭＯＳトランジスタＰ２のソース電極−ドレイン電極間、並びにＭＯＳトランジスタＮ２のドレイン電極−ソース電極間を流れる電流Ｉ２をモニタするものである。即ち、トリム端子３は、ＭＯＳトランジスタＮ３を流れる電流Ｉ３によって、ＭＯＳトランジスタＮ２に流れる電流Ｉ２をモニタするためのものであり、電流モニタ用の電圧（例えば１Ｖ程度）が印加されている。
【００１８】
この基準電圧生成回路１では、閾値電圧Ｖｔｈが極小でゲート長Ｌが特大のデプリーション型のＭＯＳトランジスタＮ１に対し、それよりも閾値電圧Ｖｔｈが大きい低閾値電圧タイプの基準電圧ＶREFを発生するＭＯＳトランジスタＮ２のゲート長ＬをＭＯＳトランジスタＰ１、Ｐ２のゲート長Ｌの１５倍以上大きくし、且つＭＯＳトランジスタＮ２と対を成してカレントミラー回路を構成するＭＯＳトランジスタＮ３についても同等な低閾値電圧タイプを用いている。このため、ＭＯＳトランジスタＮ１で低電流を作り出し、ＭＯＳトランジスタＮ２で低電圧な基準電圧ＶREFを発生する際、ＭＯＳトランジスタＮ３を介してＭＯＳトランジスタＮ２に流れる電流を適切に検出でき、ＭＯＳトランジスタＮ２のドレイン電極−ソース電極間の電圧Ｖｄｓを０．１Ｖ以上に維持できると共に、ＭＯＳトランジスタＮ３のドレイン電極−ソース電極間の電圧Ｖｄｓはトリム端子３に１Ｖの電圧が印加されているために０．１Ｖ超過となり、各Ｎ型ＭＯＳトランジスタＮ２、Ｎ３のドレイン電極−ソース電極間の電圧Ｖｄｓが飽和領域で動作する電圧値を保つことができる。
【００１９】
この結果、ＭＯＳトランジスタＮ２、Ｎ３に低閾値電圧タイプのものを用いているにも拘らず、各Ｎ型ＭＯＳトランジスタＮ２、Ｎ３のドレイン電極−ソース電極間の電圧Ｖｄｓが飽和領域で安定して動作するため、弱反転領域における非飽和領域で動作される状態が回避され、所望の低い基準電圧ＶREFを発生させることができ、しかもカレントミラー回路を構成する際に正常動作させることが可能となる。従って、この基準電圧生成回路１の場合、低消費電流で低電圧な基準電圧ＶREFを生成することができる。
尚、ＭＯＳトランジスタＮ３のゲート電極におけるゲート幅ＷをＭＯＳトランジスタＮ２のゲート電極におけるゲート幅Ｗよりも大きくしておけば、ＭＯＳトランジスタＮ２に流れる電流Ｉ２が小さくて外部端子から直接モニタできないため、これを倍増したＭＯＳトランジスタＮ３を流れる電流Ｉ３により正確にモニタすることができる。
【００２０】
又、定電圧出力回路２は、ゲート電極が基準電圧生成回路１の引き出し線（基準電圧ＶREF）に接続され、且つソース電極が第２の電源電圧ＶSSに接続されたＮ型のＭＯＳトランジスタＮ４と、ゲート電極が基準電圧生成回路１の引き出し線（基準電圧ＶREF）に接続され、且つソース電極がＭＯＳトランジスタＮ４のドレイン電極に接続されたＮ型のＭＯＳトランジスタＮ５と、ソース電極に第１の電源電圧ＶDDが接続され、且つドレイン電極がＭＯＳトランジスタＮ５のドレイン電極に接続されたＰ型のＭＯＳトランジスタＰ３と、ソース電極に第１の電源電圧ＶDDが接続され、且つゲート電極がＭＯＳトランジスタＰ３のゲート電極に接続されると共に、ドレイン電極と同電位に接続したＰ型のＭＯＳトランジスタＰ４と、ソース電極に第１の電源電圧ＶDDが接続され、且つゲート電極がＭＯＳトランジスタＰ３のドレイン電極とＭＯＳトランジスタＮ５のドレイン電極との結線に接続されたＰ型のＭＯＳトランジスタＰ５と、ソース電極がＭＯＳトランジスタＮ５のソース電極及びＭＯＳトランジスタＮ４のドレイン電極に接続され、且つドレイン電極がＭＯＳトランジスタＰ４のドレイン電極に接続されたＮ型のＭＯＳトランジスタＮ６と、ソース電極がＭＯＳトランジスタＰ５のドレイン電極に接続され、且つゲート電極とドレイン電極とを同電位に接続したＰ型のＭＯＳトランジスタＰ６と、ゲート電極が基準電圧生成回路１の引き出し線（基準電圧ＶREF）に接続され、ソース電極が第２の電源電圧ＶSSに接続され、且つドレインがＭＯＳトランジスタＰ６のドレイン電極及びＭＯＳトランジスタＮ６のゲート電極に接続されたＮ型のＭＯＳトランジスタＮ７と、ＭＯＳトランジスタＰ５のドレイン電極及びＭＯＳトランジスタＰ６のソース電極の結線とＭＯＳトランジスタＰ５のゲート電極との間に介在させた容量端子Ｃと、を備えている。
【００２１】
この定電圧出力回路２において、ＭＯＳトランジスタＰ５のドレイン電極とＭＯＳトランジスタＰ６のソース電極との結線には、引き出し線が接続されており、この引き出し線の終端に位置する定電圧出力端子４から定電圧回路Ａの出力である定電圧が出力される。ＭＯＳトランジスタＮ４〜Ｎ７については、閾値電圧ＶｔｈがＭＯＳトランジスタＮ２、Ｎ３と同じ０．３５Ｖの低閾値電圧タイプのものとしている。
本実施形態に係る定電圧回路Ａの場合、基準電圧生成回路１では消費電力を低減する目的で基準電圧ＶREFをより低電圧なものとし、ＭＯＳトランジスタＮ１の発生電流Ｉ１を低電流化している。例えば、電流Ｉ１は１０ｎＡ程度で発生させる。
このとき、ＭＯＳトランジスタＰ１、Ｐ２から成るカレントミラー回路によって、ＭＯＳトランジスタＮ２に電流Ｉ２が流れるが、ＭＯＳトランジスタＮ２は弱反転領域で使用するため、ダイオード接続されたＭＯＳトランジスタＮ２は、ゲート電圧が低電圧の状態で駆動される。
【００２２】
ここで、ＭＯＳトランジスタＮ２において、ドレイン電極−ソース電極間の電圧Ｖｄｓが閾値電圧Ｖｔｈを下回り、０．１Ｖ程度となった場合、ＭＯＳトランジスタＮ２が弱反転領域の非飽和領域で動作する状態となる可能性がある。
このような事態を回避するため、低閾値電圧タイプのＭＯＳトランジスタＮ２については、ゲート電極におけるゲート長ＬをＰ型ＭＯＳトランジスタＰ１、Ｐ２のゲート電極におけるゲート長Ｌよりも１５倍以上大きくしている。上述したデプリーション型のＭＯＳトランジスタＮ１のゲート電極におけるゲート長Ｌは数ｍｍ程度の特大なものであり、ＭＯＳトランジスタＮ２のゲート電極におけるゲート長Ｌは数μｍ程度のものである。
【００２３】
図２は、ゲート長Ｌを増大させたＭＯＳトランジスタの構造例を示した模式図であり、同図（ａ）はその一例に関するもの、同図（ｂ）はその他例に関するものである。
図２（ａ）においては、ＭＯＳトランジスタのゲート電極におけるゲート長Ｌを大きくするために、ドレイン電極−ソース電極間に設置されるゲート電極として、ドレイン電極−ソース電極間の距離が短距離構造のＭＯＳトランジスタのゲート電極の場合と比べて２倍となっている。
【００２４】
図２（ｂ）においては、ＭＯＳトランジスタのゲート電極におけるゲート長Ｌをより大きくするために、２つのＭＯＳトランジスタを直列に接続した構造としている。具体的には、１段目のＭＯＳトランジスタのソース電極−ゲート電極−ドレイン電極の構造と、次段のＭＯＳトランジスタのソース電極−ゲート電極−ドレイン電極の構造とにおいて、１段目のＭＯＳトランジスタのドレイン電極と、次段のＭＯＳトランジスタのソース電極とを接続し、且つ互いのゲート電極を結線している。このような構造では、１段目のＭＯＳトランジスタのソース電極から次段のＭＯＳトランジスタのドレイン電極に至る経路において、ゲート電極の下部領域が２倍の距離となり、実質的にゲート長Ｌを大きくすることができる。
こうしたゲート長Ｌを大きくした構造のＭＯＳトランジスタを用いれば、ドレイン電極−ソース電極間の電位差がより大きくなり、ゲート電圧が閾値電圧Ｖｔｈを下回り、弱反転領域の非飽和領域で動作する事態を回避することができる。
【００２５】
尚、ＭＯＳトランジスタＮ２については、上述したようにゲート長ＬをＰ型ＭＯＳトランジスタＰ１、Ｐ２のゲート電極におけるゲート長Ｌよりも１５倍以上大きくし、且つゲート長Ｌとゲート幅Ｗとの関係をＬ／Ｗ≧１５とすることが望ましい。このようにＭＯＳトランジスタＮ２のゲート長Ｌやそれとゲート幅Ｗとの関係を注目し、基準電圧生成回路１における低電圧な基準電圧ＶREFの生成に際して低消費電流化が図られるようにすれば、定電圧回路Ａで低電圧な定電圧出力を得る上で有効となる。又、ＭＯＳトランジスタＮ２と対を成してカレントミラー回路を構成する各Ｎ型ＭＯＳトランジスタＮ３、Ｎ４、Ｎ７のゲート長Ｌについても、ＭＯＳトランジスタＰ１、Ｐ２のゲート長Ｌよりも増大させれば、定電圧回路Ａで低消費電流で低電圧な定電圧出力を得る上で一層有効となる。
【００２６】
次に、定電圧回路Ａの動作を説明する。
図１の基準電圧生成回路１において、ＭＯＳトランジスタＮ１は定電流源として動作し、電流Ｉ１が流れると、第１の電源電圧ＶDDからＭＯＳトランジスタＰ１に電流Ｉ１が流れると共に、カレントミラー回路を構成するＭＯＳトランジスタＰ２には、ＭＯＳトランジスタＰ１、Ｐ２のサイズ比によって決まる電流Ｉ２が流れる。
この電流Ｉ２によってＭＯＳトランジスタＮ２がオンの状態となり、ＭＯＳトランジスタＮ２のドレイン電極−ソース電極間に電流Ｉ２が流れるが、このとき、ＭＯＳトランジスタＮ２は、低いゲート電圧でオンの状態となり、ダイオード接続されているＭＯＳトランジスタＮ２においては、ドレイン電極−ソース電極間の電圧Ｖｄｓが低電圧値で発生する。
【００２７】
これにより、ＭＯＳトランジスタＮ２と対を成してカレントミラー回路を構成するＭＯＳトランジスタＮ３、Ｎ４、Ｎ７において、正常に電流が発生すると共に、ドレイン電極−ソース電極間の電圧Ｖｄｓを０．１Ｖ以上に維持することができる。
ＭＯＳトランジスタＮ３においては、トリム端子３から、ＭＯＳトランジスタＮ２とのサイズ比で決まる電流Ｉ３が流れ、ＭＯＳトランジスタＮ２の電流をモニタリングすることができる。
一方、ＭＯＳトランジスタＮ２のドレイン電極に接続されている引き出し線からは、基準電圧ＶREFが出力され、定電圧出力回路２のＭＯＳトランジスタＮ４、Ｎ５、Ｎ７のゲート電極にそれぞれ印加される。
【００２８】
ＭＯＳトランジスタＮ４は、ＭＯＳトランジスタＮ２と対を成してカレントミラー回路を構成し、差動増幅器を構成するＭＯＳトランジスタＰ３、Ｐ４、Ｎ５、Ｎ６から成る回路に流れる総電流量を決定する。
ＭＯＳトランジスタＮ５は、基準電圧ＶREFによってドレイン電極−ソース電極間に流れる電流Ｉｄｓを変化させるが、このとき流れる電流Ｉｄｓは、ＭＯＳトランジスタＮ６のゲート電圧との関係で異なるものとなる。即ち、ＭＯＳトランジスタＮ５、Ｎ６を流れる総電流量は、ＭＯＳトランジスタＮ４によって決定され、ＭＯＳトランジスタＮ５、Ｎ６のそれぞれのゲート電圧に印加される電圧によって、各ＭＯＳトランジスタＮ５、Ｎ６に流れる電流の比が決定される。
【００２９】
このように決定された電流ＩｄｓがＭＯＳトランジスタＮ５に流れ、ＭＯＳトランジスタＮ５のドレイン電極には、この電流Ｉｄｓによる電圧値が現れる。
そして、この電圧値は、次段の増幅用トランジスタであるＭＯＳトランジスタＰ５のゲート電圧に印加され、ＭＯＳトランジスタＰ５によって増幅された電圧値（ＭＯＳトランジスタＰ５のドレイン電圧）が定電圧出力端子４から出力される。
ここで、ＭＯＳトランジスタＰ５、Ｐ６、Ｎ７からなる部分は電流経路を構成するが、ＭＯＳトランジスタＮ７のドレイン電極−ソース電極間の電圧Ｖｄｓ、ＭＯＳトランジスタＰ６のドレイン電極−ソース電極間の電圧Ｖｄｓはほぼ一定であり、ＭＯＳトランジスタＰ５のドレイン電極−ソース電極間の電圧Ｖｄｓがゲート電圧によって変化されることにより、この電流経路における各部の電圧値が変化する。
【００３０】
そして、ＭＯＳトランジスタＮ７のドレイン電極からＭＯＳトランジスタＮ６のゲート電極には、電圧値がフィードバックされており、この電圧値によってＭＯＳトランジスタＮ５、Ｎ６に流れる電流が変化し、定常の状態においては、これらＭＯＳトランジスタＮ５、Ｎ６に流れる電流が安定して、定電圧出力端子４から出力される低い電圧が定電圧となる。
【００３１】
以上のように、本実施形態に係る定電圧回路Ａは、閾値電圧Ｖｔｈが極小でゲート長Ｌが特大のデプリーション型のＮ型ＭＯＳトランジスタＮ１を用いて低電流を作り出し、基準電圧ＶREFを発生するＮ型ＭＯＳトランジスタＮ２、これと対を成してカレントミラー回路を構成する各Ｎ型ＭＯＳトランジスタＮ３、Ｎ４、Ｎ７、及びその他の各Ｎ型ＭＯＳトランジスタＮ５、Ｎ６の何れについても低閾値電圧タイプとし、且つＭＯＳトランジスタＮ２、Ｎ３、Ｎ４、Ｎ７のゲート電極におけるゲート長ＬをＭＯＳトランジスタＰ１、Ｐ２のゲート電極におけるゲート長Ｌよりも増大させている。これにより、各Ｎ型ＭＯＳトランジスタＮ２〜Ｎ７のドレイン電極−ソース電極間の電圧Ｖｄｓが０．１Ｖ以上の飽和領域で動作する電圧値を保ち、所望の低い基準電圧ＶREFを発生させることができ、カレントミラー回路を構成する際に正常動作させることが可能となる。
【００３２】
即ち、本発明によれば、低消費電流で低電圧な定電圧を安定して得られる定電圧回路Ａを実現することができる。
尚、本実施形態では、ＭＯＳトランジスタＮ２、及びこれと対を成してカレントミラー回路を構成する各Ｎ型ＭＯＳトランジスタＮ３、Ｎ４、Ｎ７のゲート長ＬをＭＯＳトランジスタＰ１、Ｐ２のゲート長Ｌよりも増大させるものとして説明したが、これらについて、ＭＯＳトランジスタＮ２におけるドレイン電極−ソース電極間の電圧Ｖｄｓが一定の値となれば、カレントミラー回路を正常に動作させることができ、適切な基準電圧ＶREFを発生させることが可能となるため、低コストで課題を解決するためには、ＭＯＳトランジスタＮ２についてのみ、ゲート長Ｌを増大させることも可能である。
【符号の説明】
【００３３】
Ａ 定電圧回路、１ 基準電圧生成回路、２ 定電圧出力回路、３ トリム端子、４ 定電圧出力端子
【特許請求の範囲】
【請求項１】
ソース電極に第１の電源電圧が接続され、且つゲート電極とドレイン電極とを同電位に接続した第１のＰ型ＭＯＳトランジスタと、
ソース電極に第１の電源電圧が接続され、且つゲート電極が前記第１のＰ型ＭＯＳトランジスタのゲート電極及びドレイン電極に接続された第２のＰ型ＭＯＳトランジスタと、
ソース電極に第２の電源電圧が接続され、且つゲート電極とソース電極とを同電位に接続し、ドレイン電極が第１のＰ型ＭＯＳトランジスタのドレイン電極に接続された第１のＮ型ＭＯＳトランジスタと、
ソース電極に第２の電源電圧が接続され、且つゲート電極とドレイン電極とを同電位に接続し、ドレイン電極が前記第２のＰ型ＭＯＳトランジスタのドレイン電極に接続された第２のＮ型ＭＯＳトランジスタと、
ソース電極に第２の電源電圧が接続され、且つゲート電極が前記第２のＮ型ＭＯＳトランジスタのドレイン電極に接続され、ドレイン電極がトリム端子に接続された第３のＮ型ＭＯＳトランジスタと、を備えて構成され、
前記第２のＰ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタとにおけるドレイン電極同士の結線に対する接続引き出し線から基準電圧を生成出力する基準電圧生成回路を含み、
前記第１のＮ型ＭＯＳトランジスタは、閾値電圧が極小のデプリーション型であると共に、ゲート長が前記第２のＮ型ＭＯＳトランジスタのゲート長よりも大きく、
前記第２のＮ型ＭＯＳトランジスタは、前記第１のＮ型ＭＯＳトランジスタよりも閾値電圧が高い低閾値電圧タイプであると共に、ゲート長が前記第１のＰ型ＭＯＳトランジスタ及び前記第２のＰ型ＭＯＳトランジスタのゲート長の１５倍以上大きく、
前記第３のＮ型ＭＯＳトランジスタの閾値電圧は、前記第２のＮ型ＭＯＳトランジスタの閾値電圧と同じであり、
前記トリム端子は、前記第３のＮ型ＭＯＳトランジスタのドレイン電極へ所定の電圧値を印加することにより、前記第２のＰ型ＭＯＳトランジスタのソース電極−ドレイン電極間、並びに前記第２のＮ型ＭＯＳトランジスタのドレイン電極−ソース電極間を流れる電流をモニタするものであることを特徴とする定電圧回路。
【請求項２】
前記第３のＮ型ＭＯＳトランジスタのゲート幅は、前記第２のＮ型ＭＯＳトランジスタのゲート幅よりも大きいことを特徴とする請求項１記載の定電圧回路。
【請求項３】
ゲート電極が前記基準電圧に接続され、且つソース電極が第２の電源電圧に接続された第４のＮ型ＭＯＳトランジスタと、
ゲート電極が前記基準電圧に接続され、且つソース電極が前記第４のＮ型ＭＯＳトランジスタのドレイン電極に接続された第５のＮ型ＭＯＳトランジスタと、
ソース電極に第１の電源電圧が接続され、且つドレイン電極が前記第５のＮ型ＭＯＳトランジスタのドレイン電極に接続された第３のＰ型ＭＯＳトランジスタと、
ソース電極に第１の電源電圧が接続され、且つゲート電極が前記第３のＰ型ＭＯＳトランジスタのゲート電極に接続されると共に、ドレイン電極と同電位に接続した第４のＰ型ＭＯＳトランジスタと、
ソース電極に第１の電源電圧が接続され、且つゲート電極が前記第３のＰ型ＭＯＳトランジスタのドレイン電極と前記第５のＮ型ＭＯＳトランジスタのドレイン電極との結線に接続された第５のＰ型ＭＯＳトランジスタと、
ソース電極が前記第５のＮ型ＭＯＳトランジスタのソース電極及び前記第４のＮ型ＭＯＳトランジスタのドレイン電極に接続され、且つドレイン電極が前記第４のＰ型ＭＯＳトランジスタのドレイン電極に接続された第６のＮ型ＭＯＳトランジスタと、
ソース電極が前記第５のＰ型ＭＯＳトランジスタのドレイン電極に接続され、且つゲート電極とドレイン電極とを同電位に接続した第６のＰ型ＭＯＳトランジスタと、
ゲート電極が前記基準電圧に接続され、ソース電極が第２の電源電圧に接続され、且つドレインが前記第６のＰ型ＭＯＳトランジスタのドレイン電極及び前記第６のＮ型ＭＯＳトランジスタのゲート電極に接続された第７のＮ型ＭＯＳトランジスタと、を備えて構成され、
前記第４のＮ型ＭＯＳトランジスタ、前記第５のＮ型ＭＯＳトランジスタ、前記第６のＮ型ＭＯＳトランジスタ、及び前記第７のＮ型ＭＯＳトランジスタの閾値電圧は、それぞれ前記第２のＮ型ＭＯＳトランジスタの閾値電圧と同じであり、
前記第５のＰ型ＭＯＳトランジスタのドレイン電極と前記第６のＰ型ＭＯＳトランジスタのソース電極との結線に対する接続引き出し線から定電圧を出力する定電圧出力回路を含むことを特徴とする請求項１又は２記載の定電圧回路。
【請求項４】
前記第２のＮ型ＭＯＳトランジスタは、ゲート幅に対するゲート長の比を示すゲート長／ゲート幅が１５以上であることを特徴とする請求項１〜３の何れか一つに記載の定電圧回路。
【請求項５】
前記第２のＮ型ＭＯＳトランジスタのゲート長は、前記第６のＮ型ＭＯＳトランジスタ及び前記第７のＮ型ＭＯＳトランジスタのゲート長の１５倍以上であることを特徴とする請求項３又は４記載の定電圧回路。
【請求項１】
ソース電極に第１の電源電圧が接続され、且つゲート電極とドレイン電極とを同電位に接続した第１のＰ型ＭＯＳトランジスタと、
ソース電極に第１の電源電圧が接続され、且つゲート電極が前記第１のＰ型ＭＯＳトランジスタのゲート電極及びドレイン電極に接続された第２のＰ型ＭＯＳトランジスタと、
ソース電極に第２の電源電圧が接続され、且つゲート電極とソース電極とを同電位に接続し、ドレイン電極が第１のＰ型ＭＯＳトランジスタのドレイン電極に接続された第１のＮ型ＭＯＳトランジスタと、
ソース電極に第２の電源電圧が接続され、且つゲート電極とドレイン電極とを同電位に接続し、ドレイン電極が前記第２のＰ型ＭＯＳトランジスタのドレイン電極に接続された第２のＮ型ＭＯＳトランジスタと、
ソース電極に第２の電源電圧が接続され、且つゲート電極が前記第２のＮ型ＭＯＳトランジスタのドレイン電極に接続され、ドレイン電極がトリム端子に接続された第３のＮ型ＭＯＳトランジスタと、を備えて構成され、
前記第２のＰ型ＭＯＳトランジスタと前記第２のＮ型ＭＯＳトランジスタとにおけるドレイン電極同士の結線に対する接続引き出し線から基準電圧を生成出力する基準電圧生成回路を含み、
前記第１のＮ型ＭＯＳトランジスタは、閾値電圧が極小のデプリーション型であると共に、ゲート長が前記第２のＮ型ＭＯＳトランジスタのゲート長よりも大きく、
前記第２のＮ型ＭＯＳトランジスタは、前記第１のＮ型ＭＯＳトランジスタよりも閾値電圧が高い低閾値電圧タイプであると共に、ゲート長が前記第１のＰ型ＭＯＳトランジスタ及び前記第２のＰ型ＭＯＳトランジスタのゲート長の１５倍以上大きく、
前記第３のＮ型ＭＯＳトランジスタの閾値電圧は、前記第２のＮ型ＭＯＳトランジスタの閾値電圧と同じであり、
前記トリム端子は、前記第３のＮ型ＭＯＳトランジスタのドレイン電極へ所定の電圧値を印加することにより、前記第２のＰ型ＭＯＳトランジスタのソース電極−ドレイン電極間、並びに前記第２のＮ型ＭＯＳトランジスタのドレイン電極−ソース電極間を流れる電流をモニタするものであることを特徴とする定電圧回路。
【請求項２】
前記第３のＮ型ＭＯＳトランジスタのゲート幅は、前記第２のＮ型ＭＯＳトランジスタのゲート幅よりも大きいことを特徴とする請求項１記載の定電圧回路。
【請求項３】
ゲート電極が前記基準電圧に接続され、且つソース電極が第２の電源電圧に接続された第４のＮ型ＭＯＳトランジスタと、
ゲート電極が前記基準電圧に接続され、且つソース電極が前記第４のＮ型ＭＯＳトランジスタのドレイン電極に接続された第５のＮ型ＭＯＳトランジスタと、
ソース電極に第１の電源電圧が接続され、且つドレイン電極が前記第５のＮ型ＭＯＳトランジスタのドレイン電極に接続された第３のＰ型ＭＯＳトランジスタと、
ソース電極に第１の電源電圧が接続され、且つゲート電極が前記第３のＰ型ＭＯＳトランジスタのゲート電極に接続されると共に、ドレイン電極と同電位に接続した第４のＰ型ＭＯＳトランジスタと、
ソース電極に第１の電源電圧が接続され、且つゲート電極が前記第３のＰ型ＭＯＳトランジスタのドレイン電極と前記第５のＮ型ＭＯＳトランジスタのドレイン電極との結線に接続された第５のＰ型ＭＯＳトランジスタと、
ソース電極が前記第５のＮ型ＭＯＳトランジスタのソース電極及び前記第４のＮ型ＭＯＳトランジスタのドレイン電極に接続され、且つドレイン電極が前記第４のＰ型ＭＯＳトランジスタのドレイン電極に接続された第６のＮ型ＭＯＳトランジスタと、
ソース電極が前記第５のＰ型ＭＯＳトランジスタのドレイン電極に接続され、且つゲート電極とドレイン電極とを同電位に接続した第６のＰ型ＭＯＳトランジスタと、
ゲート電極が前記基準電圧に接続され、ソース電極が第２の電源電圧に接続され、且つドレインが前記第６のＰ型ＭＯＳトランジスタのドレイン電極及び前記第６のＮ型ＭＯＳトランジスタのゲート電極に接続された第７のＮ型ＭＯＳトランジスタと、を備えて構成され、
前記第４のＮ型ＭＯＳトランジスタ、前記第５のＮ型ＭＯＳトランジスタ、前記第６のＮ型ＭＯＳトランジスタ、及び前記第７のＮ型ＭＯＳトランジスタの閾値電圧は、それぞれ前記第２のＮ型ＭＯＳトランジスタの閾値電圧と同じであり、
前記第５のＰ型ＭＯＳトランジスタのドレイン電極と前記第６のＰ型ＭＯＳトランジスタのソース電極との結線に対する接続引き出し線から定電圧を出力する定電圧出力回路を含むことを特徴とする請求項１又は２記載の定電圧回路。
【請求項４】
前記第２のＮ型ＭＯＳトランジスタは、ゲート幅に対するゲート長の比を示すゲート長／ゲート幅が１５以上であることを特徴とする請求項１〜３の何れか一つに記載の定電圧回路。
【請求項５】
前記第２のＮ型ＭＯＳトランジスタのゲート長は、前記第６のＮ型ＭＯＳトランジスタ及び前記第７のＮ型ＭＯＳトランジスタのゲート長の１５倍以上であることを特徴とする請求項３又は４記載の定電圧回路。
【図１】
【図２】
【図２】
【公開番号】特開２０１３−６５３５８（Ｐ２０１３−６５３５８Ａ）
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願番号】特願２０１３−５１９６（Ｐ２０１３−５１９６）
【出願日】平成２５年１月１６日（２０１３．１．１６）
【分割の表示】特願２００８−１２９２９６（Ｐ２００８−１２９２９６）の分割
【原出願日】平成２０年５月１６日（２００８．５．１６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願日】平成２５年１月１６日（２０１３．１．１６）
【分割の表示】特願２００８−１２９２９６（Ｐ２００８−１２９２９６）の分割
【原出願日】平成２０年５月１６日（２００８．５．１６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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