説明

電圧駆動型半導体素子のドライブ回路及びインバータ装置

【課題】正電圧の電源のみで、導通損失を増加させることなく、誤点弧を防止する電圧駆動型半導体素子のドライブ回路及びインバータ装置を提供する。
【解決手段】半導体素子を駆動するドライブ回路において、直流電源の正側に接続された第1のスイッチと、第1のスイッチの他端子に接続され、かつ直流電源の負側に接続された第2のスイッチと、直流電源の正側に接続された第3のスイッチと、第3のスイッチの他端子に接続された第4のスイッチと、第4のスイッチの他端子に接続され、かつ直流電源の負側に接続された第5のスイッチと、第1のスイッチの他端子と第4のスイッチの他端子に接続されたコンデンサを備え、半導体素子のゲートは第3のスイッチの他端子に接続され、半導体素子のソースは直流電源の負側に接続する。
【効果】正電圧の電源のみで、半導体素子のゲートに負電圧を印加することが可能となる。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は電力変換器に用いられる電圧駆動型半導体素子のドライブ回路及びインバータ装置に関する。
【背景技術】
【0002】
パワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)などの電圧駆動型半導体素子はサイリスタなどの電流駆動型半導体素子と比べて、ドライブ回路が小型,低損失など多くの長所がある。図10は電圧駆動型半導体素子としてパワーMOSFETを用いた単相インバータの構成図である。
【0003】
図10の構成図において、パワーMOSFET(M1〜M4)、該パワーMOSFETに内蔵されたダイオード(D1〜D4),電源電圧Vin,負荷となるインダクタ14を備えている。パワーMOSFETにはドライブ回路G1〜G4が接続されており、その詳細を図11に示す。
【0004】
ドライバ回路1は直流の電源電源Vdd,ロジック回路,p型チャネルMOSFET(PM1〜PM3),n型チャネルMOSFET(NM1〜NM3)からなる。パワーMOSFET(M1)のゲート容量は大きいので、PWM信号をバッファとなるCMOSFET(PM1〜PM3,NM1〜NM3)で増幅してパワーMOSFET(M1)のゲートを駆動する。ロジック回路には直流の電源電源Vddの電圧が低下した場合にシャットダウンする機能や、上下アームの短絡を防止する機能,過電圧及び過電流からパワーMOSFET(M1)を保護する機能などが含まれる。
【0005】
パワーMOSFET(M1)をオンする場合、ドライブ回路1の最終出力段のp型チャネルMOSFET(PM3)がオン、n型チャネルMOSFET(NM3)をオフし、パワーMOSFET(M1)のゲートは電源電圧Vddまで上昇する。一方、パワーMOSFET(M1)をオフする場合、ドライブ回路1の最終出力段のp型チャネルMOSFET(PM3)がオフ,n型チャネルMOSFET(NM3)をオンし、パワーMOSFET(M1)のゲートはソース電位まで低下するようになる。
【0006】
【特許文献1】特開2000−59189号公報
【特許文献2】特開平8−14976号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
しかし、実際の回路では図12に示すように、パッケージや回路基板の配線による寄生抵抗Rs1〜Rs3や寄生インダクタンスLs1〜Ls3が存在するため、スイッチング時にパワーMOSFET(M1)のゲート電圧はオン時の電源電圧Vdd、またはオフ時のソース電圧からずれる。
【0008】
パワーMOSFET(M1)がオフ状態で、ドレイン電圧が上昇するとゲートとドレイン間の容量Cgdを介して、ゲートとソース間の容量Cgsが充電されゲート電圧が上昇し、これがしきい値を超えるとパワーMOSFET(M1)が誤点弧する。寄生抵抗Rs1〜Rs3と寄生インダクタンスLs1〜Ls3が十分小さいとゲート電圧の変動は小さいので、誤点弧は抑制される。また、M1のドレイン電圧の上昇が緩やかであっても、ゲート電圧の変動は小さいので、誤点弧は抑制される。
【0009】
次に、図13と図14を用いて、インバータの動作中に誤点弧が起きるメカニズムを説明する。図13はM1,M2,M3がオフ、M4がオンしており、電流はD2,インダクタ14,M4の経路を還流する(モード1の状態)。図14はM1がオンし、電流はM1,インダクタ14,M4を流れ(モード2)、インダクタ14には直流の電源電源Vinが印加される。M1がオンするとM2のドレインは電源電圧Vinまで上昇するが、回路の寄生インダクタンスのため、過渡的にM2のドレインは電源電圧Vin以上に上昇する。その際、M2のゲート電圧はゲートとドレイン間の容量Cgdを介して上昇し、これがしきい値を越えるとM2が誤点弧し、M1とM2に貫通電流が流れるようになる。
【0010】
図15は図14の回路において、M1とM2のゲートとソース間の電圧Vgs,ドレインとソース間の電圧Vds,ドレイン電流Idを示す。ここで、内蔵ダイオードD2の電流はM2のドレイン電流Idに含めた。モード1(図13)の時、M1とM2のゲート電圧Vgsはゼロで、電流はダイオードD2に流れている。M1がオンすると(モード2)、ダイオードD2に流れる電流は低下し、M2のドレイン電圧Vdsは上昇するが、その際にM2のゲート電圧Vgsの上昇15が見られる。
【0011】
前記のようなゲート電圧の上昇を抑制するため、従来技術では負電圧の電源を用いて、パワーMOSFETがオフの際、ゲートをマイナスに印加する手段を提案されている(例えば、特許文献1)。しかし、負電圧の電源を用いることは、インバータのドライブ回路のコスト及びサイズが増加するという問題がある。
【0012】
一方、負電圧の電源を用いずに、オフ時にゲートをマイナスに印加する手段が提案されているが(例えば、特許文献2)、この手段ではオン時に印加されるゲート電圧がドライバ回路の電源電圧より低くなるので、オン抵抗が増加し導通損失が増えるという問題がある。
【0013】
本発明の目的は前記従来技術の問題を解決するためになされたもので、正電圧の電源のみで、導通損失を増加させることなく、誤点弧を防止する電圧駆動型半導体素子のドライブ回路及びインバータ装置を提供することである。
【課題を解決するための手段】
【0014】
前記目的を達成するために、本発明では電力変換器の電圧駆動型半導体素子と、該電圧駆動型半導体素子を駆動する電圧駆動型半導体素子のドライブ回路において、
直流電源の正側に接続された第1のスイッチと、前記第1のスイッチの他端子に接続され、かつ前記直流電源の負側に接続された第2のスイッチと、前記直流電源の正側に接続された第3のスイッチと、前記第3のスイッチの他端子に接続された第4のスイッチと、前記第4のスイッチの他端子に接続され、かつ前記直流電源の負側に接続された第5のスイッチと、前記第1のスイッチの他端子と前記第4のスイッチの他端子に接続されたコンデンサを備え、前記電圧駆動型半導体素子のゲートは前記第3のスイッチの他端子に接続され、前記電圧駆動型半導体素子のソースは前記直流電源の負側に接続されたことを特徴とするものである。
【0015】
また、前記目的を達成するために、本発明の電圧駆動型半導体素子のドライブ回路は、前記第1,第3及び第5のスイッチは同一のタイミングでオンし、前記第2,第4のスイッチは、前記第1,第3及び第5のスイッチとは相補のタイミングでオンすることを特徴とするものである。
【発明の効果】
【0016】
以上述べたように、本発明によれば、正電圧の電源のみで、オフ状態にある電圧駆動型半導体素子のゲートを負電位に保持することが可能となるので、ドライバ回路のコスト,サイズ,損失を増加させることなく、電圧駆動型半導体素子の誤点弧を防止することが実現できる。
【発明を実施するための最良の形態】
【0017】
以下、図面を参照して本発明の実施例について説明する。
【0018】
図1は本発明の第1の実施例を示した図で、電圧駆動型半導体素子としてパワーMOSFET(M1)を記述した例を示す。パワーMOSFET(M1)に内蔵されたダイオードD1,前記パワーMOSFET(M1)のドライブ回路1,直流の電源電源Vdd,5つのスイッチ(SW1〜SW5),コンデンサCinから構成される。第1のスイッチSW1は前記直流の電源電源Vddの正側に接続され、第2のスイッチSW2は前記第1のスイッチSW1の他端子と前記直流の電源電源Vddの負側に接続され、第3のスイッチSW3は前記直流の電源電源Vddの正側に接続され、第4のスイッチSW4は前記第3のスイッチSW3の他端子と第5のスイッチSW5に接続され、前記第5のスイッチSW5は前記第4のスイッチSW4の他端子と前記直流の電源電源Vddの負側に接続され、コンデンサCinは前記第1のスイッチSW1の他端子と前記第4のスイッチSW4の他端子に接続され、前記パワーMOSFET(M1)のゲートは前記第3のスイッチSW3の他端子に接続され、前記パワーMOSFET(M1)のソースは前記直流の電源電源Vddの負側に接続される。
【0019】
図2は前記5つのスイッチ(SW1〜SW5)のオン,オフのタイミングを示した図で、第1のスイッチSW1,第3のスイッチSW3,第5のスイッチSW5は同一のタイミングでオンし、第2のスイッチSW2,第4のスイッチSW4は前記SW1,前記SW3,前記SW5とは相補のタイミングでオンすることを示したものである。
【0020】
次に、図3と図4を用いて、図2のタイミングでスイッチ(SW1〜SW5)をオン,オフした時のパワーMOSFET(M1)のゲートに印加される電圧を説明する。図3は前記パワーMOSFET(M1)がオンするタイミングで、第1のスイッチSW1,第3のスイッチSW3,第5のスイッチSW5はオン、第2のスイッチSW2,第4のスイッチSW4はオフしている。前記パワーMOSFET(M1)のゲートは前記直流の電源電源Vdd、前記第3のスイッチSW3の経路で電源電圧Vddまで充電される。一方、コンデンサCinは前記直流の電源電源Vdd、前記第1のスイッチSW1,前記第5のスイッチSW5の経路で正の電源電圧(Vdd)まで充電される。
【0021】
図4は前記パワーMOSFET(M1)がオフするタイミングで、第2のスイッチSW2,第4のスイッチSW4はオン、第1のスイッチSW1,第3のスイッチSW3,第5のスイッチSW5はオフしている。前記パワーMOSFET(M1)のゲートは前記第4のスイッチSW4,前記コンデンサCin,前記第2のスイッチSW2の経路で、負の電源電圧(−Vdd)まで充電される。
【0022】
すなわち、前記パワーMOSFET(M1)がオン状態で、ゲートには正の電源電圧(Vdd)が印加されるので、オン抵抗は増加せず、導通損失は増えない。一方、前記パワーMOSFET(M1)がオフ状態で、ゲートには負の電源電圧(−Vdd)が印加されるので、スイッチングの際、ゲート電圧がしきい値以上に上昇することが抑制され、上下アームの短絡を防ぐことができる。
【0023】
次に前記コンデンサCinの容量の適正値について説明する。前記パワーMOSFET(M1)がオフ時の負の電源電圧(−Vdd)は前記Cinから供給されるので、前記Cinの容量はM1のゲート容量より十分大きい必要がある。例えば、前記パワーMOSFET(M1)がオフ時のゲート負電圧の絶対値を電源電圧Vddの90%以上とするためには、前記Cinの容量は前記M1のゲート容量の10倍以上とする必要がある。
【0024】
図5は本発明の第2の実施例を示した図で、ドライブ回路1は直流の電源電源Vdd,ロジックインバータ2,p型チャネルMOSFET(PM1,PM2),n型チャネルMOSFET(NM1〜NM3),ダイオードD2,コンデンサCinで構成され、PWMのロジック信号はロジックインバータ2の入力端子に入力されている。
【0025】
第1のp型チャネルMOSFET(PM1)のソース端子は前記直流の電源電源Vddの正側に接続され、第1のn型チャネルMOSFET(NM1)のドレイン端子は前記PM1のドレイン端子に、ソース端子は前記直流の電源電源Vddの負側に接続され、第2のp型チャネルMOSFET(PM2)のソース端子は前記直流の電源電源Vddの正側に接続され、第2のn型チャネルMOSFET(NM2)のドレイン端子は前記PM2のドレイン端子に接続され、前記第2のn型チャネルMOSFET(NM2)のソース端子はダイオードD2のアノード端子に接続され、第3のn型チャネルMOSFET(NM3)のドレイン端子は前記ダイオードD2のカソード端子に接続され、前記第3のn型チャネルMOSFET(NM3)のソース端子は前記直流の電源電源Vddの負側に接続され、前記コンデンサCinは前記第1のp型チャネルMOSFET(PM1)のドレイン端子と前記第2のn型チャネルMOSFET(NM2)のソース端子に接続され、パワーMOSFET(M1)のゲートは前記第2のp型チャネルMOSFET(PM2)のドレイン端子に接続され、前記パワーMOSFET(M1)のソース端子は、前記直流の電源電圧Vddの負側に接続され、前記第3のn型チャネルMOSFET(NM3)のゲート端子はロジックインバータ2の入力端子に接続され、第1のp型チャネルMOSFET(PM1)のゲート端子,第1のn型チャネルMOSFET(NM1)のゲート端子,第2のp型チャネルMOSFET(PM2)のゲート端子,第2のn型チャネルMOSFET(NM2)のゲート端子はロジックインバータ2の出力端子に接続される。
【0026】
次に、図6と図7を用いて図5の回路動作を詳細に説明する。図6はパワーMOSFET(M1)がオンの場合で、ロジックインバータ2にはオン信号が入力され、第1のp型チャネルMOSFET(PM1),第2のp型チャネルMOSFET(PM2),第3のn型チャネルMOSFET(NM3),ダイオードD2がオン、第1のn型チャネルMOSFET(NM1),第2のn型チャネルMOSFET(NM2)がオフとなり、前記パワーMOSFET(M1)のゲートとコンデンサCinは正の電源電圧(Vdd)に充電される。
【0027】
図7は前記パワーMOSFET(M1)がオフの場合で、ロジックインバータ2にはオフ信号が入力され、第1のn型チャネルMOSFET(NM1),第2のn型チャネルMOSFET(NM2)がオン、第1のp型チャネルMOSFET(PM1),第2のp型チャネルMOSFET(PM2),第3のn型チャネルMOSFET(NM3),ダイオードD2がオフとなり、前記パワーMOSFET(M1)のゲートは負の電源電圧(−Vdd)に印加される。
【0028】
図7において、前記ダイオードD2が存在しないと、第3のn型チャネルMOSFET(NM3)のソースがドレインに対して正の電圧が印加された場合、n型チャネルMOSFETの寄生ダイオードを介して、前記第3のn型チャネルMOSFET(NM3)に電流が流れてしまう。
【0029】
図8は本発明の第3の実施例を示した図で、ドライブ回路1は直流の電源電源Vdd,ロジックインバータ2,p型JFET(PJF1,PJF2),n型JFET(NJF1〜NJF3),コンデンサCinで構成され、PWMのロジック信号はロジックインバータ2の入力端子に入力される。ここで、JFETとはJunction Field Effect Transisitorのことで、JFETはMOSFETのような寄生ダイオードが無いので、素子構造を工夫することで、n型JFETのソースがドレインに対して正電圧となってもブロッキング特性を持たせることができ、第2の実施例では必須となるダイオードD2が不要になる。
【0030】
第1のp型JFET(PJF1)のソース端子は前記直流の電源電源Vddの正側に接続され、第1のn型JFET(NJF1)のドレイン端子は前記PJF1のドレイン端子に、ソース端子は前記直流の電源電圧Vddの負側に接続され、第2のp型JFET(PJF2)のソース端子は前記直流の電源電圧Vddの正側に接続され、第2のn型JFET(NJF2)のドレイン端子は前記PJF2のドレイン端子に接続され、前記第2のn型JFET(NJF2)のソース端子は第3のn型JFET(NJF3)のドレイン端子に接続され、前記NJF3のソース端子は前記直流の電源電源Vddの負側に接続され、コンデンサCinは前記PJF1のドレイン端子と前記NJF2のソース端子に接続され、パワーMOSFET(M1)のゲートは前記第2のp型JFET(PJF2)のドレイン端子に接続され、前記パワーMOSFET(M1)のソース端子は、前記直流電源の負側に接続され、前記第3のn型JFET(NJF3)のゲート端子はロジックインバータ2の入力端子に接続され、第1のp型JFET(PJF1)のゲート端子,第1のn型JFET(NJF1)のゲート端子,第2のp型JFET(PJF2)のゲート端子,第2のn型JFET(NJF2)のゲート端子はロジックインバータ2の出力端子に接続される。
【0031】
パワーMOSFET(M1)がオンの場合、ロジックインバータ2にはオン信号が入力され、第1のp型JFET(PJF1),第2のp型JFET(PJF2),第3のn型JFET(NJF3)がオン、第1のn型JFET(NJF1),第2のn型JFET(NJF2)がオフとなり、前記パワーMOSFET(M1)のゲートとコンデンサCinは正の電源電圧(Vdd)に充電される。
【0032】
前記パワーMOSFET(M1)がオフの場合、ロジックインバータ2にはオフ信号が入力され、第1のn型JFET(NJF1),第2のn型JFET(NJF2)がオン、第1のp型JFET(PJF1),第2のp型JFET(PJF2),第3のn型JFET(NJF3)がオフとなり、前記パワーMOSFET(M1)のゲートは負の電源電圧(−Vdd)に印加される。
【0033】
図9は本発明を3相インバータのドライブ回路に適用した実施例で、インバータシステムの構成要素としては、マイコン21,ドライバIC22,スイッチング部23,モータ24がある。前記スイッチング部23はU相,V相,W相の3相からなり、それぞれの相は上アームのパワーMOSFET(MU1,MV1,MW1)及びその内蔵ダイオード(DU1,DV1,DW1),下アームのパワーMOSFET(MU2,MV2,MW2)及びその内蔵ダイオード(DU2,DV2,DW2)で構成される。マイコン21はモータ24の位置や速度などの情報を検出し、ドライバIC22に前記パワーMSOFETを駆動する信号を出力する。上アームのパワーMOSFETのソース電位はフローティングとなるので、上アームのパワーMOSFETを駆動するにはレベルシフトとフローティングの電源が必要となるが、図9ではブートストラップ用のダイオード(DbU,DbV,DbW)を経由してブートストラップコンデンサ(CbU,CbV,CbW)に充電した電荷で上アームを駆動する。ソース電位がフローティングとなる上アームのパワーMOSFETのゲートを駆動する手段として、図9で示したブートストラップの他に、ホトカプラを用いる手法なども適用することが可能である。
【0034】
以上、説明したように、本発明のドライブ回路を上アームまたは下アームの出力段に実施すると、スイッチングの際にオフ状態にあるパワーMOSFETのゲート電圧の上昇を抑制し、上下アームの短絡を防止することが実現出来る。
【0035】
以上の実施例では電圧駆動型半導体素子としてパワーMOSFETを例に説明したが、IGBT等の他の電圧駆動型半導体素子でも同様に適用することが可能である。
【産業上の利用可能性】
【0036】
本発明は電力変換器に用いられる電圧駆動型半導体素子のドライブ回路及びインバータ装置に用いることが出来る。
【図面の簡単な説明】
【0037】
【図1】本発明の第1の実施例の構成図。
【図2】本発明の第1の実施例のタイミングチャート。
【図3】本発明の第1の実施例のオン時の構成図。
【図4】本発明の第1の実施例のオフ時の構成図。
【図5】本発明の第2の実施例の構成図。
【図6】本発明の第2の実施例のオン時の構成図。
【図7】本発明の第2の実施例のオフ時の構成図。
【図8】本発明の第3の実施例のオン時の構成図。
【図9】3層インバータの構成図。
【図10】単相インバータの構成図。
【図11】従来のドライバ回路の構成図。
【図12】寄生素子を考慮したドライバ回路の構成図。
【図13】単相インバータの還流モードの構成図。
【図14】単相インバータの電圧印加モードの構成図。
【図15】単相インバータの電圧及び電流波形。
【符号の説明】
【0038】
1,10,11,12,13 ドライブ回路
2 ロジックインバータ
14 インダクタ、
15 誤点弧の際のゲート電圧の上昇
21 マイコン
22 ドライバIC
23 スイッチング部
24 モータ
Vin,Vdd 電源電源
M1,M2,M3,M4,MU1,MU2,MV1,MV2,MW1,MW2 パワーMOSFET
D1,D2,D3,D4,DU1,DU2,DV1,DV2,DW1,DW2 ダイオード
PM1,PM2,PM3 p型チャネルMOSFET
NM1,NM2,NM3 n型チャネルMOSFET
Vd ドレイン電位
Vs ソース電位
Rs1,Rs2,Rs3 寄生抵抗
Ls1,Ls2,Ls3 寄生インダクタンス
Cgd ゲート−ドレイン間容量
Cgs ゲート−ソース間容量、
SW1,SW2,SW3,SW4 スイッチ
Cin,C0 コンデンサ
PJF1,PJF2 p型JFET
NJF1,NJF2,NJF3 n型JFET
DbU,DbV,DbW ブートストラップダイオード
CbU,CbV,CbW ブートストラップコンデンサ
RU1,RU2,RV1,RV2,RW1,RW2 ゲート抵抗

【特許請求の範囲】
【請求項1】
電力変換器の電圧駆動型半導体素子と、該電圧駆動型半導体素子を駆動する電圧駆動型半導体素子のドライブ回路において、
直流電源の正側に接続された第1のスイッチと、
前記第1のスイッチの他端子に接続され、かつ前記直流電源の負側に接続された第2のスイッチと、
前記直流電源の正側に接続された第3のスイッチと、
前記第3のスイッチの他端子に接続された第4のスイッチと、
前記第4のスイッチの他端子に接続され、かつ前記直流電源の負側に接続された第5のスイッチと、
前記第1のスイッチの他端子と前記第4のスイッチの他端子に接続されたコンデンサを備え、
前記電圧駆動型半導体素子のゲートは前記第3のスイッチの他端子に接続され、
前記電圧駆動型半導体素子のソースは前記直流電源の負側に接続されたことを特徴とする電圧駆動型半導体素子のドライブ回路。
【請求項2】
請求項1の電圧駆動型半導体素子のドライブ回路において、
前記第1,第3及び第5のスイッチは同一のタイミングでオンし、
前記第2,第4のスイッチは、前記第1,第3及び第5のスイッチとは相補のタイミングでオンすることを特徴とする電圧駆動型半導体素子のドライブ回路。
【請求項3】
請求項2の電圧駆動型半導体素子のドライブ回路において、
電圧駆動型半導体素子として、パワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)を用いたことを特徴とする電圧駆動型半導体素子のドライブ回路。
【請求項4】
請求項2の電圧駆動型半導体素子のドライブ回路において、
電圧駆動型半導体素子として、IGBT(Insulated Gate Bipolar Transistor)を用いたことを特徴とする電圧駆動型半導体素子のドライブ回路。
【請求項5】
請求項2の電圧駆動型半導体素子のドライブ回路において、
前記コンデンサの容量が、電圧駆動型半導体素子のゲート容量の10倍以上であることを特徴とする電圧駆動型半導体素子のドライブ回路。
【請求項6】
電力変換器の電圧駆動型半導体素子と、該電圧駆動型半導体素子を駆動する電圧駆動型半導体素子のドライブ回路において、
第1のp型チャネルMOSFETのソース端子は直流電源の正側に接続され、第1のn型チャネルMOSFETのドレイン端子は前記第1のp型チャネルMOSFETのドレイン端子に接続され、前記第1のn型チャネルMOSFETのソース端子は前記直流電源の負側に接続され、第2のp型チャネルMOSFETのソース端子は前記直流電源の正側に接続され、第2のn型チャネルMOSFETのドレイン端子は前記第2のp型チャネルMOSFETのドレイン端子に、前記第2のn型チャネルMOSFETのソース端子はダイオードのアノード端子に接続され、第3のn型チャネルMOSFETのドレイン端子は前記ダイオードのカソード端子に、前記第3のn型チャネルMOSFETのソース端子は前記直流電源の負側に接続され、コンデンサは前記第1のp型チャネルMOSFETのドレイン端子と前記第2のn型チャネルMOSFETのソース端子に接続され、前記電圧駆動型半導体素子のゲートは前記第2のp型チャネルMOSFETのドレイン端子に接続され、前記電圧駆動型半導体素子のソース端子は、前記直流電源の負側に接続され、前記第3のn型チャネルMOSFETのゲート端子はロジックインバータの入力端子に接続され、第1のp型チャネルMOSFETのゲート端子,第1のn型チャネルMOSFETのゲート端子,第2のp型チャネルMOSFETのゲート端子,第2のn型チャネルMOSFETのゲート端子は前記ロジックインバータの出力端子に接続されることを特徴とする電圧駆動型半導体素子のドライブ回路。
【請求項7】
電力変換器の電圧駆動型半導体素子と、該電圧駆動型半導体素子を駆動する電圧駆動型半導体素子のドライブ回路において、
第1のp型JFETのソース端子は直流電源の正側に接続され、第1のn型JFETのドレイン端子は前記第1のp型JFETのドレイン端子に接続され、前記第1のn型JFETのソース端子は前記直流電源の負側に接続され、第2のp型JFETのソース端子は前記直流電源の正側に接続され、第2のn型JFETのドレイン端子は前記第2のp型JFETのドレイン端子に接続され、前記第2のn型JFETのソース端子は第3のn型JFETのドレイン端子に接続され、前記第3のn型JFETのソース端子は前記直流電源の負側に接続され、コンデンサは前記第1のp型JFETのドレイン端子と前記第2のn型JFETのソース端子に接続され、前記電圧駆動型半導体素子のゲートは前記第2のp型JFETのドレイン端子に接続され、前記電圧駆動型半導体素子のソース端子は、前記直流電源の負側に接続され、前記第3のn型JFETのゲート端子はロジックインバータの入力端子に接続され、第1のp型JFETのゲート端子,第1のn型JFETのゲート端子,第2のp型JFETのゲート端子,第2のn型JFETのゲート端子は前記ロジックインバータの出力端子に接続されることを特徴とする電圧駆動型半導体素子のドライブ回路。
【請求項8】
主端子間に上アームの半導体電力スイッチング素子と下アームの半導体電力スイッチング素子とを直列接続したアームと、該アームのドライブ回路とを備えたインバータ装置において、
該インバータが一つあるいは複数の前記アームを備え、前記半導体電力スイッチング素子として電圧駆動型半導体素子を備え、
前記電圧駆動型半導体素子を駆動するドライブ回路は、直流電源の正側に接続された第1のスイッチと、前記第1のスイッチの他端子に接続され、かつ前記直流電源の負側に接続された第2のスイッチと、前記直流電源の正側に接続された第3のスイッチと、前記第3のスイッチの他端子に接続された第4のスイッチと、前記第4のスイッチの他端子に接続され、かつ前記直流電源の負側に接続された第5のスイッチと、前記第1のスイッチの他端子と前記第4のスイッチの他端子に接続されたコンデンサを備え、前記電圧駆動型半導体素子のゲートは前記第3のスイッチの他端子に接続され、前記電圧駆動型半導体素子のソースは前記直流電源の負側に接続されたことを特徴とするインバータ装置。
【請求項9】
請求項8のインバータ装置において、
前記第1,第3及び第5のスイッチは同一のタイミングでオンし、
前記第2,第4のスイッチは、前記第1,第3及び第5のスイッチとは相補のタイミングでオンすることを特徴とするインバータ装置。
【請求項10】
請求項8のインバータ装置において、
前記電圧駆動型半導体素子として、パワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)を用いたことを特徴とするインバータ装置。
【請求項11】
請求項8のインバータ装置において、
前記電圧駆動型半導体素子として、IGBT(Insulated Gate Bipolar Transistor)を用いたことを特徴とするインバータ装置。
【請求項12】
請求項8のインバータ装置において、
前記コンデンサの容量が、電圧駆動型半導体素子のゲート容量の10倍以上であることを特徴とするインバータ装置。
【請求項13】
電力変換器の電圧駆動型半導体素子と、該電圧駆動型半導体素子を駆動する電圧駆動型半導体素子のドライブ回路において、
該電圧駆動型半導体素子のドライブ回路はコンデンサを備え、
前記電圧駆動型半導体素子がオン状態で、前記電圧駆動型半導体素子のゲートには正の電源電圧が印加されるように前記コンデンサを充電し、
前記電圧駆動型半導体素子がオフ状態で、前記電圧駆動型半導体素子のゲートには負の電源電圧が印加されるように前記コンデンサを放電することを特徴とする電圧駆動型半導体素子のドライブ回路。
【請求項14】
請求項13のインバータ装置において、
前記電力変換器のスイッチングの際、前記電圧駆動型半導体素子のゲート電圧をしきい値以上に上昇することを抑制したことを特徴とする電圧駆動型半導体素子のドライブ回路。
【請求項15】
請求項13の電圧駆動型半導体素子のドライブ回路において、
前記電源電圧を印加して前記コンデンサを充電する第1のスイッチと、
前記コンデンサを放電する第2のスイッチとを備え、
前記第1のスイッチは、前記第2のスイッチとは相補のタイミングでオンすることを特徴とする電圧駆動型半導体素子のドライブ回路。
【請求項16】
請求項13の電圧駆動型半導体素子のドライブ回路において、
電圧駆動型半導体素子として、パワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)を用いたことを特徴とする電圧駆動型半導体素子のドライブ回路。
【請求項17】
請求項13の電圧駆動型半導体素子のドライブ回路において、
電圧駆動型半導体素子として、IGBT(Insulated Gate Bipolar Transistor)を用いたことを特徴とする電圧駆動型半導体素子のドライブ回路。
【請求項18】
請求項13の電圧駆動型半導体素子のドライブ回路において、
前記コンデンサの容量が、電圧駆動型半導体素子のゲート容量の10倍以上であることを特徴とする電圧駆動型半導体素子のドライブ回路。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【公開番号】特開2009−21823(P2009−21823A)
【公開日】平成21年1月29日(2009.1.29)
【国際特許分類】
【出願番号】特願2007−182738(P2007−182738)
【出願日】平成19年7月12日(2007.7.12)
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】