電圧駆動型半導体素子の故障検出方法
【課題】電力変換回路を各アームに3個以上の電圧駆動型半導体素子を直列接続して構成する場合、各アームのいずれかの電圧駆動型半導体素子の素子破壊を高速に検出する方法を提供する。
【解決手段】各アームが３個の電圧駆動型半導体素子の直列接続からなる場合、各直列接続された電圧駆動型半導体素子がターンオフ動作中に、印加される電圧が過電圧かどうかを過電圧判別回路ＯＶで監視し、素子故障判別回路ＣＶにより2個の電圧駆動型半導体素子が過電圧と判別されたときには、素子破壊が発生したとする。
【解決手段】各アームが３個の電圧駆動型半導体素子の直列接続からなる場合、各直列接続された電圧駆動型半導体素子がターンオフ動作中に、印加される電圧が過電圧かどうかを過電圧判別回路ＯＶで監視し、素子故障判別回路ＣＶにより2個の電圧駆動型半導体素子が過電圧と判別されたときには、素子破壊が発生したとする。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、電力変換装置を構成する電圧駆動型半導体素子に関し、特に電力変換回路を高電圧化するために各アームに電圧駆動型半導体素子を３個以上直列接続して構成された電力変換装置における、電圧駆動型半導体素子の故障検出方法に関する。
【０００２】
【従来の技術】図３に、電力変換装置で高電圧化を図るために、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）を各アームに直列接続した場合の従来例として、ＩＧＢＴを３個直列接続したインバータの１相分の回路を示す。
【０００３】図示のように、この回路はＩＧＢＴＱ１，Ｑ２，Ｑ３（上アーム）とＱ４，Ｑ５，Ｑ６（下アーム）、直流電源（電圧Ｅｄ）、スナバコンデンサＣｓ１，Ｃｓ２、スナバダイドードＤｓ１，Ｄｓ２、スナバ抵抗Ｒｓ１，Ｒｓ２、および各ＩＧＢＴ対応のスナバ回路（ＲＣスナバ回路）などから構成される。
【０００４】ＧＤＵ１〜ＧＤＵ６はＱ１〜Ｑ６のゲート駆動回路で、具体的には、例えば同一出願人による平成１１年特許願第１２９８９３号（出願日；平成１１年５月１１日）の第２図に記載されているゲート駆動回路であり、このゲート駆動回路の構成を図４に示す。
【０００５】すなわち図４に示すように、ＩＧＢＴをオン，オフさせるためのＴＲ１，ＴＲ２、インタフェース回路ＩＦ、検出抵抗Ｒｄによって検出された電圧が過電圧かどうかを判別する過電圧判別回路ＯＶ、ＩＧＢＴのターンオフ時にこれを活性領域で再オンさせる再オン回路ＲＯなどから構成されている。
【０００６】図３に示した回路構成に図４に示したゲート駆動回路を用いたときの動作を、図５に示した波形図を参照しつつ、以下に説明する。
【０００７】Ｑ１〜Ｑ３間の素子特性のばらつきなどに起因するターンオフタイミングの差により、例えばＱ１が先にターンオフ動作を開始し、この開始時点よりΔｔ（ターンオフタイミングの差）の期間ではＱ２，Ｑ３がまだオン状態にあることから、Ｑ１のコレクタ・エミッタ間電圧ＶCEのみが上昇し始め、この上昇に伴い、検出抵抗Ｒｄによって検出される電圧が過電圧レベルに達すると、過電圧判別回路ＯＶにてＱ１のコレクタ・エミッタ間電圧ＶCEが過電圧と判別される。この判別結果により再オン回路ＲＯが動作し、ゲート・エミッタ間電圧ＶGEをＱ１のしきい値付近の電圧に制御することで、Ｑ１を活性領域内で再オンさせる。Ｑ１が再オンすると、Ｑ１のコレクタ・エミッタ間電圧ＶCEが下降し、Ｑ１のコレクタ・エミッタ間に過電圧が印加されるのを防止し、過電圧印加に伴う素子破壊を回避することができる。
【０００８】また従来は、Ｑ１〜Ｑ６のＩＧＢＴのいずれかに素子故障が発生したときには、各ＩＧＢＴへのオン，オフ信号とコレクタ・エミッタ間電圧ＶCEとの関係を監視するなどの周知の技術により検知して、全てのＩＧＢＴに対してオフ動作を行わせる保護動作をさせていた。
【０００９】
【発明が解決しようとする課題】図４に示した構成のゲート駆動回路において、直列接続された各ＩＧＢＴのうち、いずれか1個のＩＧＢＴが何らかの要因で素子破壊（短絡破壊）を起したときの動作を、図６に示した波形図を参照しつつ、以下に説明する。
【００１０】図６は、図３に示した回路のＱ１〜Ｑ３のうち、Ｑ３が素子破壊を起したときの動作波形例を示している。
【００１１】すなわち、前述の図５に示した波形図と同様に、Ｑ１が先にターンオフ動作を開始し、この開始時点よりターンオフタイミングの差だけ遅れてＱ２，Ｑ３がターンオフ動作を開始すると、先ず、過電圧判別回路ＯＶにてＱ１のコレクタ・エミッタ間電圧ＶCEが過電圧と判別され、再オン回路ＲＯが動作し、Ｑ１を活性領域内で再オンさせる。その後のＱ２，Ｑ３がターンオフ動作中に、Ｑ３に短絡破壊が発生すると、直流電源の電圧ＥｄをＱ１とＱ２とで分担することになるため、Ｑ１，Ｑ２のコレクタ・エミッタ間電圧ＶCE（Ｑ１），ＶCE（Ｑ２）はそれぞれＥｄ／２（Ｑ３が正常状態ではそれぞれほぼＥｄ／３）のレベルまで増加しようとし、過電圧判別回路ＯＶにてＱ２のコレクタ・エミッタ間電圧ＶCEが過電圧と判別され、再オン回路ＲＯが動作し、Ｑ２も活性領域内で再オンさせる。
【００１２】その結果、Ｑ２が再オン状態になったときより、Ｑ１，Ｑ２ともに活性領域内でオン動作を継続し、下アームのＩＧＢＴＱ４〜Ｑ６がオンになった時点でアーム短絡状態に陥るなど、Ｑ３の素子故障に伴う事故が拡大する恐れがあった。
【００１３】上述の動作は、従来の素子故障の検出方法では、高速に検出することが困難であったために、生じた問題点である。
【００１４】この発明の目的は上記問題点を解決し、この種の電圧駆動型半導体素子の素子破壊を高速に検出する該半導体素子の故障検出方法を提供することにある。
【００１５】
【課題を解決するための手段】この発明は、各アームに電圧駆動型半導体素子を３個以上直列接続してなる電力変換装置において、前記各直列接続された電圧駆動型半導体素子がターンオフ動作中に、各電圧駆動型半導体素子に印加される電圧が過電圧かどうかを判別し、前記各電圧駆動型半導体素子のうち、少なくとも２個の電圧駆動型半導体素子に印加された電圧が過電圧と判別されたときには、前記各直列接続されたいずれかの電圧駆動型半導体素子に素子破壊が発生したとする該電圧駆動型半導体素子の故障検出方法を行わせることを特徴とする。
【００１６】この発明によれば、電圧駆動型半導体素子を直列接続してなる各アームのいずれか1個の前記電圧駆動型半導体素子が短絡故障をしたときには、残りの健全な電圧駆動型半導体素子がターンオフ時の電圧を分担することになるため、前記電圧駆動型半導体素子のターンオフ動作毎の各半導体素子に印加される電圧が過電圧かどうかを監視することにより、高速な素子故障の検出が可能となる。
【００１７】
【発明の実施の形態】図１はこの発明の実施例を示す回路構成図であり、図４に示したゲート駆動回路に、この発明の電圧駆動型半導体素子の故障検出方法を付加した例である。
【００１８】すなわち、図１に示したゲート駆動回路には、図４に示した構成のゲート駆動回路に、ゲート電圧監視回路ＣＫと、例えば、図示のアンド素子とオア素子とからなる素子故障判別回路ＣＶとが付加されている。
【００１９】図３に示した回路構成に図１に示したゲート駆動回路を用いたときの動作を、図２に示した波形図を参照しつつ、以下に説明する。
【００２０】すなわち、先述の図５に示した波形図と同様に、Ｑ１が先にターンオフ動作を開始し、この開始時点よりターンオフタイミングの差だけ遅れてＱ２，Ｑ３がターンオフ動作を開始すると、先ず、Ｑ１の過電圧判別回路ＯＶにてＱ１のコレクタ・エミッタ間電圧ＶCEが過電圧と判別され、Ｑ１の再オン回路ＲＯが動作し、Ｑ１を活性領域内で再オンさせると共に、Ｑ１のゲート電圧監視回路ＣＫを介して外部と、Ｑ１の素子故障判別回路ＣＶとに論理「Ｈ」レベルを出力する。その後のＱ２，Ｑ３がターンオフ動作中に、Ｑ３に短絡破壊が発生すると、直流電源の電圧ＥｄをＱ１とＱ２とで分担することになるため、Ｑ１，Ｑ２のコレクタ・エミッタ間電圧ＶCE（Ｑ１），ＶCE（Ｑ２）はそれぞれＥｄ／２のレベルまで増加しようとし、Ｑ２の過電圧判別回路ＯＶにてＱ２のコレクタ・エミッタ間電圧ＶCEが過電圧と判別され、Ｑ２の再オン回路ＲＯが動作し、Ｑ２も活性領域内で再オンさせると共に、Ｑ２のゲート電圧監視回路ＣＫを介して外部と、Ｑ２の素子故障判別回路ＣＶとに論理「Ｈ」レベルを出力する。
【００２１】このＱ２が再オン状態になったときより、Ｑ１の素子故障判別回路ＣＶの出力と、Ｑ２の素子故障判別回路ＣＶの出力とが論理「Ｈ」レベルとなり、この論理「Ｈ」レベルを外部へ「素子故障判別信号」として出力すると共に、Ｑ１の再オン回路ＲＯ，Ｑ２の再オン回路ＲＯの動作を停止させて、Ｑ１，Ｑ２のゲート・エミッタ間電圧ＶGE（Ｑ１），ＶGE（Ｑ２）を通常のオフ動作時の逆バイアスレベルにし、その結果、Ｑ１，Ｑ２がオフ状態となり、このときのＱ１，Ｑ２のコレクタ・エミッタ間電圧ＶCE（Ｑ１），ＶCE（Ｑ２）は、ほぼＥｄ／２となる。
【００２２】なお、各アームのＩＧＢＴの直列数が４以上のときには、使用するＩＧＢＴの耐圧，素子特性のばらつきなどを考慮して、過電圧レベルと過電圧になったＩＧＢＴの判別数とを設定すればよく、また、素子故障判別回路ＣＶの機能をゲート駆動回路から除き、外部に設置することも容易である。
【００２３】
【発明の効果】この発明によれば、前記電圧駆動型半導体素子のターンオフ動作毎に高速に素子故障の検出が可能となり、この種の電力変換装置における事故の拡大を防止することができる。
【図面の簡単な説明】
【図１】この発明の実施例を示す回路構成図
【図２】図１の動作を説明する波形図
【図３】電力変換装置の全体構成図
【図４】図３の部分詳細回路構成図
【図５】図４の動作を説明する波形図
【図６】図４の動作を説明する波形図
【符号の説明】
Ｑ…絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＧＤＵ…ゲート駆動回路、Ｅｄ…直流電源の電圧、Ｒ…抵抗、Ｃ…コンデンサ、ＴＲ…トランジスタ、ＩＦ…インタフェース回路、ＯＶ…過電圧判別回路、ＲＯ…再オン回路、ＣＫ…ゲート電圧監視回路、ＣＶ…素子故障判別回路。
【０００１】
【発明の属する技術分野】この発明は、電力変換装置を構成する電圧駆動型半導体素子に関し、特に電力変換回路を高電圧化するために各アームに電圧駆動型半導体素子を３個以上直列接続して構成された電力変換装置における、電圧駆動型半導体素子の故障検出方法に関する。
【０００２】
【従来の技術】図３に、電力変換装置で高電圧化を図るために、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）を各アームに直列接続した場合の従来例として、ＩＧＢＴを３個直列接続したインバータの１相分の回路を示す。
【０００３】図示のように、この回路はＩＧＢＴＱ１，Ｑ２，Ｑ３（上アーム）とＱ４，Ｑ５，Ｑ６（下アーム）、直流電源（電圧Ｅｄ）、スナバコンデンサＣｓ１，Ｃｓ２、スナバダイドードＤｓ１，Ｄｓ２、スナバ抵抗Ｒｓ１，Ｒｓ２、および各ＩＧＢＴ対応のスナバ回路（ＲＣスナバ回路）などから構成される。
【０００４】ＧＤＵ１〜ＧＤＵ６はＱ１〜Ｑ６のゲート駆動回路で、具体的には、例えば同一出願人による平成１１年特許願第１２９８９３号（出願日；平成１１年５月１１日）の第２図に記載されているゲート駆動回路であり、このゲート駆動回路の構成を図４に示す。
【０００５】すなわち図４に示すように、ＩＧＢＴをオン，オフさせるためのＴＲ１，ＴＲ２、インタフェース回路ＩＦ、検出抵抗Ｒｄによって検出された電圧が過電圧かどうかを判別する過電圧判別回路ＯＶ、ＩＧＢＴのターンオフ時にこれを活性領域で再オンさせる再オン回路ＲＯなどから構成されている。
【０００６】図３に示した回路構成に図４に示したゲート駆動回路を用いたときの動作を、図５に示した波形図を参照しつつ、以下に説明する。
【０００７】Ｑ１〜Ｑ３間の素子特性のばらつきなどに起因するターンオフタイミングの差により、例えばＱ１が先にターンオフ動作を開始し、この開始時点よりΔｔ（ターンオフタイミングの差）の期間ではＱ２，Ｑ３がまだオン状態にあることから、Ｑ１のコレクタ・エミッタ間電圧ＶCEのみが上昇し始め、この上昇に伴い、検出抵抗Ｒｄによって検出される電圧が過電圧レベルに達すると、過電圧判別回路ＯＶにてＱ１のコレクタ・エミッタ間電圧ＶCEが過電圧と判別される。この判別結果により再オン回路ＲＯが動作し、ゲート・エミッタ間電圧ＶGEをＱ１のしきい値付近の電圧に制御することで、Ｑ１を活性領域内で再オンさせる。Ｑ１が再オンすると、Ｑ１のコレクタ・エミッタ間電圧ＶCEが下降し、Ｑ１のコレクタ・エミッタ間に過電圧が印加されるのを防止し、過電圧印加に伴う素子破壊を回避することができる。
【０００８】また従来は、Ｑ１〜Ｑ６のＩＧＢＴのいずれかに素子故障が発生したときには、各ＩＧＢＴへのオン，オフ信号とコレクタ・エミッタ間電圧ＶCEとの関係を監視するなどの周知の技術により検知して、全てのＩＧＢＴに対してオフ動作を行わせる保護動作をさせていた。
【０００９】
【発明が解決しようとする課題】図４に示した構成のゲート駆動回路において、直列接続された各ＩＧＢＴのうち、いずれか1個のＩＧＢＴが何らかの要因で素子破壊（短絡破壊）を起したときの動作を、図６に示した波形図を参照しつつ、以下に説明する。
【００１０】図６は、図３に示した回路のＱ１〜Ｑ３のうち、Ｑ３が素子破壊を起したときの動作波形例を示している。
【００１１】すなわち、前述の図５に示した波形図と同様に、Ｑ１が先にターンオフ動作を開始し、この開始時点よりターンオフタイミングの差だけ遅れてＱ２，Ｑ３がターンオフ動作を開始すると、先ず、過電圧判別回路ＯＶにてＱ１のコレクタ・エミッタ間電圧ＶCEが過電圧と判別され、再オン回路ＲＯが動作し、Ｑ１を活性領域内で再オンさせる。その後のＱ２，Ｑ３がターンオフ動作中に、Ｑ３に短絡破壊が発生すると、直流電源の電圧ＥｄをＱ１とＱ２とで分担することになるため、Ｑ１，Ｑ２のコレクタ・エミッタ間電圧ＶCE（Ｑ１），ＶCE（Ｑ２）はそれぞれＥｄ／２（Ｑ３が正常状態ではそれぞれほぼＥｄ／３）のレベルまで増加しようとし、過電圧判別回路ＯＶにてＱ２のコレクタ・エミッタ間電圧ＶCEが過電圧と判別され、再オン回路ＲＯが動作し、Ｑ２も活性領域内で再オンさせる。
【００１２】その結果、Ｑ２が再オン状態になったときより、Ｑ１，Ｑ２ともに活性領域内でオン動作を継続し、下アームのＩＧＢＴＱ４〜Ｑ６がオンになった時点でアーム短絡状態に陥るなど、Ｑ３の素子故障に伴う事故が拡大する恐れがあった。
【００１３】上述の動作は、従来の素子故障の検出方法では、高速に検出することが困難であったために、生じた問題点である。
【００１４】この発明の目的は上記問題点を解決し、この種の電圧駆動型半導体素子の素子破壊を高速に検出する該半導体素子の故障検出方法を提供することにある。
【００１５】
【課題を解決するための手段】この発明は、各アームに電圧駆動型半導体素子を３個以上直列接続してなる電力変換装置において、前記各直列接続された電圧駆動型半導体素子がターンオフ動作中に、各電圧駆動型半導体素子に印加される電圧が過電圧かどうかを判別し、前記各電圧駆動型半導体素子のうち、少なくとも２個の電圧駆動型半導体素子に印加された電圧が過電圧と判別されたときには、前記各直列接続されたいずれかの電圧駆動型半導体素子に素子破壊が発生したとする該電圧駆動型半導体素子の故障検出方法を行わせることを特徴とする。
【００１６】この発明によれば、電圧駆動型半導体素子を直列接続してなる各アームのいずれか1個の前記電圧駆動型半導体素子が短絡故障をしたときには、残りの健全な電圧駆動型半導体素子がターンオフ時の電圧を分担することになるため、前記電圧駆動型半導体素子のターンオフ動作毎の各半導体素子に印加される電圧が過電圧かどうかを監視することにより、高速な素子故障の検出が可能となる。
【００１７】
【発明の実施の形態】図１はこの発明の実施例を示す回路構成図であり、図４に示したゲート駆動回路に、この発明の電圧駆動型半導体素子の故障検出方法を付加した例である。
【００１８】すなわち、図１に示したゲート駆動回路には、図４に示した構成のゲート駆動回路に、ゲート電圧監視回路ＣＫと、例えば、図示のアンド素子とオア素子とからなる素子故障判別回路ＣＶとが付加されている。
【００１９】図３に示した回路構成に図１に示したゲート駆動回路を用いたときの動作を、図２に示した波形図を参照しつつ、以下に説明する。
【００２０】すなわち、先述の図５に示した波形図と同様に、Ｑ１が先にターンオフ動作を開始し、この開始時点よりターンオフタイミングの差だけ遅れてＱ２，Ｑ３がターンオフ動作を開始すると、先ず、Ｑ１の過電圧判別回路ＯＶにてＱ１のコレクタ・エミッタ間電圧ＶCEが過電圧と判別され、Ｑ１の再オン回路ＲＯが動作し、Ｑ１を活性領域内で再オンさせると共に、Ｑ１のゲート電圧監視回路ＣＫを介して外部と、Ｑ１の素子故障判別回路ＣＶとに論理「Ｈ」レベルを出力する。その後のＱ２，Ｑ３がターンオフ動作中に、Ｑ３に短絡破壊が発生すると、直流電源の電圧ＥｄをＱ１とＱ２とで分担することになるため、Ｑ１，Ｑ２のコレクタ・エミッタ間電圧ＶCE（Ｑ１），ＶCE（Ｑ２）はそれぞれＥｄ／２のレベルまで増加しようとし、Ｑ２の過電圧判別回路ＯＶにてＱ２のコレクタ・エミッタ間電圧ＶCEが過電圧と判別され、Ｑ２の再オン回路ＲＯが動作し、Ｑ２も活性領域内で再オンさせると共に、Ｑ２のゲート電圧監視回路ＣＫを介して外部と、Ｑ２の素子故障判別回路ＣＶとに論理「Ｈ」レベルを出力する。
【００２１】このＱ２が再オン状態になったときより、Ｑ１の素子故障判別回路ＣＶの出力と、Ｑ２の素子故障判別回路ＣＶの出力とが論理「Ｈ」レベルとなり、この論理「Ｈ」レベルを外部へ「素子故障判別信号」として出力すると共に、Ｑ１の再オン回路ＲＯ，Ｑ２の再オン回路ＲＯの動作を停止させて、Ｑ１，Ｑ２のゲート・エミッタ間電圧ＶGE（Ｑ１），ＶGE（Ｑ２）を通常のオフ動作時の逆バイアスレベルにし、その結果、Ｑ１，Ｑ２がオフ状態となり、このときのＱ１，Ｑ２のコレクタ・エミッタ間電圧ＶCE（Ｑ１），ＶCE（Ｑ２）は、ほぼＥｄ／２となる。
【００２２】なお、各アームのＩＧＢＴの直列数が４以上のときには、使用するＩＧＢＴの耐圧，素子特性のばらつきなどを考慮して、過電圧レベルと過電圧になったＩＧＢＴの判別数とを設定すればよく、また、素子故障判別回路ＣＶの機能をゲート駆動回路から除き、外部に設置することも容易である。
【００２３】
【発明の効果】この発明によれば、前記電圧駆動型半導体素子のターンオフ動作毎に高速に素子故障の検出が可能となり、この種の電力変換装置における事故の拡大を防止することができる。
【図面の簡単な説明】
【図１】この発明の実施例を示す回路構成図
【図２】図１の動作を説明する波形図
【図３】電力変換装置の全体構成図
【図４】図３の部分詳細回路構成図
【図５】図４の動作を説明する波形図
【図６】図４の動作を説明する波形図
【符号の説明】
Ｑ…絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＧＤＵ…ゲート駆動回路、Ｅｄ…直流電源の電圧、Ｒ…抵抗、Ｃ…コンデンサ、ＴＲ…トランジスタ、ＩＦ…インタフェース回路、ＯＶ…過電圧判別回路、ＲＯ…再オン回路、ＣＫ…ゲート電圧監視回路、ＣＶ…素子故障判別回路。
【特許請求の範囲】
【請求項１】 各アームに電圧駆動型半導体素子を３個以上直列接続してなる電力変換装置において、前記各直列接続された電圧駆動型半導体素子がターンオフ動作中に、各電圧駆動型半導体素子に印加される電圧が過電圧かどうかを判別し、前記各電圧駆動型半導体素子のうち、少なくとも２個の電圧駆動型半導体素子に印加された電圧が過電圧と判別されたときには、前記各直列接続されたいずれかの電圧駆動型半導体素子に素子破壊が発生したとすることを特徴とする電圧駆動型半導体素子の故障検出方法。
【請求項１】 各アームに電圧駆動型半導体素子を３個以上直列接続してなる電力変換装置において、前記各直列接続された電圧駆動型半導体素子がターンオフ動作中に、各電圧駆動型半導体素子に印加される電圧が過電圧かどうかを判別し、前記各電圧駆動型半導体素子のうち、少なくとも２個の電圧駆動型半導体素子に印加された電圧が過電圧と判別されたときには、前記各直列接続されたいずれかの電圧駆動型半導体素子に素子破壊が発生したとすることを特徴とする電圧駆動型半導体素子の故障検出方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００２−５８２３４（Ｐ２００２−５８２３４Ａ）
【公開日】平成１４年２月２２日（２００２．２．２２）
【国際特許分類】
【出願番号】特願２０００−２４１０４３（Ｐ２０００−２４１０４３）
【出願日】平成１２年８月９日（２０００．８．９）
【出願人】（０００００５２３４）富士電機株式会社 (3,146)
【Ｆターム（参考）】
【公開日】平成１４年２月２２日（２００２．２．２２）
【国際特許分類】
【出願日】平成１２年８月９日（２０００．８．９）
【出願人】（０００００５２３４）富士電機株式会社 (3,146)
【Ｆターム（参考）】
[ Back to top ]