電子デバイス及びその製造方法
【課題】貫通電極の基板等との熱膨張率差に起因する変形を抑えるにあたり、製造プロセスの工程数を増加させることなく貫通電極の側面形状に起因するデバイス特性の劣化を抑止する、信頼性の高い電子デバイスを提供する。
【解決手段】基板１と、基板１の表面上方に形成された配線１８と、基板１の裏面から基板１を貫通しており、基板１の深さ方向において、第１の開孔１Ａａと、第１の開孔１Ａａよりも開口総面積が小さい第２の開孔１Ａｂとが接続された貫通孔１Ａに形成されてなる貫通ビア３０とを含み、貫通ビア３０は、第１の開孔１Ａａに形成された第１の電極部３０ａと、第２の開孔１Ａｂに形成された第２の電極部３０ｂとが、最外側面が一体形成される。
【解決手段】基板１と、基板１の表面上方に形成された配線１８と、基板１の裏面から基板１を貫通しており、基板１の深さ方向において、第１の開孔１Ａａと、第１の開孔１Ａａよりも開口総面積が小さい第２の開孔１Ａｂとが接続された貫通孔１Ａに形成されてなる貫通ビア３０とを含み、貫通ビア３０は、第１の開孔１Ａａに形成された第１の電極部３０ａと、第２の開孔１Ａｂに形成された第２の電極部３０ｂとが、最外側面が一体形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイス及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳ等のトランジスタ、メモリデバイス、ＭＥＭＳ等のセンサデバイスに代表される電子デバイスでは、その集積化が平面的（２次元）構造から立体的（３次元）構造に移行している。
例えば、携帯電話機に搭載される半導体チップは、いわゆるシステム・イン・パッケージ構造のものが主流となりつつある。半導体チップにおける３次元積層化の手法としては、パッケージレベルで行うＰｏＰ方式、半導体チップを積層してワイヤ・ボンディングで相互接続するＳｉＰ方式等が用いられている。
【０００３】
近時では、電子デバイスをチップレベルで積層化する３次元集積技術が盛んに開発されている。
多数の電子デバイスを３次元集積化する場合、電子デバイス相互間で電気的に接続するには、電子デバイスに基板を貫通する貫通電極（貫通ビア）を設け、これを用いて相互接続することが必要である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−８１３０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電子デバイスの貫通ビアの電極材料としては、多結晶シリコン、タングステン（Ｗ）、Ｃｕ等が用いられる。多結晶シリコン、Ｗを用いる場合には、ＣＶＤ法が適用される。Ｃｕを用いる場合には、電解メッキ法が適用される。後者は、前者よりも低温でビア形成ができることから、電極材料としてＣｕを用いた貫通ビアが注目されている。
【０００６】
電子デバイスでは、その基板の厚みはトランジスタ等の機能素子のサイズに比べて大きい。そのため、貫通ビアはアスペクト比が極めて高くなる。このような高アスペクト比の貫通ビアは、その基板への貫通孔の形成、貫通孔への電極材料の充填のいずれも困難であり、製造コストも大きくなる。従って、基板の面積に余裕があれば、貫通ビアの径を大きくして低アスペクト比の貫通ビアを形成することが望ましい。
【０００７】
ところが、貫通ビアの径を大きくすると、貫通ビアの電極材料と基板及びアクティブ層（各種の機能素子及び配線が形成される層）との熱膨張率差が増大し、貫通ビアの周辺部位における変位量が増加するという問題が生じる。
具体例を図１７に示す。図１７では、半導体チップにおいて、シリコン基板１０１と、その上に形成されたアクティブ層１０２と、シリコン基板１０１を貫通する、Ｃｕを用いた貫通ビア１０３と、外部接続用のバンプボール１０４とを簡易に示している。貫通ビア１０３は、シリコン基板１０１を貫通してアクティブ層１０２の配線１０２ａと電気的に接続されている。アクティブ層１０２の内部構造としては、配線１０２ａのみを示し、機能素子の図示は省略する。
【０００８】
半導体チップの製造プロセスにおいて、処理温度ＴがＣｕの結晶再配列温度Ｔ0よりも大きいと、図１８（ａ）のように、貫通ビア１０３のＣｕが熱膨張してアクティブ層１０２を押し上げ、アクティブ層１０２が凸状に変形する。一方、処理温度ＴがＴ0よりも小さいと、図１８（ｂ）のように、貫通電極１０３のＣｕが熱収縮してアクティブ層１０２を引っ張り、アクティブ層１０２が凹状に変形する。このように、処理温度により貫通電極１０３がアクティブ層１０２を上下方向に変動させる、いわゆるポンピングリアクションが生じ、アクティブ層１０２の機能素子、配線が機械的に破壊されるという問題がある。
【０００９】
電流量を減少させることなく上記した貫通ビアの変位を抑える構成を、図１９に示す。貫通ビア１１１は、図１９のように、大径の第１の電極部１１２と、小径の複数の第２の電極部１１３とが接続されており、第２の電極部１１３でアクティブ層１０２と接続される。特許文献１に、その一例が開示されている。
【００１０】
しかしながら、上記のように形状の異なる２種類の電極部を接続形成するため、貫通ビア１１１の側面において、第１の電極部１１２の第２の電極部１１３との端部、及び第２の電極部１１３の第１の電極部１１２との端部に、屈曲点１１４が形成される。この屈曲点１１４では、電極金属であるＣｕを所期のように形成することが困難であり、Ｃｕの非形成部分が生じることがある。このように、２種類の電極部の接続部分のエッジ形状に起因して、リーク電流等が発生し、デバイス特性の劣化を惹起する。
また、上記のように形状の異なる２種類の電極部を接続形成するには、リソグラフィー工程を少なくとも２回行うことを要し、工程数が多く製造フローも煩雑であるという問題が生じる。
【００１１】
本発明は、上記の課題に鑑みてなされたものであり、貫通電極の基板等との熱膨張率差に起因する変形を抑えるにあたり、製造プロセスの工程数を増加させることなく貫通電極の側面形状に起因するデバイス特性の劣化を抑止する、信頼性の高い電子デバイス及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
電子デバイスの一態様は、基板と、前記基板の表面上方に形成された配線と、前記基板の裏面から前記基板を貫通しており、前記基板の深さ方向において、第１の開孔と、前記第１の開孔よりも開口総面積の小さい第２の開孔とが、最外側面で一体化してなる貫通孔に形成されてなる貫通電極とを含む。
【００１３】
電子デバイスの製造方法の一態様は、基板の表面上方に配線を形成する工程と、前記基板の裏面に前記基板を貫通する貫通孔を形成する工程と、前記貫通孔に、前記配線と電気的に接続される貫通電極を形成する工程とを含み、前記貫通孔を、前記基板の深さ方向において、第１の開孔と、前記第１の開孔よりも開口総面積の小さい第２の開孔とが、最外側面で一体化するように、エッチングで一括形成する。
【発明の効果】
【００１４】
上記の諸態様によれば、貫通電極の基板等との熱膨張率差に起因する変形を抑えるにあたり、製造プロセスの工程数を増加させることなく貫通電極の側面形状に起因するデバイス特性の劣化を抑止する、信頼性の高い電子デバイスが実現する。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態による半導体チップの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態による半導体チップの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態による半導体チップの製造方法を工程順に示す概略断面図である。
【図４】本実施形態において、貫通ビアの貫通孔を形成するためのレジストマスクを示す概略平面図である。
【図５】通常のレジストマスクを用いたドライエッチングを示す概略断面図である。
【図６】本実施形態のレジストマスクを用いたドライエッチングを示す概略断面図である。
【図７】本実施形態のレジストマスクの傾斜角θとレジストマスクの後退レートとの関係を示す特性図である。
【図８】本実施形態のドライエッチングについて、途中経過を含めて示す概略断面図である。
【図９】第１の実施形態の変形例１における、貫通ビア形成時に用いるレジストマスクを示す概略平面図である。
【図１０】変形例１において、貫通ビアの貫通孔を形成するためのレジストマスクを示す概略平面図である。
【図１１】第１の実施形態の変形例２における、貫通ビア形成時の一括ドライエッチングを行う際の工程を示す概略断面図である。
【図１２】変形例２において、貫通ビアの貫通孔を形成するためのレジストマスクを示す概略平面図である。
【図１３】第１の実施形態の変形例３における、貫通ビア形成時の一括ドライエッチングを行う際の工程を示す概略断面図である。
【図１４】変形例３において、貫通ビアの貫通孔を形成するためのレジストマスクを示す概略平面図である。
【図１５】第２の実施形態による半導体チップの製造方法の主要工程を示す概略断面図である。
【図１６】第２の実施形態において、貫通ビアの貫通孔を形成するためのレジストマスクを示す概略平面図である。
【図１７】従来の貫通ビアを示す概略断面図である。
【図１８】貫通ビアに生じるポンピングリアクションを説明するための概略断面図である。
【図１９】図１８の問題を解決する一手法を説明するための概略断面図である。
【発明を実施するための形態】
【００１６】
以下、電子デバイス及びその製造方法を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。各実施形態では、電子デバイスとして、機能素子であるＭＯＳトランジスタが搭載された半導体チップを例示する。電子デバイスとしては、当該半導体チップ以外でも、メモリデバイス、ＭＥＭＳ等のセンサデバイスにも適用可能である。また、基板としてはシリコン基板を例示するが、ＧａＡｓ等の化合物半導体基板、樹脂等の絶縁基板、プリント基板等にも適用できる。
【００１７】
（第１の実施形態）
図１〜図３は、第１の実施形態による半導体チップの製造方法を工程順に示す概略断面図である。
図１（ａ）に示すように、シリコン基板１の表面にアクティブ層２を形成する。
詳細には、先ず、基板としてシリコンの半導体基板を用意し、この半導体基板の裏面をバックグラインドにより所定の厚み、例えば２００μｍ程度の厚みまで薄化する。これにより、シリコン基板１が形成される。
【００１８】
シリコン基板の表面に、ゲート絶縁膜１１を介して多結晶シリコン等を用いたゲート電極１２を形成し、所定導電型の不純物をイオン注入してソース／ドレイン領域１３を形成する。これにより、機能素子であるＭＯＳトランジスタ１０が形成される。
シリコン基板１上にＭＯＳトランジスタ１０を覆うように層間絶縁膜１４を形成し、層間絶縁膜１４にソース／ドレイン領域１３等と電気的に接続される接続プラグ１５を例えば電解メッキ法で形成する。このとき接続プラグ１５と同時に、シリコン基板１上の後述する貫通ビアの形成予定部位に接続用電極１６を形成する。層間絶縁膜１４上に層間絶縁膜１７を形成し、層間絶縁膜１７に例えば電解メッキ法で接続プラグ１５と電気的に接続される配線１８を形成する。層間絶縁膜及び接続プラグ、層間絶縁膜及び配線の形成を数回（図示の例では１回）繰り返し行い、多層配線層２０を形成する。以上により、ＭＯＳトランジスタ１０及び多層配線層２０を備えたアクティブ層２が形成される。
なお、アクティブ層２のうち、ＭＯＳトランジスタ１０については、以下の図１（ｂ）以降で図示を省略する。
【００１９】
続いて、図１（ｂ）に示すように、シリコン基板１の裏面に、レジストマスク２１を形成する。
詳細には、シリコン基板１の裏面で後述する貫通ビアの形成予定部位（接続用電極１６に位置整合する部位）にレジストを例えば１０μｍ程度の厚みに塗布し、リソグラフィーで加工して、レジストパターン２１を形成する。レジストマスク２１の様子を図１（ｂ）と共に図４の平面図に示す。図４の破線Ｉ−Ｉに沿った断面が図１（ｂ）に対応する。レジストマスク２１は、シリコン基板１の裏面を所定形状に露出する第１のパターン２１ａと、シリコン基板１の第１のパターン２１ａから露出する部位で柱状突起の形状とされた複数の第２のパターン２１ｂとを有して構成される。第１のパターン２１ａは、例えば開口径が２００μｍ程度の円形の開口パターンとされる。第２のパターン２１ｂは、エッチング途中で消失するように、その縦断面において上底幅が下底幅よりも小さい台形状とされる。本実施形態では、リソグラフィーをいわゆる解調露光で行い、その光強度及び光照射角を調節することにより、第２のパターン２１ｂを上記の縦断面台形状に形成する。第２のパターン２１ｂは、後述するように、その傾斜角が、４５°〜９０°の範囲内の値に規定されている。
【００２０】
ここで、第２のパターン２１ｂを用いたドライエッチングについて説明する。
通常では、図５（ａ）に示すように、レジストマスク１２１は、縦断面形状が矩形であり、側面が被加工面１２２に対して垂直となる。レジストマスク１２１を用いて被加工面１２２をドライエッチングすることで、図５（ｂ），（ｃ）に示すように、レジストマスク１２１の横断面形状に倣って、レジストマスク１２１の上面と共に被加工面１２２がエッチングされてゆく。
【００２１】
これに対して、図６（ａ）の第２のパターン２１ｂであるレジストマスク１２３では、縦断面において上底幅が下底幅よりも小さい台形とされている。レジストマスク１２３の傾斜角をθとする。レジストマスク１２３を用いて被加工面１２２をドライエッチングすると、図６（ｂ）に示すように、レジストマスク１２３の形状に倣って被加工面１２２がエッチングされてゆく。このとき、レジストマスク１２３はその上面でエッチングされてゆくが、第２のパターン２１ｂは、側面に傾斜角を有するため、当該側面でもエッチングされて幅方向に後退してゆく。そして、傾斜角θを適宜調節したレジストマスク１２３を用いることで、被加工面１２２のエッチング途中でレジストマスク１２３は消失する。このとき、被加工面１２２には、所定高さの突起状のパターン１２２ａが形成される。
【００２２】
図７は、レジストマスクの傾斜角θとレジストマスクの後退レートとの関係を示す特性図である。
このように、レジストマスクの後退レートは、傾斜角θが４５°のときに最も大きく、９０°で最も小さい（ほぼ０）であることが判る。これは、傾斜角を有するレジストマスクでは、ドライエッチングのイオン性が高く、スパッタリングされたマスク材料が再付着せずイオン入射と反対方向に飛散するためにスパッタリング効率が高くなるためである。本実施形態では、この結果を利用して、レジストマスク１２３の後退レートを０（傾斜角θが９０°のとき）から最大値（傾斜角θが４５°のとき）までの値で選択し、突起状のパターン１２２ａの高さを制御する。
【００２３】
続いて、図１（ｃ）に示すように、レジストマスク２１を用いてシリコン基板１の裏面をドライエッチング（異方性ドライエッチング）し、接続用電極１６の一部を露出する貫通孔１Ａを形成する。ドライエッチングは、エッチングガスに例えばＳＦ6及びＣ4Ｈ8の混合ガスを用い、ガス圧を例えば０．１Torr、投入電力を例えば５００Ｗとし、２０μｍ／分程度のエッチングレートで行う。エッチングの停止は時間制御とする。
【００２４】
本実施形態のドライエッチングについて、途中経過を含めて、図８で詳細に示す。図８では、アクティブ層２について接続用電極１６のみを図示する。
図８（ａ）の状態からドライエッチングを開始すると、図８（ｂ），（ｃ）のようにエッチングが進行する。エッチングが進むにつれて、シリコン基板１の裏面では、第１のパターン２１ａにより窪みが形成されてゆき、窪みの底面で第２のパターン２１ｂによりシリコンが柱状に残されてゆく。それと共に、第２のパターン２１ｂもエッチングされて後退してゆく。そして、エッチング途中で第２のパターン２１ｂは消失する。その後、エッチングが終了するまで、シリコン基板１の窪みと柱状部分とが同様にエッチングされてゆく。第２のパターン２１ｂがない状態でも、柱状部分が自己マスクとして機能するため、柱状部分は形状が維持されたままで窪みのエッチングが進行するが、柱状部分も窪みと同様にエッチングされ、高さが低くなる。図８（ｄ）のように、接続用電極１６の一部が露出した時点でエッチングを終了する。このとき、シリコンの柱状部分を柱状突起１ｂとする。柱状突起１ｂは、図７で示す第２のパターン２１ｂの後退レートから規定された所期の高さに形成される。
【００２５】
以上の一括ドライエッチングにより、シリコン基板１の裏面をドライエッチングし、接続用電極１６の一部を露出する貫通孔１Ａが自己整合的に形成される。貫通孔１Ａは、第１のパターン２１ａで規定された大径（２００μｍ程度）の第１の開孔１Ａａと、第２のパターン２１ｂで規定された、複数の柱状突起１ｂにより画定されてなる第２の開孔１Ａｂとが連結したものである。第１の開孔１Ａａは、加工し易い低アスペクト比の開口パターンである。第２の開孔１Ａｂは、複数の柱状突起１ｂの存在により、その開口総面積が第１の開孔１Ａａの開口面積よりも小さく、入り組んだ梁状の開口パターンとされる。本実施形態では、貫通孔１Ａは、その最外側面が第１の開孔１Ａａで規定される。即ち、貫通孔１Ａは、当該一括ドライエッチングにより、第１の開孔１Ａａの最外側面Ｓ１と第２の開孔１Ａｂの最外側面Ｓ２とが屈曲点を持たず滑らかに一体化して形成される。
残った第１のパターン２１ａは、アッシング処理又は薬液を用いたウェットエッチング等により除去される。
【００２６】
なお、貫通孔１Ａは、その最外側面が若干テーパ状となるように、一括ドライエッチングで形成しても良い。この場合にも、貫通孔１Ａは、第１の開孔１Ａａの最外側面Ｓ１と第２の開孔１Ａｂの最外側面Ｓ２とが屈曲点を持たず滑らかに一体化して形成される。
【００２７】
続いて、図２（ａ）に示すように、貫通孔１Ａの内壁面を覆う保護膜２２を形成する。
詳細には、例えばＣＶＤ法により、シリコン基板１の貫通孔１Ａの内壁面を覆うように、Ｃｕのシリコン基板１内への拡散を防止する機能を持つ絶縁物、例えばＳｉＮを５００ｎｍ程度の厚みに堆積する。これにより、貫通孔１Ａの内壁面を覆う保護膜２２が形成される。
【００２８】
続いて、図２（ｂ）に示すように、貫通孔１Ａの底部分（第２の開孔１Ａｂの底部分）の保護膜２２を除去する。
詳細には、シリコン基板１の裏面で貫通孔１Ａ内にかけて、第２の開孔１Ａｂの底部分の底部分に位置整合する部位に開口が形成されたレジストマスクを形成し、このレジストマスクを用いてボトムエッチングを行う。これにより、保護膜２２は第２の開孔１Ａｂの底部分のみで除去されて開口２２ａが形成され、開口２２ａから接続用電極１６の表面の一部を露出する。
【００２９】
続いて、図２（ｃ）に示すように、Ｃｕ層２３を形成する。
詳細には、先ず、例えば物理スパッタ法により、シリコン基板１の貫通孔１Ａの内壁面を覆うように、Ｔｉを２０μｍ程度、Ｃｕを１００ｎｍ程度の厚みに順次成膜する。これにより、シリコン基板１の貫通孔１Ａの内壁面を、保護膜２２の開口２２ａでは直接的に、その他の部分では保護膜２２を介して覆う、不図示のライナー層及びＣｕシード層が形成される。
【００３０】
次に、Ｃｕ層２３を形成する。
Ｃｕ層２３の形成には、例えば電解メッキ法を用い、セミアディティブ法で行う。詳細には、シリコン基板１の裏面で貫通孔１Ａ及びその周囲を適宜露出する開口２４ａを有するレジストマスク２４を形成する。電解メッキ法により、レジストマスク２４の開口２４ａから露出する部分にＣｕを例えば５μｍ〜２０μｍ程度の厚みにメッキ成膜する。Ｃｕ層２３は、貫通孔１Ａを充填するように形成しても良い。これにより、貫通孔１Ａのうち第２の開孔１ＡｂをＣｕで充填し、第１の開孔１Ａａの内壁面を覆うＣｕ層２３が形成される。以上により、貫通孔１ＡにＣｕ層２５が配されてなる貫通ビア３０が形成される。貫通ビア３０は、貫通孔１Ａのうち第１の開孔１Ａａに形成された第１の電極部３０ａと、第２の開孔１Ａｂに形成された第２の電極部３０ｂとが連続的に、最外側面が屈曲点を持たず滑らかに一体形成される。貫通ビア３０では、第２の電極部３０ｂが保護膜２２の開口２２ａを通じて接続用電極１６と電気的に接続される。第２の電極部３０ｂは、第２の開孔１Ａｂに倣って入り組んだ梁状であって、熱変形し難い形状とされており、ポンピングリアクションの発生が抑止される。
レジストマスク２４は、アッシング処理又は薬液を用いたウェットエッチング等により除去される。
【００３１】
なお、Ｃｕ層２３をメッキ形成する代わりに、導電性ペーストを用いた金属充填方法で金属層を形成するようにしても良い。金属充填方法としては、粉体金属を圧入で貫通孔１Ａに充填する手法がある。粉体金属としては、Ｃｕ，Ａｌ，Ｉｎ等を用いることができるが、合金としてＩｎ，Ｓｎ，Ｃｕを混合させたものを用いても良い。
【００３２】
続いて、図３（ａ）に示すように、配線保護膜２５を形成する。
詳細には、シリコン基板１の裏面で貫通孔１Ａの内壁面を含む全面に、絶縁物、ここではＴＥＯＳを例えば２μｍ程度の厚みに堆積する。堆積されたＴＥＯＳの貫通孔１Ａに隣接する部分を、リソグラフィー及びドライエッチングで除去する。以上により、貫通孔１Ａ内でＣｕ層２５を覆ってシリコン基板１の裏面に延在し、シリコン基板１の裏面における貫通孔１Ａの近傍でＣｕ層２５の表面の一部を露出する開口２５ａを有する配線保護膜２７が形成される。
【００３３】
続いて、図３（ｂ）に示すように、バンプボール２６を形成する。
詳細には、配線保護膜２５の開口２５ａで露出するＣｕ層２５上に、バンプボール２６を配する。
しかる後、ダイシングによりシリコン基板１からチップごとに切り出し、本実施形態による半導体チップが形成される。
【００３４】
以上説明したように、本実施形態では、貫通ビア３０のシリコン基板１等との熱膨張率差に起因する変形を抑えるにあたり、製造プロセスの工程数を増加させることなく貫通ビアの側面形状に起因するデバイス特性の劣化を抑止する、信頼性の高い半導体チップが実現する。
【００３５】
−変形例−
以下、第１の実施形態の諸変形例について説明する。これらの変形例では、第１の実施形態で説明した一括ドライエッチングにおいて、上記した貫通孔１Ａと異なる形状の貫通孔を形成する。その他の工程は第１の実施形態と同様である。なお、第１の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。
【００３６】
（変形例１）
図９は、第１の実施形態の変形例１における、貫通ビア形成時に用いるレジストマスクを示す概略平面図である。
【００３７】
本例では、図９（ａ）に示すように、シリコン基板１の裏面に、レジストマスク３１を形成する。
詳細には、シリコン基板１の裏面で後述する貫通ビアの形成予定部位（接続用電極１６に位置整合する部位）にレジストを例えば１０μｍ程度の厚みに塗布し、リソグラフィーで加工して、レジストパターン３１を形成する。レジストマスク３１の様子を図９（ａ）と共に図１０の平面図に示す。図１０の一点鎖線Ｉ−Ｉに沿った断面が図９に相当する。レジストマスク３１は、シリコン基板１の裏面を所定形状に露出する第１のパターン３１ａと、シリコン基板１の第１のパターン３１ａから露出する部位で柱状突起の形状とされた複数の第２のパターン３１ｂとを有して構成される。第１のパターン３１ａは、各第２のパターン３１ｂを囲む円環状の開口が全体として矩形状となって連通する開口形状とされている。
【００３８】
そして、図９（ｂ）に示すように、レジストマスク３１を用いて、シリコン基板１の裏面を一括ドライエッチングする。エッチング条件は、第１の実施形態と同様とする。
以上の一括ドライエッチングにより、シリコン基板１の裏面には、接続用電極１６の一部を露出する貫通孔１Ｂが自己整合的に形成される。第２のパターン３１ｂは、エッチング途中で消失する。貫通孔１Ｂは、第１のパターン３１ａで規定された開口面積の大きい第１の開孔１Ｂａと、第２のパターン３１ｂで規定された、複数の柱状突起１ｃにより画定されてなる第２の開孔１Ｂｂとが連結したものである。第１の開孔１Ｂａは、加工し易い低アスペクト比の開口パターンである。第２の開孔１Ｂｂは、複数の柱状突起１ｃの存在により、その開口総面積が第１の開孔１Ｂａの開口面積よりも小さく、入り組んだ梁状の開口パターンとされる。本例では、貫通孔１Ｂは、その最外側面が第１の開孔１Ｂａで規定される。即ち、貫通孔１Ｂは、当該一括ドライエッチングにより、第１の開孔１Ｂａの最外側面Ｓ１と第２の開孔１Ｂｂの最外側面Ｓ２とが屈曲点を持たず滑らかに一体化して形成される。
残った第１のパターン３１ａは、アッシング処理又は薬液を用いたウェットエッチング等により除去される。
【００３９】
以上説明したように、本例では、貫通ビアのシリコン基板１等との熱膨張率差に起因する変形を抑えるにあたり、製造プロセスの工程数を増加させることなく貫通ビアの側面形状に起因するデバイス特性の劣化を抑止する、信頼性の高い半導体チップが実現する。
【００４０】
（変形例２）
図１１は、第１の実施形態の変形例２における、貫通ビア形成時に用いるレジストマスクを示す概略平面図である。
【００４１】
本例では、図１１（ａ）に示すように、シリコン基板１の裏面に、レジストマスク４１を形成する。
詳細には、シリコン基板１の裏面で後述する貫通ビアの形成予定部位（接続用電極１６に位置整合する部位）にレジストを例えば１０μｍ程度の厚みに塗布し、リソグラフィーで加工して、レジストパターン４１を形成する。レジストマスク４１の様子を図１１（ａ）と共に図１２の平面図に示す。図１２の一点鎖線Ｉ−Ｉに沿った断面が図１１に相当する。レジストマスク４１は、シリコン基板１の裏面を所定形状に露出する第１のパターン４１ａと、シリコン基板１の第１のパターン４１ａから露出する部位で柱状突起の形状とされた複数の第２のパターン４１ｂとを有して構成される。第１のパターン４１ａは、各第２のパターン４１ｂを囲む円環状の開口が全体として円形状となって連通する開口形状とされている。
【００４２】
そして、図１１（ｂ）に示すように、レジストマスク４１を用いて、シリコン基板１の裏面を一括ドライエッチングする。エッチング条件は、第１の実施形態と同様とする。
以上の一括ドライエッチングにより、シリコン基板１の裏面には、接続用電極１６の一部を露出する貫通孔１Ｃが自己整合的に形成される。第２のパターン４１ｂは、エッチング途中で消失する。貫通孔１Ｃは、第１のパターン４１ａで規定された開口面積の大きい第１の開孔１Ｃａと、第２のパターン４１ｂで規定された、複数の柱状突起１ｄにより画定されてなる第２の開孔１Ｃｂとが連結したものである。第１の開孔１Ｃａは、加工し易い低アスペクト比の開口パターンである。第２の開孔１Ｃｂは、複数の柱状突起１ｄの存在により、その開口総面積が第１の開孔１Ｃａの開口面積よりも小さく、入り組んだ梁状の開口パターンとされる。本例では、貫通孔１Ｃは、その最外側面が第１の開孔１Ｃａで規定される。即ち、貫通孔１Ｃは、当該一括ドライエッチングにより、第１の開孔１Ｃａの最外側面Ｓ１と第２の開孔１Ｃｂの最外側面Ｓ２とが屈曲点を持たず滑らかに一体化して形成される。
残った第１のパターン４１ａは、アッシング処理又は薬液を用いたウェットエッチング等により除去される。
【００４３】
以上説明したように、本例では、貫通ビアのシリコン基板１等との熱膨張率差に起因する変形を抑えるにあたり、製造プロセスの工程数を増加させることなく貫通ビアの側面形状に起因するデバイス特性の劣化を抑止する、信頼性の高い半導体チップが実現する。
【００４４】
（変形例３）
図１３は、第１の実施形態の変形例３における、貫通ビア形成時に用いるレジストマスクを示す概略平面図である。
【００４５】
本例では、図１３（ａ）に示すように、シリコン基板１の裏面に、レジストマスク５１を形成する。
詳細には、シリコン基板１の裏面で後述する貫通ビアの形成予定部位（接続用電極１６に位置整合する部位）にレジストを例えば１０μｍ程度の厚みに塗布し、リソグラフィーで加工して、レジストパターン５１を形成する。レジストマスク５１の様子を図１３（ａ）と共に図１４の平面図に示す。図１４の一点鎖線Ｉ−Ｉに沿った断面が図１３に相当する。レジストマスク５１は、シリコン基板１の裏面を所定形状に露出する第１のパターン５１ａと、シリコン基板１の第１のパターン５１ａから露出する部位で柱状突起の形状とされた複数の第２のパターン５１ｂとを有して構成される。第１のパターン５１ａは、各第２のパターン５１ｂを囲み、外形が矩形状となって連通する開口形状とされている。
【００４６】
そして、図１３（ｂ）に示すように、レジストマスク５１を用いて、シリコン基板１の裏面を一括ドライエッチングする。エッチング条件は、第１の実施形態と同様とする。
以上の一括ドライエッチングにより、シリコン基板１の裏面には、接続用電極１６の一部を露出する貫通孔１Ｄが自己整合的に形成される。第２のパターン５１ｂは、エッチング途中で消失する。貫通孔１Ｄは、第１のパターン５１ａで規定された開口面積の大きい第１の開孔１Ｄａと、第２のパターン５１ｂで規定された、複数の柱状突起１ｅにより画定されてなる第２の開孔１Ｄｂとが連結したものである。第１の開孔１Ｄａは、加工し易い低アスペクト比の開口パターンである。第２の開孔１Ｄｂは、複数の柱状突起１ｅの存在により、その開口総面積が第１の開孔１Ｄａの開口面積よりも小さく、入り組んだ梁状の開口パターンとされる。本例では、貫通孔１Ｄは、その最外側面が第１の開孔１Ｄａで規定される。即ち、貫通孔１Ｄは、当該一括ドライエッチングにより、第１の開孔１Ｄａの最外側面Ｓ１と第２の開孔１Ｄｂの最外側面Ｓ２とが屈曲点を持たず滑らかに一体化して形成される。
残った第１のパターン５１ａは、アッシング処理又は薬液を用いたウェットエッチング等により除去される。
【００４７】
以上説明したように、本例では、貫通ビアのシリコン基板１等との熱膨張率差に起因する変形を抑えるにあたり、製造プロセスの工程数を増加させることなく貫通ビアの側面形状に起因するデバイス特性の劣化を抑止する、信頼性の高い半導体チップが実現する。
【００４８】
（第２の実施形態）
以下、第２の実施形態について説明する。本実施形態では、第１の実施形態と同様に半導体チップを作製するが、その一括ドライエッチングにおいて形成する貫通ビアが異なる点で相違する。なお、第１の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。
図１５は、第２の実施形態による半導体チップの製造方法の主要工程を示す概略断面図である。
【００４９】
先ず、第１の実施形態と同様に、図１（ａ）の工程を実行して、シリコン基板１の表面にアクティブ層２を形成する。
【００５０】
続いて、図１５（ａ）に示すように、シリコン基板１の裏面に、レジストマスク６１を形成する。
詳細には、シリコン基板１の裏面で後述する貫通ビアの形成予定部位（接続用電極１６に位置整合する部位）にレジストを例えば１０μｍ程度の厚みに塗布し、リソグラフィーで加工して、レジストパターン６１を形成する。レジストマスク６１の様子を図１５（ａ）と共に図１６の平面図に示す。図１６の破線Ｉ−Ｉに沿った断面が図１５（ａ）に相当する。レジストマスク６１は、シリコン基板１の裏面を所定形状に露出する第１のパターン６１ａと、シリコン基板１の第１のパターン６１ａから露出する部位で入り組んだ梁状とされた第２のパターン６１ｂとを有して構成される。第１のパターン６１ａは、例えば開口径が２００μｍ程度の円形の開口パターンとされる。第２のパターン６１ｂは、エッチング途中で消失するように、その縦断面において上底幅が下底幅よりも小さい台形状とされる。本実施形態では、第１の実施形態と同様に、リソグラフィーを解調露光で行い、その光強度及び光照射角を調節することにより、第２のパターン６１ｂを上記の縦断面台形状に形成する。第２のパターン６１ｂは、その傾斜角が、４５°〜９０°の範囲内の値に規定されている。
【００５１】
続いて、図１５（ｂ）に示すように、レジストマスク６１を用いてシリコン基板１の裏面を一括ドライエッチングし、接続用電極１６の一部を露出する貫通孔１Ｅを形成する。エッチング条件は、第１の実施形態における図１（ｃ）のエッチングと同様である。
この一括ドライエッチングにより、シリコン基板１の裏面をドライエッチングし、接続用電極１６の一部を露出する貫通孔１Ｅが自己整合的に形成される。貫通孔１Ｅは、第１のパターン６１ａで規定された大径（２００μｍ程度）の第１の開孔１Ｅａと、第２のパターン６１ｂで規定された小径（５０μｍ程度）の複数の第２の開孔１Ｅｂとが連結したものである。第１の開孔１Ｅａは、加工し易い低アスペクト比の開口パターンである。第２の開孔１Ｅｂは、複数の梁状構造１ｆの存在により、その開口総面積が第１の開孔１Ｅａの開口面積よりも小さく、円状の開口パターンとされる。本実施形態では、貫通孔１Ｅは、その最外側面が第１の開孔１Ｅａで規定される。即ち、貫通孔１Ｅは、当該一括ドライエッチングにより、第１の開孔１Ｅａの最外側面Ｓ１と第２の開孔１Ｅｂの最外側面Ｓ２とが屈曲点を持たず滑らかに一体化して形成される。
残った第１のパターン６１ａは、アッシング処理又は薬液を用いたウェットエッチング等により除去される。
【００５２】
続いて、第１の実施形態と同様に、図２（ａ）〜図２（ｃ）の諸工程を経た後、図３（ａ）の工程を実行する。これにより、図１５（ｃ）に示すように、貫通孔１ＥにＣｕ層２５が配されてなる貫通ビア４０が形成される。貫通ビア４０は、貫通孔１Ｅのうち第１の開孔１Ｅａに形成された第１の電極部４０ａと、第２の開孔１Ｅｂに形成された第２の電極部４０ｂとが連続的に、最外側面が屈曲点を持たず滑らかに一体形成される。貫通ビア４０では、第２の電極部４０ｂが保護膜２２の開口２２ａを通じて接続用電極１６と電気的に接続される。第２の電極部４０ｂは第２の開孔１Ｅｂに倣った小径の柱状であって、熱変形し難い形状とされており、ポンピングリアクションの発生が抑止される。
【００５３】
そして、レジストマスク２６を除去した後、第１の実施形態と同様に、図３（ｂ）、図３（ｃ）諸工程を経て、バンプボール２８を形成する。
しかる後、ダイシングによりシリコン基板１からチップごとに切り出し、本実施形態による半導体チップが形成される。
【００５４】
以上説明したように、本実施形態では、貫通ビア４０のシリコン基板１等との熱膨張率差に起因する変形を抑えるにあたり、製造プロセスの工程数を増加させることなく貫通ビアの側面形状に起因するデバイス特性の劣化を抑止する、信頼性の高い半導体チップが実現する。
【００５５】
なお、本実施形態でも、第１の実施形態の諸変形例と同様に、上記した貫通孔１Ｅと異なる形状の貫通孔を形成するようにしても良い。
【００５６】
以下、電子デバイス及びその製造方法の諸態様を付記としてまとめて記載する。
【００５７】
（付記１）基板と、
前記基板の表面上方に形成された配線と、
前記基板の裏面から前記基板を貫通しており、前記基板の深さ方向において、第１の開孔と、前記第１の開孔よりも開口総面積の小さい第２の開孔とが、最外側面で滑らかに一体化してなる貫通孔に形成されてなる貫通電極と
を含むことを特徴とする電子デバイス。
【００５８】
（付記２）前記貫通孔は、前記第１の開孔が前記基板の所定深さまで形成され、前記第２の開孔が記貫通内に設けられた柱状突起で規制されて形成されていることを特徴とする付記１に記載の電子デバイス。
【００５９】
（付記３）前記基板の材料からなる複数の前記柱状突起が並設されていることを特徴とする付記２に記載の電子デバイス。
【００６０】
（付記４）前記貫通孔は、前記第１の開孔が前記基板の所定深さまで形成され、前記第２の開孔が記貫通内に設けられた梁状構造で規制されて形成されていることを特徴とする付記１に記載の電子デバイス。
【００６１】
（付記５）基板の表面上方に配線を形成する工程と、
前記基板の裏面に前記基板を貫通する貫通孔を形成する工程と、
前記貫通孔に、前記配線と電気的に接続される貫通電極を形成する工程と
を含み、
前記貫通孔を、前記基板の深さ方向において、第１の開孔と、前記第１の開孔よりも開口総面積の小さい第２の開孔とが、最外側面で滑らかに一体化するように、エッチングで一括形成することを特徴とする電子デバイスの製造方法。
【００６２】
（付記６）前記貫通孔を形成する工程において、
前記基板の裏面に、前記第１の開孔に対応する、開口された第１のパターンと、前記第２の開孔に対応する、エッチング途中で消失する第２のパターンとを有するマスクを形成し、
前記マスクを用いて前記半導体基板を貫通するようにエッチングし、前記第１の開孔と前記第２の開孔とを一括形成することを特徴とする付記５に記載の電子デバイスの製造方法。
【００６３】
（付記７）前記第２のパターンは、柱状とされていることを特徴とする付記６に記載の電子デバイスの製造方法。
【００６４】
（付記８）前記第２のパターンは、梁形状とされていることを特徴とする付記６に記載の電子デバイスの製造方法。
【００６５】
（付記９）前記マスクは、前記第２のパターンは、縦断面において、上底幅が下底幅よりも小さい台形状であることを特徴とする付記６〜８のいずれか１項に記載の電子デバイスの製造方法。
【００６６】
（付記１０）前記第２のパターンは、前記台形状のテーパ角が４５°〜９０°の範囲内で規定されており、前記テーパ角により前記第２の開孔の深さを制御することを特徴とする付記９に記載の電子デバイスの製造方法。
【符号の説明】
【００６７】
１，１０１ シリコン基板
１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ 貫通孔
１Ａａ，１Ｂａ，１Ｃａ，１Ｄａ，１Ｅａ 第１の開孔
１Ａｂ，１Ｂｂ，１Ｃｂ，１Ｄｂ，１Ｅｂ 第２の開孔
１ｂ，１ｃ，１ｄ，１ｅ，１ｆ 柱状突起
２，１０２ アクティブ層
１０ ＭＯＳトランジスタ
１１ ゲート絶縁膜
１２ ゲート電極
１３ ソース／ドレイン領域
１４，１７ 層間絶縁膜
１５ 接続プラグ
１６ 接続用電極
１８，１０２ａ 配線
２０ 多層配線層
２１，２４，３１，４１，５１，６１，１２１，１２３ レジストマスク
２１ａ，３１ａ，４１ａ，５１ａ，６１ａ 第１のパターン
２１ｂ，３１ｂ，４１ｂ，５１ｂ，６１ｂ 第２のパターン
２２ 保護膜
２２ａ，２４ａ，２５ａ 開口
２３ Ｃｕ層
２５ 配線保護膜
２６，１０４ バンプボール
３０，４０，１０３，１１１ 貫通ビア
３０ａ，４０ａ，１１２ 第１の電極部
３０ｂ，４０ｂ，１１３ 第２の電極部
１１４ 屈曲点
１２２ 被加工面
１２２ａ 突起状のパターン
【技術分野】
【０００１】
本発明は、電子デバイス及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳ等のトランジスタ、メモリデバイス、ＭＥＭＳ等のセンサデバイスに代表される電子デバイスでは、その集積化が平面的（２次元）構造から立体的（３次元）構造に移行している。
例えば、携帯電話機に搭載される半導体チップは、いわゆるシステム・イン・パッケージ構造のものが主流となりつつある。半導体チップにおける３次元積層化の手法としては、パッケージレベルで行うＰｏＰ方式、半導体チップを積層してワイヤ・ボンディングで相互接続するＳｉＰ方式等が用いられている。
【０００３】
近時では、電子デバイスをチップレベルで積層化する３次元集積技術が盛んに開発されている。
多数の電子デバイスを３次元集積化する場合、電子デバイス相互間で電気的に接続するには、電子デバイスに基板を貫通する貫通電極（貫通ビア）を設け、これを用いて相互接続することが必要である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−８１３０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電子デバイスの貫通ビアの電極材料としては、多結晶シリコン、タングステン（Ｗ）、Ｃｕ等が用いられる。多結晶シリコン、Ｗを用いる場合には、ＣＶＤ法が適用される。Ｃｕを用いる場合には、電解メッキ法が適用される。後者は、前者よりも低温でビア形成ができることから、電極材料としてＣｕを用いた貫通ビアが注目されている。
【０００６】
電子デバイスでは、その基板の厚みはトランジスタ等の機能素子のサイズに比べて大きい。そのため、貫通ビアはアスペクト比が極めて高くなる。このような高アスペクト比の貫通ビアは、その基板への貫通孔の形成、貫通孔への電極材料の充填のいずれも困難であり、製造コストも大きくなる。従って、基板の面積に余裕があれば、貫通ビアの径を大きくして低アスペクト比の貫通ビアを形成することが望ましい。
【０００７】
ところが、貫通ビアの径を大きくすると、貫通ビアの電極材料と基板及びアクティブ層（各種の機能素子及び配線が形成される層）との熱膨張率差が増大し、貫通ビアの周辺部位における変位量が増加するという問題が生じる。
具体例を図１７に示す。図１７では、半導体チップにおいて、シリコン基板１０１と、その上に形成されたアクティブ層１０２と、シリコン基板１０１を貫通する、Ｃｕを用いた貫通ビア１０３と、外部接続用のバンプボール１０４とを簡易に示している。貫通ビア１０３は、シリコン基板１０１を貫通してアクティブ層１０２の配線１０２ａと電気的に接続されている。アクティブ層１０２の内部構造としては、配線１０２ａのみを示し、機能素子の図示は省略する。
【０００８】
半導体チップの製造プロセスにおいて、処理温度ＴがＣｕの結晶再配列温度Ｔ0よりも大きいと、図１８（ａ）のように、貫通ビア１０３のＣｕが熱膨張してアクティブ層１０２を押し上げ、アクティブ層１０２が凸状に変形する。一方、処理温度ＴがＴ0よりも小さいと、図１８（ｂ）のように、貫通電極１０３のＣｕが熱収縮してアクティブ層１０２を引っ張り、アクティブ層１０２が凹状に変形する。このように、処理温度により貫通電極１０３がアクティブ層１０２を上下方向に変動させる、いわゆるポンピングリアクションが生じ、アクティブ層１０２の機能素子、配線が機械的に破壊されるという問題がある。
【０００９】
電流量を減少させることなく上記した貫通ビアの変位を抑える構成を、図１９に示す。貫通ビア１１１は、図１９のように、大径の第１の電極部１１２と、小径の複数の第２の電極部１１３とが接続されており、第２の電極部１１３でアクティブ層１０２と接続される。特許文献１に、その一例が開示されている。
【００１０】
しかしながら、上記のように形状の異なる２種類の電極部を接続形成するため、貫通ビア１１１の側面において、第１の電極部１１２の第２の電極部１１３との端部、及び第２の電極部１１３の第１の電極部１１２との端部に、屈曲点１１４が形成される。この屈曲点１１４では、電極金属であるＣｕを所期のように形成することが困難であり、Ｃｕの非形成部分が生じることがある。このように、２種類の電極部の接続部分のエッジ形状に起因して、リーク電流等が発生し、デバイス特性の劣化を惹起する。
また、上記のように形状の異なる２種類の電極部を接続形成するには、リソグラフィー工程を少なくとも２回行うことを要し、工程数が多く製造フローも煩雑であるという問題が生じる。
【００１１】
本発明は、上記の課題に鑑みてなされたものであり、貫通電極の基板等との熱膨張率差に起因する変形を抑えるにあたり、製造プロセスの工程数を増加させることなく貫通電極の側面形状に起因するデバイス特性の劣化を抑止する、信頼性の高い電子デバイス及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
電子デバイスの一態様は、基板と、前記基板の表面上方に形成された配線と、前記基板の裏面から前記基板を貫通しており、前記基板の深さ方向において、第１の開孔と、前記第１の開孔よりも開口総面積の小さい第２の開孔とが、最外側面で一体化してなる貫通孔に形成されてなる貫通電極とを含む。
【００１３】
電子デバイスの製造方法の一態様は、基板の表面上方に配線を形成する工程と、前記基板の裏面に前記基板を貫通する貫通孔を形成する工程と、前記貫通孔に、前記配線と電気的に接続される貫通電極を形成する工程とを含み、前記貫通孔を、前記基板の深さ方向において、第１の開孔と、前記第１の開孔よりも開口総面積の小さい第２の開孔とが、最外側面で一体化するように、エッチングで一括形成する。
【発明の効果】
【００１４】
上記の諸態様によれば、貫通電極の基板等との熱膨張率差に起因する変形を抑えるにあたり、製造プロセスの工程数を増加させることなく貫通電極の側面形状に起因するデバイス特性の劣化を抑止する、信頼性の高い電子デバイスが実現する。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態による半導体チップの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態による半導体チップの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態による半導体チップの製造方法を工程順に示す概略断面図である。
【図４】本実施形態において、貫通ビアの貫通孔を形成するためのレジストマスクを示す概略平面図である。
【図５】通常のレジストマスクを用いたドライエッチングを示す概略断面図である。
【図６】本実施形態のレジストマスクを用いたドライエッチングを示す概略断面図である。
【図７】本実施形態のレジストマスクの傾斜角θとレジストマスクの後退レートとの関係を示す特性図である。
【図８】本実施形態のドライエッチングについて、途中経過を含めて示す概略断面図である。
【図９】第１の実施形態の変形例１における、貫通ビア形成時に用いるレジストマスクを示す概略平面図である。
【図１０】変形例１において、貫通ビアの貫通孔を形成するためのレジストマスクを示す概略平面図である。
【図１１】第１の実施形態の変形例２における、貫通ビア形成時の一括ドライエッチングを行う際の工程を示す概略断面図である。
【図１２】変形例２において、貫通ビアの貫通孔を形成するためのレジストマスクを示す概略平面図である。
【図１３】第１の実施形態の変形例３における、貫通ビア形成時の一括ドライエッチングを行う際の工程を示す概略断面図である。
【図１４】変形例３において、貫通ビアの貫通孔を形成するためのレジストマスクを示す概略平面図である。
【図１５】第２の実施形態による半導体チップの製造方法の主要工程を示す概略断面図である。
【図１６】第２の実施形態において、貫通ビアの貫通孔を形成するためのレジストマスクを示す概略平面図である。
【図１７】従来の貫通ビアを示す概略断面図である。
【図１８】貫通ビアに生じるポンピングリアクションを説明するための概略断面図である。
【図１９】図１８の問題を解決する一手法を説明するための概略断面図である。
【発明を実施するための形態】
【００１６】
以下、電子デバイス及びその製造方法を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。各実施形態では、電子デバイスとして、機能素子であるＭＯＳトランジスタが搭載された半導体チップを例示する。電子デバイスとしては、当該半導体チップ以外でも、メモリデバイス、ＭＥＭＳ等のセンサデバイスにも適用可能である。また、基板としてはシリコン基板を例示するが、ＧａＡｓ等の化合物半導体基板、樹脂等の絶縁基板、プリント基板等にも適用できる。
【００１７】
（第１の実施形態）
図１〜図３は、第１の実施形態による半導体チップの製造方法を工程順に示す概略断面図である。
図１（ａ）に示すように、シリコン基板１の表面にアクティブ層２を形成する。
詳細には、先ず、基板としてシリコンの半導体基板を用意し、この半導体基板の裏面をバックグラインドにより所定の厚み、例えば２００μｍ程度の厚みまで薄化する。これにより、シリコン基板１が形成される。
【００１８】
シリコン基板の表面に、ゲート絶縁膜１１を介して多結晶シリコン等を用いたゲート電極１２を形成し、所定導電型の不純物をイオン注入してソース／ドレイン領域１３を形成する。これにより、機能素子であるＭＯＳトランジスタ１０が形成される。
シリコン基板１上にＭＯＳトランジスタ１０を覆うように層間絶縁膜１４を形成し、層間絶縁膜１４にソース／ドレイン領域１３等と電気的に接続される接続プラグ１５を例えば電解メッキ法で形成する。このとき接続プラグ１５と同時に、シリコン基板１上の後述する貫通ビアの形成予定部位に接続用電極１６を形成する。層間絶縁膜１４上に層間絶縁膜１７を形成し、層間絶縁膜１７に例えば電解メッキ法で接続プラグ１５と電気的に接続される配線１８を形成する。層間絶縁膜及び接続プラグ、層間絶縁膜及び配線の形成を数回（図示の例では１回）繰り返し行い、多層配線層２０を形成する。以上により、ＭＯＳトランジスタ１０及び多層配線層２０を備えたアクティブ層２が形成される。
なお、アクティブ層２のうち、ＭＯＳトランジスタ１０については、以下の図１（ｂ）以降で図示を省略する。
【００１９】
続いて、図１（ｂ）に示すように、シリコン基板１の裏面に、レジストマスク２１を形成する。
詳細には、シリコン基板１の裏面で後述する貫通ビアの形成予定部位（接続用電極１６に位置整合する部位）にレジストを例えば１０μｍ程度の厚みに塗布し、リソグラフィーで加工して、レジストパターン２１を形成する。レジストマスク２１の様子を図１（ｂ）と共に図４の平面図に示す。図４の破線Ｉ−Ｉに沿った断面が図１（ｂ）に対応する。レジストマスク２１は、シリコン基板１の裏面を所定形状に露出する第１のパターン２１ａと、シリコン基板１の第１のパターン２１ａから露出する部位で柱状突起の形状とされた複数の第２のパターン２１ｂとを有して構成される。第１のパターン２１ａは、例えば開口径が２００μｍ程度の円形の開口パターンとされる。第２のパターン２１ｂは、エッチング途中で消失するように、その縦断面において上底幅が下底幅よりも小さい台形状とされる。本実施形態では、リソグラフィーをいわゆる解調露光で行い、その光強度及び光照射角を調節することにより、第２のパターン２１ｂを上記の縦断面台形状に形成する。第２のパターン２１ｂは、後述するように、その傾斜角が、４５°〜９０°の範囲内の値に規定されている。
【００２０】
ここで、第２のパターン２１ｂを用いたドライエッチングについて説明する。
通常では、図５（ａ）に示すように、レジストマスク１２１は、縦断面形状が矩形であり、側面が被加工面１２２に対して垂直となる。レジストマスク１２１を用いて被加工面１２２をドライエッチングすることで、図５（ｂ），（ｃ）に示すように、レジストマスク１２１の横断面形状に倣って、レジストマスク１２１の上面と共に被加工面１２２がエッチングされてゆく。
【００２１】
これに対して、図６（ａ）の第２のパターン２１ｂであるレジストマスク１２３では、縦断面において上底幅が下底幅よりも小さい台形とされている。レジストマスク１２３の傾斜角をθとする。レジストマスク１２３を用いて被加工面１２２をドライエッチングすると、図６（ｂ）に示すように、レジストマスク１２３の形状に倣って被加工面１２２がエッチングされてゆく。このとき、レジストマスク１２３はその上面でエッチングされてゆくが、第２のパターン２１ｂは、側面に傾斜角を有するため、当該側面でもエッチングされて幅方向に後退してゆく。そして、傾斜角θを適宜調節したレジストマスク１２３を用いることで、被加工面１２２のエッチング途中でレジストマスク１２３は消失する。このとき、被加工面１２２には、所定高さの突起状のパターン１２２ａが形成される。
【００２２】
図７は、レジストマスクの傾斜角θとレジストマスクの後退レートとの関係を示す特性図である。
このように、レジストマスクの後退レートは、傾斜角θが４５°のときに最も大きく、９０°で最も小さい（ほぼ０）であることが判る。これは、傾斜角を有するレジストマスクでは、ドライエッチングのイオン性が高く、スパッタリングされたマスク材料が再付着せずイオン入射と反対方向に飛散するためにスパッタリング効率が高くなるためである。本実施形態では、この結果を利用して、レジストマスク１２３の後退レートを０（傾斜角θが９０°のとき）から最大値（傾斜角θが４５°のとき）までの値で選択し、突起状のパターン１２２ａの高さを制御する。
【００２３】
続いて、図１（ｃ）に示すように、レジストマスク２１を用いてシリコン基板１の裏面をドライエッチング（異方性ドライエッチング）し、接続用電極１６の一部を露出する貫通孔１Ａを形成する。ドライエッチングは、エッチングガスに例えばＳＦ6及びＣ4Ｈ8の混合ガスを用い、ガス圧を例えば０．１Torr、投入電力を例えば５００Ｗとし、２０μｍ／分程度のエッチングレートで行う。エッチングの停止は時間制御とする。
【００２４】
本実施形態のドライエッチングについて、途中経過を含めて、図８で詳細に示す。図８では、アクティブ層２について接続用電極１６のみを図示する。
図８（ａ）の状態からドライエッチングを開始すると、図８（ｂ），（ｃ）のようにエッチングが進行する。エッチングが進むにつれて、シリコン基板１の裏面では、第１のパターン２１ａにより窪みが形成されてゆき、窪みの底面で第２のパターン２１ｂによりシリコンが柱状に残されてゆく。それと共に、第２のパターン２１ｂもエッチングされて後退してゆく。そして、エッチング途中で第２のパターン２１ｂは消失する。その後、エッチングが終了するまで、シリコン基板１の窪みと柱状部分とが同様にエッチングされてゆく。第２のパターン２１ｂがない状態でも、柱状部分が自己マスクとして機能するため、柱状部分は形状が維持されたままで窪みのエッチングが進行するが、柱状部分も窪みと同様にエッチングされ、高さが低くなる。図８（ｄ）のように、接続用電極１６の一部が露出した時点でエッチングを終了する。このとき、シリコンの柱状部分を柱状突起１ｂとする。柱状突起１ｂは、図７で示す第２のパターン２１ｂの後退レートから規定された所期の高さに形成される。
【００２５】
以上の一括ドライエッチングにより、シリコン基板１の裏面をドライエッチングし、接続用電極１６の一部を露出する貫通孔１Ａが自己整合的に形成される。貫通孔１Ａは、第１のパターン２１ａで規定された大径（２００μｍ程度）の第１の開孔１Ａａと、第２のパターン２１ｂで規定された、複数の柱状突起１ｂにより画定されてなる第２の開孔１Ａｂとが連結したものである。第１の開孔１Ａａは、加工し易い低アスペクト比の開口パターンである。第２の開孔１Ａｂは、複数の柱状突起１ｂの存在により、その開口総面積が第１の開孔１Ａａの開口面積よりも小さく、入り組んだ梁状の開口パターンとされる。本実施形態では、貫通孔１Ａは、その最外側面が第１の開孔１Ａａで規定される。即ち、貫通孔１Ａは、当該一括ドライエッチングにより、第１の開孔１Ａａの最外側面Ｓ１と第２の開孔１Ａｂの最外側面Ｓ２とが屈曲点を持たず滑らかに一体化して形成される。
残った第１のパターン２１ａは、アッシング処理又は薬液を用いたウェットエッチング等により除去される。
【００２６】
なお、貫通孔１Ａは、その最外側面が若干テーパ状となるように、一括ドライエッチングで形成しても良い。この場合にも、貫通孔１Ａは、第１の開孔１Ａａの最外側面Ｓ１と第２の開孔１Ａｂの最外側面Ｓ２とが屈曲点を持たず滑らかに一体化して形成される。
【００２７】
続いて、図２（ａ）に示すように、貫通孔１Ａの内壁面を覆う保護膜２２を形成する。
詳細には、例えばＣＶＤ法により、シリコン基板１の貫通孔１Ａの内壁面を覆うように、Ｃｕのシリコン基板１内への拡散を防止する機能を持つ絶縁物、例えばＳｉＮを５００ｎｍ程度の厚みに堆積する。これにより、貫通孔１Ａの内壁面を覆う保護膜２２が形成される。
【００２８】
続いて、図２（ｂ）に示すように、貫通孔１Ａの底部分（第２の開孔１Ａｂの底部分）の保護膜２２を除去する。
詳細には、シリコン基板１の裏面で貫通孔１Ａ内にかけて、第２の開孔１Ａｂの底部分の底部分に位置整合する部位に開口が形成されたレジストマスクを形成し、このレジストマスクを用いてボトムエッチングを行う。これにより、保護膜２２は第２の開孔１Ａｂの底部分のみで除去されて開口２２ａが形成され、開口２２ａから接続用電極１６の表面の一部を露出する。
【００２９】
続いて、図２（ｃ）に示すように、Ｃｕ層２３を形成する。
詳細には、先ず、例えば物理スパッタ法により、シリコン基板１の貫通孔１Ａの内壁面を覆うように、Ｔｉを２０μｍ程度、Ｃｕを１００ｎｍ程度の厚みに順次成膜する。これにより、シリコン基板１の貫通孔１Ａの内壁面を、保護膜２２の開口２２ａでは直接的に、その他の部分では保護膜２２を介して覆う、不図示のライナー層及びＣｕシード層が形成される。
【００３０】
次に、Ｃｕ層２３を形成する。
Ｃｕ層２３の形成には、例えば電解メッキ法を用い、セミアディティブ法で行う。詳細には、シリコン基板１の裏面で貫通孔１Ａ及びその周囲を適宜露出する開口２４ａを有するレジストマスク２４を形成する。電解メッキ法により、レジストマスク２４の開口２４ａから露出する部分にＣｕを例えば５μｍ〜２０μｍ程度の厚みにメッキ成膜する。Ｃｕ層２３は、貫通孔１Ａを充填するように形成しても良い。これにより、貫通孔１Ａのうち第２の開孔１ＡｂをＣｕで充填し、第１の開孔１Ａａの内壁面を覆うＣｕ層２３が形成される。以上により、貫通孔１ＡにＣｕ層２５が配されてなる貫通ビア３０が形成される。貫通ビア３０は、貫通孔１Ａのうち第１の開孔１Ａａに形成された第１の電極部３０ａと、第２の開孔１Ａｂに形成された第２の電極部３０ｂとが連続的に、最外側面が屈曲点を持たず滑らかに一体形成される。貫通ビア３０では、第２の電極部３０ｂが保護膜２２の開口２２ａを通じて接続用電極１６と電気的に接続される。第２の電極部３０ｂは、第２の開孔１Ａｂに倣って入り組んだ梁状であって、熱変形し難い形状とされており、ポンピングリアクションの発生が抑止される。
レジストマスク２４は、アッシング処理又は薬液を用いたウェットエッチング等により除去される。
【００３１】
なお、Ｃｕ層２３をメッキ形成する代わりに、導電性ペーストを用いた金属充填方法で金属層を形成するようにしても良い。金属充填方法としては、粉体金属を圧入で貫通孔１Ａに充填する手法がある。粉体金属としては、Ｃｕ，Ａｌ，Ｉｎ等を用いることができるが、合金としてＩｎ，Ｓｎ，Ｃｕを混合させたものを用いても良い。
【００３２】
続いて、図３（ａ）に示すように、配線保護膜２５を形成する。
詳細には、シリコン基板１の裏面で貫通孔１Ａの内壁面を含む全面に、絶縁物、ここではＴＥＯＳを例えば２μｍ程度の厚みに堆積する。堆積されたＴＥＯＳの貫通孔１Ａに隣接する部分を、リソグラフィー及びドライエッチングで除去する。以上により、貫通孔１Ａ内でＣｕ層２５を覆ってシリコン基板１の裏面に延在し、シリコン基板１の裏面における貫通孔１Ａの近傍でＣｕ層２５の表面の一部を露出する開口２５ａを有する配線保護膜２７が形成される。
【００３３】
続いて、図３（ｂ）に示すように、バンプボール２６を形成する。
詳細には、配線保護膜２５の開口２５ａで露出するＣｕ層２５上に、バンプボール２６を配する。
しかる後、ダイシングによりシリコン基板１からチップごとに切り出し、本実施形態による半導体チップが形成される。
【００３４】
以上説明したように、本実施形態では、貫通ビア３０のシリコン基板１等との熱膨張率差に起因する変形を抑えるにあたり、製造プロセスの工程数を増加させることなく貫通ビアの側面形状に起因するデバイス特性の劣化を抑止する、信頼性の高い半導体チップが実現する。
【００３５】
−変形例−
以下、第１の実施形態の諸変形例について説明する。これらの変形例では、第１の実施形態で説明した一括ドライエッチングにおいて、上記した貫通孔１Ａと異なる形状の貫通孔を形成する。その他の工程は第１の実施形態と同様である。なお、第１の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。
【００３６】
（変形例１）
図９は、第１の実施形態の変形例１における、貫通ビア形成時に用いるレジストマスクを示す概略平面図である。
【００３７】
本例では、図９（ａ）に示すように、シリコン基板１の裏面に、レジストマスク３１を形成する。
詳細には、シリコン基板１の裏面で後述する貫通ビアの形成予定部位（接続用電極１６に位置整合する部位）にレジストを例えば１０μｍ程度の厚みに塗布し、リソグラフィーで加工して、レジストパターン３１を形成する。レジストマスク３１の様子を図９（ａ）と共に図１０の平面図に示す。図１０の一点鎖線Ｉ−Ｉに沿った断面が図９に相当する。レジストマスク３１は、シリコン基板１の裏面を所定形状に露出する第１のパターン３１ａと、シリコン基板１の第１のパターン３１ａから露出する部位で柱状突起の形状とされた複数の第２のパターン３１ｂとを有して構成される。第１のパターン３１ａは、各第２のパターン３１ｂを囲む円環状の開口が全体として矩形状となって連通する開口形状とされている。
【００３８】
そして、図９（ｂ）に示すように、レジストマスク３１を用いて、シリコン基板１の裏面を一括ドライエッチングする。エッチング条件は、第１の実施形態と同様とする。
以上の一括ドライエッチングにより、シリコン基板１の裏面には、接続用電極１６の一部を露出する貫通孔１Ｂが自己整合的に形成される。第２のパターン３１ｂは、エッチング途中で消失する。貫通孔１Ｂは、第１のパターン３１ａで規定された開口面積の大きい第１の開孔１Ｂａと、第２のパターン３１ｂで規定された、複数の柱状突起１ｃにより画定されてなる第２の開孔１Ｂｂとが連結したものである。第１の開孔１Ｂａは、加工し易い低アスペクト比の開口パターンである。第２の開孔１Ｂｂは、複数の柱状突起１ｃの存在により、その開口総面積が第１の開孔１Ｂａの開口面積よりも小さく、入り組んだ梁状の開口パターンとされる。本例では、貫通孔１Ｂは、その最外側面が第１の開孔１Ｂａで規定される。即ち、貫通孔１Ｂは、当該一括ドライエッチングにより、第１の開孔１Ｂａの最外側面Ｓ１と第２の開孔１Ｂｂの最外側面Ｓ２とが屈曲点を持たず滑らかに一体化して形成される。
残った第１のパターン３１ａは、アッシング処理又は薬液を用いたウェットエッチング等により除去される。
【００３９】
以上説明したように、本例では、貫通ビアのシリコン基板１等との熱膨張率差に起因する変形を抑えるにあたり、製造プロセスの工程数を増加させることなく貫通ビアの側面形状に起因するデバイス特性の劣化を抑止する、信頼性の高い半導体チップが実現する。
【００４０】
（変形例２）
図１１は、第１の実施形態の変形例２における、貫通ビア形成時に用いるレジストマスクを示す概略平面図である。
【００４１】
本例では、図１１（ａ）に示すように、シリコン基板１の裏面に、レジストマスク４１を形成する。
詳細には、シリコン基板１の裏面で後述する貫通ビアの形成予定部位（接続用電極１６に位置整合する部位）にレジストを例えば１０μｍ程度の厚みに塗布し、リソグラフィーで加工して、レジストパターン４１を形成する。レジストマスク４１の様子を図１１（ａ）と共に図１２の平面図に示す。図１２の一点鎖線Ｉ−Ｉに沿った断面が図１１に相当する。レジストマスク４１は、シリコン基板１の裏面を所定形状に露出する第１のパターン４１ａと、シリコン基板１の第１のパターン４１ａから露出する部位で柱状突起の形状とされた複数の第２のパターン４１ｂとを有して構成される。第１のパターン４１ａは、各第２のパターン４１ｂを囲む円環状の開口が全体として円形状となって連通する開口形状とされている。
【００４２】
そして、図１１（ｂ）に示すように、レジストマスク４１を用いて、シリコン基板１の裏面を一括ドライエッチングする。エッチング条件は、第１の実施形態と同様とする。
以上の一括ドライエッチングにより、シリコン基板１の裏面には、接続用電極１６の一部を露出する貫通孔１Ｃが自己整合的に形成される。第２のパターン４１ｂは、エッチング途中で消失する。貫通孔１Ｃは、第１のパターン４１ａで規定された開口面積の大きい第１の開孔１Ｃａと、第２のパターン４１ｂで規定された、複数の柱状突起１ｄにより画定されてなる第２の開孔１Ｃｂとが連結したものである。第１の開孔１Ｃａは、加工し易い低アスペクト比の開口パターンである。第２の開孔１Ｃｂは、複数の柱状突起１ｄの存在により、その開口総面積が第１の開孔１Ｃａの開口面積よりも小さく、入り組んだ梁状の開口パターンとされる。本例では、貫通孔１Ｃは、その最外側面が第１の開孔１Ｃａで規定される。即ち、貫通孔１Ｃは、当該一括ドライエッチングにより、第１の開孔１Ｃａの最外側面Ｓ１と第２の開孔１Ｃｂの最外側面Ｓ２とが屈曲点を持たず滑らかに一体化して形成される。
残った第１のパターン４１ａは、アッシング処理又は薬液を用いたウェットエッチング等により除去される。
【００４３】
以上説明したように、本例では、貫通ビアのシリコン基板１等との熱膨張率差に起因する変形を抑えるにあたり、製造プロセスの工程数を増加させることなく貫通ビアの側面形状に起因するデバイス特性の劣化を抑止する、信頼性の高い半導体チップが実現する。
【００４４】
（変形例３）
図１３は、第１の実施形態の変形例３における、貫通ビア形成時に用いるレジストマスクを示す概略平面図である。
【００４５】
本例では、図１３（ａ）に示すように、シリコン基板１の裏面に、レジストマスク５１を形成する。
詳細には、シリコン基板１の裏面で後述する貫通ビアの形成予定部位（接続用電極１６に位置整合する部位）にレジストを例えば１０μｍ程度の厚みに塗布し、リソグラフィーで加工して、レジストパターン５１を形成する。レジストマスク５１の様子を図１３（ａ）と共に図１４の平面図に示す。図１４の一点鎖線Ｉ−Ｉに沿った断面が図１３に相当する。レジストマスク５１は、シリコン基板１の裏面を所定形状に露出する第１のパターン５１ａと、シリコン基板１の第１のパターン５１ａから露出する部位で柱状突起の形状とされた複数の第２のパターン５１ｂとを有して構成される。第１のパターン５１ａは、各第２のパターン５１ｂを囲み、外形が矩形状となって連通する開口形状とされている。
【００４６】
そして、図１３（ｂ）に示すように、レジストマスク５１を用いて、シリコン基板１の裏面を一括ドライエッチングする。エッチング条件は、第１の実施形態と同様とする。
以上の一括ドライエッチングにより、シリコン基板１の裏面には、接続用電極１６の一部を露出する貫通孔１Ｄが自己整合的に形成される。第２のパターン５１ｂは、エッチング途中で消失する。貫通孔１Ｄは、第１のパターン５１ａで規定された開口面積の大きい第１の開孔１Ｄａと、第２のパターン５１ｂで規定された、複数の柱状突起１ｅにより画定されてなる第２の開孔１Ｄｂとが連結したものである。第１の開孔１Ｄａは、加工し易い低アスペクト比の開口パターンである。第２の開孔１Ｄｂは、複数の柱状突起１ｅの存在により、その開口総面積が第１の開孔１Ｄａの開口面積よりも小さく、入り組んだ梁状の開口パターンとされる。本例では、貫通孔１Ｄは、その最外側面が第１の開孔１Ｄａで規定される。即ち、貫通孔１Ｄは、当該一括ドライエッチングにより、第１の開孔１Ｄａの最外側面Ｓ１と第２の開孔１Ｄｂの最外側面Ｓ２とが屈曲点を持たず滑らかに一体化して形成される。
残った第１のパターン５１ａは、アッシング処理又は薬液を用いたウェットエッチング等により除去される。
【００４７】
以上説明したように、本例では、貫通ビアのシリコン基板１等との熱膨張率差に起因する変形を抑えるにあたり、製造プロセスの工程数を増加させることなく貫通ビアの側面形状に起因するデバイス特性の劣化を抑止する、信頼性の高い半導体チップが実現する。
【００４８】
（第２の実施形態）
以下、第２の実施形態について説明する。本実施形態では、第１の実施形態と同様に半導体チップを作製するが、その一括ドライエッチングにおいて形成する貫通ビアが異なる点で相違する。なお、第１の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。
図１５は、第２の実施形態による半導体チップの製造方法の主要工程を示す概略断面図である。
【００４９】
先ず、第１の実施形態と同様に、図１（ａ）の工程を実行して、シリコン基板１の表面にアクティブ層２を形成する。
【００５０】
続いて、図１５（ａ）に示すように、シリコン基板１の裏面に、レジストマスク６１を形成する。
詳細には、シリコン基板１の裏面で後述する貫通ビアの形成予定部位（接続用電極１６に位置整合する部位）にレジストを例えば１０μｍ程度の厚みに塗布し、リソグラフィーで加工して、レジストパターン６１を形成する。レジストマスク６１の様子を図１５（ａ）と共に図１６の平面図に示す。図１６の破線Ｉ−Ｉに沿った断面が図１５（ａ）に相当する。レジストマスク６１は、シリコン基板１の裏面を所定形状に露出する第１のパターン６１ａと、シリコン基板１の第１のパターン６１ａから露出する部位で入り組んだ梁状とされた第２のパターン６１ｂとを有して構成される。第１のパターン６１ａは、例えば開口径が２００μｍ程度の円形の開口パターンとされる。第２のパターン６１ｂは、エッチング途中で消失するように、その縦断面において上底幅が下底幅よりも小さい台形状とされる。本実施形態では、第１の実施形態と同様に、リソグラフィーを解調露光で行い、その光強度及び光照射角を調節することにより、第２のパターン６１ｂを上記の縦断面台形状に形成する。第２のパターン６１ｂは、その傾斜角が、４５°〜９０°の範囲内の値に規定されている。
【００５１】
続いて、図１５（ｂ）に示すように、レジストマスク６１を用いてシリコン基板１の裏面を一括ドライエッチングし、接続用電極１６の一部を露出する貫通孔１Ｅを形成する。エッチング条件は、第１の実施形態における図１（ｃ）のエッチングと同様である。
この一括ドライエッチングにより、シリコン基板１の裏面をドライエッチングし、接続用電極１６の一部を露出する貫通孔１Ｅが自己整合的に形成される。貫通孔１Ｅは、第１のパターン６１ａで規定された大径（２００μｍ程度）の第１の開孔１Ｅａと、第２のパターン６１ｂで規定された小径（５０μｍ程度）の複数の第２の開孔１Ｅｂとが連結したものである。第１の開孔１Ｅａは、加工し易い低アスペクト比の開口パターンである。第２の開孔１Ｅｂは、複数の梁状構造１ｆの存在により、その開口総面積が第１の開孔１Ｅａの開口面積よりも小さく、円状の開口パターンとされる。本実施形態では、貫通孔１Ｅは、その最外側面が第１の開孔１Ｅａで規定される。即ち、貫通孔１Ｅは、当該一括ドライエッチングにより、第１の開孔１Ｅａの最外側面Ｓ１と第２の開孔１Ｅｂの最外側面Ｓ２とが屈曲点を持たず滑らかに一体化して形成される。
残った第１のパターン６１ａは、アッシング処理又は薬液を用いたウェットエッチング等により除去される。
【００５２】
続いて、第１の実施形態と同様に、図２（ａ）〜図２（ｃ）の諸工程を経た後、図３（ａ）の工程を実行する。これにより、図１５（ｃ）に示すように、貫通孔１ＥにＣｕ層２５が配されてなる貫通ビア４０が形成される。貫通ビア４０は、貫通孔１Ｅのうち第１の開孔１Ｅａに形成された第１の電極部４０ａと、第２の開孔１Ｅｂに形成された第２の電極部４０ｂとが連続的に、最外側面が屈曲点を持たず滑らかに一体形成される。貫通ビア４０では、第２の電極部４０ｂが保護膜２２の開口２２ａを通じて接続用電極１６と電気的に接続される。第２の電極部４０ｂは第２の開孔１Ｅｂに倣った小径の柱状であって、熱変形し難い形状とされており、ポンピングリアクションの発生が抑止される。
【００５３】
そして、レジストマスク２６を除去した後、第１の実施形態と同様に、図３（ｂ）、図３（ｃ）諸工程を経て、バンプボール２８を形成する。
しかる後、ダイシングによりシリコン基板１からチップごとに切り出し、本実施形態による半導体チップが形成される。
【００５４】
以上説明したように、本実施形態では、貫通ビア４０のシリコン基板１等との熱膨張率差に起因する変形を抑えるにあたり、製造プロセスの工程数を増加させることなく貫通ビアの側面形状に起因するデバイス特性の劣化を抑止する、信頼性の高い半導体チップが実現する。
【００５５】
なお、本実施形態でも、第１の実施形態の諸変形例と同様に、上記した貫通孔１Ｅと異なる形状の貫通孔を形成するようにしても良い。
【００５６】
以下、電子デバイス及びその製造方法の諸態様を付記としてまとめて記載する。
【００５７】
（付記１）基板と、
前記基板の表面上方に形成された配線と、
前記基板の裏面から前記基板を貫通しており、前記基板の深さ方向において、第１の開孔と、前記第１の開孔よりも開口総面積の小さい第２の開孔とが、最外側面で滑らかに一体化してなる貫通孔に形成されてなる貫通電極と
を含むことを特徴とする電子デバイス。
【００５８】
（付記２）前記貫通孔は、前記第１の開孔が前記基板の所定深さまで形成され、前記第２の開孔が記貫通内に設けられた柱状突起で規制されて形成されていることを特徴とする付記１に記載の電子デバイス。
【００５９】
（付記３）前記基板の材料からなる複数の前記柱状突起が並設されていることを特徴とする付記２に記載の電子デバイス。
【００６０】
（付記４）前記貫通孔は、前記第１の開孔が前記基板の所定深さまで形成され、前記第２の開孔が記貫通内に設けられた梁状構造で規制されて形成されていることを特徴とする付記１に記載の電子デバイス。
【００６１】
（付記５）基板の表面上方に配線を形成する工程と、
前記基板の裏面に前記基板を貫通する貫通孔を形成する工程と、
前記貫通孔に、前記配線と電気的に接続される貫通電極を形成する工程と
を含み、
前記貫通孔を、前記基板の深さ方向において、第１の開孔と、前記第１の開孔よりも開口総面積の小さい第２の開孔とが、最外側面で滑らかに一体化するように、エッチングで一括形成することを特徴とする電子デバイスの製造方法。
【００６２】
（付記６）前記貫通孔を形成する工程において、
前記基板の裏面に、前記第１の開孔に対応する、開口された第１のパターンと、前記第２の開孔に対応する、エッチング途中で消失する第２のパターンとを有するマスクを形成し、
前記マスクを用いて前記半導体基板を貫通するようにエッチングし、前記第１の開孔と前記第２の開孔とを一括形成することを特徴とする付記５に記載の電子デバイスの製造方法。
【００６３】
（付記７）前記第２のパターンは、柱状とされていることを特徴とする付記６に記載の電子デバイスの製造方法。
【００６４】
（付記８）前記第２のパターンは、梁形状とされていることを特徴とする付記６に記載の電子デバイスの製造方法。
【００６５】
（付記９）前記マスクは、前記第２のパターンは、縦断面において、上底幅が下底幅よりも小さい台形状であることを特徴とする付記６〜８のいずれか１項に記載の電子デバイスの製造方法。
【００６６】
（付記１０）前記第２のパターンは、前記台形状のテーパ角が４５°〜９０°の範囲内で規定されており、前記テーパ角により前記第２の開孔の深さを制御することを特徴とする付記９に記載の電子デバイスの製造方法。
【符号の説明】
【００６７】
１，１０１ シリコン基板
１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ 貫通孔
１Ａａ，１Ｂａ，１Ｃａ，１Ｄａ，１Ｅａ 第１の開孔
１Ａｂ，１Ｂｂ，１Ｃｂ，１Ｄｂ，１Ｅｂ 第２の開孔
１ｂ，１ｃ，１ｄ，１ｅ，１ｆ 柱状突起
２，１０２ アクティブ層
１０ ＭＯＳトランジスタ
１１ ゲート絶縁膜
１２ ゲート電極
１３ ソース／ドレイン領域
１４，１７ 層間絶縁膜
１５ 接続プラグ
１６ 接続用電極
１８，１０２ａ 配線
２０ 多層配線層
２１，２４，３１，４１，５１，６１，１２１，１２３ レジストマスク
２１ａ，３１ａ，４１ａ，５１ａ，６１ａ 第１のパターン
２１ｂ，３１ｂ，４１ｂ，５１ｂ，６１ｂ 第２のパターン
２２ 保護膜
２２ａ，２４ａ，２５ａ 開口
２３ Ｃｕ層
２５ 配線保護膜
２６，１０４ バンプボール
３０，４０，１０３，１１１ 貫通ビア
３０ａ，４０ａ，１１２ 第１の電極部
３０ｂ，４０ｂ，１１３ 第２の電極部
１１４ 屈曲点
１２２ 被加工面
１２２ａ 突起状のパターン
【特許請求の範囲】
【請求項１】
基板と、
前記基板の表面上方に形成された配線と、
前記基板の裏面から前記基板を貫通しており、前記基板の深さ方向において、第１の開孔と、前記第１の開孔よりも開口総面積の小さい第２の開孔とが、最外側面で一体化してなる貫通孔に形成されてなる貫通電極と
を含むことを特徴とする電子デバイス。
【請求項２】
前記貫通孔は、前記第１の開孔が前記基板の所定深さまで形成され、前記第２の開孔が記貫通内に設けられた柱状突起で規制されて形成されていることを特徴とする請求項１に記載の電子デバイス。
【請求項３】
基板の表面上方に配線を形成する工程と、
前記基板の裏面に前記基板を貫通する貫通孔を形成する工程と、
前記貫通孔に、前記配線と電気的に接続される貫通電極を形成する工程と
を含み、
前記貫通孔を、前記基板の深さ方向において、第１の開孔と、前記第１の開孔よりも開口総面積の小さい第２の開孔とが、最外側面で一体化するように、エッチングで一括形成することを特徴とする電子デバイスの製造方法。
【請求項４】
前記貫通孔を形成する工程において、
前記基板の裏面に、前記第１の開孔に対応する、開口された第１のパターンと、前記第２の開孔に対応する、エッチング途中で消失する第２のパターンとを有するマスクを形成し、
前記マスクを用いて前記半導体基板を貫通するようにエッチングし、前記第１の開孔と前記第２の開孔とを一括形成することを特徴とする請求項３に記載の電子デバイスの製造方法。
【請求項５】
前記第２のパターンは、柱状とされていることを特徴とする請求項４に記載の電子デバイスの製造方法。
【請求項６】
前記第２のパターンは、梁形状とされていることを特徴とする請求項４に記載の電子デバイスの製造方法。
【請求項１】
基板と、
前記基板の表面上方に形成された配線と、
前記基板の裏面から前記基板を貫通しており、前記基板の深さ方向において、第１の開孔と、前記第１の開孔よりも開口総面積の小さい第２の開孔とが、最外側面で一体化してなる貫通孔に形成されてなる貫通電極と
を含むことを特徴とする電子デバイス。
【請求項２】
前記貫通孔は、前記第１の開孔が前記基板の所定深さまで形成され、前記第２の開孔が記貫通内に設けられた柱状突起で規制されて形成されていることを特徴とする請求項１に記載の電子デバイス。
【請求項３】
基板の表面上方に配線を形成する工程と、
前記基板の裏面に前記基板を貫通する貫通孔を形成する工程と、
前記貫通孔に、前記配線と電気的に接続される貫通電極を形成する工程と
を含み、
前記貫通孔を、前記基板の深さ方向において、第１の開孔と、前記第１の開孔よりも開口総面積の小さい第２の開孔とが、最外側面で一体化するように、エッチングで一括形成することを特徴とする電子デバイスの製造方法。
【請求項４】
前記貫通孔を形成する工程において、
前記基板の裏面に、前記第１の開孔に対応する、開口された第１のパターンと、前記第２の開孔に対応する、エッチング途中で消失する第２のパターンとを有するマスクを形成し、
前記マスクを用いて前記半導体基板を貫通するようにエッチングし、前記第１の開孔と前記第２の開孔とを一括形成することを特徴とする請求項３に記載の電子デバイスの製造方法。
【請求項５】
前記第２のパターンは、柱状とされていることを特徴とする請求項４に記載の電子デバイスの製造方法。
【請求項６】
前記第２のパターンは、梁形状とされていることを特徴とする請求項４に記載の電子デバイスの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−２１０７３（Ｐ２０１３−２１０７３Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１１−１５２０５８（Ｐ２０１１−１５２０５８）
【出願日】平成２３年７月８日（２０１１．７．８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２３年７月８日（２０１１．７．８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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